JPS6336146B2 - - Google Patents
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- JPS6336146B2 JPS6336146B2 JP55155863A JP15586380A JPS6336146B2 JP S6336146 B2 JPS6336146 B2 JP S6336146B2 JP 55155863 A JP55155863 A JP 55155863A JP 15586380 A JP15586380 A JP 15586380A JP S6336146 B2 JPS6336146 B2 JP S6336146B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G—PHYSICS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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Description
【発明の詳細な説明】
この発明は、MOSFET（絶縁ゲート型電界効
果トランジスタ）を含む半導体集積回路装置
（IC）に関する。
果トランジスタ）を含む半導体集積回路装置
（IC）に関する。
一般に、MOSFETで構成された半導体集積回
路装置においては、外付端子から加えられてしま
う摩擦静電気等による異常高電圧によつてその内
部のMOSFETのゲート絶縁膜が破壊させられて
しまうのを防止するため、入力保護回路が設けら
れる。この場合、MOSFETのゲート絶縁膜の破
壊は、ゲート、ソース（又はドレイン）間に印加
される高電圧によるものと考えられており、その
ため入力保護回路は、MOSFETのゲート、ソー
ス間もしくはゲートドレイン間に加えられる電圧
をゲート絶縁膜の破壊電圧よりも低くさせるよう
な構成とされておれば良いと考えられていた。
路装置においては、外付端子から加えられてしま
う摩擦静電気等による異常高電圧によつてその内
部のMOSFETのゲート絶縁膜が破壊させられて
しまうのを防止するため、入力保護回路が設けら
れる。この場合、MOSFETのゲート絶縁膜の破
壊は、ゲート、ソース（又はドレイン）間に印加
される高電圧によるものと考えられており、その
ため入力保護回路は、MOSFETのゲート、ソー
ス間もしくはゲートドレイン間に加えられる電圧
をゲート絶縁膜の破壊電圧よりも低くさせるよう
な構成とされておれば良いと考えられていた。
しかしながら、検討によれば、ICの外部端子
に供給される信号を直接に伝送ゲートMOSFET
に加える形式（以下ドレイン入力形式と称する）
の入力回路においては、上記伝送ゲート
MOSFETの入力電極、すなわちドレインもしく
はソース電極、に加わるサージ的な電圧の波高値
をゲート絶縁膜の破壊電圧より低くなるように制
限しても、そのゲート絶縁膜が破壊させられてし
まうことが明らかとなつた。
に供給される信号を直接に伝送ゲートMOSFET
に加える形式（以下ドレイン入力形式と称する）
の入力回路においては、上記伝送ゲート
MOSFETの入力電極、すなわちドレインもしく
はソース電極、に加わるサージ的な電圧の波高値
をゲート絶縁膜の破壊電圧より低くなるように制
限しても、そのゲート絶縁膜が破壊させられてし
まうことが明らかとなつた。
従つて、この発明の目的は、ドレイン入力形式
の入力回路を有する半導体集積回路における静電
破壊強度を向上することにある。
の入力回路を有する半導体集積回路における静電
破壊強度を向上することにある。
本発明者等は、ICの外部端子と伝送ゲート
MOSFETの入力電極との間に配置された半導体
抵抗と、上記の入力電極と回路の接地電位点との
間に配置されたゲート・ソース接続の電圧制限
（クランプ）用MOSFETとによつて構成された
ような入力保護回路を設けても、入力信号伝達速
度等の特性を向上させるために、例えば上記クラ
ンプ用MOSFETに比べて上記伝送ゲート
MOSFETを小型化しまた短チヤンネル長にする
と、そのゲート絶縁膜が、上記外部端子に加えら
れてしまう異常大電圧によつて特に容易に破壊さ
せられてしまうことを見出した。
MOSFETの入力電極との間に配置された半導体
抵抗と、上記の入力電極と回路の接地電位点との
間に配置されたゲート・ソース接続の電圧制限
（クランプ）用MOSFETとによつて構成された
ような入力保護回路を設けても、入力信号伝達速
度等の特性を向上させるために、例えば上記クラ
ンプ用MOSFETに比べて上記伝送ゲート
MOSFETを小型化しまた短チヤンネル長にする
と、そのゲート絶縁膜が、上記外部端子に加えら
れてしまう異常大電圧によつて特に容易に破壊さ
せられてしまうことを見出した。
このような、伝送ゲートMOSFETのゲート絶
縁膜が、その破壊電圧以下の電圧においても破壊
させられてしまう機構は、充分に解明されていな
いが、上記伝送ゲートMOSFETの形状的な事
項、及び上記クランプ用MOSFETのゲート絶縁
膜の破壊が比較的起りにくいことから、次のよう
に推定される。
縁膜が、その破壊電圧以下の電圧においても破壊
させられてしまう機構は、充分に解明されていな
いが、上記伝送ゲートMOSFETの形状的な事
項、及び上記クランプ用MOSFETのゲート絶縁
膜の破壊が比較的起りにくいことから、次のよう
に推定される。
すなわち、MOSFETのドレインもしくはソー
スと半導体基体との間のブレークダウン電圧は、
そのゲート電極の存在による半導体表面での空乏
層の広がりに対する制限から、ほゞ表面ブレーク
ダウン電圧によつて決められることになる。その
ため、ブレークダウン時におけるブレークダウン
電流密度は、ゲート絶縁膜の近傍の接合部分にお
いて最も大きくされる。ゲート絶縁膜は上記部分
からの発熱によつて局部加熱されることによつて
熱破壊させられる。
スと半導体基体との間のブレークダウン電圧は、
そのゲート電極の存在による半導体表面での空乏
層の広がりに対する制限から、ほゞ表面ブレーク
ダウン電圧によつて決められることになる。その
ため、ブレークダウン時におけるブレークダウン
電流密度は、ゲート絶縁膜の近傍の接合部分にお
いて最も大きくされる。ゲート絶縁膜は上記部分
からの発熱によつて局部加熱されることによつて
熱破壊させられる。
特に伝送ゲートMOSFETにおいては、それが
短チヤンネル長化されると、入力電極と半導体基
体との間の上記のようなブレークダウンだけでな
く、その入力電極と出力電極との間すなわちドレ
イン電極とソース電極との間で起るようなパンチ
スルーによつて及びチヤンネル電流によつて、ブ
レークダウン時の電流密度が大きくされてしま
い、その結果、そのゲート絶縁膜が比較的容易に
熱破壊させられてしまう。
短チヤンネル長化されると、入力電極と半導体基
体との間の上記のようなブレークダウンだけでな
く、その入力電極と出力電極との間すなわちドレ
イン電極とソース電極との間で起るようなパンチ
スルーによつて及びチヤンネル電流によつて、ブ
レークダウン時の電流密度が大きくされてしま
い、その結果、そのゲート絶縁膜が比較的容易に
熱破壊させられてしまう。
この発明によれば、外付端子に接続される伝送
ゲートMOSFETのブレークダウン電流が、それ
を直列に設けられる抵抗手段によつて制限され
る。
ゲートMOSFETのブレークダウン電流が、それ
を直列に設けられる抵抗手段によつて制限され
る。
以下、この発明を実施例とともに詳細に説明す
る。
る。
第１図は、この発明をダイナミツク型RAMに
適用した場合の一実施例を示す要部回路図であ
る。
適用した場合の一実施例を示す要部回路図であ
る。
第１図において、破線で囲まれた部分内に構成
された回路素子は、周知のMOS集積回路（IC）
技術によつて１個のシリコンチツプに形成され
る。また、丸で囲まれた数字は、外付端子番号を
示している。なお、特に制限されないが
MOSFETが形成されたシリコンチツプには、同
じくこのシリコンチツプ上に形成された
MOSFETによつて構成された回路を動作させる
電源電圧を受けることによつて逆極性の電圧を出
力する基板バイアス電圧発生回路が設けられてい
る。
された回路素子は、周知のMOS集積回路（IC）
技術によつて１個のシリコンチツプに形成され
る。また、丸で囲まれた数字は、外付端子番号を
示している。なお、特に制限されないが
MOSFETが形成されたシリコンチツプには、同
じくこのシリコンチツプ上に形成された
MOSFETによつて構成された回路を動作させる
電源電圧を受けることによつて逆極性の電圧を出
力する基板バイアス電圧発生回路が設けられてい
る。
アドレスマルチ方式の16KビツトのRAMにあ
つては、７ビツト構成のＸ、Ｙアドレス信号A0
〜A6が多重化されて入力される。３番端子はそ
のうちの１つであり、１のアドレス入力信号Ai
が印加される。この３番端子には抵抗R1の一端
が接続される。この抵抗R1の他端と基準電位
（OV）端子との間には、ゲートが基準電位端子
に接続されたMOSFETQ1が設けられる。
つては、７ビツト構成のＸ、Ｙアドレス信号A0
〜A6が多重化されて入力される。３番端子はそ
のうちの１つであり、１のアドレス入力信号Ai
が印加される。この３番端子には抵抗R1の一端
が接続される。この抵抗R1の他端と基準電位
（OV）端子との間には、ゲートが基準電位端子
に接続されたMOSFETQ1が設けられる。
そして、抵抗R1とMOSFETQ1との回路接続点
に抵抗R2の一端が接続される。この抵抗R2の他
端は、伝送ゲートMOSFETQ2のドレインE1に接
続される。（なお、MOSFETQ2の電極E1は、加
えられる信号によつてドレイン電極又はソース電
極のいずれかとして作用することになるが、以下
においてはドレインと称する。）信号伝送路に対
して直列接続されたMOSFETQ2，Q3は、上記ア
ドレス信号Aiを取り込むためのものであり、共
通接続されたゲートには、タイミング信号φ1が
印加される。
に抵抗R2の一端が接続される。この抵抗R2の他
端は、伝送ゲートMOSFETQ2のドレインE1に接
続される。（なお、MOSFETQ2の電極E1は、加
えられる信号によつてドレイン電極又はソース電
極のいずれかとして作用することになるが、以下
においてはドレインと称する。）信号伝送路に対
して直列接続されたMOSFETQ2，Q3は、上記ア
ドレス信号Aiを取り込むためのものであり、共
通接続されたゲートには、タイミング信号φ1が
印加される。
上記の伝送ゲートMOSFETQ2，Q3を通したア
ドレス信号Aiは、次に説明するアドレスバツフ
ア回路に入力される。
ドレス信号Aiは、次に説明するアドレスバツフ
ア回路に入力される。
アドレスバツフア回路は、アドレス信号Aiの
“０”、“１”のレベル判別を行なうとともに、互
いに逆相のアドレス信号ai，を形成する。
“０”、“１”のレベル判別を行なうとともに、互
いに逆相のアドレス信号ai，を形成する。
MOSFETQ4のゲートには、上記伝送ゲート
MOSFETQ2，Q3を通したアドレス信号Aiが印加
され、そのゲート容量に取り込まれたアドレス信
号が保持される。
MOSFETQ2，Q3を通したアドレス信号Aiが印加
され、そのゲート容量に取り込まれたアドレス信
号が保持される。
MOSFETQ7のゲートには、同様の伝送ゲート
MOSFETQ5，Q6を通したレベル判別のための基
準電圧Vrefが印加される。この基準電圧Vrefは、
信号振幅の略1/2の電圧に選ばれる。上記
MOSFETQ4，Q5には、それぞれ並列に
MOSFETQ8，Q9が設けられ、それぞれのゲート
には、互いに他方のMOSFETQ7，Q9及びQ4，
Q5のドレインに接続されて、ラツチ回路を構成
する。
MOSFETQ5，Q6を通したレベル判別のための基
準電圧Vrefが印加される。この基準電圧Vrefは、
信号振幅の略1/2の電圧に選ばれる。上記
MOSFETQ4，Q5には、それぞれ並列に
MOSFETQ8，Q9が設けられ、それぞれのゲート
には、互いに他方のMOSFETQ7，Q9及びQ4，
Q5のドレインに接続されて、ラツチ回路を構成
する。
上記MOSFETQ4，Q8及びQ7，Q9のドレイン
には、負荷手段としてのMOSFETQ12，Q13が設
けられる。そして、これらのMOSFETQ12，Q13
の共通接続されたドレインにはタイミング信号
φPAが印加される。
には、負荷手段としてのMOSFETQ12，Q13が設
けられる。そして、これらのMOSFETQ12，Q13
の共通接続されたドレインにはタイミング信号
φPAが印加される。
上記MOSFETQ12，Q13のゲートには、タイミ
ング信号φ1で制御されるMOSFETQ16及びQ14，
Q15を通した電源電圧VCCによつてプリチヤージ
電圧が印加される。また、このMOSFETQ12，
Q13のゲートと基準電位端子との間には、それぞ
れMOSFETQ10，Q11が設けられる。そして、
MOSFETQ10とMOSFETQ8及びMOSFETQ11と
MOSFET9のゲートは共通接続されることによつ
て、正帰還がかけられる。
ング信号φ1で制御されるMOSFETQ16及びQ14，
Q15を通した電源電圧VCCによつてプリチヤージ
電圧が印加される。また、このMOSFETQ12，
Q13のゲートと基準電位端子との間には、それぞ
れMOSFETQ10，Q11が設けられる。そして、
MOSFETQ10とMOSFETQ8及びMOSFETQ11と
MOSFET9のゲートは共通接続されることによつ
て、正帰還がかけられる。
上記MOSFETQ10，Q11のドレインからアドレ
スバツフア出力信号，aiを得るものとして、増
幅回路２に入力される。この増幅出力信号は、一
方で伝送ゲートMOSFETQ17，Q18を通してＸア
ドレスデコーダ回路３に導かれる。
スバツフア出力信号，aiを得るものとして、増
幅回路２に入力される。この増幅出力信号は、一
方で伝送ゲートMOSFETQ17，Q18を通してＸア
ドレスデコーダ回路３に導かれる。
また、他方では直接Ｙアドレスデコーダ回路４
に導かれる。ただ、Ｙアドレスデコーダ回路４に
は、いわゆるパワースイツチとしての
MOSFETQ19が設けられている。
に導かれる。ただ、Ｙアドレスデコーダ回路４に
は、いわゆるパワースイツチとしての
MOSFETQ19が設けられている。
したがつて、多重化されて入力されたＸアドレ
ス信号に対しては、タイミング信号φx，yによ
り、伝送ゲートMOSFETQ17，Q18がオンしパワ
ースイツチMOSFETQ19がオフするためＸアド
レスデコーダ回路３に導かれる。一方、Ｙアドレ
ス信号に対しては、上記の場合とは逆に伝送ゲー
トMOSFETQ17，Q18がオフし、パワースイツチ
MOSFETQ19がオンするため、Ｙアドレスデコ
ーダ回路４に導かれる。
ス信号に対しては、タイミング信号φx，yによ
り、伝送ゲートMOSFETQ17，Q18がオンしパワ
ースイツチMOSFETQ19がオフするためＸアド
レスデコーダ回路３に導かれる。一方、Ｙアドレ
ス信号に対しては、上記の場合とは逆に伝送ゲー
トMOSFETQ17，Q18がオフし、パワースイツチ
MOSFETQ19がオンするため、Ｙアドレスデコ
ーダ回路４に導かれる。
１番端子から入力されるＸアドレス（ローアド
レス）選択信号と、２番端子から入力され
るＹアドレス（カラムアドレス）選択信号
とは、タイミング発生回路１に入力される。この
タイミング発生回路１は、上述のような各種タイ
ミング信号φ1，φPA等を形成する。
レス）選択信号と、２番端子から入力され
るＹアドレス（カラムアドレス）選択信号
とは、タイミング発生回路１に入力される。この
タイミング発生回路１は、上述のような各種タイ
ミング信号φ1，φPA等を形成する。
上述のようなアドレス入力回路の動作は、第２
図の波形図を参照して説明する。
図の波形図を参照して説明する。
Ｘアドレス選択信号に同期して入力され
たアドレス信号Aiは、このときにオンしている
伝送ゲートMOSFETQ2，Q3を通して
MOSFETQ4のゲートに伝えられる。
たアドレス信号Aiは、このときにオンしている
伝送ゲートMOSFETQ2，Q3を通して
MOSFETQ4のゲートに伝えられる。
そして、タイミング信号φ1のローレベルの変
化により、MOSFETQ2，Q4はオフして、上記ア
ドレス信号AiがMOSFETQ4のゲート容量に保持
される。この後は、アドレス信号Aiが変化して
も、上述のように取り込まれたアドレス信号は変
化しない。
化により、MOSFETQ2，Q4はオフして、上記ア
ドレス信号AiがMOSFETQ4のゲート容量に保持
される。この後は、アドレス信号Aiが変化して
も、上述のように取り込まれたアドレス信号は変
化しない。
また、タイミング信号φ1のハイレベル期間に
MOSFETQ14，Q15及びQ16がオンしているので、
MOSFETQ12，Q13のゲートにプリチヤージがな
される。
MOSFETQ14，Q15及びQ16がオンしているので、
MOSFETQ12，Q13のゲートにプリチヤージがな
される。
したがつて、タイミング信号φPAのハイレベル
の立ち上りにより、例えば、アドレス信号Aiが
ハイレベルのときには、MOSFETQ4の導通度が
基準電圧Vrefがゲートに取り込まれた
MOSFETQ7の導通度より大きいため、
MOSFETQ8，Q10のゲート電位がMOSFETQ9，
Q11のゲート電位より高くなる。これにより
MOSFETQ8がオンし、MOSFETQ9がオフする
方向に動作する。さらに、MOSFETQ10のオン
により、MOSFETQ12のゲート容量のプリチヤ
ージ電圧を引き抜くため、MOSFETQ12をオフ
させる方向に動作させる。
の立ち上りにより、例えば、アドレス信号Aiが
ハイレベルのときには、MOSFETQ4の導通度が
基準電圧Vrefがゲートに取り込まれた
MOSFETQ7の導通度より大きいため、
MOSFETQ8，Q10のゲート電位がMOSFETQ9，
Q11のゲート電位より高くなる。これにより
MOSFETQ8がオンし、MOSFETQ9がオフする
方向に動作する。さらに、MOSFETQ10のオン
により、MOSFETQ12のゲート容量のプリチヤ
ージ電圧を引き抜くため、MOSFETQ12をオフ
させる方向に動作させる。
このような正帰還作用により、出力信号はロ
ーレベルに、出力信号aiはハイレベルに急峻に変
化する。そして、この出力信号，aiは、増幅回
路２及び伝送ゲートMOSFETQ17，Q18を通して
Ｘアドレスデコーダ回路３に伝えられる。この
後、タイミング信号φ1はハイレベルに変化して、
次のＹアドレス信号Aiの取り込み動作に移行す
る。そして、Ｙアドレス選択信号に同期し
て入力されるアドレス信号Aiを同様にしてＹア
ドレスデコーダ回路４に取り込むものである。
ーレベルに、出力信号aiはハイレベルに急峻に変
化する。そして、この出力信号，aiは、増幅回
路２及び伝送ゲートMOSFETQ17，Q18を通して
Ｘアドレスデコーダ回路３に伝えられる。この
後、タイミング信号φ1はハイレベルに変化して、
次のＹアドレス信号Aiの取り込み動作に移行す
る。そして、Ｙアドレス選択信号に同期し
て入力されるアドレス信号Aiを同様にしてＹア
ドレスデコーダ回路４に取り込むものである。
この実施例回路では、アドレス信号Aiを取り
込むにあたり、伝送ゲートMOSFETQ2，Q3を用
いて入力MOSFETQ4のゲート容量に保持する形
式なので、高速化を図ることができる。
込むにあたり、伝送ゲートMOSFETQ2，Q3を用
いて入力MOSFETQ4のゲート容量に保持する形
式なので、高速化を図ることができる。
なお、伝送ゲートMOSFETとして、直列接続
されたMOSFETQ2，Q3を用いたのは、アドレス
信号Aiのアンダーシユート等によつて
MOSFETQ4のゲート容量に保持されたハイレベ
ルの信号が消滅することを防止するためである。
すなわち、１個の伝送ゲートMOSFETを用いた
場合には、オフレベルのゲート電圧に対して、ア
ドレス信号Aiのアンダーシユート等によるドレ
イン電極（この場合にはソース電極として作用す
る）の電位が負電位となるため、このMOSFET
がオンしてしまうからである。
されたMOSFETQ2，Q3を用いたのは、アドレス
信号Aiのアンダーシユート等によつて
MOSFETQ4のゲート容量に保持されたハイレベ
ルの信号が消滅することを防止するためである。
すなわち、１個の伝送ゲートMOSFETを用いた
場合には、オフレベルのゲート電圧に対して、ア
ドレス信号Aiのアンダーシユート等によるドレ
イン電極（この場合にはソース電極として作用す
る）の電位が負電位となるため、このMOSFET
がオンしてしまうからである。
この実施例のように２個の伝送ゲート
MOSFETQ2，Q3とした場合には、アドレス信号
Aiのアンダーシユートがあつても、MOSFETQ2
がオンして、MOSFETQ2，Q3の接続点の寄生容
量に保持されているハイレベル電位を放電させた
後でないと、MOSFETQ3がオンしない。したが
つて、MOSFETQ4のゲート容量に保持されたハ
イレベルのアドレス信号の消滅を防止することが
できる。
MOSFETQ2，Q3とした場合には、アドレス信号
Aiのアンダーシユートがあつても、MOSFETQ2
がオンして、MOSFETQ2，Q3の接続点の寄生容
量に保持されているハイレベル電位を放電させた
後でないと、MOSFETQ3がオンしない。したが
つて、MOSFETQ4のゲート容量に保持されたハ
イレベルのアドレス信号の消滅を防止することが
できる。
上記伝送ゲートMOSFETQ2，Q3は、信号伝達
経路に挿入されるものであるので、信号伝達速度
を高めるため、シユートチヤンネル化されるとと
もに、そのサイズが比較的小さくされる。
経路に挿入されるものであるので、信号伝達速度
を高めるため、シユートチヤンネル化されるとと
もに、そのサイズが比較的小さくされる。
すなわち、伝達経路における寄生容量を小さく
することと、そのゲート容量を小さくしてタイミ
ング信号φ1の立ち上り、立ち下りを早くするこ
とが図られる。したがつて、同図に示すように抵
抗R1とダイオード形態のMOSFETQ1とによる保
護回路のみでは、十分な静電破壊防止がなし得な
くなる。すなわち、MOSFETQ1は、伝送経路に
介在しないので、そのチヤンネル長（ゲート長）
などの寸法も大きくできるため、静電荷による高
電圧でブレークダウンしても、電流密度が小さく
できるからゲート絶縁膜の熱破壊に至ることがな
い。これに対して伝送ゲートMOSFETQ2は、ブ
レークダウンによる電流密度が大きくなるため、
ゲート絶縁膜が熱破壊される可能性が極めて高く
なる。
することと、そのゲート容量を小さくしてタイミ
ング信号φ1の立ち上り、立ち下りを早くするこ
とが図られる。したがつて、同図に示すように抵
抗R1とダイオード形態のMOSFETQ1とによる保
護回路のみでは、十分な静電破壊防止がなし得な
くなる。すなわち、MOSFETQ1は、伝送経路に
介在しないので、そのチヤンネル長（ゲート長）
などの寸法も大きくできるため、静電荷による高
電圧でブレークダウンしても、電流密度が小さく
できるからゲート絶縁膜の熱破壊に至ることがな
い。これに対して伝送ゲートMOSFETQ2は、ブ
レークダウンによる電流密度が大きくなるため、
ゲート絶縁膜が熱破壊される可能性が極めて高く
なる。
そこで、この実施例では、抵抗R2が新たに設
けられるものである。この抵抗R2の挿入により
Q2が実際に受ける高電圧レベルが緩和され、伝
送ゲートMOSFETQ2のゲート部界面と基板間の
表面ブレークダウンを生じにくくすること、及
び、仮にブレークダウンが生じた場合でもそのブ
レークダウン電流を制限するという二重の保護作
用によつて伝送ゲートMOSFETQ2のゲート絶縁
膜の破壊を防止することができる。
けられるものである。この抵抗R2の挿入により
Q2が実際に受ける高電圧レベルが緩和され、伝
送ゲートMOSFETQ2のゲート部界面と基板間の
表面ブレークダウンを生じにくくすること、及
び、仮にブレークダウンが生じた場合でもそのブ
レークダウン電流を制限するという二重の保護作
用によつて伝送ゲートMOSFETQ2のゲート絶縁
膜の破壊を防止することができる。
第３図には、上記実施例回路のレイアウト図が
示されている。同図において、実線で示された部
分は、導電性ポリシリコン層であり、破線で示さ
れた部分は、n+拡散層であり、一点鎖線で示さ
れた部分は、アルミニウム層である。
示されている。同図において、実線で示された部
分は、導電性ポリシリコン層であり、破線で示さ
れた部分は、n+拡散層であり、一点鎖線で示さ
れた部分は、アルミニウム層である。
５は、アルミニウム層で形成されたボンデイン
グパツドであり、n+拡散層６で構成された抵抗
R1の一端とコンタクト部C1で接続される。なお、
ポリシリコン層、アルミニウム層は、通常、二酸
化シリコンのような比較的厚い絶縁膜を介してシ
リコンチツプ上に形成される。
グパツドであり、n+拡散層６で構成された抵抗
R1の一端とコンタクト部C1で接続される。なお、
ポリシリコン層、アルミニウム層は、通常、二酸
化シリコンのような比較的厚い絶縁膜を介してシ
リコンチツプ上に形成される。
上記拡散層６の他端例は、MOSFETQ1のドレ
イン領域として利用され、これと対向するn+拡
散層７はソース領域を構成する。そして、これら
のn+拡散層６，７間には、導電性ポリシリコン
層８で構成されたゲート電極が設けられる。
イン領域として利用され、これと対向するn+拡
散層７はソース領域を構成する。そして、これら
のn+拡散層６，７間には、導電性ポリシリコン
層８で構成されたゲート電極が設けられる。
上記ソース領域としてのn+拡散層７とゲート
電極としての導電性ポリシリコン層は、コンタク
ト部C2，C3によつて基準電位を供給するアルミ
ニウム配線１６に接続される。
電極としての導電性ポリシリコン層は、コンタク
ト部C2，C3によつて基準電位を供給するアルミ
ニウム配線１６に接続される。
また、抵抗R1としての拡散層６の他端側は、
アルミニウム層９を介して抵抗R2を構成する導
電性ポリシリコン層１０の一端に接続される。こ
れらの接続は、コンタクト部C4，C5によつて行
なわれる。抵抗R2としての導電性ポリシリコン
層１０の他端は、MOSFETQ2のドレインを構成
するn+拡散層１１にコンタクト部C6によつて接
続される。n+拡散層１２及び１３は
MOSFETQ2，Q3のソース、ドレインを構成す
る。また、導電性ポリシリコン層１４は、これら
のゲート電極を構成するものであり、コンタクト
部C7によつてタイミング信号φ1が供給されるア
ルミニウム層１５に接続される。
アルミニウム層９を介して抵抗R2を構成する導
電性ポリシリコン層１０の一端に接続される。こ
れらの接続は、コンタクト部C4，C5によつて行
なわれる。抵抗R2としての導電性ポリシリコン
層１０の他端は、MOSFETQ2のドレインを構成
するn+拡散層１１にコンタクト部C6によつて接
続される。n+拡散層１２及び１３は
MOSFETQ2，Q3のソース、ドレインを構成す
る。また、導電性ポリシリコン層１４は、これら
のゲート電極を構成するものであり、コンタクト
部C7によつてタイミング信号φ1が供給されるア
ルミニウム層１５に接続される。
なお、MOSFETQ3のソースとしての拡散層１
３は、アルミニウム層によつてMOSFETQ4のゲ
ートに接続される（図示せず）。
３は、アルミニウム層によつてMOSFETQ4のゲ
ートに接続される（図示せず）。
上記拡散層６のうち、抵抗R1として作用する
部分の長さL2は、特に限定されないが例えば
100μ程度とされ、その幅L1は5μ程度とされる。
そして拡散深さは、0.4μ程度とされる。これによ
り、略700Ω程度の抵抗値を得るものである。
部分の長さL2は、特に限定されないが例えば
100μ程度とされ、その幅L1は5μ程度とされる。
そして拡散深さは、0.4μ程度とされる。これによ
り、略700Ω程度の抵抗値を得るものである。
また、MOSFETQ1の寸法は、チヤンネル長L3
が8μ程度、チヤンネル幅が40μ程度とされ、静電
気による高電圧の下でのゲート部界面でのブレー
クダウンによる電流密度を小さくして、ゲート絶
縁膜の熱破壊に対して十分な強度を得るように大
きく設定される。
が8μ程度、チヤンネル幅が40μ程度とされ、静電
気による高電圧の下でのゲート部界面でのブレー
クダウンによる電流密度を小さくして、ゲート絶
縁膜の熱破壊に対して十分な強度を得るように大
きく設定される。
一方、抵抗R2としての導電性ポリシリコン層
１０は、その抵抗値が500Ω程度に設定される。
そして、導電性ポリシリコン層を用いることによ
り、寄生容量を小さくして、信号伝達速度の低下
を防止している。
１０は、その抵抗値が500Ω程度に設定される。
そして、導電性ポリシリコン層を用いることによ
り、寄生容量を小さくして、信号伝達速度の低下
を防止している。
また、伝送ゲートMOSFETQ2，Q3の寸法は、
チヤンネル長L5が3.5μ程度とされ、チヤンネル幅
L6が15μ程度とされる。これにより信号伝達速度
の低下を防止するものである。
チヤンネル長L5が3.5μ程度とされ、チヤンネル幅
L6が15μ程度とされる。これにより信号伝達速度
の低下を防止するものである。
このように、伝送ゲートMOSFETQ2，Q3は、
保護用のMOSFETQ1に比べて、大幅に小型化さ
れている。したがつて、同一のブレークダウン電
流が流れるものとしても、伝送ゲート
MOSFETQ2の電流密度は、MOSFETQ1に比べ
て極めて大きくなることより、伝送ゲート
MOSFETQ2のゲート絶縁膜に熱破壊が生じ易い
ものである。この実施例では、上述のように抵抗
R2の挿入によつて、その破壊を防止することが
できる。
保護用のMOSFETQ1に比べて、大幅に小型化さ
れている。したがつて、同一のブレークダウン電
流が流れるものとしても、伝送ゲート
MOSFETQ2の電流密度は、MOSFETQ1に比べ
て極めて大きくなることより、伝送ゲート
MOSFETQ2のゲート絶縁膜に熱破壊が生じ易い
ものである。この実施例では、上述のように抵抗
R2の挿入によつて、その破壊を防止することが
できる。
なお、ゲート絶縁膜の膜厚は、500Åと極めて
薄く形成されている。
薄く形成されている。
この実施例回路のように、静電気による高電圧
のクランプ作用を行なう保護素子として
MOSFETを用いた場合には、保護MOSFETQ1
と伝送ゲートMOSFETQ2とのブレークダウン電
圧が略同一である。したがつて、抵抗R2を挿入
して、伝送ゲートMOSFETQ2のブレークダウン
を防止し、及びそのブレークダウン電流を制限す
る必要がある。
のクランプ作用を行なう保護素子として
MOSFETを用いた場合には、保護MOSFETQ1
と伝送ゲートMOSFETQ2とのブレークダウン電
圧が略同一である。したがつて、抵抗R2を挿入
して、伝送ゲートMOSFETQ2のブレークダウン
を防止し、及びそのブレークダウン電流を制限す
る必要がある。
この発明は、前記実施例に限定されず、伝送ゲ
ートMOSFETは、１個であつてもよい。また、
抵抗R1，R2は、共に拡散抵抗又は導電性ポリシ
リコン抵抗等を利用するもの等何んであつてもよ
い。
ートMOSFETは、１個であつてもよい。また、
抵抗R1，R2は、共に拡散抵抗又は導電性ポリシ
リコン抵抗等を利用するもの等何んであつてもよ
い。
この発明は、いわゆる前述のようなドレイン入
力形式を有する半導体集積回路装置に広く利用で
きる。
力形式を有する半導体集積回路装置に広く利用で
きる。
第１図は、この発明の一実施例を示す回路図、
第２図は、その動作波形図、第３図は、そのレイ
アウト図をそれぞれ示す。 １……タイミング発生回路、２……増幅回路、
３……Ｘアドレスデコーダ回路、４……Ｙアドレ
スデコーダ回路。
第２図は、その動作波形図、第３図は、そのレイ
アウト図をそれぞれ示す。 １……タイミング発生回路、２……増幅回路、
３……Ｘアドレスデコーダ回路、４……Ｙアドレ
スデコーダ回路。
Claims (1)
- 【特許請求の範囲】 １ 外付端子に一端が接続された第１の抵抗手段
と、この第１の抵抗手段の他端と基準電位端子と
の間に設けられ、ゲートが基準電位端子に接続さ
れたMOSFETと、第１の抵抗手段の他端に一端
が接続された第２の抵抗手段と、この第２の抵抗
手段の他端と直列にソースドレイン通路が接続さ
れた伝送ゲートMOSFETとを含むことを特徴と
する半導体集積回路装置。 ２ 第１の抵抗手段はpn接合によつて他の半導
体領域から分離された半導体層によつて構成さ
れ、第２の抵抗手段はポリシリコン層によつて構
成されるものであることを特徴とする特許請求の
範囲第１項記載の半導体集積回路装置。 ３ 伝送ゲートMOSFETは、ゲートが共通接続
され、ソース、ドレイン通路が直列接続された複
数の伝送ゲートMOSFETで構成されるものであ
ることを特徴とする特許請求の範囲第１項乃至第
２項記載の半導体集積回路装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55155863A JPS5780774A (en) | 1980-11-07 | 1980-11-07 | Semiconductor integrated circuit device |
| FR8119535A FR2494040A1 (fr) | 1980-11-07 | 1981-10-16 | Dispositif a circuits integres a semiconducteurs proteges contre les surtensions accidentelles |
| IT24890/81A IT1140270B (it) | 1980-11-07 | 1981-11-05 | Dispositivo a circuito integrato a semiconduttori |
| DE19813144169 DE3144169A1 (de) | 1980-11-07 | 1981-11-06 | Integrierte halbleiterschaltung |
| US06/319,077 US4437135A (en) | 1980-11-07 | 1981-11-06 | Semiconductor integrated circuit device |
| GB8133609A GB2087151B (en) | 1980-11-07 | 1981-11-06 | Protective input arrangements for integrated circuits |
| HK543/86A HK54386A (en) | 1980-11-07 | 1986-07-24 | Semiconductor integrated circuit device |
| MY690/86A MY8600690A (en) | 1980-11-07 | 1986-12-30 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55155863A JPS5780774A (en) | 1980-11-07 | 1980-11-07 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5780774A JPS5780774A (en) | 1982-05-20 |
| JPS6336146B2 true JPS6336146B2 (ja) | 1988-07-19 |
Family
ID=15615145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55155863A Granted JPS5780774A (en) | 1980-11-07 | 1980-11-07 | Semiconductor integrated circuit device |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4437135A (ja) |
| JP (1) | JPS5780774A (ja) |
| DE (1) | DE3144169A1 (ja) |
| FR (1) | FR2494040A1 (ja) |
| GB (1) | GB2087151B (ja) |
| HK (1) | HK54386A (ja) |
| IT (1) | IT1140270B (ja) |
| MY (1) | MY8600690A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0106417B1 (en) * | 1982-10-20 | 1988-12-28 | Koninklijke Philips Electronics N.V. | Integrated circuit comprising an input protection device |
| US4496857A (en) * | 1982-11-01 | 1985-01-29 | International Business Machines Corporation | High speed low power MOS buffer circuit for converting TTL logic signal levels to MOS logic signal levels |
| US4763184A (en) * | 1985-04-30 | 1988-08-09 | Waferscale Integration, Inc. | Input circuit for protecting against damage caused by electrostatic discharge |
| US4924293A (en) * | 1985-05-24 | 1990-05-08 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JPH0376263A (ja) * | 1989-08-18 | 1991-04-02 | Fujitsu Ltd | ウエハスケール集積回路装置 |
| JP2874097B2 (ja) * | 1989-10-24 | 1999-03-24 | 富士通株式会社 | 半導体メモリ装置 |
| KR920009015A (ko) * | 1990-10-29 | 1992-05-28 | 김광호 | 반도체 칩의 보호회로 |
| JP2001244416A (ja) * | 2000-02-29 | 2001-09-07 | Hitachi Ltd | 信号処理用半導体集積回路 |
| DE10206999A1 (de) * | 2002-02-19 | 2003-08-28 | Forschungszentrum Juelich Gmbh | Verfahren zur Überwachung von technischen Trennprozessen sowie Meßeinrichtung zur Durchführung dieses Verfahrens |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3403270A (en) * | 1965-05-10 | 1968-09-24 | Gen Micro Electronics Inc | Overvoltage protective circuit for insulated gate field effect transistor |
| US3395290A (en) * | 1965-10-08 | 1968-07-30 | Gen Micro Electronics Inc | Protective circuit for insulated gate metal oxide semiconductor fieldeffect device |
| US3999212A (en) * | 1967-03-03 | 1976-12-21 | Hitachi, Ltd. | Field effect semiconductor device having a protective diode |
| DE2015815B2 (de) * | 1969-04-21 | 1976-06-24 | Rca Corp., New York, N.Y. (V.St.A.) | Schutzschaltung fuer einen integrierten schaltkreis |
| US3746946A (en) * | 1972-10-02 | 1973-07-17 | Motorola Inc | Insulated gate field-effect transistor input protection circuit |
| GB1518984A (en) * | 1974-07-16 | 1978-07-26 | Nippon Electric Co | Integrated circuit |
| NL176322C (nl) * | 1976-02-24 | 1985-03-18 | Philips Nv | Halfgeleiderinrichting met beveiligingsschakeling. |
| US4057844A (en) * | 1976-06-24 | 1977-11-08 | American Microsystems, Inc. | MOS input protection structure |
| JPS5568736A (en) * | 1978-11-20 | 1980-05-23 | Hitachi Ltd | Mis input protective circuit |
| JPS6048106B2 (ja) * | 1979-12-24 | 1985-10-25 | 富士通株式会社 | 半導体集積回路 |
-
1980
- 1980-11-07 JP JP55155863A patent/JPS5780774A/ja active Granted
-
1981
- 1981-10-16 FR FR8119535A patent/FR2494040A1/fr active Granted
- 1981-11-05 IT IT24890/81A patent/IT1140270B/it active
- 1981-11-06 US US06/319,077 patent/US4437135A/en not_active Expired - Lifetime
- 1981-11-06 DE DE19813144169 patent/DE3144169A1/de not_active Ceased
- 1981-11-06 GB GB8133609A patent/GB2087151B/en not_active Expired
-
1986
- 1986-07-24 HK HK543/86A patent/HK54386A/xx unknown
- 1986-12-30 MY MY690/86A patent/MY8600690A/xx unknown
Also Published As
| Publication number | Publication date |
|---|---|
| FR2494040A1 (fr) | 1982-05-14 |
| US4437135A (en) | 1984-03-13 |
| IT8124890A0 (it) | 1981-11-05 |
| FR2494040B1 (ja) | 1985-05-24 |
| HK54386A (en) | 1986-08-01 |
| JPS5780774A (en) | 1982-05-20 |
| GB2087151B (en) | 1984-07-04 |
| DE3144169A1 (de) | 1982-07-22 |
| IT1140270B (it) | 1986-09-24 |
| GB2087151A (en) | 1982-05-19 |
| MY8600690A (en) | 1986-12-31 |
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