JP2777047B2 - 半導体集積回路 - Google Patents

半導体集積回路

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Description

【発明の詳細な説明】

【0001】

【産業上の利用分野】本発明は静電放電(ESD)に対
する保護措置を講じた集積回路に関する。

【0002】

【従来の技術】集積回路を静電放電現象から保護するこ
とは、大きな設計上の問題点である。特に、トランジス
タの電極の寸法が1.5ミクロンレベル以下の場合には
重大である。静電放電の過電圧がパッケージターミナル
から集積回路ボンドパッドに導通すると、保護装置を用
いない限り、入力回路または出力回路に損傷を与える。
低濃度ドレインLDD構造及びシリコンソースドレイン
領域を使用することにより、静電放電に対する感受性が
増加し、特に、nチャネル電界効果型トランジスタを使
用する出力バッファにおいてはそれは顕著である。最近
の研究としては、C.duvvuryとC.Diazらの「効果的な出
力静電放電を行うNMOSの動的ゲート結合」と題する
論文(IRPS、1992年の論文集)に紹介されてい
る。それによれば、静電放電保護機能は電界効果型トラ
ンジスタを出力トランジスタのゲートをボンドパッドに
接続することによって改良できる(前掲論文の図6を参
照のこと)。この技術においては、出力トランジスタは
静電放電電流を伝送するよう設計されている。しかし、
電界酸化物キャパシタがボンドパッドの容量性負荷を増
加させて、大きな出力トランジスタを必要としてしま
う。

【0003】従来技術を示す図1において、出力バッフ
ァ10はボンドパッド11に接続されている。nチャネ
ルトランジスタ13が、このボンドパッド11に接続さ
れて、静電放電(ESD)電流(I)は、電力供給導体
(VSS)に流している。このESD電圧は、キャパシタ
12(設計上約10ピコファラド)により、nチャネル
トランジスタ13のゲートに接続されている。この接続
により、nチャネルトランジスタ13が、ESD現象の
間、バイポーラブレークダウン動作現象により導通し、
電流Iが流れるようになる。抵抗14(約1キロオー
ム)によりnチャネルトランジスタ13のゲート上の正
チャージが電力供給導体VSSに流れるようになり、それ
により、ESD現象が終了した後、nチャネルトランジ
スタ13をターンオフする。このようにしてnチャネル
トランジスタ13は出力バッファの通常動作の間は導通
しない。しかし、図1の回路では保護トランジスタは十
分に大きくして、比較的大きなESD電流を流すことが
できなければならない。この要件により、理想的な出力
バッファを実現するには大きな領域を必要とする。さら
にnチャネルトランジスタ13は、出力バッファ10へ
の容量性負荷を増加させ、これにより、出力バッファ1
0は駆動能力を増加させ、そのため、サイズが大きくな
ってしまう。

【0004】ある応用においては、正のESD電圧に対
する保護は、pチャネル出力トランジスタを具備するこ
とにより改善することができる。この場合、ボンドパッ
ドに接続されるドレイン電極のp−n接合は、正のES
D電圧を電流供給導体にクランプする。しかし、ある種
のデザインでは、nチャネル出力トランジスタのみを使
用することもできる。例えば、TTL出力バッファは、
プルアップ素子とプルダウン素子の両方に対し、nチャ
ネルトランジスタを使用している。さらに、最近、標準
のコンピュータシステムインターフェース(SCSI)
チップは、nチャネルトランジスタのみを使用した出力
バッファを有している。

【0005】

【発明が解決しようとする課題】従って、本発明の目的
は、出力バッファに対する静電放電からの保護を改良す
る半導体集積回路提供することである。

【0006】

【課題を解決するための手段】本発明の半導体集積回路
は、静電放電現象の間、出力トランジスタが導通するよ
うなボンドパッドに結合された付加的な装置を有する。
実施例においては、nチャネル出力トランジスタは、そ
のゲートを出力ボンドパッドにキャパシタ手段によっ
て、ボンドパッドに結合されるゲートを有するトランジ
スタを介して結合されている。本発明の半導体集積回路
の利点は、出力トランジスタが静電放電現象の間ターン
オンすることであり、それにより、出力ESD電流を電
流供給導体に導通させることである。プルアップ出力ト
ランジスタとプルダウン出力トランジスタの両方ともこ
の方法により保護される。本発明の一実施例によれば、
ドープされた半導体領域(nタブ)はその中にプレドラ
イバトランジスタ(pチャネル)が形成されるが、それ
はボンドパッドに接続されて、ESD現象が起きたとき
に、電圧を増加させることができる。

【0007】

【実施例】図2において、ボンドパッド200は、nチ
ャネルプルアップトランジスタ201とnチャネルプル
ダウントランジスタ202に接続されている。nチャネ
ルプルアップトランジスタ201とnチャネルプルダウ
ントランジスタ202のゲートは保護トランジスタ20
3と204ソース/ドレイン領域に接続され、そのソー
ス/ドレイン領域は、さらにボンドパッド200に接続
されている。さらに保護トランジスタ203と204の
ゲートは、ノード207でキャパシタ205と抵抗20
6に接続されている。正の電圧の静電放電現象の間、高
電圧がキャパシタ205を介して、保護トランジスタ2
03と204のゲートに流れる。この導通により、これ
らのトランジスタのゲートにかかる電圧はボンドパッド
200に接続されているソース/ドレイン領域にかかる
電圧とほぼ同じとなる。これにより、保護トランジスタ
203と204にかかるブレークダウン電圧を減少させ
て、比較的低い電圧レベルで、バイポーラ動作手段によ
りそれらを導通させる。従来技術で公知のように、各M
OSトランジスタは、並列に接続されたバイポーラトラ
ンジスタで、エミッタ、ベース、コレクタ領域がMOS
装置のソース、チャネル、ドレイン領域にそれぞれ対応
する。この保護トランジスタ203、204を介した導
通により、それぞれnチャネルプルアップトランジスタ
201、nチャネルプルダウントランジスタ202のゲ
ートにかかる電圧を上昇させる。この導通は、またこれ
らの出力トランジスタの降伏しきい値を低下させて、こ
れらのトランジスタを介したバイポーラ動作が、それぞ
れ電力供給導体VDDとVSSにESD電流を流す。

【0008】静電放電現象の開始から所定の時間後、抵
抗206から電力供給導体VSSへの電流の導通は、ノー
ド207にかかる電圧を低下させ、さらに保護トランジ
スタ203、204のゲートにかかる電圧を低下させ
る。このゲート電圧の低下により、これらのトランジス
タの降伏しきい値を増加させて、ある時点でこれらのト
ランジスタをタウンオフさせる。そのため、nチャネル
プルアップトランジスタ201とnチャネルプルダウン
トランジスタ202のゲートは高電圧ではなくなり、こ
れらのトランジスタは、またある時点でバイポーラ降伏
動作手段により導通を終了する。しかし、通常の回路動
作においては、ノード207は、抵抗206を介して、
低電圧に保持され、保護トランジスタ203と204を
介した導通は発生しない。それ故に通常の回路動作を損
傷することはない。このキャパシタ205は0.2から
50ビコファラドの値を有し、抵抗206は200オー
ムから50キロオームの範囲の値を有する。さらに、こ
れらの装置により与えられるRC時定数は1から50ナ
ノ秒の間である。この実施例においては、キャパシタ2
05は公称3.3ビコファラドの値を有し、抵抗206
は3キロオームの値を有する。これらの値により、公称
RC時定数は約10ナノ秒である。

【0009】好ましい回路設計は、100ボルト/ナノ
秒以上の急峻なボンドパッドにかかる電圧を生成するよ
うな静電放電現象に対してのみ、出力トランジスタが導
通するのがよい。このように設計すると、通常の情報信
号は保護回路を介して導通しない。キャパシタ205
は、MOS型で、導電性ポリシリコン層は、第1キャパ
シタプレートを形成し、ドープした半導体基板(タブ)
領域は、第2キャパシタプレートを形成して、ゲートレ
ベルの二酸化シリコン層がキャパシタ誘電体を形成す
る。別法として、このキャパシタはプレートに対し、二
層のポリシリコン層を有し、その間に堆積された誘電体
を有してもよい。さらに、別のキャパシタのタイプは当
業者には公知である。この実施例においては、抵抗20
6は以下に述べるように抵抗209とほぼ同様な方法
で、nタブ内に形成される。しかし、pタブ内に形成す
ることもできる。すなわち、ポリシリコン、あるいは硅
化物型の堆積した抵抗を用いることもできる。

【0010】この実施例においては、pチャネルプレド
ライバトランジスタがその中に形成されるnタブ領域の
電圧をESD現象の間上昇させる手段が具備されてい
る。この電圧上昇手段によって、pチャネルプレドライ
バトランジスタのドレインから、その下のnタブ領域へ
の導通をESD現象の間、関連出力トランジスタのゲー
トにかかる電圧を制限するようにしている。すなわち、
図2に示すように、プレドライバトランジスタ210の
p型ドレインがその中に形成される下のn型タブ領域ド
213とともにダイオード212を形成する。従来のC
MOS集積回路においては、このn型タブ領域213は
電力供給導体VDDに直接接続される。それ故に、ダイオ
ード212を介しての導通は、nチャネルプルダウント
ランジスタ202のゲートにかかる正の電圧をESD現
象の間電力供給導体VDDにかかる上の接合電圧ドロップ
に抑える。このダイオード212をクランプすることに
より、保護トランジスタ204の上記の動作の有効性に
好ましくない制限を課してしまう。それ故に、この実施
例においてはノード(トランジスタ)208がボンドパ
ッド200とn型タブ領域ド213との間に接合され
る。また、このノード(トランジスタ)208はESD
現象が発生した際に、バイポーラ降伏を示し、それ故に
チャージをn型タブ領域213に流して、その電圧を上
昇させる。

【0011】n型タブ領域213にかかる電圧を上昇さ
せるために、このn型タブ領域213は、電力供給導体
DDに直接接続せずに、抵抗209を介して接続する。
この抵抗209はダイオード212を介して、電力供給
導体VDDへの導通を制限して、nチャネルプルダウント
ランジスタ202のゲートにかかる電圧がESD現象の
間より高いレベルになるようにする。この抵抗209
は、実施例では約600オームの値を有し、一般的には
約50から5000オームの範囲内にある。この209
は堆積した(ポリシリコンを堆積した)抵抗で、半導体
基板の中に拡散した領域、すなわち別の形を有してい
る。例えば、図3に示すようにnタブ領域31を用い
て、抵抗209を形成し、この抵抗209は、n+接点
領域37を介して電力供給導体VDDに接続される。この
抵抗209は、n+接点領域36、導体39、n+接点
領域35を介して、nタブ領域30に接続され、これは
図2のn型タブ領域213に相当する。このpチャネル
プレドライバトランジスタ(図2の210)はソース/
ドレイン領域32と34とゲート電極33を有し、nタ
ブ領域30内に形成される。インバータ214内に形成
されるpチャネルトランジスタは、電力供給導体VDD
接続されて、nタブ内に形成され、あるいはプレドライ
バトランジスタ210と同一のnタブ内に形成してもよ
い。

【0012】ノード(トランジスタ)208と抵抗20
9の使用は、この実施例においては利点を有するが、す
べての場合に必ずしも必要なものではない。すなわち、
論理信号を出力トランジスタに生成するプレドライバ段
は、ダイオード212が存在するものとは異なるデザイ
ンでも構わない。例えば、プレドライバのプルアップデ
バイスは、nチャネルトランジスタであって、pチャネ
ルトランジスタではない場合は、ソースから基板へのダ
イオードはダイオード212に反対に接続されて、これ
は正電圧をクランプすることはない。

【0013】図1に示された従来技術とは対称的に保護
トランジスタ203と204とは実際のESD電流を搬
送しない。そのためにこの保護トランジスタ203、2
04は比較的小さく、それ故に、従来の技術に比較して
面積を削減できる。本発明においては、nチャネルプル
アップトランジスタ201、nチャネルプルダウントラ
ンジスタ202が、ESD電流を電力供給導体VSS、V
DDの両方、あるいは一方に供給する。しかし、出力トラ
ンジスタは通常比較的大きなもので、十分な駆動能力を
提供している。それ故に、本発明を実現する際に、ES
Dの保護を提供するにはサイズを大きくする必要はな
い。さらに、保護トランジスタ203、204は比較的
小さいために、これらのトランジスタは従来技術に比較
して出力回路に対し、最小の容量性負荷しか増加させな
い。

【0014】上記の実施例は、保護トランジスタ20
3、204とRC回路(キャパシタ205と抵抗20
6)を保護手段として示し、ESD現象の間、ボンドパ
ッド200にかかる高電圧に応答して、nチャネルプル
アップトランジスタ201、nチャネルプルダウントラ
ンジスタ202を導通させるようにしている。しかし、
他の形の装置も保護手段を提供するために使用すること
ができる。例えば、サイリスタを用いて、ボンドパッド
を出力トランジスタのゲートに接続し、この出力トラン
ジスタはボンドパッドの電圧が所定値を超えたときに導
通させるようにしてもよい。この場合、キャパシタ20
5はサイリスタの制御用電極をボンドパッドに結合する
のには用いる必要はない。さらに抵抗206も必要とし
ない。さらに別の形の装置を用いて、ESD現象の間、
出力トランジスタの導通を起こすこともできる。このE
SD電圧が低くなると、保護手段は出力トランジスタを
導通状態にさせることはなく、それらはプレドライバ回
路間の論理信号により制御状態に戻される。通常ESD
現象は、集積回路が回路ボード、あるいはマルチチップ
モジュール内で接続されていない場合に発生し、このた
め論理信号は存在しない。逆に、回路ボードまたはマル
チチップモジュール内で接続されている場合には、通常
の動作論理信号が存在し、このESD現象は発生する可
能性が少なくなる。上記において、デジタル論理回路に
ついて説明したが、保護回路はアナログ型でもよい。そ
れ故に、所望の動作信号Vinは情報信号とも称される。

【0015】上述したように本発明は、単一の導電型の
出力トランジスタのみを有する出力バッファとともに使
用することもできる。しかし、別法として、CMOS出
力バッファとともに用いることもできる。この場合、p
チャネルトランジスタはプルアップデバイスとして機能
し、nチャネルトランジスタはプルダウンデバイスとし
て機能する。その場合、nチャネルプルダウンデバイス
は図2に示された回路により保護される。必要ならば、
このpチャネル素子は同様な回路でもって保護すること
もできるが、トランジスタの導電型は図に示したものと
は逆となる。そして、電力供給接続も逆となる。その場
合、抵抗209に相当する抵抗が、nチャネルプレドラ
イバトランジスタがその中に形成されるpタブとVSS
力供給導体との間に接続される。MOS型トランジスタ
が実施例では示されたが、本発明は別法として、バイポ
ーラ素子、あるいは混成半導体素子(BICMOS技
術)にも応用することもできる。他のESD保護技術も
本発明により保護される出力バッファ回路とともに使用
することもできる。例えば、出力トランジスタのソース
/ドレイン電極と出力導体(例、ボンドパッド)との間
の接続は、米国特許第4990802号に開示された抵
抗を含むこともできる。

【0016】

【発明の効果】以上述べたごとく、本発明の半導体集積
回路は、単一の導電型のプルアップトランジスタ及びプ
ルダウントランジスタを有する出力バッファを有するこ
とにより、静電放電現象による過電圧及び過電流から保
護できる。

【図面の簡単な説明】

【図1】従来技術の出力保護回路のブロック図である。

【図2】本発明の一実施例を示す図である。

【図3】本発明の一実施例に使用される抵抗を示す図で
ある。

【符号の説明】

10 出力バッファ 11 ボンドパッド 12 キャパシタ 13 nチャネルトランジスタ 14 抵抗 30 nタブ 32 ソース/ドレイン領域 33 ゲート電極 34 ソース/ドレイン領域 35 n+接点領域 36 n+接点領域 37 n+接点領域 39 導体 200 ボンドパッド 201 nチャネルプルアップトランジスタ 202 nチャネルプルダウントランジスタ 203 保護トランジスタ 204 保護トランジスタ 205 キャパシタ 206 抵抗 208 ノード 210 プレドライバトランジスタ 212 ダイオード 213 n型タブ領域 214 インバータ VSS 電力供給導体 VDD 電力供給導体

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 27/04 H01L 21/822 EPAT(QUESTEL) WPI/L(QUESTEL)

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項1】 電力供給導体(VDD、VSS)に接続され
    た第1被制御用電極(ソース)と出力導体(200)に
    接続された第2被制御用電極(ドレイン)と情報信号
    (Vin)を受信するよう接続された制御用電極(ゲー
    ト)とを有する出力トランジスタ(201、202)を
    有する半導体集積回路において、 前記出力導体に接続された第1被制御電極と前記出力ト
    ランジスタの制御用電極に接続された第2被制御電極と
    前記出力導体に接続された制御用電極とを有する保護装
    置(203、204)を有し、 前記出力トランジスタが静電放電の間導通することを特
    徴とする集積回路。
  2. 【請求項2】 前記保護装置は、電界効果型トランジス
    タで、 前記出力導体と、前記電界効果型トランジスタのゲート
    との間に接続されたキャパシタ(205)と、 前記電界効果型トランジスタのゲートと、電力供給導体
    (VSS)との間に接続された抵抗(206)とをさらに
    有することを特徴とする請求項1の集積回路。
  3. 【請求項3】 前記出力トランジスタは、nチャネル電
    界効果型トランジスタで、 前記情報信号は、プレドライバ段により供給され、 このプレドライバ段は、n型タブ領域(213)内に配
    置されたpチャネルプルアップトランジスタ(210)
    を含み、 静電放電の間、前記n型タブ領域の電圧を増加させる手
    段をさらに含むことを特徴とする請求項1の集積回路。
  4. 【請求項4】 前記電圧増加手段は、 前記出力トランジスタに接続された第1のソース/ドレ
    イン領域と、前記タブ領域に接続された第2のソース/
    ドレイン領域とを有するトランジスタ(208)を含む
    ことを特徴とする請求項3の半導体集積回路。
  5. 【請求項5】 前記電圧増加手段は、前記n型タブ領域
    と正極の電力供給導体との間に接続された抵抗(20
    9)を含むことを特徴とする請求項3の半導体集積回
    路。
  6. 【請求項6】 前記電圧増加手段は、静電放電が前記出
    力導体に100ボルト/ナノ秒以上の速さで電圧を増加
    させるときに、前記出力トランジスタの制御用電極の電
    圧を増加させることをことを特徴とする請求項3の半導
    体集積回路。
  7. 【請求項7】 電力供給導体(VDD、VSS)に接続され
    た第1のソース/ドレイン領域と、出力導体(200)
    に接続された第2のソース/ドレイン領域と、プレドラ
    イバ回路に接続されたゲートとを有する出力トランジス
    タ(201、202)を有する半導体集積回路におい
    て、 前記出力導体に接続された第1のソース/ドレイン領域
    と前記出力トランジスタの制御用電極に接続された第2
    のソース/ドレイン領域と前記出力導体にキャパシタ
    (205)を介して接続されたゲートとを有する保護ト
    ランジスタ(203、204)と前記保護トランジスタ
    のゲートと電力供給導体との間に接続された抵抗(20
    6)とを有することを特徴とする集積回路。
  8. 【請求項8】 前記出力トランジスタは、nチャネル電
    界効果型トランジスタで、 前記プレドライバ回路は、n型タブ領域(213)内に
    配置されたpチャネルプルアップトランジスタ(21
    0)を含み、 静電放電の間、前記n型タブ領域の電圧を増加させる手
    段をさらに含むことを特徴とする請求項7の集積回路。
  9. 【請求項9】 前記電圧増加手段は、 前記出力トランジスタに接続された第1のソース/ドレ
    イン領域と、前記タブ領域に接続された第2のソース/
    ドレイン領域と、前記保護トランジスタのゲートに接続
    されたゲートとを有するトランジスタ(208)を含む
    ことを特徴とする請求項8の半導体集積回路。
  10. 【請求項10】 前記電圧増加手段は、前記n型タブ領
    域と正極の電力供給導体(VDD)との間に接続された抵
    抗(209)を含むことを特徴とする請求項8の半導体
    集積回路。
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