JP2777047B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2777047B2 JP2777047B2 JP5159948A JP15994893A JP2777047B2 JP 2777047 B2 JP2777047 B2 JP 2777047B2 JP 5159948 A JP5159948 A JP 5159948A JP 15994893 A JP15994893 A JP 15994893A JP 2777047 B2 JP2777047 B2 JP 2777047B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output
- integrated circuit
- region
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 239000004020 conductor Substances 0.000 claims description 34
- 239000003990 capacitor Substances 0.000 claims description 19
- 230000005669 field effect Effects 0.000 claims description 6
- 239000000872 buffer Substances 0.000 description 14
- 230000015556 catabolic process Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- BABWHSBPEIVBBZ-UHFFFAOYSA-N diazete Chemical compound C1=CN=N1 BABWHSBPEIVBBZ-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は静電放電（ＥＳＤ）に対
する保護措置を講じた集積回路に関する。
する保護措置を講じた集積回路に関する。
【０００２】
【従来の技術】集積回路を静電放電現象から保護するこ
とは、大きな設計上の問題点である。特に、トランジス
タの電極の寸法が１．５ミクロンレベル以下の場合には
重大である。静電放電の過電圧がパッケージターミナル
から集積回路ボンドパッドに導通すると、保護装置を用
いない限り、入力回路または出力回路に損傷を与える。
低濃度ドレインＬＤＤ構造及びシリコンソースドレイン
領域を使用することにより、静電放電に対する感受性が
増加し、特に、ｎチャネル電界効果型トランジスタを使
用する出力バッファにおいてはそれは顕著である。最近
の研究としては、C.duvvuryとC.Diazらの「効果的な出
力静電放電を行うＮＭＯＳの動的ゲート結合」と題する
論文（ＩＲＰＳ、１９９２年の論文集）に紹介されてい
る。それによれば、静電放電保護機能は電界効果型トラ
ンジスタを出力トランジスタのゲートをボンドパッドに
接続することによって改良できる（前掲論文の図６を参
照のこと）。この技術においては、出力トランジスタは
静電放電電流を伝送するよう設計されている。しかし、
電界酸化物キャパシタがボンドパッドの容量性負荷を増
加させて、大きな出力トランジスタを必要としてしま
う。
とは、大きな設計上の問題点である。特に、トランジス
タの電極の寸法が１．５ミクロンレベル以下の場合には
重大である。静電放電の過電圧がパッケージターミナル
から集積回路ボンドパッドに導通すると、保護装置を用
いない限り、入力回路または出力回路に損傷を与える。
低濃度ドレインＬＤＤ構造及びシリコンソースドレイン
領域を使用することにより、静電放電に対する感受性が
増加し、特に、ｎチャネル電界効果型トランジスタを使
用する出力バッファにおいてはそれは顕著である。最近
の研究としては、C.duvvuryとC.Diazらの「効果的な出
力静電放電を行うＮＭＯＳの動的ゲート結合」と題する
論文（ＩＲＰＳ、１９９２年の論文集）に紹介されてい
る。それによれば、静電放電保護機能は電界効果型トラ
ンジスタを出力トランジスタのゲートをボンドパッドに
接続することによって改良できる（前掲論文の図６を参
照のこと）。この技術においては、出力トランジスタは
静電放電電流を伝送するよう設計されている。しかし、
電界酸化物キャパシタがボンドパッドの容量性負荷を増
加させて、大きな出力トランジスタを必要としてしま
う。
【０００３】従来技術を示す図１において、出力バッフ
ァ１０はボンドパッド１１に接続されている。ｎチャネ
ルトランジスタ１３が、このボンドパッド１１に接続さ
れて、静電放電（ＥＳＤ）電流（Ｉ）は、電力供給導体
（ＶSS）に流している。このＥＳＤ電圧は、キャパシタ
１２（設計上約１０ピコファラド）により、ｎチャネル
トランジスタ１３のゲートに接続されている。この接続
により、ｎチャネルトランジスタ１３が、ＥＳＤ現象の
間、バイポーラブレークダウン動作現象により導通し、
電流Ｉが流れるようになる。抵抗１４（約１キロオー
ム）によりｎチャネルトランジスタ１３のゲート上の正
チャージが電力供給導体ＶSSに流れるようになり、それ
により、ＥＳＤ現象が終了した後、ｎチャネルトランジ
スタ１３をターンオフする。このようにしてｎチャネル
トランジスタ１３は出力バッファの通常動作の間は導通
しない。しかし、図１の回路では保護トランジスタは十
分に大きくして、比較的大きなＥＳＤ電流を流すことが
できなければならない。この要件により、理想的な出力
バッファを実現するには大きな領域を必要とする。さら
にｎチャネルトランジスタ１３は、出力バッファ１０へ
の容量性負荷を増加させ、これにより、出力バッファ１
０は駆動能力を増加させ、そのため、サイズが大きくな
ってしまう。
ァ１０はボンドパッド１１に接続されている。ｎチャネ
ルトランジスタ１３が、このボンドパッド１１に接続さ
れて、静電放電（ＥＳＤ）電流（Ｉ）は、電力供給導体
（ＶSS）に流している。このＥＳＤ電圧は、キャパシタ
１２（設計上約１０ピコファラド）により、ｎチャネル
トランジスタ１３のゲートに接続されている。この接続
により、ｎチャネルトランジスタ１３が、ＥＳＤ現象の
間、バイポーラブレークダウン動作現象により導通し、
電流Ｉが流れるようになる。抵抗１４（約１キロオー
ム）によりｎチャネルトランジスタ１３のゲート上の正
チャージが電力供給導体ＶSSに流れるようになり、それ
により、ＥＳＤ現象が終了した後、ｎチャネルトランジ
スタ１３をターンオフする。このようにしてｎチャネル
トランジスタ１３は出力バッファの通常動作の間は導通
しない。しかし、図１の回路では保護トランジスタは十
分に大きくして、比較的大きなＥＳＤ電流を流すことが
できなければならない。この要件により、理想的な出力
バッファを実現するには大きな領域を必要とする。さら
にｎチャネルトランジスタ１３は、出力バッファ１０へ
の容量性負荷を増加させ、これにより、出力バッファ１
０は駆動能力を増加させ、そのため、サイズが大きくな
ってしまう。
【０００４】ある応用においては、正のＥＳＤ電圧に対
する保護は、ｐチャネル出力トランジスタを具備するこ
とにより改善することができる。この場合、ボンドパッ
ドに接続されるドレイン電極のｐ−ｎ接合は、正のＥＳ
Ｄ電圧を電流供給導体にクランプする。しかし、ある種
のデザインでは、ｎチャネル出力トランジスタのみを使
用することもできる。例えば、ＴＴＬ出力バッファは、
プルアップ素子とプルダウン素子の両方に対し、ｎチャ
ネルトランジスタを使用している。さらに、最近、標準
のコンピュータシステムインターフェース（ＳＣＳＩ）
チップは、ｎチャネルトランジスタのみを使用した出力
バッファを有している。
する保護は、ｐチャネル出力トランジスタを具備するこ
とにより改善することができる。この場合、ボンドパッ
ドに接続されるドレイン電極のｐ−ｎ接合は、正のＥＳ
Ｄ電圧を電流供給導体にクランプする。しかし、ある種
のデザインでは、ｎチャネル出力トランジスタのみを使
用することもできる。例えば、ＴＴＬ出力バッファは、
プルアップ素子とプルダウン素子の両方に対し、ｎチャ
ネルトランジスタを使用している。さらに、最近、標準
のコンピュータシステムインターフェース（ＳＣＳＩ）
チップは、ｎチャネルトランジスタのみを使用した出力
バッファを有している。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
は、出力バッファに対する静電放電からの保護を改良す
る半導体集積回路提供することである。
は、出力バッファに対する静電放電からの保護を改良す
る半導体集積回路提供することである。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
は、静電放電現象の間、出力トランジスタが導通するよ
うなボンドパッドに結合された付加的な装置を有する。
実施例においては、ｎチャネル出力トランジスタは、そ
のゲートを出力ボンドパッドにキャパシタ手段によっ
て、ボンドパッドに結合されるゲートを有するトランジ
スタを介して結合されている。本発明の半導体集積回路
の利点は、出力トランジスタが静電放電現象の間ターン
オンすることであり、それにより、出力ＥＳＤ電流を電
流供給導体に導通させることである。プルアップ出力ト
ランジスタとプルダウン出力トランジスタの両方ともこ
の方法により保護される。本発明の一実施例によれば、
ドープされた半導体領域（ｎタブ）はその中にプレドラ
イバトランジスタ（ｐチャネル）が形成されるが、それ
はボンドパッドに接続されて、ＥＳＤ現象が起きたとき
に、電圧を増加させることができる。
は、静電放電現象の間、出力トランジスタが導通するよ
うなボンドパッドに結合された付加的な装置を有する。
実施例においては、ｎチャネル出力トランジスタは、そ
のゲートを出力ボンドパッドにキャパシタ手段によっ
て、ボンドパッドに結合されるゲートを有するトランジ
スタを介して結合されている。本発明の半導体集積回路
の利点は、出力トランジスタが静電放電現象の間ターン
オンすることであり、それにより、出力ＥＳＤ電流を電
流供給導体に導通させることである。プルアップ出力ト
ランジスタとプルダウン出力トランジスタの両方ともこ
の方法により保護される。本発明の一実施例によれば、
ドープされた半導体領域（ｎタブ）はその中にプレドラ
イバトランジスタ（ｐチャネル）が形成されるが、それ
はボンドパッドに接続されて、ＥＳＤ現象が起きたとき
に、電圧を増加させることができる。
【０００７】
【実施例】図２において、ボンドパッド２００は、ｎチ
ャネルプルアップトランジスタ２０１とｎチャネルプル
ダウントランジスタ２０２に接続されている。ｎチャネ
ルプルアップトランジスタ２０１とｎチャネルプルダウ
ントランジスタ２０２のゲートは保護トランジスタ２０
３と２０４ソース／ドレイン領域に接続され、そのソー
ス／ドレイン領域は、さらにボンドパッド２００に接続
されている。さらに保護トランジスタ２０３と２０４の
ゲートは、ノード２０７でキャパシタ２０５と抵抗２０
６に接続されている。正の電圧の静電放電現象の間、高
電圧がキャパシタ２０５を介して、保護トランジスタ２
０３と２０４のゲートに流れる。この導通により、これ
らのトランジスタのゲートにかかる電圧はボンドパッド
２００に接続されているソース／ドレイン領域にかかる
電圧とほぼ同じとなる。これにより、保護トランジスタ
２０３と２０４にかかるブレークダウン電圧を減少させ
て、比較的低い電圧レベルで、バイポーラ動作手段によ
りそれらを導通させる。従来技術で公知のように、各Ｍ
ＯＳトランジスタは、並列に接続されたバイポーラトラ
ンジスタで、エミッタ、ベース、コレクタ領域がＭＯＳ
装置のソース、チャネル、ドレイン領域にそれぞれ対応
する。この保護トランジスタ２０３、２０４を介した導
通により、それぞれｎチャネルプルアップトランジスタ
２０１、ｎチャネルプルダウントランジスタ２０２のゲ
ートにかかる電圧を上昇させる。この導通は、またこれ
らの出力トランジスタの降伏しきい値を低下させて、こ
れらのトランジスタを介したバイポーラ動作が、それぞ
れ電力供給導体ＶDDとＶSSにＥＳＤ電流を流す。
ャネルプルアップトランジスタ２０１とｎチャネルプル
ダウントランジスタ２０２に接続されている。ｎチャネ
ルプルアップトランジスタ２０１とｎチャネルプルダウ
ントランジスタ２０２のゲートは保護トランジスタ２０
３と２０４ソース／ドレイン領域に接続され、そのソー
ス／ドレイン領域は、さらにボンドパッド２００に接続
されている。さらに保護トランジスタ２０３と２０４の
ゲートは、ノード２０７でキャパシタ２０５と抵抗２０
６に接続されている。正の電圧の静電放電現象の間、高
電圧がキャパシタ２０５を介して、保護トランジスタ２
０３と２０４のゲートに流れる。この導通により、これ
らのトランジスタのゲートにかかる電圧はボンドパッド
２００に接続されているソース／ドレイン領域にかかる
電圧とほぼ同じとなる。これにより、保護トランジスタ
２０３と２０４にかかるブレークダウン電圧を減少させ
て、比較的低い電圧レベルで、バイポーラ動作手段によ
りそれらを導通させる。従来技術で公知のように、各Ｍ
ＯＳトランジスタは、並列に接続されたバイポーラトラ
ンジスタで、エミッタ、ベース、コレクタ領域がＭＯＳ
装置のソース、チャネル、ドレイン領域にそれぞれ対応
する。この保護トランジスタ２０３、２０４を介した導
通により、それぞれｎチャネルプルアップトランジスタ
２０１、ｎチャネルプルダウントランジスタ２０２のゲ
ートにかかる電圧を上昇させる。この導通は、またこれ
らの出力トランジスタの降伏しきい値を低下させて、こ
れらのトランジスタを介したバイポーラ動作が、それぞ
れ電力供給導体ＶDDとＶSSにＥＳＤ電流を流す。
【０００８】静電放電現象の開始から所定の時間後、抵
抗２０６から電力供給導体ＶSSへの電流の導通は、ノー
ド２０７にかかる電圧を低下させ、さらに保護トランジ
スタ２０３、２０４のゲートにかかる電圧を低下させ
る。このゲート電圧の低下により、これらのトランジス
タの降伏しきい値を増加させて、ある時点でこれらのト
ランジスタをタウンオフさせる。そのため、ｎチャネル
プルアップトランジスタ２０１とｎチャネルプルダウン
トランジスタ２０２のゲートは高電圧ではなくなり、こ
れらのトランジスタは、またある時点でバイポーラ降伏
動作手段により導通を終了する。しかし、通常の回路動
作においては、ノード２０７は、抵抗２０６を介して、
低電圧に保持され、保護トランジスタ２０３と２０４を
介した導通は発生しない。それ故に通常の回路動作を損
傷することはない。このキャパシタ２０５は０．２から
５０ビコファラドの値を有し、抵抗２０６は２００オー
ムから５０キロオームの範囲の値を有する。さらに、こ
れらの装置により与えられるＲＣ時定数は１から５０ナ
ノ秒の間である。この実施例においては、キャパシタ２
０５は公称３．３ビコファラドの値を有し、抵抗２０６
は３キロオームの値を有する。これらの値により、公称
ＲＣ時定数は約１０ナノ秒である。
抗２０６から電力供給導体ＶSSへの電流の導通は、ノー
ド２０７にかかる電圧を低下させ、さらに保護トランジ
スタ２０３、２０４のゲートにかかる電圧を低下させ
る。このゲート電圧の低下により、これらのトランジス
タの降伏しきい値を増加させて、ある時点でこれらのト
ランジスタをタウンオフさせる。そのため、ｎチャネル
プルアップトランジスタ２０１とｎチャネルプルダウン
トランジスタ２０２のゲートは高電圧ではなくなり、こ
れらのトランジスタは、またある時点でバイポーラ降伏
動作手段により導通を終了する。しかし、通常の回路動
作においては、ノード２０７は、抵抗２０６を介して、
低電圧に保持され、保護トランジスタ２０３と２０４を
介した導通は発生しない。それ故に通常の回路動作を損
傷することはない。このキャパシタ２０５は０．２から
５０ビコファラドの値を有し、抵抗２０６は２００オー
ムから５０キロオームの範囲の値を有する。さらに、こ
れらの装置により与えられるＲＣ時定数は１から５０ナ
ノ秒の間である。この実施例においては、キャパシタ２
０５は公称３．３ビコファラドの値を有し、抵抗２０６
は３キロオームの値を有する。これらの値により、公称
ＲＣ時定数は約１０ナノ秒である。
【０００９】好ましい回路設計は、１００ボルト／ナノ
秒以上の急峻なボンドパッドにかかる電圧を生成するよ
うな静電放電現象に対してのみ、出力トランジスタが導
通するのがよい。このように設計すると、通常の情報信
号は保護回路を介して導通しない。キャパシタ２０５
は、ＭＯＳ型で、導電性ポリシリコン層は、第１キャパ
シタプレートを形成し、ドープした半導体基板（タブ）
領域は、第２キャパシタプレートを形成して、ゲートレ
ベルの二酸化シリコン層がキャパシタ誘電体を形成す
る。別法として、このキャパシタはプレートに対し、二
層のポリシリコン層を有し、その間に堆積された誘電体
を有してもよい。さらに、別のキャパシタのタイプは当
業者には公知である。この実施例においては、抵抗２０
６は以下に述べるように抵抗２０９とほぼ同様な方法
で、ｎタブ内に形成される。しかし、ｐタブ内に形成す
ることもできる。すなわち、ポリシリコン、あるいは硅
化物型の堆積した抵抗を用いることもできる。
秒以上の急峻なボンドパッドにかかる電圧を生成するよ
うな静電放電現象に対してのみ、出力トランジスタが導
通するのがよい。このように設計すると、通常の情報信
号は保護回路を介して導通しない。キャパシタ２０５
は、ＭＯＳ型で、導電性ポリシリコン層は、第１キャパ
シタプレートを形成し、ドープした半導体基板（タブ）
領域は、第２キャパシタプレートを形成して、ゲートレ
ベルの二酸化シリコン層がキャパシタ誘電体を形成す
る。別法として、このキャパシタはプレートに対し、二
層のポリシリコン層を有し、その間に堆積された誘電体
を有してもよい。さらに、別のキャパシタのタイプは当
業者には公知である。この実施例においては、抵抗２０
６は以下に述べるように抵抗２０９とほぼ同様な方法
で、ｎタブ内に形成される。しかし、ｐタブ内に形成す
ることもできる。すなわち、ポリシリコン、あるいは硅
化物型の堆積した抵抗を用いることもできる。
【００１０】この実施例においては、ｐチャネルプレド
ライバトランジスタがその中に形成されるｎタブ領域の
電圧をＥＳＤ現象の間上昇させる手段が具備されてい
る。この電圧上昇手段によって、ｐチャネルプレドライ
バトランジスタのドレインから、その下のｎタブ領域へ
の導通をＥＳＤ現象の間、関連出力トランジスタのゲー
トにかかる電圧を制限するようにしている。すなわち、
図２に示すように、プレドライバトランジスタ２１０の
ｐ型ドレインがその中に形成される下のｎ型タブ領域ド
２１３とともにダイオード２１２を形成する。従来のＣ
ＭＯＳ集積回路においては、このｎ型タブ領域２１３は
電力供給導体ＶDDに直接接続される。それ故に、ダイオ
ード２１２を介しての導通は、ｎチャネルプルダウント
ランジスタ２０２のゲートにかかる正の電圧をＥＳＤ現
象の間電力供給導体ＶDDにかかる上の接合電圧ドロップ
に抑える。このダイオード２１２をクランプすることに
より、保護トランジスタ２０４の上記の動作の有効性に
好ましくない制限を課してしまう。それ故に、この実施
例においてはノード（トランジスタ）２０８がボンドパ
ッド２００とｎ型タブ領域ド２１３との間に接合され
る。また、このノード（トランジスタ）２０８はＥＳＤ
現象が発生した際に、バイポーラ降伏を示し、それ故に
チャージをｎ型タブ領域２１３に流して、その電圧を上
昇させる。
ライバトランジスタがその中に形成されるｎタブ領域の
電圧をＥＳＤ現象の間上昇させる手段が具備されてい
る。この電圧上昇手段によって、ｐチャネルプレドライ
バトランジスタのドレインから、その下のｎタブ領域へ
の導通をＥＳＤ現象の間、関連出力トランジスタのゲー
トにかかる電圧を制限するようにしている。すなわち、
図２に示すように、プレドライバトランジスタ２１０の
ｐ型ドレインがその中に形成される下のｎ型タブ領域ド
２１３とともにダイオード２１２を形成する。従来のＣ
ＭＯＳ集積回路においては、このｎ型タブ領域２１３は
電力供給導体ＶDDに直接接続される。それ故に、ダイオ
ード２１２を介しての導通は、ｎチャネルプルダウント
ランジスタ２０２のゲートにかかる正の電圧をＥＳＤ現
象の間電力供給導体ＶDDにかかる上の接合電圧ドロップ
に抑える。このダイオード２１２をクランプすることに
より、保護トランジスタ２０４の上記の動作の有効性に
好ましくない制限を課してしまう。それ故に、この実施
例においてはノード（トランジスタ）２０８がボンドパ
ッド２００とｎ型タブ領域ド２１３との間に接合され
る。また、このノード（トランジスタ）２０８はＥＳＤ
現象が発生した際に、バイポーラ降伏を示し、それ故に
チャージをｎ型タブ領域２１３に流して、その電圧を上
昇させる。
【００１１】ｎ型タブ領域２１３にかかる電圧を上昇さ
せるために、このｎ型タブ領域２１３は、電力供給導体
ＶDDに直接接続せずに、抵抗２０９を介して接続する。
この抵抗２０９はダイオード２１２を介して、電力供給
導体ＶDDへの導通を制限して、ｎチャネルプルダウント
ランジスタ２０２のゲートにかかる電圧がＥＳＤ現象の
間より高いレベルになるようにする。この抵抗２０９
は、実施例では約６００オームの値を有し、一般的には
約５０から５０００オームの範囲内にある。この２０９
は堆積した（ポリシリコンを堆積した）抵抗で、半導体
基板の中に拡散した領域、すなわち別の形を有してい
る。例えば、図３に示すようにｎタブ領域３１を用い
て、抵抗２０９を形成し、この抵抗２０９は、ｎ＋接点
領域３７を介して電力供給導体ＶDDに接続される。この
抵抗２０９は、ｎ＋接点領域３６、導体３９、ｎ＋接点
領域３５を介して、ｎタブ領域３０に接続され、これは
図２のｎ型タブ領域２１３に相当する。このｐチャネル
プレドライバトランジスタ（図２の２１０）はソース／
ドレイン領域３２と３４とゲート電極３３を有し、ｎタ
ブ領域３０内に形成される。インバータ２１４内に形成
されるｐチャネルトランジスタは、電力供給導体ＶDDに
接続されて、ｎタブ内に形成され、あるいはプレドライ
バトランジスタ２１０と同一のｎタブ内に形成してもよ
い。
せるために、このｎ型タブ領域２１３は、電力供給導体
ＶDDに直接接続せずに、抵抗２０９を介して接続する。
この抵抗２０９はダイオード２１２を介して、電力供給
導体ＶDDへの導通を制限して、ｎチャネルプルダウント
ランジスタ２０２のゲートにかかる電圧がＥＳＤ現象の
間より高いレベルになるようにする。この抵抗２０９
は、実施例では約６００オームの値を有し、一般的には
約５０から５０００オームの範囲内にある。この２０９
は堆積した（ポリシリコンを堆積した）抵抗で、半導体
基板の中に拡散した領域、すなわち別の形を有してい
る。例えば、図３に示すようにｎタブ領域３１を用い
て、抵抗２０９を形成し、この抵抗２０９は、ｎ＋接点
領域３７を介して電力供給導体ＶDDに接続される。この
抵抗２０９は、ｎ＋接点領域３６、導体３９、ｎ＋接点
領域３５を介して、ｎタブ領域３０に接続され、これは
図２のｎ型タブ領域２１３に相当する。このｐチャネル
プレドライバトランジスタ（図２の２１０）はソース／
ドレイン領域３２と３４とゲート電極３３を有し、ｎタ
ブ領域３０内に形成される。インバータ２１４内に形成
されるｐチャネルトランジスタは、電力供給導体ＶDDに
接続されて、ｎタブ内に形成され、あるいはプレドライ
バトランジスタ２１０と同一のｎタブ内に形成してもよ
い。
【００１２】ノード（トランジスタ）２０８と抵抗２０
９の使用は、この実施例においては利点を有するが、す
べての場合に必ずしも必要なものではない。すなわち、
論理信号を出力トランジスタに生成するプレドライバ段
は、ダイオード２１２が存在するものとは異なるデザイ
ンでも構わない。例えば、プレドライバのプルアップデ
バイスは、ｎチャネルトランジスタであって、ｐチャネ
ルトランジスタではない場合は、ソースから基板へのダ
イオードはダイオード２１２に反対に接続されて、これ
は正電圧をクランプすることはない。
９の使用は、この実施例においては利点を有するが、す
べての場合に必ずしも必要なものではない。すなわち、
論理信号を出力トランジスタに生成するプレドライバ段
は、ダイオード２１２が存在するものとは異なるデザイ
ンでも構わない。例えば、プレドライバのプルアップデ
バイスは、ｎチャネルトランジスタであって、ｐチャネ
ルトランジスタではない場合は、ソースから基板へのダ
イオードはダイオード２１２に反対に接続されて、これ
は正電圧をクランプすることはない。
【００１３】図１に示された従来技術とは対称的に保護
トランジスタ２０３と２０４とは実際のＥＳＤ電流を搬
送しない。そのためにこの保護トランジスタ２０３、２
０４は比較的小さく、それ故に、従来の技術に比較して
面積を削減できる。本発明においては、ｎチャネルプル
アップトランジスタ２０１、ｎチャネルプルダウントラ
ンジスタ２０２が、ＥＳＤ電流を電力供給導体ＶSS、Ｖ
DDの両方、あるいは一方に供給する。しかし、出力トラ
ンジスタは通常比較的大きなもので、十分な駆動能力を
提供している。それ故に、本発明を実現する際に、ＥＳ
Ｄの保護を提供するにはサイズを大きくする必要はな
い。さらに、保護トランジスタ２０３、２０４は比較的
小さいために、これらのトランジスタは従来技術に比較
して出力回路に対し、最小の容量性負荷しか増加させな
い。
トランジスタ２０３と２０４とは実際のＥＳＤ電流を搬
送しない。そのためにこの保護トランジスタ２０３、２
０４は比較的小さく、それ故に、従来の技術に比較して
面積を削減できる。本発明においては、ｎチャネルプル
アップトランジスタ２０１、ｎチャネルプルダウントラ
ンジスタ２０２が、ＥＳＤ電流を電力供給導体ＶSS、Ｖ
DDの両方、あるいは一方に供給する。しかし、出力トラ
ンジスタは通常比較的大きなもので、十分な駆動能力を
提供している。それ故に、本発明を実現する際に、ＥＳ
Ｄの保護を提供するにはサイズを大きくする必要はな
い。さらに、保護トランジスタ２０３、２０４は比較的
小さいために、これらのトランジスタは従来技術に比較
して出力回路に対し、最小の容量性負荷しか増加させな
い。
【００１４】上記の実施例は、保護トランジスタ２０
３、２０４とＲＣ回路（キャパシタ２０５と抵抗２０
６）を保護手段として示し、ＥＳＤ現象の間、ボンドパ
ッド２００にかかる高電圧に応答して、ｎチャネルプル
アップトランジスタ２０１、ｎチャネルプルダウントラ
ンジスタ２０２を導通させるようにしている。しかし、
他の形の装置も保護手段を提供するために使用すること
ができる。例えば、サイリスタを用いて、ボンドパッド
を出力トランジスタのゲートに接続し、この出力トラン
ジスタはボンドパッドの電圧が所定値を超えたときに導
通させるようにしてもよい。この場合、キャパシタ２０
５はサイリスタの制御用電極をボンドパッドに結合する
のには用いる必要はない。さらに抵抗２０６も必要とし
ない。さらに別の形の装置を用いて、ＥＳＤ現象の間、
出力トランジスタの導通を起こすこともできる。このＥ
ＳＤ電圧が低くなると、保護手段は出力トランジスタを
導通状態にさせることはなく、それらはプレドライバ回
路間の論理信号により制御状態に戻される。通常ＥＳＤ
現象は、集積回路が回路ボード、あるいはマルチチップ
モジュール内で接続されていない場合に発生し、このた
め論理信号は存在しない。逆に、回路ボードまたはマル
チチップモジュール内で接続されている場合には、通常
の動作論理信号が存在し、このＥＳＤ現象は発生する可
能性が少なくなる。上記において、デジタル論理回路に
ついて説明したが、保護回路はアナログ型でもよい。そ
れ故に、所望の動作信号Ｖinは情報信号とも称される。
３、２０４とＲＣ回路（キャパシタ２０５と抵抗２０
６）を保護手段として示し、ＥＳＤ現象の間、ボンドパ
ッド２００にかかる高電圧に応答して、ｎチャネルプル
アップトランジスタ２０１、ｎチャネルプルダウントラ
ンジスタ２０２を導通させるようにしている。しかし、
他の形の装置も保護手段を提供するために使用すること
ができる。例えば、サイリスタを用いて、ボンドパッド
を出力トランジスタのゲートに接続し、この出力トラン
ジスタはボンドパッドの電圧が所定値を超えたときに導
通させるようにしてもよい。この場合、キャパシタ２０
５はサイリスタの制御用電極をボンドパッドに結合する
のには用いる必要はない。さらに抵抗２０６も必要とし
ない。さらに別の形の装置を用いて、ＥＳＤ現象の間、
出力トランジスタの導通を起こすこともできる。このＥ
ＳＤ電圧が低くなると、保護手段は出力トランジスタを
導通状態にさせることはなく、それらはプレドライバ回
路間の論理信号により制御状態に戻される。通常ＥＳＤ
現象は、集積回路が回路ボード、あるいはマルチチップ
モジュール内で接続されていない場合に発生し、このた
め論理信号は存在しない。逆に、回路ボードまたはマル
チチップモジュール内で接続されている場合には、通常
の動作論理信号が存在し、このＥＳＤ現象は発生する可
能性が少なくなる。上記において、デジタル論理回路に
ついて説明したが、保護回路はアナログ型でもよい。そ
れ故に、所望の動作信号Ｖinは情報信号とも称される。
【００１５】上述したように本発明は、単一の導電型の
出力トランジスタのみを有する出力バッファとともに使
用することもできる。しかし、別法として、ＣＭＯＳ出
力バッファとともに用いることもできる。この場合、ｐ
チャネルトランジスタはプルアップデバイスとして機能
し、ｎチャネルトランジスタはプルダウンデバイスとし
て機能する。その場合、ｎチャネルプルダウンデバイス
は図２に示された回路により保護される。必要ならば、
このｐチャネル素子は同様な回路でもって保護すること
もできるが、トランジスタの導電型は図に示したものと
は逆となる。そして、電力供給接続も逆となる。その場
合、抵抗２０９に相当する抵抗が、ｎチャネルプレドラ
イバトランジスタがその中に形成されるｐタブとＶSS電
力供給導体との間に接続される。ＭＯＳ型トランジスタ
が実施例では示されたが、本発明は別法として、バイポ
ーラ素子、あるいは混成半導体素子（ＢＩＣＭＯＳ技
術）にも応用することもできる。他のＥＳＤ保護技術も
本発明により保護される出力バッファ回路とともに使用
することもできる。例えば、出力トランジスタのソース
／ドレイン電極と出力導体（例、ボンドパッド）との間
の接続は、米国特許第４９９０８０２号に開示された抵
抗を含むこともできる。
出力トランジスタのみを有する出力バッファとともに使
用することもできる。しかし、別法として、ＣＭＯＳ出
力バッファとともに用いることもできる。この場合、ｐ
チャネルトランジスタはプルアップデバイスとして機能
し、ｎチャネルトランジスタはプルダウンデバイスとし
て機能する。その場合、ｎチャネルプルダウンデバイス
は図２に示された回路により保護される。必要ならば、
このｐチャネル素子は同様な回路でもって保護すること
もできるが、トランジスタの導電型は図に示したものと
は逆となる。そして、電力供給接続も逆となる。その場
合、抵抗２０９に相当する抵抗が、ｎチャネルプレドラ
イバトランジスタがその中に形成されるｐタブとＶSS電
力供給導体との間に接続される。ＭＯＳ型トランジスタ
が実施例では示されたが、本発明は別法として、バイポ
ーラ素子、あるいは混成半導体素子（ＢＩＣＭＯＳ技
術）にも応用することもできる。他のＥＳＤ保護技術も
本発明により保護される出力バッファ回路とともに使用
することもできる。例えば、出力トランジスタのソース
／ドレイン電極と出力導体（例、ボンドパッド）との間
の接続は、米国特許第４９９０８０２号に開示された抵
抗を含むこともできる。
【００１６】
【発明の効果】以上述べたごとく、本発明の半導体集積
回路は、単一の導電型のプルアップトランジスタ及びプ
ルダウントランジスタを有する出力バッファを有するこ
とにより、静電放電現象による過電圧及び過電流から保
護できる。
回路は、単一の導電型のプルアップトランジスタ及びプ
ルダウントランジスタを有する出力バッファを有するこ
とにより、静電放電現象による過電圧及び過電流から保
護できる。
【図１】従来技術の出力保護回路のブロック図である。
【図２】本発明の一実施例を示す図である。
【図３】本発明の一実施例に使用される抵抗を示す図で
ある。
ある。
１０ 出力バッファ １１ ボンドパッド １２ キャパシタ １３ ｎチャネルトランジスタ １４ 抵抗 ３０ ｎタブ ３２ ソース／ドレイン領域 ３３ ゲート電極 ３４ ソース／ドレイン領域 ３５ ｎ＋接点領域 ３６ ｎ＋接点領域 ３７ ｎ＋接点領域 ３９ 導体 ２００ ボンドパッド ２０１ ｎチャネルプルアップトランジスタ ２０２ ｎチャネルプルダウントランジスタ ２０３ 保護トランジスタ ２０４ 保護トランジスタ ２０５ キャパシタ ２０６ 抵抗 ２０８ ノード ２１０ プレドライバトランジスタ ２１２ ダイオード ２１３ ｎ型タブ領域 ２１４ インバータ ＶSS 電力供給導体 ＶDD 電力供給導体
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/822 ＥＰＡＴ（ＱＵＥＳＴＥＬ) ＷＰＩ／Ｌ（ＱＵＥＳＴＥＬ)
Claims (10)
- 【請求項１】 電力供給導体（ＶDD、ＶSS）に接続され
た第１被制御用電極（ソース）と出力導体（２００）に
接続された第２被制御用電極（ドレイン）と情報信号
（Ｖin）を受信するよう接続された制御用電極（ゲー
ト）とを有する出力トランジスタ（２０１、２０２）を
有する半導体集積回路において、 前記出力導体に接続された第１被制御電極と前記出力ト
ランジスタの制御用電極に接続された第２被制御電極と
前記出力導体に接続された制御用電極とを有する保護装
置（２０３、２０４）を有し、 前記出力トランジスタが静電放電の間導通することを特
徴とする集積回路。 - 【請求項２】 前記保護装置は、電界効果型トランジス
タで、 前記出力導体と、前記電界効果型トランジスタのゲート
との間に接続されたキャパシタ（２０５）と、 前記電界効果型トランジスタのゲートと、電力供給導体
（ＶSS）との間に接続された抵抗（２０６）とをさらに
有することを特徴とする請求項１の集積回路。 - 【請求項３】 前記出力トランジスタは、ｎチャネル電
界効果型トランジスタで、 前記情報信号は、プレドライバ段により供給され、 このプレドライバ段は、ｎ型タブ領域（２１３）内に配
置されたｐチャネルプルアップトランジスタ（２１０）
を含み、 静電放電の間、前記ｎ型タブ領域の電圧を増加させる手
段をさらに含むことを特徴とする請求項１の集積回路。 - 【請求項４】 前記電圧増加手段は、 前記出力トランジスタに接続された第１のソース／ドレ
イン領域と、前記タブ領域に接続された第２のソース／
ドレイン領域とを有するトランジスタ（２０８）を含む
ことを特徴とする請求項３の半導体集積回路。 - 【請求項５】 前記電圧増加手段は、前記ｎ型タブ領域
と正極の電力供給導体との間に接続された抵抗（２０
９）を含むことを特徴とする請求項３の半導体集積回
路。 - 【請求項６】 前記電圧増加手段は、静電放電が前記出
力導体に１００ボルト／ナノ秒以上の速さで電圧を増加
させるときに、前記出力トランジスタの制御用電極の電
圧を増加させることをことを特徴とする請求項３の半導
体集積回路。 - 【請求項７】 電力供給導体（ＶDD、ＶSS）に接続され
た第１のソース／ドレイン領域と、出力導体（２００）
に接続された第２のソース／ドレイン領域と、プレドラ
イバ回路に接続されたゲートとを有する出力トランジス
タ（２０１、２０２）を有する半導体集積回路におい
て、 前記出力導体に接続された第１のソース／ドレイン領域
と前記出力トランジスタの制御用電極に接続された第２
のソース／ドレイン領域と前記出力導体にキャパシタ
（２０５）を介して接続されたゲートとを有する保護ト
ランジスタ（２０３、２０４）と前記保護トランジスタ
のゲートと電力供給導体との間に接続された抵抗（２０
６）とを有することを特徴とする集積回路。 - 【請求項８】 前記出力トランジスタは、ｎチャネル電
界効果型トランジスタで、 前記プレドライバ回路は、ｎ型タブ領域（２１３）内に
配置されたｐチャネルプルアップトランジスタ（２１
０）を含み、 静電放電の間、前記ｎ型タブ領域の電圧を増加させる手
段をさらに含むことを特徴とする請求項７の集積回路。 - 【請求項９】 前記電圧増加手段は、 前記出力トランジスタに接続された第１のソース／ドレ
イン領域と、前記タブ領域に接続された第２のソース／
ドレイン領域と、前記保護トランジスタのゲートに接続
されたゲートとを有するトランジスタ（２０８）を含む
ことを特徴とする請求項８の半導体集積回路。 - 【請求項１０】 前記電圧増加手段は、前記ｎ型タブ領
域と正極の電力供給導体（ＶDD）との間に接続された抵
抗（２０９）を含むことを特徴とする請求項８の半導体
集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/894,405 US5345357A (en) | 1992-06-05 | 1992-06-05 | ESD protection of output buffers |
| US894405 | 1992-06-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163824A JPH06163824A (ja) | 1994-06-10 |
| JP2777047B2 true JP2777047B2 (ja) | 1998-07-16 |
Family
ID=25403031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5159948A Expired - Fee Related JP2777047B2 (ja) | 1992-06-05 | 1993-06-07 | 半導体集積回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5345357A (ja) |
| EP (1) | EP0575062B1 (ja) |
| JP (1) | JP2777047B2 (ja) |
| KR (1) | KR0135499B1 (ja) |
| DE (1) | DE69319968T2 (ja) |
| HK (1) | HK1003461A1 (ja) |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5611053A (en) * | 1994-01-21 | 1997-03-11 | Advanced Micro Devices, Inc. | Apparatus and method for integrating bus master ownership of local bus load by plural data transceivers |
| US6295572B1 (en) * | 1994-01-24 | 2001-09-25 | Advanced Micro Devices, Inc. | Integrated SCSI and ethernet controller on a PCI local bus |
| US5528188A (en) * | 1995-03-13 | 1996-06-18 | International Business Machines Corporation | Electrostatic discharge suppression circuit employing low-voltage triggering silicon-controlled rectifier |
| FR2734674B1 (fr) * | 1995-05-24 | 1997-08-14 | Sgs Thomson Microelectronics | Dispositif d'ecretage |
| US5615073A (en) * | 1995-06-22 | 1997-03-25 | National Semiconductor Corporation | Electrostatic discharge protection apparatus |
| US5675469A (en) * | 1995-07-12 | 1997-10-07 | Motorola, Inc. | Integrated circuit with electrostatic discharge (ESD) protection and ESD protection circuit |
| US5631793A (en) * | 1995-09-05 | 1997-05-20 | Winbond Electronics Corporation | Capacitor-couple electrostatic discharge protection circuit |
| US5625280A (en) * | 1995-10-30 | 1997-04-29 | International Business Machines Corp. | Voltage regulator bypass circuit |
| FR2741756B1 (fr) * | 1995-11-28 | 1998-01-02 | Sgs Thomson Microelectronics | Circuit de protection contre les surtensions |
| GB2308731A (en) * | 1995-12-22 | 1997-07-02 | Motorola Gmbh | Semiconductor device with electrostatic discharge protection |
| US5771389A (en) * | 1996-02-28 | 1998-06-23 | Intel Corporation | Low slew rate output buffer with staged biasing voltage |
| US6125021A (en) * | 1996-04-30 | 2000-09-26 | Texas Instruments Incorporated | Semiconductor ESD protection circuit |
| US5917689A (en) * | 1996-09-12 | 1999-06-29 | Analog Devices, Inc. | General purpose EOS/ESD protection circuit for bipolar-CMOS and CMOS integrated circuits |
| US5919253A (en) * | 1997-06-25 | 1999-07-06 | Adaptec, Inc. | Hot-switchable SCSI controller having output drivers with quick turn-on |
| JPH1154711A (ja) * | 1997-08-04 | 1999-02-26 | Nippon Precision Circuits Kk | 半導体装置の静電保護回路 |
| US6034552A (en) * | 1998-04-30 | 2000-03-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Output ESD protection using dynamic-floating-gate arrangement |
| JP2001024496A (ja) * | 1999-07-02 | 2001-01-26 | Nec Corp | 入出力回路 |
| EP1208627A1 (en) * | 1999-08-06 | 2002-05-29 | Sarnoff Corporation | Circuits for dynamic turn off of nmos output drivers during eos/esd stress |
| DE10022366A1 (de) * | 2000-05-08 | 2001-11-29 | Micronas Gmbh | ESD-Schutzstruktur |
| US6529059B1 (en) | 2000-07-26 | 2003-03-04 | Agere Systems Inc. | Output stage ESD protection for an integrated circuit |
| US6400204B1 (en) | 2000-07-26 | 2002-06-04 | Agere Systems Guardian Corp. | Input stage ESD protection for an integrated circuit |
| FR2813461B1 (fr) * | 2000-08-22 | 2003-01-31 | St Microelectronics Sa | Dispositif de protection d'un transistor integre contre des decharges electrostatiques |
| US6643109B1 (en) * | 2000-09-27 | 2003-11-04 | Conexant Systems, Inc. | Fully synthesisable and highly area efficient very large scale integration (VLSI) electrostatic discharge (ESD) protection circuit |
| US6545520B2 (en) * | 2001-03-28 | 2003-04-08 | Intel Corporation | Method and apparatus for electro-static discharge protection |
| US20030214342A1 (en) * | 2002-05-14 | 2003-11-20 | Darrin Benzer | IO clamping circuit method utilizing output driver transistors |
| US6900970B2 (en) * | 2003-01-22 | 2005-05-31 | Freescale Semiconductor, Inc. | Electrostatic discharge circuit and method therefor |
| US6879476B2 (en) * | 2003-01-22 | 2005-04-12 | Freescale Semiconductor, Inc. | Electrostatic discharge circuit and method therefor |
| US6984029B2 (en) | 2003-07-11 | 2006-01-10 | Hewlett-Packard Development Company, Lp. | Print cartridge temperature control |
| JP2005235947A (ja) * | 2004-02-18 | 2005-09-02 | Fujitsu Ltd | 静電気放電保護回路 |
| US7573691B2 (en) * | 2004-04-12 | 2009-08-11 | Agere Systems Inc. | Electrical over stress robustness |
| JP4515822B2 (ja) * | 2004-05-25 | 2010-08-04 | 株式会社東芝 | 静電保護回路及びこれを用いた半導体集積回路装置 |
| US7170324B2 (en) * | 2004-07-15 | 2007-01-30 | Agere Systems Inc. | Output buffer with selectable slew rate |
| JP2006080160A (ja) * | 2004-09-07 | 2006-03-23 | Toshiba Corp | 静電保護回路 |
| US7203045B2 (en) * | 2004-10-01 | 2007-04-10 | International Business Machines Corporation | High voltage ESD power clamp |
| US7529070B2 (en) * | 2005-03-11 | 2009-05-05 | Agere Systems Inc. | Power pin to power pin electro-static discharge (ESD) clamp |
| US7692905B2 (en) * | 2006-11-28 | 2010-04-06 | Smartech Worldwide Limited | Electrostatic discharge protection circuit for output buffer |
| US7619862B2 (en) * | 2007-02-22 | 2009-11-17 | Smartech Worldwide Limited | Electrostatic discharge protection circuit for high voltage input pad |
| TW200929783A (en) * | 2007-12-26 | 2009-07-01 | Princeton Technology Corp | ESD protecting leading circuit |
| TW200929768A (en) * | 2007-12-26 | 2009-07-01 | Princeton Technology Corp | ESD protecting circuit with gate voltage raising circuit |
| US9013842B2 (en) | 2011-01-10 | 2015-04-21 | Infineon Technologies Ag | Semiconductor ESD circuit and method |
| JP5565336B2 (ja) * | 2011-02-14 | 2014-08-06 | 富士通セミコンダクター株式会社 | 出力回路、システム、及び出力回路の制御方法 |
| FR3001085A1 (fr) * | 2013-01-15 | 2014-07-18 | St Microelectronics Sa | Dispositif semiconducteur bidirectionnel de protection contre les decharges electrostatiques, utilisable sans circuit de declenchement |
| KR102000738B1 (ko) | 2013-01-28 | 2019-07-23 | 삼성디스플레이 주식회사 | 정전기 방지 회로 및 이를 포함하는 표시 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4855620A (en) | 1987-11-18 | 1989-08-08 | Texas Instruments Incorporated | Output buffer with improved ESD protection |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01147854A (ja) * | 1987-12-04 | 1989-06-09 | Nissan Motor Co Ltd | 半導体装置 |
| US4990802A (en) * | 1988-11-22 | 1991-02-05 | At&T Bell Laboratories | ESD protection for output buffers |
| EP0523800B1 (en) * | 1991-07-19 | 1998-04-08 | Philips Electronics Uk Limited | An overvoltage protected semiconductor switch |
| US5208719A (en) * | 1991-08-20 | 1993-05-04 | Vlsi Technology, Inc. | Output pad electrostatic discharge protection circuit for mos devices |
-
1992
- 1992-06-05 US US07/894,405 patent/US5345357A/en not_active Expired - Lifetime
-
1993
- 1993-05-20 KR KR1019930008622A patent/KR0135499B1/ko not_active IP Right Cessation
- 1993-05-27 DE DE69319968T patent/DE69319968T2/de not_active Expired - Lifetime
- 1993-05-27 EP EP93304123A patent/EP0575062B1/en not_active Expired - Lifetime
- 1993-06-07 JP JP5159948A patent/JP2777047B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-24 HK HK98102487A patent/HK1003461A1/xx not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4855620A (en) | 1987-11-18 | 1989-08-08 | Texas Instruments Incorporated | Output buffer with improved ESD protection |
Also Published As
| Publication number | Publication date |
|---|---|
| US5345357A (en) | 1994-09-06 |
| DE69319968T2 (de) | 1998-12-24 |
| EP0575062B1 (en) | 1998-07-29 |
| KR0135499B1 (ko) | 1998-04-22 |
| HK1003461A1 (en) | 1998-10-30 |
| DE69319968D1 (de) | 1998-09-03 |
| EP0575062A1 (en) | 1993-12-22 |
| JPH06163824A (ja) | 1994-06-10 |
| KR940001389A (ko) | 1994-01-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2777047B2 (ja) | 半導体集積回路 | |
| JP3174636B2 (ja) | Ｃｍｏｓ集積回路用静電放電保護 | |
| KR0128508B1 (ko) | 출력 버퍼의 정전 방전 보호 회로를 구비한 집적 회로 | |
| US9209620B2 (en) | Combination ESD protection circuits and methods | |
| JP2810874B2 (ja) | 半導体デバイス | |
| US6040968A (en) | EOS/ESD protection for high density integrated circuits | |
| US5654860A (en) | Well resistor for ESD protection of CMOS circuits | |
| US7304827B2 (en) | ESD protection circuits for mixed-voltage buffers | |
| JP3400215B2 (ja) | 半導体装置 | |
| US5229635A (en) | ESD protection circuit and method for power-down application | |
| US20060189189A1 (en) | Electrostatic discharge circuit | |
| US4851721A (en) | Semiconductor integrated circuit | |
| JP3061260B2 (ja) | 静電気保護回路 | |
| US5663678A (en) | ESD protection device | |
| JP2822915B2 (ja) | 半導体装置 | |
| US6414360B1 (en) | Method of programmability and an architecture for cold sparing of CMOS arrays | |
| US5349227A (en) | Semiconductor input protective device against external surge voltage | |
| US5644459A (en) | Bipolarity electrostatic discharge protection device and method for making same | |
| US5784235A (en) | Semiconductor IC device including ESD protection circuit | |
| JP2839624B2 (ja) | 半導体集積回路 | |
| JP2884946B2 (ja) | 半導体集積回路装置 | |
| KR100554328B1 (ko) | 반도체 장치 | |
| JP3274561B2 (ja) | 半導体集積回路 | |
| JP2650276B2 (ja) | 半導体集積回路装置 | |
| KR19990061127A (ko) | 반도체 소자의 esd 보호회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080501 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090501 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100501 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100501 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110501 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130501 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |