JP5565336B2 - 出力回路、システム、及び出力回路の制御方法 - Google Patents

Description

出力回路、システム、及び出力回路の制御方法に関する。

従来、複数のデバイス間の通信は、例えばシリアル通信により行われる。このようなデバイスは、オープン・ドレイン型の出力回路を備えている（例えば、特許文献１参照）。
図５に示すように、複数のデバイス１１，１２，１３は、データを送受信する伝送路１４を介して相互に接続される。デバイス１３は、データを出力する出力回路１５を備えている。なお、図示しないが、他のデバイス１１，１２は、同様に構成された出力回路を備えている。

出力回路１５は、オープン・ドレイン型のドライバ回路であり、伝送路１４は、抵抗Ｒ１によりプルアップされている。デバイス１３は、外部端子Ｐ０に接続されたＮチャネルＭＯＳトランジスタＴ１をオンして外部端子Ｐ０に接続された伝送路１４をプルダウンすることで、図６（ａ）に示すように、伝送路１４の電位Ｖｃを変化させ、信号を伝播させる。

このような出力回路１５では、ＮチャネルＭＯＳトランジスタＴ１をオンして伝送路１４の電位をＨレベルからＬレベルへと変化させるときの、立ち下がりエッジ（Ｆａｌｌ Ｅｄｇｅ）の傾きを調整するため、トランジスタＴ１のゲート−ドレイン間に波形整形用のキャパシタＣ１が接続される場合がある。

特表２００９−５３１９３４号公報

上記のシステムは、２つのデバイス１１，１２間で通信を行うとき、通信を行わないデバイス１３の電源をオフすることが可能である。電源をオフすると、例えば、インバータ回路１６に対する高電位電圧ＶＤＥの供給が停止され、トランジスタＴ１のゲート端子はフローティング状態となる。また、高電位電圧ＶＤＥが接地電位（０Ｖ）に固定されると、トランジスタＴ１のゲート端子電圧はＬレベルとなる。このような場合、電源がオフ又は電源電圧が接地電位に固定されたデバイス１３の出力回路１５において、トランジスタＴ１のゲート端子は、上記の波形整形用のキャパシタＣ１を介して伝送路１４とＡＣカップリングされる。そして、伝送路１４のレベルがＬレベルからＨレベルへと変化するとき、トランジスタＴ１のゲート電圧も同様に上昇する。すると、トランジスタＴ１が弱くオンするため、図６（ｂ）に示すように、伝送路１４における電圧Ｖｃの波形が、点線で示す波形から実線で示す波形へと変異する。つまり、図５に示すデバイス１３のトランジスタＴ１が伝送路１４から微少な電流を引き込むため、伝送路１４を介してデバイス１１とデバイス１２の間で通信される信号の波形形状が変異する。

本発明の一観点によれば、外部端子に接続され、ゲート端子に供給される第１の駆動信号に応じて前記外部端子の電位を駆動するトランジスタと、前記トランジスタのゲート端子に第１端が接続されたキャパシタと、前記外部端子に接続されていない前記キャパシタの第２端を、前記第１のトランジスタの動作に応じた電位にクランプするクランプ回路と、を有する。

本発明の一観点によれば、信号波形の変異を抑制することができる。

システムの概略構成図である。 デバイスの概略ブロック図である。 入出力回路の回路図である。 （ａ）（ｂ）は、入出力回路の動作波形図である。 システムの概略構成図である。 （ａ）（ｂ）は、伝送路のレベル変化を示す波形図である。

以下、実施形態を添付図面に従って説明する。
（システム構成）
図１に示すように、電子システムは、複数（図１において４つ）のデバイス２１，２２，２３，２４を備え、これらのデバイス２１〜２４はバス２５を介して互いに接続されている。

複数のデバイス２１〜２４は、所定の同期式シリアル通信により、バス２５を介した互いに送受信可能に構成されている。同期式シリアル通信は、例えば、集積回路間（Inter Integrated Circuit）通信である。このような通信方式のバス２５は、例えば、クロック信号を伝達する第１の伝送路２６と、データを伝達する第２の伝送路２７で構成される。各伝送路２６，２７は、例えば、ケーブル、基板に形成された配線パターンである。

第１の伝送路２６には抵抗Ｒ１１の第１端子が接続され、抵抗Ｒ１１の第２端子にはプルアップのための電圧Ｖｐが供給される。即ち、第１の伝送路２６は、抵抗Ｒ１１によりプルアップされている。同様に、第２の伝送路２７には抵抗Ｒ１２の第１端子が接続され、抵抗Ｒ１２の第２端子にはプルアップのための電圧Ｖｐが供給され、抵抗Ｒ１２により第２の伝送路２７がプルアップされる。

上記のように接続されたデバイス２１〜２４のうちの少なくとも１つはマスタデバイスとして動作するように構成される。マスタとして機能するデバイス２１は例えばマイクロコントローラであり、データ転送のためのクロック信号を生成し、第１の伝送路２６に出力する。マスタデバイスは、バス上でデータ転送を開始し、データ転送を終了する。マスタからアドレス指示されるデバイスはスレーブデバイスと呼ばれる。例えば、デバイス２１をマスタデバイス、デバイス２２〜２４をスレーブデバイスとする。

（デバイスの構成例）
図２に示すように、デバイス２２は、第１の高電位電圧ＶＤＩにより動作するロジック回路３１を備え、ロジック回路３１は、シフト回路３２を介して、第２の高電位電圧ＶＤＥにより動作する入出力回路３３と接続されている。シフト回路３２は、ロジック回路３１から出力される信号のレベルを、入出力回路３３，３４が扱う信号レベルにレベルシフトする。また、シフト回路３２は、入出力回路３３，３４からロジック回路３１に出力される信号のレベルを、ロジック回路３１が扱う信号レベルにレベルシフトする。

ロジック回路３１は、データ処理機能と通信制御機能を有している。入出力回路３３は、ロジック回路３１からシフト回路３２を介して供給される信号に基づいて、外部端子Ｐ１に接続される伝送路２６をプルダウンする。また、入出力回路３３は、伝送路２６のレベル変化に基づく信号をシフト回路３２に出力する。同様に、入出力回路３４は、ロジック回路３１からシフト回路３２を介して供給される信号に基づいて、外部端子Ｐ２に接続される伝送路２７をプルダウンする。また、入出力回路３４は、伝送路２７のレベル変化に基づく信号をシフト回路３２に出力する。

（入出力回路の構成例）
図３に示すように、入出力回路３４のインバータ回路４１には、図２に示すシフト回路３２から出力される信号に基づく信号Ｓｏが供給される。インバータ回路４１は、駆動電圧として供給される高電位電圧ＶＤＥにより動作し、信号Ｓｏを論理反転した信号Ｓ１をインバータ回路４２に出力する。

インバータ回路４２は、ＰチャネルＭＯＳトランジスタＴ１１と、ＮチャネルＭＯＳトランジスタＴ１２と、抵抗Ｒ２１，Ｒ２２を含む。信号Ｓ１はトランジスタＴ１１，Ｔ１２のゲート端子に供給される。トランジスタＴ１１のソース端子には高電位電圧ＶＤＥを供給する配線と接続され、トランジスタＴ１１のドレイン端子は抵抗Ｒ２１の第１端子に接続されている。抵抗Ｒ２１の第２端子は抵抗Ｒ２２の第１端子に接続され、抵抗Ｒ２２の第２端子はトランジスタＴ１２のドレイン端子に接続され、トランジスタＴ１２のソース端子には低電位電圧（例えば接地電位）を供給する配線（以下、この配線をグランドＧＮＤとして説明する。）と接続されている。抵抗Ｒ２１と抵抗Ｒ２２の間の出力ノードはキャパシタＣ１１の第１端子に接続され、キャパシタＣ１１の第２端子はグランドＧＮＤに接続されている。

インバータ回路４２は、抵抗Ｒ２１と抵抗Ｒ２２の間の出力ノードから、信号Ｓ１を論理反転した信号Ｓ２をインバータ回路４３に出力する。トランジスタＴ１１，Ｔ１２は、信号Ｓ１に応答して相補的にオンオフする。抵抗Ｒ２１は、オンしたトランジスタＴ１１を介して高電位電圧ＶＤＥの配線から出力ノードに向かって流れる電流の量を制限する。電流の量の制限は、トランジスタＴ１１のスイッチング時に、キャパシタＣ１１の第１端子と同じノードにある負荷容量をチャージ（充電）する電流の単位時間あたりの電流変化量を抑制することである。従って、信号Ｓ２は、抵抗Ｒ２１の抵抗値とキャパシタＣ１１の容量値に応じた時定数に基づいて、ＬレベルからＨレベルへと立ち上がる。

同様に、抵抗Ｒ２２は、オンしたトランジスタＴ１２を介して出力ノードからグランドＧＮＤに向かって流れる電流の量を制限する。電流の量の制限は、トランジスタＴ１２のスイッチング時に、キャパシタＣ１１の第１端子と同じノードにある負荷容量をディスチャージ（放電）する電流の単位時間あたりの電流変化量を抑制することである。従って、信号Ｓ２は、抵抗Ｒ２２の抵抗値とキャパシタＣ１１の容量値に応じた時定数に基づいて、ＨレベルからＬレベルへと立ち下がる。

インバータ回路４３は、駆動電圧として供給される高電位電圧ＶＤＥにより動作し、信号Ｓ２を論理反転した信号Ｓ３をインバータ回路４４に出力する。インバータ回路４４は、駆動電圧として供給される高電位電圧ＶＤＥにより動作し、信号Ｓ３を論理反転した信号Ｓ４をインバータ回路４５に出力する。

インバータ回路４５は、ＰチャネルＭＯＳトランジスタＴ１３と、ＮチャネルＭＯＳトランジスタＴ１４と、抵抗Ｒ２３，Ｒ２４を含む。信号Ｓ４はトランジスタＴ１３，Ｔ１４のゲート端子に供給される。トランジスタＴ１３のソース端子には高電位電圧ＶＤＥを供給する配線と接続され、トランジスタＴ１３のドレイン端子は抵抗Ｒ２３の第１端子に接続されている。抵抗Ｒ２３の第２端子は抵抗Ｒ２４の第１端子に接続され、抵抗Ｒ２４の第２端子はトランジスタＴ１４のドレイン端子に接続され、トランジスタＴ１４のソース端子はグランドＧＮＤと接続されている。抵抗Ｒ２３と抵抗Ｒ２４の間の出力ノードはキャパシタＣ１２の第１端子と接続され、キャパシタＣ１２の第２端子はグランドＧＮＤと接続されている。

インバータ回路４５は、抵抗Ｒ２３と抵抗Ｒ２４の間の出力ノードから、信号Ｓ４を論理反転した信号Ｓ５を出力する。トランジスタＴ１３，Ｔ１４は、信号Ｓ４に応答して相補的にオンオフする。抵抗Ｒ２３は、オンしたトランジスタＴ１３を介して高電位電圧ＶＤＥの配線から出力ノードに向かって流れる電流の量を制限する。インバータ回路４２と同様に、電流の量の制限は、トランジスタＴ１３のスイッチング時に、キャパシタＣ１２の第１端子と同じノードにある負荷容量をチャージ（充電）する電流の単位時間あたりの電流変化量を抑制することである。従って、信号Ｓ５は、抵抗Ｒ２１の抵抗値とキャパシタＣ１２の容量値に応じた時定数に基づいて、ＬレベルからＨレベルへと立ち上がる。

抵抗Ｒ２４は、オンしたトランジスタＴ１４を介して出力ノードからグランドＧＮＤに向かって流れる電流の量を制限する。同様に、電流の量の制限は、トランジスタＴ１３のスイッチング時に、キャパシタＣ１２の第１端子と同じノードにある負荷容量をディスチャージ（放電）する電流の単位時間あたりの電流変化量を抑制することである。従って、信号Ｓ５は、抵抗Ｒ２４の抵抗値とキャパシタＣ１２の容量値に応じた時定数に基づいて、ＨレベルからＬレベルへと立ち下がる。

インバータ回路４５の出力ノードは、キャパシタＣ１３の第１端子と接続され、キャパシタＣ１３の第２端子はインバータ回路４２の出力ノードに接続されている。キャパシタＣ１３は、インバータ回路４５の出力ノードと、インバータ回路４２の出力ノードとをＡＣカップリングする。

インバータ回路４５の出力ノードは、トランジスタＴ１のゲート端子に接続されている。トランジスタＴ１はＮチャネルＭＯＳトランジスタであり、ソース端子はグランドＧＮＤに接続され、ドレイン端子は外部端子Ｐ２と接続されている。外部端子Ｐ２にはダイオードＤ１のカソードが接続され、ダイオードＤ１のアノードはグランドに接続されている。ダイオードＤ１は、静電気破壊（ＥＳＤ：Electro Static Discharge）に対する保護素子として設けられている。

トランジスタＴ１は信号Ｓ５に応答してオンオフする。オンしたトランジスタＴ１は、外部端子Ｐ２をグランドＧＮＤと接続する。従って、トランジスタＴ１は、伝送路２７をプルダウンする。オフしたトランジスタＴ１は、外部端子Ｐ２をフローティング（ハイ・インピーダンス）状態にする。従って、伝送路２７は、図１に示す抵抗Ｒ１２によりプルアップされる。

上記インバータ回路４５の出力ノードは、波形整形用のキャパシタＣ１の第１端子と接続され、キャパシタＣ１の第２端子はクランプ回路（出力波形傾き制御回路）４６と接続されている。キャパシタＣ１の容量値は、伝送路２７のレベルを立ち下げるときのその立ち下がりの傾き（Ｆａｌｌ−ｒａｔｅ）を、通信のインタフェース（ＩＦ）規定に対応する値とするように設定されている。

クランプ回路４６は、トランジスタＴ１５，Ｔ１６と、抵抗Ｒ２５を含む。トランジスタＴ１５は、伝送路２７をプルダウンするトランジスタＴ１と同じ導電型、つまりＮチャネルＭＯＳトランジスタである。また、トランジスタＴ１５は、プルダウン用のトランジスタＴ１と同じ電気的特性を持つように形成されている。

トランジスタＴ１５のソース端子はグランドと接続されている。トランジスタＴ１５のゲート端子はインバータ回路４５の出力ノードと接続されている。従って、トランジスタＴ１５は、プルダウン用のトランジスタＴ１と同様に、インバータ回路４５から出力される信号Ｓ５に応答してオンオフする。

上記キャパシタＣ１の第２端子は、トランジスタＴ１５のドレイン端子に接続されている。つまり、波形整形用のキャパシタＣ１は、トランジスタＴ１５のドレイン−ゲート間に接続されている。

また、トランジスタＴ１５のドレイン端子は抵抗Ｒ２５の第１端子と接続され、抵抗Ｒ２５の第２端子はトランジスタＴ１６と接続されている。トランジスタＴ１６は例えばＰチャネルＭＯＳトランジスタである。トランジスタＴ１６のソース端子は高電位電圧ＶＤＥが供給される配線と接続され、トランジスタＴ１６のドレイン端子は抵抗Ｒ２５と接続されている。トランジスタＴ１６のゲート端子は、インバータ回路４３の出力端子と接続されている。

トランジスタＴ１６は、ゲート端子に供給される信号Ｓ３に応答してオンオフする。オンしたトランジスタＴ１６は、抵抗Ｒ２５の第２端子に高電位電圧ＶＤＥを供給する。従って、抵抗Ｒ２５は、トランジスタＴ１６のオン時に、抵抗Ｒ２５とトランジスタＴ１５の間のノードＮＤをプルアップする。そして、この抵抗Ｒ２５の抵抗値は、伝送路２７をプルアップする抵抗Ｒ１２（図１参照）の抵抗値に応じて、例えば等しく設定されている。なお、クランプ回路４６に含まれるトランジスタ、抵抗の特性値は、波形整形効果がインタフェース規定を満たす範囲内であれば任意の値に設定することが可能である。

なお、トランジスタＴ１６のゲート端子に供給される信号はインバータ回路４４に供給され、インバータ回路４４の出力信号Ｓ４はインバータ回路４５に供給される。従って、インバータ回路４５の出力信号Ｓ５は、インバータ回路４３の出力信号Ｓ３と同相にて変化する。そして、トランジスタＴ１５とトランジスタＴ１６は互いに異なる導電型のトランジスタである。従って、トランジスタＴ１５とトランジスタＴ１６はほぼ相補的にオンオフする。詳述すると、トランジスタＴ１５は、トランジスタＴ１６がオンオフするタイミングよりも、インバータ回路４４，４５のゲート遅延分遅れてオンオフする。

そして、トランジスタＴ１５がオフするとき、トランジスタＴ１６はオンしてノードＮＤをプルアップする。トランジスタＴ１６がオフするとき、トランジスタＴ１５がオンしてノードＮＤをプルダウンする。

上記外部端子Ｐ２は抵抗Ｒ３１の第１端子と接続され、抵抗Ｒ３１の第２端子はバッファ回路５１の入力端子と接続されている。バッファ回路５１は、例えばシュミット・トリガ・ゲートである。このバッファ回路５１は、駆動電圧として供給される高電位電圧ＶＤＥにより動作する。バッファ回路５１の出力信号Ｓｉは、図２に示すシフト回路３２を介してロジック回路３１に供給される。

なお、図３は、伝送路２７を駆動する入出力回路３４を示したが、図１に示す伝送路２６を駆動する入出力回路も同様に構成される。
（デバイスの動作概要）
次に、上記のように構成された入出力回路３４の作用を説明する。

［入出力回路３４に高電位電圧ＶＤＥが供給されるとき］
信号ＳｏがＨレベルのとき、インバータ回路４５はＬレベルの信号Ｓ３をトランジスタＴ１のゲート端子に供給し、トランジスタＴ１はその信号に応答してオフする。従って、伝送路２７は、図１に示す抵抗Ｒ１２によりプルアップされ、伝送路２７の電位はＨレベルとなる。

信号ＳｏがＨレベルからＬレベルに立ち下がると、インバータ回路４３はＬレベルからＨレベルに立ち上がる信号Ｓ３を出力する。クランプ回路４６のトランジスタＴ１６は、ＬレベルからＨレベルに変化する信号Ｓ３に応答してオン状態からオフ状態に変化する。

インバータ回路４３から出力される信号Ｓ３を受けるインバータ回路４４は、ＬレベルからＨレベルに変化する信号Ｓ３に応答してＨレベルからＬレベルに変化する信号Ｓ４を出力する。インバータ回路４５は、ＨレベルからＬレベルに変化する信号Ｓ４に応答して、トランジスタＴ１のゲート電圧をＬレベルからＨレベルへと上昇させる。トランジスタＴ１のゲート端子に供給される信号Ｓ５は、トランジスタＴ１のゲート電圧を緩やかに立ち上げるように、ソース端子側のトランジスタＴ１３と出力ノードとの間に接続された抵抗Ｒ２３の抵抗値とキャパシタＣ１２の容量値とに応じた時定数に基づいて、緩やかに立ち上がる。また、インバータ回路４２の出力とインバータ回路４５との間に接続されたキャパシタＣ１３のカップリング効果も、トランジスタＴ１のゲートに供給される信号の遷移特性に寄与している。

このゲート電圧がトランジスタＴ１のしきい値電圧に達すると、トランジスタＴ１がオンし、トランジスタＴ１のゲート電圧の上昇にともなってトランジスタＴ１のドレイン電流が徐々に増大し、伝送路２７のレベルを緩やかにＬレベルへ引き下げる。

この時の信号Ｓ３と信号Ｓ５により、クランプ回路４６のノードＮＤは、抵抗Ｒ２５とトランジスタＴ１６のオン状態に伴う高電位電圧ＶＤＥレベルにプルアップされている状態から、トランジスタＴ１６のオフ動作とともに、トランジスタＴ１５のオフ動作からオン動作への変化に伴い、緩やかにＬレベルへと低下する。

即ち、クランプ回路４６は、ノードＮＤのレベルを、伝送路２７のレベルと同様に引き下げる。そして、波形整形用のキャパシタＣ１は、ノードＮＤとトランジスタＴ１５のゲート端子との間に接続され、ノードＮＤとトランジスタＴ１５のゲート端子とをＡＣカップリングする。そして、トランジスタＴ１５のゲート端子は、プルダウン用のトランジスタＴ１のゲート端子と接続されている。従って、トランジスタＴ１のゲート端子のレベルは、キャパシタＣ１によるＡＣカップリングの影響を受け、緩やかにＨレベルへと立ち上がる。

次に、信号ＳｏがＬレベルからＨレベルに立ち上がると、インバータ回路４３はＨレベルからＬレベルへと変化する信号Ｓ３を出力する。クランプ回路４６のトランジスタＴ１６は、ＨレベルからＬレベルへ変化する信号Ｓ３に応答してオフ状態からオン状態に変化する。このとき、インバータ回路４５の出力信号Ｓ５は、ＨレベルからＬレベルへ変化する。この信号Ｓ５を受け、トランジスタＴ１は、オン状態からオフ状態に変化し、伝送路２７は、Ｌレベルにプルダウンされた状態からフローティング（ハイ・インピーダンス）状態に変化する。そして、伝送路２７は、図１に示す抵抗Ｒ１２によりＨレベルへプルアップされる。上記のインバータ回路４５の出力信号Ｓ５はクランプ回路４６に供給される。クランプ回路４６は、ノードＮＤを、伝送路２７と同様に、Ｈレベルへプルアップする。

［入出力回路３４に高電位電圧ＶＤＥが供給されないとき］
この高電位電圧ＶＤＥが供給されないケースは、バス・インタフェースシステム上、パワー（消費電力）マネージメント時の状態（低消費電力状態）を想定したケースである。例えば、入出力回路３４が搭載されたデバイス２２において、入出力回路３４の動作がシステムバス上の動作として停止状態を期待されている場合、その入出力回路３４が搭載されたデバイス２２の電源をオフする。これにより、外部端子Ｐ２は、フローティング状態となる。

伝送路２７に接続された他のデバイス（例えば、図１に示すデバイス２１，２３，２４）は活性状態にあり、互いに通信を行う。このとき、デバイス間（例えば、デバイス２１とデバイス２３の間）で通信される信号の変化が、伝送路２７を介して、図３に示す外部端子Ｐ２に伝達される。

図３に示すように、波形整形用のキャパシタＣ１は、クランプ回路４６に含まれるトランジスタＴ１５のドレイン−ソース間に接続され、プルダウン用のトランジスタＴ１のドレイン−ソース間には接続されていない。従って、外部端子Ｐ２の電圧レベルが変化しても、従来回路のようにＡＣカップリングが作用しないため、トランジスタＴ１のゲートノードの状態は変化しない。このため、入出力回路３４が接続された外部端子Ｐ２は、高電位電圧ＶＤＥがオフされている場合でも、安定したフローティング状態となる。

従って、トランジスタＴ１のゲート電圧ＶＧは、トランジスタＴ１の寄生容量の影響のみを受け、図４（ａ）に示すように、グランドレベルからわずかに上昇したレベルの変動のみとなる。このゲート電圧ＶＧは、トランジスタＴ１のしきい値電圧より低いため、トランジスタＴ１は安定したオフ状態を維持する。その結果、伝送路２７の電圧Ｖｃの波形は、図４（ａ）に示すように、正常な波形となる。

なお、波形整形用のキャパシタＣ１をプルダウン用のトランジスタＴ１のドレイン−ゲート間に接続したときの波形を図４（ｂ）に示す。この図４（ｂ）に示すように、トランジスタＴ１のゲート電圧ＶＧは、伝送路２７の状態変化に基づいて、波形整形用のキャパシタによるＡＣカップリングの影響を受け、大きく変動する。それにより、トランジスタＴ１のゲート電圧を、Ｌレベルに安定して維持することができない。その結果、伝送路２７に接続された他のデバイス間で通信される信号波形が、実線で示す波形へと変異する。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）第１のトランジスタＴ１は、信号Ｓ５に応答してオンオフし、オンしたトランジスタＴ１は外部端子Ｐ２に接続された伝送路２７をプルダウンする。第１のトランジスタＴ１のゲート端子には、伝送路２７の波形を整形するためのキャパシタＣ１の第１端が接続され、キャパシタＣ１の第２端はクランプ回路４６に接続されている。

クランプ回路４６は、第１のトランジスタＴ１と同様に形成されたトランジスタＴ１５と、トランジスタＴ１５のドレイン端子に接続された抵抗Ｒ２５を含む。トランジスタＴ１５のドレイン端子と抵抗Ｒ２５との間のノードＮＤにキャパシタＣ１の第２端が接続される。

クランプ回路４６のトランジスタＴ１５は、プルダウン用のトランジスタＴ１と同様にオンオフする。従って、キャパシタＣ１の第２端が接続されたノードＮＤの電位も、伝送路２７の状態変化と同様に変化する。キャパシタＣ１は、ノードＮＤとトランジスタＴ１５のゲート端子とをＡＣカップリングし、トランジスタＴ１５のゲート電圧の立ち上がり波形の傾きと立ち下がり波形の傾きを制御する。キャパシタＣ１とクランプ回路４６は、出力波形傾き制御回路に含めることができる。トランジスタＴ１５のゲート端子はプルダウン用のトランジスタＴ１のゲート端子と接続されているため、トランジスタＴ１のゲート電圧は、キャパシタＣ１の作用により、傾きが制御された信号変化となる。これにより、トランジスタＴ１が接続された外部端子Ｐ２、即ち伝送路２７を立ち下がりの傾きを制御する。

外部端子Ｐ２に接続された伝送路２７をプルダウンするトランジスタＴ１のゲートと外部端子Ｐ２との間には、波形整形用のキャパシタＣ１は接続されていない。従って、高電位電圧ＶＤＥが供給されない（例えば電源がオフされた）とき、伝送路２７のレベルが他のデバイスによって変化しても、トランジスタＴ１のゲート電圧は、ほぼグランドレベルに保たれるため、このトランジスタＴ１による伝送路２７の波形変異を抑制することができる。

尚、上記実施形態は、以下の態様で実施してもよい。
・クランプ回路４６のトランジスタＴ１６のゲート端子に信号Ｓ３を供給するようにした。これを、ノードＮＤ、高抵抗成分を持つ素子を使用して常にプルアップする、つまりトランジスタＴ１６を常にオンするように、トランジスタＴ１６のゲートをグランドＧＮＤに接続してもよい。また、トランジスタＴ１６を省略し、抵抗Ｒ２５のみでノードＮＤを高電位電圧ＶＤＥにプルアップするようにしてもよい。

・図２では、第１の高電位電圧ＶＤＩと第２の高電位電圧ＶＤＥを示したが、ロジック回路３１と入出力回路３３とに同じ電圧を供給するデバイス、つまり単一電源電圧により動作するデバイスに具体化してもよい。このような場合、シフト回路３２が省略されることはいうまでもない。

上記各実施形態に関し、以下を開示する。
上記の実施形態によれば、実施形態は、外部端子に接続されるＮチャンネルＭＯＳトランジスタのドレイン端子と、そのＮチャンネルＭＯＳトランジスタのゲート端子に供給される第１の駆動信号に応じて前記外部端子の電位を駆動するトランジスタと、前記ＮチャンネルＭＯＳトランジスタのゲート端子に第１端が接続されたキャパシタと、その同じ第１端が外部端子に接続されないＮチャンネルＭＯＳトランジスタのゲート端子に接続されており、前記キャパシタの第２端は、前記外部端子に接続されないＮチャンネルＭＯＳトランジスタのドレイン端子と接続されており、前記第１の駆動信号に応じて、前記外部端子に接続されないＮチャンネルＭＯＳトランジスタが動作する構成を持つ回路と、前記第１のトランジスタの動作に応じた電位にクランプするクランプ回路（出力波形傾き制御回路）とを有する。

３３，３４ 入出力回路（出力回路）
４６ クランプ回路
Ｔ１ 第１のトランジスタ
Ｐ１，Ｐ２ 外部端子
Ｃ１ キャパシタ
Ｔ１５ 第２のトランジスタ
Ｔ１６ 第３のトランジスタ
Ｒ２５ 抵抗
Ｓ５ 信号（第１の駆動信号）
Ｓ３ 信号（第２の駆動信号）

Claims (8)

1. 外部端子に接続され、ゲート端子に供給される第１の駆動信号に応じて前記外部端子の電位を駆動する第１のトランジスタと、
   前記第１のトランジスタのゲート端子に第１端が接続されたキャパシタと、
   前記外部端子に接続されていない前記キャパシタの第２端を、前記第１のトランジスタの動作に応じた電位にクランプするクランプ回路と、
   を有する出力回路。
2. 前記クランプ回路は、
   前記第１のトランジスタと同じ導電型であって、前記第１の駆動信号がゲート端子に供給され、前記キャパシタの第２端が接続された第２のトランジスタと、
   前記第２のトランジスタと前記キャパシタとが互いに接続された接続ノードをプルアップする抵抗と、
   を含む、請求項１記載の出力回路。
3. 前記クランプ回路は、前記抵抗と直列に接続され、前記第１のトランジスタと異なる導電型の第３のトランジスタを含み、
   前記第３のトランジスタは、前記第２のトランジスタを駆動する前記第１の駆動信号と同相の第２の駆動信号により駆動される、請求項２記載の出力回路。
4. 外部端子に接続された伝送路を介して互いに通信する複数のデバイスを備え、
   前記デバイスは、
   前記外部端子に接続され、ゲート端子に供給される第１の駆動信号に応じて前記外部端子の電位を駆動するトランジスタと、
   前記トランジスタのゲート端子に第１端が接続されたキャパシタと、
   前記外部端子に接続されていない前記キャパシタの第２端を、前記トランジスタの動作に応じた電位にクランプするクランプ回路と、
   を有する出力回路を含む、システム。
5. 外部端子に接続された出力回路の制御方法であって、
   前記出力回路は、
   外部端子に接続され、ゲート端子に供給される第１の駆動信号に応じて前記外部端子の電位を駆動するトランジスタと、
   前記トランジスタのゲート端子に第１端が接続されたキャパシタと、
   を含み、
   前記外部端子に接続されていない前記キャパシタの第２端を、前記トランジスタの動作に応じた電位にクランプする、ことを特徴とする出力回路の制御方法。
6. ドレイン端子に外部端子が接続され、ソース端子に低電位電圧端子が接続され、ゲート端子に供給される第１の駆動信号に応じて前記外部端子の電位を駆動する第１のトランジスタと、
   前記第１のトランジスタのゲート端子に第１端が接続されたキャパシタと、
   前記外部端子に接続されていない前記キャパシタの第２端を、前記第１のトランジスタの動作に応じた電位にクランプするクランプ回路と、
   を有する出力回路。
7. 前記クランプ回路は、
   前記第１のトランジスタと同じ導電型であって、前記第１の駆動信号がゲート端子に供給され、ソース端子に前記低電位電圧端子が接続され、ドレイン端子に前記キャパシタの第２端が接続された第２のトランジスタと、
   第１端に高電位電圧端子が接続され、第２端に前記第２のトランジスタのドレイン端子が接続された抵抗と、
   を含む、請求項６記載の出力回路。
8. 前記クランプ回路は、前記高電位電圧端子と前記抵抗の第１端との間に接続され、前記第１のトランジスタと異なる導電型の第３のトランジスタを含み、
   前記第３のトランジスタは、前記第２のトランジスタを駆動する前記第１の駆動信号と同相の第２の駆動信号により駆動される、請求項７記載の出力回路。

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