JP3844120B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、ＩＩＣバスのようなバスに適合した入出力インターフェイス回路を備えたものに適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ある種の出力回路は、それを使用する回路システムの好適な動作に向けて、その出力信号の立ち上がり速度、立ち下がり速度のような信号変化速度を制限する動作が求められ、それに適合する回路構成を採ることが必要となってくる。Ｐhilips社において提案されたところのＩＩＣバスのための回路はその種の制限が設定される。ＩＩＣバスは、シリアル・データ・ライン（ＳＤＡ）とシリアル・クロック・ライン（ＳＣＬ）の２本で構成され、それ故に回路システム間の少ないライン数での結合を可能とする。ＩＩＣ（Ｉ2 Ｃ）はＰhilips社の商標である。
【０００３】
【発明が解決しようとする課題】
本願発明者等においては、図１０に示すようにＩＩＣバス対応出力回路２とそれ以外の規格レベルを出力する他信号出力回路１とを、例えば１つの半導体装置上に搭載するような構成のもとで結合することを考えた。これは、次のような技術考慮に基づくものである。
【０００４】
すなわち、ＩＩＣバスのようなバスは、特定の規定の元で設定されたものであるが、バスとしての性格の上では、他のバスとしても利用可能とされた方が望ましい。これによって、電子システムの発展において往々にして生ずる既存の製品設計資源、製品、もしくは既存電子システムのような既存技術との整合性を高めることができるからである。これに対して、ＩＩＣバスが、それに対する専用回路のみしか許容しない場合には、それ以外のインターフェイスのシステムに適用できないこととなり、逆に、ＩＩＣバス対応以外の特定のバスに対する出力回路のような回路を構成すると、その特定のバスに対して、ＩＩＣバス対応のシステムに利用できない、という制限的な状況がもたらされるからである。
【０００５】
異なる種類の回路に対しての共通のバスを設定する可能性は、次の観点から明らかとなった。すなわち、異なる種類のインターフェイス回路をシステム上で同時に並行して使用することは殆どない。このことから、例えば、所定の制御信号によりＩＩＣバス対応出力回路２が出力無効／他信号出力回路１が出力有効の第１動作モードと、ＩＩＣバス対応出力回路２が出力有効／他信号出力回路１が出力無効の第２動作モードに設定するような動作制御が可能となる。
【０００６】
上記第１動作モードでは、ＩＩＣバス対応出力回路２の入力信号Ｓ２は、電源電圧ＶＣＣのようなハイレベルに固定される。これにより、駆動回路の出力信号ＶＡの電位はＧＮＤ（０Ｖ）になり、オープンドレイン構成のＮチャンネル型の出力ＭＯＳＦＥＴＱ１がオフ状態になり、その出力が高インピーダンスとなる。これに応じて、入力信号Ｓ１を受ける他信号出力回路１に対応された出力信号Ｓ３を共通化したＩ／Ｏ端子から出力させることができる。
【０００７】
ＩＩＣバス対応の出力回路２では、その出力信号の立ち下がりスロープ・コントロールのために出力ＭＯＳＦＥＴＱ１のゲートとドレインとの間にミラー・容量Ｃが設けられ、駆動回路の出力ＶＡとＭＯＳＦＥＴＱ１のゲートの間には抵抗Ｒが設けられる。このような回路構成において、上記ＩＩＣバス対応の出力回路２を出力無効、他信号出力回路１が出力有効とする第１動作モードにすると、次のような問題の生じることが本願発明の回路検討によって明らかとされた。
【０００８】
図１１には、上記第１動作モードにおける動作波形図が示されている。信号Ｓ２は、ＶＣＣのようなハイレベルに固定される。これにより、駆動回路の出力信号ＶＡはＧＮＤのようなロウレベルに固定される。この状態で、入力信号Ｓ１がＶＣＣからＧＮＤレベルに変化した時、出力信号Ｓ３はロウレベルからハイレベルに変化する。この信号Ｓ３のハイレベルへの変化によって、ミラー容量Ｃでの容量結合によって出力ＭＯＳＦＥＴＱ１のゲート電圧ＶＢがΔＶＢだけ持ち上げられてしまう。このゲート電圧ＶＢの上昇ΔＶＢは、最終的には抵抗Ｒを介してＧＮＤレベルにあるＶＡ電位に放電されるがそれには時間がかかる。
【０００９】
したがって、上記信号Ｓ１がＶＣＣからＧＮＤへの変化直後において、上記出力ＭＯＳＦＥＴＱ１のゲート電圧ＶＢが上記△ＶＢだけ持ち上げられ、しきい値電圧Ｖth以上になると、かかる出力ＭＯＳＦＥＴＱ１は上記電位ＶＡのロウレベルにかかわらずに、不所望にオン状態となる。この結果、出力回路１により形成された所望電圧ＶＣＣに対し、上記ＭＯＳＦＥＴＱ１のオン状態により電圧降下した出力信号Ｓ３がＩ／Ｏ端子から出力されるものとなってしまい、出力を受けるレシーバで誤動作をする可能性が生じる。
【００１０】
本発明の目的は、簡単な構成で使い勝手のよい半導体装置を提供することにある。本発明の他の目的は、異なる特性の回路と結合可能な出力回路を持つ半導体装置を提供することにある。本発明の更に他の目的は、信号変化速度制限構成を持つ出力回路によるバスラインへの望ましくない影響を防止した半導体装置を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。バスラインへ信号を与えるための出力回路は、出力信号の変化速度を制限する変化速度制限要素を含む。変化速度制限要素による出力信号の変化速度の制限を制御するための制御信号が設定される。制御信号の１つのレベル状態では、変化速度制限要素による制限動作が有効にされ、出力信号は制限された変化速度を持って変化される。制御信号の他のレベル状態では、変化速度制限要素による制限動作が、抑制ないしは無効にされる。制御信号のかかる他のレベル状態ではバスラインは、変化速度制限要素に影響されない信号変化が可能にされる。
【００１２】
適当なバスの一つとして、ＩＩＣバスが考慮され、そのバスのための出力回路は、容量素子からなるような変化速度制限要素を持つ。制御信号の上記のような他のレベル状態によって、容量素子による出力信号の変化速度抑制動作は抑制ないし無効となるようにされる。
【００１３】
【発明の実施の形態】
図１には、この発明に係る半導体装置のインターフェイス部の一実施例のブロック図が示されている。この実施例では、ＩＩＣバス対応出力回路２とそれ以外の規格レベルを出力する他信号出力回路１を含むＩ／Ｏ（入力／出力）回路が設けられる。そして、外部端子数の削減のために入出力端子Ｉ／Ｏは、上記２つの出力回路１と２に共通に用いられる。ＩＩＣバスは、シリアル・クロック・ラインＳＣＬと、シリアル・データ・ラインＳＤＬの二本を用いてデータの授受が行われる。同図のＩ／Ｏ端子とそれに接続される入出力回路は、シリアル・データ・ラインＳＤＬに対応される。
【００１４】
上記ＩＩＣバス対応出力回路２は、入力回路とともにＩＩＣバスの入出力インターフェイス回路を構成する。ＩＩＣバス対応出力回路２は、ＩＩＣデータ出力制御回路により形成された信号Ｓ２を出力する。特に制限されないが、内部データバスに伝えられる８ビットのデータ（アドレス）Ｄ３は、パラレルにＩＩＣバスデータレジスタに入力される。ＩＩＣバスデータレジスタに取り込まれたデータ（アドレス）は、シリアルデータＤ４としてＩＩＣデータ出力制御回路に伝えられる。ＩＩＣデータ出力制御回路では、ＩＩＣバスデータレジスタから出力されるシリアルデータＤ４をＩＩＣバス対応出力回路に伝えることの他、上記クロックとの関係でＩＩＣバス制御のためのスタート（ＳＴＲＡＴ）とストップ（ＳＴＯＰ）の条件を生成する。
【００１５】
ＩＩＣバスコントロールレジスタは、本来はＩＩＣバスに対応して設けられるものであり、当該デバイスＬＳＩがマスターとなるかスレーブとなるかの制御、割り込みを許可するか否の制御に６ビットが使用される。したがって、内部データバスから伝えられる８ビットのうちの残り２ビットが使用されないことに着目し、この実施例では、かかるＩＩＣバスコントロールレジスタにＩＩＣバスインターフェイスイネーブルビットとして１ビットが付加される。かかるイネーブルビットの設定によってＩＩＣバスインターフェイスの動作の有効／無効を制御できるようにされる。
【００１６】
つまり、前記したように本願発明では、ＩＩＣバス対応出力回路２とそれ以外の規格レベルを出力する他信号出力回路１とを１つの半導体装置ＬＳＩに搭載することによって、ＩＩＣバス対応とそれ以外の任意のインターフェイスとに適合することができ、多様なシステムへの搭載を可能とする。上記ＩＩＣバス対応とそれ以外の任意のインターフェイスとは、システム上で同時に並行して使用することは殆どなく、かつ外部端子数の削減のために上記２つの回路を１つの外部端子Ｉ／Ｏに共通に接続される。そして、上記ＩＩＣバスインターフェイスイネーブルビットに対応した制御信号Ｃ１によって、ＩＩＣバス対応出力回路２が出力無効／他信号出力回路１が出力有効の第１動作モードと、ＩＩＣバス対応出力回路２が出力有効／他信号出力回路１が出力無効の第２動作モードとが選択可能とされる。
【００１７】
他信号出力制御回路は、上記制御信号Ｃ１によって、他出力回路１の動作が有効とされたときに、特に制限されないが、内部データバスを通して伝えられたデータＤ１を受けて、上記他信号出力回路１に伝えられる信号Ｓ１を形成する。特に制限されないが、前記ＩＩＣバスデータレジスタのようなデータレジスタを設け、上記内部データバスのビット幅に対応した８ビット等の複数ビットのデータをパラレルに受け、それをシリアルデータＤ１に変換し、上記他信号出力制御回路に伝えるようにするものであってもよい。
【００１８】
図２には、上記図１の他信号出力回路１とＩＩＣバス対応出力回路２の一実施例の回路図が示されている。他信号出力回路１は、出力回路ＯＢからなり、出力端子は外部端子Ｉ／Ｏに接続される。ＩＩＣバス対応出力回路２は、前記ＩＩＣバス仕様に適合するよう、ソースに接地電位が与えられ、ドレインがＩ／Ｏ端子に接続された出力素子としてのＮチャンネル型ＭＯＳＦＥＴＱ１と、上記出力ＭＯＳＦＥＴＱ１のドレインとゲートとの間に設けられたミラー容量Ｃと、上記出力ＭＯＳＦＥＴＱ１のゲートと駆動回路ＤＶの出力端子との間に設けられた抵抗Ｒから構成される。
【００１９】
この実施例では、上記ＩＩＣバス対応出力回路２の動作が無効にされ、他信号出力回路１の動作が有効にされたときの前記のような誤動作を防止するために、上記出力ＭＯＳＦＥＴＱ１のゲートと回路の接地電位との間には、ゲート電圧ＶＢの上昇を抑えるスイッチＭＯＳＦＥＴＱ２が設けられる。このＭＯＳＦＥＴＱ２は、Ｎチャンネル型ＭＯＳＦＥＴから構成され、そのゲートには前記制御信号Ｃ１を受けるインバータ回路ＩＶの出力信号が伝えられる。
【００２０】
特に制限されないが、他信号出力回路１の出力回路ＯＢは、ＣＭＯＳから構成され、その動作は、前記制御信号Ｃ１に対応して制御される。出力回路ＯＢは、前記制御信号Ｃ１のロウレベルのようなレベルに応じて非動作状態にされているなら、その出力ＭＯＳＦＥＴがオフ状態となり、出力をハイインピーダンスとして動作が無効にされる。同様に、ＩＩＣバス対応出力回路２においても、上記制御信号Ｃ１に対応して信号Ｓ２がハイレベルとなり、駆動回路の出力信号ＶＡがロウレベルに固定されることよって、出力ＭＯＳＦＥＴＱ１がオフ状態となり、出力をハイインピーダンスとして動作が無効にされる。
【００２１】
図３には、図２の出力回路の動作の一例を説明するための波形図が示されている。前記のようにＩＩＣバスコントロールレジスタのＩＩＣバスインターフェイスイネーブルビットにより、信号Ｓ２がハイレベルに固定されてＩＩＣバス対応出力回路２が出力無効とされる。つまり、信号Ｓ２のハイレベルにより、駆動回路ＤＶにより形成された駆動信号ＶＡがロウレベルに維持され、抵抗Ｒを介して出力ＭＯＳＦＥＴＱ１のゲート電圧ＶＢを回路の接地電位にするので、かかるＭＯＳＦＥＴＱ１はオフ状態になる。
【００２２】
このとき、他信号出力回路１は出力有効とされており、信号Ｓ１が外部端子Ｉ／Ｏから出力される。上記信号Ｓ１がハイレベルのときには、出力回路ＯＢの出力信号はロウレベルにされる。それ故、Ｉ／Ｏ端子から出力される出力信号Ｓ３はロウレベルになっている。この状態から、上記信号Ｓ１のレベルがＶＣＣからＧＮＤレベルに変化した時、出力信号Ｓ３はロウレベルからハイレベルに変化しようとする。この電位変化は、上記ミラー容量Ｃを介して出力ＭＯＳＦＥＴＱ１のゲート電圧ＶＢをΔＶＢだけ持ち上げるように作用する。
【００２３】
この実施例では、上記ＩＩＣバスインターフェイスイネーブルビットに対応した制御信号Ｃ１のロウレベルにより、インバータ回路ＩＮの出力信号がハイレベルにされており、上記スイッチＭＯＳＦＥＴＱ１をオン状態にさせている。したがって、ゲート電圧ＶＢの浮き上がりΔＶＢが瞬時にＧＮＤレベルにになり、オープンドレインの出力ＭＯＳＦＥＴＱ１はオフ状態を維持する。そのため、他信号出力回路１による出力信号Ｓ３において電圧降下は生じなくなり、所望電圧にフルスイングするものとなる。
【００２４】
この実施例のようなＮチャンネル型ＭＯＳＦＥＴＱ２を配置することで、ＩＩＣバス対応出力回路２のオープンドレインの出力ＭＯＳＦＥＴＱ１のゲートを制御することが可能となり、他信号出力回路１により形成される出力信号Ｓ３は所望電圧にフルスイングし、高速動作時のＩ／Ｏ回路のＤＣ特性が向上する。ちなみに、動作電圧ＶＣＣ＝３Ｖ、動作周波数ｆ＝３３ＭＨｚにおいて、出力ＶＣＣレベル電圧ＶＯＨを０．３５Ｖ向上させることが出来た。このように他信号出力回路１の高速動作時の出力信号Ｓ３の電圧ＶＯＨ特性の向上し、Ｉ／Ｏ端子の出力先レシーバでの誤動作防止を実現することができる。
【００２５】
図３では省略されているが、上記ＩＩＣバスインターフェイスイネーブルビットに対応した制御信号Ｃ１によって、ＩＩＣバス対応出力回路２が出力有効、他信号出力回路１が出力無効の場合、上記制御信号Ｃ１はＶＣＣレベルにされる。このため、インバータ回路ＩＮの出力信号がロウレベルとなり、Ｎチャンネル型のスイッチＭＯＳＦＥＴＱ２はオフ状態となり、ＩＩＣバス対応出力回路２はＩＩＣバス仕様に対応した構成になるため、ＩＩＣバス特性に変化はなく、上記ミラー容量Ｃや抵抗Ｒ等によって決められた立ち下がりスロープ・コントロールされた出力信号Ｓ３を得ることができる。
【００２６】
図４には、上記図１の他信号出力回路１とＩＩＣバス対応出力回路２の他の一実施例の回路図が示されている。この実施例では、ＩＩＣバス対応出力回路２において、出力ＭＯＳＦＥＴＱ１のドレインのミラー容量Ｃの一端との間に、Ｎチャンネル型ＭＯＳＦＥＴＱ３とＰチャンネル型ＭＯＳＦＥＴＱ４からなるＣＭＯＳスイッチが挿入される。上記Ｎチャンネル型ＭＯＳＦＥＴＱ３のゲートには、制御信号Ｃ１が供給され、かかる制御信号Ｃ１がインバータ回路ＩＮを通してＰチャンネル型ＭＯＳＦＥＴＱ４のゲートに伝えられる。
【００２７】
前記のようにＩＩＣバスコントロールレジスタのＩＩＣバスインターフェイスイネーブルビットにより、信号Ｓ２がハイレベルに固定されてＩＩＣバス対応出力回路２が出力無効とされるとき、他信号出力回路１は出力有効とされて、上記信号Ｓ１のレベルがＶＣＣからＧＮＤレベルに変化した時、出力信号Ｓ３はロウレベルからハイレベルに変化する。上記ＩＩＣバスインターフェイスイネーブルビットに対応した制御信号Ｃ１のロウレベルにより、Ｎチャンネル型ＭＯＳＦＥＴＱ３がオフ状態に、インバータ回路ＩＮの出力信号がハイレベルにされてＰチャンネル型ＭＯＳＦＥＴＱ４がオフ状態にされて、ミラー容量Ｃと出力ＭＯＳＦＥＴＱ１のドレインとの伝達経路が遮断される。
【００２８】
このような伝達経路の遮断によって、ゲート電圧ＶＢの浮き上がりΔＶＢが発生せず、出力ＭＯＳＦＥＴＱ１のゲート電圧ＶＢは、駆動回路ＤＶの出力信号ＶＡのロウレベルに対応して接地電位を維持する。そのため、オープンドレインの出力ＭＯＳＦＥＴＱ１はオフ状態を維持し、他信号出力回路１による出力信号Ｓ３において電圧降下は生じなく、所望電圧にフルスイングするものとなる。
【００２９】
上記ＩＩＣバスインターフェイスイネーブルビットに対応した制御信号Ｃ１によって、ＩＩＣバス対応出力回路２が出力有効、他信号出力回路１が出力無効の場合、上記制御信号Ｃ１はＶＣＣレベルにされる。このため、Ｎチャンネル型ＭＯＳＦＥＴＱ３がオン状態に、インバータ回路ＩＮの出力信号がロウレベルにされてＰチャンネル型ＭＯＳＦＥＴＱ４がオン状態にされて、ミラー容量Ｃと出力ＭＯＳＦＥＴＱ１のドレインとの伝達経路が形成される。このため、ＩＩＣバス対応出力回路２はＩＩＣバス仕様に対応した構成になるため、ＩＩＣバス特性に変化はなく、上記ミラー容量Ｃや抵抗Ｒ等によって決められた立ち下がりスロープ・コントロールされた出力信号Ｓ３を得ることができる。
【００３０】
図５には、上記図１の他信号出力回路１とＩＩＣバス対応出力回路２の他の一実施例の回路図が示されている。この実施例では、ＩＩＣバス対応出力回路２において、抵抗Ｒの両端にＰチャンネル型ＭＯＳＦＥＴＱ５とＮチャンネル型ＭＯＳＦＥＴＱ６からなるＣＭＯＳスイッチが挿入される。上記Ｐチャンネル型ＭＯＳＦＥＴＱ５のゲートには、制御信号Ｃ１が供給され、かかる制御信号Ｃ１がインバータ回路ＩＮを通してＮチャンネル型ＭＯＳＦＥＴＱ６のゲートに伝えられる。
【００３１】
前記のようにＩＩＣバスコントロールレジスタのＩＩＣバスインターフェイスイネーブルビットにより、信号Ｓ２がハイレベルに固定されてＩＩＣバス対応出力回路２が出力無効とされるとき、他信号出力回路１は出力有効とされて、上記信号Ｓ１のレベルがＶＣＣからＧＮＤレベルに変化した時、出力信号Ｓ３はロウレベルからハイレベルに変化する。上記ＩＩＣバスインターフェイスイネーブルビットに対応した制御信号Ｃ１のロウレベルにより、Ｐチャンネル型ＭＯＳＦＥＴＱ５がオン状態に、インバータ回路ＩＮの出力信号がハイレベルにされてＮチャンネル型ＭＯＳＦＥＴＱ６がオン状態にされて、抵抗Ｒの両端が短絡されて、実質的にかかる抵抗Ｒが低抵抗値に置き換えられる。
【００３２】
このような抵抗Ｒの短絡によって、ゲート電圧ＶＢの浮き上がりΔＶＢが上記低抵抗のＭＯＳＦＥＴＱ５とＱ６を通して瞬時に駆動回路ＤＶの出力電圧ＶＡに対応したＧＮＤレベルになり、オープンドレインの出力ＭＯＳＦＥＴＱ１はオフ状態を維持する。そのため、他信号出力回路１による出力信号Ｓ３において電圧降下は生じなくなり、所望電圧にフルスイングするものとなる。
【００３３】
上記ＩＩＣバスインターフェイスイネーブルビットに対応した制御信号Ｃ１によって、ＩＩＣバス対応出力回路２が出力有効、他信号出力回路１が出力無効の場合、上記制御信号Ｃ１はＶＣＣレベルにされる。このため、Ｐチャンネル型ＭＯＳＦＥＴＱ５がオフ状態に、インバータ回路ＩＮの出力信号がロウレベルにされてＮチャンネル型ＭＯＳＦＥＴＱ６がオフ状態にされて、ミラー容量Ｃに対して抵抗Ｒが直列に挿入される。このため、ＩＩＣバス対応出力回路２はＩＩＣバス仕様に対応した構成になるため、ＩＩＣバス特性に変化はなく、上記ミラー容量Ｃや抵抗Ｒ等によって決められた立ち下がりスロープ・コントロールされた出力信号Ｓ３を得ることができる。
【００３４】
図６には、上記図１の他信号出力回路１とＩＩＣバス対応出力回路２の他の一実施例の回路図が示されている。この実施例では、ＩＩＣバス対応出力回路２の変形例に向けられており、前記図２の実施例の抵抗ＲがＲ１とＲ２に置き換えられる。つまり、駆動回路ＤＶを構成するＮチャンネル型ＭＯＳＦＥＴＱ７のドレインとミラー容量Ｃと出力ＭＯＳＦＥＴＱ１のゲートの接続点との間に抵抗Ｒ１が設けられ、Ｐチャンネル型ＭＯＳＦＥＴＱ８のドレインとミラー容量Ｃと出力ＭＯＳＦＥＴＱ１のゲートの接続点との間に抵抗Ｒ２が設けられる。抵抗Ｒ＝Ｒ１＝Ｒ２のように抵抗値が設定される。他の構成は、前記図２の実施例と同様である。
【００３５】
図７には、上記図１の他信号出力回路１とＩＩＣバス対応出力回路２の更に他の一実施例の回路図が示されている。この実施例では、他信号出力回路の具体的回路が示されている。この実施例では、他信号出力回路は、Ｎチャンネル型ＭＯＳＦＥＴＱ９からなるオープンドレインの出力回路から構成される。このようなオープンドレインの出力ＭＯＳＦＥＴＱ９を用いた場合には、前記のように入力信号Ｓ１をロウレベルに固定することにより、かかる出力回路の動作を無効にすることができる。
【００３６】
応用例として、この実施例のようなオープンドレイン接続のバス配線とした場合には、ＩＩＣバス対応出力回路２が出力無効、出力回路の出力有効の場合で、信号Ｓ１がロウレベルの時、かかる出力ＭＯＳＦＥＴＱ９がオフ状態となり、出力信号Ｓ３はプルアップ抵抗ＲＬによりＶＣＣレベルとなることが期待される。もしも、ＩＩＣバス対応出力回路にＮチャンネル型ＭＯＳＦＥＴＱ２を付加しない回路ではオープンドレインの出力ＭＯＳＦＥＴＱ１がミラー容量Ｃでのカップリングによって不所望にオン状態となり、出力信号Ｓ３が所望電圧に対し降下された電圧となるという問題を生じるものである。
【００３７】
図８には、この発明の一実施例を説明するためのＩＩＣバス接続図が示されている。この実施例では、前記のように制御信号Ｃ１によって、他信号出力回路の動作が無効にされて、ＩＩＣバスでのシステムが構成される。つまり、シリアル・クロック・ラインＳＣＬと、シリアル・データ・ラインにはプルアップ抵抗が設けられ、複数のデバイス１ないし３が接続される。これら複数のデバイス１ないし３のうち、前記ＩＩＣバスコントロールレジスタの設定により、１つがマススターとなり、他はスレーブにされる。ＩＩＣバス仕様で定められた手順によって、上記マスターデバイスはＩＩＣバスを獲得し、シリアルクロックに同期してスレーブデバイスのアドレス、データを送出する。アドレス、データは８ビット単位とれ、８ビット（１バイト）のアドレス、データ転送毎に１ビット分のアクノリッジＡＣＫが挿入される。
【００３８】
この実施例のようなＩＩＣバス対応のシステムを構成することの他、同じデバイス１ないし３を用いて、ＩＩＣ対応以外の他信号レベルでのデータの転送を行うようにすることができる。実際的には、同じデバイス１ないし３において、ある時間帯ではＩＩＣバス対応のデータ転送を行ない、他の時間帯では他信号出力回路でのデータ転送を行うというようなことに格別な利点が無い限り、システムを構成するときに、そのシステムで使用されるバスがＩＩＣバスかそれ以外かのいずれかに決められる。
【００３９】
この実施例の半導体装置を用いた場合には、この発明に係るＩＩＣバス対応インターフェイスを持つ複数のデバイスと、それ以外の入出力インターフェイスのみを持つ複数のデバイスを共通のバスに接続することもできる。この場合、バスはＩＩＣバス対応インターフェイスを持つ複数のデバイスでのデータ授受を行うときと、それ以外の入出力インターフェイスを持つ複数のデバイスでのデータ授受を行うときとのように時分割的に使用される。ＩＩＣバス以外の入出力インターフェイスを持つ複数のデバイスでのデータ授受を行うとき、この発明に係るＩＩＣバス対応インターフェイスの出力素子は、前記のようなミラー容量によって他信号出力動作により誤ってオン状態にならないから、上記ＩＩＣバス以外の入出力インターフェイスを持つ複数のデバイスでのデータ授受の障害とならない。
【００４０】
図９には、この発明に係る情報処理システムの一実施例のブロック図が示されている。マイコン用チップ１０は、プロセッサユニット（ＣＰＵ）、ＲＯＭユニット（ＲＯＭ）、ＲＡＭユニット（ＲＡＭ）、タイマユニット（ＴＩＭ）、Ａ／Ｄ変換ユニット（Ａ／Ｄ）、シリアル・コミュニケーション・インターフェイス・ユニット（ＳＣＩ）、データ入出力回路ユニット（Ｉ／Ｏ）等を同一半導体基板に搭載した構成となっている。これらの各ユニット間は、データバス１８Ａやアドレスバス１８Ｂを介在して相互に接続されている。プロセッサユニット（ＣＰＵ）は、主に、中央処理部、制御回路部及び演算回路部等で構成されている。このように構成されたマイコン用チップ１０は、例えばＲＯＭユニット（ＲＯＭ）に格納されたプログラムによって動作する。
【００４１】
ＥＥＰＲＯＭ用チップ２０は、シリアル・コミュニケーション・インターフェイス・ユニット（ＳＣＩ）及び不揮発性記憶ユニット（ＥＥＰＲＯＭ）等を同一半導体基板に搭載した構成となっている。シリアル・コミュニケーション・インターフェイス・ユニット（ＳＣＩ）には、制御論理回路やデバイスアドレスメモリレジスタや比較回路が含まれる。
【００４２】
ＥＥＰＲＯＭ用チップ２０は、複数のボンディングパッドの中に、信号用端子であるシリアルデータ（ＳＤＡ）用ボンディングパッド２１Ａ及びシリアルクロック（ＳＣＬ）用ボンディングパッド２１Ｂを有している。マイコン用チップ１０は、複数のボンディングパッドの中に、信号用端子であるシリアルデータ（ＳＤＡ）用ボンディングパッド１１Ａ及びシリアルクロック（ＳＣＬ）用ボンディングパッド１１Ｂを有している。
【００４３】
ＥＥＰＲＯＭ用チップ２０のＳＤＡ用ボンディングパッド２１Ａは信号伝達経路２５Ａを介してマイコン用チップ１０のＳＤＡ用ボンディングパッド１１Ａに電気的に接続され、ＥＥＰＲＯＭ用チップ２０のＳＣＬ用ボンディングパッド２１Ｂは信号伝達経路２５Ｂを介してマイコン用チップ１０のＳＣＬ用ボンディングパッド１１Ｂに電気的に接続される。
【００４４】
ＥＥＰＲＯＭ用チップ２０の不揮発性記憶ユニット（ＥＥＰＲＯＭ）は、マイコン用チップ１０の動作によってシリアルデータが書き込まれる。即ち、ＥＥＰＲＯＭ用チップ２０の不揮発性記憶ユニット（ＥＥＰＲＯＭ）は、マイコン用チップ１０のプロセッサユニット（制御回路）からの制御信号によって書き込み動作及び読み出し動作が制御される。なお、信号用伝達経路２５Ａ及び２５Ｂは、前記内部リード部及び２本のボンディングワイヤで構成されている。つまり、マイコン用チップ１０上にＥＥＰＲＯＭ用チップ２０が積層構造に取り付けられ、同じ樹脂封止体で封止される。それ故、マイコン用チップ１０上にＥＥＰＲＯＭ用チップ２０の対応する端子同士は、ボンディングワイヤを介して内部リード部に夫々電気的に接続されている。
【００４５】
即ち、マイコン用チップ１０とＥＥＰＲＯＭ用チップ２０との電気的な接続は、上記樹脂封止体の内部において、リード２のインナー部及び２本のボンディングワイヤによって行われている。このような構成とすることにより、マイコン用チップ１０に合わせて開発されたリードフレームをそのまま使用することができるため、マイコン用チップ１０の品種毎にリードフレームを新たに開発する必要がない。また、ＥＥＰＲＯＭ用チップ２０と電気的に接続するためのＥＥＰＲＯＭ用ボンディングパッドを設けたマイコン用チップ１０を品種毎に開発する必要もない。
【００４６】
シリアルデータ信号は、マイコン用チップ１０のＳＤＡ用ボンディングパッド１１Ａから出力され、ボンディングワイヤ１６、リード２、ボンディングワイヤ１６を介してＥＥＰＲＯＭ用チップ２０のＳＤＡ用ボンディングパッド２１Ａに入力される。シリアルクロック信号は、マイコン用チップ１０のＳＣＬ用ボンディングパッド１１Ｂから出力され、ボンディングワイヤ１６、リード２、ボンディングワイヤ１６を介してＥＥＰＲＯＭ用チップ２０のＳＣＬ用ボンディングパッド２１Ｂに入力される。
【００４７】
この実施例では、２つのＥＥＰＲＯＭ１とＥＥＰＲＯＭ２を備える。１つのＥＥＰＲＯＭ１は、前記図１４のようにマイコン用チップ１０と積層構造に取り付けられ、一体的に封止される。これに対して、斜線を付したＥＥＰＲＯＭ２は、外部の拡張用メモリとされる。ＥＥＰＲＯＭ１とＥＥＰＲＯＭ２は、同じ半導体チップで構成され、ＥＥＰＲＯＭ１は前記のようにマイコン用チップ１０と積層構造にされるのに対して、ＥＥＰＲＯＭ２は、単体で１つの半導体装置とされる。このような拡張用ＥＥＰＲＯＭ２は、前記１１のような実装基板上に実装され、ＩＩＣバスと接続される。上記ＥＥＰＲＯＭ２は、他のＳＲＡＭやＤＲＡＭのような他のメモリ、ＬＣＤドライバ等であってもよい。
【００４８】
特に制限されないが、上記マイコン用チップ１０、ＥＥＰＲＯＭ１とＥＥＰＲＯＭ２等は、パワーオンリセット回路が設けられており、それにより形成されたパワーオンリセット信号を受け、制御回路ＳＣＩにおいて内部に記憶された上記ＩＩＣバスインターフェイスイネーブルビットを読み出し、それを上記ＩＩＣバスコントロールレジスタにセットする。この内部記憶情報は、例えばヒューズの切断の有無により設定されてもよいし、ＥＥＰＲＯＭではＥＥＰＲＯＭのメモリセルを用いてもよい。
【００４９】
上記マイコン用チップ１０では、リセットと上記パワーオンリセット等による初期設定動作において、上記ＩＩＣバスインターフェイスイネーブルビットの設定が行われるようにされてもよい。この他、各デバイスにおいて空き端子が存在するなら、それを利用して、そこにハイレベル／ロウレベルを固定的に供給して、上記ＩＩＣバス対応出力回路とそれ以外の出力回路の有効／無効を設定するものであってもよい。
【００５０】
以上説明したように、本実施形態によれば以下の効果が得られる。
（１） 制御信号によりＩＩＣバスのようなバスに適合した入出力インターフェイス回路の動作の有効／無効を指示し、上記制御信号による動作無効に応答し、上記入出力インターフェイス回路に対応された外部端子における電圧変化に無関係に上記入出力インターフェイス回路に含まれる出力素子をオフ状態に維持させることにより、上記入出力インターフェイス回路が接続される外部端子に、それ以外の他信号出力回路による信号伝達を行わせることができるという効果が得られる。
【００５１】
（２） 上記外部端子には、上記ＩＩＣバスに適合した入出力インターフェイス回路とは異なるインターフェイスに対応した出力回路の出力端子を接続し、上記制御信号が一方のレベルにあるとき、上記入出力インターフェイス回路の動作を有効／上記出力回路の動作を無効とし、上記制御信号が他方のレベルにあるとき、上記入出力インターフェイス回路の動作を無効／上記出力回路の動作を有効とすることにより、簡単な構成で使い勝手のよい半導体装置を実現できるという効果が得られる。
【００５２】
（３） 上記に加えて、上記ＩＩＣバスに適合した入出力インターフェイス回路にＩＩＣバスコントロールレジスタを設け、上記ＩＩＣバスコントロールレジスタに設けられる特定ビットにより上記制御信号を形成することにより、簡単な構成で多様なデータの転送が可能になるという効果が得られる。
【００５３】
（４） 上記に加えて、上記制御回路として、上記制御信号を受けて上記出力素子の入力端子にオフ状態に対応した固定レベルを供給するスイッチ素子を用いることにより、簡単にしかも安定的に前記出力回路の動作を保証することができるという効果が得られる。
【００５４】
（５） 上記に加えて、上記制御回路として、上記制御信号を受けて上記出力素子の出力端子と容量素子の一端又は容量素子の他端と上記出力素子の入力端子との間の信号経路を遮断するスイッチ素子を用いることにより、簡単にしかも安定的に前記出力回路の動作を保証することができるという効果が得られる。
【００５５】
（６） 上記に加えて、上記制御回路として、上記制御信号を受けて上記出力素子の入力端子に駆動信号を伝える抵抗素子の両端を短絡するスイッチ素子を用いることにより、簡単にしかも安定的に前記出力回路の動作を保証することができるという効果が得られる。
【００５６】
（７） マイクロプロセッサとその周辺回路とを含み、ＩＩＣバスのようなバスに適合した入出力インターフェイス回路と、上記ＩＩＣバスのようなバスに適合した入出力インターフェイス回路とは異なるインターフェイスに対応した出力回路とを設け、上記入出力インターフェイス回路の入出力端子と出力回路の出力端子とを共通の外部端子に接続し、上記入出力インターフェイス回路含まれる出力素子をオフ状態に維持させる制御回路を設け、所定の制御信号が一方のレベルにあるとき、上記入出力インターフェイス回路の動作を有効とし、上記出力回路の動作を無効とし、上記制御信号が他方のレベルにあるとき、上記入出力インターフェイス回路の動作を無効とし、上記出力回路の動作を有効、かつ上記制御回路により入出力インターフェイス回路に含まれる出力素子をオフ状態に維持させることにより、簡単な構成で多様なシステムに搭載可能なマイクロプロセッサを含む半導体装置を実現できるという効果が得られる。
【００５７】
（８） 上記に加えて、上記ＩＩＣバスに適合した入出力インターフェイス回路にＩＩＣバスコントロールレジスタを設け、上記ＩＩＣバスコントロールレジスタに設けられる特定ビットにより、上記制御信号を形成することにより、簡単な構成で多様なデータの転送が可能になるという効果が得られる。
【００５８】
（９） 上記に加えて、上記ＩＩＣバスコントロールレジスタに対して、電源投入時又はリセット動作時に発生される信号によって上記特定ビットの設定を行うようにすることにより、システムに適合して自動的に動作モードの設定を行うようにすることができるという効果が得られる。
【００５９】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。他信号出力回路は、ＣＭＯＳ出力回路等何であってもよい。出力素子は、ＭＯＳＦＥＴの他にバイポーラ型トランジスタであってもよい。この発明は、ＩＩＣバス対応インターフェイス回路を搭載した各種半導体装置に利用できる。
【００６０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。制御信号によりＩＩＣバスのようなバスに適合した入出力インターフェイス回路の動作の有効／無効を指示し、上記制御信号による動作無効に応答し、上記入出力インターフェイス回路に対応された外部端子における電圧変化に無関係に上記入出力インターフェイス回路に含まれる出力素子をオフ状態に維持させることにより、上記入出力インターフェイス回路が接続される外部端子に、それ以外の他信号出力回路による信号伝達を行わせることができる。
【図面の簡単な説明】
【図１】この発明に係る半導体装置のインターフェイス部の一実施例を示すブロック図である。
【図２】図１の他信号出力回路１とＩＩＣバス対応出力回路２の一実施例を示す回路図である。
【図３】図２の出力回路の動作の一例を説明するための波形図である。
【図４】図１の他信号出力回路１とＩＩＣバス対応出力回路２の他の一実施例を示す回路図である。
【図５】図１の他信号出力回路１とＩＩＣバス対応出力回路２の他の一実施例を示す回路図である。
【図６】図１の他信号出力回路１とＩＩＣバス対応出力回路２の他の一実施例を示す回路図である。
【図７】図１の他信号出力回路１とＩＩＣバス対応出力回路２の更に他の一実施例を示す回路図である。
【図８】この発明の一実施例を説明するためのＩＩＣバス接続図である。
【図９】この発明に係る情報処理システムの一実施例を示すブロック図である。
【図１０】本願発明者等において先に検討された半導体装置のインターフェイス部の回路図である。
【図１１】図１０の回路動作の一例を説明するための動作波形図である。
【符号の説明】
ＯＢ…出力回路、ＤＶ…駆動回路、ＩＮ…インバータ回路、Ｃ…ミラー容量、Ｒ，Ｒ１，Ｒ２…抵抗、Ｑ１〜Ｑ９…ＭＯＳＦＥＴ、
ＣＰＵ…プロセッサユニット、ＲＯＭ…ＲＯＭユニット、ＲＡＭ…ＲＡＭユニット、ＴＩＭ…タイマ、Ａ／Ｄ…Ａ／Ｄ変換器、ＳＣＩ…シリアルコミュニケーション・インターフェイス。
１０…マイコン用チップ、２０…ＥＥＰＲＯＭ用チップ
【発明の属する技術分野】
本発明は、半導体装置に関し、ＩＩＣバスのようなバスに適合した入出力インターフェイス回路を備えたものに適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ある種の出力回路は、それを使用する回路システムの好適な動作に向けて、その出力信号の立ち上がり速度、立ち下がり速度のような信号変化速度を制限する動作が求められ、それに適合する回路構成を採ることが必要となってくる。Ｐhilips社において提案されたところのＩＩＣバスのための回路はその種の制限が設定される。ＩＩＣバスは、シリアル・データ・ライン（ＳＤＡ）とシリアル・クロック・ライン（ＳＣＬ）の２本で構成され、それ故に回路システム間の少ないライン数での結合を可能とする。ＩＩＣ（Ｉ2 Ｃ）はＰhilips社の商標である。
【０００３】
【発明が解決しようとする課題】
本願発明者等においては、図１０に示すようにＩＩＣバス対応出力回路２とそれ以外の規格レベルを出力する他信号出力回路１とを、例えば１つの半導体装置上に搭載するような構成のもとで結合することを考えた。これは、次のような技術考慮に基づくものである。
【０００４】
すなわち、ＩＩＣバスのようなバスは、特定の規定の元で設定されたものであるが、バスとしての性格の上では、他のバスとしても利用可能とされた方が望ましい。これによって、電子システムの発展において往々にして生ずる既存の製品設計資源、製品、もしくは既存電子システムのような既存技術との整合性を高めることができるからである。これに対して、ＩＩＣバスが、それに対する専用回路のみしか許容しない場合には、それ以外のインターフェイスのシステムに適用できないこととなり、逆に、ＩＩＣバス対応以外の特定のバスに対する出力回路のような回路を構成すると、その特定のバスに対して、ＩＩＣバス対応のシステムに利用できない、という制限的な状況がもたらされるからである。
【０００５】
異なる種類の回路に対しての共通のバスを設定する可能性は、次の観点から明らかとなった。すなわち、異なる種類のインターフェイス回路をシステム上で同時に並行して使用することは殆どない。このことから、例えば、所定の制御信号によりＩＩＣバス対応出力回路２が出力無効／他信号出力回路１が出力有効の第１動作モードと、ＩＩＣバス対応出力回路２が出力有効／他信号出力回路１が出力無効の第２動作モードに設定するような動作制御が可能となる。
【０００６】
上記第１動作モードでは、ＩＩＣバス対応出力回路２の入力信号Ｓ２は、電源電圧ＶＣＣのようなハイレベルに固定される。これにより、駆動回路の出力信号ＶＡの電位はＧＮＤ（０Ｖ）になり、オープンドレイン構成のＮチャンネル型の出力ＭＯＳＦＥＴＱ１がオフ状態になり、その出力が高インピーダンスとなる。これに応じて、入力信号Ｓ１を受ける他信号出力回路１に対応された出力信号Ｓ３を共通化したＩ／Ｏ端子から出力させることができる。
【０００７】
ＩＩＣバス対応の出力回路２では、その出力信号の立ち下がりスロープ・コントロールのために出力ＭＯＳＦＥＴＱ１のゲートとドレインとの間にミラー・容量Ｃが設けられ、駆動回路の出力ＶＡとＭＯＳＦＥＴＱ１のゲートの間には抵抗Ｒが設けられる。このような回路構成において、上記ＩＩＣバス対応の出力回路２を出力無効、他信号出力回路１が出力有効とする第１動作モードにすると、次のような問題の生じることが本願発明の回路検討によって明らかとされた。
【０００８】
図１１には、上記第１動作モードにおける動作波形図が示されている。信号Ｓ２は、ＶＣＣのようなハイレベルに固定される。これにより、駆動回路の出力信号ＶＡはＧＮＤのようなロウレベルに固定される。この状態で、入力信号Ｓ１がＶＣＣからＧＮＤレベルに変化した時、出力信号Ｓ３はロウレベルからハイレベルに変化する。この信号Ｓ３のハイレベルへの変化によって、ミラー容量Ｃでの容量結合によって出力ＭＯＳＦＥＴＱ１のゲート電圧ＶＢがΔＶＢだけ持ち上げられてしまう。このゲート電圧ＶＢの上昇ΔＶＢは、最終的には抵抗Ｒを介してＧＮＤレベルにあるＶＡ電位に放電されるがそれには時間がかかる。
【０００９】
したがって、上記信号Ｓ１がＶＣＣからＧＮＤへの変化直後において、上記出力ＭＯＳＦＥＴＱ１のゲート電圧ＶＢが上記△ＶＢだけ持ち上げられ、しきい値電圧Ｖth以上になると、かかる出力ＭＯＳＦＥＴＱ１は上記電位ＶＡのロウレベルにかかわらずに、不所望にオン状態となる。この結果、出力回路１により形成された所望電圧ＶＣＣに対し、上記ＭＯＳＦＥＴＱ１のオン状態により電圧降下した出力信号Ｓ３がＩ／Ｏ端子から出力されるものとなってしまい、出力を受けるレシーバで誤動作をする可能性が生じる。
【００１０】
本発明の目的は、簡単な構成で使い勝手のよい半導体装置を提供することにある。本発明の他の目的は、異なる特性の回路と結合可能な出力回路を持つ半導体装置を提供することにある。本発明の更に他の目的は、信号変化速度制限構成を持つ出力回路によるバスラインへの望ましくない影響を防止した半導体装置を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。バスラインへ信号を与えるための出力回路は、出力信号の変化速度を制限する変化速度制限要素を含む。変化速度制限要素による出力信号の変化速度の制限を制御するための制御信号が設定される。制御信号の１つのレベル状態では、変化速度制限要素による制限動作が有効にされ、出力信号は制限された変化速度を持って変化される。制御信号の他のレベル状態では、変化速度制限要素による制限動作が、抑制ないしは無効にされる。制御信号のかかる他のレベル状態ではバスラインは、変化速度制限要素に影響されない信号変化が可能にされる。
【００１２】
適当なバスの一つとして、ＩＩＣバスが考慮され、そのバスのための出力回路は、容量素子からなるような変化速度制限要素を持つ。制御信号の上記のような他のレベル状態によって、容量素子による出力信号の変化速度抑制動作は抑制ないし無効となるようにされる。
【００１３】
【発明の実施の形態】
図１には、この発明に係る半導体装置のインターフェイス部の一実施例のブロック図が示されている。この実施例では、ＩＩＣバス対応出力回路２とそれ以外の規格レベルを出力する他信号出力回路１を含むＩ／Ｏ（入力／出力）回路が設けられる。そして、外部端子数の削減のために入出力端子Ｉ／Ｏは、上記２つの出力回路１と２に共通に用いられる。ＩＩＣバスは、シリアル・クロック・ラインＳＣＬと、シリアル・データ・ラインＳＤＬの二本を用いてデータの授受が行われる。同図のＩ／Ｏ端子とそれに接続される入出力回路は、シリアル・データ・ラインＳＤＬに対応される。
【００１４】
上記ＩＩＣバス対応出力回路２は、入力回路とともにＩＩＣバスの入出力インターフェイス回路を構成する。ＩＩＣバス対応出力回路２は、ＩＩＣデータ出力制御回路により形成された信号Ｓ２を出力する。特に制限されないが、内部データバスに伝えられる８ビットのデータ（アドレス）Ｄ３は、パラレルにＩＩＣバスデータレジスタに入力される。ＩＩＣバスデータレジスタに取り込まれたデータ（アドレス）は、シリアルデータＤ４としてＩＩＣデータ出力制御回路に伝えられる。ＩＩＣデータ出力制御回路では、ＩＩＣバスデータレジスタから出力されるシリアルデータＤ４をＩＩＣバス対応出力回路に伝えることの他、上記クロックとの関係でＩＩＣバス制御のためのスタート（ＳＴＲＡＴ）とストップ（ＳＴＯＰ）の条件を生成する。
【００１５】
ＩＩＣバスコントロールレジスタは、本来はＩＩＣバスに対応して設けられるものであり、当該デバイスＬＳＩがマスターとなるかスレーブとなるかの制御、割り込みを許可するか否の制御に６ビットが使用される。したがって、内部データバスから伝えられる８ビットのうちの残り２ビットが使用されないことに着目し、この実施例では、かかるＩＩＣバスコントロールレジスタにＩＩＣバスインターフェイスイネーブルビットとして１ビットが付加される。かかるイネーブルビットの設定によってＩＩＣバスインターフェイスの動作の有効／無効を制御できるようにされる。
【００１６】
つまり、前記したように本願発明では、ＩＩＣバス対応出力回路２とそれ以外の規格レベルを出力する他信号出力回路１とを１つの半導体装置ＬＳＩに搭載することによって、ＩＩＣバス対応とそれ以外の任意のインターフェイスとに適合することができ、多様なシステムへの搭載を可能とする。上記ＩＩＣバス対応とそれ以外の任意のインターフェイスとは、システム上で同時に並行して使用することは殆どなく、かつ外部端子数の削減のために上記２つの回路を１つの外部端子Ｉ／Ｏに共通に接続される。そして、上記ＩＩＣバスインターフェイスイネーブルビットに対応した制御信号Ｃ１によって、ＩＩＣバス対応出力回路２が出力無効／他信号出力回路１が出力有効の第１動作モードと、ＩＩＣバス対応出力回路２が出力有効／他信号出力回路１が出力無効の第２動作モードとが選択可能とされる。
【００１７】
他信号出力制御回路は、上記制御信号Ｃ１によって、他出力回路１の動作が有効とされたときに、特に制限されないが、内部データバスを通して伝えられたデータＤ１を受けて、上記他信号出力回路１に伝えられる信号Ｓ１を形成する。特に制限されないが、前記ＩＩＣバスデータレジスタのようなデータレジスタを設け、上記内部データバスのビット幅に対応した８ビット等の複数ビットのデータをパラレルに受け、それをシリアルデータＤ１に変換し、上記他信号出力制御回路に伝えるようにするものであってもよい。
【００１８】
図２には、上記図１の他信号出力回路１とＩＩＣバス対応出力回路２の一実施例の回路図が示されている。他信号出力回路１は、出力回路ＯＢからなり、出力端子は外部端子Ｉ／Ｏに接続される。ＩＩＣバス対応出力回路２は、前記ＩＩＣバス仕様に適合するよう、ソースに接地電位が与えられ、ドレインがＩ／Ｏ端子に接続された出力素子としてのＮチャンネル型ＭＯＳＦＥＴＱ１と、上記出力ＭＯＳＦＥＴＱ１のドレインとゲートとの間に設けられたミラー容量Ｃと、上記出力ＭＯＳＦＥＴＱ１のゲートと駆動回路ＤＶの出力端子との間に設けられた抵抗Ｒから構成される。
【００１９】
この実施例では、上記ＩＩＣバス対応出力回路２の動作が無効にされ、他信号出力回路１の動作が有効にされたときの前記のような誤動作を防止するために、上記出力ＭＯＳＦＥＴＱ１のゲートと回路の接地電位との間には、ゲート電圧ＶＢの上昇を抑えるスイッチＭＯＳＦＥＴＱ２が設けられる。このＭＯＳＦＥＴＱ２は、Ｎチャンネル型ＭＯＳＦＥＴから構成され、そのゲートには前記制御信号Ｃ１を受けるインバータ回路ＩＶの出力信号が伝えられる。
【００２０】
特に制限されないが、他信号出力回路１の出力回路ＯＢは、ＣＭＯＳから構成され、その動作は、前記制御信号Ｃ１に対応して制御される。出力回路ＯＢは、前記制御信号Ｃ１のロウレベルのようなレベルに応じて非動作状態にされているなら、その出力ＭＯＳＦＥＴがオフ状態となり、出力をハイインピーダンスとして動作が無効にされる。同様に、ＩＩＣバス対応出力回路２においても、上記制御信号Ｃ１に対応して信号Ｓ２がハイレベルとなり、駆動回路の出力信号ＶＡがロウレベルに固定されることよって、出力ＭＯＳＦＥＴＱ１がオフ状態となり、出力をハイインピーダンスとして動作が無効にされる。
【００２１】
図３には、図２の出力回路の動作の一例を説明するための波形図が示されている。前記のようにＩＩＣバスコントロールレジスタのＩＩＣバスインターフェイスイネーブルビットにより、信号Ｓ２がハイレベルに固定されてＩＩＣバス対応出力回路２が出力無効とされる。つまり、信号Ｓ２のハイレベルにより、駆動回路ＤＶにより形成された駆動信号ＶＡがロウレベルに維持され、抵抗Ｒを介して出力ＭＯＳＦＥＴＱ１のゲート電圧ＶＢを回路の接地電位にするので、かかるＭＯＳＦＥＴＱ１はオフ状態になる。
【００２２】
このとき、他信号出力回路１は出力有効とされており、信号Ｓ１が外部端子Ｉ／Ｏから出力される。上記信号Ｓ１がハイレベルのときには、出力回路ＯＢの出力信号はロウレベルにされる。それ故、Ｉ／Ｏ端子から出力される出力信号Ｓ３はロウレベルになっている。この状態から、上記信号Ｓ１のレベルがＶＣＣからＧＮＤレベルに変化した時、出力信号Ｓ３はロウレベルからハイレベルに変化しようとする。この電位変化は、上記ミラー容量Ｃを介して出力ＭＯＳＦＥＴＱ１のゲート電圧ＶＢをΔＶＢだけ持ち上げるように作用する。
【００２３】
この実施例では、上記ＩＩＣバスインターフェイスイネーブルビットに対応した制御信号Ｃ１のロウレベルにより、インバータ回路ＩＮの出力信号がハイレベルにされており、上記スイッチＭＯＳＦＥＴＱ１をオン状態にさせている。したがって、ゲート電圧ＶＢの浮き上がりΔＶＢが瞬時にＧＮＤレベルにになり、オープンドレインの出力ＭＯＳＦＥＴＱ１はオフ状態を維持する。そのため、他信号出力回路１による出力信号Ｓ３において電圧降下は生じなくなり、所望電圧にフルスイングするものとなる。
【００２４】
この実施例のようなＮチャンネル型ＭＯＳＦＥＴＱ２を配置することで、ＩＩＣバス対応出力回路２のオープンドレインの出力ＭＯＳＦＥＴＱ１のゲートを制御することが可能となり、他信号出力回路１により形成される出力信号Ｓ３は所望電圧にフルスイングし、高速動作時のＩ／Ｏ回路のＤＣ特性が向上する。ちなみに、動作電圧ＶＣＣ＝３Ｖ、動作周波数ｆ＝３３ＭＨｚにおいて、出力ＶＣＣレベル電圧ＶＯＨを０．３５Ｖ向上させることが出来た。このように他信号出力回路１の高速動作時の出力信号Ｓ３の電圧ＶＯＨ特性の向上し、Ｉ／Ｏ端子の出力先レシーバでの誤動作防止を実現することができる。
【００２５】
図３では省略されているが、上記ＩＩＣバスインターフェイスイネーブルビットに対応した制御信号Ｃ１によって、ＩＩＣバス対応出力回路２が出力有効、他信号出力回路１が出力無効の場合、上記制御信号Ｃ１はＶＣＣレベルにされる。このため、インバータ回路ＩＮの出力信号がロウレベルとなり、Ｎチャンネル型のスイッチＭＯＳＦＥＴＱ２はオフ状態となり、ＩＩＣバス対応出力回路２はＩＩＣバス仕様に対応した構成になるため、ＩＩＣバス特性に変化はなく、上記ミラー容量Ｃや抵抗Ｒ等によって決められた立ち下がりスロープ・コントロールされた出力信号Ｓ３を得ることができる。
【００２６】
図４には、上記図１の他信号出力回路１とＩＩＣバス対応出力回路２の他の一実施例の回路図が示されている。この実施例では、ＩＩＣバス対応出力回路２において、出力ＭＯＳＦＥＴＱ１のドレインのミラー容量Ｃの一端との間に、Ｎチャンネル型ＭＯＳＦＥＴＱ３とＰチャンネル型ＭＯＳＦＥＴＱ４からなるＣＭＯＳスイッチが挿入される。上記Ｎチャンネル型ＭＯＳＦＥＴＱ３のゲートには、制御信号Ｃ１が供給され、かかる制御信号Ｃ１がインバータ回路ＩＮを通してＰチャンネル型ＭＯＳＦＥＴＱ４のゲートに伝えられる。
【００２７】
前記のようにＩＩＣバスコントロールレジスタのＩＩＣバスインターフェイスイネーブルビットにより、信号Ｓ２がハイレベルに固定されてＩＩＣバス対応出力回路２が出力無効とされるとき、他信号出力回路１は出力有効とされて、上記信号Ｓ１のレベルがＶＣＣからＧＮＤレベルに変化した時、出力信号Ｓ３はロウレベルからハイレベルに変化する。上記ＩＩＣバスインターフェイスイネーブルビットに対応した制御信号Ｃ１のロウレベルにより、Ｎチャンネル型ＭＯＳＦＥＴＱ３がオフ状態に、インバータ回路ＩＮの出力信号がハイレベルにされてＰチャンネル型ＭＯＳＦＥＴＱ４がオフ状態にされて、ミラー容量Ｃと出力ＭＯＳＦＥＴＱ１のドレインとの伝達経路が遮断される。
【００２８】
このような伝達経路の遮断によって、ゲート電圧ＶＢの浮き上がりΔＶＢが発生せず、出力ＭＯＳＦＥＴＱ１のゲート電圧ＶＢは、駆動回路ＤＶの出力信号ＶＡのロウレベルに対応して接地電位を維持する。そのため、オープンドレインの出力ＭＯＳＦＥＴＱ１はオフ状態を維持し、他信号出力回路１による出力信号Ｓ３において電圧降下は生じなく、所望電圧にフルスイングするものとなる。
【００２９】
上記ＩＩＣバスインターフェイスイネーブルビットに対応した制御信号Ｃ１によって、ＩＩＣバス対応出力回路２が出力有効、他信号出力回路１が出力無効の場合、上記制御信号Ｃ１はＶＣＣレベルにされる。このため、Ｎチャンネル型ＭＯＳＦＥＴＱ３がオン状態に、インバータ回路ＩＮの出力信号がロウレベルにされてＰチャンネル型ＭＯＳＦＥＴＱ４がオン状態にされて、ミラー容量Ｃと出力ＭＯＳＦＥＴＱ１のドレインとの伝達経路が形成される。このため、ＩＩＣバス対応出力回路２はＩＩＣバス仕様に対応した構成になるため、ＩＩＣバス特性に変化はなく、上記ミラー容量Ｃや抵抗Ｒ等によって決められた立ち下がりスロープ・コントロールされた出力信号Ｓ３を得ることができる。
【００３０】
図５には、上記図１の他信号出力回路１とＩＩＣバス対応出力回路２の他の一実施例の回路図が示されている。この実施例では、ＩＩＣバス対応出力回路２において、抵抗Ｒの両端にＰチャンネル型ＭＯＳＦＥＴＱ５とＮチャンネル型ＭＯＳＦＥＴＱ６からなるＣＭＯＳスイッチが挿入される。上記Ｐチャンネル型ＭＯＳＦＥＴＱ５のゲートには、制御信号Ｃ１が供給され、かかる制御信号Ｃ１がインバータ回路ＩＮを通してＮチャンネル型ＭＯＳＦＥＴＱ６のゲートに伝えられる。
【００３１】
前記のようにＩＩＣバスコントロールレジスタのＩＩＣバスインターフェイスイネーブルビットにより、信号Ｓ２がハイレベルに固定されてＩＩＣバス対応出力回路２が出力無効とされるとき、他信号出力回路１は出力有効とされて、上記信号Ｓ１のレベルがＶＣＣからＧＮＤレベルに変化した時、出力信号Ｓ３はロウレベルからハイレベルに変化する。上記ＩＩＣバスインターフェイスイネーブルビットに対応した制御信号Ｃ１のロウレベルにより、Ｐチャンネル型ＭＯＳＦＥＴＱ５がオン状態に、インバータ回路ＩＮの出力信号がハイレベルにされてＮチャンネル型ＭＯＳＦＥＴＱ６がオン状態にされて、抵抗Ｒの両端が短絡されて、実質的にかかる抵抗Ｒが低抵抗値に置き換えられる。
【００３２】
このような抵抗Ｒの短絡によって、ゲート電圧ＶＢの浮き上がりΔＶＢが上記低抵抗のＭＯＳＦＥＴＱ５とＱ６を通して瞬時に駆動回路ＤＶの出力電圧ＶＡに対応したＧＮＤレベルになり、オープンドレインの出力ＭＯＳＦＥＴＱ１はオフ状態を維持する。そのため、他信号出力回路１による出力信号Ｓ３において電圧降下は生じなくなり、所望電圧にフルスイングするものとなる。
【００３３】
上記ＩＩＣバスインターフェイスイネーブルビットに対応した制御信号Ｃ１によって、ＩＩＣバス対応出力回路２が出力有効、他信号出力回路１が出力無効の場合、上記制御信号Ｃ１はＶＣＣレベルにされる。このため、Ｐチャンネル型ＭＯＳＦＥＴＱ５がオフ状態に、インバータ回路ＩＮの出力信号がロウレベルにされてＮチャンネル型ＭＯＳＦＥＴＱ６がオフ状態にされて、ミラー容量Ｃに対して抵抗Ｒが直列に挿入される。このため、ＩＩＣバス対応出力回路２はＩＩＣバス仕様に対応した構成になるため、ＩＩＣバス特性に変化はなく、上記ミラー容量Ｃや抵抗Ｒ等によって決められた立ち下がりスロープ・コントロールされた出力信号Ｓ３を得ることができる。
【００３４】
図６には、上記図１の他信号出力回路１とＩＩＣバス対応出力回路２の他の一実施例の回路図が示されている。この実施例では、ＩＩＣバス対応出力回路２の変形例に向けられており、前記図２の実施例の抵抗ＲがＲ１とＲ２に置き換えられる。つまり、駆動回路ＤＶを構成するＮチャンネル型ＭＯＳＦＥＴＱ７のドレインとミラー容量Ｃと出力ＭＯＳＦＥＴＱ１のゲートの接続点との間に抵抗Ｒ１が設けられ、Ｐチャンネル型ＭＯＳＦＥＴＱ８のドレインとミラー容量Ｃと出力ＭＯＳＦＥＴＱ１のゲートの接続点との間に抵抗Ｒ２が設けられる。抵抗Ｒ＝Ｒ１＝Ｒ２のように抵抗値が設定される。他の構成は、前記図２の実施例と同様である。
【００３５】
図７には、上記図１の他信号出力回路１とＩＩＣバス対応出力回路２の更に他の一実施例の回路図が示されている。この実施例では、他信号出力回路の具体的回路が示されている。この実施例では、他信号出力回路は、Ｎチャンネル型ＭＯＳＦＥＴＱ９からなるオープンドレインの出力回路から構成される。このようなオープンドレインの出力ＭＯＳＦＥＴＱ９を用いた場合には、前記のように入力信号Ｓ１をロウレベルに固定することにより、かかる出力回路の動作を無効にすることができる。
【００３６】
応用例として、この実施例のようなオープンドレイン接続のバス配線とした場合には、ＩＩＣバス対応出力回路２が出力無効、出力回路の出力有効の場合で、信号Ｓ１がロウレベルの時、かかる出力ＭＯＳＦＥＴＱ９がオフ状態となり、出力信号Ｓ３はプルアップ抵抗ＲＬによりＶＣＣレベルとなることが期待される。もしも、ＩＩＣバス対応出力回路にＮチャンネル型ＭＯＳＦＥＴＱ２を付加しない回路ではオープンドレインの出力ＭＯＳＦＥＴＱ１がミラー容量Ｃでのカップリングによって不所望にオン状態となり、出力信号Ｓ３が所望電圧に対し降下された電圧となるという問題を生じるものである。
【００３７】
図８には、この発明の一実施例を説明するためのＩＩＣバス接続図が示されている。この実施例では、前記のように制御信号Ｃ１によって、他信号出力回路の動作が無効にされて、ＩＩＣバスでのシステムが構成される。つまり、シリアル・クロック・ラインＳＣＬと、シリアル・データ・ラインにはプルアップ抵抗が設けられ、複数のデバイス１ないし３が接続される。これら複数のデバイス１ないし３のうち、前記ＩＩＣバスコントロールレジスタの設定により、１つがマススターとなり、他はスレーブにされる。ＩＩＣバス仕様で定められた手順によって、上記マスターデバイスはＩＩＣバスを獲得し、シリアルクロックに同期してスレーブデバイスのアドレス、データを送出する。アドレス、データは８ビット単位とれ、８ビット（１バイト）のアドレス、データ転送毎に１ビット分のアクノリッジＡＣＫが挿入される。
【００３８】
この実施例のようなＩＩＣバス対応のシステムを構成することの他、同じデバイス１ないし３を用いて、ＩＩＣ対応以外の他信号レベルでのデータの転送を行うようにすることができる。実際的には、同じデバイス１ないし３において、ある時間帯ではＩＩＣバス対応のデータ転送を行ない、他の時間帯では他信号出力回路でのデータ転送を行うというようなことに格別な利点が無い限り、システムを構成するときに、そのシステムで使用されるバスがＩＩＣバスかそれ以外かのいずれかに決められる。
【００３９】
この実施例の半導体装置を用いた場合には、この発明に係るＩＩＣバス対応インターフェイスを持つ複数のデバイスと、それ以外の入出力インターフェイスのみを持つ複数のデバイスを共通のバスに接続することもできる。この場合、バスはＩＩＣバス対応インターフェイスを持つ複数のデバイスでのデータ授受を行うときと、それ以外の入出力インターフェイスを持つ複数のデバイスでのデータ授受を行うときとのように時分割的に使用される。ＩＩＣバス以外の入出力インターフェイスを持つ複数のデバイスでのデータ授受を行うとき、この発明に係るＩＩＣバス対応インターフェイスの出力素子は、前記のようなミラー容量によって他信号出力動作により誤ってオン状態にならないから、上記ＩＩＣバス以外の入出力インターフェイスを持つ複数のデバイスでのデータ授受の障害とならない。
【００４０】
図９には、この発明に係る情報処理システムの一実施例のブロック図が示されている。マイコン用チップ１０は、プロセッサユニット（ＣＰＵ）、ＲＯＭユニット（ＲＯＭ）、ＲＡＭユニット（ＲＡＭ）、タイマユニット（ＴＩＭ）、Ａ／Ｄ変換ユニット（Ａ／Ｄ）、シリアル・コミュニケーション・インターフェイス・ユニット（ＳＣＩ）、データ入出力回路ユニット（Ｉ／Ｏ）等を同一半導体基板に搭載した構成となっている。これらの各ユニット間は、データバス１８Ａやアドレスバス１８Ｂを介在して相互に接続されている。プロセッサユニット（ＣＰＵ）は、主に、中央処理部、制御回路部及び演算回路部等で構成されている。このように構成されたマイコン用チップ１０は、例えばＲＯＭユニット（ＲＯＭ）に格納されたプログラムによって動作する。
【００４１】
ＥＥＰＲＯＭ用チップ２０は、シリアル・コミュニケーション・インターフェイス・ユニット（ＳＣＩ）及び不揮発性記憶ユニット（ＥＥＰＲＯＭ）等を同一半導体基板に搭載した構成となっている。シリアル・コミュニケーション・インターフェイス・ユニット（ＳＣＩ）には、制御論理回路やデバイスアドレスメモリレジスタや比較回路が含まれる。
【００４２】
ＥＥＰＲＯＭ用チップ２０は、複数のボンディングパッドの中に、信号用端子であるシリアルデータ（ＳＤＡ）用ボンディングパッド２１Ａ及びシリアルクロック（ＳＣＬ）用ボンディングパッド２１Ｂを有している。マイコン用チップ１０は、複数のボンディングパッドの中に、信号用端子であるシリアルデータ（ＳＤＡ）用ボンディングパッド１１Ａ及びシリアルクロック（ＳＣＬ）用ボンディングパッド１１Ｂを有している。
【００４３】
ＥＥＰＲＯＭ用チップ２０のＳＤＡ用ボンディングパッド２１Ａは信号伝達経路２５Ａを介してマイコン用チップ１０のＳＤＡ用ボンディングパッド１１Ａに電気的に接続され、ＥＥＰＲＯＭ用チップ２０のＳＣＬ用ボンディングパッド２１Ｂは信号伝達経路２５Ｂを介してマイコン用チップ１０のＳＣＬ用ボンディングパッド１１Ｂに電気的に接続される。
【００４４】
ＥＥＰＲＯＭ用チップ２０の不揮発性記憶ユニット（ＥＥＰＲＯＭ）は、マイコン用チップ１０の動作によってシリアルデータが書き込まれる。即ち、ＥＥＰＲＯＭ用チップ２０の不揮発性記憶ユニット（ＥＥＰＲＯＭ）は、マイコン用チップ１０のプロセッサユニット（制御回路）からの制御信号によって書き込み動作及び読み出し動作が制御される。なお、信号用伝達経路２５Ａ及び２５Ｂは、前記内部リード部及び２本のボンディングワイヤで構成されている。つまり、マイコン用チップ１０上にＥＥＰＲＯＭ用チップ２０が積層構造に取り付けられ、同じ樹脂封止体で封止される。それ故、マイコン用チップ１０上にＥＥＰＲＯＭ用チップ２０の対応する端子同士は、ボンディングワイヤを介して内部リード部に夫々電気的に接続されている。
【００４５】
即ち、マイコン用チップ１０とＥＥＰＲＯＭ用チップ２０との電気的な接続は、上記樹脂封止体の内部において、リード２のインナー部及び２本のボンディングワイヤによって行われている。このような構成とすることにより、マイコン用チップ１０に合わせて開発されたリードフレームをそのまま使用することができるため、マイコン用チップ１０の品種毎にリードフレームを新たに開発する必要がない。また、ＥＥＰＲＯＭ用チップ２０と電気的に接続するためのＥＥＰＲＯＭ用ボンディングパッドを設けたマイコン用チップ１０を品種毎に開発する必要もない。
【００４６】
シリアルデータ信号は、マイコン用チップ１０のＳＤＡ用ボンディングパッド１１Ａから出力され、ボンディングワイヤ１６、リード２、ボンディングワイヤ１６を介してＥＥＰＲＯＭ用チップ２０のＳＤＡ用ボンディングパッド２１Ａに入力される。シリアルクロック信号は、マイコン用チップ１０のＳＣＬ用ボンディングパッド１１Ｂから出力され、ボンディングワイヤ１６、リード２、ボンディングワイヤ１６を介してＥＥＰＲＯＭ用チップ２０のＳＣＬ用ボンディングパッド２１Ｂに入力される。
【００４７】
この実施例では、２つのＥＥＰＲＯＭ１とＥＥＰＲＯＭ２を備える。１つのＥＥＰＲＯＭ１は、前記図１４のようにマイコン用チップ１０と積層構造に取り付けられ、一体的に封止される。これに対して、斜線を付したＥＥＰＲＯＭ２は、外部の拡張用メモリとされる。ＥＥＰＲＯＭ１とＥＥＰＲＯＭ２は、同じ半導体チップで構成され、ＥＥＰＲＯＭ１は前記のようにマイコン用チップ１０と積層構造にされるのに対して、ＥＥＰＲＯＭ２は、単体で１つの半導体装置とされる。このような拡張用ＥＥＰＲＯＭ２は、前記１１のような実装基板上に実装され、ＩＩＣバスと接続される。上記ＥＥＰＲＯＭ２は、他のＳＲＡＭやＤＲＡＭのような他のメモリ、ＬＣＤドライバ等であってもよい。
【００４８】
特に制限されないが、上記マイコン用チップ１０、ＥＥＰＲＯＭ１とＥＥＰＲＯＭ２等は、パワーオンリセット回路が設けられており、それにより形成されたパワーオンリセット信号を受け、制御回路ＳＣＩにおいて内部に記憶された上記ＩＩＣバスインターフェイスイネーブルビットを読み出し、それを上記ＩＩＣバスコントロールレジスタにセットする。この内部記憶情報は、例えばヒューズの切断の有無により設定されてもよいし、ＥＥＰＲＯＭではＥＥＰＲＯＭのメモリセルを用いてもよい。
【００４９】
上記マイコン用チップ１０では、リセットと上記パワーオンリセット等による初期設定動作において、上記ＩＩＣバスインターフェイスイネーブルビットの設定が行われるようにされてもよい。この他、各デバイスにおいて空き端子が存在するなら、それを利用して、そこにハイレベル／ロウレベルを固定的に供給して、上記ＩＩＣバス対応出力回路とそれ以外の出力回路の有効／無効を設定するものであってもよい。
【００５０】
以上説明したように、本実施形態によれば以下の効果が得られる。
（１） 制御信号によりＩＩＣバスのようなバスに適合した入出力インターフェイス回路の動作の有効／無効を指示し、上記制御信号による動作無効に応答し、上記入出力インターフェイス回路に対応された外部端子における電圧変化に無関係に上記入出力インターフェイス回路に含まれる出力素子をオフ状態に維持させることにより、上記入出力インターフェイス回路が接続される外部端子に、それ以外の他信号出力回路による信号伝達を行わせることができるという効果が得られる。
【００５１】
（２） 上記外部端子には、上記ＩＩＣバスに適合した入出力インターフェイス回路とは異なるインターフェイスに対応した出力回路の出力端子を接続し、上記制御信号が一方のレベルにあるとき、上記入出力インターフェイス回路の動作を有効／上記出力回路の動作を無効とし、上記制御信号が他方のレベルにあるとき、上記入出力インターフェイス回路の動作を無効／上記出力回路の動作を有効とすることにより、簡単な構成で使い勝手のよい半導体装置を実現できるという効果が得られる。
【００５２】
（３） 上記に加えて、上記ＩＩＣバスに適合した入出力インターフェイス回路にＩＩＣバスコントロールレジスタを設け、上記ＩＩＣバスコントロールレジスタに設けられる特定ビットにより上記制御信号を形成することにより、簡単な構成で多様なデータの転送が可能になるという効果が得られる。
【００５３】
（４） 上記に加えて、上記制御回路として、上記制御信号を受けて上記出力素子の入力端子にオフ状態に対応した固定レベルを供給するスイッチ素子を用いることにより、簡単にしかも安定的に前記出力回路の動作を保証することができるという効果が得られる。
【００５４】
（５） 上記に加えて、上記制御回路として、上記制御信号を受けて上記出力素子の出力端子と容量素子の一端又は容量素子の他端と上記出力素子の入力端子との間の信号経路を遮断するスイッチ素子を用いることにより、簡単にしかも安定的に前記出力回路の動作を保証することができるという効果が得られる。
【００５５】
（６） 上記に加えて、上記制御回路として、上記制御信号を受けて上記出力素子の入力端子に駆動信号を伝える抵抗素子の両端を短絡するスイッチ素子を用いることにより、簡単にしかも安定的に前記出力回路の動作を保証することができるという効果が得られる。
【００５６】
（７） マイクロプロセッサとその周辺回路とを含み、ＩＩＣバスのようなバスに適合した入出力インターフェイス回路と、上記ＩＩＣバスのようなバスに適合した入出力インターフェイス回路とは異なるインターフェイスに対応した出力回路とを設け、上記入出力インターフェイス回路の入出力端子と出力回路の出力端子とを共通の外部端子に接続し、上記入出力インターフェイス回路含まれる出力素子をオフ状態に維持させる制御回路を設け、所定の制御信号が一方のレベルにあるとき、上記入出力インターフェイス回路の動作を有効とし、上記出力回路の動作を無効とし、上記制御信号が他方のレベルにあるとき、上記入出力インターフェイス回路の動作を無効とし、上記出力回路の動作を有効、かつ上記制御回路により入出力インターフェイス回路に含まれる出力素子をオフ状態に維持させることにより、簡単な構成で多様なシステムに搭載可能なマイクロプロセッサを含む半導体装置を実現できるという効果が得られる。
【００５７】
（８） 上記に加えて、上記ＩＩＣバスに適合した入出力インターフェイス回路にＩＩＣバスコントロールレジスタを設け、上記ＩＩＣバスコントロールレジスタに設けられる特定ビットにより、上記制御信号を形成することにより、簡単な構成で多様なデータの転送が可能になるという効果が得られる。
【００５８】
（９） 上記に加えて、上記ＩＩＣバスコントロールレジスタに対して、電源投入時又はリセット動作時に発生される信号によって上記特定ビットの設定を行うようにすることにより、システムに適合して自動的に動作モードの設定を行うようにすることができるという効果が得られる。
【００５９】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。他信号出力回路は、ＣＭＯＳ出力回路等何であってもよい。出力素子は、ＭＯＳＦＥＴの他にバイポーラ型トランジスタであってもよい。この発明は、ＩＩＣバス対応インターフェイス回路を搭載した各種半導体装置に利用できる。
【００６０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。制御信号によりＩＩＣバスのようなバスに適合した入出力インターフェイス回路の動作の有効／無効を指示し、上記制御信号による動作無効に応答し、上記入出力インターフェイス回路に対応された外部端子における電圧変化に無関係に上記入出力インターフェイス回路に含まれる出力素子をオフ状態に維持させることにより、上記入出力インターフェイス回路が接続される外部端子に、それ以外の他信号出力回路による信号伝達を行わせることができる。
【図面の簡単な説明】
【図１】この発明に係る半導体装置のインターフェイス部の一実施例を示すブロック図である。
【図２】図１の他信号出力回路１とＩＩＣバス対応出力回路２の一実施例を示す回路図である。
【図３】図２の出力回路の動作の一例を説明するための波形図である。
【図４】図１の他信号出力回路１とＩＩＣバス対応出力回路２の他の一実施例を示す回路図である。
【図５】図１の他信号出力回路１とＩＩＣバス対応出力回路２の他の一実施例を示す回路図である。
【図６】図１の他信号出力回路１とＩＩＣバス対応出力回路２の他の一実施例を示す回路図である。
【図７】図１の他信号出力回路１とＩＩＣバス対応出力回路２の更に他の一実施例を示す回路図である。
【図８】この発明の一実施例を説明するためのＩＩＣバス接続図である。
【図９】この発明に係る情報処理システムの一実施例を示すブロック図である。
【図１０】本願発明者等において先に検討された半導体装置のインターフェイス部の回路図である。
【図１１】図１０の回路動作の一例を説明するための動作波形図である。
【符号の説明】
ＯＢ…出力回路、ＤＶ…駆動回路、ＩＮ…インバータ回路、Ｃ…ミラー容量、Ｒ，Ｒ１，Ｒ２…抵抗、Ｑ１〜Ｑ９…ＭＯＳＦＥＴ、
ＣＰＵ…プロセッサユニット、ＲＯＭ…ＲＯＭユニット、ＲＡＭ…ＲＡＭユニット、ＴＩＭ…タイマ、Ａ／Ｄ…Ａ／Ｄ変換器、ＳＣＩ…シリアルコミュニケーション・インターフェイス。
１０…マイコン用チップ、２０…ＥＥＰＲＯＭ用チップ
Claims (7)
- 外部信号端子に出力端子が接続された第１出力回路と、上記外部信号端子に入力端子が接続された入力回路とを有するＩＩＣバス適合の入出力インターフェイス回路と、
上記外部信号端子に出力端子が接続され、上記ＩＩＣバス適合の入出力インターフェイス回路とは異なるインターフェイスに対応した第２出力回路と、
制御回路とを備え、
上記制御回路は、
上記第１出力回路の信号出力動作を有効とし、上記第２出力回路の信号出力動作を無効とする第１動作状態と、
上記第２出力回路の信号出力動作を有効とし、上記第１出力回路の信号出力動作を無効とする第２動作状態とを設定し、
上記第１出力回路は、
上記外部信号端子にドレインが接続され、ドレインとゲートとの間に容量素子が接続され、接地電位点にソースが接続された出力ＭＯＳＦＥＴと、
上記ゲートに抵抗素子を介して駆動信号を伝える駆動回路と、
上記第２動作状態に対応した制御信号に応答して、上記容量素子を通した上記出力ＭＯＳＦＥＴのゲート電圧の浮き上がりを抑制する第１回路とを有することを特徴とする半導体装置。 - 請求項１において、
上記第１回路は、
上記出力ＭＯＳＦＥＴのゲートとソース間に設けられたスイッチＭＯＳＦＥＴを含むことを特徴とする半導体装置。 - 請求項１において、
上記第１回路は、
上記出力ＭＯＳＦＥＴのドレインと容量手段との間に設けられ、上記第１動作状態ではオン状態にされ、上記第２動作状態ではオフ状態にされるスイッチＭＯＳＦＥＴを含むことを特徴とする半導体装置。 - 請求項１において、
上記第１回路は、
上記抵抗手段を短絡するスイッチＭＯＳＦＥＴを含むことを特徴とする半導体装置。 - 請求項１ないし４のいずれかにおいて、
上記ＩＩＣバス適合の入出力インターフェイス回路は更にレジスタを備え、
上記レジスタに設定される特定ビットにより、上記第１動作状態と第２動作状態に設定する制御信号が形成されるものであることを特徴とする半導体装置。 - 請求項５において、
上記レジスタは、バスコントロールレジスタからなることを特徴とする半導体装置。 - 請求項１ないし６のいずれかにおいて、
マイクロプロセッサと、
周辺回路と、
上記マイクロプロサッサと上記周辺回路を相互に接続する内部バスとを更に供え、
上記第１出力回路と上記第２出力回路は、上記内部バスからの信号を上記外部信号端子に伝えるものであることを特徴とする半導体装置。
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