KR20030032842A

KR20030032842A - 반도체장치

Info

Publication number: KR20030032842A
Application number: KR1020020059716A
Authority: KR
Inventors: 나카무라히로츠구
Original assignee: 가부시키가이샤 히타치세이사쿠쇼; 히타치 홋카이 세미콘덕터 가부시키가이샤
Priority date: 2001-10-19
Filing date: 2002-10-01
Publication date: 2003-04-26
Also published as: US20030107909A1; CN1417969A; JP3844120B2; CN1318996C; US6947335B2; JP2003124798A

Abstract

간단한 구성으로 사용이 편하고, IIC버스 대응 출력회로에서의 출력 오동작을 방지한 반도체장치를 제공한다.

제어신호에 의해 IIC버스와 같은 버스에 적합한 입출력 인터페이스회로의 동작의 유효/무효를 지시하고, 상기 제어신호에 의한 동작무효에 응답하며, 상기 입출력 인터페이스회로에 대응된 외부단자에서의 전압변화에 관계없이 상기 입출력 인터페이스회로에 포함되는 출력소자를 오프상태로 유지시키는 제어회로를 설치한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}

본 발명은, 반도체장치에 관한 것으로, IIC버스와 같은 버스에 적합한 입출력 인터페이스회로를 구비한 것에 적용하는 유효한 기술에 관한 것이다.

어떤 종류의 출력회로는, 그것을 사용하는 회로 시스템에 알맞은 동작을 위해, 그 출력신호의 상승속도, 하강속도와 같은 신호변화속도를 제한하는 동작이 요구되어, 그것에 적합한 회로구성을 채용하는 것이 필요하게 되었다. 필립스사에서 제안된 IIC버스를 위한 회로는 그 종류의 제한이 설정된다. IIC버스는, 시리얼·데이터·라인(SDA)과 시리얼·클럭·라인(SCL) 2개로 구성되며, 그 때문에 회로 시스템 사이를 적은 라인수로 결합을 가능하게 한다. IIC(I²C)는 필립스사의 상표이다. US 특허공보 No. 5,790,526 및 No. 4,689,740에 IIC버스에 관련하는 회로가 기재되어 있다.

본원 발명자들에 있어서는, 도10에 나타내는 바와 같이, IIC버스 대응 출력회로2와 그 이외의 규격레벨을 출력하는 타신호출력회로1을, 예컨대 하나의 반도체장치 상에 탑재하는 구성 하에서 결합하는 것을 생각했다. 이것은, 다음과 같은 기술고려에 의거한 것이다.

즉, IIC버스와 같은 버스는, 특정의 규정 하에서 설정된 것이지만, 버스로서의 성격의 면에서는, 다른 버스로서도 이용 가능하게 되는 것이 바람직하다. 이것에 의해, 전자 시스템의 발전에 따라 종종 발생하는 기존의 제품설계자원, 제품, 혹은 기존 전자 시스템과 같은 기존 기술과의 정합성을 높일 수 있기 때문이다. 이것에 대해, IIC버스가, 그것에 대한 전용회로 밖에 허용하지 않는 경우에는, 그 이외의 인터페이스의 시스템에 적용할 수 없게 되며, 반대로, IIC버스 대응 이외의 특정의 버스에 대한 출력회로와 같은 회로를 구성하면, 그 특정의 버스에 대해, IIC버스 대응의 시스템에 이용할 수 없다는 제한적인 상황이 초래되기 때문이다.

다른 종류의 회로에 대해서의 공통의 버스를 설정할 가능성은, 다음의 관점에서 명백하게 되었다. 즉, 다른 종류의 인터페이스회로를 시스템 상에서 동시에 병행하여 사용하는 일은 거의 없다. 이와 같은 점에서, 예컨대, 소정의 제어신호에 의해 IIC버스 대응 출력회로2가 출력무효/타신호출력회로1이 출력유효의 제1 동작모드와, IIC버스 대응 출력회로2가 출력유효/타신호출력회로1이 출력무효의 제2 동작모드로 설정하는 동작제어가 가능하게 된다.

상기 제1 동작모드에서는, IIC버스 대응 출력회로2의 입력신호(S2)는, 전원전압(VCC)과 같은 하이레벨로 고정된다. 이것에 의해, 구동회로의 출력신호(VA)의 전위는 GND(0V)가 되며, 오픈 드레인 구성의 N채널형의 출력 MOSFET(Q1)가 오프상태로 되어, 그 출력이 고임피던스가 된다. 이것에 따라, 입력신호(S1)를 받는 타신호출력회로1에 대응된 출력신호(S3)를 공통화한 I/O단자로부터 출력시킬 수 있다.

IIC버스 대응의 출력회로2에서는, 그 출력신호의 하강 슬로프·컨트롤을 위해 출력 MOSFET(Q1)의 게이트와 드레인과의 사이에 미러용량(C)이 설치되며, 구동회로의 출력(VA)과 MOSFET(Q1)의 게이트의 사이에는 저항(R)이 설치된다. 이와 같은 회로구성에 있어서, 상기 IIC버스 대응의 출력회로2를 출력무효, 타신호출력회로1이 출력유효로 하는 제1 동작모드로 하면, 다음과 같은 문제가 발생하는 것이본원 발명의 회로검토에 의해 명백하게 되었다.

도11에는, 상기 제1 동작모드에서의 동작파형도가 나타나 있다. 신호(S2)는, VCC와 같은 하이레벨로 고정된다. 이것에 의해, 구동회로의 출력신호(VA)는 GND와 같은 로레벨로 고정된다. 이 상태에서, 입력신호(S1)가 VCC에서 GND레벨로 변화했을 때, 출력신호(S3)는 로레벨에서 하이레벨로 변화한다. 이 신호(S3)의 하이레벨로의 변화에 의해, 미러용량(C)에서의 용량결합에 의해 출력 MOSFET(Q1)의 게이트전압(VB)이 ΔVB만큼 상승해버린다. 이 게이트전압(VB)의 상승(ΔVB)은, 최종적으로는 저항(R)을 통해서 GND레벨에 있는 VA전위로 방전되지만 그것에는 시간이 걸린다.

따라서, 상기 신호(S1)가 VCC에서 GND로의 변화 직후에 있어서, 상기 출력 MOSFET(Q1)의 게이트전압(VB)이 상기 ΔVB만큼 상승하여 문턱치전압(Vth) 이상이 되면, 이러한 출력 MOSFET(Q1)는 상기 전위(VA)가 로레벨임에도 불구하고, 원치않게 온상태가 된다. 이 결과, 출력회로1에 의해 형성된 소망전압(VCC)에 대해, 상기 MOSFET(Q1)의 온상태에 의해 전압강하한 출력신호(S3)가 I/O단자로부터 출력되는 것으로 되어버려, 출력을 받는 레시버에서 오동작을 할 가능성이 생긴다.

본 발명의 목적은, 간단한 구성으로 사용하기 편한 반도체장치를 제공하는데 있다. 본 발명의 다른 목적은, 다른 특성의 회로와 결합 가능한 출력회로를 가지는 반도체장치를 제공하는데 있다. 본 발명의 또 다른 목적은, 신호변화 속도제한 구성을 가지는 출력회로에 의한 버스라인으로의 바람직하지 않은 영향을 방지한 반도체장치를 제공하는데 있다. 본 발명의 상기 및 그 이외의 목적과 신규한 특징은,본 명세서의 기술 및 첨부도면에 의해 명백하게 될 것이다.

도1은 본 발명에 관한 반도체장치의 인터페이스부의 일실시예를 나타내는 블럭도,

도2는 타신호출력회로1과 IIC버스 대응 출력회로2의 일실시예를 나타내는 회로도,

도3은 도2의 출력회로의 동작의 일예를 설명하기 위한 파형도,

도4는 도1의 타신호출력회로1과 IIC버스 대응 출력회로2의 다른 일실시예를 나타내는 회로도,

도5는 도1의 타신호출력회로1과 IIC버스 대응 출력회로2의 다른 일실시예를 나타내는 회로도,

도6은 도1의 타신호출력회로1과 IIC버스 대응 출력회로2의 다른 일실시예를 나타내는 회로도,

도7은 도1의 타신호출력회로1과 IIC버스 대응 출력회로2의 또 다른 일실시예를 나타내는 회로도,

도8은 본 발명의 일실시예를 설명하기 위한 IIC버스 접속도,

도9는 본 발명에 관한 정보처리 시스템의 일실시예를 나타내는 블럭도,

도10은 본원 발명자들에 의해 먼저 검토된 반도체장치의 인터페이스부의 회로도,

도11은 도10의 회로동작의 일예를 설명하기 위한 동작파형도이다.

(부호의 설명)

OB출력회로,

DV구동회로

IN인버터회로

C미러용량

R,R1,R2저항

Q1~Q9MOSFET

CPU프로세서 유닛

ROMROM 유닛

RAMRAM 유닛

TIM타이머

A/DA/D변환기

SCI시리얼 커뮤니케이션·인터페이스

10마이크로 컴퓨터용 칩

20EEPROM용 칩

본원에서 개시되는 발명중, 대표적인 것의 개요를 간단하게 설명하면, 하기와 같다. 버스라인에 신호를 부여하기 위한 출력회로는, 출력신호의 변화속도를 제한하는 변화속도 제한요소를 포함한다. 변화속도 제한요소에 의한 출력신호의 제한을 제어하기 위한 제어신호가 설정된다. 제어신호의 하나의 레벨상태에서는, 변화속도 제한요소에 의한 제한동작이 유효하게 되어, 출력신호는 제한된 변화속도를 가지고 변화된다. 제어신호의 다른 레벨상태에서는, 변화속도 제한요소에 의한 제한동작이 억제 내지는 무효가 된다. 제어신호가 걸리는 다른 레벨상태에서는 버스라인은, 변화속도 제한요소에 영향을 미치지 않는 신호변화가 가능하게 된다.

적당한 버스의 하나로서, IIC버스가 고려되어, 그 버스를 위한 출력회로는 용량소자로 이루어지는 변화속도 제한요소를 가진다. 제어신호의 상기와 같은 다른 레벨상태에 의해, 용량소자에 의한 출력신호의 변화속도 억제동작은 억제 내지 무효가 되도록 된다.

도1에는, 본 발명에 관한 반도체장치의 인터페이스부의 일실시예의 블럭도가 나타나 있다. 이 실시예에서는, IIC버스 대응 출력회로2와 그 이외의 규격레벨을 출력하는 타신호출력회로1을 포함하는 I/O(입력/출력)회로가 설치된다. 그리고, 외부단자수의 삭감을 위해 입출력단자(I/O)는, 상기 2개의 출력회로1과 2에 공통으로 이용된다. IIC버스는, 시리얼·클럭·라인(SCL)과, 시리얼·데이터·라인(SDL) 2개을 이용하여 데이터의 수수가 행해진다. 동 도면의 I/O단자와 그것에 접속되는 입출력회로는, 시리얼·데이터·라인(SDL)에 대응된다.

상기 IIC버스 대응 출력회로2는, 입력회로와 함께 IIC버스의 입출력 인터페이스회로를 구성한다. IIC버스 대응 출력회로2는, IIC데이터 출력 제어회로에 의해 형성된 신호(S2)를 출력한다. 특히 제한되지 않지만, 내부 데이터 버스에 전달되는 8비트의 데이터(어드레스)(D3)는, 병렬로 IIC버스 데이터 레지스터에 입력된다. IIC버스 데이터 레지스터에 취입된 데이터(어드레스)는, 시리얼 데이터(D4)로서 IIC데이터 출력 제어회로에 전달된다. IIC데이터 출력 제어회로에서는, IIC버스 데이터 레지스터에서 출력되는 시리얼 데이터(D4)를 IIC버스 대응 출력회로에 전달하는 것 외, 상기 클럭과의 관계에서 IIC버스 제어를 위한 스타트(START)와 스톱(STOP)의 조건을 생성한다.

IIC버스 컨트롤 레지스터는, 본래는 IIC버스에 대응하여 설치되는 것이며, 해당 디바이스 LSI가 마스터가 되든지 슬레이브로 되는지의 제어, 인터럽트를 허가할 것인지의 여부의 제어에 6비트가 사용된다. 따라서, 내부 데이터 버스에서 전달되는 8비트 중 나머지 2비트가 사용되지 않는 것에 착안하여, 이 실시예에서는, 이러한 IIC버스 컨트롤 레지스터에 IIC버스 인터페이스 이네이블 비트로서 1비트가 부여된다. 이러한 이네이블 비트의 설정에 의해 IIC버스 인터페이스의 동작의 유효/무효를 제어할 수 있게 된다.

즉, 상기 한 바와 같이 본원 발명에서는, IIC버스 대응 출력회로2와 그 이외의 규격레벨을 출력하는 타신호출력회로1을 하나의 반도체장치 LSI에 탑재함으로써, IIC버스 대응과 그 이외의 임의의 인터페이스와에 적합할 수 있으며, 다양한시스템에의 탑재를 가능하게 한다. 상기 IIC버스 대응과 그 이외의 임의의 인터페이스와는, 시스템 상에서 동시에 병행하여 사용하는 일은 거의 없으며, 또 외부단자수의 삭감을 위해 상기 2개의 회로를 1개의 외부단자(I/O)에 공통으로 접속된다. 그리고, 상기 IIC버스 인터페이스 이네이블 비트에 대응한 제어신호(C1)에 의해, IIC버스 대응 출력회로2가 출력무효/타신호출력회로1이 출력유효의 제1 동작모드와, IIC버스 대응 출력회로2가 출력유효/타신호출력회로1이 출력무효의 제2 동작모드가 선택 가능하게 된다.

타신호출력 제어회로는, 상기 제어신호(C1)에 의해, 타출력회로1의 동작이 유효하게 되었을 때, 특히 제한되지 않지만, 내부 데이터 버스를 통해서 전달된 데이터(D1)를 받아, 상기 타신호출력회로1에 전달되는 신호(S1)를 형성한다. 특히 제한되지 않지만, 상기 IIC버스 데이터 레지스터와 같은 데이터 레지스터를 설치하여, 상기 내부 데이터 버스의 비트폭에 대응한 8비트 등의 복수비트의 데이터를 병렬로 받아, 그것을 시리얼 데이터(D1)로 변환하여, 상기 타신호출력 제어회로에 전달하도록 하는 것이라도 좋다.

도2에는, 상기 도1의 타신호출력회로1과 IIC버스 대응 출력회로2의 일실시예의 회로도가 나타나 있다. 타신호출력회로1은, 출력회로(OB)로 이루어지며, 출력단자는 외부단자(I/O)에 접속된다. IIC버스 대응 출력회로2는, 상기 IIC버스 사양에 적합하도록, 소스에 접지전위가 부여되고, 드레인이 I/O단자에 접속된 출력소자로서의 N채널형 MOSFET(Q1)와, 상기 출력 MOSFET(Q1)의 드레인과 게이트와의 사이에 설치된 미러용량(C)과, 상기 출력 MOSFET(Q1)의 게이트와 구동회로(DV)의 출력단자와의 사이에 설치된 저항(R)으로 구성된다.

이 실시예에서는, 상기 IIC버스 대응 출력회로2의 동작이 무효가 되어, 타신호출력회로1의 동작이 유효하게 되었을 때의 상기와 같은 오동작을 방지하기 위해, 상기 출력 MOSFET(Q1)의 게이트와 회로의 접지전위와의 사이에는, 게이트전압(VB)의 상승을 억제하는 스위치 MOSFET(Q2)가 설치된다. 이 MOSFET(Q2)는, N채널형 MOSFET로 구성되며, 그 게이트에는 상기 제어신호(C1)를 받는 인버터회로(IV)의 출력신호가 전달된다.

특히 제한되지 않지만, 타신호출력회로1의 출력회로(OB)는, CMOS로 구성되며, 그 동작은, 상기 제어신호(C1)에 대응하여 제어된다. 출력회로(OB)는, 상기 제어신호(C1)의 로레벨과 같은 레벨에 따라 비동작상태로 되어 있으면, 그 출력 MOSFET가 오프상태로 되며, 출력을 하이 임피던스로 하여 동작이 무효가 된다. 마찬가지로, IIC버스 대응 출력회로2에 있어서도, 상기 제어신호(C1)에 대응하여 신호(S2)가 하이레벨이 되며, 구동회로의 출력신호(VA)가 로레벨로 고정됨으로써, 출력 MOSFET(Q1)가 오프상태로 되어, 출력을 하이 임피던스로 하여 동작이 무효로 된다.

도3에는, 도2의 출력회로의 동작의 일예를 설명하기 위한 파형도가 나타나 있다. 상기와 같이 IIC버스 컨트롤 레지스터의 IIC버스 인터페이스 이네이블 비트에 의해, 신호(S2)가 하이레벨로 고정되어 IIC버스 대응 출력회로2가 출력무효가 된다. 즉, 신호(S2)의 하이레벨에 의해, 구동회로(DV)에 의해 형성된 구동신호(VA)가 로레벨로 유지되어, 저항(R)을 통해서 출력 MOSFET(Q1)의 게이트전압(VB)을 회로의 접지전위로 하므로, 이러한 MOSFET(Q1)는 오프상태가 된다.

이때, 타신호출력회로1은 출력유효하게 되어 있어, 신호(S1)가 외부단자(I/O)에서 출력된다. 상기 신호(S1)가 하이레벨일 때에는, 출력회로(OB)의 출력신호는 로레벨이 된다. 그러므로, I/O단자에서 출력되는 출력신호(S3)는 로레벨로 되어 있다. 이 상태에서, 상기 신호(S1)의 레벨이 VCC에서 GND레벨로 변화했을 때, 출력신호(S3)는 로레벨에서 하이레벨로 변화하려고 한다. 이 전위변화는, 상기 미러용량(C)을 통해서 출력 MOSFET(Q1)의 게이트전압(VB)을 ΔVB만큼 상승하도록 작용한다.

이 실시예에서는, 상기 IIC버스 인터페이스 이네이블 비트에 대응한 제어신호(C1)의 로레벨에 의해, 인버터회로(IN)의 출력신호가 하이레벨로 되어 있어, 상기 스위치 MOSFET(Q1)를 온상태로 하고 있다. 따라서, 게이트전압(VB)의 부상(ΔVB)이 순간에 GND레벨로 되며, 오픈 드레인의 출력 MOSFET(Q1)는 오프상태를 유지한다. 그 때문에, 타신호출력회로1에 의한 출력신호(S3)에서 전압강하는 발생하지 않게 되어, 소망전압으로 풀스윙하는 것으로 된다.

이 실시예와 같은 N채널형 MOSFET(Q2)를 배치함으로써, IIC버스 대응 출력회로(2)의 오픈 드레인의 출력 MOSFET(Q1)의 게이트를 제어하는 것이 가능하게 되며, 타신호출력회로1에 의해 형성되는 출력신호(S3)는 소망전압으로 풀스윙하여, 고속동작시의 I/O회로의 DC특성이 향상한다. 즉, 동작전압 VCC=3V, 동작주파수 f=33㎒에 있어서, 출력 VCC레벨전압(VOH)을 0.35V 향상시킬 수 있었다. 이와 같이 타신호출력회로1의 고속동작시의 출력신호(S3)의 전압(VOH)특성이 향상하여, I/O단자의출력처 레시버에서의 오동작 방지를 실현할 수 있다.

도3에서는 생략되어 있지만, 상기 IIC버스 인터페이스 이네이블 비트에 대응한 제어신호(C1)에 의해, IIC버스 대응 출력회로2가 출력유효, 타신호출력회로1이 출력무효인 경우, 상기 제어신호(C1)는 VCC레벨이 된다. 이 때문에, 인버터회로(IN)의 출력신호가 로레벨로 되어, N채널형의 스위치 MOSFET(Q2)는 오프상태가 되고, IIC버스 대응 출력회로2는 IIC버스 사양에 대응한 구성으로 되므로, IIC버스 특성에 변화는 없으며, 상기 미러용량(C)이나 저항(R) 등에 의해 정해진 하강 슬로프·컨트롤된 출력신호(S3)를 얻을 수 있다.

도4에는, 상기 도1의 타신호출력회로1과 IIC버스 대응 출력회로2의 다른 일실시예의 회로도가 나타나 있다. 이 실시예에서는, IIC버스 대응 출력회로2에 있어서, 출력 MOSFET(Q1)의 드레인의 미러용량(C)의 일단과의 사이에, N채널형 MOSFET(Q3)와 P채널형 MOSFET(Q4)로 이루어지는 CMOS 스위치가 삽입된다. 상기 N채널형 MOSFET(Q3)의 게이트에는, 제어신호(C1)가 공급되며, 이러한 제어신호(C1)가 인버터회로(IN)를 통해서 P채널형 MOSFET(Q4)의 게이트에 전달된다.

상기와 같이 IIC버스 컨트롤 레지스터의 IIC버스 인터페이스 이네이블 비트에 의해, 신호(S2)가 하이레벨로 고정되어 IIC버스 대응 출력회로2가 출력무효로 될때, 타신호출력회로1은 출력유효가 되며, 상기 신호(S1)의 레벨이 VCC에서 GND레벨로 변화했을 때, 출력신호(S3)는 로레벨에서 하이레벨로 변화한다. 상기 IIC버스 인터페이스 이네이블 비트에 대응한 제어신호(C1)의 로레벨에 의해, N채널형 MOSFET(Q3)가 오프상태로, 인버터회로(IN)의 출력신호가 하이레벨로 되어 P채널형MOSFET(Q4)가 오프상태로 되며, 미러용량(C)과 출력 MOSFET(Q1)의 드레인과의 전달경로가 차단된다.

이와 같은 전달경로의 차단에 의해, 게이트전압(VB)의 부상(ΔVB)이 발생하지 않고, 출력 MOSFET(Q1)의 게이트전압(VB)은, 구동회로(DV)의 출력신호(VA)의 로레벨에 대응하여 접지전위를 유지한다. 그 때문에, 오픈 드레인의 출력 MOSFET(Q1)는 오프상태를 유지하고, 타신호출력회로1에 의한 출력신호(S3)에서 전압강하는 발생하지 않고, 소망전압으로 풀스윙하는 것으로 된다.

상기 IIC버스 인터페이스 이네이블 비트에 대응한 제어신호(C1)에 의해, IIC버스 대응 출력회로2가 출력유효, 타신호출력회로1이 출력무효인 경우, 상기 제어신호(C1)는 VCC레벨로 된다. 이 때문에, N채널형 MOSFET(Q3)가 온상태로, 인버터회로(IN)의 출력신호가 로레벨로 되어 P채널형 MOSFET(Q4)가 온상태로 되며, 미러용량(C)과 출력 MOSFET(Q1)의 드레인과의 전달경로가 형성된다, 이 때문에, IIC버스 대응 출력회로2는 IIC버스 사양에 대응한 구성으로 되므로, IIC버스 특성에 변화는 없으며, 상기 미러용량(C)이나 저항(R) 등에 의해 정해진 하강 슬로프·컨트롤된 출력신호(S3)를 얻을 수 있다.

도5에는, 상기 도1의 타신호출력회로1과 IIC버스 대응 출력회로2의 다른 일실시예의 회로도가 나타나 있다. 이 실시예에서는, IIC버스 대응 출력회로2에 있어서, 저항(R)의 양단에 P채널형 MOSFET(Q5)와 N채널형 MOSFET(Q6)로 이루어지는 CMOS 스위치가 삽입된다. 상기 P채널형 MOSFET(Q5)의 게이트에는, 제어신호(C1)가 공급되며, 이러한 제어신호(C1)가 인버터회로(IN)를 통해서 N채널형 MOSFET(Q6)의게이트에 전달된다.

상기와 같이 IIC버스 컨트롤 레지스터의 IIC버스 인터페이스 이네이블 비트에 의해, 신호(S2)가 하이레벨로 고정되어 IIC버스 대응 출력회로2가 출력무효로 될때, 타신호출력회로1은 출력유효로 되며, 상기 신호(S1)의 레벨이 VCC에서 GND레벨로 변화했을 때, 출력신호(S3)는 로레벨에서 하이레벨로 변화한다. 상기 IIC버스 인터페이스 이네이블 비트에 대응한 제어신호(C1)의 로레벨에 의해, P채널형 MOSFET(Q5)가 온상태로, 인버터회로(IN)의 출력신호가 하이레벨로 되어 N채널형 MOSFET(Q6)가 온상태로 되며, 저항(R)의 양단이 단락되어, 실질적으로 걸리는 저항(R)이 저(低)저항치로 치환된다.

이와 같은 저항(R)의 단락에 의해, 게이트전압(VB)의 부상(ΔVB)이 상기 저저항의 MOSFET(Q5, Q6)를 통해서 순간에 구동회로(DV)의 출력전압(VA)에 대응한 GND레벨로 되며, 오픈 드레인의 출력 MOSFET(Q1)는 오프상태를 유지한다. 그 때문에, 타신호출력회로1에 의한 출력신호(S3)에서 전압강하는 발생하지 않게 되어, 소망전압으로 풀스윙하는 것으로 된다.

상기 IIC버스 인터페이스 이네이블 비트에 대응한 제어신호(C1)에 의해, IIC버스 대응 출력회로2가 출력유효, 타신호출력회로1이 출력무효인 경우, 상기 제어신호(C1)는 VCC레벨이 된다. 이 때문에, P채널형 MOSFET(Q5)가 오프상태로, 인버터회로(IN)의 출력신호가 로레벨로 되어 N채널형 MOSFET(Q6)가 오프상태로 되며, 미러용량(C)에 대해 저항(R)이 직렬로 삽입된다. 이 때문에, IIC버스 대응 출력회로2는 IIC버스 사양에 대응한 구성으로 되므로, IIC버스 특성에 변화는 없으며, 상기미러용량(C)이나 저항(R) 등에 의해 정해진 하강 슬로프·컨트롤된 출력신호(S3)를 얻을 수 있다.

도6에는, 상기 도1의 타신호출력회로1과 IIC버스 대응 출력회로2의 다른 일실시예의 회로도가 나타나 있다. 이 실시예에서는, IIC버스 대응 출력회로2의 변형예에 마추어져 있으며, 상기 도2의 실시예의 저항(R)이 R1과 R2로 치환된다. 즉, 구동회로(DV)를 구성하는 N채널형 MOSFET(Q7)의 드레인과 미러용량(C)과 출력 MOSFET(Q1)의 게이트의 접속점과의 사이에 저항(R1)이 설치되며, P채널형 MOSFET(Q8)의 드레인과 미러용량(C)과 출력 MOSFET(Q1)의 게이트의 접속점과의 사이에 저항(R2)이 설치된다. 저항(R=R1=R2)과 같이 저항치가 설정된다. 다른 구성은, 상기 도2의 실시예와 동일하다.

도7에는, 상기 도1의 타신호출력회로1과 IIC버스 대응 출력회로2의 또 다른 일실시예의 회로도가 나타나 있다. 이 실시예에서는, 타신호출력회로의 구체적 회로가 나타나 있다. 이 실시예에서는, 타신호출력회로는, N채널형 MOSFET(Q9)로 이루어지는 오픈 드레인의 출력회로로 구성된다. 이와 같은 오픈 드레인의 출력 MOSFET(Q9)를 이용한 경우에는, 상기와 같이 입력신호(S1)를 로레벨로 고정함으로써, 이러한 출력회로의 동작을 무효로 할 수 있다.

응용예로서, 이 실시예와 같은 오픈 드레인 접속의 버스배선으로 한 경우에는, IIC버스 대응 출력회로2가 출력무효, 출력회로의 출력유효한 경우로, 신호(S1)가 로레벨일 때, 이러한 출력 MOSFET(Q9)가 오프상태로 되며, 출력신호(S3)는 풀업저항(RL)에 의해 VCC레벨로 되는 것이 기대된다. 만약, IIC버스 대응 출력회로에 N채널형 MOSFET(Q2)를 부가하지 않는 회로에서는 오픈 드레인의 출력 MOSFET(Q1)가 미러용량(C)에서의 커플링에 의해 원치않게 온상태가 되어, 출력신호(S3)가 소망전압에 대해 강하된 전압이 된다는 문제를 발생하게 하는 것이다.

도8에는, 본 발명의 일실시예를 설명하기 위한 IIC버스 접속도가 나타나 있다. 이 실시예에서는, 상기와 같이 제어신호(C1)에 의해, 타신호출력회로의 동작이 무효로 되어, IIC버스에서의 시스템이 구성된다. 즉, 시리얼·클럭·라인(SCL)과, 시리얼·데이터·라인에는 풀업저항이 설치되어, 복수의 디바이스(1 내지 3)가 접속된다. 이들 복수의 디바이스(1 내지 3) 중, 상기 IIC버스 컨트롤 레지스터의 설정에 의해, 하나가 마스터가 되며, 다른것은 슬레이브가 된다. IIC버스 사양에서 정해진 순서에 의해, 상기 마스터 디바이스는 IIC버스를 획득하고, 시리얼 클럭에 동기하여 슬레이브 디바이스의 어드레스, 데이터를 송출한다. 어드레스, 데이터는 8비트 단위를 취하며, 8비트(1바이트)의 어드레스, 데이터 전송마다 1비트분의 액크놀리지(ACK)가 삽입된다.

이 실시예와 같은 IIC버스 대응의 시스템을 구성하는 것 외, 같은 디바이스( 1 내지 3)를 이용하여, IIC버스 대응 이외의 타신호레벨로의 데이터의 전송을 행하도록 할 수 있다. 실제적으로는, 같은 디바이스(1 내지 3)에 있어서, 어느 시간대에서는 IIC버스 대응의 데이터전송을 행하며, 다른 시간대에서는 타신호출력회로에서의 데이터전송을 행한다고 하는 것에 각별한 이점이 없는 한, 시스템을 구성할 때에, 그 시스템에서 사용되는 버스가 IIC버스인지 그 이외의 것인지 어느 하나로 정해진다.

이 실시예의 반도체장치를 이용한 경우에는, 본 발명에 관한 IIC버스 대응 인터페이스를 가지는 복수의 디바이스와, 그 이외의 입출력 인터페이스만을 가지는 복수의 디바이스를 공통의 버스에 접속할 수도 있다. 이 경우, 버스는 IIC버스 대응 인터페이스를 가지는 복수의 디바이스에서의 데이터 수수를 행할 때와, 그 이외의 입출력 인터페이스를 가지는 복수의 디바이스에서의 데이터 수수를 행할 때와 같이 시분할적으로 사용된다. IIC버스 이외의 입출력 인터페이스를 가지는 복수의 디바이스에서의 데이터 수수를 행할 때, 본 발명에 관한 IIC버스 대응 인터페이스의 출력소자는, 상기와 같은 미러용량에 의해 타신호출력동작에 의해 잘못하여 온상태로 되지 않기 때문에, 상기 IIC버스 이외의 입출력 인터페이스를 가지는 복수의 디바이스에서의 데이터 수수의 장해가 되지 않는다.

도9에는, 본 발명에 관한 정보처리 시스템의 일실시예의 블럭도가 나타나 있다. 마이크로 컴퓨터용 칩(10)은, 프로세서 유닛(CPU), ROM 유닛(ROM), RAM 유닛(RAM), 타이머 유닛(TIM), A/D변환 유닛(A/D), 시리얼·커뮤니케이션·인터페이스·유닛(SCI), 데이터 입출력회로 유닛(I/O)등을 동일 반도체기판에 탑재한 구성으로 되어 있다. 이들의 각 유닛 사이는, 데이터 버스(18A)나 어드레스 버스(18B)를 개재하여 상호 접속되어 있다. 프로세서 유닛(CPU)은, 주로, 중앙처리부, 제어회로부 및 연산회로부 등으로 구성되어 있다. 이와 같이 구성된 마이크로 컴퓨터용 칩(10)은, 예컨대 ROM 유닛(ROM)에 저장된 프로그램에 의해 동작한다.

EEPROM용 칩(20)은, 시리얼·커뮤니케이션·인터페이스·유닛(SCI) 및 불휘발성 기억유닛(EEPROM) 등을 동일 반도체기판에 탑재한 구성으로 되어 있다. 시리얼·커뮤니케이션·인터페이스·유닛(SCI)에는, 제어논리회로나 디바이스 어드레스 메모리 레지스터나 비교회로가 포함된다.

EEPROM용 칩(20)은, 복수의 본딩패드 중에, 신호용 단자인 시리얼 데이터(SDA)용 본딩패드(21A) 및 시리얼 클럭(SCL)용 본딩패드(21B)를 가지고 있다. 마이크로 컴퓨터용 칩(10)은, 복수의 본딩패드 중에, 신호용 단자인 시리얼 데이터(SDA)용 본딩패드(11A) 및 시리얼 클럭(SCL)용 본딩패드(11B)를 가지고 있다.

EEPROM용 칩(20)의 SDA용 본딩패드(21A)는 신호전달경로(25A)를 통해서 마이크로 컴퓨터용 칩(10)의 SDA용 본딩패드(11A)에 전기적으로 접속되며, EEPROM용 칩(20)의 SCL용 본딩패드(21B)는 신호전달경로(25B)를 통해서 마이크로 컴퓨터용 칩(10)의 SCL용 본딩패드(11B)에 전기적으로 접속된다.

EEPROM용 칩(20)의 불휘발성 기억유닛(EEPROM)은, 마이크로 컴퓨터용 칩(10)의 동작에 의해 시리얼 데이터가 기록된다. 즉, EEPROM용 칩(20)의 불휘발성 기억유닛(EEPROM)은, 마이크로 컴퓨터용 칩(10)의 프로세서 유닛(제어회로)으로부터의 제어신호에 의해 기록동작 및 판독동작이 제어된다. 또한, 신호용 전달경로(25A 및 25B)는, 상기 내부 리드부 및 2개의 본딩 와이어로 구성되어 있다. 즉, 마이크로 컴퓨터용 칩(10)상에 EEPROM용 칩(20)이 적층구조로 설치되어, 같은 수지밀봉체로 밀봉된다. 그러므로, 마이크로 컴퓨터용 칩(10)상에 EEPROM용 칩(20)이 대응하는 단자끼리는, 본딩 와이어를 통해서 내부 리드부에 각각 전기적으로 접속되어 있다.

즉, 마이크로 컴퓨터용 칩(10)과 EEPROM용 칩(20)과의 전기적인 접속은, 상기 수지밀봉체의 내부에 있어서, 리드(2)의 이너부 및 2개의 본딩 와이어에 의해행해지고 있다. 이와 같은 구성으로 함으로써, 마이크로 컴퓨터용 칩(10)에 맞추어 개발된 리드 프레임을 그대로 사용할 수 있으므로, 마이크로 컴퓨터용 칩(10)의 품종마다 리드 프레임을 새롭게 개발할 필요가 없다. 또, EEPROM용 칩(20)과 전기적으로 접속하기 위한 EEPROM용 본딩패드를 설치한 마이크로 컴퓨터용 칩(10)을 품종마다 개발할 필요도 없다.

시리얼 데이터신호는, 마이크로 컴퓨터용 칩(10)의 SDA용 본딩패드(11A)에서 출력되어, 본딩 와이어(16), 리드(2), 본딩 와이어(16)를 통해서 EEPROM용 칩(20)의 SDA용 본딩패드(21A)에 입력된다. 시리얼 클럭신호는, 마이크로 컴퓨터용 칩(10)의 SCL용 본딩패드(11B)에서 출력되어, 본딩 와이어(16), 리드(2), 본딩 와이어(16)를 통해서 EEPROM용 칩(20)의 SCL용 본딩패드(21B)에 입력된다.

이 실시예에서는, 2개의 EEPROM1과 EEPROM2를 구비한다. 1개의 EEPROM1은, 상기 도14에 나타내는 바와 같이 마이크로 컴퓨터용 칩(10)과 적층구조로 설치되어, 일체적으로 밀봉된다. 이것에 대해, 사선을 그은 EEPROM2는, 외부의 확장용 메모리가 된다. EEPROM1과 EEPROM2는, 같은 반도체칩으로 구성되며, EEPROM1은 상기와 같이 마이크로 컴퓨터용 칩(10)과 적층구조로 되는 것에 비해, EEPROM2는, 단체로 1개의 반도체장치가 된다. 이와 같은 확장용 EEPROM2는, 상기 11과 같은 실장기판 상에 실장되어, IIC버스와 접속된다. 상기 EEPROM2는, 다른 SRAM이나 DRAM과 같은 다른 메모리, LCD 드라이브 등이라도 좋다.

특히 제한되지 않지만, 상기 마이크로 컴퓨터용 칩(10), EEPROM1과 EEPROM2 등은, 파워 온 리셋트회로가 설치되어 있으며, 그것에 의해 형성된 파워 온 리셋트신호를 받아, 제어회로(SCI)에서 내부에 기억된 상기 IIC버스 인터페이스 이네이블 비트를 판독하여, 그것을 상기 IIC버스 컨트롤 레지스터에 세트한다. 이 내부기억정보는, 예컨대 퓨즈의 절단의 유무에 의해 설정되어도 좋으며, EEPROM에서는 EEPROM의 메모리셀을 이용해도 좋다.

상기 마이크로 컴퓨터용 칩(10)에서는, 리셋트와 상기 파워 온 리셋트 등에 의한 초기 설정동작에 있어서, 상기 IIC버스 인터페이스 이네이블 비트의 설정이 행해지도록 되어도 좋다. 이외, 각 디바이스에서 빈단자가 존재하면, 그것을 이용하여, 그것에 하이레벨/로레벨을 고정적으로 공급하여, 상기 IIC버스 대응 출력회로와 그 이외의 출력회로의 유효/무효를 설정하는 것이라도 좋다.

이상 설명한 바와 같이, 본 실시형태에 의하면 이하의 효과를 얻을 수 있다.

(1) 제어신호에 의해 IIC버스와 같은 버스에 적합한 입출력 인터페이스회로의 동작의 유효/무효를 지시하고, 상기 제어신호에 의한 동작무효에 응답하며, 상기 입출력 인터페이스회로에 대응된 외부단자에서의 전압변화에 관계없이 상기 입출력 인터페이스회로에 포함되는 출력소자를 오프상태로 유지시킴으로써, 상기 입출력 인터페이스회로가 접속되는 외부단자에, 그 이외의 타신호출력회로에 의한 신호전달을 행할 수 있다는 효과를 얻을 수 있다.

(2) 상기 외부단자에는, 상기 IIC버스에 적합한 입출력 인터페이스회로와는 다른 인터페이스에 대응한 출력회로의 출력단자를 접속하고, 상기 제어신호가 한쪽의 레벨에 있을 때, 상기 입출력 인터페이스회로의 동작을 유효/상기 출력회로의 동작을 무효로 하며, 상기 제어신호가 다른쪽의 레벨에 일을 때, 상기 입출력 인터페이스회로의 동작을 무효/상기 출력회로의 동작을 유효로 함으로써, 간단한 구성으로 사용이 편한 반도체장치를 실현할 수 있다는 효과를 얻을 수 있다.

(3) 상기에 덧붙여, 상기 IIC버스에 적합한 입출력 인터페이스회로에 IIC버스 컨트롤 레지스터를 설치하고, 상기 IIC버스 컨트롤 레지스터에 설치되는 특정비트에 의해 상기 제어신호를 형성함으로써, 간단한 구성으로 다양한 데이터의 전송이 가능하게 된다는 효과를 얻을 수 있다.

(4) 상기에 덧붙여, 상기 제어회로로서, 상기 제어신호를 받아 상기 출력소자의 입력단자에 오프상태에 대응한 고정레벨을 공급하는 스위치 소자를 이용함으로써, 간단하게 더욱이 안정적으로 상기 출력회로의 동작을 보증할 수 있다는 효과를 얻을 수 있다.

(5) 상기에 덧붙여, 상기 제어회로로서, 상기 제어신호를 받아 상기 출력소자의 출력단자와 용량소자의 일단 또는 용량소자의 타단과 상기 출력소자의 입력단자와의 사이의 신호경로를 차단하는 스위치 소자를 이용함으로써, 간단하게 더욱이 안정적으로 상기 출력회로의 동작을 보증할 수 있다는 효과를 얻을 수 있다.

(6) 상기에 덧붙여, 상기 제어회로로서, 상기 제어신호를 받아 상기 출력소자의 입력단자에 구동신호를 전달하는 저항소자의 양단을 단락하는 스위치 소자를 이용함으로써, 간단하게 더욱이 안정적으로 상기 출력회로의 동작을 보증할 수 있다는 효과를 얻을 수 있다.

(7) 마이크로 프로세서와 그 주변회로를 포함하고, IIC버스와 같은 버스에 적합한 입출력 인터페이스회로와, 상기 IIC버스와 같은 버스에 적합한 입출력 인터페이스회로와는 다른 인터페이스에 대응한 출력회로를 설치하여, 상기 입출력 인터페이스회로의 입출력단자와 출력회로의 출력단자를 공통의 외부단자에 접속하고, 상기 입출력 인터페이스회로에 포함되는 출력소자를 오프상태로 유지시키는 제어회로를 설치하여, 소정의 제어신호가 한쪽의 레벨에 있을 때, 상기 입출력 인터페이스회로의 동작을 유효로 하고, 상기 출력회로의 동작을 무효로 하며, 상기 제어신호가 다른쪽의 레벨에 있을 때, 상기 입출력 인터페이스회로의 동작을 무효로 하며, 상기 출력회로의 동작을 유효, 또 상기 제어회로에 의해 입출력 인터페이스회로에 포함되는 출력소자를 오프상태로 유지시킴으로써, 간단한 구성으로 다양한 시스템에 탑재 가능한 마이크로 프로세서를 포함하는 반도체장치를 실현할 수 있다는 효과를 얻을 수 있다.

(8) 상기에 덧붙여, 상기 IIC버스에 적합한 입출력 인터페이스회로에 IIC버스 컨트롤 레지스터를 설치하고, 상기 IIC버스 컨트롤 레지스터에 설치되는 특정비트에 의해, 상기 제어신호를 형성함으로써, 간단한 구성으로 다양한 데이터의 전송이 가능하게 된다는 효과를 얻을 수 있다.

(9) 상기에 덧붙여, 상기 IIC버스 컨트롤 레지스터에 대해, 전원투입시 또는 리셋트 동작시에 발생되는 신호에 의해 상기 특정비트의 설정을 행하도록 함으로써, 시스템에 적합하게 자동적으로 동작모드의 설정을 행하도록 할 수 있다는 효과를 얻을 수 있다.

이상, 본 발명자에 의해 행해진 발명을, 상기 실시형태에 의거하여 구체적으로 설명했으나, 본 발명은, 상기 실시형태에 한정되는 것이 아니라, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능하다. 타신호출력회로는, CMOS 출력회로 등 어떤것이라도 좋다. 출력소자는, MOSFET 이외에 바이폴라형 트랜지스터라도 좋다. 본 발명은, IIC버스 대응 인터페이스회로를 탑재한 각종 반도체장치에 이용할 수 있다.

본원에서 개시되는 발명중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 하기와 같다. 제어신호에 의해 IIC버스와 같은 버스에 적합한 입출력 인터페이스회로의 동작의 유효/무효를 지시하고, 상기 제어신호에 의한 동작무효에 응답하며, 상기 입출력 인터페이스회로에 대응된 외부단자에서의 전압변화에 관계없이 상기 입출력 인터페이스회로에 포함되는 출력소자를 오프상태로 유지시킴으로써, 상기 입출력 인터페이스회로가 접속되는 외부단자에, 그 이외의 타신호출력회로에 의한 신호전달을 행할 수 있다.

Claims

제1 단자와,

상기 제1 단자에 결합되어 이루어지며, 그 신호출력 상태에서 상기 제1 단자에 신호의 변화속도가 제한된 출력신호를 부여하는 출력회로와,

제어회로를 구비하여 이루어지고,

상기 출력회로는, 상기 신호의 변화속도를 제한하는 변화속도 제한요소를 포함하여 이루어지며,

상기 제어회로는, 상기 변화속도 제한요소에 의한 상기 제1 단자의 신호의 변화속도에의 관여를, 제어신호에 의거하여 해제하도록 구성되어 이루어지는 것을 특징으로 하는 반도체장치.
제 1 항에 있어서,

상기 출력회로는, 그 드레인에 의해 상기 제1 단자에 신호를 부여하는 출력 MOSFET를 구비하고,

상기 변화속도 제한요소는, 상기 제1 단자의 신호변화속도를 제한하는 용량소자를 구비하여 이루어지며,

상기 제어회로는, 상기 용량소자에 의한 신호변화속도제한을 해제하는 스위치 소자를 구비하여 이루어지는 것을 특징으로 하는 반도체장치.
제 2 항에 있어서,

상기 변화속도 제한요소는, 상기 출력 MOSFET의 드레인·게이트 사이에 결합되는 용량소자를 구비하여 이루어지며,

상기 제어회로를 구성하는 스위치 소자는, 그 스위치 동작에 의해 상기 출력 MOSFET의 게이트를 기준전위로 강제(强制)하는 스위치 MOSFET로 이루어지는 것을 특징으로 하는 반도체장치.
제 3 항에 있어서,

상기 제1 단자를 통해서 입력신호를 받는 입력회로를 더 구비하여 이루어지는 것을 특징으로 하는 반도체장치.
IIC버스에 적합한 입출력 인터페이스회로로서, 신호출력 상태에서 전압변화속도가 제한된 출력신호를 대응하는 단자에 부여하는 입출력 인터페이스회로와,

제어신호에 대응하고, 상기 단자에서의 전압변화에 관계없이 상기 입출력 인터페이스회로에 포함되는 출력소자를 오프상태로 하게하는 제어회로를 구비하여 이루어지는 것을 특징으로 하는 반도체장치.
제 5 항에 있어서,

상기 단자에는, 상기 IIC버스에 적합한 입출력 인터페이스회로와는 다른 인터페이스에 대응한 출력회로의 출력단자가 접속되고,

상기 입출력 인터페이스회로의 신호출력동작이 유효로 됨과 동시에 상기 출력회로의 신호출력동작이 무효가 되는 하나의 동작상태와, 상기 입출력 인터페이스회로의 신호출력동작이 무효로 됨과 동시에 상기 출력회로의 신호출력동작이 유효가 되는 다른 동작상태를 가지도록 되어 있으며,

상기 입출력 인터페이스회로는, 상기 출력회로의 동작이 유효로 되는 상기 다른 동작상태에서 상기 제어신호에 의해 상기 출력소자가 상기 오프상태로 하게하는 것을 특징으로 하는 반도체장치.
제 6 항에 있어서,

상기 IIC버스에 적합한 입출력 인터페이스회로는, 레지스터를 구비하고, 상기 레지스터에 설정되는 특정 비트에 의해, 상기 제어신호가 형성되는 것을 특징으로 하는 반도체장치.
제 7 항에 있어서,

상기 레지스터는, 버스 컨트롤 레지스터로 이루어지는 것을 특징으로 하는 반도체장치.
제 8 항에 있어서,

상기 제어회로는, 상기 제어신호를 받아 상기 출력소자의 입력단자에 오프상태에 대응한 고정레벨을 공급하는 스위치 소자에 의해 구성되는 것을 특징으로 하는 반도체장치.
제 8 항에 있어서,

상기 제어회로는, 상기 제어신호를 받아 상기 출력소자의 출력단자와 용량소자의 일단 또는 용량소자의 타단과 상기 출력소자의 입력단자와의 사이의 신호경로를 차단하는 스위치 소자에 의해 구성되는 것을 특징으로 하는 반도체장치.
제 8 항에 있어서,

상기 제어회로는, 상기 제어신호를 받아 상기 출력소자의 입력단자에 구동신호를 전달하는 저항소자의 양단을 단락하는 스위치 소자에 의해 구성되는 것을 특징으로 하는 반도체장치.
마이크로 프로세서와 그 주변회로를 포함하는 반도체장치로서,

제1 버스조건에 적합하는 입출력 인터페이스회로와,

상기 제1 버스조건에 적합하는 입출력 인터페이스회로와는 다른 버스조건에 적합하는 출력회로와,

상기 입출력 인터페이스회로의 입출력단자와 출력회로의 출력단자가 공통으로 접속되는 외부단자와,

상기 입출력 인터페이스회로가 포함되는 출력소자를 오프상태로 하게하는 제어회로를 구비하고,

상기 입출력 인터페이스회로의 신호출력동작이 유효로 되고 또 상기 출력회로의 신호출력동작이 무효가 되는 하나의 동작상태와, 상기 입출력 인터페이스회로의 신호출력동작이 무효로 되고 또 상기 출력회로의 신호출력동작이 유효가 되는 다른 동작상태를 가지도록 되어 있으며,

상기 입출력 인터페이스회로는, 상기 다른 동작상태에서 상기 제어신호에 의해 상기 출력소자가 상기 오프상태로 하게하는 것을 특징으로 하는 반도체장치.
제 12 항에 있어서,

상기 입출력 인터페이스회로는, 레지스터를 구비하고,

상기 레지스터에 설정되는 특정비트에 의해, 상기 제어신호가 형성되는 것을 특징으로 하는 반도체장치.
제 13 항에 있어서,

상기 레지스터는, 전원투입시 또는 리셋트시에 발생되는 신호에 의해 상기 특정비트의 설정이 행해지는 것을 특징으로 하는 반도체장치.
제 14 항에 있어서,

상기 제1 버스조건은, IIC버스 조건에 적합하는 것이며,

상기 레지스터는, IIC버스 컨트롤 레지스터로 이루어지는 것을 특징으로 하는 반도체장치.