JP3926996B2 - ホルダ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は例えばＣＰＵ内のデータバスに適用され、信号配線の電位を保持するホルダ回路に関する。
【０００２】
【従来の技術】
１つの半導体チップ内に例えばＣＰＵ等のロジック回路、及びメモリ等が設けられた１チップマイクロプロセッサが知られている。
【０００３】
図４は、この種の半導体装置を示している。チップ内に形成された例えばＣＰＵ１１とメモリ１２は例えば双方向バスとしての信号配線Ｌにより接続されている。ＣＰＵ１１は出力バッファＢＦ１１、入力バッファＢＦ１２を有し、メモリ１２は出力バッファＢＦ１３、入力バッファＢＦ１４を有している。これらバッファＢＦ１１〜ＢＦ１４は通常ＣＭＯＳにより構成されている。信号配線Ｌは出力バッファＢＦ１１、入力バッファＢＦ１２と、出力バッファＢＦ１３、入力バッファＢＦ１４の相互間に接続されている。この信号配線Ｌにはホルダ回路１３が接続されている。このホルダ回路１３は信号配線Ｌの電位を保持する。すなわち、ＣＰＵ１１、メモリ１２の動作において、ＣＰＵ１１及びメモリ１２のいずれからも信号が出力されず信号配線が非活性とされるタイミングがある。この場合、信号配線Ｌはフローティング状態となる。すると、バッファＢＦ１１〜ＢＦ１４を構成するＣＭＯＳのゲート電極がフローティング状態となり、ＰチャネルトランジスタとＮチャネルトランジスタの両方が導通し、貫通電流が発生する。この貫通電流を防止するため、ホルダ回路１３を設けている。すなわち、このホルダ回路１３により信号配線Ｌの電位を保持しておくことによって貫通電流の発生を防止することができる。また、ホルダ回路１３によって浮遊電流を防止することにより、各回路は次の動作に迅速に移ることができる。
【０００４】
図５は、上記ホルダ回路１３の従来の回路構成を示している。図５に示すように、信号配線Ｌ１１を介してＣＰＵ１１、メモリ１２間で信号Ｓ１１が授受される。信号配線Ｌ１１にはホルダ回路１３が設けられている。このホルダ回路１３は信号配線Ｌ１１に並列接続されたインバータ回路ＩＶ１１、ＩＶ１２により構成されている。ホルダ回路１３において信号配線Ｌ１１より信号Ｓ１１がインバータ回路ＩＶ１１に入力される。インバータ回路ＩＶ１１の出力信号Ｓ１２はインバータ回路ＩＶ１２を介し、出力信号Ｓ１３として前記インバータ回路ＩＶ１１に入力されるとともに信号配線Ｌ１１に供給される。Ｌ１２は、上記信号配線Ｌ１１と隣接して設けられた他の信号配線である。この信号配線Ｌ１２と信号配線Ｌ１１との間には、配線間容量などの寄生容量Ｃが存在する。
【０００５】
上記ホルダ回路１３において、前記インバータ回路ＩＶ１２の出力インピーダンスは、インバータ回路ＩＶ１１を駆動する回路（ＣＰＵ１１またはメモリ１２）のそれより高く設定されている。
【０００６】
図６は上記インバータ回路ＩＶ１１、ＩＶ１２の入出力電圧特性を示している。これらインバータ回路ＩＶ１１、ＩＶ１２の特性は同じである。図６に示すように、このインバータ回路の入出力電圧特性は、入力電圧に応じて出力電圧がＨレベルとなるときの閾値電圧と、入力電圧に応じて出力電圧がＬレベルとなるときの閾値電圧は同一の値Ｖｔに設定されている。
【０００７】
上記構成において、信号配線Ｌ１１上の信号Ｓ１１がＨレベルの場合、このホルダ回路１３により信号配線Ｌ１１がＨレベルに保持される。この後、ＣＰＵ１１またはメモリ１２からインバータＩＶ１１に閾値電圧Ｖｔより低い電圧が入力されない限り、ホルダ回路１３は信号配線Ｌ１１をＨレベルに保持し続ける。
【０００８】
同様に、信号配線Ｌ１１上の信号Ｓ１１がＬレベルの場合、このホルダ回路１３により信号配線Ｌ１１がＬレベルに保持される。この後、インバータ回路ＩＶ１１にＣＰＵ１１またはメモリ１２から閾値電圧Ｖｔより高い電圧が入力されない限り、信号配線Ｌ１１はＬレベルに保持され続ける。
【０００９】
【発明が解決しようとする課題】
ところで、上記したように隣接して配置された信号配線Ｌ１１とＬ１２間には寄生容量Ｃが存在する。この寄生容量Ｃは、近年著しく半導体チップの微細化が進み、配線間の距離が狭まることにより容量値が増大し、その影響を無視できなくなっている。
【００１０】
また、上記したようにインバータ回路ＩＶ１２の出力インピーダンスは、インバータ回路ＩＶ１１を駆動する回路のそれより高い。このため、信号配線Ｌ１２の信号の電位が変動したとき、配線間容量Ｃのカップリング動作によって信号配線Ｌ１１の電位は容易に変動する。したがって、ホルダ回路１３が信号配線Ｌ１１をＨレベルに保持していたとき、信号配線Ｌ１２の電位が変動し、信号配線Ｌ１１の電位がインバータ回路ＩＶ１１の閾値電圧Ｖｔより低くなると、インバータ回路ＩＶ１１、ＩＶ１２の出力レベルが反転してしまう。このため、ホルダ回路１３はＨレベルを保持できなくなり、誤動作が生じる。
【００１１】
また、同様にホルダ回路１３が信号配線Ｌ１１をＬレベルに保持していたとき、信号配線Ｌ１２の電位が変動し、信号配線Ｌ１１の電位がインバータ回路ＩＶ１１の閾値電圧Ｖｔより高くなると、インバータ回路ＩＶ１１、ＩＶ１２の出力レベルが反転してしまう。この結果、ホルダ回路１３はＬレベルを保持できなくなり、誤動作が生じる。
【００１２】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、隣接する信号配線の電位が変動しても影響を受けず、確実に信号を保持することが可能なホルダ回路を提供しようとするものである。
【００１４】
【課題を解決するための手段】
本発明のホルダ回路は、保持されるべき信号が供給される配線上に入力端が接続され、第１の信号により制御されるシュミット・インバータ回路と、前記シュミット・インバータ回路と並列に接続され、前記第１の信号と反対の論理の第２の信号により制御される第１のインバータ回路と、入力端が前記シュミット・インバータ回路の出力端及び前記第１のインバータ回路の出力端に接続され、出力端が前記配線に接続された第２のインバータ回路とを有し、前記配線が活性化されているとき前記第１の信号に応じて前記シュミット・インバータ回路がディセーブルとされ、前記第２の信号に応じて前記第１のインバータ回路がイネーブルとされ、前記配線が非活性とされたとき前記第１の信号に応じて前記シュミット・インバータ回路がイネーブルとされ、前記第２の信号に応じて前記第１のインバータ回路がディセーブルとされることを特徴とする。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１６】
（第１の実施形態）
図１は本発明に係るホルダ回路の第１の実施形態を示す回路図である。図１において、１は例えばＣＰＵであり、２は例えばメモリである。これらＣＰＵ１、メモリ２相互間には信号配線Ｌ１が設けられており、この信号配線Ｌ１を介してＣＰＵ１とメモリ２相互間で信号を授受する。信号配線Ｌ１の接続ノードＮ１にはホルダ回路３が接続されている。このホルダ回路３は接続ノードＮ１と並列接続されたシュミット・インバータ回路ＩＶ１とインバータ回路ＩＶ２とにより構成されている。前記シュミット・インバータ回路ＩＶ１の入力端は接続ノードＮ１に接続されている。このインバータ回路ＩＶ１の出力端は１つの閾値電圧を有するインバータ回路ＩＶ２を介して接続ノードＮ１に接続されている。Ｌ２は上記信号配線Ｌ１と隣接して設けられた他の回路等の信号配線である。この信号配線Ｌ２と信号配線Ｌ１との間には例えば配線間容量などの寄生容量Ｃが存在する。尚、信号配線Ｌ１に接続される回路はＣＰＵ１、メモリ２に限定されるものではない。
【００１７】
図２は上記シュミット・インバータ回路ＩＶ１の入出力電圧特性を示している。このシュミット・インバータ回路ＩＶ１は、図２に示すようにヒステリシス特性を有している。すなわち入力電圧のＬレベルを判定するＬレベル閾値電圧ＶｔＬはＨレベルを判定するＨレベル閾値電圧ＶｔＨより高く設定されている。
【００１８】
上記構成のホルダ回路３において、信号配線Ｌ１上の信号Ｓ１をＨレベルに保持する場合、Ｈレベルの信号Ｓ１はシュミット・インバータ回路ＩＶ１に入力される。よって、Ｌレベルの信号Ｓ２がシュミット・インバータ回路ＩＶ１から出力される。このＬレベルの信号Ｓ２はインバータ回路ＩＶ２を介して、Ｈレベルの信号Ｓ３として信号配線Ｌ１に供給されるともに、シュミット・インバータ回路ＩＶ１に入力される。このため、信号配線Ｌ１がＨレベルに保持される。この後、インバータ回路ＩＶ２以外の回路（ＣＰＵ１またはメモリ２）からシュミット・インバータ回路ＩＶ１にＨレベル閾値電圧ＶｔＨより低い電圧が入力されない限り、ホルダ回路はＨレベルの信号を保持し続ける。また、上記Ｈレベル閾値電圧ＶｔＨはＬレベル閾値電圧ＶｔＬより低く設定されている。このため、信号配線Ｌ２上の信号の電位が変動し、寄生容量Ｃのカップリング動作により信号配線Ｌ１の電位が若干低下しても、Ｈレベル閾値電圧ＶｔＨより低くならなければインバータ回路ＩＶ１の出力レベルが反転しない。したがって、信号配線Ｌ１の電位変動に対するインバータＩＶ１の誤動作に対するマージンを大きくできる。
【００１９】
同様に、信号配線Ｌ１上の信号Ｓ１をＬレベルに保持する場合、Ｌレベルの信号Ｓ１がシュミット・インバータ回路ＩＶ１に入力され、Ｈレベルの信号Ｓ２がインバータ回路ＩＶ２に入力される。したがって、Ｌレベルの信号Ｓ３がインバータ回路ＩＶ２より信号配線Ｌ１に供給されるとともに、シュミット・インバータ回路ＩＶ１に入力される。このため、信号配線Ｌ１がＬレベルに保持される。この後、シュミット・インバータ回路ＩＶ１にインバータ回路ＩＶ２以外の回路からＬレベル閾値電圧ＶｔＬより高い電圧が入力されない限り、ホルダ回路はＬレベルの信号を保持し続ける。また、上記Ｌレベル閾値電圧ＶｔＬはＨレベル閾値電圧ＶｔＨより高く設定されている。このため、信号配線Ｌ１の電位が若干上昇しても、Ｌレベル閾値電圧ＶｔＬより高くならなければインバータ回路ＩＶ１の出力レベルが反転しない。したがって、信号配線Ｌ１の電位変動に対するインバータＩＶ１の誤動作に対するマージンを大きくできる。
【００２０】
第１の実施形態によればホルダ回路１３は、Ｈレベル閾値電圧とＬレベル閾値電圧とを有するシュミット・インバータ回路ＩＶ１及び１つの閾値電圧を有するインバータ回路ＩＶ２を有し、シュミット・インバータ回路ＩＶ１の入力端を信号配線Ｌ１に接続している。このため、信号配線Ｌ１の電位が信号配線Ｌ２の電位に応じて変動しても、インバータ回路ＩＶ１の出力レベルが反転することを防止できる。したがって、ホルダ回路３の誤動作を防止することが可能である。
【００２１】
（第２の実施形態）
図３は本発明に係るホルダ回路の第２の実施形態を示す回路図である。第１の実施形態ではホルダ回路の入力部に、閾値電圧に幅を有するシュミット・インバータ回路を使用した。このため、信号配線の電位変化に対応してホルダ回路の出力レベルが反転するまでに遅延時間が生じてしまう。第２の実施形態はこの遅延時間を解消可能としている。
【００２２】
図３に示すように信号配線Ｌ１の接続ノードＮ１にはホルダ回路３ａが接続されている。このホルダ回路３ａはイネーブル信号ＥＮにより制御されるシュミット・インバータ回路ＩＶ３、イネーブル信号ＥＮＢにより制御されるインバータ回路ＩＶ４、及びインバータ回路ＩＶ２により構成されている。イネーブル信号ＥＮとイネーブル信号ＥＮＢは相補信号であり、例えばＣＰＵ１またはメモリ２の動作に同期して発生される。ホルダ回路３ａにおいて、シュミット・インバータ回路ＩＶ３の入力端及びインバータ回路ＩＶ４の入力端は接続ノードＮ１に接続されている。これらシュミット・インバータ回路ＩＶ３の出力端及びインバータ回路ＩＶ４の出力端は、インバータ回路ＩＶ５を介して接続ノードＮ１に接続されている。その他の部分については第１の実施形態と同様であるため同一符号を付し、説明は省略する。
【００２３】
上記構成のホルダ回路３ａにおいて、ＣＰＵ１またはメモリ２より信号Ｓ１が出力され、信号配線Ｌ１が活性化されているとき、イネーブル信号ＥＮによりシュミット・インバータ回路ＩＶ３をディセーブルとし、イネーブル信号ＥＮＢによりインバータ回路ＩＶ４をイネーブルとする。こうすることにより、ホルダ回路３ａの入力部は通常のインバータ回路ＩＶ４のみが接続されることとなるため、信号配線Ｌ１の電位が変化した際、これに対応してホルダ回路３の出力レベルが反転するまでの時間が短くなる。このため、ホルダ回路の動作速度を上げることができる。
【００２４】
一方、ＣＰＵ１、メモリ２のいずれからも信号が出力されない非活性タイミングにおいて、信号配線Ｌ１の信号Ｓ１を保持する場合、イネーブル信号ＥＮによりシュミット・インバータ回路ＩＶ３をイネーブルとし、イネーブル信号ＥＮＢによりインバータ回路ＩＶ４をディセーブルとする。こうすることによって、図１に示す回路と同じ構成となり、第１の実施形態と同様の動作により信号配線Ｌ１の電位が保持される。すなわち、信号配線Ｌ１の電位変動に対するインバータＩＶ１の誤動作に対するマージンを大きくできる。
【００２５】
第２の実施形態によれば、ホルダ回路３ａの入力部をイネーブル信号ＥＮ、ＥＮＢによりそれぞれ制御されるシュミット・インバータ回路ＩＶ３、インバータ回路ＩＶ４により構成し、信号配線Ｌ１に信号が供給されているとき、または信号を保持するときに応じて、イネーブルとされるインバータ回路を切り替えている。このため、信号配線Ｌ１に信号Ｓ１が供給されているときのホルダ回路３ａの動作速度を低下することなく、信号Ｓ１を保持する際のホルダ回路３ａの誤動作を防止できる。
【００２６】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００２７】
【発明の効果】
以上、詳述したように本発明によれば、隣接する信号配線の電位が変動しても影響を受けず、確実に信号を保持することが可能なホルダ回路を提供できる。
【図面の簡単な説明】
【図１】本発明に係るホルダ回路の第１の実施形態を示す回路図。
【図２】シュミット・インバータ回路の入出力電圧特性を示す図。
【図３】本発明に係るホルダ回路の第２の実施形態を示す回路図。
【図４】回路の入出力部及び信号配線を示す図。
【図５】従来のホルダ回路を示す回路図。
【図６】通常のインバータ回路の入出力電圧特性を示す図。
【符号の説明】
１…ＣＰＵ、
２…メモリ、
３…ホルダ回路、
Ｌ１、Ｌ２…信号配線、
ＩＶ１…シュミット・インバータ回路、
ＩＶ２…インバータ回路、
Ｓ１〜Ｓ３…信号、
Ｃ…寄生容量。
【発明の属する技術分野】
本発明は例えばＣＰＵ内のデータバスに適用され、信号配線の電位を保持するホルダ回路に関する。
【０００２】
【従来の技術】
１つの半導体チップ内に例えばＣＰＵ等のロジック回路、及びメモリ等が設けられた１チップマイクロプロセッサが知られている。
【０００３】
図４は、この種の半導体装置を示している。チップ内に形成された例えばＣＰＵ１１とメモリ１２は例えば双方向バスとしての信号配線Ｌにより接続されている。ＣＰＵ１１は出力バッファＢＦ１１、入力バッファＢＦ１２を有し、メモリ１２は出力バッファＢＦ１３、入力バッファＢＦ１４を有している。これらバッファＢＦ１１〜ＢＦ１４は通常ＣＭＯＳにより構成されている。信号配線Ｌは出力バッファＢＦ１１、入力バッファＢＦ１２と、出力バッファＢＦ１３、入力バッファＢＦ１４の相互間に接続されている。この信号配線Ｌにはホルダ回路１３が接続されている。このホルダ回路１３は信号配線Ｌの電位を保持する。すなわち、ＣＰＵ１１、メモリ１２の動作において、ＣＰＵ１１及びメモリ１２のいずれからも信号が出力されず信号配線が非活性とされるタイミングがある。この場合、信号配線Ｌはフローティング状態となる。すると、バッファＢＦ１１〜ＢＦ１４を構成するＣＭＯＳのゲート電極がフローティング状態となり、ＰチャネルトランジスタとＮチャネルトランジスタの両方が導通し、貫通電流が発生する。この貫通電流を防止するため、ホルダ回路１３を設けている。すなわち、このホルダ回路１３により信号配線Ｌの電位を保持しておくことによって貫通電流の発生を防止することができる。また、ホルダ回路１３によって浮遊電流を防止することにより、各回路は次の動作に迅速に移ることができる。
【０００４】
図５は、上記ホルダ回路１３の従来の回路構成を示している。図５に示すように、信号配線Ｌ１１を介してＣＰＵ１１、メモリ１２間で信号Ｓ１１が授受される。信号配線Ｌ１１にはホルダ回路１３が設けられている。このホルダ回路１３は信号配線Ｌ１１に並列接続されたインバータ回路ＩＶ１１、ＩＶ１２により構成されている。ホルダ回路１３において信号配線Ｌ１１より信号Ｓ１１がインバータ回路ＩＶ１１に入力される。インバータ回路ＩＶ１１の出力信号Ｓ１２はインバータ回路ＩＶ１２を介し、出力信号Ｓ１３として前記インバータ回路ＩＶ１１に入力されるとともに信号配線Ｌ１１に供給される。Ｌ１２は、上記信号配線Ｌ１１と隣接して設けられた他の信号配線である。この信号配線Ｌ１２と信号配線Ｌ１１との間には、配線間容量などの寄生容量Ｃが存在する。
【０００５】
上記ホルダ回路１３において、前記インバータ回路ＩＶ１２の出力インピーダンスは、インバータ回路ＩＶ１１を駆動する回路（ＣＰＵ１１またはメモリ１２）のそれより高く設定されている。
【０００６】
図６は上記インバータ回路ＩＶ１１、ＩＶ１２の入出力電圧特性を示している。これらインバータ回路ＩＶ１１、ＩＶ１２の特性は同じである。図６に示すように、このインバータ回路の入出力電圧特性は、入力電圧に応じて出力電圧がＨレベルとなるときの閾値電圧と、入力電圧に応じて出力電圧がＬレベルとなるときの閾値電圧は同一の値Ｖｔに設定されている。
【０００７】
上記構成において、信号配線Ｌ１１上の信号Ｓ１１がＨレベルの場合、このホルダ回路１３により信号配線Ｌ１１がＨレベルに保持される。この後、ＣＰＵ１１またはメモリ１２からインバータＩＶ１１に閾値電圧Ｖｔより低い電圧が入力されない限り、ホルダ回路１３は信号配線Ｌ１１をＨレベルに保持し続ける。
【０００８】
同様に、信号配線Ｌ１１上の信号Ｓ１１がＬレベルの場合、このホルダ回路１３により信号配線Ｌ１１がＬレベルに保持される。この後、インバータ回路ＩＶ１１にＣＰＵ１１またはメモリ１２から閾値電圧Ｖｔより高い電圧が入力されない限り、信号配線Ｌ１１はＬレベルに保持され続ける。
【０００９】
【発明が解決しようとする課題】
ところで、上記したように隣接して配置された信号配線Ｌ１１とＬ１２間には寄生容量Ｃが存在する。この寄生容量Ｃは、近年著しく半導体チップの微細化が進み、配線間の距離が狭まることにより容量値が増大し、その影響を無視できなくなっている。
【００１０】
また、上記したようにインバータ回路ＩＶ１２の出力インピーダンスは、インバータ回路ＩＶ１１を駆動する回路のそれより高い。このため、信号配線Ｌ１２の信号の電位が変動したとき、配線間容量Ｃのカップリング動作によって信号配線Ｌ１１の電位は容易に変動する。したがって、ホルダ回路１３が信号配線Ｌ１１をＨレベルに保持していたとき、信号配線Ｌ１２の電位が変動し、信号配線Ｌ１１の電位がインバータ回路ＩＶ１１の閾値電圧Ｖｔより低くなると、インバータ回路ＩＶ１１、ＩＶ１２の出力レベルが反転してしまう。このため、ホルダ回路１３はＨレベルを保持できなくなり、誤動作が生じる。
【００１１】
また、同様にホルダ回路１３が信号配線Ｌ１１をＬレベルに保持していたとき、信号配線Ｌ１２の電位が変動し、信号配線Ｌ１１の電位がインバータ回路ＩＶ１１の閾値電圧Ｖｔより高くなると、インバータ回路ＩＶ１１、ＩＶ１２の出力レベルが反転してしまう。この結果、ホルダ回路１３はＬレベルを保持できなくなり、誤動作が生じる。
【００１２】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、隣接する信号配線の電位が変動しても影響を受けず、確実に信号を保持することが可能なホルダ回路を提供しようとするものである。
【００１４】
【課題を解決するための手段】
本発明のホルダ回路は、保持されるべき信号が供給される配線上に入力端が接続され、第１の信号により制御されるシュミット・インバータ回路と、前記シュミット・インバータ回路と並列に接続され、前記第１の信号と反対の論理の第２の信号により制御される第１のインバータ回路と、入力端が前記シュミット・インバータ回路の出力端及び前記第１のインバータ回路の出力端に接続され、出力端が前記配線に接続された第２のインバータ回路とを有し、前記配線が活性化されているとき前記第１の信号に応じて前記シュミット・インバータ回路がディセーブルとされ、前記第２の信号に応じて前記第１のインバータ回路がイネーブルとされ、前記配線が非活性とされたとき前記第１の信号に応じて前記シュミット・インバータ回路がイネーブルとされ、前記第２の信号に応じて前記第１のインバータ回路がディセーブルとされることを特徴とする。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１６】
（第１の実施形態）
図１は本発明に係るホルダ回路の第１の実施形態を示す回路図である。図１において、１は例えばＣＰＵであり、２は例えばメモリである。これらＣＰＵ１、メモリ２相互間には信号配線Ｌ１が設けられており、この信号配線Ｌ１を介してＣＰＵ１とメモリ２相互間で信号を授受する。信号配線Ｌ１の接続ノードＮ１にはホルダ回路３が接続されている。このホルダ回路３は接続ノードＮ１と並列接続されたシュミット・インバータ回路ＩＶ１とインバータ回路ＩＶ２とにより構成されている。前記シュミット・インバータ回路ＩＶ１の入力端は接続ノードＮ１に接続されている。このインバータ回路ＩＶ１の出力端は１つの閾値電圧を有するインバータ回路ＩＶ２を介して接続ノードＮ１に接続されている。Ｌ２は上記信号配線Ｌ１と隣接して設けられた他の回路等の信号配線である。この信号配線Ｌ２と信号配線Ｌ１との間には例えば配線間容量などの寄生容量Ｃが存在する。尚、信号配線Ｌ１に接続される回路はＣＰＵ１、メモリ２に限定されるものではない。
【００１７】
図２は上記シュミット・インバータ回路ＩＶ１の入出力電圧特性を示している。このシュミット・インバータ回路ＩＶ１は、図２に示すようにヒステリシス特性を有している。すなわち入力電圧のＬレベルを判定するＬレベル閾値電圧ＶｔＬはＨレベルを判定するＨレベル閾値電圧ＶｔＨより高く設定されている。
【００１８】
上記構成のホルダ回路３において、信号配線Ｌ１上の信号Ｓ１をＨレベルに保持する場合、Ｈレベルの信号Ｓ１はシュミット・インバータ回路ＩＶ１に入力される。よって、Ｌレベルの信号Ｓ２がシュミット・インバータ回路ＩＶ１から出力される。このＬレベルの信号Ｓ２はインバータ回路ＩＶ２を介して、Ｈレベルの信号Ｓ３として信号配線Ｌ１に供給されるともに、シュミット・インバータ回路ＩＶ１に入力される。このため、信号配線Ｌ１がＨレベルに保持される。この後、インバータ回路ＩＶ２以外の回路（ＣＰＵ１またはメモリ２）からシュミット・インバータ回路ＩＶ１にＨレベル閾値電圧ＶｔＨより低い電圧が入力されない限り、ホルダ回路はＨレベルの信号を保持し続ける。また、上記Ｈレベル閾値電圧ＶｔＨはＬレベル閾値電圧ＶｔＬより低く設定されている。このため、信号配線Ｌ２上の信号の電位が変動し、寄生容量Ｃのカップリング動作により信号配線Ｌ１の電位が若干低下しても、Ｈレベル閾値電圧ＶｔＨより低くならなければインバータ回路ＩＶ１の出力レベルが反転しない。したがって、信号配線Ｌ１の電位変動に対するインバータＩＶ１の誤動作に対するマージンを大きくできる。
【００１９】
同様に、信号配線Ｌ１上の信号Ｓ１をＬレベルに保持する場合、Ｌレベルの信号Ｓ１がシュミット・インバータ回路ＩＶ１に入力され、Ｈレベルの信号Ｓ２がインバータ回路ＩＶ２に入力される。したがって、Ｌレベルの信号Ｓ３がインバータ回路ＩＶ２より信号配線Ｌ１に供給されるとともに、シュミット・インバータ回路ＩＶ１に入力される。このため、信号配線Ｌ１がＬレベルに保持される。この後、シュミット・インバータ回路ＩＶ１にインバータ回路ＩＶ２以外の回路からＬレベル閾値電圧ＶｔＬより高い電圧が入力されない限り、ホルダ回路はＬレベルの信号を保持し続ける。また、上記Ｌレベル閾値電圧ＶｔＬはＨレベル閾値電圧ＶｔＨより高く設定されている。このため、信号配線Ｌ１の電位が若干上昇しても、Ｌレベル閾値電圧ＶｔＬより高くならなければインバータ回路ＩＶ１の出力レベルが反転しない。したがって、信号配線Ｌ１の電位変動に対するインバータＩＶ１の誤動作に対するマージンを大きくできる。
【００２０】
第１の実施形態によればホルダ回路１３は、Ｈレベル閾値電圧とＬレベル閾値電圧とを有するシュミット・インバータ回路ＩＶ１及び１つの閾値電圧を有するインバータ回路ＩＶ２を有し、シュミット・インバータ回路ＩＶ１の入力端を信号配線Ｌ１に接続している。このため、信号配線Ｌ１の電位が信号配線Ｌ２の電位に応じて変動しても、インバータ回路ＩＶ１の出力レベルが反転することを防止できる。したがって、ホルダ回路３の誤動作を防止することが可能である。
【００２１】
（第２の実施形態）
図３は本発明に係るホルダ回路の第２の実施形態を示す回路図である。第１の実施形態ではホルダ回路の入力部に、閾値電圧に幅を有するシュミット・インバータ回路を使用した。このため、信号配線の電位変化に対応してホルダ回路の出力レベルが反転するまでに遅延時間が生じてしまう。第２の実施形態はこの遅延時間を解消可能としている。
【００２２】
図３に示すように信号配線Ｌ１の接続ノードＮ１にはホルダ回路３ａが接続されている。このホルダ回路３ａはイネーブル信号ＥＮにより制御されるシュミット・インバータ回路ＩＶ３、イネーブル信号ＥＮＢにより制御されるインバータ回路ＩＶ４、及びインバータ回路ＩＶ２により構成されている。イネーブル信号ＥＮとイネーブル信号ＥＮＢは相補信号であり、例えばＣＰＵ１またはメモリ２の動作に同期して発生される。ホルダ回路３ａにおいて、シュミット・インバータ回路ＩＶ３の入力端及びインバータ回路ＩＶ４の入力端は接続ノードＮ１に接続されている。これらシュミット・インバータ回路ＩＶ３の出力端及びインバータ回路ＩＶ４の出力端は、インバータ回路ＩＶ５を介して接続ノードＮ１に接続されている。その他の部分については第１の実施形態と同様であるため同一符号を付し、説明は省略する。
【００２３】
上記構成のホルダ回路３ａにおいて、ＣＰＵ１またはメモリ２より信号Ｓ１が出力され、信号配線Ｌ１が活性化されているとき、イネーブル信号ＥＮによりシュミット・インバータ回路ＩＶ３をディセーブルとし、イネーブル信号ＥＮＢによりインバータ回路ＩＶ４をイネーブルとする。こうすることにより、ホルダ回路３ａの入力部は通常のインバータ回路ＩＶ４のみが接続されることとなるため、信号配線Ｌ１の電位が変化した際、これに対応してホルダ回路３の出力レベルが反転するまでの時間が短くなる。このため、ホルダ回路の動作速度を上げることができる。
【００２４】
一方、ＣＰＵ１、メモリ２のいずれからも信号が出力されない非活性タイミングにおいて、信号配線Ｌ１の信号Ｓ１を保持する場合、イネーブル信号ＥＮによりシュミット・インバータ回路ＩＶ３をイネーブルとし、イネーブル信号ＥＮＢによりインバータ回路ＩＶ４をディセーブルとする。こうすることによって、図１に示す回路と同じ構成となり、第１の実施形態と同様の動作により信号配線Ｌ１の電位が保持される。すなわち、信号配線Ｌ１の電位変動に対するインバータＩＶ１の誤動作に対するマージンを大きくできる。
【００２５】
第２の実施形態によれば、ホルダ回路３ａの入力部をイネーブル信号ＥＮ、ＥＮＢによりそれぞれ制御されるシュミット・インバータ回路ＩＶ３、インバータ回路ＩＶ４により構成し、信号配線Ｌ１に信号が供給されているとき、または信号を保持するときに応じて、イネーブルとされるインバータ回路を切り替えている。このため、信号配線Ｌ１に信号Ｓ１が供給されているときのホルダ回路３ａの動作速度を低下することなく、信号Ｓ１を保持する際のホルダ回路３ａの誤動作を防止できる。
【００２６】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００２７】
【発明の効果】
以上、詳述したように本発明によれば、隣接する信号配線の電位が変動しても影響を受けず、確実に信号を保持することが可能なホルダ回路を提供できる。
【図面の簡単な説明】
【図１】本発明に係るホルダ回路の第１の実施形態を示す回路図。
【図２】シュミット・インバータ回路の入出力電圧特性を示す図。
【図３】本発明に係るホルダ回路の第２の実施形態を示す回路図。
【図４】回路の入出力部及び信号配線を示す図。
【図５】従来のホルダ回路を示す回路図。
【図６】通常のインバータ回路の入出力電圧特性を示す図。
【符号の説明】
１…ＣＰＵ、
２…メモリ、
３…ホルダ回路、
Ｌ１、Ｌ２…信号配線、
ＩＶ１…シュミット・インバータ回路、
ＩＶ２…インバータ回路、
Ｓ１〜Ｓ３…信号、
Ｃ…寄生容量。
Claims (1)
- 保持されるべき信号が供給される配線上に入力端が接続され、第１の信号により制御されるシュミット・インバータ回路と、
前記シュミット・インバータ回路と並列に接続され、前記第１の信号と反対の論理の第２の信号により制御される第１のインバータ回路と、
入力端が前記シュミット・インバータ回路の出力端及び前記第１のインバータ回路の出力端に接続され、出力端が前記配線に接続された第２のインバータ回路とを有し、
前記配線が活性化されているとき前記第１の信号に応じて前記シュミット・インバータ回路がディセーブルとされ、前記第２の信号に応じて前記第１のインバータ回路がイネーブルとされ、前記配線が非活性とされたとき前記第１の信号に応じて前記シュミット・インバータ回路がイネーブルとされ、前記第２の信号に応じて前記第１のインバータ回路がディセーブルとされることを特徴とするホルダ回路。
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