KR101036511B1 - 입/출력 패드 장치 - Google Patents

입/출력 패드 장치 Download PDF

Info

Publication number
KR101036511B1
KR101036511B1 KR1020040054297A KR20040054297A KR101036511B1 KR 101036511 B1 KR101036511 B1 KR 101036511B1 KR 1020040054297 A KR1020040054297 A KR 1020040054297A KR 20040054297 A KR20040054297 A KR 20040054297A KR 101036511 B1 KR101036511 B1 KR 101036511B1
Authority
KR
South Korea
Prior art keywords
output
input
terminal
enable signal
pad device
Prior art date
Application number
KR1020040054297A
Other languages
English (en)
Other versions
KR20060005488A (ko
Inventor
구인재
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020040054297A priority Critical patent/KR101036511B1/ko
Publication of KR20060005488A publication Critical patent/KR20060005488A/ko
Application granted granted Critical
Publication of KR101036511B1 publication Critical patent/KR101036511B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 입/출력 패드 장치에 관한 것으로써, 특히, 특정 레벨의 신호를 입/출력하기 위한 패드에서 입/출력단에 발생할 수 있는 전압강하를 방지할 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 CMOS(Complementary Metal Oxide Semiconductor)/TTL(Transistor Transistor Logic) 입/출력 패드의 입/출력단에 PMOS트랜지스터와 NMOS트랜지스터가 병렬 연결된 전송게이트를 구비하여 로직 "1"의 전달시 PMOS트랜지스터를 사용하고 로직 "0"의 전달시 NMOS트랜지스터를 사용함으로써 메모리 칩의 출력단에서 발생할 수 있는 전압강하를 방지하고 출력 마진을 향상시킬 수 있도록 한다.

Description

입/출력 패드 장치{Input/output pad device}
도 1은 종래의 입/출력 패드 장치에 관한 구성도.
도 2는 본 발명에 따른 입/출력 패드 장치에 관한 구성도.
도 3은 도 2의 전송게이트에 관한 상세 회로도.
본 발명은 입/출력 패드 장치에 관한 것으로써, 특히, 특정 레벨의 신호를 입/출력하기 위한 패드에서 입/출력단에 발생할 수 있는 전압강하를 방지할 수 있도록 하는 기술이다.
도 1은 종래기술에 따른 CMOS(Complementary Metal Oxide Semiconductor)/TTL(Transistor Transistor Logic) 출력 패드 장치에 관한 구성도이다.
종래의 출력 패드 장치는 낸드게이트 ND1와 3상태 버퍼(3-state buffer;1)를 구비한다. 낸드게이트 ND1는 리드 동작시 또는 테스트 동작시 입력 데이타를 출력단으로 출력하기 위한 제어신호 A,B를 낸드연산하여 인에이블 신호 EN의 활성화 상태를 제어한다. 3상태 버퍼(3-state buffer;1)는 인에이블 신호 EN에 응답하여 입 력신호 IN를 버퍼링하여 출력신호 OUT를 출력포트에 출력한다.
그리고, 도 2는 종래기술에 따른 CMOS(Complementary Metal Oxide Semiconductor)/TTL(Transistor Transistor Logic) 양방향 입/출력 패드 장치에 관한 구성도이다.
종래의 양방향 입/출력 패드 장치는 낸드게이트 ND2, 3상태 버퍼(3-state buffer;2), 버퍼(3), 낸드게이트 ND3을 구비한다.
여기서, 낸드게이트 ND2는 리드 동작시 또는 테스트 동작시 입력 데이타를 출력단으로 출력하기 위한 제어신호 C,D를 낸드연산하여 인에이블 신호 EN의 상태를 제어한다. 3상태 버퍼(3-state buffer;2)는 인에이블 신호 EN에 응답하여 입력신호 IN를 버퍼링하여 출력신호 OUT를 출력포트에 출력한다. 버퍼(3)는 입력포트로부터 인가되는 입력신호를 버퍼링하여 출력한다. 낸드게이트 ND3는 버퍼(3)의 출력과 라이트 동작시 입력 데이타를 제어하기 위한 제어신호 E를 낸드연산하여 출력신호 F의 활성화 상태를 제어한다.
그런데, 상술된 종래의 입/출력 패드 장치의 3상태 버퍼들(3-state buffer;1,2)은 그 내부에 구비된 NMOS트랜지스터를 스위칭시켜서 입력신호를 출력단으로 출력하는 구조를 갖는다. 즉, NMOS트랜지스터의 소스 단자는 출력단에 연결되고 드레인 단자는 전원전압단 VDD에 연결된다.
따라서, 3상태 버퍼들(3-state buffer;1,2)은 NMOS트랜지스터의 턴온시 CMOS 회로의 특성상 트랜지스터의 문턱전압으로 인해 입력 전원전압 VDD에서 0.7V 정도의 전압강하가 발생하게 된다.
예를 들어, 입력전압 레벨이 3.3V를 갖는 입력신호를 출력단으로 출력하고자 할 경우 NMOS트랜지스터의 문턱전압인 0.7V 만큼 전압 강하가 발생하게 되고 출력단을 통해 실질적으로 출력되는 전압은 2.6V 정도가 된다.
또한, 이러한 문제점을 해결하기 위하여 3상태 버퍼(1,2)의 PMOS트랜지스터를 통해 버퍼링을 수행할 경우가 있다. 하지만, 이러한 경우 로직 "0"을 전달하고자 할 때 PMOS트랜지스터의 문턱전압 만큼 전압 레벨이 상승되어 출력단으로 출력되는 문제점이 있다.
이에 따라, 출력단에 출력되는 신호의 전압 레벨은 전압강하가 발생한 만큼 출력 마진이 적어지게 되는 문제점이 있다. 그런데, 이러한 출력단의 마진을 향상시키기 위해 칩의 외부에 추가적인 버퍼를 연결할 경우 추가적인 비용이 발생하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 입/출력 패드의 입/출력단에 PMOS트랜지스터와 NMOS트랜지스터가 병렬 연결된 전송게이트를 구비하여 로직 "1"의 전달시 PMOS트랜지스터를 사용하고 로직 "0"의 전달시 NMOS트랜지스터를 사용함으로써 메모리 칩의 출력단에서 발생할 수 있는 전압강하를 방지할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 입/출력 패드 장치는, 리드 모드시 데이타의 출력을 제어하기 위한 인에이블 신호를 활성화시키는 출력 제어수단; 및 데이타 출력단에 연결된 전송게이트를 구비하여 인에이블 신호의 활성화시 내부 입력신호를 데이타 출력단으로 출력하는 데이타 출력수단을 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 CMOS(Complementary Metal Oxide Semiconductor)/TTL(Transistor Transistor Logic) 출력 패드 장치에 관한 구성도이다.
본 발명은 낸드게이트 ND4, 전송게이트 TG1 및 인버터 IV1를 구비한다.
여기서, 낸드게이트 ND4는 리드 동작시 또는 테스트 동작시 입력 데이타를 출력단으로 출력하기 위한 제어신호 A,B를 낸드연산하여 인에이블 신호 EN의 활성화 상태를 제어한다. 그리고, 전송게이트 TG1는 인에이블 신호 EN에 응답하여 입력전압 Vin을 버퍼링하여 출력전압 Vout을 출력포트에 출력한다. 인버터 IV1는 인에이블 신호 EN를 반전하여 노드 S에 출력한다.
도 4는 본 발명에 따른 CMOS(Complementary Metal Oxide Semiconductor)/TTL(Transistor Transistor Logic) 양방향 입/출력 패드 장치에 관한 구성도이다.
본 발명은 낸드게이트 ND5, 전송게이트 TG2, 인버터 IV2, 버퍼(10) 및 낸드게이트 ND6을 구비한다.
여기서, 낸드게이트 ND5는 리드 동작시 또는 테스트 동작시 입력 데이타를 출력단으로 출력하기 위한 제어신호 C,D를 낸드연산하여 인에이블 신호 EN의 활성 화 상태를 제어한다. 전송게이트 TG2는 인에이블 신호 EN에 응답하여 입력전압 Vin을 버퍼링하여 출력전압 Vout을 출력포트에 출력한다. 인버터 IV2는 인에이블 신호 EN를 반전하여 노드 S에 출력한다. 버퍼(10)는 입력포트로부터 인가되는 입력신호를 버퍼링하여 출력한다. 낸드게이트 ND6는 버퍼(10)의 출력과 라이트 동작시 입력 데이타를 제어하기 위한 제어신호 E를 낸드연산하여 출력신호 F를 출력한다.
도 5는 도 3 및 도 4에 도시된 전송게이트 TG1,TG2에 관한 상세 회로도이다. 여기서, 전송게이트 TG1,TG2는 그 구조가 서로 동일하므로 본 발명에서는 전송게이트 TG1을 그 실시예로써 설명한다.
전송게이트 TG1는 입력전압 Vin 단자와 출력전압 Vout 단자 사이에 병렬 연결된 PMOS트랜지스터 P1와 NMOS트랜지스터 N1를 구비한다. 그리고, 출력전압 Vout 단자와 접지전압단 사이에는 로드(Load) 캐패시터 C가 연결된다.
여기서, PMOS트랜지스터 P1의 게이트 단자는 노드 /S와 연결되어 인에이블 신호 EN에 의해 스위칭 여부가 결정된다. 그리고, NMOS트랜지스터 N1의 게이트 단자는 노드 S와 연결되어 인버터 IV1의 출력에 의해 스위칭 여부가 결정된다.
이러한 구성을 갖는 본 발명의 전송게이트 TG1는 NMOS트랜지스터 N1와 PMOS트랜지스터 P1가 병렬 연결되어 로직 "1"과 로직 "0"이 입력될 경우 0V~VDD 전압 레벨까지 입력 전압의 레벨을 손실하지 않고 출력단으로 전달할 수 있게 된다.
즉, 제어신호 A,B의 제어에 따라 인에이블 신호 EN가 활성화되어 노드 S의 전압 레벨이 하이일 경우, 전송게이트 TG1의 PMOS트랜지스터 P1, NMOS트랜지스터 N1는 모두 턴온된 상태를 유지한다. 이에 따라, 입력신호의 전압 레벨을 손실하지 않고 출력단에 출력할 수 있게 된다.
여기서, 입력단을 통해 인가된 입력전압 Vin의 레벨이 전원전압 VDD 레벨, 즉, 로직 "1"에 해당할 경우 PMOS트랜지스터 P1를 통해 로드 캐패시터 C에 전하가 차지(Charge)된다.
반면에, 입력단을 통해 인가된 입력전압 Vin의 레벨이 로직 "0"에 해당할 경우 NMOS트랜지스터 N1를 통해 로드 캐패시터 C에 저장된 전하가 디스차지(Discharge)되어 출력전압 Vout으로 출력된다.
이상에서 설명한 바와 같이, 본 발명은 메모리 칩의 출력단에서 발생할 수 있는 전압강하를 방지하여 출력 마진을 향상시키고 결과적으로 소자 생산 비용을 절감시킬 수 있도록 하는 효과를 제공한다.

Claims (5)

  1. 리드 모드시 데이타의 출력을 제어하기 위한 인에이블 신호를 활성화시키는 출력 제어수단; 및
    데이타 출력단에 연결된 전송게이트를 구비하여 상기 인에이블 신호의 활성화시 내부 입력신호를 상기 데이타 출력단으로 출력하는 데이타 출력수단을 구비하며,
    상기 전송게이트는,
    입력전압단과 상기 데이타 출력단 사이에 병렬 연결된 PMOS트랜지스터 및 NMOS트랜지스터를 구비하고,
    상기 PMOS트랜지스터 및 상기 NMOS트랜지스터는,
    게이트 단자를 통해 입력되는 상기 인에이블 신호의 활성화시 동시에 턴온됨을 특징으로 하는 입/출력 패드 장치.
  2. 제 1항에 있어서, 상기 데이타 출력수단은 상기 데이타 출력단과 접지전압단 사이에 연결된 로드 캐패시터를 더 구비함을 특징으로 하는 입/출력 패드 장치.
  3. 제 2항에 있어서, 상기 로드 캐패시터는 상기 인에이블 신호의 활성화시 입력전압단의 전압레벨이 전원전압 레벨일 경우 전하를 차지하고, 상기 입력전압단의 전압레벨이 접지전압 레벨일 경우 차지된 전하를 상기 데이타 출력단에 디스차지함을 특징으로 하는 입/출력 패드 장치.
  4. 삭제
  5. 제 1항에 있어서, 상기 데이타 출력수단은 상기 인에이블 신호를 입력받아 반전된 인에이블 신호를 상기 NMOS트랜지스터의 게이트 단자로 출력하는 인버터를 더 구비함을 특징으로 하는 입/출력 패드 장치.
KR1020040054297A 2004-07-13 2004-07-13 입/출력 패드 장치 KR101036511B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040054297A KR101036511B1 (ko) 2004-07-13 2004-07-13 입/출력 패드 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040054297A KR101036511B1 (ko) 2004-07-13 2004-07-13 입/출력 패드 장치

Publications (2)

Publication Number Publication Date
KR20060005488A KR20060005488A (ko) 2006-01-18
KR101036511B1 true KR101036511B1 (ko) 2011-05-24

Family

ID=37117435

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040054297A KR101036511B1 (ko) 2004-07-13 2004-07-13 입/출력 패드 장치

Country Status (1)

Country Link
KR (1) KR101036511B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08251004A (ja) * 1995-03-07 1996-09-27 Matsushita Electron Corp 出力回路
KR20010004578A (ko) * 1999-06-29 2001-01-15 김영환 노이즈 감쇄 회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08251004A (ja) * 1995-03-07 1996-09-27 Matsushita Electron Corp 出力回路
KR20010004578A (ko) * 1999-06-29 2001-01-15 김영환 노이즈 감쇄 회로

Also Published As

Publication number Publication date
KR20060005488A (ko) 2006-01-18

Similar Documents

Publication Publication Date Title
KR100309723B1 (ko) 집적 회로 장치
US7583110B2 (en) High-speed, low-power input buffer for integrated circuit devices
KR20030035987A (ko) 반도체 장치
US6445226B2 (en) Output circuit converting an internal power supply potential into an external supply potential in a semiconductor apparatus
KR100919655B1 (ko) 입출력 회로
US7990189B2 (en) Power-up signal generating circuit and integrated circuit using the same
US5841702A (en) Output circuit for memory device
JPH04229492A (ja) 入力緩衝回路を含む集積回路
JP2003036674A5 (ko)
US20080231336A1 (en) Scan flip-flop circuit with extra hold time margin
JP2001015687A5 (ko)
KR100211149B1 (ko) 반도체 메모리 장치의 데이터 출력버퍼 제어회로
KR101036511B1 (ko) 입/출력 패드 장치
US7315483B2 (en) Circuit for selecting a power supply voltage and semiconductor device having the same
US20080258769A1 (en) Tri-State Circuit Element Plus Tri-State-Multiplexer Circuitry
KR100224764B1 (ko) 로우 어드레스 스트로우브신호 입력버퍼
JP2004336123A (ja) 半導体集積回路
US20070052466A1 (en) Flip-flop with improved operating speed
EP0350943B1 (en) Semiconductor integrated circuit including output buffer
US20040001551A1 (en) Data transmission circuit and method for reducing leakage current
JP3615189B2 (ja) 入出力バッファ回路
JP2009213109A (ja) 入出力回路
US7397281B2 (en) Input/output circuit of semiconductor memory device and input/output method thereof
CN116778985A (zh) 半导体集成电路
JP2005064095A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140421

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160418

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170418

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180418

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190417

Year of fee payment: 9