CN116778985A - 半导体集成电路 - Google Patents

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Abstract

本发明提供一种减少传送线路的消耗电流的半导体集成电路。本发明的半导体集成电路具备：第1电路，具有电平移位晶体管；传送线路，传输从第1电路输出的信号；第2电路，被输入在传送线路传输的信号；及保护电路，连接于传送线路。第1电路连接于被供给第1电压的电源线，将具有比第1电压降低相当于电平移位晶体管的阈值电压的电压的振幅的信号输出到传送线路。保护电路在传送线路的电压上升到特定的设定电压的情况下，使电流从传送线路流出。

Description

半导体集成电路
相关申请
本申请享受以日本专利申请2022-035095号(申请日：2022年3月8日)为基础申请的优先权。本申请通过参考所述基础申请而包括基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体集成电路。
背景技术
在半导体集成电路中，配置于衬底上的电路块相互之间通过信号线连接。在传输输入到电路块的数据及从电路块输出的数据的信号线(以下，也称为“传送线路”)中，数据在高电平与低电平之间重复转换。因此，在传送线路中因电荷充放电引起的消耗电流较大。
发明内容
本发明的实施方式想要解决的问题在于提供一种减少传送线路的消耗电流的半导体集成电路。
实施方式的半导体集成电路具备：第1电路，具有电平移位晶体管；传送线路，传输从第1电路输出的信号；第2电路，输入在传送线路传输的信号；及保护电路，连接于传送线路。第1电路连接于被供给第1电压的电源线，将具有比第1电压降低相当于电平移位晶体管的阈值电压的电压的振幅的信号输出到传送线路。保护电路在传送线路的电压上升到特定的设定电压的情况下，使电流从传送线路流出。
附图说明
图1是表示包含具有第1实施方式的半导体集成电路的非易失性存储器的存储器系统的构成的框图。
图2是表示具有第1实施方式的半导体集成电路的非易失性存储器的构成的框图。
图3A是指示非易失性存储器的读出动作的指令序列的例子。
图3B是关于非易失性存储器的数据读出动作的指令序列的例子。
图4是表示具有第1实施方式的半导体集成电路的非易失性存储器的构成的一部分的框图。
图5是表示第1实施方式的半导体集成电路的构成的电路图。
图6是表示比较例的半导体集成电路的构成的电路图。
图7是表示干扰源电路的配置例的示意图。
图8是表示干扰源电路的配置的另一例的示意图。
图9是表示第2实施方式的半导体集成电路的构成的电路图。
图10是表示第3实施方式的半导体集成电路的构成的电路图。
图11A是用来说明在图9所示的半导体集成电路中，设定传送线路的电压的例子的示意图。
图11B是用来说明在图10所示的半导体集成电路中，设定传送线路的电压的例子的示意图。
图12是表示第4实施方式的半导体集成电路的构成的电路图。
具体实施方式
接下来，参考附图，对实施方式进行说明。在以下说明的附图的记载中，对同一或类似的部分附加同一或类似的符号。附图是示意性的。另外，以下所示的实施方式例示用来将技术思想具体化的装置或方法，并非特定零件的材质、形状、构造、配置等。实施方式能够施加各种变更。
(第1实施方式)
本发明的第1实施方式的半导体集成电路能够应用于例如图1所示的存储器系统包含的非易失性存储器2。非易失性存储器2是非易失地存储数据的半导体存储器。非易失性存储器2具备例如NAND(Not-AND：与非)闪存。存储器控制器1控制非易失性存储器2的动作。主机为例如个人计算机、移动终端等电子机器。
首先，对图1所示的存储器系统进行说明。此外，在以下的说明中，信号DQ＜7：0＞意味着各为1位的信号也就是信号DQ＜0＞、DQ＜1＞、……、DQ＜7＞的集合。信号DQ＜7：0＞是8位的信号。
存储器控制器1接收来自主机的命令，基于接收到的命令控制非易失性存储器2。具体来说，存储器控制器1将从主机指示写入的数据写入非易失性存储器2，从非易失性存储器2读出指示从主机读出的数据并将它发送到主机。非易失性存储器2的写入对象的非易失性存储单元由存储器控制器1指定。以下，也将非易失性存储器2的非易失性存储单元称为“存储单元”。
存储器控制器1与非易失性存储器2将依照存储器控制器1与非易失性存储器2的接口规格的信号经由个别信号线进行收发。在存储器控制器1与非易失性存储器2之间收发的信号是信号/CE、/RB、CLE、ALE、/WE、/RE、RE、/WP、DQ<7：0>、DQS、/DQS等。
信号/CE是用来启用非易失性存储器2的芯片启用信号。信号/RB是表示非易失性存储器2是就绪状态(受理来自外部的命令的状态)，还是忙碌状态(不受理来自外部的命令的状态)的就绪忙碌信号。信号CLE是在信号CLE处于H(High：高)电平之期间对非易失性存储器2通知发送到非易失性存储器2的信号DQ＜7：0＞为指令的指令锁存启用信号。信号ALE是在信号ALE为H电平之期间对非易失性存储器2通知发送到非易失性存储器2的信号DQ＜7：0＞为地址的地址锁存启用信号。信号/WE是指示将发送到非易失性存储器2的信号DQ＜7：0＞提取到非易失性存储器2的写入启用信号。在单数据速率(Single Data Rate、SDR)模式中，指示以信号/WE的上升沿(rising edge)提取发送到非易失性存储器2的作为指令、地址或数据的信号DQ＜7：0＞。另外，在双数据速率(Double Data Rate、DDR)模式中，指示以信号/WE的上升沿提取发送到非易失性存储器2的作为指令或地址的信号DQ＜7：0＞。每当非易失性存储器2接收指令、地址及数据时，信号/WE通过存储器控制器1而确立。
信号/RE是指示存储器控制器1从非易失性存储器2读出信号DQ＜7：0＞的读取启用信号。信号RE是信号/RE的互补信号。例如，为了控制非易失性存储器2输出信号DQ＜7：0＞的时刻，而使用信号/RE及RE。更具体来说，在单数据速率模式中，指示以信号/RE的下降沿(falling edge)对非易失性存储器2输出作为数据的信号DQ＜7：0＞。另外，在双数据速率模式中，指示以信号/RE的下降沿及上升沿对非易失性存储器2输出作为数据的信号DQ＜7：0＞。信号/WP是对非易失性存储器2指示禁止写入数据的写入保护信号。信号DQ＜7：0＞是在非易失性存储器2与存储器控制器1之间收发的数据的实体，包含指令CM、地址ADD、及数据DAT。数据DAT包含写入数据及读出数据。信号DQS是为了控制信号DQ＜7：0＞的非易失性存储器2的动作时刻而使用的数据选通信号。信号/DQS是信号DQS的互补信号。信号DQS及/DQS基于例如信号RE及/RE而产生。更具体来说，在双数据速率模式中，指示以信号DQS的下降沿及上升沿将作为数据的信号DQ＜7：0＞提取到非易失性存储器2。另外，信号DQS在双数据速率模式中，基于信号/RE的下降沿及上升沿而产生，并与作为数据的信号DQ＜7：0＞一起从非易失性存储器2输出。
存储器控制器1具备RAM(Random Access Memory：随机存取存储器)11、处理器12、主机接口13、ECC(Error Checking and Correction：错误检查和订正)电路14、及存储器接口15。RAM11、处理器12、主机接口13、ECC电路14、及存储器接口15彼此由总线16连接。
RAM11暂时存储从主机接收到的用户数据直到将其存储到非易失性存储器2为止，或暂时存储从非易失性存储器2读出的数据直到将其发送到主机为止。RAM11是例如SRAM(Static Random Access Memory：静态随机存取存储器)或DRAM(Dynamic Random AccessMemory：动态随机存取存储器)等通用半导体存储器。
处理器12控制存储器控制器1整体的动作。处理器12为例如CPU(CentralProcessing Unit：中央处理单元)、MPU(Micro Processing Unit：微处理单元)等。处理器12响应例如从主机接收到的数据的读出命令，对非易失性存储器2发行读出命令。所述动作于写入数据的情况也同样。处理器12对存储于RAM11的数据，决定非易失性存储器2的存储区域(存储器区域)。另外，处理器12具有对来自非易失性存储器2的读出数据，执行各种运算的功能。
主机接口13与主机连接，执行依照与主机之间的接口规格的处理。主机接口13将例如从主机接收到的命令及数据传送到处理器12。另外，主机接口13将从非易失性存储器2读出的数据、来自处理器12的响应等发送到主机。
ECC电路14将存储于RAM11的数据编码，产生码字。另外，ECC电路14将从非易失性存储器2读出的码字解码。
存储器接口15经由总线与非易失性存储器2连接，执行与非易失性存储器2的通信。存储器接口15根据处理器12的指示，将指令CMD、地址ADD、及写入数据发送到非易失性存储器2。另外，存储器接口15从非易失性存储器2接收读出数据。
图1中，表示存储器控制器1分别具备ECC电路14与存储器接口15的构成例。然而，ECC电路14可内置于存储器接口15。另外，ECC电路14也可内置于非易失性存储器2。
在从主机接收到写入命令的情况下，存储器系统如下般动作。处理器12使RAM11暂时存储指示写入的数据。处理器12读出存储在RAM11的数据，并输入到ECC电路14。ECC电路14将输入的数据编码，并将码字输入到存储器接口15。存储器接口15将输入的码字写入非易失性存储器2。
在从主机接收到读出命令的情况下，存储器系统如下般动作。存储器接口15将从非易失性存储器2读出的码字输入到ECC电路14。ECC电路14将输入的码字解码，并将解码后的数据存储在RAM11。处理器12将存储在RAM11的数据经由主机接口13发送到主机。
图2是表示非易失性存储器2的构成例的框图。非易失性存储器2具备存储单元阵列21、输入输出电路22、逻辑控制电路24、寄存器26、序列发生器27、电压产生电路28、行译码器30、感测放大器31。此外，非易失性存储器2具备输入输出用焊盘群32、逻辑控制用焊盘群34、及电源输入用端子群35。
存储单元阵列21包含与字线及位线建立关联的多个存储单元(未图示)。
输入输出电路22在与存储器控制器1之间，收发信号DQ＜7：0＞、信号DQS及信号/DQS。输入输出电路22将信号DQ＜7：0＞内的指令CMD及地址ADD传送到寄存器26。另外，输入输出电路22在与感测放大器31之间收发写入数据及读出数据。
逻辑控制电路24从存储器控制器1接收信号/CE、CLE、ALE、/WE、/RE、RE、/WP、/RB。另外，逻辑控制电路24将信号/RB传送到存储器控制器1，并将非易失性存储器2的状态通知外部。
寄存器26保存指令CMD及地址ADD。寄存器26将地址ADD传送到行译码器30及感测放大器31，同时将指令CMD传送到序列发生器27。
序列发生器27接收指令CMD，依照基于接收到的指令CMD的序列控制非易失性存储器2整体。序列发生器27经由例如信号线500，对行译码器30及感测放大器31供给控制信号。例如，也可提供多条信号线500。在所述情况下，多种控制信号从序列发生器27分别经由多条信号线500供给到行译码器30及/或感测放大器31。
电压产生电路28基于来自序列发生器27的指示，产生数据写入、数据读出、及数据抹除等动作需要的电压。基于来自寄存器26的地址，将各种电压从电压产生电路28供给到行译码器30、感测放大器31及存储单元阵列21。
行译码器30从寄存器26接收地址ADD内的块地址及行地址。行译码器30基于块地址选择块，同时基于行地址选择字线。
感测放大器31在读出数据时，感测从存储单元读出到位线的读出数据，并将感测出的读出数据传送到输入输出电路22。感测放大器31在写入数据时，将写入数据经由位线传送到存储单元。
感测放大器31与输入输出电路22之间的数据的传送经由数据总线YIO进行。数据总线YIO包含多条传送线路。写入非易失性存储器2的数据及从非易失性存储器2读出的数据在数据总线YIO中传输。
输入输出用焊盘群32为在非易失性存储器2与存储器控制器1之间进行包含数据的各信号的收发，而具备与信号DQ＜7：0＞及信号DQS、/DQS对应的多个端子(焊盘)。
逻辑控制用焊盘群34为在非易失性存储器2与存储器控制器1之间进行各信号的收发，而具备与信号/CE、CLE、ALE、/WE、/RE、RE、/WP、/RB对应的多个端子(焊盘)。
电源输入用端子群35为从外部对非易失性存储器2供给各种动作电源，而具备输入电源电压Vcc、VccQ、及接地电压Vss的多个端子。电源电压Vcc一般是作为动作电源从外部提供的电路电源电压。例如，电源电压Vcc为2.5V。电源电压VccQ于在存储器控制器1与非易失性存储器2之间收发信号时使用。例如，电源电压VccQ为1.2V。
图3A表示指示非易失性存储器2的读出动作的指令序列的例子。图3B表示来自非易失性存储器2的数据的读出动作相关的指令序列的例子。
如图3A所示，在读出动作时，存储器控制器1一边触发信号/WE，一边对非易失性存储器2发行用来指示读出动作的指令集。用来指示读出动作的指令集包含例如读出指令“00h”、遍历5个周期的地址ADD、及指令“30h”。读出指令“00h”是命令从非易失性存储器2的存储单元阵列21读出数据的指令。指令“30h”是命令开始读出动作的指令。非易失性存储器2接收到指令“30h”时，开始来自存储单元阵列21的数据的读出动作，将信号/RB设为L电平，通知存储器控制器1非易失性存储器2为忙碌状态。在来自存储单元阵列21的数据的读出完成之后，非易失性存储器2将信号/RB设为H电平，通知存储器控制器1非易失性存储器2为就绪状态。
存储器控制器1在确认非易失性存储器2处于就绪状态之后，如图3B所示，触发信号/RE及RE。非易失性存储器2与信号/RE及RE同步，将读出的数据作为信号DQ＜7：0＞传送到存储器控制器1。另外，非易失性存储器2与信号DQ＜7：0＞同步触发信号DQS及/DQS，并将它们传送到存储器控制器1。
此外，存储器控制器1也可在确认非易失性存储器2成为就绪状态之后，一边触发信号/WE，一边向非易失性存储器2发行用来指示数据输出动作的指令集。用来指示数据输出动作的指令集包含例如数据输出指令“05h”、遍历5个周期的地址ADD、及指令“E0h”。在所述情况下，存储器控制器1在向非易失性存储器2发送指令“E0h”之后，经过特定期间后，触发信号/RE及RE。非易失性存储器2与信号/RE及RE同步，将读出的数据作为信号DQ＜7：0＞传送到存储器控制器1。另外，非易失性存储器2与信号DQ＜7：0＞同步触发信号DQS及/DQS，并将它们传送到存储器控制器1。
图4是表示非易失性存储器2的构成的一部分的框图。更具体来说，图4是表示在非易失性存储器2中应用本实施方式的小振幅传送电路的部位的框图。
输入输出电路22经由数据总线YIO，与感测放大器31之间收发写入数据及读出数据。
感测放大器31具有：感测放大器单元31A，连接于位线BL0-BLm；数据寄存器31B，连接于感测放大器单元31A；及数据多工器31C，连接于数据寄存器31B。位线的个数为大约例如13万个。感测放大器单元31A感测读出到位线的读出数据，经由位线将写入数据传送到存储单元。数据寄存器31B保存读出数据或写入数据。数据多工器31C从在位线BL0-BLm传输的数据选择在构成数据总线YIO的信号线传输的数据。构成数据总线YIO的信号线为例如128条。
输入输出电路22可包含将总线宽度进行转换的转换电路221。转换电路221将例如包含128条位线的数据总线YIO的总线宽度进行转换，而转换为包含分别传输信号DQ＜7：0＞的8条信号线的总线。转换电路221也可为例如FIFO(First In First Out：先进先出)电路。感测放大器31与转换电路221之间以电源电压Vcc(例如2.5V)动作。转换电路221与存储器控制器1之间以电源电压VccQ(例如1.2V)动作。
控制信号发送电路50是例如图2所示的序列发生器27的一部分。控制信号发送电路50例如基于数据输出动作中从存储器控制器1供给的信号/RE及RE，产生时钟信号CLK。
如图4所示，在用来从控制信号发送电路50对数据寄存器31B与数据多工器31C发送时钟信号CLK的信号线500连接着保护电路44A。另外，在用来在输入输出电路22与感测放大器31之间收发写入数据及读出数据的数据总线YIO，连接着保护电路44B。此外，图2中，将控制信号发送电路50表示为序列发生器27的一部分。然而，控制信号发送电路50可作为例如输入输出电路22及/或逻辑控制电路24的一部分而构成。另外，控制信号发送电路50也可作为与序列发生器27、输入输出电路22、及逻辑控制电路24中的任一个都不同的电路而构成。
以下，说明第1实施方式的半导体集成电路的小振幅传送电路40的细节。如图5所示，第1实施方式的半导体集成电路的小振幅传送电路40具备第1电路41、传送线路42、第2电路43、及保护电路44。第1电路41作为“驱动器电路”发挥功能，第2电路43作为“接收器电路”发挥功能。例如，用来发送图4所示的控制信号发送电路50中包含的控制信号的驱动器电路对应于第1电路41，用来接收图4所示的数据寄存器31B及/或数据多工器31C中包含的控制信号的接收器电路对应于第2电路43。在所述情况下，用来传送图4所示的控制信号的信号线500对应于传送线路42，图4所示的保护电路44A对应于保护电路44。
第1电路41具有电平移位晶体管Ts。电平移位晶体管Ts如稍后所述，基于输入信号输出具有降低自身的阈值电压的电压的输出信号。第1电路41连接于被供给第1电压的电源线，输出具有比第1电压降低相当于电平移位晶体管Ts的阈值电压的电压的振幅的信号。图5所示的第1电路41输出以下信号：使电源线VS1的电压VDD降低与电平移位晶体管Ts的阈值电压Vth对应的电压的电压，并将所述电压设为高电平。传送线路42传输从第1电路41输出的数据。对第2电路43输入在传送线路42传输的数据。保护电路44连接于传送线路42，在传送线路42的电压上升到特定的设定电压的情况下，使电流从传送线路42流出。图5所示的保护电路44连接于传送线路42、与输出端子OUT之间。对输出端子OUT供给与电源线VS1的电压VDD相等的电压。保护电路44在传送线路42的电压上升到设定电压的情况下，使电流从传送线路42流到输出端子OUT。设定电压高于电压VDD。更具体来说，设定电压比电压VDD高出保护电路44中包含的二极管D1的电压下降量。
在图5所示的半导体集成电路中，对于传送线路42的电压，使用从电源线VS1的电压VDD降低相当于电平移位晶体管Ts的阈值电压Vth的电压的电压。通过使传送线路42的电压下降，在传送线路42传输的信号的振幅减少。以下，也将图5所示的半导体集成电路称为“小振幅传送电路40”。一般来说，在信号线传输的信号重复高电平与低电平之间的转变。信号的振幅越大，重复高电平与低电平之间的转变时的消耗电流越大。根据本实施方式的小振幅传送电路40，因为能够抑制在传送线路42传输的信号的振幅，所以因信号重复高电平与低电平之间的转变的电荷的充放电引起的传送线路42的消耗电流减少。
对于第1电路41的电平移位晶体管Ts，例如可如图5所示使用n沟道型MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)。以下，也将n沟道型MOS晶体管称为“NMOS晶体管”。在以下说明中，对电平移位晶体管Ts为NMOS晶体管的情况例示性进行说明。
第1电路41中，信号S1被输入到将上拉晶体管Tu与下拉晶体管Td级联连接的CMOS(Complementary MOS：互补MOS)构造的驱动器。级联连接的上拉晶体管Tu及下拉晶体管Td作为CMOS驱动器发挥功能。例如，上拉晶体管Tu为p沟道型MOS晶体管，下拉晶体管Td为NMOS晶体管。以下，也将p沟道型MOS晶体管称为“PMOS晶体管”。上拉晶体管Tu的源极电极连接于高电压的电源线VS1，上拉晶体管Tu的漏极电极在连接点P与下拉晶体管Td的漏极电极连接。下拉晶体管Td的源极电极连接于低电压的电源线VS2。
电源线VS1的电压VDD也可从例如电源电压Vcc产生。电压VDD为例如2V。电源线VS2的电压VSS为例如接地电压。连接点P处的信号的高电平为电压VDD，信号的低电平为电压VSS。也就是说，连接点P处的信号的振幅(以下，称为“第1振幅”)为“VDD-VSS”。以下，例示说明VDD＝2V、VSS＝0V的情况。
电平移位晶体管Ts连接于具有上拉晶体管Tu及下拉晶体管Td的CMOS驱动器的输出端也就是连接点P与传送线路42之间。也就是说，在连接点P连接电平移位晶体管Ts的第1主电极，电平移位晶体管Ts的第2主电极连接于传送线路42。对电平移位晶体管Ts的栅极电极供给电压VDD。电平移位晶体管Ts的第2主电极的电压比第1主电极降低了相当于电平移位晶体管Ts的阈值电压的电压。具体来说，传送线路42中的信号的高电平比电压VDD降低相当于电平移位晶体管Ts的阈值电压Vth的电压。因此，传送线路42中的信号的振幅(以下，称为“第2振幅”)为“VDD-Vth-VSS”。在VSS为0V的情况下，传送线路42中的信号的振幅为“VDD-Vth”。
具有所述构成的第1电路41将以第1振幅输入的信号S1以小于第1振幅的第2振幅输出到传送线路42。也就是说，在图5所示的小振幅传送电路40中，通过电平移位晶体管Ts，缩小在传送线路42传输的信号的振幅，由此减少因在传送线路42传输的信号在高电平与低电平之间转变引起的消耗电流。例如，在电压VDD为2V，电压VSS为0V，电平移位晶体管Ts的阈值电压Vth为1V的情况下，从上拉晶体管Tu输出的高电平信号从2V减少到1V后，输出到传送线路42。换句话说，电平移位晶体管Ts将第1振幅(例如2V)的信号转换为第2振幅(例如1V)的信号。
然而，传送线路42的电压有可能因配置于传送线路42的周边的电路的影响而变动。以下，也将对传送线路42的电压造成影响的电路称为“干扰源电路”。由于传送线路42与干扰源电路的电容性耦合的影响，传送线路42的电压有可能上升到电压VDD以上。在传送线路42的电压上升到电压VDD以上时，担心会超过连接于传送线路42的元件的耐压界限。
图6表示不具有保护电路44的比较例的小振幅传送电路。在图6所示的比较例的小振幅传送电路中，与图5所示的小振幅传送电路40同样，在传送线路42中传输已由电平移位晶体管Ts降低高电平的信号。
这里，如图7所示，探讨在比较例的小振幅传送电路的传送线路42的周边配置着干扰源电路401的情况。比较例的小振幅传送电路的传送线路42与干扰源电路401因寄生电容Cp而进行电容性耦合。例如，如果假设干扰源电路401以5V的电源电压动作，那么担心传送线路42的电压会上升到5V。如果传送线路42的电压上升，那么连接于传送线路42的元件有可能被施加超过所述元件的耐压界限的电压而遭破坏。
例如，如上所述，如果在传送线路42的电压上升到5V的状态下，将上拉晶体管Tu及下拉晶体管Td这两个的栅极电极设定为0V(低电平)，那么连接于连接点P的电平移位晶体管Ts的第1主电极的电压为2V。另一方面，连接于受干扰源电路401的影响而上升为5V的传送线路42的电平移位晶体管Ts的第2主电极的电压为5V。因此，例如在电平移位晶体管Ts的主电极之间产生3V的电压差，担心超过耐压界限，而破坏电平移位晶体管Ts。
相对于比较例的小振幅传送电路，图5所示的本实施方式的小振幅传送电路40具有连接于传送线路42的保护电路44。在传送线路42的电压上升到特定的设定电压的情况下，电流经由保护电路44从传送线路42流出。通过从传送线路42流出电流，而抑制传送线路42的电压上升。通过抑制传送线路42的电压上升，能抑制施加于连接在传送线路42的元件的电压超过元件的耐压界限。
如果传送线路42的电压超过设定电压，那么电流经由保护电路44从传送线路42流到输出端子OUT，而减少传送线路42的电压。设定电压以防止连接于传送线路42的元件超过耐压界限之方式设定。
例如，如图5所示，保护电路44具有NMOS晶体管。NMOS晶体管的一个端子(例如漏极)与栅极连接于传送线路42，另一个端子(例如源极)连接于输出端子OUT。通过连接NMOS晶体管的一个端子与栅极，在一端子(例如漏极)相对于另一端子(例如源极)的电压差大于相当于阈值电压Vth的电压的情况下，电流流过NMOS晶体管。另外，在一端子(例如漏极)相对于另一端子(例如源极)的电压差小于相当于阈值电压Vth的电压的情况下，电流不流过NMOS晶体管。这样，一个端子(例如漏极)与栅极连接的NMOS晶体管作为二极管D1发挥功能。例如，一个端子(例如漏极)对应于阳极，另一个端子(例如源极)对应于阴极。另外，设定电压比供给到输出端子OUT的电压VDD高出相当于NMOS晶体管的阈值电压Vth的电压。
此外，也可代替一个端子(例如漏极)与栅极连接的NMOS晶体管，而具有PN接合型二极管D1。在所述情况下，二极管D1的阳极连接于传送线路42，阴极连接于输出端子OUT。输出端子OUT设定为例如电压VDD。因此，在图5所示的小振幅传送电路40中，如果传送线路42的电压上升到电压VDD与二极管D1的顺向电压VF的和以上，那么电流从传送线路42经由保护电路44流到输出端子OUT。也就是说，抑制传送线路42的电压成为高于电压VDD与顺向电压VF的和的电压。例如，如果将二极管D1的顺向电压VF设为0.5V，将电压VDD设为2V，那么传送线路42的电压不会上升到2.5V以上。因此，根据小振幅传送电路40，能够防止破坏连接于传送线路42的元件。
另外，可将并非PN接合型的二极管使用于保护电路44。例如，保护电路44也可为肖特基二极管。
作为抑制传送线路中的信号传输的消耗电流的方法，可代替使用如上所述的电平移位晶体管Ts的方法，而考虑扩大传送线路的间隔减少布线电容的方法、或使用小振幅用的电源减小在传送线路传输的信号的振幅的方法。然而，扩大传送线路的间隔的方法或使用小振幅用的电源的方法会造成半导体集成电路的芯片面积增大。对此，在第1实施方式的小振幅传送电路40中，通过只使用电平移位晶体管Ts的简单构成减小在传送线路42传输的信号的振幅。因此，能够抑制芯片面积。
如以上说明这样，第1实施方式的半导体集成电路通过减小在传送线路42传输的信号的振幅，而抑制传送线路42的消耗电流。此外，根据第1实施方式的半导体集成电路，因为通过保护电路44抑制传送线路42的电压高于特定的电压，所以能够防止破坏连接于传送线路42的元件的耐压。
此外，传送线路42中越接近干扰源电路的区域，因干扰源电路的影响带来的电压的上升越大。因此，优选为保护电路44连接于传送线路42中接近干扰源电路的位置。通过在接近干扰源电路的位置连接保护电路44，而能够更确实地抑制干扰源电路的影响。另外，在传送线路42的周边存在多个干扰源电路的情况下，可在每一个接近干扰源电路的位置，在传送线路42连接保护电路44。例如如图8所示，在传送线路42的周边配置着第1干扰源电路401A与第2干扰源电路401B的情况下，可在接近第1干扰源电路401A的位置与接近第2干扰源电路401B的位置的各位置连接保护电路44。
但是，如果增加保护电路44的个数，那么芯片面积会增大，所以可通过将干扰源电路的影响与芯片面积增大折中来设定保护电路44的个数。或者，也可在接近2个干扰源电路的位置的中间，在传送线路42连接保护电路44。
(第2实施方式)
第2实施方式的半导体集成电路如图9所示，小振幅传送电路40的保护电路44具有第1主电极连接于传送线路42，第2主电极设定为低于设定电压的电压的晶体管。图9所示的保护电路44与第1实施方式的保护电路44的不同点在于，取代二极管D1(一个端子与栅极连接的NMOS晶体管)，而具有PMOS晶体管T1。PMOS晶体管T1的第2主电极连接于输出端子OUT。在图9所示的小振幅传送电路40中，设定电路440如以下说明般根据传送线路42的状态将特定电压施加于PMOS晶体管T1的栅极电极。
未在传送线路42传输信号的传送线路42的浮动状态时，传送线路42容易受电容性耦合的影响。以下，也将未使用传送线路42的浮动状态，也就是未在传送线路42传输信号的状态称为“停止状态”。如果上拉晶体管Tu与下拉晶体管Td都断开，那么传送线路42为停止状态。另一方面，以下也将上拉晶体管Tu与下拉晶体管Td中的任一个导通，而在传送线路42传输信号的状态称为“传输状态”。此外，为了将上拉晶体管Tu与下拉晶体管Td都断开而将传送线路42设为浮动状态，优选为使用例如作为三态缓冲器发挥功能的图9所示的第1电路41。
图9所示的第1电路41具有NAND电路411与NOR电路412。具体来说，NAND电路411的输出输入到上拉晶体管Tu的栅极电极，NOR电路412的输出输入到下拉晶体管Td的栅极电极。信号S1输入到NAND电路411的一个输入端子与NOR电路412的一个输入端子。设定电路440对NAND电路411的另一个输入端子与NOR电路412的另一个输入端子输入特定信号，由此将连接点P的电压设定为高电平、低电平、高阻抗状态中的任一个。
设定电路440在传送线路42为传送状态时，将PMOS晶体管T1设定为断开状态。例如，对PMOS晶体管T1的栅极电极施加电压VDD。另一方面，在传送线路42为停止状态时，设定电路440将PMOS晶体管T1设定为导通状态。例如，对PMOS晶体管T1的栅极电极施加电压VSS。此外，在传送线路42为传送状态时，如果因干扰源电路401等的影响使得传送线路42的电压超过设定电压，那么电流经由PMOS晶体管T1的背栅从传送线路42流到衬底。
根据第2实施方式的半导体集成电路，因为电流从传送线路42经由PMOS晶体管T1流出，所以能够防止破坏连接于传送线路42的元件。此外，第2实施方式与第1实施方式实质上同样，省略重复的记载。
(第3实施方式)
第3实施方式的半导体集成电路如图10所示，小振幅传送电路40的保护电路44具有将PMOS晶体管T1与NMOS晶体管T2级联连接的构成。PMOS晶体管T1的一个主电极连接于传送线路42。在PMOS晶体管T1的另一个主电极连接NMOS晶体管T2的一个主电极，NMOS晶体管T2的另一个主电极连接于输出端子OUT。输出端子OUT设定为低于设定电压的电压。图10所示的输出端子OUT设定为电压VDD。
在图10所示的小振幅传送电路40中，与图9所示的小振幅传送电路40同样，设定电路440根据传送线路42的状态将特定电压施加于PMOS晶体管T1的栅极电极。例如，在传送线路42为传送状态时，对PMOS晶体管T1的栅极电极施加电压VDD。另一方面，在传送线路42为停止状态时，对PMOS晶体管T1的栅极电极施加电压VSS。对NMOS晶体管T2的栅极电极施加电压VDD。
根据第3实施方式的半导体集成电路，在传送线路42的电压上升时，电流从传送线路42经由保护电路44流出。因此，能够防止破坏连接于传送线路42的元件。另外，图10所示的小振幅传送电路40在传送线路42为双向传输信号的信号线(以下，也称为“双向信号线”)的情况下，将传送线路42设为高电阻状态。传送线路42为高电阻状态时，防止产生从第1电路41及第2电路43流入传送线路42的电流(贯通电流)。
再者，根据图10所示的小振幅传送电路40，在传送线路42从停止状态变为传送状态时，能够缩短将传送线路42从浮动状态设定为特定电压为止的时间。
例如，在图9所示的小振幅传送电路40中，浮动状态时的传送线路42的电压如图11A所示为VDD。因此，为了将传送线路42的电压从浮动状态设为高电平，需要使传送线路42的电压从VDD变化为VDD-Vth的时间。另一方面，在图10所示的小振幅传送电路40中，浮动状态时的PMOS晶体管T1与NMOS晶体管T2的连接点的电压如图11B所示为VDD-Vth。因此，传送线路42的电压为VDD-Vth。换句话说，在图10所示的小振幅传送电路40中，通过保护电路44将传送线路42的电压偏置NMOS晶体管T2的阈值电压Vth的量。因此，能够缩短用来将传送线路42的电压从浮动状态设为高电平的时间。另外，比起使传送线路42的电压从浮动状态的VDD变化为低电平的VSS，使传送线路42的电压从浮动状态的VDD-Vth变化为低电平的VSS的变化所需要的时间更短。
(第4实施方式)
第4实施方式的半导体集成电路如图12所示，小振幅传送电路40的传送线路42为双向信号线。也就是说，可为以下状态中的任一个，第1电路41为驱动器电路，第2电路43为接收器电路的状态、及第2电路43为驱动器电路，第1电路41为接收器电路。在第2电路43为驱动器电路的情况下，第2电路43与作为驱动器电路时的第1电路41同样，将使高电平的电压从电源线VS1的电压VDD下降的信号输出到传送线路42。例如，第2电路43也可具有与图5、图9或图11所示的第1电路41同样的构成。
例如，用来收发图4所示的输入输出电路22中包含的信号的驱动器电路及接收器电路对应于第1电路41，用来收发图4所示的数据多工器31C中包含的信号的驱动器电路及接收器电路对应于第2电路43。另外，构成用来传送图4所示的信号的数据总线YIO的信号线对应于传送线路42，图4所示的保护电路44B对应于保护电路44。
在图12所示的传送线路42，配置着第1双向电路421及第2双向电路422。且，在第1电路41与第1双向电路421之间、第1双向电路421与第2双向电路422之间、及第2双向电路422与第2电路43之间的每一个，在传送线路42连接着保护电路44。第1双向电路421及第2双向电路422具有用来使信号从第1电路41传输到第2电路43：三态缓冲器、及用来使信号从第2电路43传输到第1电路41的三态缓冲器。例如如图12所示，可对第1双向电路421及第2双向电路422的三态缓冲器，使用图5或图9所示的第1电路41。在第1双向电路421及第2双向电路422中，对第1电路41的输入端子41a输入在传送线路42传输的信号，从第1电路41的输出端子41b对传送线路42输出信号。
在传送线路42为双向信号线的情况下，例如在将传送线路42设定为浮动状态的状态下，容易受干扰源电路的影响。根据图12所示的小振幅传送电路40，即使在传送线路42为浮动状态下受到干扰源电路的影响的情况下，也能够由保护电路44，抑制破坏连接于传送线路42的元件的耐压。
例如，如图10所示，在将第1电路41与第2电路43分别与NAND电路411及NOR电路412、及CMOS驱动器组合构成的情况下，能够应用将图10所示的PMOS晶体管T1与NMOS晶体管T2级联连接的构成作为保护电路44。由此，与使用图10所示的保护电路44的情况同样，能够缩短将传送线路42从浮动状态设定为特定电压为止的时间。
以上，虽已说明本发明的若干个实施方式，但所述实施方式是作为例子而例示的，并非意在限定发明的范围。所述实施方式能用其它各种方式实施，在不脱离发明主旨的范围内，能够进行各种省略、置换、变更。所述实施方式或其变化包含在发明范围或主旨内，同样，包含在权利要求书所记载的发明与其均等的范围内。
[符号的说明]
1:存储器控制器
2:非易失性存储器
21:存储单元阵列
22:输入输出电路
24:逻辑控制电路
31:感测放大器
40:小振幅传送电路
41:第1电路
42:传送线路
43:第2电路
44:保护电路
D1:二极管
T1PMOS:晶体管
T2NMOS:晶体管。

Claims (8)

1.一种半导体集成电路，具备：
第1电路，连接于被供给第1电压的电源线，具有电平移位晶体管，并且输出具有比所述第1电压降低相当于所述电平移位晶体管的阈值电压的电压的振幅的信号；
传送线路，传输从所述第1电路输出的所述信号；
第2电路，被输入在所述传送线路传输的所述信号；及
保护电路，连接于所述传送线路，在所述传送线路的电压上升到特定的设定电压的情况下，使电流从所述传送线路流出。
2.根据权利要求1所述的半导体集成电路，其中所述第1电路具有连接于所述电源线的CMOS驱动器，
所述电平移位晶体管连接于所述CMOS驱动器的输出端与所述传送线路之间。
3.根据权利要求2所述的半导体集成电路，其中所述保护电路连接于所述传送线路与输出端子之间，
对所述输出端子供给所述第1电压。
4.根据权利要求3所述的半导体集成电路，其中所述保护电路具有二极管，所述二极管的阳极连接于所述传送线路，所述二极管的阴极连接于所述输出端子。
5.根据权利要求3所述的半导体集成电路，其中所述保护电路具有n沟道型MOS晶体管，所述n沟道型MOS晶体管一个端子与栅极连接于所述传送线路，所述n沟道型MOS晶体管的另一个端子连接于所述输出端子。
6.根据权利要求3所述的半导体集成电路，其中所述保护电路具有第1主电极连接于所述传送线路，第2主电极设定为低于所述设定电压的电压的晶体管，
在所述传送线路传输所述信号的状态时，所述晶体管设定为断开状态，在所述传送线路未传输所述信号的状态时，所述晶体管设定为接通状态。
7.根据权利要求3所述的半导体集成电路，其中所述保护电路具有将p沟道型MOS晶体管与n沟道型MOS晶体管级联连接的构成，
在所述传送线路传输所述信号的状态时，所述p沟道型MOS晶体管设定为断开状态，
在所述传送线路未传输所述信号的状态时，所述p沟道型MOS晶体管设定为接通状态。
8.根据权利要求1到7中任一权利要求所述的半导体集成电路，其中所述传送线路是双向传输所述信号的信号线。
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