KR20150000543A - 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것으로, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 읽기 동작시 상기 복수의 메모리 셀들에 저장된 데이터를 센싱하여 독출 데이터를 저장하고, 데이터 독출 제어 신호들에 응답하여 상기 독출 데이터를 입출력 데이터 라인으로 출력하기 위한 읽기 및 쓰기 회로, 및 상기 데이터 독출 제어 신호들을 생성하되, 상기 읽기 동작 중 노멀 읽기 동작시 생성되는 상기 데이터 독출 제어 신호들의 활성화 구간 보다 상기 읽기 동작 중 캐시 읽기 동작시 생성되는 상기 데이터 독출 제어 신호들의 활성화 구간이 더 길도록 생성하기 위한 출력 제어부를 포함하는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템을 제공한다.

Description

반도체 메모리 장치, 그것을 포함하는 메모리 시스템{SEMICONDUCTOR MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리 장치, 그것을 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile Semiconductor Memory device)와 비휘발성 반도체 메모리 장치(Non-volatile Semiconductor Memory device)로 나뉘어 진다. 휘발성 반도체 메모리 장치는 다시 다이내믹 랜덤 액세스 메모리(Dynamic random access memory)와 스태틱 랜덤 액세스 메모리(Static random access memory)로 나눌 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 비휘발성 반도체 메모리 장치는 마스크 롬(Mask Read-Only Memory; MFROM), 프로그램 가능한 롬(Programmable Read-Only Memory; PROM), 소거 및 프로그램 가능한 롬(Erasable Programmable Read-Only Memory; EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 등으로 나뉘어 진다. 비휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보전한다. 그러므로 비휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는데 쓰인다.
하지만, FROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기고 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시 메모리 장치는 기존의 EEPROM에 비해 집적도가 높아 대용량 보조 기억 장치로의 응용에 매우 유리하다. 특히 낸드형(NAND-type) 플래시 메모리 장치는 NOR 플래시 메모리 장치에 비해 집적도가 높다.
높은 집적도를 갖는 낸드형 플래시 메모리 장치와 더불어 플래시 메모리를 제어하는 메모리 시스템의 요구가 모바일 시스템 및 각종 어플리케이션이 개발에 따라 증가되어 오고 있다. 앞서 설명된 바와 같이 플래시 메모리 장치는 대용량의 데이터 정보를 저장할 수 있는 능력을 갖는 반면에 데이터 읽기 쓰기 시간이 램에 비교해서 다소 길다는 단점을 갖는다. 그러한 플래시 메모리 장치를 포함한 시스템의 성능은 플래시 메모리 장치의 읽기 동작 시간에 의해 제한된다. 이러한 플래시 메모리 장치에 의한 시스템 성능의 제한은 캐시 읽기 동작을 지원함으로써 해소할 수 있다.
본 발명의 실시 예는 반도체 메모리 장치의 캐시 읽기 동작 시 피크 커런트로 인해 파워 드롭 현상이 발생하여도 안정적으로 데이터를 출력할 수 있는 반도체 메모리 장치 및 그것을 포함하는 메모리 시스템을 제공한다.
본 발명의 일실시 예에 따른 반도체 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 읽기 동작시 상기 복수의 메모리 셀들에 저장된 데이터를 센싱하여 독출 데이터를 저장하고, 데이터 독출 제어 신호들에 응답하여 상기 독출 데이터를 입출력 데이터 라인으로 출력하기 위한 읽기 및 쓰기 회로, 및 상기 데이터 독출 제어 신호들을 생성하되, 상기 읽기 동작 중 노멀 읽기 동작시 생성되는 상기 데이터 독출 제어 신호들의 활성화 구간보다 상기 읽기 동작 중 캐시 읽기 동작시 생성되는 상기 데이터 독출 제어 신호들의 활성화 구간이 더 길도록 생성하기 위한 출력 제어부를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 상기 복수의 메모리 셀들에 저장된 데이터를 센싱하여 독출 데이터를 저장하고, 데이터 독출 제어 신호들에 응답하여 상기 독출 데이터를 입출력 데이터 라인으로 출력하기 위한 읽기 및 쓰기 회로와, 상기 입출력 데이터 라인을 통해 상기 독출 데이터를 전송받고, 입출력 스트로브 신호에 응답하여 상기 독출 데이터를 글로벌 데이터 라인으로 출력하기 위한 IO 센스 앰프, 및 상기 데이터 독출 제어 신호들 및 상기 입출력 스트로브 신호를 출력하되, 캐시 읽기 동작시 활성화되는 캐시 리드 플래그 신호에 응답하여 상기 데이터 독출 제어 신호들 및 상기 입출력 스트로브 신호의 활성화 구간을 확장시켜 출력하기 위한 출력 제어부를 포함한다.
본 발명에 따른 반도체 메모리 시스템은 복수의 메모리 셀들, 그리고 비트 라인들을 통해 상기 복수의 메모리 셀들에 연결되는 읽기 및 쓰기 회로, 및 상기 읽기 및 쓰기 회로와 연결되는 입출력 데이터 라인들을 포함하는 반도체 메모리 장치 및 상기 반도체 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하되, 상기 컨트롤러로부터의 읽기 동작 요청에 응답하여, 상기 반도체 메모리 장치는 선택된 메모리 셀들에 저장된 데이터를 독출하여 상기 읽기 및 쓰기 회로에 저장한 후, 상기 읽기 동작이 노멀 읽기 동작 또는 캐시 읽기 동작인지에 따라 상기 입출력 데이터 라인으로 전송하는 구간의 길이를 제어하도록 구성된다.
본 발명에 따르면, 반도체 메모리 장치의 캐시 읽기 동작 시 피크 커런트로 인해 파워 드롭 현상이 발생하여도 데이터 출력을 제어하는 내부 클럭의 활성화 구간을 확장시켜 안정적인 데이터 출력 동작을 수행할 수 있다.
도 1은 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 반도체 메모리 장치를 좀 더 상세히 보여주는 블록도이다.
도 3은 본 발명의 일실시 예에 따른 출력 제어부의 블럭도이다.
도 4는 IO 센스 앰프의 상세 회로도이다.
도 5는 복수의 페이지 버퍼들과 입출력 라인들과의 연결관계를 나타내는 회로도이다.
도 6은 본 발명의 일실시 예에 따른 데이터 독출 동작을 설명하기 위한 신호들의 파형도이다.
도 7은 본 발명의 다른 실시 예에 따른 출력 제어부의 블럭도이다.
도 8은 도 7의 제1 지연부의 구성도이다.
도 9는 도 7의 제2 지연부의 구성도이다.
도 10은 본 발명의 다른 실시 예에 따른 데이터 독출 동작을 설명하기 위한 신호들의 파형도이다.
도 11은 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(2000)을 보여주는 블록도이다.
도 12는 도 11의 메모리 시스템(2000)의 응용 예(3000)를 보여주는 블록도이다.
도 13은 도 12를 참조하여 설명된 메모리 시스템(3000)을 포함하는 컴퓨팅 시스템(4000)을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 반도체 메모리 장치(100)를 포함하는 메모리 시스템(10)을 보여주는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 메모리 셀 어레이(110)에 연결되는 읽기 및 쓰기 회로(130)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들 각각은 하나의 데이터 비트를 저장하는 싱글 레벨 메모리 셀(single level memory cell) 또는 2 이상의 데이터 비트들을 저장하는 멀티 레벨 메모리 셀(multi level memory cell)로 정의될 수 있다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 컨트롤러(200)로부터의 읽기 요청에 응답하여 읽기를 수행하도록 구성된다. 컨트롤러(200)로부터 읽기 커맨드 및 어드레스가 수신되면, 반도체 메모리 장치(100)는 어드레스가 가리키는 메모리 셀들(선택된 메모리 셀들)에 대한 독출 동작을 수행하도록 구성된다.
예를 들면, 선택된 메모리 셀들에 대한 독출 동작 명령이 수신될 때, 반도체 메모리 장치(100)는 선택된 메모리 셀들에 대한 독출 동작을 수행하여 독출된 데이터를 컨트롤러(200)에 제공한다.
실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치일 수 있다. 하지만, 본 발명의 기술적 사상이 플래시 메모리 장치에 국한되지 않음이 이해될 것이다.
컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 연결된다. 컨트롤러(200)는 호스트(Host)와 반도체 메모리 장치(100)를 인터페이싱 하도록 구성된다. 예를 들면, 호스트(Host)로부터의 요청에 따른 읽기 또는 프로그램 시에, 컨트롤러(200)는 호스트(Host)수신되는 논리 블록 어드레스(Logical Block Address)를 물리 블록 어드레스(Physical Block Address)로 변환하고, 해당 커멘드와 함께 변환된 물리 블록 주소를 반도체 메모리 장치(100)에 제공할 수 있다.
실시 예로서, 컨트롤러(200)는 에러 정정 블록(210)을 포함한다. 에러 정정 블록(210)은 반도체 메모리 장치(100)로부터 수신되는 데이터의 에러를 검출 및 정정하도록 구성된다. 에러 정정 블록(210)이 수행하는 에러 정정 기능은 반도체 메모리 장치(100)로부터 수신되는 데이터 중 에러 비트들의 수에 따라 제한된다. 반도체 메모리 장치(100)로부터 수신되는 데이터 중 에러 비트들의 수가 특정한 값보다 작을 때, 에러 정정 블록(210)은 에러 검출 및 정정 기능을 수행한다. 반도체 메모리 장치(100)로부터 수신되는 데이터 중 에러 비트들의 수가 특정한 값보다 클 때, 에러 검출 및 정정은 수행될 수 없다. 에러 검출 및 정정이 수행될 수 없을 때, 컨트롤러(200)는 선택된 워드 라인에 인가되는 전압을 조절하도록 반도체 메모리 장치(100)를 제어한다.
도 2는 도 1의 반도체 메모리 장치(100)를 좀 더 상세히 보여주는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 출력 제어부(140) 및 IO 센스 앰프(150)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL0~BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다.
어드레스 디코더(120)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다. 어드레스(ADDR)는 컨트롤러(200, 도 1 참조)로부터 제공된다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 선택된 메모리 블록에 연결된 행 라인들을 구동하도록 구성된다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(Yi)를 출력 제어부(140)에 전송한다.
반도체 메모리 장치(100)의 읽기는 페이지 단위로 수행된다. 읽기 요청 시에 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스(Yi)는 어드레스 디코더(120)에 의해 디코딩되어 출력 제어부(140)에 제공된다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB0~PBm)을 포함한다. 복수의 페이지 버퍼들(PB0~PBm)은 비트 라인들(BL0~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB0~PBm)은 읽기 동작 시 메모리 셀들의 문턱 전압을 센싱하고 이에 대응하는 데이터를 독출 데이터로 래치한다.
읽기 및 쓰기 회로(130)는 읽기 동작 시 출력 제어부(140)에서 제공되는 독출 제어 신호들(CS<m:0>)에 응답하여 복수의 페이지 버퍼들(PB0~PBm)의 캐시 래치에 저장된 독출 데이터를 입출력 라인들(IO<k:0>, IOb<k:0>)로 전송한다.
출력 제어부(140)는 읽기 동작 시 데이터 독출 클럭(Data Out Clock)을 이용하여 입출력 스트로브 신호(IO_STROBE)를 생성하고, 데이터 독출 클럭(Data Out Clock)과 열 어드레스(Yi)에 응답하여 독출 제어 신호들(CS<m:0>)을 생성한다.
출력 제어부(140)는 노멀 읽기 동작과 캐시 읽기 동작시 생성되는 독출 제어 신호들(CS<m:0>)의 펄스 폭과 입출력 스트로브 신호(IO_STROBE)의 펄스 폭을 각각 변경할 수 있다. 일예로 노멀 읽기 동작시의 독출 제어 신호들(CS<m:0>)의 펄스 폭 및 입출력 스트로브 신호(IO_STROBE)의 펄스 폭보다 캐시 읽기 동작시의 독출 제어 신호들(CS<m:0>)의 펄스 폭 및 입출력 스트로브 신호(IO_STROBE)의 펄스 폭을 크도록 생성할 수 있다.
IO 센스 앰프(150)는 읽기 동작 시 입출력 스트로브 신호(IO_STROBE)에 응답하여 입출력 라인들(IO<k:0>, IOb<k:0>)의 전위를 센싱함으로써 독출 데이터를 센싱하고, 센싱된 독출 데이터를 글로벌 데이터 라인(GDL)으로 전송한다.
도 3은 본 발명의 일실시 예에 따른 출력 제어부의 블럭도이다.
도 3을 참조하면, 출력 제어부(140)는 펄스 생성부(141), 컬럼 디코더 클럭 생성부(1420), 컬럼 디코더(143) 및 센스 앰프 클럭 생성부(144)를 포함한다.
펄스 생성부(141)는 데이터 독출 클럭(Data Out Clock)에 응답하여 내부 클럭(internal Clock)을 생성한다.
컬럼 디코더 클럭 생성부(1420)는 내부 클럭(internal Clock)에 응답하여 페이지 버퍼 선택 신호(PBSEL)를 생성한다.
컬럼 디코더(143)는 페이지 버퍼 선택 신호(PBSEL)와 열 어드레스(Yi)에 응답하여 읽기 및 쓰기 회로(130)의 복수의 페이지 버퍼(PB0~PBm)에 저장된 독출 데이터를 입출력 라인들(IO<k:0>, IOb<k:0>)에 선택적으로 전송하기 위한 독출 제어 신호들(CS<m:0>)를 생성한다.
센스 앰프 클럭 생성부(144)는 내부 클럭(internal Clock)에 응답하여 IO 센스 앰프(150)를 구동시키기 위한 입출력 스트로브 신호(IO_STROBE)를 생성한다.
도 4는 IO 센스 앰프의 상세 회로도이다.
도 4를 참조하면, IO 센스 앰프(150)는 데이터 센싱부(151) 및 데이터 출력부(152)를 포함한다.
데이터 센싱부(151)는 서로 반대의 전위레벨을 갖는 데이터 입출력 라인(IO, IOb)가 각각의 게이트단으로 인가되는 NMOS 트랜지스터(N3, N4)와, 전원전압 인가단과 NMOS 트랜지스터(N3) 사이에 제1 노드(ND1)에 의해 직렬연결되며 각각의 게이트로는 제2 노드(ND2)의 전위가 크로스 커플 구조로 인가되는 PMOS 트랜지스터(P3) 및 NMOS 트랜지스터(N1), 전원 전압 인가단(VDD)과 NMOS 트랜지스터(N3) 사이에 제2 노드(ND2)에 의해 직렬 연결되며 각각의 게이트로 제1 노드(ND1)의 전위가 크로스 커플 구조로 인가되는 PMOS 트랜지스터(P5) 및 NMOS 트랜지스터(N2), NMOS 트랜지스터(N3, N4))의 공통 드레인 연결노드와 접지 사이에 연결되며 게이트단으로 입출력 스트로브 신호(IO_STROBE)가 인가되는 NMOS 트랜지스터(N5), 제1 및 제2 노드(ND1, ND2)의 전위를 반전 증폭시켜 데이터 출력 신호(DATAOUT) 및 반전 데이터 출력 신호(DATAOUT_N)를 출력하기 위한 인버터들(IV1, IV2)로 이루어진 전류 미러 구조를 갖는다.
상기 구성에 제1 및 제2 노드(ND1, ND2) 각각에 전원 전압(VDD)을 선택적으로 전달하도록 입출력 스트로브 신호(IO_STROBE)에 의해 동작이 제어되는 PMOS 트랜지스터(P1, P2) 및 입출력 스트로브 신호(IO_STROBE)에 의해 PMOS 트랜지스터(P3)의 게이트와 PMOS 트랜지스터(P5)의 게이트를 서로 연결하기 위한 PMOS 트랜지스터(P4)를 추가로 구성한다.
데이터 출력부(152)는 전원 전압(VDD)과 접지 사이에 직렬 연결된 PMOS 트랜지스터(P6) 및 NMOS 트랜지스터(N6), 데이터 출력 인에이블 신호(IO_DOEN)와 데이터 센싱부(151)에서 생성된 데이터 출력 신호(DATAOUT)를 논리조합하여 출력 신호를 PMOS 트랜지스터(P6)의 게이트에 인가하기 위한 낸드 게이트(ND) 및 데이터 출력 인에이블 신호(IO_DOEN)와 데이터 센싱부(151)에서 생성된 반전 데이터 출력 신호(DATAOUT_N)를 논리조합하여 출력 신호를 NMOS 트랜지스터(N6)의 게이트에 인가하기 위한 앤드 게이트(AND)를 포함한다.
즉, 데이터 출력부(152)는 읽기 동작시 활성화되는 데이터 출력 인에이블 신호(IO_DOEN)에 따라 활성화되고, 데이터 출력 신호(DATAOUT) 및 반전 데이터 출력 신호(DATAOUT_N)에 응답하여 PMOS 트랜지스터(P6)와 NMOS 트랜지스터(N6) 사이의 출력 노드를 통해 글로벌 데이터 라인(GDL)으로 로직 하이 레벨 또는 로직 로우 레벨의 데이터를 출력한다. 예를 들어 데이터 출력 신호(DATAOUT) 및 반전 데이터 출력 신호(DATAOUT_N)가 각각 하이 레벨과 로우 레벨일 경우 로직 하이 레벨을 갖는 데이터를 글로벌 데이터 라인(GDL)으로 출력하고, 데이터 출력 신호(DATAOUT) 및 반전 데이터 출력 신호(DATAOUT_N)가 각각 로우 레벨과 하이 레벨일 경우 로직 로우 레벨을 갖는 데이터를 글로벌 데이터 라인(GDL)으로 출력한다.
도 5는 복수의 페이지 버퍼들과 입출력 라인들과의 연결관계를 나타내는 회로도이다.
도 5를 참조하면, 복수의 페이지 버퍼들(PB0~PBm)의 캐시 래치(LAT)는 제1 및 제2 스위치(T1, T2)를 통해 각각 입출력 라인(IO)과 부입출력 라인(IOb)에 연결되어 있다. 복수의 페이지 버퍼들(PB0~PBm)의 제1 및 제2 스위치(T1, T2)는 대응하는 독출 제어 신호들(CS<m:0>) 및 반전 독출 제어 신호들(/CS<m:0>)에 응답하여 캐시 래치(LAT)에 저장된 독출 데이터를 입출력 라인(IO) 또는 부입출력 라인(IOb)으로 전송한다.
도 6은 본 발명의 일실시 예에 따른 데이터 독출 동작을 설명하기 위한 신호들의 파형도이다.
도 2 내지 도 6을 참조하여 노멀 읽기 동작을 설명하면 다음과 같다.
먼저 읽기 및 쓰기 회로(130)의 복수의 페이지 버퍼들(PB0~PBm)은 읽기 동작시 비트 라인들(BL0~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB0~PBm)은 읽기 동작 시 메모리 셀들의 문턱 전압을 센싱하고 이에 대응하는 데이터를 독출 데이터로 캐시 래치에 저장한다.
출력 제어부(140)는 읽기 동작 시 일정한 주기를 갖는 데이터 독출 클럭(Data Out Clock)을 이용하여 입출력 스트로브 신호(IO_STROBE)를 생성하고, 데이터 독출 클럭(Data Out Clock)과 열 어드레스(Yi)에 응답하여 일정한 주기를 갖으며 토글하는 독출 제어 신호들(CS<m:0>)을 생성한다.
복수의 페이지 버퍼들(PB0~PBm)은 독출 제어 신호들(CS<m:0>)에 응답하여 입출력 데이터 라인들(IO, IOb)에 캐시 래치에 저장된 데이터를 전송한다.
IO 센스 앰프(150)는 읽기 동작 시 입출력 스트로브 신호(IO_STROBE)에 응답하여 입출력 데이터 라인들(IO, IOb)의 전위를 센싱함으로써 독출 데이터를 센싱하고, 센싱된 독출 데이터를 글로벌 데이터 라인(GDL)으로 전송한다.
상술한 노멀 읽기 동작은 출력 제어부(140)에서 생성된 독출 제어 신호들(CS<m:0>)이 하이 레벨을 갖는 동안 캐시 래치에 래치된 독출 데이터가 입출력 데이터 라인들(IO, IOb)에 전송된다.
그러나 노멀 읽기 동작 보다 일반적으로 느린 데이터 출력 동작 시간을 갖는 캐시 읽기 동작은 노멀 읽기 동작 시 사용되는 독출 제어 신호들(CS<m:0>)의 토글 주기를 사용할 경우, 페이지 버퍼의 파워 드롭이 발생하여 입출력 데이터 라인들(IO, IOb)의 드라이빙 속도가 저하될 경우 데이터 독출 동작에서 오류가 발생할 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 출력 제어부의 블럭도이다.
도 7을 참조하면, 출력 제어부(140)는 펄스 생성부(141), 컬럼 디코더 클럭 생성부(1420), 컬럼 디코더(143), 센스 앰프 클럭 생성부(144), 제1 지연부(145) 및 제2 지연부(146)를 포함한다.
펄스 생성부(141)는 데이터 독출 클럭(Data Out Clock)에 응답하여 내부 클럭(internal Clock)을 생성한다.
제1 지연부(145)는 노멀 읽기 동작시 내부 클럭(internal Clock)의 주기 변화 없이 지연 클럭(Delay Clock)을 출력하고, 캐시 읽기 동작시 내부 클럭(internal Clock)의 활성화 구간을 확장하여 지연 클럭(Delay Clock)을 출력한다.
컬럼 디코더 클럭 생성부(1420)는 지연 클럭(Delay Clock) 응답하여 페이지 버퍼 선택 신호(PBSEL)를 생성한다.
컬럼 디코더(143)는 페이지 버퍼 선택 신호(PBSEL)와 열 어드레스(Yi)에 응답하여 읽기 및 쓰기 회로(130)의 복수의 페이지 버퍼(PB0~PBm)에 저장된 독출 데이터를 입출력 라인들(IO<k:0>, IOb<k:0>)에 선택적으로 전송하기 위한 독출 제어 신호들(CS<m:0>)를 생성한다. 컬럼 디코더(143)는 노멀 읽기 동작시 출력되는 독출 제어 신호들(CS<m:0>)이 로직 하이 레벨을 갖는 활성화 구간보다 캐시 읽기 동작시 출력되는 독출 제어 신호들(CS<m:0>)이 로직 하이 레벨을 갖는 활성화 구간이 더 길도록 독출 제어 신호들(CS<m:0>)의 활성화 구간을 조절하여 출력한다.
센스 앰프 클럭 생성부(144)는 지연 클럭(Delay Clock)에 응답하여 초기 입출력 스트로브 신호(int_IO_STROBE)를 생성한다.
제2 지연부(146)는 노멀 읽기 동작시 초기 입출력 스트로브 신호(int_IO_STROBE)의 주기 변화 없이 출력 스트로브 신호(IO_STROBE)를 생성하고, 캐시 읽기 동작시 초기 입출력 스트로브 신호(int_IO_STROBE)의 활성화 구간을 확장하여 출력 스트로브 신호(IO_STROBE)를 생성한다.
제1 지연부(145) 및 제2 지연부(146)에서 활성화되는 구간의 시간은 서로 같도록 제어하는 것이 바람직하다.
도 8은 도 7의 제1 지연부의 구성도이다.
도 8을 참조하면, 제1 지연부(145)는 지연 유닛(145D) 및 멀티 플렉서(MUX)를 포함한다. 지연 유닛(145D)은 내부 클럭(internal Clock)의 활성화 구간을 확장하여 멀티 플렉서(MUX)로 출력한다. 멀티 플렉서(MUX)는 캐시 읽기 동작시 활성화되는 캐시 리드 플래그 신호(CACHEREAD_FLAG)에 응답하여 내부 클럭(internal Clock) 또는 지연 유닛(145D)에 의해 활성화 구간이 확장된 클럭을 지연 클럭(Delay Clock)으로 출력한다.
지연 유닛(145D)은 입력단 및 출력단 각각에 인버터를 추가로 구성할 수 있다.
도 9는 도 7의 제2 지연부의 구성도이다.
도 9를 참조하면, 제2 지연부(146)는 지연 유닛(146D) 및 멀티 플렉서(MUX)를 포함한다. 지연 유닛(146D)은 초기 입출력 스트로브 신호(int_IO_STROBE)의 활성화 구간을 확장하여 멀티 플렉서(MUX)로 출력한다. 멀티 플렉서(MUX)는 캐시 읽기 동작시 활성화되는 캐시 리드 플래그 신호(CACHEREAD_FLAG)에 응답하여 초기 입출력 스트로브 신호(int_IO_STROBE) 또는 지연 유닛(146D)에 의해 활성화 구간이 확장된 클럭을 입출력 스트로브 신호(IO_STROBE)로 출력한다.
도 10은 본 발명의 다른 실시 예에 따른 데이터 독출 동작을 설명하기 위한 신호들의 파형도이다.
도 2, 도 4, 도 5, 도 7 내지 도 10을 참조하여 캐시 읽기 동작을 설명하면 다음과 같다.
먼저 읽기 및 쓰기 회로(130)의 복수의 페이지 버퍼들(PB0~PBm)은 읽기 동작시 비트 라인들(BL0~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB0~PBm)은 읽기 동작 시 메모리 셀들의 문턱 전압을 센싱하고 이에 대응하는 데이터를 독출 데이터로 캐시 래치에 저장한다.
출력 제어부(140)는 읽기 동작 시 일정한 주기를 갖는 데이터 독출 클럭(Data Out Clock)을 이용하여 노멀 읽기 동작시 보다 활성화 구간이 확장된 입출력 스트로브 신호(IO_STROBE)를 생성하고, 데이터 독출 클럭(Data Out Clock)과 열 어드레스(Yi)에 응답하여 일정한 주기를 갖으며 토글하는 독출 제어 신호들(CS<m:0>)을 생성한다. 이때 컬럼 디코더(143)는 노멀 읽기 동작시 출력되는 독출 제어 신호들(CS<m:0>)이 로직 하이 레벨을 갖는 활성화 구간보다 캐시 읽기 동작시 출력되는 독출 제어 신호들(CS<m:0>)이 로직 하이 레벨을 갖는 활성화 구간이 더 길도록 독출 제어 신호들(CS<m:0>)의 활성화 구간을 조절하여 출력한다.
복수의 페이지 버퍼들(PB0~PBm)은 독출 제어 신호들(CS<m:0>)에 응답하여 입출력 데이터 라인들(IO, IOb)에 캐시 래치에 저장된 데이터를 전송한다. 이때 독출 제어 신호들(CS<m:0>)의 활성화 구간이 노멀 읽기 동작시보다 확장되므로 입출력 데이터 라인들(IO, IOb)의 드라이빙 구간이 도 10과 같이 확장되어 안정적으로 데이터가 전송된다.
IO 센스 앰프(150)는 읽기 동작 시 입출력 스트로브 신호(IO_STROBE)에 응답하여 입출력 데이터 라인들(IO, IOb)의 전위를 센싱함으로써 독출 데이터를 센싱하고, 센싱된 독출 데이터를 글로벌 데이터 라인(GDL)으로 전송한다. IO 센스 앰프(150)는 노멀 읽기 동작시보다 캐시 읽기 동작시에 활성화 구간이 확장되어 입출력 데이터 라인들(IO, IOb)의 드라이빙 구간이 확장되어도 정확한 타이밍을 맞추어 입출력 데이터 라인들(IO, IOb)의 전위를 센싱할 수 있다.
도 11은 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(2000)을 보여주는 블록도이다.
도 11을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(100) 및 컨트롤러(2100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(2100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(2100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(2100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(2100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(2100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(2100)는 램(2110, Random Access Memory), 프로세싱 유닛(2120, processing unit), 호스트 인터페이스(2130, host interface), 메모리 인터페이스(2140, memory interface) 및 에러 정정 블록(2150)을 포함한다. 램(2110)은 프로세싱 유닛(2120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(2120)은 컨트롤러(2100)의 제반 동작을 제어한다.
호스트 인터페이스(2130)는 호스트(Host) 및 컨트롤러(2100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(2140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(2150)은 도 1의 에러 정정 블록(210)과 동일한 기능을 수행한다. 에러 정정 블록(2150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(2120)은 에러 정정 블록(2150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(2100)의 구성 요소로서 제공될 수 있다.
컨트롤러(2100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(2100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(2100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(2000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 12는 도 11의 메모리 시스템(2000)의 응용 예(3000)를 보여주는 블록도이다.
도 12를 참조하면, 메모리 시스템(3000)은 반도체 메모리 장치(3100) 및 컨트롤러(3200)를 포함한다. 반도체 메모리 장치(3100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 12에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(3200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(3200)와 통신하도록 구성된다. 컨트롤러(3200)는 도 12를 참조하여 설명된 컨트롤러(2100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(3100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 12에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(3000)이 변형될 수 있음이 이해될 것이다.
도 13은 도 12를 참조하여 설명된 메모리 시스템(3000)을 포함하는 컴퓨팅 시스템(4000)을 보여주는 블록도이다.
도 13을 참조하면, 컴퓨팅 시스템(4000)은 중앙 처리 장치(4100), 램(4200, RAM, Random Access Memory), 사용자 인터페이스(4300), 전원(4400), 시스템 버스(4500), 그리고 메모리 시스템(3000)을 포함한다.
메모리 시스템(3000)은 시스템 버스(4500)를 통해, 중앙처리장치(4100), 램(4200), 사용자 인터페이스(4300), 그리고 전원(4400)에 전기적으로 연결된다. 사용자 인터페이스(4300)를 통해 제공되거나, 중앙 처리 장치(4100)에 의해서 처리된 데이터는 메모리 시스템(3000)에 저장된다.
도 13에서, 반도체 메모리 장치(3100)는 컨트롤러(3200)를 통해 시스템 버스(4500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(3100)는 시스템 버스(4500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(3200)의 기능은 중앙 처리 장치(4100) 및 램(4200)에 의해 수행될 것이다.
도 13에서, 도 12를 참조하여 설명된 메모리 시스템(3000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(3000)은 도 5를 참조하여 설명된 메모리 시스템(2000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(4000)은 도 12 및 도 11을 참조하여 설명된 메모리 시스템들(2000, 3000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10: 메모리 시스템 100: 반도체 메모리 장치
110: 메모리 셀 어레이 120: 어드레스 디코더
130: 읽기 및 쓰기 회로 140: 출력 제어부
141: 펄스 생성부 142: 컬럼 디코더 클럭 생성부
143: 컬럼 디코더 144: 센스 앰프 클럭 생성부
145: 제1 지연부 146: 제2 지연부
150: IO 센스 앰프 151: 데이터 센싱부
152: 데이터 출력부

Claims (20)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    읽기 동작시 상기 복수의 메모리 셀들에 저장된 데이터를 센싱하여 독출 데이터를 저장하고, 데이터 독출 제어 신호들에 응답하여 상기 독출 데이터를 입출력 데이터 라인으로 출력하기 위한 읽기 및 쓰기 회로; 및
    상기 데이터 독출 제어 신호들을 생성하되, 상기 읽기 동작 중 노멀 읽기 동작시 생성되는 상기 데이터 독출 제어 신호들의 활성화 구간 보다 상기 읽기 동작 중 캐시 읽기 동작시 생성되는 상기 데이터 독출 제어 신호들의 활성화 구간이 더 길도록 생성하기 위한 출력 제어부를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 입출력 데이터 라인을 통해 상기 독출 데이터를 전송받고, 입출력 스트로브 신호에 응답하여 상기 독출 데이터를 글로벌 데이터 라인으로 출력하기 위한 IO 센스 앰프를 더 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 출력 제어부는 상기 입출력 스트로브 신호를 생성하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 출력 제어부는 상기 노멀 읽기 동작시 생성되는 상기 입출력 스트로브 신호의 활성화 구간 보다 상기 캐시 읽기 동작시 생성되는 상기 입출력 스트로브 신호의 활성화 구간이 더 길도록 생성하기 위한 출력 제어부를 포함하는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 상기 출력 제어부는
    데이터 출력 클럭 신호에 응답하여 내부 클럭을 생성하기 위한 펄스 생성부;
    캐시 리드 플래그 신호에 응답하여 상기 내부 클럭을 활성화 구간의 변화 없이 출력시키거나 활성화 구간을 확장하여 지연 클럭으로 출력하기 위한 제1 지연부;
    상기 지연 클럭에 응답하여 페이지 버퍼 선택 신호를 생성하기 위한 컬럼 디코더 클럭 생성부; 및
    상기 페이지 버퍼 선택 신호 및 열 어드레스에 응답하여 상기 데이터 독출 제어 신호들을 생성하기 위한 컬럼 디코더를 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 지연 클럭에 응답하여 내부 입출력 스트로브 신호를 생성하기 위한 센스 앰프 클럭 생성부; 및
    상기 캐시 리드 플래그 신호에 응답하여 상기 내부 입출력 스트로브 신호의 활성화 구간의 변화 없이 출력시키거나 활성화 구간을 확장하여 상기 입출력 스트로브 신호로 출력하기 위한 제2 지연부를 더 포함하는 반도체 메모리 장치.
  7. 제 5 항에 있어서, 상기 제1 지연부는
    상기 내부 클럭을 입력받아 활성화 구간을 확장시켜 출력하기 위한 지연 유닛; 및
    상기 캐시 리드 플래그 신호에 응답하여 상기 내부 클럭 또는 상기 지연 유닛의 출력 클럭을 상기 지연 신호로 출력하기 위한 멀티 플렉서를 포함하는 반도체 메모리 장치.
  8. 제 6 항에 있어서, 상기 제2 지연부는
    상기 내부 입출력 스트로브 신호를 입력받아 활성화 구간을 확장시켜 출력하기 위한 지연 유닛; 및
    상기 캐시 리드 플래그 신호에 응답하여 상기 내부 입출력 스트로브 신호 또는 상기 지연 유닛의 출력 신호를 상기 입출력 스트로브 신호로 출력하기 위한 멀티 플렉서를 포함하는 반도체 메모리 장치.
  9. 제 2 항에 있어서, 상기 IO 센스 앰프는
    상기 입출력 데이터 라인의 전위를 센싱하여 상기 독출 데이터를 센싱하고, 센싱된 독출 데이터에 따라 데이터 출력 신호 및 반전 데이터 출력 신호를 출력하기 위한 데이터 센싱부; 및
    상기 데이터 출력 신호 및 반전 데이터 출력 신호에 응답하여 상기 글로벌 데이터 라인에 상기 독출 데이터를 전송하기 위한 데이터 출력부를 포함하는 반도체 메모리 장치.
  10. 제 4 항에 있어서,
    상기 캐시 읽기 동작시 상기 데이터 독출 제어 신호들의 확장된 활성화 구간과 상기 입출력 스트로브 신호의 확장된 활성화 구간은 서로 같도록 제어하는 반도체 메모리 장치.
  11. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들에 저장된 데이터를 센싱하여 독출 데이터를 저장하고, 데이터 독출 제어 신호들에 응답하여 상기 독출 데이터를 입출력 데이터 라인으로 출력하기 위한 읽기 및 쓰기 회로;
    상기 입출력 데이터 라인을 통해 상기 독출 데이터를 전송받고, 입출력 스트로브 신호에 응답하여 상기 독출 데이터를 글로벌 데이터 라인으로 출력하기 위한 IO 센스 앰프; 및
    상기 데이터 독출 제어 신호들 및 상기 입출력 스트로브 신호를 출력하되, 캐시 읽기 동작시 활성화되는 캐시 리드 플래그 신호에 응답하여 상기 데이터 독출 제어 신호들 및 상기 입출력 스트로브 신호의 활성화 구간을 확장시켜 출력하기 위한 출력 제어부를 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서, 상기 출력 제어부는
    데이터 출력 클럭 신호에 응답하여 내부 클럭을 생성하기 위한 펄스 생성부;
    캐시 리드 플래그 신호에 응답하여 상기 내부 클럭을 활성화 구간의 변화 없이 출력시키거나 활성화 구간을 확장하여 지연 클럭으로 출력하기 위한 제1 지연부;
    상기 지연 클럭에 응답하여 페이지 버퍼 선택 신호를 생성하기 위한 컬럼 디코더 클럭 생성부; 및
    상기 페이지 버퍼 선택 신호 및 열 어드레스에 응답하여 상기 데이터 독출 제어 신호들을 생성하기 위한 컬럼 디코더를 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 지연 클럭에 응답하여 내부 입출력 스트로브 신호를 생성하기 위한 센스 앰프 클럭 생성부; 및
    상기 캐시 리드 플래그 신호에 응답하여 상기 내부 입출력 스트로브 신호의 활성화 구간의 변화 없이 출력시키거나 활성화 구간을 확장하여 상기 입출력 스트로브 신호로 출력하기 위한 제2 지연부를 더 포함하는 반도체 메모리 장치.
  14. 제 12 항에 있어서, 상기 제1 지연부는
    상기 내부 클럭을 입력받아 활성화 구간을 확장시켜 출력하기 위한 지연 유닛; 및
    상기 캐시 리드 플래그 신호에 응답하여 상기 내부 클럭 또는 상기 지연 유닛의 출력 클럭을 상기 지연 신호로 출력하기 위한 멀티 플렉서를 포함하는 반도체 메모리 장치.
  15. 제 13 항에 있어서, 상기 제2 지연부는
    상기 내부 입출력 스트로브 신호를 입력받아 활성화 구간을 확장시켜 출력하기 위한 지연 유닛; 및
    상기 캐시 리드 플래그 신호에 응답하여 상기 내부 입출력 스트로브 신호 또는 상기 지연 유닛의 출력 신호를 상기 입출력 스트로브 신호로 출력하기 위한 멀티 플렉서를 포함하는 반도체 메모리 장치.
  16. 제 11 항에 있어서, 상기 IO 센스 앰프는
    상기 입출력 데이터 라인의 전위를 센싱하여 상기 독출 데이터를 센싱하고, 센싱된 독출 데이터에 따라 데이터 출력 신호 및 반전 데이터 출력 신호를 출력하기 위한 데이터 센싱부; 및
    상기 데이터 출력 신호 및 반전 데이터 출력 신호에 응답하여 상기 글로벌 데이터 라인에 상기 독출 데이터를 전송하기 위한 데이터 출력부를 포함하는 반도체 메모리 장치.
  17. 제 11 항에 있어서,
    상기 캐시 읽기 동작시 상기 데이터 독출 제어 신호들의 확장된 활성화 구간과 상기 입출력 스트로브 신호의 확장된 활성화 구간은 서로 같도록 제어하는 반도체 메모리 장치.
  18. 복수의 메모리 셀들, 그리고 비트 라인들을 통해 상기 복수의 메모리 셀들에 연결되는 읽기 및 쓰기 회로, 및 상기 읽기 및 쓰기 회로와 연결되는 입출력 데이터 라인들을 포함하는 반도체 메모리 장치; 및
    상기 반도체 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하되,
    상기 컨트롤러로부터의 읽기 동작 요청에 응답하여, 상기 반도체 메모리 장치는 선택된 메모리 셀들에 저장된 데이터를 독출하여 상기 읽기 및 쓰기 회로에 저장한 후, 상기 읽기 동작이 노멀 읽기 동작 또는 캐시 읽기 동작인지에 따라 상기 입출력 데이터 라인으로 전송하는 구간의 길이를 제어하도록 구성된 메모리 시스템.
  19. 제 18 항에 있어서, 상기 반도체 메모리 장치는
    상기 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들에 저장된 데이터를 센싱하여 독출 데이터를 저장하고, 데이터 독출 제어 신호들에 응답하여 상기 독출 데이터를 상기 입출력 데이터 라인으로 출력하기 위한 상기 읽기 및 쓰기 회로;
    상기 입출력 데이터 라인을 통해 상기 독출 데이터를 전송받고, 입출력 스트로브 신호에 응답하여 상기 독출 데이터를 글로벌 데이터 라인으로 출력하기 위한 IO 센스 앰프; 및
    상기 데이터 독출 제어 신호들 및 상기 입출력 스트로브 신호를 출력하되, 상기 캐시 읽기 동작시 활성화되는 캐시 리드 플래그 신호에 응답하여 상기 데이터 독출 제어 신호들 및 상기 입출력 스트로브 신호의 활성화 구간을 확장시켜 출력하기 위한 출력 제어부를 포함하는 메모리 시스템.
  20. 제 19 항에 있어서,
    상기 캐시 읽기 동작시 상기 데이터 독출 제어 신호들의 확장된 활성화 구간과 상기 입출력 스트로브 신호의 확장된 활성화 구간은 같도록 제어하는 메모리 시스템.
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