KR101293223B1 - 비휘발성 메모리 소자, 전자제어 시스템, 및 비휘발성 메모리 소자의 동작방법 - Google Patents

비휘발성 메모리 소자, 전자제어 시스템, 및 비휘발성 메모리 소자의 동작방법 Download PDF

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Abstract

비휘발성 메모리 소자, 전자제어 시스템 및 비휘발성 메모리 소자의 동작방법이 제공된다. 일 실시예에 따른 비휘발성 메모리 소자는 제 1 군의 페이지들을 포함하는 제 1 낸드 셀어레이 및 제 2 군의 페이지들을 포함하는 제 2 낸드 셀어레이를 포함한다. 복수의 X-디코더들은 상기 제 1 낸드 셀어레이 및 상기 제 2 낸드 셀어레이에 적어도 일대일로 결합된다. 제어 로직은 상기 제 1 군의 페이지들 내의 시작 어드레스가 속한 제 1 페이지의 데이터, 및 상기 제 2 군의 페이지들 내의 상기 제 1 페이지에 이어지는 제 2 페이지의 데이터를 동시에 감지하도록 상기 복수의 X-디코더들을 제어한다.

Description

비휘발성 메모리 소자, 전자제어 시스템, 및 비휘발성 메모리 소자의 동작방법{Nonvolatile memory device, electronic control system, and method of operating the nonvolatile memory device}
본 발명은 반도체 소자 및 그 제어방법에 관한 것으로서, 특히 비휘발성 메모리 소자 및 이를 이용한 전자제어 시스템과, 이들의 동작방법에 관한 것이다.
비휘발성 메모리 소자, 예컨대 플래시 메모리는 데이터의 보존성이 우수할 뿐만 아니라, 하드 디스크 등에 비해서 소비전력이 낮고 외부충격에 강한 장점이 있다. 특히, 노어(NOR) 구조의 플래시 메모리는 고속 랜덤 액세스가 가능하다는 점에서 코드 저장용으로 이용되고, 낸드(NAND) 구조의 플래시 메모리는 그 집적도가 높고 페이지 동작이 가능하다는 점에서 데이터 저장용으로 일반적으로 이용된다. 이러한 플래시 메모리는 제품 또는 인터페이스에 따라서 호스트와 순차적으로 데이터를 주고받을 것이 요구되기도 한다.
노어 플래시 메모리의 경우 읽기 시간이 충분히 빠르기 때문에 하나의 페이지를 출력하는 동안 다른 페이지를 읽고 출력할 준비를 할 수 있다. 하지만, 저용량 낸드 플래시 메모리의 경우 하나의 페이지를 출력하는 동안 다른 페이지를 읽고 출력할 준비를 모두 마치지 못할 수 있다. 나아가, 데이터를 읽기 시작하는 시작 어드레스의 위치가 페이지의 후반에 속한 경우, 연속적인 읽기가 더욱 어려워진다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 연속적인 읽기가 가능한 비휘발성 메모리 소자, 이를 이용한 전자제어 시스템 및 그 동작방법을 제공하고자 한다. 하지만, 이러한 과제는 예시적으로 제시되었고, 본 발명의 범위가 이러한 과제에 의해서 제하되는 것은 아니다.
본 발명의 일 관점에 따른 비휘발성 메모리 소자는 제 1 군의 페이지들을 포함하는 제 1 낸드 셀어레이 및 제 2 군의 페이지들을 포함하는 제 2 낸드 셀어레이를 포함한다. 복수의 X-디코더들은 상기 제 1 낸드 셀어레이 및 상기 제 2 낸드 셀어레이에 적어도 일대일로 결합된다. 제어 로직은 상기 제 1 군의 페이지들 내의 시작 어드레스가 속한 제 1 페이지의 데이터, 및 상기 제 2 군의 페이지들 내의 상기 제 1 페이지에 이어지는 제 2 페이지의 데이터를 동시에 감지하도록 상기 복수의 X-디코더들을 제어한다.
상기 비휘발성 메모리 소자에 있어서, 상기 제어 로직은 상기 제 2 페이지의 데이터가 외부로 출력되는 동안, 상기 제 2 페이지에 이어지는 제 3 페이지의 데이터를 감지하도록 상기 복수의 X-디코더들을 제어한다.
상기 비휘발성 메모리 소자에 있어서, 상기 제 1 군의 페이지들은 상기 제 3 페이지를 포함하고, 상기 제 3 페이지는 상기 제 1 페이지 다음 행에 배치될 수 있다.
상기 비휘발성 메모리 소자는 제 3 군의 페이지들을 포함하는 제 3 낸드 셀어레이를 더 포함하고, 상기 제 3 군의 페이지들은 상기 제 3 페이지를 포함할 수 있다.
상기 비휘발성 메모리 소자는 상기 제 1 낸드 셀어레이 및 상기 제 2 낸드 셀어레이의 데이터를 감지 및 래치하도록 상기 제 1 낸드 셀어레이 및 상기 제 2 낸드 셀어레이에 적어도 일대일로 결합된 복수의 페이지 버퍼들을 더 포함할 수 있다.
상기 비휘발성 메모리 소자는 상기 시작 어드레스를 검출하는 입력 어드레스 검출 유닛을 더 포함할 수 있다.
상기 비휘발성 메모리 소자에 있어서, 상기 제어 로직은 직렬 인터페이스를 통해서 상기 시작 어드레스로부터 상기 제 1 낸드 셀어레이 및 상기 제 2 낸드 셀어레이의 데이터를 페이지 간에 레이턴시(latency) 없이 연속적으로 외부로 출력하도록 동작될 수 있다.
본 발명의 다른 관점에 따른 비휘발성 메모리 소자는 복수의 페이지들을 각각 포함하는 복수의 낸드 셀어레이들을 포함한다. 복수의 X-디코더들은 상기 복수의 낸드 셀어레이들과 적어도 일대일로 결합된다. 복수의 페이지 버퍼들은 상기 복수의 낸드 셀어레이들의 데이터를 감지 및 래치하도록 상기 복수의 낸드 셀어레이들에 적어도 일대일로 결합된다. 제어 로직은, 시작 어드레스로부터 상기 복수의 낸드 셀어레이들의 데이터를 순차로 출력하기 위해, 상기 복수의 낸드 셀어레이들 중 상기 시작 어드레스가 속한 제 1 낸드 셀어레이의 제 1 페이지의 데이터 및 상기 제 1 페이지에 이어지는 제 2 낸드 셀어레이의 제 2 페이지의 데이터를 동시에 감지하도록 상기 복수의 X-디코더들을 제어한다.
본 발명의 또 다른 관점에 따른 비휘발성 메모리 소자에 있어서, 복수의 페이지들을 각각 포함하는 복수의 낸드 셀어레이들이 제공된다. 복수의 X-디코더들은 상기 복수의 낸드 셀어레이들과 적어도 일대일로 결합된다. 복수의 페이지 버퍼들은 상기 복수의 낸드 셀어레이들의 데이터를 감지 및 래치하도록 상기 복수의 낸드 셀어레이들에 적어도 일대일로 결합된다. 제어 로직은 시작 어드레스로부터 페이지들간에 레이턴시(latency) 없이 상기 복수의 낸드 셀어레이들의 데이터를 순차로 직렬 인터페이스를 통해서 외부로 출력할 수 있도록 데이터 읽기를 제어한다.
본 발명의 또 다른 관점에 따른 전자제어 시스템은 호스트; 및 상기 호스트와 직렬 인터페이스를 통해서 데이터를 주고받는 메모리칩을 포함한다. 상기 메모리칩은 전술한 비휘발성 메모리 소자들 중 적어도 하나를 포함한다.
본 발명의 또 다른 관점에 따른 비휘발성 메모리 소자의 동작방법이 제공된다. 제 1 군의 페이지들을 포함하는 제 1 낸드 셀어레이 및 제 2 군의 페이지들을 포함하는 제 2 낸드 셀어레이의 시작 어드레스를 검출한다. 상기 제 1 군의 페이지들 내의 시작 어드레스가 속한 제 1 페이지의 데이터, 및 상기 제 2 군의 페이지들 내의 상기 제 1 페이지에 이어지는 제 2 페이지의 데이터를 동시에 감지한다.
상기 동작방법은, 상기 제 2 페이지의 데이터가 외부로 출력되는 동안, 상기 제 2 페이지에 이어지는 제 3 페이지의 데이터를 감지하는 단계를 더 포함할 수 있다.
상기 동작방법에 있어서, 상기 동시에 감지하는 단계는 상기 제 1 및 제 2 페이지들의 데이터를 상기 제 1 및 제 2 페이지들에 대응하는 제 1 및 제 2 페이지 버퍼들에 각각 감지 및 래치하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 소자에 따르면, 낸드 셀어레이들을 이용하여 데이터 용량을 높이면서도, 고속 출력이 가능한 칩 구조 및 동작 방법을 제공할 수 있다. 예를 들어, 낸드 셀어레이들로부터 데이터 출력 시, 페이지들간의 레이턴시 없이(no latency) 시작 어드레스로부터 전체 데이터를 순차로 연속해서 출력할 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 개략적인 블록도이다.
도 2는 도 1의 비휘발성 메모리 소자에서 낸드셀 어레이의 일부를 예시적으로 보여주는 개략적인 회로도이다.
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 개략적인 블록도이다.
도 4는 본 발명의 일 실시예에 따른 전자제어 시스템을 보여주는 개략적인 블록도이다.
도 5는 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 동작방법을 보여주는 순서도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 시작 어드레스 위치에 따른 동작방법을 보여주는 블록도들이다.
도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 동작방법을 보여주는 타이밍도이다.
도 9 내지 도 12는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 시작 어드레스 위치에 따른 동작방법을 보여주는 개략적인 블록도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장 또는 축소될 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자는 전원이 제거되어도 데이터를 유지할 수 있는 메모리 소자를 지칭할 수 있다. 예를 들어, 이러한 비휘발성 메모리 소자는 플래시(flash) 메모리, 이이피롬(EEPROM), 상전이 메모리(PRAM), 자기 메모리(MRAM), 저항 메모리(RRAM) 등을 포함할 수 있다. 한편, 플래시 메모리는 플로팅 게이트 메모리, 전하 트랩형 메모리, 소노스(SONOS) 메모리 등으로 불릴 수도 있고, 그 명칭이 이러한 실시예들의 범위를 제한하지 않는다.
본 발명의 실시예들에서, 낸드 셀어레이(NAND cell array)는 낸드 구조를 갖는 메모리셀의 어레이를 지칭할 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(100)를 보여주는 개략적인 블록도이다. 도 2는 도 1의 비휘발성 메모리 소자(100)에서 낸드 셀어레이의 일부를 예시적으로 보여주는 개략적인 회로도이다.
도 1을 참조하면, 낸드 셀어레이들(110a, 110b)이 병렬로 분리되어 배치될 수 있다. 낸드 셀어레이(110a)는 일 군(a group)의 페이지들(LP)을 포함하고, 낸드 셀어레이(110b)는 다른 군의 페이지들(RP)을 포함할 수 있다. 일군의 페이지들(LP)과 다른 군의 페이지들(RP)은 서로 분리되어 병렬로 배열될 수 있다. 예를 들어, 낸드 셀어레이들(110a, 110b)은 서로 동일한 구조를 갖고 행 방향으로 나란하게 배치될 수 있다. 이 경우, 일 군의 페이지들(LP)은 좌측 반페이지를 구성하고, 다른 군의 페이지들(RP)은 우측 반페이지를 구성할 수 있다.
예를 들어, 도 2에 도시된 바와 같이, 낸드 셀어레이들(110a, 110b)은 행렬로 배열된 복수의 메모리셀들(MC)을 포함할 수 있다. 예를 들어, 같은 열에 배열된 메모리셀들(MC)은 서로 직렬로 연결되어 양단에서 비트 라인들(BL)에 연결되고, 타단에서 공통 소오스 라인(CSL)에 연결될 수 있다. 비트 라인들(BL)은 열 방향으로 신장하면서 메모리셀들(MC)의 소오스/드레인에 연결될 수 있고, 워드 라인들(WL)은 행 방향으로 신장하면서 메모리셀들(MC)의 제어 게이트에 결합될 수 있다.
워드 라인(WL0)과 비트 라인들(BL)의 연결은 스트링 선택 라인(SSL)에 의해서 제어될 수 있다. 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터들의 게이트에 결합될 수 있다. 나아가, 메모리셀들(MC)과 공통 소오스 라인(CSL)의 연결은 접지 선택 라인(GSL)에 의해서 제어될 수 있다. 접지 선택 라인(GSL)은 접지 선택 트랜지스터들의 게이트에 결합될 수 있다.
각 행에 배열된 메모리셀들(MC)은 각 페이지(도 1의 LP, RP)를 구성할 수 있다. 예를 들어, 낸드 셀어레이(110a)의 첫번째 페이지(LP-0) 및 낸드 셀어레이(110b)의 첫번째 페이지(RP-0)는 첫번째 워드 라인(WL0)과 결합된 메모리셀들(MC)을 포함할 수 있다. 나아가, 낸드 셀어레이(110a)의 n번째 페이지(LP-n) 및 낸드 셀어레이(110b)의 n번째 페이지(RP-n)는 n번째 워드 라인(WLn)과 결합된 메모리셀들(MC)을 포함할 수 있다.
이러한 낸드 셀어레이들(110a, 110b)은 직렬 연결 구조를 갖기 때문에 각 스트링 내에 메모리셀들(MC)을 연결하기 위한 콘택 구조를 생략할 수 있어서 노어 구조를 갖는 셀어레이들에 비해서 고집적화 될 수 있다. 반면, 낸드 셀어레이들(110a, 110b)은 노어 구조의 셀어레이들에 비해서 고속 랜덤 액세스가 어려워, 하나의 직렬 출력 단자를 이용하는 직렬 인터페이스 구조에 이용되기 어려울 수 있다. 이에 대해, 이 실시예에 따른 비휘발성 메모리 소자(100)는 낸드 셀어레이들(110a, 110b)을 이용하여 데이터 용량을 높이면서도, 후술하는 바와 같이 하나의 직렬 출력 단자를 이용하는 경우에도 고속 출력이 가능한 셀 구조 및 동작 방법을 제공할 수 있다.
도 1 및 도 2를 같이 참조하면, 낸드 셀어레이들(110a, 110b)은 도 2의 회로 구조를 하나의 블록 단위로 하여, 이러한 블록들이 복수로 연결된 구조를 포함할 수 있다. 하나의 블록 내에서 비트 라인들(BL)의 수 및 워드 라인들(WL)의 수는 블록 크기에 따라서 적절하게 선택될 수 있고 이 실시예의 범위를 제한하지 않는다. 나아가, 낸드 셀어레이들(110a, 110b) 각각은 비트 라인들(BL)을 짝수(even)/홀수(odd) 배열로 구분하여 동작할 수도 있다.
낸드 셀어레이(110a)는 X-디코더(X-decoder, 115a)에 결합되고, 낸드 셀어레이(110b)는 X-디코더(115b)에 결합될 수 있다. X-디코더들(115a, 115b)은 서로 분리되어 병렬적으로 배치될 수 있다. 보다 구체적으로 보면, X-디코더(115a)는 페이지들(LP)에 결합되어 낸드 셀어레이(110a) 내 워드 라인들(WL)을 제어하고, X-디코더(115b)는 페이지들(RP)에 결합되어 낸드 셀어레이(110b) 내 워드 라인들(WL)을 제어할 수 있다. 낸드 셀어레이들(110a, 110b)이 서로 동일한 메모리 용량을 갖는 경우, X-디코더들(115a, 115b)은 서로 동일한 구조를 가질 수 있다.
예를 들어, X-디코더(115a)는 낸드 셀어레이(110a) 내 메모리셀들(MC)의 어드레스 정보를 디코딩하는 디코딩 유닛, 어드레스 정보에 따라서 페이지들(LP)을 드라이빙하기 위한 X-멀티플렉서/드라이버 유닛을 포함할 수 있다. X-디코더 (115b)는 낸드 셀어레이(110b) 내 메모리셀들(MC)의 어드레스 정보를 디코딩하는 디코딩 유닛, 어드레스 정보에 따라서 페이지들(RP)을 구동하기 위한 X-멀티플렉서/드라이버 유닛을 포함할 수 있다. 이에 따라서, 두 군의 페이지들(LP, RP)은 두 X-디코더들(115a, 115b)를 독립적으로 이용하여, 순차로 구동될 수도 있고 동시에 구동될 수도 있다.
데이터의 감지 및 래치를 위하여, 낸드 셀어레이들(110a, 110b)은 페이지 버퍼들(page buffer, 120a, 120b)에 일대일로 결합될 수 있다. 예를 들어, 낸드 셀어레이(110a)의 비트 라인들(BL)이 페이지 버퍼(120a)에 연결되고, 낸드 셀어레이(110b)의 비트 라인들(BL)이 페이지 버퍼(120b)에 연결될 수 있다. 이와 같이 페이지 버퍼들(120a, 120b)이 서로 분리되어 배치됨에 따라, 낸드 셀어레이들(110a, 110b)의 동작이 독립적으로 수행될 수 있다.
페이지 버퍼들(120a, 120b)은 데이터를 감지 및 래치하기 위한 감지 증폭기(sense amplifier) 회로를 포함할 수 있다. 예를 들어, 감지 증폭기는 감지 유닛(sense unit) 및 래치 유닛(latch unit)을 포함할 수 있다. 낸드 셀어레이들(110a, 110b)이 서로 동일한 메모리 용량을 갖는 경우, 페이지 버퍼들(120a, 120b)도 서로 동일한 구조를 가질 수 있다. 한편, 낸드 셀어레이들(110a, 110b)이 짝수(even)/홀수(odd) 칼럼으로 구분하여 동작하는 경우, 페이지 버퍼들(120a, 120b) 각각의 용량은 낸드 셀어레이들(110a, 110b) 각각의 용량의 1/2에 해당할 수 있다.
페이지 버퍼들(120a, 120b)은 멀티플렉서 래치(Mux Latch) 유닛(140)을 통해서 입출력 버퍼 & 래치(I/O buffer & latch) 유닛(150)에 결합될 수 있다. 입출력 버퍼 & 래치 유닛(150)은 입출력 인터페이스(I/O Interface, 160)에 결합될 수 있다. 입출력 버퍼 & 래치 유닛(150)은 입출력 인터페이스(160)와 외부 장치사이에 데이터 입출력 시 데이터 버퍼로 이용될 수 있다. 예를 들어, 입출력 인터페이스(160)는 직렬 인터페이스(serial peripheral interface; SPI) 또는 병렬 인터페이스(parallel interface)를 포함할 수 있다. 멀티플렉서 래치 유닛(140)은 페이지 버퍼들(120a, 120b)로부터 입출력 버퍼 & 래치 유닛(150)으로 데이터 출력을 조절하거나 또는 입출력 버퍼 & 래치 유닛(150)으로부터 페이지 버퍼들(120a, 120b)로 데이터 입력을 조절할 수 있다.
제어 로직(control logic, 130)은 낸드 셀어레이들(110a, 110b)의 읽기/쓰기 동작을 제어하기 위해서 디코더들(115a, 115b)을 제어하고, 페이지 버퍼들(120a, 120b)의 데이터 입출력을 제어하기 위해서 멀티플렉서 래치 유닛(140)을 제어할 수 있다. 예를 들어, 제어 로직(130)은 후술하는 바와 같이 낸드 셀어레이들(110a, 110b)의 데이터를 순차적으로 연속 출력 시 읽기 제어 회로를 구성할 수 있다. 이 실시예에서, 제어 로직(130)은 주요하게 멀티플렉서(Mux)를 제어하도록 도시되었으나, 제어 로직(130)은 이에 한정되지 않고 비휘발성 메모리 소자의 코어/주변 회로를 전체적으로 제어할 수 있다.
입력 어드레스 검출(input address detection) 유닛(135)은 읽기 동작 시 시작 어드레스 정보를 제공하도록 제어 로직(130)에 결합될 수 있다. 예를 들어, 입력 어드레스 검출 유닛(135)은 입력 어드레스 정보를 검출하여 래치하는 동작을 수행할 수 있다. 예를 들어, 입력 어드레스 검출 유닛(135)은 시작 어드레스 정보를 검출하여 래치할 수 있다.
이 실시예에 따른 비휘발성 메모리 소자(100)에서 낸드 셀어레이들(110a, 11b), 페이지들(LP), X-디코더들(115a, 115b), 페이지 버퍼들(120a, 120b)은 설명의 편의상 서수로(제 1 및 제 2) 각각 구분되어 불릴 수 있다. 예를 들어, 읽기 동작 시 시작 어드레스가 속한 낸드 셀어레이를 제 1 낸드 셀어레이로 지칭하고, 다른 낸드 셀어레이를 제 2 낸드 셀어레이로 지칭할 수 있다. 이 경우, 제 1 낸드 셀어레이는 제 1 군의 페이지들을 포함하고, 제 2 낸드 셀어레이는 제 2 군의 페이지들을 포함하도록 지칭할 수 있다. 나아가, 제 1 낸드 셀어레이는 제 1 X-디코더 및 제 1 페이지 버퍼에 결합되고, 제 2 낸드 셀어레이는 제 2 X-디코더 및 제 2 페이지 버퍼에 결합되도록 지칭될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자(100a)를 보여주는 개략적인 블록도이다. 이 실시예에 따른 비휘발성 메모리 소자(100a)는 도 1의 비휘발성 메모리 소자(100)에서 일부 구성을 변형한 것이고, 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 3을 참조하면, 비휘발성 메모리 소자(100a)는 낸드 셀어레이들(110a, 110b, 110c, 110d)을 포함할 수 있다. 예를 들어, 낸드 셀어레이들(110a, 110b, 110c, 110d) 은 동일한 구조로 형성되어 동일한 용량을 가질 수 있다. 낸드 셀어레이들(110a, 110b, 110c, 110d)의 수 및 배치는 예시적으로 도시되었다. 예를 들어, 낸드 셀어레이들(110a, 110b, 110c, 110d) 중 어느 하나가 생략되거나 또는 복수의 낸드 셀어레이들(미도시)이 더 부가될 수도 있다. 아울러, 낸드 셀어레이들(110a, 110b, 110c, 110d)은 한 줄로 배치되게 도시되었으나, 두 줄 또는 그 이상의 줄로 배치될 수도 있다.
X-디코더들(115a, 115b, 115c, 115d)은 낸드 셀어레이들(110a, 110b, 110c, 110d)의 행방향으로 각각 일대일로 결합되고, 페이지 버퍼들(120a, 120b, 120c, 120d)은 낸드 셀어레이들(110a, 110b, 110c, 110d)의 열방향으로 각각 일대일로 결합될 수 있다. 예를 들어, X-디코더(115a) 및 페이지 버퍼(120a)는 낸드 셀어레이(110a)에 결합되고, X-디코더(115b, 120b)는 낸드 셀어레이(110b)에 결합되고, X-디코더(115c) 및 페이지 버퍼(120c)는 낸드 셀어레이(110c)에 결합되고. X-디코더(115d) 및 페이지 버퍼(120d)는 낸드 셀어레이(110d)에 결합될 수 있다.
페이지 버퍼들(120a, 120b, 120c, 120d)은 데이터를 주고받도록 멀티플렉서 래치(140)와 결합될 수 있다. 제어 로직(130)은 비휘발성 메모리 소자(100a)의 동작을 제어하도록 X-디코더들(115a, 115b, 115c, 115d) 및 멀티플렉서 래치(140)와 결합될 수 있다.
이 실시예에 따른 비휘발성 메모리 소자(100a)에서 낸드 셀어레이들(110a, 110b, 110c, 110d), X-디코더들(115a, 115b, 115c, 115d), 페이지 버퍼들(120a, 120b, 120c, 120d)은 설명의 편의상 서수로(제 1 내지 제 4) 각각 구분되어 불릴 수 있다. 예를 들어, 읽기 동작 시 시작 어드레스가 속한 낸드 셀어레이를 제 1 낸드 셀어레이로 지칭하고, 이어지는 낸드 셀어레이들을 제 2 낸드 셀어레이, 제 3 낸드 셀어레이 및 제 4 낸드 셀어레이로 지칭할 수 있다. 이 경우, 제 1 낸드 셀어레이는 제 1 X-디코더 및 제 1 페이지 버퍼에 결합되고, 제 2 낸드 셀어레이는 제 2 X-디코더 및 제 2 페이지 버퍼에 결합되고, 제 3 낸드 셀어레이는 제 3 X-디코더 및 제 3 페이지 버퍼에 결합되고, 제 4 낸드 셀어레이는 제 4 X-디코더 및 제 4 페이지 버퍼에 결합되도록 지칭될 수 있다.
도 4는 본 발명의 일 실시예에 따른 전자제어 시스템(200)을 보여주는 개략적인 블록도이다.
도 4를 참조하면, 호스트(210)와 메모리칩(220)이 인터페이스(240)를 통해서 데이터를 주고받도록 서로 연결될 수 있다. 예를 들어, 인터페이스(240)는 직렬 인터페이스(SPI interface)를 포함할 수 있다. 이 경우, 호스트(210)는 마스터(master) 소자로 동작하고, 메모리칩(220)은 슬레이브(slave) 소자로 동작할 수 있다. 아울러, 데이터는 하나의 핀을 통해서 메모리칩(220)과 호스트(210) 사이에서 전송될 수 있다.
메모리칩(220)은 전술한 비휘발성 메모리 소자들(100, 100a) 중 적어도 하나를 포함할 수 있다. 호스트(210)는 메모리칩(220)을 제어하는 제어기, 예컨대 중앙처리장치(CPU)를 포함할 수 있다. 선택적으로, 시스템(200)은 외부와 데이터 전송을 위해서 입출력 장치(미도시)를 더 포함할 수 있다. 호스트(210)는 입출력 장치로부터 데이터를 입력받아 메모리칩(220)에 저장하거나, 메모리칩(220)에 저장된 데이터를 입출력 장치를 통해서 출력할 수도 있다. 예를 들어, 이러한 시스템(200)은 컴퓨터, 휴대폰, 모바일 기기, 개인휴대기기(PDA) 내비게이션 장치, 가전 장치 등을 포함할 수 있다.
이하에서는 도 5 내지 도 8을 더 참조하여 이 실시예에 따른 비휘발성 메모리 소자의 연속 읽기 동작을 설명한다.
도 5를 참조하면, 낸드 셀어레이들 내의 시작 어드레스를 검출한다(S10). 이어서, 제 1 낸드 셀어레이 내의 시작 어드레스가 속한 제 1 페이지의 데이터와 제 2 낸드 셀어레이 내의 제 1 페이지에 이어지는 제 2 페이지의 데이터를 동시에 감지한다(S20) 예를 들어, 제 1 낸드 셀어레이와 결합된 제 1 X-디코더를 구동하여 제 1 페이지 버퍼에 데이터를 감지 및 래치하면서 동시에 제 2 낸드 셀어레이와 결합된 제 2 X-디코더를 구동하여 제 2 페이지 버퍼에 데이터를 감지 및 래치할 수 있다.
이어서, 제 1 페이지의 데이터 및/또는 제 2 페이지의 데이터를 외부로 출력하고, 이러한 출력 시간 동안에 제 2 페이지에 이어지는 제 3 페이지의 데이터를 감지할 수 있다(S30). 예를 들어, 제 2 페이지와 결합된 제 3 X-디코더를 구동하여 제 3 페이지 버퍼에 데이터를 감지 및 래치할 수 있다. 제 3 페이지는 제 1 낸드 셀어레이에 속하거나 또는 제 3 낸드 셀어레이에 속할 수도 있다. 전자의 경우, 제 3 X-디코더는 제 1 X-디코더와 동일할 수 있다.
이어서, 제 3 페이지의 데이터 출력 동안, 제 3 페이지에 이어지는 제 4 페이지의 데이터를 외부로 출력할 수 있다(S40). 예를 들어, 제 4 페이지와 결합된 제 4 X-디코더를 구동하여 제 4 페이지 버퍼에 데이터를 감지 및 래치할 수 있다. 제 4 페이지는 제 1 및 제 2 낸드 셀어레이 중 어느 하나에 속할 수도 있다. 한편, 단계(S40)를 반복함으로써 전체 데이터를 순차적으로 연속하여 외부로 출력할 수 있다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 시작 어드레스에 따른 동작방법을 보여주는 블록도들이다. 도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 동작방법을 보여주는 타이밍도이다.
도 6을 참조하면, 시작 어드레스(SA)가 속한 제 1 페이지(LP-0)와 이에 이어지는 제 2 페이지(RP-0)의 데이터를 동시에 감지할 수 있다(①). 예를 들어, 제 1 페이지(LP-0)는 낸드 셀어레이(110a)에 속하고, 제 2 페이지(RP-0)는 낸드 셀어레이(110b)에 속할 수 있다. 제 1 페이지(LP-0)와 제 2 페이지(RP-0)의 데이터는 페이지 버퍼들(120a, 120b)에 각각 감지 및 래치될 수 있다.
이어서, 제 1 페이지(LP-0)의 시작 어드레스(SA) 이후의 데이터와 제 2 페이지(RP-0)의 데이터를 멀티플렉스 래치(140)를 통해서 순차로 출력하는 동안, 제 3 페이지(LP-1)의 데이터를 감지하여 페이지 버퍼(110a)에 래치할 수 있다(②). 이 경우, 제 3 페이지(LP-1)는 제 1 낸드 셀어레이(110a)에 속하고, 제 1 페이지(LP-0) 바로 아래 행에 배치될 수 있다.
이어서, 제 3 페이지(LP-1)의 데이터를 출력하는 동안 이어지는 제 4 페이지(RP-1)의 데이터를 감지할 수 있다(③). 제 4 페이지(RP-1)는 낸드 셀어레이(110b)에 속하고, 그 데이터는 페이지 버퍼(110b)에 래치될 수 있다. 이어서, 제 4 페이지(RP-1)의 데이터를 출력하는 동안 이어지는 제 5 페이지(LP-2)의 데이터를 감지할 수 있다(④). 제 5 페이지(LP-2)는 제 1 낸드 셀어레이(110a)에 속하고, 그 데이터는 제 1 페이지 버퍼(110a)에 래치될 수 있다.
이에 따르면, 제 1 페이지(LP-0)의 시작 어드레스(SA)로부터 제 2 페이지(RP-0), 제 3 페이지(LP-1) 및 제 4 페이지(RP-1)의 데이터가 순차로 연속해서 출력될 수 있다. 특히, 처음을 제외하고는 한 페이지의 데이터 감지 시간이 그 전 페이지의 출력 시간 내에 이루어지기 때문에, 시작 어드레스(SA)로부터 페이지 간에 레이턴시 없이(no latency) 데이터를 연속해서 출력할 수 있다. 아울러, 이러한 읽기 동작을 반복하면, 시작 어드레스(SA)로부터 전체 데이터를 연속해서 레이턴시 없이 출력하는 것이 가능해진다.
도 7을 참조하면, 시작 어드레스(SA)가 속한 제 1 페이지(RP-0)와 이에 이어지는 제 2 페이지(LP-1)의 데이터를 동시에 감지할 수 있다(①). 예를 들어, 제 1 페이지(RP-0)는 낸드 셀어레이(110b)에 속하고, 제 2 페이지(LP-1)는 낸드 셀어레이(110a)에 속할 수 있다. 제 1 페이지(RP-0)와 제 2 페이지(LP-1)의 데이터는 페이지 버퍼들(120b, 120a)에 각각 감지 및 래치될 수 있다.
이 실시예에서, 제 1 페이지(RP-0)와 제 2 페이지(LP-1)는 인접한 서로 다른 행에 배치되어 있음에도 X-디코터들(115b, 115a) 및 페이지 버퍼들(120b, 120a)을 각각 분리해서 이용하기 때문에, 그 데이터들을 동시에 감지할 수 있다. 처음에 제 1 페이지(RP-0)의 데이터와 제 2 페이지(LP-1)의 데이터를 동시에 감지하는 이유는 제 1 페이지(RP-0)의 시작 어드레스(SA)가 첫 번째 행의 거의 마지막 칼럼 부근에 위치해 있기 때문이다. 이에 따라, 제 1 페이지(RP-0)의 시작 어드레스(SA)로부터의 데이터를 출력하는 짧은 시간 내에 이어지는 제 2 페이지(LP-1)의 데이터를 감지하기 어렵다. 통상적인 경우, 제 1 페이지(RP-0)의 출력 후 소정의 레이턴시를 부여하여 제 2 페이지(LP-1)를 읽기 위한 시간을 부여한다.
반면, 이 실시예의 경우, 페이지 버퍼(120b)에 래치된 제 1 페이지(RP-0)의 시작 어드레스(SA) 이후의 데이터를 출력하고, 페이지 버퍼(120a)에 래치된 제 2 페이지(LP-1)의 데이터를 멀티플렉스 래치(140)를 통해서 순차로 출력하는 동안, 낸드 셀어레이(110b)의 제 3 페이지(RP-1)의 데이터를 감지할 수 있다(②). 따라서, 제 3 페이지(RP-1)의 데이터 감지를 위한 레이턴시를 부여할 필요가 없다.
이어서, 제 3 페이지(RP-1)의 데이터를 출력하는 동안 낸드 셀어레이(110a)의 이어지는 제 4 페이지(LP-2)의 데이터를 감지하여 페이지 버퍼(110a)에 래치할 수 있다(③). 이어서, 제 4 페이지(LP-2)의 데이터를 출력하는 동안 낸드 셀어레이(110b)의 이어지는 제 5 페이지(RP-2)의 데이터를 감지하여 페이지 버퍼(110b)에 래치할 수 있다(④).
따라서, 제 1 페이지(RP-0)의 시작 어드레스(SA)로부터 제 2 페이지(LP-1), 제 3 페이지(RP-1) 및 제 4 페이지(LP-2)의 데이터가 순차로 연속해서 출력될 수 있다. 특히, 처음을 제외하고는 한 페이지의 데이터 감지 시간이 그 전 페이지의 출력 시간 내에 이루어지기 때문에, 시작 어드레스(SA)로부터 페이지 간에 레이턴시 없이(no latency) 데이터를 연속해서 출력할 수 있다. 아울러, 이러한 읽기 동작을 반복하면, 시작 어드레스(SA)로부터 전체 데이터를 연속해서 레이턴시 없이 출력하는 것이 가능해진다.
이에 따라, 데이터의 고속 읽기가 가능해져 비휘발성 메모리 소자의 읽기 성능을 향상시킬 수 있다. 이러한 고속 연속 읽기 성능은 도 8에 도시된 바와 같이 직렬 인터페이스를 이용하는 제품의 규격을 만족할 수 있다. 보다 구체적으로 보면, 칩 선택 단자(CS#)로 칩 선택 신호가 입력되면, 직렬 클록 단자(SCK)의 클록 신호에 맞추어 직렬 입력 단자(SI)로 명령(instruction) 및 어드레스(address)가 차례로 입력될 수 있다. 어드레스 입력 후 이어서 직렬 출력 단자(SO)로 데이터들(D1, D2 등)이 순차로 레이턴시 없이 출력될 수 있다.
도 9 내지 도 12는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 동작방법을 보여주는 개략적인 블록도들이다. 이 실시예에 따른 비휘발성 메모리 소자의 동작방법은 전술한 도 6 및 도 7의 비휘발성 메모리 소자의 동작방법에서 일부 구성을 변형한 것으로서, 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 9를 참조하면, 시작 어드레스(SA)가 낸드 셀어레이(110a)에 속한 경우, 먼저 낸드 셀어레이들(110a, 110b)의 제 1 및 제 2 페이지들을 동시에 감지 및 래치할 수 있다(①). 이어서, 제 2 페이지의 데이터를 출력하는 동안, 낸드 셀어레이(110c)의 이어지는 제 3 페이지 데이터를 감지 및 래치할 수 있다(②). 이어서, 제 3 페이지의 데이터를 출력하는 동안 낸드 셀어레이(110d)의 이어지는 제 4 페이지의 데이터를 감지 및 래치할 수 있다(③). 이어서, 제 4 페이지의 데이터를 출력하는 동안, 낸드 셀어레이(110a)의 이어지는 제 5 페이지의 데이터를 감지 및 래치할 수 있다(④).
도 10을 참조하면, 시작 어드레스(SA)가 낸드 셀어레이(110b)에 속한 경우, 먼저 낸드 셀어레이들(110b, 110c)의 제 1 및 제 2 페이지들을 동시에 감지 및 래치할 수 있다(①). 이어서, 제 2 페이지의 데이터를 출력하는 동안, 낸드 셀어레이(110d)의 이어지는 제 3 페이지 데이터를 감지 및 래치할 수 있다(②). 이어서, 제 3 페이지의 데이터를 출력하는 동안 낸드 셀어레이(110a)의 이어지는 제 4 페이지의 데이터를 감지 및 래치할 수 있다(③). 이어서, 제 4 페이지의 데이터를 출력하는 동안, 낸드 셀어레이(110b)의 이어지는 제 5 페이지의 데이터를 감지 및 래치할 수 있다(④).
도 11을 참조하면, 시작 어드레스(SA)가 낸드 셀어레이(110c)에 속한 경우, 먼저 낸드 셀어레이들(110c, 110d)의 제 1 및 제 2 페이지들을 동시에 감지 및 래치할 수 있다(①). 이어서, 제 2 페이지의 데이터를 출력하는 동안, 낸드 셀어레이(110a)의 이어지는 제 3 페이지 데이터를 감지 및 래치할 수 있다(②). 이어서, 제 3 페이지의 데이터를 출력하는 동안 낸드 셀어레이(110b)의 이어지는 제 4 페이지의 데이터를 감지 및 래치할 수 있다(③). 이어서, 제 4 페이지의 데이터를 출력하는 동안, 낸드 셀어레이(110c)의 이어지는 제 5 페이지의 데이터를 감지 및 래치할 수 있다(④).
도 12를 참조하면, 시작 어드레스(SA)가 낸드 셀어레이(110d)에 속한 경우, 먼저 낸드 셀어레이들(110d, 110a)의 제 1 및 제 2 페이지들을 동시에 감지 및 래치할 수 있다(①). 이어서, 제 2 페이지의 데이터를 출력하는 동안, 낸드 셀어레이(110b)의 이어지는 제 3 페이지 데이터를 감지 및 래치할 수 있다(②). 이어서, 제 3 페이지의 데이터를 출력하는 동안 낸드 셀어레이(110c)의 이어지는 제 4 페이지의 데이터를 감지 및 래치할 수 있다(③). 이어서, 제 4 페이지의 데이터를 출력하는 동안, 낸드 셀어레이(110d)의 이어지는 제 5 페이지의 데이터를 감지 및 래치할 수 있다(④).
전술한 바에 따르면, 시작 어드레스(SA)의 위치에 상관없이 제 1 페이지의 시작 어드레스(SA)로부터, 제 4 페이지까지의 데이터를 페이지간 레이턴시 없이 순차로 연속해서 출력할 수 있다. 나아가, 전술한 제 3 페이지 이후의 동작을 계속해서 반복하면, 제 1 페이지의 시작 어드레스(SA)로부터 전체 데이터를 페이지간 레이턴시 없이 순차로 연속해서 출력할 수 있다. 이러한 동작 성능은 페이지간 레이턴시 없이 고속 연속 읽기를 요하는 제품 규격을 만족할 수 있고, 예컨대 하나의 직렬 출력 단자(도 8의 SO 참조)를 이용하여 데이터를 출력하는 경우 제품 성능 향상에 기여할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100, 100a: 비휘발성 메모리 소자
110a, 110b, 110c, 110d: 낸드 셀어레이
115a, 115b, 115c, 115d: X-디코더
120a, 120b, 120c, 120d: 페이지 버퍼
130: 제어 로직 135: 입력 어드레스 검출 유닛
140: 멀티플렉서 래치 유닛 150: 입출력 버퍼 & 래치 유닛
160: 입출력 인터페이스 200: 전자제어 시스템
210: 호스트 220: 메모리칩

Claims (18)

  1. 삭제
  2. 제 1 군의 페이지들을 포함하는 제 1 낸드 셀어레이;
    제 2 군의 페이지들을 포함하는 제 2 낸드 셀어레이;
    상기 제 1 낸드 셀어레이 및 상기 제 2 낸드 셀어레이에 적어도 일대일로 결합된 복수의 X-디코더들; 및
    상기 제 1 군의 페이지들 내의 시작 어드레스가 속한 제 1 페이지의 데이터, 및 상기 제 2 군의 페이지들 내의 상기 제 1 페이지에 이어지는 제 2 페이지의 데이터를 동시에 감지하도록 상기 복수의 X-디코더들을 제어하는 제어 로직을 포함하고,
    상기 제어 로직은 상기 제 2 페이지의 데이터가 외부로 출력되는 동안, 상기 제 2 페이지에 이어지는 제 3 페이지의 데이터를 감지하도록 상기 복수의 X-디코더들을 제어하는, 비휘발성 메모리 소자.
  3. 제 2 항에 있어서, 상기 제 1 군의 페이지들은 상기 제 3 페이지를 포함하고, 상기 제 3 페이지는 상기 제 1 페이지 다음 행에 배치된, 비휘발성 메모리 소자.
  4. 제 3 항에 있어서, 상기 복수의 X-디코더들은
    상기 제 1 낸드 셀어레이에 결합된 적어도 하나의 제 1 X-디코더; 및
    상기 제 2 낸드 셀어레이에 결합된 적어도 하나의 제 2 X-디코더를 포함하는, 비휘발성 메모리 소자.
  5. 제 2 항에 있어서,
    제 3 군의 페이지들을 포함하는 제 3 낸드 셀어레이를 더 포함하고,
    상기 제 3 군의 페이지들은 상기 제 3 페이지를 포함하는, 비휘발성 메모리 소자.
  6. 제 5 항에 있어서,
    상기 복수의 X-디코더들은
    상기 제 1 낸드 셀어레이에 결합된 적어도 하나의 제 1 X-디코더;
    상기 제 2 낸드 셀어레이에 결합된 적어도 하나의 제 2 X-디코더; 및
    상기 제 3 낸드 셀어레이에 결합된 적어도 하나의 제 3 X-디코더를 포함하는, 비휘발성 메모리 소자.
  7. 제 2 항에 있어서,
    상기 제 1 낸드 셀어레이 및 상기 제 2 낸드 셀어레이의 데이터를 감지 및 래치하도록 상기 제 1 낸드 셀어레이 및 상기 제 2 낸드 셀어레이에 적어도 일대일로 결합된 복수의 페이지 버퍼들을 더 포함하는, 비휘발성 메모리 소자.
  8. 제 2 항에 있어서, 상기 시작 어드레스를 검출하는 입력 어드레스 검출 유닛을 더 포함하는, 비휘발성 메모리 소자.
  9. 제 2 항에 있어서, 각 X-디코더는 X-멀티플렉서 및 드라이버를 포함하는, 비휘발성 메모리 소자.
  10. 제 2 항 내지 제 9 항의 어느 한 항에 있어서, 상기 제어 로직은 직렬 인터페이스를 통해서 상기 시작 어드레스로부터 상기 제 1 낸드 셀어레이 및 상기 제 2 낸드 셀어레이의 데이터를 페이지 간에 레이턴시(latency) 없이 연속적으로 외부로 출력하는, 비휘발성 메모리 소자.
  11. 삭제
  12. 복수의 페이지들을 각각 포함하는 복수의 낸드 셀어레이들;
    상기 복수의 낸드 셀어레이들과 적어도 일대일로 결합된 복수의 X-디코더들;
    상기 복수의 낸드 셀어레이들의 데이터를 감지 및 래치하도록 상기 복수의 낸드 셀어레이들에 적어도 일대일로 결합된 복수의 페이지 버퍼들; 및
    시작 어드레스로부터 상기 복수의 낸드 셀어레이들의 데이터를 순차로 출력하기 위해, 상기 복수의 낸드 셀어레이들 중 상기 시작 어드레스가 속한 제 1 낸드 셀어레이의 제 1 페이지의 데이터 및 상기 제 1 페이지에 이어지는 제 2 낸드 셀어레이의 제 2 페이지의 데이터를 동시에 감지하도록 상기 복수의 X-디코더들을 제어하는 제어 로직을 포함하고,
    상기 제어 로직은 상기 제 2 페이지의 데이터가 외부로 출력되는 동안, 상기 제 2 페이지에 이어지는 제 3 페이지의 데이터를 감지하도록 상기 복수의 X-디코더들을 제어하고,
    상기 제 3 페이지는 상기 제 1 낸드 셀어레이에 속하거나 또는 상기 복수의 낸드 셀어레이 내 제 3 낸드 셀어레이에 속하는, 비휘발성 메모리 소자.
  13. 삭제
  14. 복수의 페이지들을 각각 포함하는 복수의 낸드 셀어레이들;
    상기 복수의 낸드 셀어레이들과 적어도 일대일로 결합된 복수의 X-디코더들;
    상기 복수의 낸드 셀어레이들의 데이터를 감지 및 래치하도록 상기 복수의 낸드 셀어레이들에 적어도 일대일로 결합된 복수의 페이지 버퍼들; 및
    시작 어드레스로부터 페이지들간에 레이턴시(latency) 없이 상기 복수의 낸드 셀어레이들의 데이터를 순차로 직렬 인터페이스를 통해서 외부로 출력할 수 있도록 데이터 읽기를 제어하는 제어 로직을 포함하고,
    상기 제어 로직은
    상기 복수의 낸드 셀어레이들 중 상기 시작 어드레스가 속한 제 1 낸드 셀어레이의 제 1 페이지의 데이터 및 상기 제 1 페이지에 이어지는 제 2 낸드 셀어레이의 제 2 페이지의 데이터를 동시에 감지한 후,
    상기 제 2 페이지의 데이터가 외부로 출력되는 동안, 상기 제 2 페이지에 이어지는 제 3 페이지의 데이터를 감지하도록 상기 복수의 X-디코더들을 제어하는, 비휘발성 메모리 소자.
  15. 호스트; 및
    상기 호스트와 직렬 인터페이스를 통해서 데이터를 주고받는 메모리칩을 포함하고, 상기 메모리칩은,
    제 1 군의 페이지들을 포함하는 제 1 낸드 셀어레이;
    제 2 군의 페이지들을 포함하는 제 2 낸드 셀어레이;
    상기 제 1 낸드 셀어레이 및 상기 제 2 낸드 셀어레이에 적어도 일대일로 결합된 복수의 X-디코더들; 및
    상기 제 1 군의 페이지들 내의 시작 어드레스가 속한 제 1 페이지의 데이터, 및 상기 제 2 군의 페이지들 내의 상기 제 1 페이지에 이어지는 제 2 페이지의 데이터를 동시에 감지하도록 상기 복수의 X-디코더들을 제어하는 제어 로직을 포함하고,
    상기 제어 로직은 상기 제 2 페이지의 데이터가 외부로 출력되는 동안, 상기 제 2 페이지에 이어지는 제 3 페이지의 데이터를 감지하도록 상기 복수의 X-디코더들을 제어하는, 전자제어 시스템.
  16. 삭제
  17. 제 1 군의 페이지들을 포함하는 제 1 낸드 셀어레이 및 제 2 군의 페이지들을 포함하는 제 2 낸드 셀어레이의 시작 어드레스를 검출하는 단계;
    상기 제 1 군의 페이지들 내의 시작 어드레스가 속한 제 1 페이지의 데이터, 및 상기 제 2 군의 페이지들 내의 상기 제 1 페이지에 이어지는 제 2 페이지의 데이터를 동시에 감지하는 단계; 및
    상기 제 2 페이지의 데이터가 외부로 출력되는 동안, 상기 제 2 페이지에 이어지는 제 3 페이지의 데이터를 감지하는 단계를 포함하는, 비휘발성 메모리 소자의 동작방법.
  18. 제 17 항에 있어서, 상기 동시에 감지하는 단계는 상기 제 1 및 제 2 페이지들의 데이터를 상기 제 1 및 제 2 페이지들에 대응하는 제 1 및 제 2 페이지 버퍼들에 각각 감지 및 래치하는 단계를 포함하는, 비휘발성 메모리 소자의 동작방법.
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