KR101293226B1 - 비휘발성 메모리 소자, 전자제어 시스템, 및 비휘발성 메모리 소자의 동작방법 - Google Patents

비휘발성 메모리 소자, 전자제어 시스템, 및 비휘발성 메모리 소자의 동작방법 Download PDF

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Abstract

제1 군의 페이지들을 포함하는 제1 NAND 셀 어레이 및 제2 군의 페이지들을 포함하는 제2 NAND어레이를 포함하는 NAND 셀 어레이의 블록 주소, 워드-라인 주소 및 비트-라인 주소를 입력 단자(input terminal)를 통해 입력받는 단계; 위의 블록 주소, 위의 워드-라인 주소 및 위의 비트-라인 주소로부터 위의 NAND 셀 어레이의 시작 주소를 검출하는 단계; 및 위의 제1 군의 페이지들 내의 시작 주소가 속한 제1 페이지의 데이터, 및 위의 제2 군의 페이지들 내의 위의 제1 페이지에 이어지는 제2 페이지의 데이터를 동시에 감지하는 단계를 포함하는 메모리 소자의 동작방법이 공개된다. 위의 비트-라인 주소의 입력이 완료된 후 즉시 위의 NAND 셀 어레이에 기록된 데이터의 출력을 시작한다.

Description

비휘발성 메모리 소자, 전자제어 시스템, 및 비휘발성 메모리 소자의 동작방법{Nonvolatile memory device, electronic control system, and method of operating the nonvolatile memory device}
본 발명은 반도체 소자 및 그 제어방법에 관한 것으로서, 특히 비휘발성 메모리 소자 및 이를 이용한 전자제어 시스템과, 이들의 동작방법에 관한 것이다.
비휘발성 메모리 소자, 예컨대 플래시 메모리는 데이터의 보존성이 우수할 뿐만 아니라, 하드 디스크 등에 비해서 소비전력이 낮고 외부충격에 강한 장점이 있다. 특히, 노어(NOR) 구조의 플래시 메모리는 고속 랜덤 액세스가 가능하다는 점에서 코드 저장용으로 이용되고, 낸드(NAND) 구조의 플래시 메모리는 그 집적도가 높고 페이지 동작이 가능하다는 점에서 데이터 저장용으로 일반적으로 이용된다. 이러한 플래시 메모리는 제품 또는 인터페이스에 따라서 호스트와 순차적으로 데이터를 주고받을 것이 요구되기도 한다.
NOR 셀 어레이를 갖는 메모리 디바이스와 통신하기 위한 인터페이스로서 SPI(Serial Peripheral Interface) 버스(bus)를 사용할 수 있다. SPI 버스는 모토롤라(Motorola)에 의해 제안되어 널리 사용되고 있는 기술이다. SPI에 버스는 하나의 마스터(mater) 디바이스와 한 개 이상의 슬레이브(slave) 디바이스 간의 통신 규격이며, 클록 주파수로서 보통 1Mhz 내지 100Mhz 이상을 사용한다. 슬레이브 디바이스는 트라이-스테이트(tri-state) 출력 단자를 가지며, 전 양방(full duplex) 데이터 통신이 가능하다. 슬레이브 디바이스는 보통 한 개의 클록 단자, 한 개의 입력 단자, 한 개의 출력 단자, 및 한 개의 칩 선택 단자를 가질 수 있다.
NOR 셀 어레이를 갖는 메모리에 SPI 버스를 사용할 때에 NOR 셀 어레이를 갖는 메모리는 슬레이브 디바이스로서 동작할 수 있다. 이때 NOR 셀 어레이를 갖는 메모리에 구비된 한 개의 입력 단자를 통해 명령, 주소, 및 데이터가 입력될 수 있다. NOR 셀 어레이를 갖는 메모리에서는 큰 셀(Cell) 전류를 이용해 워드(Word) 혹은 바이트(byte) 단위로 읽을 수 있기 때문에 랜덤 읽기 시간이 매우 짧다. 따라서 SPI 버스를 통해 NOR 셀 어레이를 갖는 메모리에 읽기 명령 및 주소를 입력하는 경우에, 그 주소가 입력 완료된 즉시 저장된 데이터가 출력될 수 있다.
한편, NOR 셀 어레이를 갖는 메모리에 SPI 버스를 사용할 때에도, 클록 속도가 매우 빠른 경우에는, 예를 들어 클럭 속도가 70Mhz 이상인 경우에는 주소의 입력이 완료된 이후 소정 시간이 지난 후에야 데이터를 출력할 수 있다.
본 발명의 일 실시예에서는 NAND 셀 어레이를 갖는 메모리의 제어를 위해 SPI 버스를 사용하고자 한다.
NAND 셀 어레이를 갖는 메모리의 읽기 프로세서는 기본적으로 페이지(page) 단위로 수행되는데, 첫 페이지에 접근하는 시간이 예를 들어 약 수백 ns이기 때문에 NOR 셀 어레이를 갖는 메모리에 비해 랜덤 읽기 시간이 상대적으로 매우 긴 편이다(상술한 첫 페이지 접근 시간은 기술 수준에 따라 단축될 수도 있다). 따라서 SPI 버스를 이용하여 NAND 셀 어레이를 갖는 메모리를 읽는 경우에는, 주소가 입력된 후 소정의 시간이 경과한 후에야 그 주소에 저장된 데이터가 출력될 수 있다는 문제점이 있다.
따라서 본 발명의 일 실시예에서는 SPI 버스를 통해 NAND 셀 어레이를 갖는 메모리를 읽을 때에, 읽기 명령과 주소를 입력한 후 ‘즉시’ 데이터가 출력될 수 있는 방법을 제공하고자 한다. 여기서 ‘즉시’란 주소의 입력이 완료된 바로 다음 클록의 시점을 지칭하는 것이다. 또한 이러한 방법을 실행할 수 있는 메모리를 제공하고자 한다.
본 발명의 다른 실시예에서는 SPI 버스를 통해 NAND 셀 어레이를 갖는 메모리를 읽을 때에, 읽기 명령과 주소를 입력한 후 미리 결정된 시간 후에 데이터가 출력될 수 있는 방법 및 이를 구현한 메모리를 제공하고자 한다.
한편, NOR 플래시 메모리의 경우 읽기 시간이 충분히 빠르기 때문에 하나의 페이지를 출력하는 동안 다른 페이지를 읽고 출력할 준비를 할 수 있다. 하지만, NAND 플래시 메모리의 경우 하나의 페이지를 출력하는 동안 다른 페이지를 읽고 출력할 준비를 모두 마치지 못할 수 있다. 나아가, 데이터를 읽기 시작하는 시작 주소의 위치가 페이지의 후반에 속한 경우, 연속적인 읽기가 더욱 어려워진다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 연속적인 읽기가 가능한 비휘발성 메모리 소자, 이를 이용한 전자제어 시스템 및 그 동작방법을 제공하고자 한다. 하지만, 이러한 과제는 예시적으로 제시되었고, 본 발명의 범위가 이러한 과제에 의해서 제한되는 것은 아니다.
상술한 과제를 해결하기 위한 본 발명의 일 관점에 따른 메모리 소자의 동작방법은, 제1 군의 페이지들을 포함하는 제1 NAND 셀 어레이 및 제2 군의 페이지들을 포함하는 제2 NAND 셀 어레이를 포함하는 NAND 셀 어레이의 블록 주소, 워드-라인 주소 및 비트-라인 주소를 한 개의 입력 단자(input terminal)를 통해 입력받는 단계, 위의 블록 주소, 위의 워드-라인 주소 및 위의 비트-라인 주소로부터 위의 NAND 셀 어레이의 시작 주소를 검출하는 단계, 및 위의 제1 군의 페이지들 내의 시작 주소가 속한 제1 페이지의 데이터, 및 위의 제2 군의 페이지들 내의 위의 제1 페이지에 이어지는 제2 페이지의 데이터를 동시에 감지하는 단계를 포함한다. 이때, 위의 비트-라인 주소의 입력이 완료된 후 즉시 위의 NAND 셀 어레이에 기록된 데이터의 출력을 시작한다.
본 발명의 다른 관점에 따른 메모리 소자의 동작 방법은, 제1 군의 페이지들을 포함하는 제1 NAND 셀 어레이 및 제2 군의 페이지들을 포함하는 제2 NAND 셀 어레이를 포함하는 NAND 셀 어레이의 블록 주소 및 워드-라인 주소를 한 개의 입력 단자(input terminal)를 통해 입력받는 단계, 위의 블록 주소에 대응하는 블록에 속한 워드-라인들의 구동을 시작하는 단계, 위의 NAND 셀 어레이의 비트-라인 주소의 입력을 완료하는 단계, 위의 블록 주소, 위의 워드-라인 주소 및 위의 비트-라인 주소로부터 위의 NAND 셀 어레이의 시작 주소를 검출하는 단계, 및 위의 제1 군의 페이지들 내의 시작 주소가 속한 제1 페이지의 데이터, 및 위의 제2 군의 페이지들 내의 위의 제1 페이지에 이어지는 제2 페이지의 데이터를 동시에 감지하는 단계를 포함한다. 이때, 위의 비트-라인 주소의 입력이 완료된 후 소정 개수의 더미비트(dummy bit) 구간 후부터 즉시 위의 NAND 셀 어레이에 기록된 데이터의 출력을 시작한다.
본 발명의 또 다른 양상에 따른 메모리 소자는, 제1 군의 페이지들을 포함하는 제1 NAND 셀 어레이 및 제2 군의 페이지들을 포함하는 제2 NAND 셀 어레이를 포함하는 NAND 셀 어레이, 위의 제1 NAND 셀 어레이 및 위의 제2 NAND 셀 어레이에 적어도 일대일로 결합된 복수의 X-디코더들, 및 블록 주소, 워드-라인 주소, 및 비트-라인 주소를 순차적으로 포함하는 시작 주소를 제1 입력 단자로부터 입력받아 위의 비트-라인 주소의 입력이 완료된 후 즉시 위의 주소에 기록된 데이터를 출력하도록 되어 있는 제어 로직을 포함한다. 이때, 위의 제어 로직은, 위의 제1 군의 페이지들 내의 위의 시작 주소가 속한 제1 페이지의 데이터, 및 위의 제2 군의 페이지들 내의 위의 제1 페이지에 이어지는 제2 페이지의 데이터를 동시에 감지하도록 위의 복수의 X-디코더들을 제어하도록 되어 있다.
본 발명의 또 다른 양상에 따른 메모리 소자는, 복수의 페이지들을 각각 포함하는 복수의 NAND 셀 어레이들, 위의 복수의 NAND 셀 어레이들과 적어도 일대일로 결합된 복수의 X-디코더들, 위의 복수의 NAND 셀 어레이들의 데이터를 감지 및 래치하도록 위의 복수의 NAND 셀 어레이들에 적어도 일대일로 결합된 복수의 페이지 버퍼들, 및 블록 주소, 워드-라인 주소, 및 비트-라인 주소를 순차적으로 포함하는 시작 주소를 제1 입력 단자로부터 입력받아 위의 비트-라인 주소의 입력이 완료된 후 즉시 위의 주소에 기록된 데이터를 출력하도록 되어 있는 제어 로직을 포함한다. 이때, 위의 제어 로직은 위의 시작 주소로부터 위의 복수의 NAND 셀 어레이들의 데이터를 순차로 출력하기 위해, 위의 복수의 NAND 셀 어레이들 중 위의 시작 주소가 속한 제1 NAND 셀 어레이의 제1 페이지의 데이터 및 위의 제1 페이지에 이어지는 제2 NAND 셀 어레이의 제2 페이지의 데이터를 동시에 감지하도록 위의 복수의 X-디코더들을 제어하도록 되어 있다.
본 발명의 또 다른 양상에 따른 메모리 소자는, 복수의 페이지들을 각각 포함하는 복수의 NAND 셀 어레이들, 위의 복수의 NAND 셀 어레이들과 적어도 일대일로 결합된 복수의 X-디코더들, 위의 복수의 NAND 셀 어레이들의 데이터를 감지 및 래치하도록 위의 복수의 NAND 셀 어레이들에 적어도 일대일로 결합된 복수의 페이지 버퍼들, 및 블록 주소, 워드-라인 주소, 및 비트-라인 주소를 순차적으로 포함하는 시작 주소를 제1 입력 단자로부터 입력받아 위의 비트-라인 주소의 입력이 완료된 후 즉시 위의 주소에 기록된 데이터를 출력하도록 되어 있는 제어 로직을 포함한다. 이때, 위의 제어 로직은 위의 시작 주소부터 페이지들간에 레이턴시(latency) 없이 위의 복수의 NAND 셀 어레이들의 데이터를 순차로 직렬 인터페이스를 통해서 외부로 출력할 수 있도록 데이터 읽기를 제어하도록 되어 있다.
본 발명의 또 다른 양상에 따른 전자제어 시스템은, 호스트, 및 위의 호스트와 직렬 인터페이스를 통해서 데이터를 주고받는 메모리칩을 포함한다. 이때, 위의 메모리칩은, 제1 군의 페이지들을 포함하는 제1 NAND 셀 어레이 및 제2 군의 페이지들을 포함하는 제2 NAND 셀 어레이를 포함하는 NAND 셀 어레이, 위의 제1 NAND 셀 어레이 및 위의 제2 NAND 셀 어레이에 적어도 일대일로 결합된 복수의 X-디코더들, 및 블록 주소, 워드-라인 주소, 및 비트-라인 주소를 순차적으로 포함하는 시작 주소를 제1 입력 단자로부터 입력받아 위의 비트-라인 주소의 입력이 완료된 후 즉시 위의 주소에 기록된 데이터를 출력하도록 되어 있는 제어 로직을 포함한다. 이때, 위의 제어 로직은, 위의 제1 군의 페이지들 내의 위의 시작 주소가 속한 제1 페이지의 데이터, 및 위의 제2 군의 페이지들 내의 위의 제1 페이지에 이어지는 제2 페이지의 데이터를 동시에 감지하도록 위의 복수의 X-디코더들을 제어하도록 되어 있다.
본 발명의 실시예에 따르면, SPI 버스를 통해 NAND 셀 어레이를 갖는 메모리를 읽을 때에, 읽기 명령과 주소를 입력한 후 즉시 데이터가 출력될 수 있다. 또는 위의 주소를 입력한 후 소정의 시간이 흐른 후에 데이터가 출력될 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 소자에 따르면, NAND 셀 어레이들을 이용하여 데이터 용량을 높이면서도, 고속 출력이 가능한 칩 구조 및 동작 방법을 제공할 수 있다. 예를 들어, NAND 셀 어레이들로부터 데이터 출력 시, 페이지들간의 레이턴시 없이(no latency) 시작 주소로부터 전체 데이터를 순차로 연속해서 출력할 수 있다.
또한, 위의 두 가지 효과를 함께 달성할 수 있다.
본 발명의 범위가 상술한 효과에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 메모리의 핀-아웃(pin-out) 구조를 나타낸 것이다.
도 2는 본 발명의 일 실시예에 따른 메모리의 내부 구조를 간략히 나타낸 것이다.
도 3은 본 발명의 일 실시예에 따른, NAND 셀 어레이를 갖는 메모리의 읽기 프로세스의 타이밍 다이어그램이다.
도 4는 본 발명의 일 실시예에 따른 메모리에 포함된 NAND 셀 어레이의 일부를 나타낸 것이다.
도 5는 본 발명의 일 실시예에 따른, NAND 셀 어레이를 포함하는 메모리의 읽기 프로세스를 나타낸 것이다.
도 6에는 본 발명의 다른 실시예에 따른 워드-라인(word-line) 구동 방법을 도시하였다.
도 7에는 본 발명의 다른 실시예에 따른 비트-라인(bit-line) 프리챠징(precharging) 방법을 도시하였다.
도 8은 본 발명의 다른 실시예에 따른, NAND 셀 어레이를 갖는 메모리의 읽기 프로세스의 타이밍 다이어그램이다.
도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 개략적인 블록도이다.
도 10은 도 9의 비휘발성 메모리 소자에서 NAND 셀 어레이의 일부를 예시적으로 보여주는 개략적인 회로도이다.
도 11은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 개략적인 블록도이다.
도 12는 본 발명의 일 실시예에 따른 전자제어 시스템을 보여주는 개략적인 블록도이다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 동작방법을 보여주는 순서도이다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 시작 주소 위치에 따른 동작방법을 보여주는 블록도들이다.
도 16은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 동작방법을 보여주는 타이밍도이다.
도 17 내지 도 20은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 시작 주소 위치에 따른 동작방법을 보여주는 개략적인 블록도들이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 이하에서 사용되는 용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 또한, 이하에서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다.
본 발명의 실시예들에 따른 메모리는 비휘발성 메모리 소자일 수 있다. 또한 비휘발성 메모리 소자는 전원이 제거되어도 데이터를 유지할 수 있는 메모리 소자를 지칭할 수 있다. 예를 들어, 이러한 비휘발성 메모리 소자는 플래시(flash) 메모리, 이이피롬(EEPROM), 상전이 메모리(PRAM), 자기 메모리(MRAM), 저항 메모리(RRAM) 등을 포함할 수 있다. 한편, 플래시 메모리는 플로팅 게이트 메모리, 전하 트랩형 메모리, 소노스(SONOS) 메모리 등으로 불릴 수도 있고, 그 명칭이 이러한 실시예들의 범위를 제한하지 않는다.
본 발명의 실시예들에서, NAND 셀 어레이(NAND cell array)는 NAND 구조를 갖는 메모리셀의 어레이를 지칭할 수 있다.
이하, 본 발명의 일 실시예에 따른 "읽기 명령 입력 시 워드-라인 및 비트-라인 구동 기술" 및 "페이지 간 연속읽기 기술"을 각각 설명하고 이 두 기술을 결합한 메모리 읽기 기술에 대하여 설명한다.
읽기 명령 입력 시 워드-라인 및 비트-라인 구동 기술
도 1은 본 발명의 일 실시예에 따른 메모리(1)의 핀-아웃(pin-out) 구성을 나타낸 것이다.
도 1을 참조하면, SCK(101)는 메모리(1)에 제공되는 타이밍 신호를 입력받는 클록 입력단자이다. SI(103)는 메모리(1)에서 명령(instruction), 주소(address), 데이터(data) 등을 입력받을 수 있는 단자이다. VCC(107)는 전력 공급 전압을 입력하는 단자이며, GND(108)는 VCC(107)에 대한 기준전위를 입력받는 단자이다. SO(104)는 메모리(1)로부터 데이터를 출력하는 단자이다.
CS#(102)는 메모리 선택 신호를 입력받는 단자로서, 메모리(1)가 선택되지 않는다는 신호가 들어오면 SO(104)가 하이-임피던스(high impedance) 상태로 될 수 있다. HOLD#(106)는 메모리(1)와 다른 장치 간의 통신을 중단하는데 사용되거나 또는 메모리(1)의 데이터를 출력하는 데에 사용될 수 있다. W#(107)는 메모리(1)의 프로그램(program) 또는 지우기(erase) 방지를 위한 영역의 크기를 고정(freeze)하는데 사용되거나 또는 메모리(1)의 데이터를 출력하는 데 사용될 수 있다.
메모리(1)는 상술한 SPI 버스를 이용한 통신에서 슬레이브 디바이스로서 사용될 수 있으며, SCK(101), CS#(102), SI(103), SO(104)는 각각 SPI 버스에서의 클록 단자, 칩 선택 단자, 입력 단자, 출력 단자에 대응될 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리(1)의 내부 구조를 간략히 나타낸 것이다.
메모리(1)는 입/출력 인터페이스(I/O interface)(100), 제어 로직(700), 아날로그 블록(300), 셀 어레이(400), 주소 디코더 블록들(510, 520, 530), 멀티플렉서(610, 620, 630)들을 포함하여 구성될 수 있다.
입/출력 인터페이스(100)는 도 1에서 설명한 각종 핀-아웃 단자에 연결되어 구성될 수 있다. 제어 로직(700)은 입/출력 인터페이스(100)로부터 클록, 주소, 데이터, 칩 선택 신호 등을 입력받고, 이를 해석하여 주소 디코더 블록들(510, 520, 530), 아날로그 블록(300), 입/출력 패드(100)를 제어할 수 있다. 아날로그 블록(300)은 셀 어레이(400) 및 주소 디코더 블록들(510, 520, 530)에 필요한 전원을 제공하기 위한 회로를 포함할 수 있으며, 제어 로직(700)에 의해 제어될 수 있다.
본 발명의 일 실시예에 있어서, 셀 어레이(400)는 NAND 셀 어레이로 구성될 수 있으며, 행(column)과 열(row)로 이루어진 2차원 매트릭스 구조를 가지 수 있다. 각 열은 워드-라인(word-line)으로 지칭되고, 각 행은 비트-라인(bit-line)으로 지칭될 수 있다. 또한, 셀 어레이(400)는 N개의 블록(400_0 ~ 400_N-1)들로 구분될 수 있다.
메모리(1)에 입력되는 주소는 셀 어레이(400)의 특정 영역을 지시할 수 있는데, 이 주소는 블록 주소, 워드-라인 주소, 비트-라인 주소를 포함하여 구성될 수 있다. 블록 디코드(510)부, 열 디코드(row decode)부, 및 행 디코드(column decode)부는 각각 블록 주소, 워드-라인 주소, 비트-라인 주소를 복호하여 선택하는 기능을 제공할 수 있다. 메모리(1)의 입력 데이터 및 출력 데이터가 전달되는 내부 경로에는 한 개 이상의 멀티플렉서(610, 620, 630)가 개재될 수 있다.
도 3은 본 발명의 일 실시예에 따른, NAND 셀 어레이를 갖는 메모리의 읽기 프로세스의 타이밍 다이어그램이다.
이하 본 명세서에서 “[a, b]”는 타이밍 다이어그램 중에서 시각(a)와 시각(b) 사이의 구간을 지시하는 것이다.
도 3에 나타낸 4개의 신호는 메모리에 입력되는 SCK(101), CS#(102), SI(103) 신호와, 메모리로부터 출력되는 SO(104) 신호를 나타낸다. CS#(102)를 통해 시각(t1)에 칩 선택 신호가 입력되면 시각(t2)부터 SCK(101)를 통해 클록이 입력되기 시작한다. 그 다음, 명령(instruction) 신호가 SI(103)를 통해 8 클록 동안 입력된다([t2, t3]). 그리고 뒤 이어 24 비트 주소가 24 클록 동안 SI(103)를 통해 입력된다([t3, t4]). 입력된 명령 신호가 데이터 읽기를 지시한 것('00000011')이라면, 24 비트 주소의 입력이 완료된 후 즉시 입력된 주소에 저장되었던 데이터가 SO(104)를 통해 출력된다. 여기서 '즉시'라는 것은 주소의 입력이 완료되는 클록의 바로 다음 클록을 의미한다. 또한 SCK(101)를 통해 입력되는 클록은 그 길이가 시간에 따라 신장되지 않고 시각(t1) 이후 일정한 간격으로 계속 입력된다.
NAND 셀 어레이(cell array)에 저장된 데이터를 읽기 위하여, 입력된 주소에 대응하는 메모리 셀의 게이트에는 0V의 전압을 인가하고 나머지 메모리 셀(memory cell)의 게이트(gate)에는 약 4.5V 또는 5.0V의 전압을 인가할 수 있다. 또한, 메모리 셀의 비트-라인에는 약 1.0V ~ 1.8V 사이의 전압이 인가될 수 있다. 메모리 셀의 워드-라인(word-line)에는 메모리 셀의 게이트가 연결되어 있으며, 메모리 셀의 비트-라인(bit-line)에는 메모리 셀의 드레인이 연결될 수 있다. 일반적인 NAND 셀 어레이에서 데이터를 읽을 때에는 주소가 모두 입력된 후에 워드-라인의 구동(driving)과 비트-라인의 프리챠징(precharging)을 시작하는데, 이때 필요한 전압 레벨에 도달하기 위해서는 소정의 시간이 소요된다. 기술 수준에 따라 다르긴 하지만, 예를 들어 약 80ns 내지 100ns의 시간이 소요될 수 있다. 따라서 일반적인 NAND 셀 어레이에서는 도 3과 같이 24 비트 주소가 모두 입력된 후에 ‘즉시’ 데이터가 출력될 수 없다. 그러나 본 발명의 일 실시예에서는 도 3과 같은 타이밍 다이어그램을 만족하며, 이를 위하여 아래의 도 4 및 도 5에서 설명하는 방법을 사용할 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리에 포함된 NAND 셀 어레이의 일부를 나타낸 것이다.
NAND 셀 어레이는 여러 개의 블록의 분할되어 있을 수 있는데, 도 4는 이 중 두 개의 블록, 즉 제1블록(41)과 제2블록(42)의 구조를 일부 나타낸 것이다. 여기서는 메모리에 입력되는 상술한 블록 주소에 의해 제1블록(41)이 선택된 경우를 가정하여 도시하였다. 또한, 제1블록(41)의 워드-라인(WL1)(43)을 읽기 위해 요구되는 각 노드에서의 전압을 함께 표시하였다.
선택된 제1블록(41)의 워드-라인(WL1)(43)에 기록된 데이터를 읽기 위하여, 워드-라인(WL1)(43)에는 0V가 인가되고, 나머지 다른 워드-라인들에는 전압(Vread)이 인가되며, 비트-라인(BL0 ~ BL(C-1))들 중 읽기를 원하는 비트-라인에 전압(Vpre-Vt)이 인가될 수 있다. 전압(Vread)은 예를 들어 약 4.5V 또는 5.0V일 수 있으며, 전압(Vpre)은 예를 들어 약 1.0V 내지 1.8V 사이의 전압일 수 있다. 전압(Vt)는 NMOS의 문턱 전압일 수 있다.
여기서 WL0 ~ WL(R-1)를 NAND 스트링(string)이라고 부를 수 있는데, 예를 들어 R=16일 수 있고, 상술한 비트라인의 개수를 나타내는 상수 C=4225일 수 있다. 그러나 구체적인 값은 실시예에 따라 달라질 수 있다.
도 4에서, 선택되지 않은 블록인 제2블록(42)의 워드-라인들은 모두 로우 상태를 유지하며, 제2블록(42)의 스트링 선택 라인(SSL. GSL)은 접지 트랜지스터(Tr1, Tr2)에 의해 0V에 접지된 상태를 유지할 수 있다. 따라서 제2블록(42)의 NAND 스트링에는 전류가 흐르지 않는다.
본 발명의 일 실시예에 따른 메모리에는 블록 주소, 워드-라인 주소, 및 비트-라인 주소로 이루어진 주소가 입력될 수 있으며, 이때 블록 주소, 워드-라인 주소, 및 비트-라인 주소가 순차적으로 입력될 수 있다. 입력된 블록 주소와 워드-라인 주소가 각각 도 4에 나타낸 제1블록(41) 및 워드-라인(WL1)(43)을 지정하는 경우에, 워드-라인(WL1)(43)에 기록된 데이터를 읽을 준비를 하기 위하여, NAND 셀 어레이의 각 노드의 전압 상태를 상술한 도 4와 같은 상태로 변경 및/또는 유지할 필요가 있다.
도 4에 나타낸 것과 같은 전압 상태로 만들기 위해서 각 워드-라인을 구동(driving)하고 각 비트-라인을 프리챠지(precharge)할 수 있다. 본 발명의 일 실시예에 따른 이러한 구동 및 프리챠지 방법을 도 5에 나타내었다.
도 5는 본 발명의 일 실시예에 따른, NAND 셀 어레이를 포함하는 메모리의 읽기 프로세스를 나타낸 것이다.
도 5를 참조하면, 메모리에 입력되는 주소([n2, n5])는, 12 비트의 블록 주소([n2, n3]), 4 비트의 워드-라인 주소([n3, n4]), 및 8 비트의 비트-라인 주소([n4, n5])로 구성될 수 있다. 시각(n0)에서 CS#(102)에 의해 메모리가 선택되면, 시각(n1)부터 SCK(101)을 통해 클록이 입력되고, 시구간([n1, n2])에서 8 클록 동안 메모리 읽기 명령이 입력된다. 비트-라인 주소의 입력이 완료되는 시점(n5)부터 데이터의 출력이 이루어진다.
입력되는 블록 주소([n2, n3]), 워드-라인 주소([n3, n4]), 및 비트-라인 주소([n4, n5])에 대응하는 메모리 셀에 기록된 데이터를 읽기 위하여, 도 4에서 설명한 바와 같이 이 메모리 셀을 포함하는 블록의 워드-라인들을 구동하고 이 메모리 셀에 대응하는 비트-라인을 프리챠징할 수 있다.
또는, 본 발명의 일 실시예와 같이, 블록 주소([n2, n3]) 및 워드-라인 주소([n3, n4])에 의해 지시되는 모든 메모리 셀들 중 적어도 하나 이상을 읽기 위하여, 도 4에서 설명한 바와 같이 이 모든 메모리 셀들을 포함하는 블록의 워드-라인들을 구동하고 위의 적어도 하나 이상의 메모리 셀들에 대응하는 비트-라인들을 프리챠징할 수 있다. 이를 위해서는 입력되는 주소 중 블록 주소([n2, n3]) 및 워드-라인 주소([n3, n4])만 알면 충분하다.
그런데 도 5에서 주소([n2, n5])는 한 개의 입력 단자인 SI(103)(도 5에는 미도시)를 통해서만 입력되기 때문에, 비트-라인 주소([n4, n5])의 입력이 완료되기 이전에 블록 주소([n2, n3]) 및 워드-라인 주소([n3, n4])의 입력이 완료될 수 있다. 따라서 비트-라인 주소([n4, n5])의 입력이 완료되는 시점(n5) 이전에, 워드-라인의 구동을 시작(n10)하고 비트-라인의 프리챠징을 시작(n10)할 수 있다. 또는, 워드-라인 주소([n3, n4])의 입력이 완료된 시점(n4)의 직후부터 워드-라인의 구동을 시작하고 비트-라인의 프리챠징을 시작할 수 있다. 여기서 '직후'라 함은 시점(n4)로부터 한 개의 클록 후의 시점(n10)을 말한다.
보통, NAND 셀 어레이에서 워드-라인의 구동 및 비트-라인의 프리챠징을 시작한 후, 예컨대 수백 ns 정도의 시간이 경과해야 NAND 셀 어레이를 읽을 수 있는 전압 상태에 도달할 수 있다. 그런데, 본 발명의 일 실시예에서는 비트-라인 주소([n4, n5])의 입력이 완료되기 이전부터 워드-라인의 구동 및 비트-라인의 프리챠징을 시작(n10)하기 때문에, 비트-라인 주소([n4, n5])의 입력이 완료된 후 즉시 NAND 셀 어레이의 데이터를 읽을 수 있다.
본 발명의 다른 실시예에서는 비트-라인 주소([n4, n5])의 입력이 완료되기 약 80ns 내지 100ns 이전부터 워드-라인의 구동 및 비트-라인의 프리챠징을 시작함으로써 비트-라인 주소([n4, n5])의 입력이 완료된 후 즉시 NAND 셀 어레이의 데이터를 읽도록 할 수 있다.
워드-라인 주소([n3, n4])에 의해 선택된 워드-라인(selected word-line)의 시간에 따른 전압의 변화(502) 및 선택되지 않은 나머지 워드-라인(unselected word-line, pass word-line)들의 시간에 따른 전압의 변화(501)가 도 5에 도시되어 있다. 선택된 워드-라인의 전압은 구동 시작 시점(n10)으로부터 시간(Δt1)이 경과한 후에 전압(Vread)에 도달한다.
또한, 도 5에는 NAND 메모리 셀의 비트-라인의 전압의 변화(503)도 함께 도시되어 있다. 선택된 비트-라인의 전압은 프리챠징 시작 시점(n10)으로부터 시간(Δt2)이 경과한 후에 전압(Vpre)에 도달한다.
선택된 워드-라인에 기록된 데이터의 읽기가 종료되면 블록 주소([n2, n3])에 의해 특정되는 블록의 모든 워드-라인과 비트-라인의 전압을 모두 기준 전위, 예컨대 0V로 바꿀 수 있다.
도 6에는 본 발명의 다른 실시예에 따른 워드-라인 구동 방법을 도시하였다.
도 6을 참조하면, 블록 주소([n2, n3])의 입력이 완료되면 워드-라인 주소([n3, n4])의 입력이 완료되기 이전이라도 어느 블록에 있는 워드-라인들을 구동해야하는지를 판단할 수 있다. 따라서 시점(n9)에서 블록 주소([n2, n3])가 가리키는 블록에 있는 모든 워드-라인의 전압을 전압(Vread)으로 상승시킬 수 있다(501, 502). 그 다음, 워드-라인 주소([n3, n4])의 입력이 완료되면 워드-라인 주소([n3, n4])에 의해 선택된 워드-라인의 전압(502)만을 기준전압(예컨대 0V)으로 낮출 수 있다. 이때 낮추기 시작하는 시점은 시점(n10)일 수 있다. 이때, 선택된 워드-라인의 전압은 위의 낮추기 시작하는 시점(n10)으로부터 시간(Δt3)이 경과한 후에 기준전압에 도달한다.
보통, 도 6에서 선택된 워드-라인의 전압이 강하하는 데 소요되는 시간(Δt3)은 도 5에 설명한 선택되지 않은 워드-라인들의 전압이 상승하는 데 소용되는 시간(Δt1)보다 작다. 따라서 도 6과 같은 방식으로 워드-라인을 구동하는 경우에는 도 5의 구동 방식에 비해 NAND 셀 어레이를 읽기 위해 요구되는 전압 상태에 더 일찍 도달할 수 있다.
도 7에는 본 발명의 다른 실시예에 따른 비트-라인 프리챠징 방법을 도시하였다.
도 7을 참조하면, 블록 주소([n2, n3])가 입력되면 워드-라인 주소([n3, n4])의 입력이 완료되기 이전이라도 어느 블록에 있는 비트-라인들을 프리챠징 해야 하는지를 판단할 수 있다. 따라서 시점(n8)에서 블록 주소([n2, n3])가 가리키는 블록에 있는 모든 비트-라인의 전압을 전압(V_H1)으로 상승시킬 수 있다. 비트-라인의 전압이 전압(V_H1)으로 상승된 후에, 비트-라인의 전압을 전압(Vpre)로 낮출 수 있다. 이와 같이 비트-라인의 전압을 낮추는 작업은 워드-라인 주소([n3, n4])의 입력이 완료된 후의 시점(n10)에 시작할 수 있으나 이 시점에 한정되는 것은 아니다. 이때, 비트-라인의 전압은 시점(n10)으로부터 시간(Δt4)이 경과한 후에 전압(Vpre)에 도달한다.
보통, 도 7에서 비트-라인의 전압이 강하하는 데 소요되는 시간(Δt4)은 도 5에 설명한 비트-라인의 전압이 상승하는 데 소용되는 시간(Δt2)보다 작다. 따라서 도 7과 같은 방식으로 비트-라인을 구동하는 경우에는 도 5의 구동 방식에 비해 NAND 셀 어레이를 읽기 위해 요구되는 전압 상태에 더 일찍 도달할 수 있다.
도 6 및 도 7에 나타낸 방법은 따로 실행되거나 또는 함께 결합되어 실행될 수 있음을 쉽게 이해할 수 있다.
도 8은 본 발명의 다른 실시예에 따른, NAND 셀 어레이를 갖는 메모리의 읽기 프로세스의 타이밍 다이어그램이다.
도 8에 나타낸 4개의 신호는 메모리에 입력되는 CS#(102), SCK(101), SI(103) 신호와, 메모리로부터 출력되는 SO(104) 신호를 나타낸다. CS#(102)를 통해 시각(t1)에 칩 선택 신호가 들어오면 SCK(101)를 통해 클록이 입력되기 시작한다. SCK(101)는 예를 들어 70MHz 이상의 고속의 클록 속도를 가질 수 있다. 그 다음, 명령(instruction) 신호가 SI(103)를 통해 소정의 시간 동안, 예를 들어 여덟 클록 동안 입력된다([t2, t3]). 그리고 뒤 이어 24 비트 주소가 24 클록 동안 SI(103)를 통해 입력된다([t3, t4]). 입력된 명령 신호가 데이터 읽기를 지시한 것이라면, 24 비트 주소의 입력이 완료된 후 소정의 더비 비트, 예를 들어 여덟 개의 더미 비트에 해당하는 시간([t4, t5])이 경과한 후에 입력된 주소에 저장되었던 데이터가 SO(104)를 통해 출력된다.
도 8에 나타낸 읽기 방법은 클록 속도가 빠른 경우에 적합하다. 도 5 내지 도 7을 다시 살펴보면, 워드-라인의 구동을 시작하는 시점(n2)부터 비트-라인 주소([n4, n5])의 입력이 완료되는 시점(n5)까지 24 클록이 소요된다. 이 클록의 시간 동안 NAND 셀 어레이를 읽기 위한 준비가 완료되는 것이 바람직한데, 상술한 바와 같이 이 준비에는 보통 80ns 내지 100ns 정도가 소요될 수 있다(실시예에 따라 더 짧은 시간이 소요될 수도 있다). 클록 속도가 매우 빨라서 일곱 클록이 경과하는데 소요되는 시간이 예컨대 100ns보다 작은 경우에는, 비트-라인 주소([n4, n5])의 입력이 완료되는 시점(n5) 이후 즉시 데이터를 읽지 못할 수 있다. 예를 들어 클록 속도가 약 70Mhz( =1/(100ns/7) ) 이상이면 일곱 클록이 경과하는데 소요되는 시간이 100ns보다 작게 된다. 따라서 도 8에 도시한 것과 같이 주소의 입력이 완료된 이후 소정의 더미 비트 동안, 예를 들어 여덟 비트 동안([t4, t5]) 휴지기를 두면 상술한 100 ns를 확보할 수 있기 때문에 시각(t5)부터 곧 바로 데이터를 출력할 수 있다.
도 8에 설명한 방법에는 도 5 내지 도 7에 설명한 방법을 결합할 수 있다.
도 5 내지 도 7에 설명한 본 발명의 실시예에 따른 워드-라인 구동 및 비트-라인 프리챠징의 타이밍은 도 2에 나타낸 제어 로직(700)이 아날로그 블록(300)을 제어함으로써 조절될 수 있다.
본 발명의 일 실시예에 따른 메모리의 핀-아웃 구조는 상술한 본 발명의 사상에서 벗어나지 않는 한도 내에서 도 1에 도시된 것으로부터 변경될 수 있음은 자명하다. 즉, 메모리(1)는 SCK(101), CS#(102), SI(103), SO(104), Vcc(107), GND(108)의 6개의 단자만을 가질 수도 있고, 다르게는 여기에 W#(105) 및 HOLD#(106) 단자를 더 포함할 수 있다.
이하 본 발명의 실시예들을 도 1 내지 도 8을 함께 참조하여 설명한다.
본 발명의 일 실시예에 따른 메모리 읽기 방법은 NAND 셀 어레이(400)를 포함하는 메모리(1)에서 NAND 셀 어레이(400)에 기록된 데이터를 읽는 방법에 관한 것이다. 이 방법은 NAND 셀 어레이(400)의 블록 주소([n2, n3]), 워드-라인 주소([n3, n4]) 및 비트-라인 주소([n4, n5])를 순차적으로 입력받는 단계를 포함한다. 그 다음, 비트-라인 주소([n4, n5])의 입력이 완료된 후 즉시 NAND 셀 어레이(400)에 기록된 데이터의 출력을 시작한다. 즉, 블록 주소([n2, n3]), 워드-라인 주소([n3, n4]) 및 비트-라인 주소([n4, n5])에 의해 지정되는 데이터의 출력을 시작한다. 이때, 위의 입력받는 단계는 한 개의 입력 단자(103)를 통해 수행될 수 있다. 여기서, ‘즉시’는 비트-라인 주소([n4, n5])의 마지막 비트가 입력된 클록의 바로 다음 클록일 수 있다.
이 방법은 비트-라인 주소([n4, n5])의 입력이 완료되기 이전에, 블록 주소([n2, n3])에 대응하는 블록에 속한 워드-라인들의 구동(driving)을 시작하는 단계를 더 포함할 수 있다. 또는, 데이터의 출력을 시작하기 80ns 이전에, 블록 주소([n2, n3])에 대응하는 블록에 속한 워드-라인들의 구동을 시작하는 단계를 더 포함할 수 있다. 이때, 위의 구동은 위의 블록 내의 모든 워드-라인들을 소정의 제1전압(Vread)으로 올린 후, 워드-라인 주소([n3, n4])에 대응하는 워드-라인을 소정의 제2전압(GND)으로 내리는 단계를 포함하여 수행될 수 있다.
이 방법은 비트-라인 주소([n4, n5])의 입력이 완료되기 이전에, 블록 주소([n2, n3])에 대응하는 블록에 속한 비트-라인의 프리챠징을 시작하는 단계를 더 포함할 수 있다. 또는, 데이터의 출력을 시작하기 80ns 이전에, 블록 주소([n2, n3])에 대응하는 블록에 속한 비트-라인의 프리챠징을 시작하는 단계를 더 포함할 수 있다. 이때, 위의 프리챠징은 위의 블록 내의 비트-라인들을 소정의 제3전압(V_H1)으로 올린 후, 소정의 제4전압(Vpre)으로 내리는 단계를 포함하여 수행될 수 있다.
본 발명의 다른 실시예에 따른 메모리 읽기 방법은 NAND 셀 어레이(400)를 포함하는 메모리(1)에서 NAND 셀 어레이(400)에 기록된 데이터를 읽는 방법에 관한 것이다. 이 방법은 NAND 셀 어레이(400)의 블록 주소([n2, n3]) 및 워드-라인 주소([n3, n4])를 순차적으로 입력받는 단계를 포함한다. 그 후, 블록 주소([n2, n3])에 대응하는 블록에 속한 워드-라인들의 구동을 시작할 수 있다. 그 다음, NAND 셀 어레이(400)의 비트-라인 주소([n4, n5])의 입력을 완료하는 단계, 및 비트-라인 주소([n4, n5])의 입력이 완료된 후 소정 개수의 더미비트 구간 후부터 즉시 NAND 셀 어레이(400)에 기록된 데이터의 출력을 시작하는 단계를 포함할 수 있다. 즉, 블록 주소([n2, n3]) 및 워드-라인 주소([n3, n4]), 비트-라인 주소([n4, n5])에 의해 지정되는 데이터의 출력을 시작할 수 있다. 이때, 블록 주소([n2, n3]), 워드-라인 주소([n3, n4]), 및 비트-라인 주소([n4, n5])의 입력은 한 개의 입력 단자(103)를 통해 수행될 수 있다.
이 방법은 비트-라인 주소([n4, n5])의 입력이 완료되기 이전에 위의 블록에 속한 비트-라인의 프리챠징을 시작하는 단계를 더 포함할 수 있다. 또한, 소정 개수의 더미비트 구간은 여덟 클록에 대응할 수 있다.
본 발명의 또 다른 실시예는 한 개의 입력 단자(103), NAND 셀 어레이(400), 및 한 개의 입력 단자(103)로부터 NAND 셀 어레이(400)의 주소([n2, n5])를 입력받아 주소([n2, n5])에 기록된 데이터를 출력하도록 되어 있는 제어 로직(700)을 포함하는 메모리(1)에 관한 것이다. 이때 제어 로직(700)은, 주소([n2, n5])에 포함된 블록 주소([n2, n3]), 워드-라인 주소([n3, n4]), 및 비트-라인 주소([n4, n5])를 순차적으로 입력받도록 되어 있고, 비트-라인 주소([n4, n5])의 입력이 완료된 후 즉시 주소([n2, n5])에 기록된 데이터의 출력을 시작하도록 되어 있다.
또는 위의 제어 로직(700)은, 비트-라인 주소([n4, n5])의 입력이 완료된 후 소정 개수의 더미비트(dummy bit) 구간 후부터 즉시 주소([n2, n5])에 기록된 데이터의 출력을 시작하도록 되어 있을 수 있다.
이때 제어 로직(700)은, 비트-라인 주소([n4, n5])의 입력이 완료되기 이전에, 블록 주소([n2, n3])에 대응하는 블록에 속한 워드-라인들의 구동을 시작하도록 되어 있을 수 있다.
이때 제어 로직(700)은, 비트-라인 주소([n4, n5])의 입력이 완료되기 이전에, 블록 주소([n2, n3])에 대응하는 블록에 속한 비트-라인의 프리챠징을 시작하도록 되어 있을 수 있다.
상술한 본 발명의 일 실시예에 따르면, 워드-라인 구동 및 비트-라인 프리챠징을 일찍 시작함으로써, 주소 입력이 완료된 직후 즉시 데이터를 출력할 수 있게 된다. 또는 주소 입력이 완료된 직후로부터 미리 결정한 소정의 시간 후에 데이터를 출력할 수 있도록 자유롭게 제어할 수 있다. 그런데, 지금까지 설명한 기술에 의하더라도 페이지 간의 출력 레이턴시가 0(zero)이 되도록 보장하지 못할 수 있다. 지금부터 설명하는 본 발명의 실시예들에서는 페이지 간의 출력 레이턴시를 0이 되도록 할 수 있다. 도 2에서 본 발명의 일 실시예에 따른 메모리의 내부구조의 일 예를 설명하였는데, 페이지 간의 출력 레이턴시를 0이 되도록 하기 위하여 이로부터 변형된 구조의 메모리를 제공할 수 있다. 본 발명의 일 실시예에 따른 메모리의 구조는 두 개 이상의 메모리 셀 어레이가 포함되어 있으며, 각각의 메모리 셀 어레이에는 각각 X-디코더가 일대일로 결합되어 있을 수 있다. 즉, 도 2에서는 셀 어레이(400) 및 그 주변회로의 구성을 자세히 설명하지 않았지만, 후술하는 도 9에서는 이를 더 자세히 설명한다.
페이지 간 연속읽기 기술
도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(100)를 보여주는 개략적인 블록도이다. 도 10은 도 9의 비휘발성 메모리 소자(100)에서 NAND 셀 어레이의 일부를 예시적으로 보여주는 개략적인 회로도이다.
도 9를 참조하면, NAND 셀 어레이들(110a, 110b)이 병렬로 분리되어 배치될 수 있다. NAND 셀 어레이(110a)는 일 군(a group)의 페이지들(LP)을 포함하고, NAND 셀 어레이(110b)는 다른 군의 페이지들(RP)을 포함할 수 있다. 일군의 페이지들(LP)과 다른 군의 페이지들(RP)은 서로 분리되어 병렬로 배열될 수 있다. 예를 들어, NAND 셀 어레이들(110a, 110b)은 서로 동일한 구조를 갖고 행 방향으로 나란하게 배치될 수 있다. 이 경우, 일 군의 페이지들(LP)은 좌측 반페이지를 구성하고, 다른 군의 페이지들(RP)은 우측 반페이지를 구성할 수 있다.
예를 들어, 도 10에 도시된 바와 같이, NAND 셀 어레이들(110a, 110b)은 행렬로 배열된 복수의 메모리셀들(MC)을 포함할 수 있다. 예를 들어, 같은 열에 배열된 메모리셀들(MC)은 서로 직렬로 연결되어 양단에서 비트 라인들(BL)에 연결되고, 타단에서 공통 소오스 라인(CSL)에 연결될 수 있다. 비트 라인들(BL)은 열 방향으로 신장하면서 메모리셀들(MC)의 소오스/드레인에 연결될 수 있고, 워드 라인들(WL)은 행 방향으로 신장하면서 메모리셀들(MC)의 제어 게이트에 결합될 수 있다.
워드 라인(WL0)과 비트 라인들(BL)의 연결은 스트링 선택 라인(SSL)에 의해서 제어될 수 있다. 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터들의 게이트에 결합될 수 있다. 나아가, 메모리셀들(MC)과 공통 소오스 라인(CSL)의 연결은 접지 선택 라인(GSL)에 의해서 제어될 수 있다. 접지 선택 라인(GSL)은 접지 선택 트랜지스터들의 게이트에 결합될 수 있다.
각 행에 배열된 메모리셀들(MC)은 각 페이지(도 9의 LP, RP)를 구성할 수 있다. 예를 들어, NAND 셀 어레이(110a)의 첫번째 페이지(LP-0) 및 NAND 셀 어레이(110b)의 첫번째 페이지(RP-0)는 첫번째 워드 라인(WL0)과 결합된 메모리셀들(MC)을 포함할 수 있다. 나아가, NAND 셀 어레이(110a)의 n번째 페이지(LP-n) 및 NAND 셀 어레이(110b)의 n번째 페이지(RP-n)는 n번째 워드 라인(WLn)과 결합된 메모리셀들(MC)을 포함할 수 있다.
이러한 NAND 셀 어레이들(110a, 110b)은 직렬 연결 구조를 갖기 때문에 각 스트링 내에 메모리셀들(MC)을 연결하기 위한 콘택 구조를 생략할 수 있어서 NOR 구조를 갖는 셀 어레이들에 비해서 고집적화 될 수 있다. 반면, NAND 셀 어레이들(110a, 110b)은 NOR 구조의 셀 어레이들에 비해서 고속 랜덤 액세스가 어려워, 하나의 직렬 출력 단자를 이용하는 직렬 인터페이스 구조에 이용되기 어려울 수 있다. 이에 대해, 이 실시예에 따른 비휘발성 메모리 소자(100)는 NAND 셀 어레이들(110a, 110b)을 이용하여 데이터 용량을 높이면서도, 후술하는 바와 같이 하나의 직렬 출력 단자를 이용하는 경우에도 고속 출력이 가능한 셀 구조 및 동작 방법을 제공할 수 있다.
도 9 및 도 10을 같이 참조하면, NAND 셀 어레이들(110a, 110b)은 도 10의 회로 구조를 하나의 블록 단위로 하여, 이러한 블록들이 복수로 연결된 구조를 포함할 수 있다. 하나의 블록 내에서 비트 라인들(BL)의 수 및 워드 라인들(WL)의 수는 블록 크기에 따라서 적절하게 선택될 수 있고 이 실시예의 범위를 제한하지 않는다. 나아가, NAND 셀 어레이들(110a, 110b) 각각은 비트 라인들(BL)을 짝수(even)/홀수(odd) 배열로 구분하여 동작할 수도 있다.
NAND 셀 어레이(110a)는 X-디코더(X-decoder, 115a)에 결합되고, NAND 셀 어레이(110b)는 X-디코더(115b)에 결합될 수 있다. X-디코더들(115a, 115b)은 서로 분리되어 병렬적으로 배치될 수 있다. 보다 구체적으로 보면, X-디코더(115a)는 페이지들(LP)에 결합되어 NAND 셀 어레이(110a) 내 워드 라인들(WL)을 제어하고, X-디코더(115b)는 페이지들(RP)에 결합되어 NAND 셀 어레이(110b) 내 워드 라인들(WL)을 제어할 수 있다. NAND 셀 어레이들(110a, 110b)이 서로 동일한 메모리 용량을 갖는 경우, X-디코더들(115a, 115b)은 서로 동일한 구조를 가질 수 있다.
예를 들어, X-디코더(115a)는 NAND 셀 어레이(110a) 내 메모리셀들(MC)의 주소 정보를 디코딩하는 디코딩 유닛, 주소 정보에 따라서 페이지들(LP)을 드라이빙하기 위한 X-멀티플렉서/드라이버 유닛을 포함할 수 있다. X-디코더 (115b)는 NAND 셀 어레이(110b) 내 메모리셀들(MC)의 주소 정보를 디코딩하는 디코딩 유닛, 주소 정보에 따라서 페이지들(RP)을 구동하기 위한 X-멀티플렉서/드라이버 유닛을 포함할 수 있다. 이에 따라서, 두 군의 페이지들(LP, RP)은 두 X-디코더들(115a, 115b)를 독립적으로 이용하여, 순차로 구동될 수도 있고 동시에 구동될 수도 있다.
데이터의 감지 및 래치를 위하여, NAND 셀 어레이들(110a, 110b)은 페이지 버퍼들(page buffer, 120a, 120b)에 일대일로 결합될 수 있다. 예를 들어, NAND 셀 어레이(110a)의 비트 라인들(BL)이 페이지 버퍼(120a)에 연결되고, NAND 셀 어레이(110b)의 비트 라인들(BL)이 페이지 버퍼(120b)에 연결될 수 있다. 이와 같이 페이지 버퍼들(120a, 120b)이 서로 분리되어 배치됨에 따라, NAND 셀 어레이들(110a, 110b)의 동작이 독립적으로 수행될 수 있다.
페이지 버퍼들(120a, 120b)은 데이터를 감지 및 래치하기 위한 감지 증폭기(sense amplifier) 회로를 포함할 수 있다. 예를 들어, 감지 증폭기는 감지 유닛(sense unit) 및 래치 유닛(latch unit)을 포함할 수 있다. NAND 셀 어레이들(110a, 110b)이 서로 동일한 메모리 용량을 갖는 경우, 페이지 버퍼들(120a, 120b)도 서로 동일한 구조를 가질 수 있다. 한편, NAND 셀 어레이들(110a, 110b)이 짝수(even)/홀수(odd) 칼럼으로 구분하여 동작하는 경우, 페이지 버퍼들(120a, 120b) 각각의 용량은 NAND 셀 어레이들(110a, 110b) 각각의 용량의 1/2에 해당할 수 있다.
페이지 버퍼들(120a, 120b)은 멀티플렉서 래치(Mux Latch) 유닛(140)을 통해서 입출력 버퍼 & 래치(I/O buffer & latch) 유닛(150)에 결합될 수 있다. 입출력 버퍼 & 래치 유닛(150)은 입출력 인터페이스(I/O Interface, 160)에 결합될 수 있다. 입출력 버퍼 & 래치 유닛(150)은 입출력 인터페이스(160)와 외부 장치사이에 데이터 입출력 시 데이터 버퍼로 이용될 수 있다. 예를 들어, 입출력 인터페이스(160)는 직렬 인터페이스(serial peripheral interface; SPI) 또는 병렬 인터페이스(parallel interface)를 포함할 수 있다. 멀티플렉서 래치 유닛(140)은 페이지 버퍼들(120a, 120b)로부터 입출력 버퍼 & 래치 유닛(150)으로 데이터 출력을 조절하거나 또는 입출력 버퍼 & 래치 유닛(150)으로부터 페이지 버퍼들(120a, 120b)로 데이터 입력을 조절할 수 있다.
제어 로직(control logic, 130)은 NAND 셀 어레이들(110a, 110b)의 읽기/쓰기 동작을 제어하기 위해서 디코더들(115a, 115b)을 제어하고, 페이지 버퍼들(120a, 120b)의 데이터 입출력을 제어하기 위해서 멀티플렉서 래치 유닛(140)을 제어할 수 있다. 예를 들어, 제어 로직(130)은 후술하는 바와 같이 NAND 셀 어레이들(110a, 110b)의 데이터를 순차적으로 연속 출력 시 읽기 제어 회로를 구성할 수 있다. 이 실시예에서, 제어 로직(130)은 주요하게 멀티플렉서(Mux)를 제어하도록 도시되었으나, 제어 로직(130)은 이에 한정되지 않고 비휘발성 메모리 소자의 코어/주변 회로를 전체적으로 제어할 수 있다.
입력 주소 검출(input address detection) 유닛(135)은 읽기 동작 시 시작 주소 정보를 제공하도록 제어 로직(130)에 결합될 수 있다. 예를 들어, 입력 주소 검출 유닛(135)은 입력 주소 정보를 검출하여 래치하는 동작을 수행할 수 있다. 예를 들어, 입력 주소 검출 유닛(135)은 시작 주소 정보를 검출하여 래치할 수 있다.
이 실시예에 따른 비휘발성 메모리 소자(100)에서 NAND 셀 어레이들(110a, 11b), 페이지들(LP), X-디코더들(115a, 115b), 페이지 버퍼들(120a, 120b)은 설명의 편의상 서수로(제1 및 제2) 각각 구분되어 불릴 수 있다. 예를 들어, 읽기 동작 시 시작 주소가 속한 NAND 셀 어레이를 제1 NAND 셀 어레이로 지칭하고, 다른 NAND 셀 어레이를 제2 NAND 셀 어레이로 지칭할 수 있다. 이 경우, 제1 NAND 셀 어레이는 제1 군의 페이지들을 포함하고, 제2 NAND 셀 어레이는 제2 군의 페이지들을 포함하도록 지칭할 수 있다. 나아가, 제1 NAND 셀 어레이는 제1 X-디코더 및 제1 페이지 버퍼에 결합되고, 제2 NAND 셀 어레이는 제2 X-디코더 및 제2 페이지 버퍼에 결합되도록 지칭될 수 있다.
도 11은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자(100a)를 보여주는 개략적인 블록도이다. 이 실시예에 따른 비휘발성 메모리 소자(100a)는 도 9의 비휘발성 메모리 소자(100)에서 일부 구성을 변형한 것이고, 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 11을 참조하면, 비휘발성 메모리 소자(100a)는 NAND 셀 어레이들(110a, 110b, 110c, 110d)을 포함할 수 있다. 예를 들어, NAND 셀 어레이들(110a, 110b, 110c, 110d) 은 동일한 구조로 형성되어 동일한 용량을 가질 수 있다. NAND 셀 어레이들(110a, 110b, 110c, 110d)의 수 및 배치는 예시적으로 도시되었다. 예를 들어, NAND 셀 어레이들(110a, 110b, 110c, 110d) 중 어느 하나가 생략되거나 또는 복수의 NAND 셀 어레이들(미도시)이 더 부가될 수도 있다. 아울러, NAND 셀 어레이들(110a, 110b, 110c, 110d)은 한 줄로 배치되게 도시되었으나, 두 줄 또는 그 이상의 줄로 배치될 수도 있다.
X-디코더들(115a, 115b, 115c, 115d)은 NAND 셀 어레이들(110a, 110b, 110c, 110d)의 행방향으로 각각 일대일로 결합되고, 페이지 버퍼들(120a, 120b, 120c, 120d)은 NAND 셀 어레이들(110a, 110b, 110c, 110d)의 열방향으로 각각 일대일로 결합될 수 있다. 예를 들어, X-디코더(115a) 및 페이지 버퍼(120a)는 NAND 셀 어레이(110a)에 결합되고, X-디코더(115b, 120b)는 NAND 셀 어레이(110b)에 결합되고, X-디코더(115c) 및 페이지 버퍼(120c)는 NAND 셀 어레이(110c)에 결합되고. X-디코더(115d) 및 페이지 버퍼(120d)는 NAND 셀 어레이(110d)에 결합될 수 있다.
페이지 버퍼들(120a, 120b, 120c, 120d)은 데이터를 주고받도록 멀티플렉서 래치(140)와 결합될 수 있다. 제어 로직(130)은 비휘발성 메모리 소자(100a)의 동작을 제어하도록 X-디코더들(115a, 115b, 115c, 115d) 및 멀티플렉서 래치(140)와 결합될 수 있다.
이 실시예에 따른 비휘발성 메모리 소자(100a)에서 NAND 셀 어레이들(110a, 110b, 110c, 110d), X-디코더들(115a, 115b, 115c, 115d), 페이지 버퍼들(120a, 120b, 120c, 120d)은 설명의 편의상 서수로(제1 내지 제4) 각각 구분되어 불릴 수 있다. 예를 들어, 읽기 동작 시 시작 주소가 속한 NAND 셀 어레이를 제1 NAND 셀 어레이로 지칭하고, 이어지는 NAND 셀 어레이들을 제2 NAND 셀 어레이, 제3 NAND 셀 어레이 및 제4 NAND 셀 어레이로 지칭할 수 있다. 이 경우, 제1 NAND 셀 어레이는 제1 X-디코더 및 제1 페이지 버퍼에 결합되고, 제2 NAND 셀 어레이는 제2 X-디코더 및 제2 페이지 버퍼에 결합되고, 제3 NAND 셀 어레이는 제3 X-디코더 및 제3 페이지 버퍼에 결합되고, 제4 NAND 셀 어레이는 제4 X-디코더 및 제4 페이지 버퍼에 결합되도록 지칭될 수 있다.
도 12는 본 발명의 일 실시예에 따른 전자제어 시스템(200)을 보여주는 개략적인 블록도이다.
도 12를 참조하면, 호스트(210)와 메모리칩(220)이 인터페이스(240)를 통해서 데이터를 주고받도록 서로 연결될 수 있다. 예를 들어, 인터페이스(240)는 직렬 인터페이스(SPI interface)를 포함할 수 있다. 이 경우, 호스트(210)는 마스터(master) 소자로 동작하고, 메모리칩(220)은 슬레이브(slave) 소자로 동작할 수 있다. 아울러, 데이터는 하나의 핀을 통해서 메모리칩(220)과 호스트(210) 사이에서 전송될 수 있다.
메모리칩(220)은 전술한 비휘발성 메모리 소자들(100, 100a) 중 적어도 하나를 포함할 수 있다. 호스트(210)는 메모리칩(220)을 제어하는 제어기, 예컨대 중앙처리장치(CPU)를 포함할 수 있다. 선택적으로, 시스템(200)은 외부와 데이터 전송을 위해서 입출력 장치(미도시)를 더 포함할 수 있다. 호스트(210)는 입출력 장치로부터 데이터를 입력받아 메모리칩(220)에 저장하거나, 메모리칩(220)에 저장된 데이터를 입출력 장치를 통해서 출력할 수도 있다. 예를 들어, 이러한 시스템(200)은 컴퓨터, 휴대폰, 모바일 기기, 개인휴대기기(PDA) 내비게이션 장치, 가전 장치 등을 포함할 수 있다.
이하에서는 도 13 내지 도 16을 더 참조하여 이 실시예에 따른 비휘발성 메모리 소자의 연속 읽기 동작을 설명한다.
도 13을 참조하면, NAND 셀 어레이들 내의 시작 주소를 검출한다(S10). 이어서, 제1 NAND 셀 어레이 내의 시작 주소가 속한 제1 페이지의 데이터와 제2 NAND 셀 어레이 내의 제1 페이지에 이어지는 제2 페이지의 데이터를 동시에 감지한다(S20) 예를 들어, 제1 NAND 셀 어레이와 결합된 제1 X-디코더를 구동하여 제1 페이지 버퍼에 데이터를 감지 및 래치하면서 동시에 제2 NAND 셀 어레이와 결합된 제2 X-디코더를 구동하여 제2 페이지 버퍼에 데이터를 감지 및 래치할 수 있다.
이어서, 제1 페이지의 데이터 및/또는 제2 페이지의 데이터를 외부로 출력하고, 이러한 출력 시간 동안에 제2 페이지에 이어지는 제3 페이지의 데이터를 감지할 수 있다(S30). 예를 들어, 제2 페이지와 결합된 제3 X-디코더를 구동하여 제3 페이지 버퍼에 데이터를 감지 및 래치할 수 있다. 제3 페이지는 제1 NAND 셀 어레이에 속하거나 또는 제3 NAND 셀 어레이에 속할 수도 있다. 전자의 경우, 제3 X-디코더는 제1 X-디코더와 동일할 수 있다.
이어서, 제3 페이지의 데이터 출력 동안, 제3 페이지에 이어지는 제4 페이지의 데이터를 외부로 출력할 수 있다(S40). 예를 들어, 제4 페이지와 결합된 제4 X-디코더를 구동하여 제4 페이지 버퍼에 데이터를 감지 및 래치할 수 있다. 제4 페이지는 제1 및 제2 NAND 셀 어레이 중 어느 하나에 속할 수도 있다. 한편, 단계(S40)를 반복함으로써 전체 데이터를 순차적으로 연속하여 외부로 출력할 수 있다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 시작 주소에 따른 동작방법을 보여주는 블록도들이다. 도 16은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 동작방법을 보여주는 타이밍도이다.
도 14를 참조하면, 시작 주소(SA)가 속한 제1 페이지(LP-0)와 이에 이어지는 제2 페이지(RP-0)의 데이터를 동시에 감지할 수 있다(①). 예를 들어, 제1 페이지(LP-0)는 NAND 셀 어레이(110a)에 속하고, 제2 페이지(RP-0)는 NAND 셀 어레이(110b)에 속할 수 있다. 제1 페이지(LP-0)와 제2 페이지(RP-0)의 데이터는 페이지 버퍼들(120a, 120b)에 각각 감지 및 래치될 수 있다.
이어서, 제1 페이지(LP-0)의 시작 주소(SA) 이후의 데이터와 제2 페이지(RP-0)의 데이터를 멀티플렉스 래치(140)를 통해서 순차로 출력하는 동안, 제3 페이지(LP-1)의 데이터를 감지하여 페이지 버퍼(110a)에 래치할 수 있다(②). 이 경우, 제3 페이지(LP-1)는 제1 NAND 셀 어레이(110a)에 속하고, 제1 페이지(LP-0) 바로 아래 행에 배치될 수 있다.
이어서, 제3 페이지(LP-1)의 데이터를 출력하는 동안 이어지는 제4 페이지(RP-1)의 데이터를 감지할 수 있다(③). 제4 페이지(RP-1)는 NAND 셀 어레이(110b)에 속하고, 그 데이터는 페이지 버퍼(110b)에 래치될 수 있다. 이어서, 제4 페이지(RP-1)의 데이터를 출력하는 동안 이어지는 제5 페이지(LP-2)의 데이터를 감지할 수 있다(④). 제5 페이지(LP-2)는 제1 NAND 셀 어레이(110a)에 속하고, 그 데이터는 제1 페이지 버퍼(110a)에 래치될 수 있다.
이에 따르면, 제1 페이지(LP-0)의 시작 주소(SA)로부터 제2 페이지(RP-0), 제3 페이지(LP-1) 및 제4 페이지(RP-1)의 데이터가 순차로 연속해서 출력될 수 있다. 특히, 처음을 제외하고는 한 페이지의 데이터 감지 시간이 그 전 페이지의 출력 시간 내에 이루어지기 때문에, 시작 주소(SA)로부터 페이지 간에 레이턴시 없이(no latency) 데이터를 연속해서 출력할 수 있다. 아울러, 이러한 읽기 동작을 반복하면, 시작 주소(SA)로부터 전체 데이터를 연속해서 레이턴시 없이 출력하는 것이 가능해진다.
도 15를 참조하면, 시작 주소(SA)가 속한 제1 페이지(RP-0)와 이에 이어지는 제2 페이지(LP-1)의 데이터를 동시에 감지할 수 있다(①). 예를 들어, 제1 페이지(RP-0)는 NAND 셀 어레이(110b)에 속하고, 제2 페이지(LP-1)는 NAND 셀 어레이(110a)에 속할 수 있다. 제1 페이지(RP-0)와 제2 페이지(LP-1)의 데이터는 페이지 버퍼들(120b, 120a)에 각각 감지 및 래치될 수 있다.
이 실시예에서, 제1 페이지(RP-0)와 제2 페이지(LP-1)는 인접한 서로 다른 행에 배치되어 있음에도 X-디코터들(115b, 115a) 및 페이지 버퍼들(120b, 120a)을 각각 분리해서 이용하기 때문에, 그 데이터들을 동시에 감지할 수 있다. 처음에 제1 페이지(RP-0)의 데이터와 제2 페이지(LP-1)의 데이터를 동시에 감지하는 이유는 제1 페이지(RP-0)의 시작 주소(SA)가 첫 번째 행의 거의 마지막 칼럼 부근에 위치해 있기 때문이다. 이에 따라, 제1 페이지(RP-0)의 시작 주소(SA)로부터의 데이터를 출력하는 짧은 시간 내에 이어지는 제2 페이지(LP-1)의 데이터를 감지하기 어렵다. 통상적인 경우, 제1 페이지(RP-0)의 출력 후 소정의 레이턴시를 부여하여 제2 페이지(LP-1)를 읽기 위한 시간을 부여한다.
반면, 이 실시예의 경우, 페이지 버퍼(120b)에 래치된 제1 페이지(RP-0)의 시작 주소(SA) 이후의 데이터를 출력하고, 페이지 버퍼(120a)에 래치된 제2 페이지(LP-1)의 데이터를 멀티플렉스 래치(140)를 통해서 순차로 출력하는 동안, NAND 셀 어레이(110b)의 제3 페이지(RP-1)의 데이터를 감지할 수 있다(②). 따라서, 제3 페이지(RP-1)의 데이터 감지를 위한 레이턴시를 부여할 필요가 없다.
이어서, 제3 페이지(RP-1)의 데이터를 출력하는 동안 NAND 셀 어레이(110a)의 이어지는 제4 페이지(LP-2)의 데이터를 감지하여 페이지 버퍼(110a)에 래치할 수 있다(③). 이어서, 제4 페이지(LP-2)의 데이터를 출력하는 동안 NAND 셀 어레이(110b)의 이어지는 제5 페이지(RP-2)의 데이터를 감지하여 페이지 버퍼(110b)에 래치할 수 있다(④).
따라서, 제1 페이지(RP-0)의 시작 주소(SA)로부터 제2 페이지(LP-1), 제3 페이지(RP-1) 및 제4 페이지(LP-2)의 데이터가 순차로 연속해서 출력될 수 있다. 특히, 처음을 제외하고는 한 페이지의 데이터 감지 시간이 그 전 페이지의 출력 시간 내에 이루어지기 때문에, 시작 주소(SA)로부터 페이지 간에 레이턴시 없이(no latency) 데이터를 연속해서 출력할 수 있다. 아울러, 이러한 읽기 동작을 반복하면, 시작 주소(SA)로부터 전체 데이터를 연속해서 레이턴시 없이 출력하는 것이 가능해진다.
이에 따라, 데이터의 고속 읽기가 가능해져 비휘발성 메모리 소자의 읽기 성능을 향상시킬 수 있다. 이러한 고속 연속 읽기 성능은 도 16에 도시된 바와 같이 직렬 인터페이스를 이용하는 제품의 규격을 만족할 수 있다. 보다 구체적으로 보면, 칩 선택 단자(CS#)로 칩 선택 신호가 입력되면, 직렬 클록 단자(SCK)의 클록 신호에 맞추어 직렬 입력 단자(SI)로 명령(instruction) 및 주소(address)가 차례로 입력될 수 있다. 주소 입력 후 이어서 직렬 출력 단자(SO)로 데이터들(D1, D2 등)이 순차로 레이턴시 없이 출력될 수 있다.
도 17 내지 도 20은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 동작방법을 보여주는 개략적인 블록도들이다. 이 실시예에 따른 비휘발성 메모리 소자의 동작방법은 전술한 도 14 및 도 15의 비휘발성 메모리 소자의 동작방법에서 일부 구성을 변형한 것으로서, 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 17을 참조하면, 시작 주소(SA)가 NAND 셀 어레이(110a)에 속한 경우, 먼저 NAND 셀 어레이들(110a, 110b)의 제1 및 제2 페이지들을 동시에 감지 및 래치할 수 있다(①). 이어서, 제2 페이지의 데이터를 출력하는 동안, NAND 셀 어레이(110c)의 이어지는 제3 페이지 데이터를 감지 및 래치할 수 있다(②). 이어서, 제3 페이지의 데이터를 출력하는 동안 NAND 셀 어레이(110d)의 이어지는 제4 페이지의 데이터를 감지 및 래치할 수 있다(③). 이어서, 제4 페이지의 데이터를 출력하는 동안, NAND 셀 어레이(110a)의 이어지는 제5 페이지의 데이터를 감지 및 래치할 수 있다(④).
도 18을 참조하면, 시작 주소(SA)가 NAND 셀 어레이(110b)에 속한 경우, 먼저 NAND 셀 어레이들(110b, 110c)의 제1 및 제2 페이지들을 동시에 감지 및 래치할 수 있다(①). 이어서, 제2 페이지의 데이터를 출력하는 동안, NAND 셀 어레이(110d)의 이어지는 제3 페이지 데이터를 감지 및 래치할 수 있다(②). 이어서, 제3 페이지의 데이터를 출력하는 동안 NAND 셀 어레이(110a)의 이어지는 제4 페이지의 데이터를 감지 및 래치할 수 있다(③). 이어서, 제4 페이지의 데이터를 출력하는 동안, NAND 셀 어레이(110b)의 이어지는 제5 페이지의 데이터를 감지 및 래치할 수 있다(④).
도 19를 참조하면, 시작 주소(SA)가 NAND 셀 어레이(110c)에 속한 경우, 먼저 NAND 셀 어레이들(110c, 110d)의 제1 및 제2 페이지들을 동시에 감지 및 래치할 수 있다(①). 이어서, 제2 페이지의 데이터를 출력하는 동안, NAND 셀 어레이(110a)의 이어지는 제3 페이지 데이터를 감지 및 래치할 수 있다(②). 이어서, 제3 페이지의 데이터를 출력하는 동안 NAND 셀 어레이(110b)의 이어지는 제4 페이지의 데이터를 감지 및 래치할 수 있다(③). 이어서, 제4 페이지의 데이터를 출력하는 동안, NAND 셀 어레이(110c)의 이어지는 제5 페이지의 데이터를 감지 및 래치할 수 있다(④).
도 20을 참조하면, 시작 주소(SA)가 NAND 셀 어레이(110d)에 속한 경우, 먼저 NAND 셀 어레이들(110d, 110a)의 제1 및 제2 페이지들을 동시에 감지 및 래치할 수 있다(①). 이어서, 제2 페이지의 데이터를 출력하는 동안, NAND 셀 어레이(110b)의 이어지는 제3 페이지 데이터를 감지 및 래치할 수 있다(②). 이어서, 제3 페이지의 데이터를 출력하는 동안 NAND 셀 어레이(110c)의 이어지는 제4 페이지의 데이터를 감지 및 래치할 수 있다(③). 이어서, 제4 페이지의 데이터를 출력하는 동안, NAND 셀 어레이(110d)의 이어지는 제5 페이지의 데이터를 감지 및 래치할 수 있다(④).
전술한 바에 따르면, 시작 주소(SA)의 위치에 상관없이 제1 페이지의 시작 주소(SA)로부터, 제4 페이지까지의 데이터를 페이지간 레이턴시 없이 순차로 연속해서 출력할 수 있다. 나아가, 전술한 제3 페이지 이후의 동작을 계속해서 반복하면, 제1 페이지의 시작 주소(SA)로부터 전체 데이터를 페이지간 레이턴시 없이 순차로 연속해서 출력할 수 있다. 이러한 동작 성능은 페이지간 레이턴시 없이 고속 연속 읽기를 요하는 제품 규격을 만족할 수 있고, 예컨대 하나의 직렬 출력 단자(도 16의 SO 참조)를 이용하여 데이터를 출력하는 경우 제품 성능 향상에 기여할 수 있다.
이상, 도 1 내지 도 8을 통해, 주소 입력 직후에 데이터를 출력하기 위하여 워드-라인을 구동하는 기술 및 비트-라인을 프리챠징하는 기술을 살펴보았고, 도 9 내지 도 20을 통해, 페이지 간 데이터 출력의 레이턴시를 0으로 만들 수 있는 기술을 살펴보았다. 워드-라인을 구동하는 기술 및 비트-라인을 프리챠징하는 기술과 페이지 간 데이터 출력의 레이턴시를 0으로 만들기 위한 기술을 서로 독립적으로 수행될 수 있다. 위의 두 기술을 결합하면 페이지 간 레이턴시가 없는 데이터 출력을 주소 입력 완료 후 즉시 실행할 수 있는 효과가 있다.
즉, 제1 군의 페이지들을 포함하는 제1 NAND 셀 어레이 및 제2 군의 페이지들을 포함하는 제2 NAND 셀 어레이를 포함하는 NAND 셀 어레이의 블록 주소, 워드-라인 주소 및 비트-라인 주소를 한 개의 입력 단자(input terminal)를 통해 입력받은 후에, 위의 블록 주소, 워드-라인 주소 및 비트-라인 주소로부터 NAND 셀 어레이의 시작 주소를 검출할 수 있다. 그 다음, 제1 군의 페이지들 내의 시작 주소가 속한 제1 페이지의 데이터, 및 제2 군의 페이지들 내의 제1 페이지에 이어지는 제2 페이지의 데이터를 동시에 감지할 수 있다. 이때, 비트-라인 주소의 입력이 완료되기 이전에, 블록 주소에 대응하는 블록에 속한 워드-라인들의 구동(driving)을 시작하면 주소입력 직후 즉시 페이지 데이터를 출력할 수 있다. 또한, 제2 페이지의 데이터가 외부로 출력되는 동안, 제2 페이지에 이어지는 제3 페이지의 데이터를 감지하면 페이지 간 데이터 출력의 레이턴시를 0으로 만들 수 있다.
도 8을 참조하여 주소입력 이후 일정한 더미 클록 이후에 데이터 출력을 시작하기 위한 구성을 설명하였는데, 이 기술도 페이지 간 데이터 출력의 레이턴시를 0으로 만드는 기술과 결합될 수 있으며, 그 방식은 위에 설명한 방식과 마찬가지로 이해될 수 있다.
도 2 및 도 9는 본 발명의 실시예에 따른 메모리 구조를 나타낸 것으로서, 본 발명의 사상에서 벗어나지 않는다면, 내부구조 중 구체적인 내용은 변형될 수 있다.
본 발명을 설명함에 있어서, 주소 및 명령어는 한 개의 입력 단자를 통해 입력되는 예를 들었다. 그러나, 본 발명의 사상에서 벗어나지 않는 한, 본 발명에 따른 기술적인 특징은, 주소 및/또는 명령어가 복수 개의 입력 단자를 통해 입력되는 환경에서도 적용될 수 있음을 이해할 수 있다.
본 발명의 실시예에 따른 메모리는 컴퓨터, 휴대폰, 모바일 기기, 개인휴대기기(PDA) 내비게이션 장치, 가전 장치 등에 사용될 수 있다.
이상 본 발명이 양호한 실시예와 관련하여 설명되었으나, 본 발명의 기술분야에 속하는 자들은 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에 다양한 변경 및 수정을 용이하게 실시할 수 있을 것이다.
그러므로 개시된 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 진정한 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
100, 100a: 비휘발성 메모리 소자
110a, 110b, 110c, 110d: NAND 셀 어레이
115a, 115b, 115c, 115d: X-디코더
120a, 120b, 120c, 120d: 페이지 버퍼
130: 제어 로직 135: 입력 어드레스 검출 유닛
140: 멀티플렉서 래치 유닛 150: 입출력 버퍼 & 래치 유닛
160: 입출력 인터페이스 200: 전자제어 시스템
210: 호스트 220: 메모리칩

Claims (22)

  1. 제1 군의 페이지들을 포함하는 제1 NAND 셀 어레이 및 제2 군의 페이지들을 포함하는 제2 NAND 셀 어레이를 포함하는 NAND 셀 어레이의 블록 주소, 워드-라인 주소 및 비트-라인 주소를 입력 단자(input terminal)를 통해 입력받는 단계;
    상기 비트-라인 주소의 입력이 완료되기 이전에, 상기 블록 주소에 대응하는 블록에 속한 워드-라인들의 구동(driving)을 시작하는 단계;
    상기 블록 주소, 상기 워드-라인 주소 및 상기 비트-라인 주소로부터 상기 NAND 셀 어레이의 시작 주소를 검출하는 단계; 및
    상기 제1 군의 페이지들 내의 시작 주소가 속한 제1 페이지의 데이터, 및 상기 제2 군의 페이지들 내의 상기 제1 페이지에 이어지는 제2 페이지의 데이터를 동시에 감지하는 단계
    를 포함하며,
    상기 비트-라인 주소의 입력이 완료된 후 즉시 상기 NAND 셀 어레이에 기록된 데이터의 출력을 시작하는,
    메모리 소자의 동작방법.
  2. 제1항에 있어서, 상기 제2 페이지의 데이터가 외부로 출력되는 동안, 상기 제2 페이지에 이어지는 제3 페이지의 데이터를 감지하는 단계를 더 포함하는, 메모리 소자의 동작방법.
  3. 삭제
  4. 제1항에 있어서, 상기 데이터의 출력을 시작하기 적어도 수십 ns 이전에, 상기 블록 주소에 대응하는 블록에 속한 비트-라인의 프리챠징을 시작하는 단계를 더 포함하는, 메모리 소자의 동작방법.
  5. 제1 군의 페이지들을 포함하는 제1 NAND 셀 어레이 및 제2 군의 페이지들을 포함하는 제2 NAND 셀 어레이를 포함하는 NAND 셀 어레이의 블록 주소 및 워드-라인 주소를 입력 단자(input terminal)를 통해 입력받는 단계;
    상기 블록 주소에 대응하는 블록에 속한 워드-라인들의 구동을 시작하는 단계;
    상기 NAND 셀 어레이의 비트-라인 주소의 입력을 완료하는 단계;
    상기 블록 주소, 상기 워드-라인 주소 및 상기 비트-라인 주소로부터 상기 NAND 셀 어레이의 시작 주소를 검출하는 단계; 및
    상기 제1 군의 페이지들 내의 시작 주소가 속한 제1 페이지의 데이터, 및 상기 제2 군의 페이지들 내의 상기 제1 페이지에 이어지는 제2 페이지의 데이터를 동시에 감지하는 단계
    를 포함하며,
    상기 비트-라인 주소의 입력이 완료된 후 소정 개수의 더미비트(dummy bit) 구간 후부터 즉시 상기 NAND 셀 어레이에 기록된 데이터의 출력을 시작하고,
    상기 데이터의 출력을 시작하기 적어도 수십 ns 이전에, 상기 블록 주소에 대응하는 블록에 속한 비트-라인의 프리챠징을 시작하도록 되어 있는,
    메모리 소자의 동작방법.
  6. 제5항에 있어서, 상기 제2 페이지의 데이터가 외부로 출력되는 동안, 상기 제2 페이지에 이어지는 제3 페이지의 데이터를 감지하는 단계를 더 포함하는, 메모리 소자의 동작방법.
  7. 삭제
  8. 제1항 또는 제5항에 있어서, 상기 입력 단자는 한 개의 입력 단자인, 메모리 소자의 동작방법.
  9. 제1항 또는 제5항에 있어서, 상기 입력 단자는 복수 개의 입력 단자인, 메모리 소자의 동작방법.
  10. 제1 군의 페이지들을 포함하는 제1 NAND 셀 어레이 및 제2 군의 페이지들을 포함하는 제2 NAND 셀 어레이를 포함하는 NAND 셀 어레이;
    상기 제1 NAND 셀 어레이 및 상기 제2 NAND 셀 어레이에 적어도 일대일로 결합된 복수의 X-디코더들; 및
    블록 주소, 워드-라인 주소, 및 비트-라인 주소를 순차적으로 포함하는 시작 주소를 제1 입력 단자로부터 입력받아 상기 비트-라인 주소의 입력이 완료된 후 즉시 상기 주소에 기록된 데이터를 출력하도록 되어 있는 제어 로직
    을 포함하며,
    상기 제어 로직은, 상기 제1 군의 페이지들 내의 상기 시작 주소가 속한 제1 페이지의 데이터, 및 상기 제2 군의 페이지들 내의 상기 제1 페이지에 이어지는 제2 페이지의 데이터를 동시에 감지하도록 상기 복수의 X-디코더들을 제어하도록 되어 있고,
    상기 제어 로직은, 상기 비트-라인 주소의 입력이 완료되기 이전에, 상기 블록 주소에 대응하는 블록에 속한 워드-라인들의 구동(driving)을 시작하도록 되어 있는,
    메모리 소자.
  11. 제10항에 있어서, 상기 제어 로직은 상기 제2 페이지의 데이터가 외부로 출력되는 동안, 상기 제2 페이지에 이어지는 제3 페이지의 데이터를 감지하도록 상기 복수의 X-디코더들을 제어하도록 되어 있는, 메모리 소자.
  12. 제11항에 있어서, 상기 제1 군의 페이지들은 상기 제3 페이지를 포함하는, 메모리 소자.
  13. 제12항에 있어서, 상기 복수의 X-디코더들은, 상기 제1 NAND 셀 어레이에 결합된 적어도 하나의 제1 X-디코더, 및 상기 제2 NAND 셀 어레이에 결합된 적어도 하나의 제2 X-디코더를 포함하는, 메모리 소자.
  14. 제11항에 있어서, 제3 군의 페이지들을 포함하는 제3 NAND 셀 어레이를 더 포함하고, 상기 제3 군의 페이지들은 상기 제3 페이지를 포함하는, 메모리 소자.
  15. 제10항에 있어서, 상기 제1 NAND 셀 어레이 및 상기 제2 NAND 셀 어레이의 데이터를 감지 및 래치하도록 상기 제1 NAND 셀 어레이 및 상기 제2 NAND 셀 어레이에 적어도 일대일로 결합된 복수의 페이지 버퍼들을 더 포함하는, 메모리 소자.
  16. 제10항 내지 제15항의 어느 한 항에 있어서, 상기 제어 로직은 직렬 인터페이스를 통해서 상기 시작 주소부터 상기 제1 NAND 셀 어레이 및 상기 제2 NAND 셀 어레이의 데이터를 페이지 간에 레이턴시(latency) 없이 연속적으로 외부로 출력하도록 되어 있는, 메모리 소자.
  17. 복수의 페이지들을 각각 포함하는 복수의 NAND 셀 어레이들;
    상기 복수의 NAND 셀 어레이들과 적어도 일대일로 결합된 복수의 X-디코더들;
    상기 복수의 NAND 셀 어레이들의 데이터를 감지 및 래치하도록 상기 복수의 NAND 셀 어레이들에 적어도 일대일로 결합된 복수의 페이지 버퍼들; 및
    블록 주소, 워드-라인 주소, 및 비트-라인 주소를 순차적으로 포함하는 시작 주소를 제1 입력 단자로부터 입력받아 상기 비트-라인 주소의 입력이 완료된 후 즉시 상기 주소에 기록된 데이터를 출력하도록 되어 있는 제어 로직
    을 포함하며,
    상기 제어 로직은, 상기 시작 주소로부터 상기 복수의 NAND 셀 어레이들의 데이터를 순차로 출력하기 위해, 상기 복수의 NAND 셀 어레이들 중 상기 시작 주소가 속한 제1 NAND 셀 어레이의 제1 페이지의 데이터 및 상기 제1 페이지에 이어지는 제2 NAND 셀 어레이의 제2 페이지의 데이터를 동시에 감지하도록 상기 복수의 X-디코더들을 제어하도록 되어 있고,
    상기 제어 로직은, 상기 비트-라인 주소의 입력이 완료되기 이전에, 상기 블록 주소에 대응하는 블록에 속한 워드-라인들의 구동(driving)을 시작하도록 되어 있는,
    메모리 소자.
  18. 제17항에 있어서, 상기 제어 로직은 상기 제2 페이지의 데이터가 외부로 출력되는 동안 상기 제2 페이지에 이어지는 제3 페이지의 데이터를 감지하도록 상기 복수의 X-디코더들을 제어하도록 되어 있고, 상기 제3 페이지는 상기 제1 NAND 셀 어레이에 속하거나 또는 상기 복수의 NAND 셀 어레이 내의 제3 NAND 셀 어레이에 속하는, 메모리 소자.
  19. 복수의 페이지들을 각각 포함하는 복수의 NAND 셀 어레이들;
    상기 복수의 NAND 셀 어레이들과 적어도 일대일로 결합된 복수의 X-디코더들;
    상기 복수의 NAND 셀 어레이들의 데이터를 감지 및 래치하도록 상기 복수의 NAND 셀 어레이들에 적어도 일대일로 결합된 복수의 페이지 버퍼들; 및
    블록 주소, 워드-라인 주소, 및 비트-라인 주소를 순차적으로 포함하는 시작 주소를 제1 입력 단자로부터 입력받아 상기 비트-라인 주소의 입력이 완료된 후 즉시 상기 주소에 기록된 데이터를 출력하도록 되어 있는 제어 로직
    을 포함하며,
    상기 제어 로직은, 상기 시작 주소부터 페이지들간에 레이턴시(latency) 없이 상기 복수의 NAND 셀 어레이들의 데이터를 순차로 직렬 인터페이스를 통해서 외부로 출력할 수 있도록 데이터 읽기를 제어하도록 되어 있고,
    상기 제어 로직은, 상기 비트-라인 주소의 입력이 완료되기 이전에, 상기 블록 주소에 대응하는 블록에 속한 워드-라인들의 구동(driving)을 시작하도록 되어 있는,
    메모리 소자.
  20. 제19항에 있어서, 상기 제어 로직은,
    상기 복수의 NAND 셀 어레이들 중 상기 시작 주소가 속한 제1 NAND 셀 어레이의 제1 페이지의 데이터 및 상기 제1 페이지에 이어지는 제2 NAND 셀 어레이의 제2 페이지의 데이터를 동시에 감지한 후,
    상기 제2 페이지의 데이터가 외부로 출력되는 동안, 상기 제2 페이지에 이어지는 제3 페이지의 데이터를 감지하도록 상기 복수의 X-디코더들을 제어하도록 되어 있는, 메모리 소자.
  21. 호스트; 및
    상기 호스트와 직렬 인터페이스를 통해서 데이터를 주고받는 메모리칩을 포함하고,
    상기 메모리칩은,
    제1 군의 페이지들을 포함하는 제1 NAND 셀 어레이 및 제2 군의 페이지들을 포함하는 제2 NAND 셀 어레이를 포함하는 NAND 셀 어레이,
    상기 제1 NAND 셀 어레이 및 상기 제2 NAND 셀 어레이에 적어도 일대일로 결합된 복수의 X-디코더들, 및
    블록 주소, 워드-라인 주소, 및 비트-라인 주소를 순차적으로 포함하는 시작 주소를 제1 입력 단자로부터 입력받아 상기 비트-라인 주소의 입력이 완료된 후 즉시 상기 주소에 기록된 데이터를 출력하도록 되어 있는 제어 로직
    을 포함하며,
    상기 제어 로직은, 상기 제1 군의 페이지들 내의 상기 시작 주소가 속한 제1 페이지의 데이터, 및 상기 제2 군의 페이지들 내의 상기 제1 페이지에 이어지는 제2 페이지의 데이터를 동시에 감지하도록 상기 복수의 X-디코더들을 제어하도록 되어 있고,
    상기 제어 로직은, 상기 비트-라인 주소의 입력이 완료되기 이전에, 상기 블록 주소에 대응하는 블록에 속한 워드-라인들의 구동(driving)을 시작하도록 되어 있는,
    전자제어 시스템.
  22. 제21항에 있어서, 상기 제어 로직은 상기 비트-라인 주소의 입력이 완료되기 이전에, 상기 블록 주소에 대응하는 블록에 속한 워드-라인들의 구동(driving)을 시작하도록 되어 있는, 전자제어 시스템.


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