KR102336455B1 - 집적 회로 및 집적 회로를 포함하는 스토리지 장치 - Google Patents

집적 회로 및 집적 회로를 포함하는 스토리지 장치 Download PDF

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Abstract

본 발명은 집적 회로에 관한 것이다. 본 발명의 집적 회로는, 제1 및 제2 패드들, 제1 패드와 연결되는 제1 수신 회로 및 제1 구동 회로, 제2 패드와 연결되는 제2 수신 회로 및 제2 구동 회로, 그리고 제1 수신 회로와 전기적으로 연결되는 제1 입력, 제1 구동 회로와 전기적으로 연결되는 제1 출력, 제2 구동 회로와 전기적으로 연결되는 제2 출력, 그리고 제2 수신 회로와 전기적으로 연결되는 제2 입력을 포함하는 루프백 회로로 구성된다. 정상 모드 시에, 루프백 회로는 제1 입력과 제2 출력을 전기적으로 연결하고 그리고 제2 입력과 제1 출력을 전기적으로 연결한다. 테스트 모드 시에, 루프백 회로는 제1 입력과 제1 출력을 전기적으로 연결한다.

Description

집적 회로 및 집적 회로를 포함하는 스토리지 장치{INTEGRATED CIRCUIT AND STORAGE DEVICE INCLUDING INTEGRATED CIRCUIT}
본 발명은 전자 회로에 관한 것으로, 더 상세하게는 집적 회로 및 집적 회로를 포함하는 스토리지 장치에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트 폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
스토리지 장치는 하나 또는 그 이상의 집적 회로들(integrated circuit)을 포함한다. 예를 들어, 스토리지 장치는 복수의 불휘발성 메모리의 집적 회로들, 그리고 하나의 메모리 컨트롤러의 집적 회로를 포함한다.
스토리지 장치가 제조된 후에 스토리지 장치가 정상적으로 동작하는지를 확인하기 위해, 스토리지 장치의 테스트가 수행된다. 스토리지 장치가 복수의 집적 회로들로 구성됨에 따라, 스토리지 장치의 집적 회로들 각각에 대해 효과적으로 테스트를 수행할 수 있는 장치 및 방법이 요구되고 있다.
본 발명의 목적은, 향상된 테스트 방법을 지원하는 집적 회로 및 집적 회로를 포함하는 스토리지 장치를 제공하는 데에 있다.
본 발명의 실시 예에 따른 집적 회로는, 제1 및 제2 패드들; 상기 제1 패드와 연결되는 제1 수신 회로 및 제1 구동 회로; 상기 제2 패드와 연결되는 제2 수신 회로 및 제2 구동 회로; 그리고 상기 제1 수신 회로와 전기적으로 연결되는 제1 입력, 상기 제1 구동 회로와 전기적으로 연결되는 제1 출력, 상기 제2 구동 회로와 전기적으로 연결되는 제2 출력, 그리고 상기 제2 수신 회로와 전기적으로 연결되는 제2 입력을 포함하는 루프백 회로를 포함하고, 정상 모드 시에, 상기 루프백 회로는 상기 제1 입력과 상기 제2 출력을 전기적으로 연결하고 그리고 상기 제2 입력과 상기 제1 출력을 전기적으로 연결하도록 구성되고, 테스트 모드 시에, 상기 루프백 회로는 상기 제1 입력과 상기 제1 출력을 전기적으로 연결하도록 구성된다.
본 발명의 실시 예에 따른 스토리지 장치는, 복수의 불휘발성 메모리들; 상기 복수의 불휘발성 메모리 칩들을 제어하도록 구성되는 메모리 컨트롤러; 그리고 상기 복수의 불휘발성 메모리들 및 상기 메모리 컨트롤러 사이에 연결되며, 상기 복수의 불휘발성 메모리들 및 상기 메모리 컨트롤러 사이에서 교환되는 신호를 리타이밍하도록 구성되는 집적 회로를 포함하고, 상기 집적 회로는, 정상 모드 시에, 상기 메모리 컨트롤러로부터 수신되는 신호를 상기 복수의 불휘발성 메모리들로 전달하도록 구성되고, 상기 집적 회로는, 테스트 모드 시에, 상기 메모리 컨트롤러로부터 수신되는 신호 중 적어도 일부 신호를 상기 메모리 컨트롤러로 전달하도록 구성된다.
본 발명의 다른 실시 예에 따른 집적 회로는, 제1 및 제2 패드들; 상기 제1 패드와 연결되는 제1 수신 회로 및 제1 구동 회로; 상기 제2 패드와 연결되는 제2 수신 회로 및 제2 구동 회로; 그리고 정상 모드 시에, 상기 제2 수신 회로 및 상기 제2 구동 회로 중 하나는 활성화되고 다른 하는 비활성화되도록 제어하고, 테스트 모드 시에, 상기 제2 수신 회로 및 상기 제2 구동 회로가 모두 활성화되도록 제어하는 루프백 회로를 포함하고, 상기 제1 수신 회로는 상기 제2 구동 회로와 전기적으로 연결되고, 상기 제1 구동 회로는 상기 제2 수신 회로와 전기적으로 연결된다.
본 발명의 또 다른 실시 예에 따른 집적 회로는, 제1 내지 제4 패드들; 상기 제1 패드와 연결되는 제1 수신 회로 및 제1 구동 회로; 상기 제2 패드와 연결되는 제2 수신 회로 및 제2 구동 회로; 상기 제3 패드와 연결되는 제3 수신 회로 및 제3 구동 회로; 상기 제4 패드와 연결되는 제4 수신 회로 및 제4 구동 회로; 상기 제1 수신 회로와 전기적으로 연결되는 제1 입력, 상기 제1 구동 회로와 전기적으로 연결되는 제1 출력, 상기 제2 구동 회로와 전기적으로 연결되는 제2 출력, 그리고 상기 제2 수신 회로와 전기적으로 연결되는 제2 입력을 포함하는 제1 루프백 회로; 그리고 상기 제3 수신 회로와 전기적으로 연결되는 제3 입력, 상기 제3 구동 회로와 전기적으로 연결되는 제3 출력, 상기 제4 구동 회로와 전기적으로 연결되는 제4 출력, 그리고 상기 제4 수신 회로와 전기적으로 연결되는 제4 입력을 포함하는 제2 루프백 회로를 포함하고, 정상 모드 시에, 상기 제1 루프백 회로는 상기 제1 입력과 상기 제2 출력을 전기적으로 연결하고 그리고 상기 제2 입력과 상기 제1 출력을 전기적으로 연결하도록 구성되고, 상기 정상 모드 시에, 상기 제2 루프백 회로는 상기 제3 입력과 상기 제4 출력을 전기적으로 연결하고 그리고 상기 제4 입력과 상기 제3 출력을 전기적으로 연결하도록 구성되고, 테스트 모드 시에, 상기 제1 루프백 회로 및 상기 제2 루프백 회로는 상기 제1 입력과 상기 제3 출력을 전기적으로 연결하도록 구성된다.
본 발명의 또 다른 실시 예에 따른 집적 회로는, 제1 및 제2 패드들; 상기 제1 패드와 연결되는 제1 수신 회로 및 제1 구동 회로; 상기 제2 패드와 연결되는 제2 수신 회로 및 제2 구동 회로; 상기 제1 수신 회로와 전기적으로 연결되는 제1 입력, 상기 제1 구동 회로와 전기적으로 연결되는 제1 출력, 상기 제2 구동 회로와 전기적으로 연결되는 제2 출력, 그리고 상기 제2 수신 회로와 전기적으로 연결되는 제2 입력을 포함하는 루프백 회로; 그리고 테스트 모드 시에 상기 제1 입력으로 테스트 신호를 출력하도록 구성되는 테스트 신호 생성기를 포함하고, 정상 모드 시에, 상기 루프백 회로는 상기 제1 입력과 상기 제2 출력을 전기적으로 연결하고 그리고 상기 제2 입력과 상기 제1 출력을 전기적으로 연결하도록 구성되고, 상기 테스트 모드 시에, 상기 루프백 회로는 상기 제1 입력과 상기 제1 출력을 전기적으로 연결하도록 구성된다.
본 발명의 실시 예들에 따르면, 불휘발성 메모리 및 집적 회로가 결합된 구조에서, 집적 회로에 대한 테스트가 수행될 수 있다. 따라서, 향상된 테스트 방법을 지원하는 집적 회로 및 집적 회로를 포함하는 스토리지 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 집적 회로들을 보여주는 블록도이다.
도 2는 본 발명의 제1 실시 예에 따른 제2 집적 회로를 보여주는 블록도이다.
도 3은 도 1의 제2 집적 회로를 테스트하는 방법을 보여주는 순서도이다.
도 5는 본 발명의 제3 실시 예에 따른 제2 집적 회로를 보여주는 블록도이다.
도 6은 본 발명의 제4 실시 예에 따른 제2 집적 회로를 보여주는 블록도이다.
도 7은 도 1의 제2 집적 회로를 테스트하는 다른 방법을 보여주는 순서도이다.
도 8은 본 발명의 제5 실시 예에 따른 제2 집적 회로를 보여주는 블록도이다.
도 9는 본 발명의 제6 실시 예에 따른 제2 집적 회로를 보여주는 블록도이다.
도 10은 도 1의 제2 집적 회로를 테스트하는 방법을 보여주는 순서도이다.
도 11은 본 발명의 본 발명의 제6 실시 예에 따른 제2 집적 회로를 보여주는 블록도이다.
도 12는 본 발명의 본 발명의 제7 실시 예에 따른 제2 집적 회로를 보여주는 블록도이다.
도 13은 본 발명의 본 발명의 제8 실시 예에 따른 제2 집적 회로를 보여주는 블록도이다.
도 14는 본 발명의 본 발명의 제9 실시 예에 따른 제2 집적 회로를 보여주는 블록도이다.
도 15는 본 발명의 본 발명의 제10 실시 예에 따른 제2 집적 회로를 보여주는 블록도이다.
도 16은 본 발명의 제11 실시 예에 따른 제2 집적 회로를 보여주는 블록도이다.
도 17은 본 발명의 제12 실시 예에 따른 제2 집적 회로를 보여주는 블록도이다.
도 18은 본 발명의 제13 실시 예에 따른 제2 집적 회로를 보여주는 블록도이다.
도 19는 본 발명의 다른 실시 예에 따른 집적 회로들을 보여주는 블록도이다.
도 20은 본 발명의 또 다른 실시 예에 따른 집적 회로들을 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 제1 집적 회로를 보여주는 블록도이다.
도 22는 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 23은 본 발명의 실시 예에 따른 제3 집적 회로를 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 집적 회로들(IC1, IC2, IC3)을 보여주는 블록도이다. 도 1을 참조하면, 제1 집적 회로(IC1)는 복수의 패드들(P)을 통해 제2 집적 회로(IC2)와 연결된다. 제1 집적 회로(IC1)는 플래시 메모리, PRAM (Phase-change Random Access Memory), MRAM (Magnetic RAM), FeRAM (Ferroelectric RAM), RRAM (Resistive RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
제2 집적 회로(IC2)는 복수의 제2 패드들(P2)을 통해 제1 집적 회로(IC1)와 통신하도록 구성된다. 제2 집적 회로(IC2)는 복수의 제1 패드들(P1)을 통해 제3 집적 회로(IC3)와 통신하도록 구성된다. 제2 집적 회로(IC2)는 제1 집적 회로(IC1) 및 제3 집적 회로(IC3) 사이의 통신을 중개하도록 구성되는 인터페이스 회로를 포함할 수 있다. 제2 집적 회로(IC2)는 제1 집적 회로(IC1) 및 제3 집적 회로(IC3) 사이에서 교환되는 신호와 클럭의 동기를 재정렬하는 리타이밍(retiming)을 수행할 수 있다.
제3 집적 회로(IC3)는 복수의 패드들(P)을 통해 제2 집적 회로(IC2)와 통신하도록 구성된다. 제3 집적 회로(IC3)는 제1 집적 회로(IC1)와 제2 집적 회로(IC2)를 개별적으로 테스트하도록 구성될 수 있다. 예시적으로, 제3 집적 회로(IC3)는 메모리 컨트롤러를 포함할 수 있다. 다른 예로서, 제3 집적 회로(IC3)는 제1 및 제2 집적 회로들(IC1, IC2)을 테스트하도록 구성되는 테스트 장치를 포함할 수 있다.
재2 집적 회로(IC2)는 루프백 회로(LB)를 포함한다. 정상 모드 시에, 루프백 회로(LB)는 비활성화될 수 있다. 이 때, 제2 집적 회로(IC2)는 제1 집적 회로(IC1)와 제3 집적 회로(IC3) 사이의 통신을 중개할 수 있다. 예를 들어, 제2 집적 회로(IC2)는 제1 패드들(P1)을 통해 제3 집적 회로(IC3)로부터 전달되는 신호를 재정렬하여 제2 패드들(P2)을 통해 제1 집적 회로(IC1)로 전달할 수 있다. 제2 집적 회로(IC2)는 제1 집적 회로(IC1)로부터 제2 패드들(P2)을 통해 전달되는 신호를 재정렬하여 제1 패드들(P1)을 통해 제3 집적 회로(IC3)로 전달할 수 있다.
테스트 모드 시에, 루프백 회로(LB)는 활성화될 수 있다. 이 때, 제2 집적 회로(IC2)는 제1 패드들(P1)을 통해 제3 집적 회로(IC3)로부터 수신되는 신호의 전부 또는 일부를 제1 패드들(P1)을 통해 제3 집적 회로(IC3)로 전달할 수 있다.
즉, 루프백 회로(LB)가 비활성화되는 정상 모드 시에, 제3 집적 회로(IC3)는 제1 및 제2 집적 회로들(IC1, IC2)을 함께 테스트할 수 있다. 루프백 회로(LB)가 활성화되는 테스트 모드 시에, 제3 집적 회로(IC3)는 제1 집적 회로(IC1)를 배제하고 제2 집적 회로(IC2)를 테스트할 수 있다.
도 2는 본 발명의 제1 실시 예에 따른 제2 집적 회로(IC2a)를 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 제2 집적 회로(IC2a)는 패드들(P_F1a, P_F1b, P_F2a, P_F2b), 수신 회로들(REC1a, REC1b, REC2a, REC2b), 구동 회로들(DRC1a, DRC1b, DRC2a, DRC2b), 루프백 회로들(LB1a, LB1b), 그리고 내부 회로들(CCa, CCb)을 포함한다.
수신 회로(REC1a) 및 구동 회로(DRC1a)는 패드(P_F1a)에 연결된다. 수신 회로(REC1a)는 패드(P_F1a)의 전압의 변화를 검출함으로써, 제3 집적 회로(IC3)로부터 패드(P_F1a)를 통해 전송되는 신호를 수신할 수 있다. 구동 회로(DRC1a)는 패드(P_F1a)의 전압을 구동함으로써, 패드(P_F1a)를 통해 제3 집적 회로(IC3)로 신호를 전송할 수 있다.
수신 회로(REC2a) 및 구동 회로(DRC2a)는 패드(P_F2a)에 연결된다. 수신 회로(REC2a)는 패드(P_F2a)의 전압의 변화를 검출함으로써, 제1 집적 회로(IC1)로부터 패드(P_F2a)를 통해 전송되는 신호를 수신할 수 있다. 구동 회로(DRC2a)는 패드(P_F2a)의 전압을 구동함으로써, 패드(P_F2a)를 통해 제1 집적 회로(IC1)로 신호를 전송할 수 있다.
내부 회로(CCa)는 수신 회로(REC1a) 및 구동 회로(DRC2a) 사이에 연결되어, 제3 집적 회로(IC3)로부터 제1 집적 회로(IC1)로 전송되는 신호를 처리할 수 있다. 예를 들어, 내부 회로(CCa)는 제3 집적 회로(IC3)로부터 패드(P_F1a), 수신 회로(REC1a), 구동 회로(DRC2a) 및 패드(P_F2a)를 통해 제1 집적 회로(IC1)로 전송되는 신호를 재정렬하는 리타이밍을 수행할 수 있다.
또한, 내부 회로(CCa)는 수신 회로(REC2a) 및 구동 회로(DRC1a) 사이에 연결되어, 제1 집적 회로(IC1)로부터 제3 집적 회로(IC3)로 전송되는 신호를 처리할 수 있다. 예를 들어, 내부 회로(CCa)는 제1 집적 회로(IC1)로부터 패드(P_F2a), 수신 회로(REC2a), 구동 회로(DRC1a) 및 패드(P_F1a)를 통해 제3 집적 회로(IC3)로 전송되는 신호를 재정렬하는 리타이밍을 수행할 수 있다.
루프백 회로(LB1a)는 수신 회로(REC1a) 및 내부 회로(CCa)의 사이에 연결되고, 구동 회로(DRC1a) 및 내부 회로(CCa)의 사이에 연결된다. 루프백 회로(LB1a)는 정상 모드에서 비활성화되고, 테스트 모드에서 활성화될 수 있다.
루프백 회로(LB1a)는 수신 회로(REC1a)와 전기적으로 연결된 제1 입력, 구동 회로(DRC1a)와 전기적으로 연결된 제1 출력, 내부 회로(CCa)를 통해 구동 회로(DRC2a)와 전기적으로 연결되는 제2 출력, 그리고 내부 회로(CCa)를 통해 수신 회로(REC2a)와 전기적으로 연결되는 제2 입력을 구비할 수 있다.
예시적으로, 정상 모드에서 비활성화된 루프백 회로(LB1a) 내의 신호 경로는 점선으로 표시된 제1 경로(PA1)일 수 있다. 즉, 정상 모드에서, 루프백 회로(LB1a)는 수신 회로(REC1a)에 대응하는 제1 입력과 구동 회로(DRC2a)에 대응하는 제2 출력을 전기적으로 연결할 수 있다. 또한, 정상 모드에서, 루프백 회로(LB1a)는 구동 회로(DRC1a)에 대응하는 제1 출력 및 수신 회로(REC2a)에 대응하는 제2 입력을 전기적으로 연결할 수 있다. 즉, 정상 모드에서, 루프백 회로(LB1a)는 제3 집적 회로(IC3)로부터 전달되는 신호를 제1 집적 회로(IC1)로 전달하고, 제1 집적 회로(IC1)로부터 전달되는 신호를 제3 집적 회로(IC3)로 전달할 수 있다.
예시적으로, 테스트 모드에서 활성화된 루프백 회로(LB1a) 내의 신호 경로는 일점 쇄선으로 표시된 제2 경로(PA2)일 수 있다. 즉, 테스트 모드에서, 루프백 회로(LB1a)는 수신 회로(REC1a)에 대응하는 제1 입력과 구동 회로(DRC1a)에 대응하는 제1 출력을 전기적으로 연결할 수 있다. 즉, 테스트 모드에서, 루프백 회로(LB1a)는 제3 집적 회로(IC3)로부터 전달되는 신호를 제3 집적 회로(IC3)로 돌려보낼 수 있다.
루프백 회로(LB1a)가 제공되면, 테스트 모드에서, 제2 집적 회로(IC2a)의 패드(P_F1a), 수신 회로(REC1a), 그리고 구동 회로(DRC1a)의 신호 전달 특성이 테스트될 수 있다.
수신 회로(REC1b) 및 구동 회로(DRC1b)는 패드(P_F1b)에 연결된다. 수신 회로(REC1b)는 패드(P_F1b)의 전압의 변화를 검출함으로써, 제3 집적 회로(IC3)로부터 패드(P_F1b)를 통해 전송되는 신호를 수신할 수 있다. 구동 회로(DRC1b)는 패드(P_F1b)의 전압을 구동함으로써, 패드(P_F1b)를 통해 제3 집적 회로(IC3)로 신호를 전송할 수 있다.
수신 회로(REC2b) 및 구동 회로(DRC2b)는 패드(P_F2b)에 연결된다. 수신 회로(REC2b)는 패드(P_F2b)의 전압의 변화를 검출함으로써, 제1 집적 회로(IC1)로부터 패드(P_F2b)를 통해 전송되는 신호를 수신할 수 있다. 구동 회로(DRC2b)는 패드(P_F2b)의 전압을 구동함으로써, 패드(P_F2b)를 통해 제1 집적 회로(IC1)로 신호를 전송할 수 있다.
내부 회로(CCb)는 수신 회로(REC1b) 및 구동 회로(DRC2b) 사이에 연결되어, 제3 집적 회로(IC3)로부터 제1 집적 회로(IC1)로 전송되는 신호를 처리할 수 있다. 예를 들어, 내부 회로(CCb)는 제3 집적 회로(IC3)로부터 패드(P_F1b), 수신 회로(REC1b), 구동 회로(DRC2b) 및 패드(P_F2b)를 통해 제1 집적 회로(IC1)로 전송되는 신호를 재정렬하는 리타이밍을 수행할 수 있다.
또한, 내부 회로(CCa)는 수신 회로(REC2b) 및 구동 회로(DRC1b) 사이에 연결되어, 제1 집적 회로(IC1)로부터 제3 집적 회로(IC3)로 전송되는 신호를 처리할 수 있다. 예를 들어, 내부 회로(CCb)는 제1 집적 회로(IC1)로부터 패드(P_F2b), 수신 회로(REC2b), 구동 회로(DRC1b) 및 패드(P_F1b)를 통해 제3 집적 회로(IC3)로 전송되는 신호를 재정렬하는 리타이밍을 수행할 수 있다.
루프백 회로(LB1b)는 루프백 회로(LB1a)와 동일한 방식으로 동작할 수 있다. 루프백 회로(LB1b)가 제공되면, 테스트 모드에서, 제2 집적 회로(IC2a)의 패드(P_F1b), 수신 회로(REC1b), 그리고 구동 회로(DRC1b)의 신호 전달 특성이 테스트될 수 있다.
요약하면, 제2 집적 회로(IC2a)에 루프백 회로(LB1)가 제공될 수 있다. 테스트 모드에서, 루프백 회로(LB1)는 제3 집적 회로(IC3)와 연결된 패드를 통해 수신되는 신호를 동일한 패드를 통해 제3 집적 회로(IC3)로 반환함으로써, 제3 집적 회로(IC3)와 루프백 회로(LB1) 사이의 신호 경로에 대한 테스트를 지원할 수 있다. 예를 들어, 테스트 모드에서 루프백 회로(LB1)는 셀프-루프백(self-loopback) 테스트를 지원할 수 있다. 테스트 모드 시에 루프백 회로(LB1)에 의해 지원되는 신호 경로(PA1)는 셀프-루프백 신호 경로일 수 있다.
예시적으로, 루프백 회로(LB1)는 제3 집적 회로(IC3)로부터 수신되는 커맨드 또는 제어 신호에 따라 정상 모드 또는 테스트 모드로 진입할 수 있다. 예시적으로, 루프백 회로(LB1)는 제3 집적 회로(IC3) 및 제2 집적 회로(IC2a)를 연결하는 패드들의 전부 또는 일부에 제공될 수 있다.
도 3은 도 1의 제2 집적 회로(IC2)를 테스트하는 방법을 보여주는 순서도이다. 예시적으로, 제3 집적 회로(IC3)가 제2 집적 회로(IC2)를 테스트하는 방법이 도 3에 도시된다.
도 1 및 도 3을 참조하면, S110 단계에서, 패드가 선택된다. 예를 들어, 제2 집적 회로(IC2)의 제1 패드들(P1) 중에서 테스트가 수행될 패드가 선택될 수 있다. 예를 들어, 하나의 제1 패드(P1)가 선택될 수 있으며, 또는 복수의 제1 패드들(P1)이 선택될 수 있다.
S120 단계에서, 선택된 패드로 테스트 신호가 입력된다. 예를 들어, 하나의 제1 패드(P1)가 선택된 경우, 하나의 선택된 제1 패드(P1)로 테스트 신호가 입력될 수 있다. 복수의 제1 패드들(P1)이 선택된 경우, 복수의 선택된 제1 패드들(P1)로 동시에 또는 순차적으로 테스트 신호가 입력될 수 있다. 테스트 신호는 주기적으로 하이 레벨과 로우 레벨을 천이하는 신호 또는 미리 정해진 패턴을 갖는 신호일 수 있다.
S130 단계에서, 패드로부터 출력 신호가 수신된다. 제2 집적 회로(IC2)의 루프백 회로(LB1)는 도 2를 참조하여 설명된 셀프-루프백 테스트를 지원할 수 있다. 따라서, 테스트 신호가 입력된 제1 패드(P1) 또는 제1 패드들(P1)로부터 출력 신호가 수신될 수 있다.
S140 단계에서, 테스트 신호 및 출력 신호를 비교함으로써, 테스트 결과가 측정된다.
도 4는 본 발명의 제2 실시 예에 따른 제2 집적 회로(IC2b)를 보여주는 블록도이다. 도 1 및 도 4를 참조하면, 제2 집적 회로(IC2b)는 패드들(P_F1a, P_F1b, P_F2a, P_F2b), 수신 회로들(REC1a, REC1b, REC2a, REC2b), 구동 회로들(DRC1a, DRC1b, DRC2a, DRC2b), 루프백 회로들(LB1a, LB1b), 그리고 내부 회로들(CCa, CCb)을 포함한다.
도 2의 제2 집적 회로(IC2a)와 비교하면, 제2 집적 회로(IC2b)에서, 루프백 회로(LB1a)는 내부 회로(CCa)와 구동 회로(DRC2a)의 사이에 그리고 내부 회로(CCa)와 수신 회로(REC2a)의 사이에 제공된다. 또한, 루프백 회로(LB1b)는 내부 회로(CCb)와 구동 회로(DRC2b)의 사이에 그리고 내부 회로(CCb)와 수신 회로(REC2b)의 사이에 제공된다.
도 4의 제2 집적 회로(IC2b)에 따르면, 테스트 모드에서, 패드(P_F1a), 수신 회로(REC1a), 내부 회로(CCa), 그리고 구동 회로(DRC1a)의 신호 전달 특성이 테스트된다. 또한, 테스트 모드에서, 패드(P_F1b), 수신 회로(REC1b), 내부 회로(CCb), 그리고 구동 회로(DRC1b)의 신호 전달 특성이 테스트된다. 즉, 루프백 회로들(LB1a, LB1b)은 셀프-루프백 테스트를 지원한다.
도 5는 본 발명의 제3 실시 예에 따른 제2 집적 회로(IC2c)를 보여주는 블록도이다. 도 1 및 도 5를 참조하면, 제2 집적 회로(IC2c)는 패드들(P_F1a, P_F1b, P_F2a, P_F2b), 수신 회로들(REC1a, REC1b, REC2a, REC2b), 구동 회로들(DRC1a, DRC1b, DRC2a, DRC2b), 루프백 회로들(LB2a, LB2b), 그리고 내부 회로들(CCa, CCb)을 포함한다.
도 2의 제2 집적 회로(IC2a) 및 도 4의 제2 집적 회로(ICb)와 비교하면, 제2 집적 회로(IC2c)의 신호 경로에 루프백 회로(LB)가 제공되지 않는다. 루프백 회로(LB2a)는 구동 회로(DRC2a) 및 수신 회로(REC2a)를 제어하도록 구성된다.
정상 모드(NM) 시에, 루프백 회로(LB2a)는 구동 회로(DRC2a) 및 수신 회로(REC2a) 중 하나는 활성화되고 다른 하나는 비활성화되도록 제어한다. 예를 들어, 제2 집적 회로(IC2c)가 패드(P_F2a)를 통해 제1 집적 회로(IC1)로 신호를 전송할 때, 구동 회로(DRC2a)가 활성화되고 수신 회로(REC2a)가 비활성화될 수 있다. 제2 집적 회로(IC2c)가 패드(P_F2a)를 통해 제1 집적 회로(IC1)로부터 신호를 수신할 때, 수신 회로(REC2a)가 활성화되고 구동 회로(DRC2a)가 비활성화될 수 있다.
테스트 모드(TM) 시에, 루프백 회로(LB2a)는 구동 회로(DRC2a) 및 수신 회로(REC2a)가 모두 활성화되도록 제어한다. 테스트 모스(TM) 시에, 제3 집적 회로(IC3)로부터 패드(P_F1a)전달되는 테스트 신호는 구동 회로(DRC2a)를 통해 출력될 수 있다. 구동 회로(DRC2a)를 통해 출력되는 신호는 수신 회로(REC2a)에 의해 수신될 수 있다. 즉, 수신 회로(REC2a)에 의해 수신된 신호는 패드(P_F1a)를 통해 제3 집적 회로(IC3)로 전달된다. 즉, 테스트 모드(TM) 시에, 패드(P_F1a), 수신 회로(REC1a), 내부 회로(CCa), 구동 회로(DRC2a), 패드(P_F2a), 수신 회로(REC2a), 내부 회로(CCa), 그리고 구동 회로(DRC1a)의 신호 전달 특성이 테스트될 수 있다.
루프백 회로(LB2b)는 루프백 회로(LB2a)와 동일한 방법으로 동작할 수 있다. 따라서, 루프백 회로(LB2b)에 의해, 패드(P_F1b), 수신 회로(REC1b), 내부 회로(CCb), 구동 회로(DRC2b), 패드(P_F2b), 수신 회로(REC2b), 내부 회로(CCb), 그리고 구동 회로(DRC1b)의 신호 전달 특성이 테스트될 수 있다.
즉, 루프백 회로들(LB2a, LB2b)은 셀프-루프백 테스트를 지원할 수 있다.
도 6은 본 발명의 제4 실시 예에 따른 제2 집적 회로(IC2d)를 보여주는 블록도이다. 도 1 및 도 6을 참조하면, 제2 집적 회로(IC2d)는 패드들(P_F1a, P_F1b, P_F2a, P_F2b), 수신 회로들(REC1a, REC1b, REC2a, REC2b), 구동 회로들(DRC1a, DRC1b, DRC2a, DRC2b), 루프백 회로들(LB3a, LB3b), 그리고 내부 회로들(CCa, CCb)을 포함한다.
도 2를 참조하여 설명된 바와 같이, 루프백 회로(LB3a)는 수신 회로(REC1a)와 내부 회로(CCa)의 사이 그리고 구동 회로(DRC1a)와 내부 회로(CCa)의 사이에 제공된다. 또한, 루프백 회로(LB3b)는 수신 회로(REC1b)와 내부 회로(CCb)의 사이 그리고 구동 회로(DRC1b)와 내부 회로(CCb)의 사이에 제공된다. 도 2에서, 정상 모드에서 비활성화된 루프백 회로(LB3a 또는 LB3b) 내의 신호 경로는 점선으로 표시된 제1 경로(PA1)일 수 있다. 테스트 모드에서 활성화된 루프백 회로(LB3a 또는 B3b) 내의 신호 경로는 일점 쇄선으로 표시된 제3 경로(PA3)일 수 있다.
도 2를 참조하여 설명된 것과 같이, 정상 모드 시에, 루프백 회로(LB3a)는 수신 회로(REC1a)와 연결되는 제1 입력을 구동 회로(DRC2a)와 연결되는 제2 출력과 전기적으로 연결할 수 있다. 또한, 루프백 회로(LB3a)는 수신 회로(REC2a)와 연결되는 제2 입력을 구동 회로(DRC1a)와 연결되는 제1 출력과 전기적으로 연결할 수 있다. 정상 모드 시에, 루프백 회로(LB3b)는 수신 회로(REC1b)와 연결되는 제1 입력을 구동 회로(DRC2b)와 연결되는 제2 출력과 전기적으로 연결할 수 있다. 또한, 루프백 회로(LB3b)는 수신 회로(REC2b)와 연결되는 제2 입력을 구동 회로(DRC1b)와 연결되는 제1 출력과 전기적으로 연결할 수 있다.
도 2를 참조하여 설명된 것과 달리, 테스트 모드 시에, 루프백 회로(LB3a)는 제1 수신 회로(REC1a)와 연결되는 제1 입력을 루프백 회로(LB3b)를 통해 구동 회로(DRCb)와 연결되는 루프백 회로(LB3b)의 제1 출력과 전기적으로 연결할 수 있다. 또는, 테스트 모드 시에, 루프백 회로(LB3a)는 구동 회로(DRC1a)와 연결되는 제1 출력을 루프백 회로(LB3b)를 통해 수신 회로(REC1b)와 연결되는 루프백 회로(LB3b)의 제1 입력과 전기적으로 연결할 수 있다.
테스트 모드 시에, 루프백 회로(LB3b)는 제1 수신 회로(REC1b)와 연결되는 제1 입력을 루프백 회로(LB3a)를 통해 구동 회로(DRCa)와 연결되는 루프백 회로(LB3a)의 제1 출력과 전기적으로 연결할 수 있다. 또는, 테스트 모드 시에, 루프백 회로(LB3b)는 구동 회로(DRC1b)와 연결되는 제1 출력을 루프백 회로(LB3a)를 통해 수신 회로(REC1a)와 연결되는 루프백 회로(LB3a)의 제1 입력과 전기적으로 연결할 수 있다.
즉, 테스트 모드 시에, 루프백 회로들(LB3a, LB3b)에 의해, 패드(P_F1a), 수신 회로(REC1a), 구동 회로(DRC1b), 그리고 패드(P_F1b)의 신호 전달 특징이 테스트될 수 있다. 또는, 루프백 회로들(LB3a, LB3b)에 의해, 패드(P_F1b), 수신 회로(REC1b), 구동 회로(DRC1a), 그리고 패드(P_F1a)의 신호 전달 특성이 테스트될 수 있다.
요약하면, 제2 집적 회로(IC2d)에 루프백 회로(LB3)가 제공될 수 있다. 테스트 모드에서, 루프백 회로(LB3)는 제3 집적 회로(IC3)와 연결된 하나의 패드를 통해 수신되는 신호를 다른 하나의 패드를 통해 제3 집적 회로(IC3)로 반환함으로써, 제3 집적 회로(IC3)와 루프백 회로(LB3) 사이의 신호 경로에 대한 테스트를 지원할 수 있다. 예를 들어, 테스트 모드에서 루프백 회로(LB3)는 전달-루프백(delivery-loopback) 테스트를 지원할 수 있다. 테스트 모드 시에 루프백 회로(LB3)에 의해 지원되는 신호 경로(PA3)는 전달-루프백 신호 경로일 수 있다.
도 7은 도 1의 제2 집적 회로(IC2)를 테스트하는 다른 방법을 보여주는 순서도이다. 예시적으로, 제3 집적 회로(IC3)가 제2 집적 회로(IC2)를 테스트하는 방법이 도 7에 도시된다.
도 1 및 도 7을 참조하면, S210 단계에서, 입력 패드 및 출력 패드가 선택된다. 예를 들어, 제2 집적 회로(IC2)의 제1 패드들(P1) 중에서 테스트가 수행될 입력 패드 및 출력 패드가 선택될 수 있다. 예를 들어, 하나의 제1 패드(P1)가 입력 패드 또는 출력 패드로 선택될 수 있으며, 또는 복수의 제1 패드들(P1)이 입력 패드들 또는 출력 패드들로 선택될 수 있다.
S220 단계에서, 선택된 패드로 테스트 신호가 입력 패드로 입력된다. 예를 들어, 하나의 제1 패드(P1)가 입력 패드로 선택된 경우, 하나의 선택된 제1 패드(P1)로 테스트 신호가 입력될 수 있다. 복수의 제1 패드들(P1)이 입력 패드들로 선택된 경우, 복수의 선택된 제1 패드들(P1)로 동시에 또는 순차적으로 테스트 신호가 입력될 수 있다. 테스트 신호는 주기적으로 하이 레벨과 로우 레벨을 천이하는 신호 또는 미리 정해진 패턴을 갖는 신호일 수 있다.
S230 단계에서, 출력 패드로부터 출력 신호가 수신된다. 제2 집적 회로(IC2)의 루프백 회로(LB3)는 도 6를 참조하여 설명된 전달-루프백 테스트를 지원할 수 있다. 따라서, 테스트 신호가 입력된 입력 패드 또는 입력 패드들과 다른 출력 패드 또는 출력 패드들로부터 출력 신호가 수신될 수 있다.
S240 단계에서, 테스트 신호 및 출력 신호를 비교함으로써, 테스트 결과가 측정된다.
도 8은 본 발명의 제5 실시 예에 따른 제2 집적 회로(IC2e)를 보여주는 블록도이다. 도 1 및 도 8을 참조하면, 제2 집적 회로(IC2e)는 패드들(P_F1a, P_F1b, P_F2a, P_F2b), 수신 회로들(REC1a, REC1b, REC2a, REC2b), 구동 회로들(DRC1a, DRC1b, DRC2a, DRC2b), 루프백 회로들(LB3a, LB3b), 그리고 내부 회로들(CCa, CCb)을 포함한다.
도 6의 제2 집적 회로(IC2d)와 비교하면, 제2 집적 회로(IC2e)에서, 루프백 회로(LB3a)는 내부 회로(CCa)와 구동 회로(DRC2a)의 사이에 그리고 내부 회로(CCa)와 수신 회로(REC2a)의 사이에 제공된다. 또한, 루프백 회로(LB3b)는 내부 회로(CCb)와 구동 회로(DRC2b)의 사이에 그리고 내부 회로(CCb)와 수신 회로(REC2b)의 사이에 제공된다.
도 6의 제2 집적 회로(IC2e)에 따르면, 테스트 모드에서, 패드(P_F1a), 수신 회로(REC1a), 내부 회로(CCa), 내부 회로(CCb), 구동 회로(DRC1b), 그리고 패드(P_F1b)의 신호 전달 특성이 테스트된다. 또는, 테스트 모드에서, 패드(P_F1b), 수신 회로(REC1b), 내부 회로(CCb), 내부 회로(CCa), 구동 회로(DRC1a), 그리고 패드(P_F1a)의 신호 전달 특성이 테스트된다. 즉, 루프백 회로들(LB3a, LB3b)은 전달-루프백 테스트를 지원한다.
도 9는 본 발명의 제6 실시 예에 따른 제2 집적 회로(IC2f)를 보여주는 블록도이다. 도 1 및 도 9를 참조하면, 제2 집적 회로(IC2d)는 패드들(P_F1a, P_F1b, P_F2a, P_F2b), 수신 회로들(REC1a, REC1b, REC2a, REC2b), 구동 회로들(DRC1a, DRC1b, DRC2a, DRC2b), 루프백 회로들(LB3a, LB3b), 내부 회로들(CCa, CCb), 그리고 테스트 신호 생성기(TSG)를 포함한다.
도 6의 제2 집적 회로(IC2d)와 비교하면, 제2 집적 회로(IC2f)는 테스트 신호 생성기(TSG)를 더 포함한다. 테스트 신호 생성기(TSG)는 수신 회로(REC1a)의 출력 또는 수신 회로(REC1a)와 연결된 루프백 회로(LB3a)의 제1 입력과 연결될 수 있다. 또한, 테스트 신호 생성기(TSG)는 수신 회로(REC1b)dcml 출력 또는 수신 회로(REC1b)와 연결된 루프백 회로(LB3b)의 제1 입력과 연결될 수 있다.
정상 모드 시에, 테스트 신호 생성기(TSG)는 동작하지 않을 수 있다. 테스트 모드 시에, 테스트 신호 생성기(TSG)는 테스트 신호를 출력할 수 있다. 예를 들어, 테스트 신호는 하이 레벨과 로우 레벨을 주기적으로 천이하는 신호 또는 미리 정해진 패턴을 갖는 신호일 수 있다.
테스트 신호 생성기(TSG)에 따르면, 테스트 모드 시에 테스트 신호가 루프백 회로(LB3a)의 제1 입력 또는 루프백 회로(LB3b)의 제1 입력으로 전달된다. 루프백 회로들(LB3a, LB3b)에 따르면, 테스트 모드 시에 루프백 회로(LB3a)의 제1 입력으로 전달된 테스트 신호가 루프백 회로(LB3b), 구동 회로(DRC1b) 및 패드(P_F1b)를 통해 제3 집적 회로(IC3)로 전달된다. 또는, 테스트 모드 시에 루프백 회로(LB3b)의 제1 입력으로 전달된 테스트 신호가 루프백 회로(LB3a), 구동 회로(DRC1a) 및 패드(P_F1a)를 통해 제3 집적 회로(IC3)로 전달된다. 따라서, 도 2 내지 도 8을 참조하여 설명된 실시 예들과 다른 신호 전달 특성이 테스트된다.
도 10은 도 1의 제2 집적 회로(IC2)를 테스트하는 방법을 보여주는 순서도이다. 예시적으로, 제3 집적 회로(IC3)가 제2 집적 회로(IC2)를 테스트하는 방법이 도 10에 도시된다.
도 1 및 도 10을 참조하면, S310 단계에서, 패드가 선택된다. 예를 들어, 제2 집적 회로(IC2)의 제1 패드들(P1) 중에서 테스트가 수행될 패드가 선택될 수 있다. 예를 들어, 하나의 제1 패드(P1)가 선택될 수 있으며, 또는 복수의 제1 패드들(P1)이 선택될 수 있다.
S320 단계에서, 테스트 신호 생성기(TSG)가 활성화된다. 테스트 신호 생성기(TSG)는 선택된 패드로 출력되는 출력 신호에 대응하는 노드 또는 노드들로 테스트 신호를 출력할 수 있다.
S430 단계에서, 선택된 패드로부터 출력 신호가 수신된다.
S440 단계에서, 테스트 신호 및 출력 신호를 비교함으로써, 테스트 결과가 측정된다.
도 11은 본 발명의 본 발명의 제6 실시 예에 따른 제2 집적 회로(IC2g)를 보여주는 블록도이다. 도 1 및 도 11을 참조하면, 제2 집적 회로(IC2g)는 패드들(P_F1a, P_F1b, P_F2a, P_F2b), 수신 회로들(REC1a, REC1b, REC2a, REC2b), 구동 회로들(DRC1a, DRC1b, DRC2a, DRC2b), 루프백 회로들(LB3a, LB3b), 내부 회로들(CCa, CCb), 그리고 테스트 신호 생성기(TSG)를 포함한다.
도 9의 제2 집적 회로(IC2f)와 비교하면, 제2 집적 회로(IC2g)에서, 루프백 회로(LB3a)는 내부 회로(CCa)와 구동 회로(DRC2a)의 사이에 그리고 내부 회로(CCa)와 수신 회로(REC2a)의 사이에 제공된다. 또한, 루프백 회로(LB3b)는 내부 회로(CCb)와 구동 회로(DRC2b)의 사이에 그리고 내부 회로(CCb)와 수신 회로(REC2b)의 사이에 제공된다.
테스트 신호 생성기(TSG)에 따르면, 테스트 모드 시에 테스트 신호가 수신 회로(REC1a)의 출력 노드 또는 수신 회로(REC1b)의 출력 노드로 전달된다. 루프백 회로들(LB3a, LB3b)에 따르면, 테스트 모드 시에 수신 회로(REC1a)의 출력 노드로 전달된 테스트 신호가 내부 회로(CCa), 루프백 회로(LB3a), 루프백 회로(LB3b), 내부 회로(CCb), 구동 회로(DRC1b) 및 패드(P_F1b)를 통해 제3 집적 회로(IC3)로 전달된다. 또는, 테스트 모드 시에 수신 회로(REC1b)의 출력 노드로 전달된 테스트 신호가 내부 회로(CCb), 루프백 회로(LB3b), 루프백 회로(LB3a), 내부 회로(CCa), 구동 회로(DRC1a) 및 패드(P_F1a)를 통해 제3 집적 회로(IC3)로 전달된다. 따라서, 도 2 내지 도 10을 참조하여 설명된 실시 예들과 다른 신호 전달 특성이 테스트된다.
도 12는 본 발명의 본 발명의 제7 실시 예에 따른 제2 집적 회로(IC2h)를 보여주는 블록도이다. 도 1 및 도 12를 참조하면, 제2 집적 회로(IC2h)는 패드들(P_F1a, P_F1b, P_F2a, P_F2b), 수신 회로들(REC1a, REC1b, REC2a, REC2b), 구동 회로들(DRC1a, DRC1b, DRC2a, DRC2b), 루프백 회로들(LB1a, LB1b), 내부 회로들(CCa, CCb), 그리고 테스트 신호 생성기(TSG)를 포함한다.
도 2의 제2 집적 회로(IC2a)와 비교하면, 제2 집적 회로(IC2h)는 테스트 신호 생성기(TSG)를 더 포함한다. 즉, 제2 집적 회로(IC2h)는 테스트 신호를 이용한 셀프-루프백 테스트를 지원할 수 있다.
예시적으로, 도 4를 참조하여 설명된 제2 집적 회로(IC2b)에 테스트 신호 생성기(TSG)가 추가될 수 있다. 또한, 도 5를 참조하여 설명된 제2 집적 회로(IC2c)에 테스트 신호 생성기(TSG)가 추가될 수 있다.
도 9 내지 도 12에서, 테스트 신호 생성기(TSG)는 수신 회로(REC)의 출력 노드로 테스트 신호를 출력하는 것으로 설명되었다. 그러나, 테스트 신호 생성기(TSG)가 테스트 신호를 출력하는 노드의 위치는 한정되지 않는다.
도 13은 본 발명의 본 발명의 제8 실시 예에 따른 제2 집적 회로(IC2i)를 보여주는 블록도이다. 도 1 및 도 13을 참조하면, 제2 집적 회로(IC2i)는 패드들(P_F1a, P_F1b, P_F2a, P_F2b), 수신 회로들(REC1a, REC1b, REC2a, REC2b), 구동 회로들(DRC1a, DRC1b, DRC2a, DRC2b), 루프백 회로들(LB1a, LB1b, LB2a, LB2b, LB3a, LB3b), 내부 회로들(CCa, CCb), 그리고 테스트 신호 생성기(TSG)를 포함한다.
도 2 내지 도 5를 참조하여 설명된 바와 같이, 제2 집적 회로(IC2)에 제공되는 루프백 회로들(LB1a, LB2b, LB2a, LB2b)은 셀프-루프백 테스트를 지원할 수 있다. 도 6 내지 도 8을 참조하여 설명된 바와 같이, 제2 집적 회로(IC2)에 제공되는 루프백 회로들(LB3a, LB3b)은 전달-루프백 테스트를 지원할 수 있다. 도 9 내지 도 12를 참조하여 설명된 바와 같이, 제2 집적 회로(IC2)는 내장된 테스트 신호 생성기(TSG)에 의해 생성되는 테스트 신호를 이용한 테스트를 지원할 수 있다.
도 14는 본 발명의 본 발명의 제9 실시 예에 따른 제2 집적 회로(IC2j)를 보여주는 블록도이다. 도 1 및 도 14를 참조하면, 제2 집적 회로(IC2j)는 패드들(P_F1a, P_F2a, P_F1c, P_F2c), 수신 회로들(REC1a, REC2a, RECc), 구동 회로들(DRC1a, DRC2a, DRCc), 루프백 회로들(LB1a, LB2a, LB4a, LB4b), 그리고 내부 회로들(CCa, CCc)을 포함한다.
도 13을 참조하여 설명된 제2 집적 회로(IC2i)와 달리, 제2 집적 회로(IC2j)에서, 수신 회로(REC1a)와 내부 회로(CCa)의 사이 그리고 구동 회로(DRC1a)와 내부 회로(CCa)의 사이에 루프백 회로들(LB1a, LB4a)이 제공된다. 또한, 제2 집적 회로(IC2j)에서, 내부 회로(CCa)와 구동 회로(DRC2a)의 사이 그리고 내부 회로(CCa)와 수신 회로(REC2a)의 사이에 루프백 회로들(LB1a, LB4a)이 제공된다.
패드(P_F1c)는 수신 회로(RECc)에 연결되고, 패드(P_F2c)는 구동 회로(DRCc)에 연결된다. 수신 회로(RECc)와 내부 회로(CCc)의 사이에 루프백 회로(LB4b)가 제공되고, 구동 회로(DRCc)와 내부 회로(CCc)의 사이에 루프백 회로(LB4b)가 제공된다.
예시적으로, 정상 모드에서 비활성화된 루프백 회로들(LB4a, LB4b) 내의 신호 경로는 점선으로 표시된 제1 경로(PA1)일 수 있다. 테스트 모드에서 활성화된 루프백 회로들(LB4a, LB4b) 내의 신호 경로는 일점 쇄선으로 표시된 제4 경로(PA4)일 수 있다.
루프백 회로들(LB4a, LB4b)에 의해, 테스트 모드에서, 루프백 회로(LB4b)로부터 루프백 회로(LB4a)로 전달되는 일방향 전달-루프백 테스트가 지원될 수 있다. 테스트 모드 시에 루프백 회로들(LB4a, LB4b)에 의해 지원되는 신호 경로(PA4)는 일방향 전달-루프백 신호 경로일 수 있다.
예시적으로, 루프백 회로(LB4b)는 정상 모드 또는 테스트 모드에 따라 신호 경로를 선택하는 회로 대신에, 단순한 분기 노드로 구현될 수 있다.
도 15는 본 발명의 본 발명의 제10 실시 예에 따른 제2 집적 회로(IC2k)를 보여주는 블록도이다. 도 1 및 도 15를 참조하면, 제2 집적 회로(IC2k)는 패드들(P_F1a, P_F2a, P_F1b, P_F2b, P_F1c, P_F2c), 수신 회로들(REC1a, REC1b, REC2a, REC2b, RECc), 구동 회로들(DRC1a, DRC1b, DRC2a, DRC2b, DRCc), 루프백 회로들(LB1a, LB1b, LB2a, LB2b, LB4b, LB5a, LB5b), 그리고 내부 회로들(CCa, CCb, CCc)을 포함한다.
도 15의 제2 집적 회로(IC2k)는 도 13의 제2 집적 회로(IC2i) 및 도 14의 제2 집적 회로(IC2j)가 조합된 구조를 갖는다. 도 13의 제2 집적 회로(IC2i)와 비교하면, 루프백 회로들(LB3b) 대신에 루프백 회로들(LB5a)이 제공된다. 도 14의 제2 집적 회로(IC2j)와 비교하면, 루프백 회로들(LB4b)은 루프백 회로들(LB4a)이 아닌 루프백 회로들(LB5a)과 전기적으로 연결된다.
테스트 모드에서, 루프백 회로(LB5a)는 루프백 회로(LB4b)의 입력 또는 루프백 회로(LB3a)의 제1 입력(예를 들어, 수신 회로(REC1a)에 대응하는 입력) 중 하나를 루프백 회로(LB5a)의 제1 출력(예를 들어, 구동 회로(DRC1b)에 대응하는 출력)에 전기적으로 연결할 수 있다. 즉, 루프백 회로(LB5a)는 루프백 회로(LB3a)와 함께 전달-루프백 테스트를 지원할 수 있다. 또한, 루프백 회로(LB5a)는 루프백 회로(LB4b)와 함께 일방향 전달-루프백 테스트를 지원할 수 있다.
예시적으로, 도 15에서, 루프백 회로(LB4b)는 루프백 회로(LB5a)와 전기적으로 연결되는 것으로 설명되었다. 그러나, 루프백 회로(LB4b)가 루프백 회로(LB1b)와 전기적으로 연결되도록 제2 집적 회로(IC2k)가 변경될 수 있다. 이 경우, 루프백 회로(LB1b)는 셀프-루프백 테스트 또는 일방향 전달-루프백 테스트를 지원할 수 있다.
도 16은 본 발명의 제11 실시 예에 따른 제2 집적 회로(IC2l)를 보여주는 블록도이다. 도 1 및 도 16을 참조하면, 제2 집적 회로(IC2l)는 패드들(P_F1a, P_F2a, P_F1b, P_F2b), 수신 회로들(REC1a, REC1b, REC2a, REC2b), 구동 회로들(DRC1a, DRC1b, DRC2a, DRC2b), 루프백 회로들(LB6a, LB6b, LB2a, LB2b), 그리고 내부 회로들(CCa, CCb)을 포함한다.
도 13을 참조하여 설명된 제2 집적 회로(IC2i)와 비교하면, 제2 집적 회로(IC2i)의 루프백 회로들(LB1, LB2)는 제2 집적 회로(IC2l)의 루프백 회로(LB6)로 결합될 수 있다. 예를 들어, 루프백 회로(LB6a, LB6b)는 테스트 모드 시에 셀프-루프백 테스트 및 전달-루프백 테스트를 지원할 수 있다.
예시적으로, 도 15를 참조하여 설명된 바와 같이, 일방향 전달-루프백 테스트 또한 루프백 회로(LB6a, LB6b)에 의해 지원되도록 제2 집적 회로(IC2l)가 변경될 수 있다.
도 17은 본 발명의 제12 실시 예에 따른 제2 집적 회로(IC2m)를 보여주는 블록도이다. 도 1 및 도 17을 참조하면, 제2 집적 회로(IC2m)는 패드들(P_F1a, P_F2a, P_FT), 수신 회로들(REC1a, REC2a), 구동 회로들(DRC1a, DRC2a, DRCT), 루프백 회로들(LB7a, LB7b), 그리고 내부 회로(CCa)를 포함한다.
도 13의 제2 집적 회로(IC2i)와 비교하면, 제2 집적 회로(IC2m)에서, 수신 회로(REC1a)와 내부 회로(CCa)의 사이 그리고 구동 회로(DRC1a)와 내부 회로(CCa)의 사이에 루프백 회로(LB7a)가 제공된다. 또한, 내부 회로(CCa)와 구동 회로(DRC2a)의 사이 그리고 내부 회로(CCa)와 수신 회로(REC2a)의 사이에 루프백 회로(LB7a)가 제공된다.
패드(P_FT)는 구동 회로(DRCT)와 연결된다. 구동 회로(DRCT)는 루프백 회로(LB7b)와 연결된다. 예시적으로, 패드(P_FT)는 테스트 결과가 출력되는 전용 패드일 수 있다. 패드(P_FT)는 제1 집적 회로(IC1), 제3 집적 회로(IC3) 또는 다른 외부 장치와 연결될 수 있다.
테스트 모드 시에, 루프백 회로(LB7a)는 수신 회로(REC1a)에 대응하는 제1 입력 또는 수신 회로(REC2a)에 대응하는 제2 입력 중 하나를 루프백 회로(LB7b)와 전기적으로 연결할 수 있다. 루프백 회로(LB7b)는 루프백 회로들(LB7a)로부터 전달되는 신호들 중 하나를 구동 회로(DRCT)로 전달할 수 있다. 즉, 테스트 모드 시에, 제2 집적 회로(IC2m) 내부의 신호들이 루프백 회로들(LB7a, LB7b)에 의해 패드(P_FT)로 출력된다. 루프백 회로들(LB7a, LB7b)은 테스트 패드를 이용한 루프백 테스트를 지원할 수 있다. 테스트 모드에서 루프백 회로들(LB7a, LB7b)에 의해 제공되는 신호 경로(PA5)는 테스트 패드를 이용한 루프백 신호 경로일 수 있다.
예시적으로, 도 2 내지 도 16을 참조하여 설명된 바와 같이, 다양한 셀프-루프백 회로들(LB1, LB2), 전달-루프백 회로들(LB3), 일방향 전달-루프백 회로들(LB4), 또는 결합된 루프백 회로들(LB5, LB6)이 제2 집적 회로(IC2m)에 제공될 수 있다.
도 18은 본 발명의 제13 실시 예에 따른 제2 집적 회로(IC2n)를 보여주는 블록도이다. 도 1 및 도 18을 참조하면, 제2 집적 회로(IC2n)는 패드들(P_1a~P_1d, P_2a~P_2d)), 구동 회로들(DRC1a, DRC1b, DRC2a~DRC2d), 수신 회로들(REC1a~REC1d, REC2a, REC2b), 그리고 내부 회로들(CCa~CCc)을 포함한다.
제2 집적 회로(IC2n)는 패드(P_1a)를 통해 제3 집적 회로(IC3)와 데이터 신호(DQ)를 교환할 수 있다. 제2 집적 회로(IC2n)는 패드(P_2a)를 통해 제1 집적 회로(IC1)와 데이터 신호(DQ)를 교환할 수 있다. 패드들(P_1a, P_2a) 및 그와 연관된 내부 회로(CCa)는 데이터 신호(DQ)가 교환되는 채널들의 수 만큼 복수회 제공될 수 있다.
제2 집적 회로(IC2n)는 패드(P_1b)를 통해 제3 집적 회로(IC3)와 데이터 스트로브 신호(DQS)를 교환할 수 있다. 제2 집적 회로(IC2n)는 패드(P_2b)를 통해 제1 집적 회로(IC1)와 데이터 스트로브 신호(DQS)를 교환할 수 있다.
제2 집적 회로(IC2n)는 패드(P_1c)를 통해 제3 집적 회로(IC3)로부터 읽기 인에이블 신호(/RE)를 수신할 수 있다. 제2 집적 회로(IC2n)는 패드(P_2c)를 통해 제1 집적 회로(IC1)로 읽기 인에이블 신호(/RE)를 출력할 수 있다.
제2 집적 회로(IC2n)는 패드(P_1d)를 통해 제3 집적 회로(IC3)로부터 제어 신호(CT)를 수신할 수 있다. 제2 집적 회로(IC2n)는 패드(P_2d)를 통해 제1 집적 회로(IC1)로 제어 신호(CT)를 출력할 수 있다. 예를 들어, 제어 신호(CT)는 어드레스 래치 인에이블 신호(ALE), 커맨드 래치 인에이블 신호(CLE), 쓰기 인에이블 신호(/WE), 그리고 칩 인에이블 신호(/CE)를 포함할 수 있다.
디코더(CMD)는 수신 회로(REC2)로부터 어드레스 래치 인에이블 신호(ALE), 커맨드 래치 인에이블 신호(CLE), 쓰기 인에이블 신호(/WE), 그리고 제1 내지 제N 칩 인에이블 신호(/CE)를 포함하는 제어 신호(CT)를 수신할 수 있다. 디코더(CMD)는 수신된 제어 신호(CT)를 송신 회로(DRC2)로 전달할 수 있다.
제어 신호(CT)에 응답하여, 디코더(CMD)는 송수신 회로(TRC_kb)를 통해 커맨드가 입력되는 커맨드 입력 사이클을 식별할 수 있다. 커맨드 입력 사이클 동안에, 디코더(CMD)는 송수신 회로(TRC_kb)를 통해 수신되는 커맨드를 해석할 수 있다. 예를 들어, 디코더(CMD)는 수신되는 커맨드가 읽기 커맨드인지 또는 쓰기 커맨드인지 식별할 수 있다. 식별 결과에 따라, 디코더(CD)는 제어 신호(RW)를 제어할 수 있다. 예를 들어, 수신되는 커맨드가 읽기 커맨드일 때, 디코더(CMD)는 제어 신호(RW)를 제1 값으로 제어할 수 있다. 수신되는 커맨드가 쓰기 커맨드일 때, 디코더(CMD)는 제어 신호(RW)를 제2 값으로 제어할 수 있다. 수신되는 커맨드가 읽기 커맨드 또는 쓰기 커맨드가 아닐 때, 디코더(CMD)는 제어 신호(RW)를 비활성화할 수 있다.
수신 회로(REC1)를 통해 수신되는 읽기 인에이블 신호(/RE)는 제1 멀티플렉서(MUX1) 및 송신 회로(DRC1)로 전달된다.
송수신 회로(TRC_DQSb)를 통해 수신되는 데이터 스트로브 신호(DQS)는 제1 멀티플렉서(MUX1) 및 제3 멀티플렉서(MUX3)로 전달된다. 송수신 회로(TRC_DQSa)를 통해 수신되는 데이터 스트로브 신호(DQS)는 제1 멀티플렉서(MUX1) 및 제2 멀티플렉서(MUX2)로 전달된다.
제1 멀티플렉서(MUX1)는 수신 회로(REC1)로부터 읽기 인에이블 신호(/RE)를 수신하고, 송수신 회로(TRC_DQSb)로부터 데이터 스트로브 신호(DQS)를 수신하고, 송수신 회로(TRC_DQSa)로부터 데이터 스트로브 신호(DQS)를 수신하고, 그리고 디코더(CMD)로부터 제어 신호(RW)를 수신한다. 제어 신호(RW)가 읽기를 가리킬 때, 제1 멀티플렉서(MUX1)는 수신 회로(REC1)로부터 수신된 읽기 인에이블 신호(/RE) 및 송수신 회로(TRC_DQSa)로부터 수신된 데이터 스트로브 신호(DQS)를 지연 고정 루프(DLL)로 전달할 수 있다. 제어 신호(RW)가 쓰기를 가리킬 때, 제1 멀티플렉서(MUX1)는 송수신 회로(TRC_DQSb)로부터 수신된 데이터 스트로브 신호(DQS)를 지연 고정 루프(DLL)로 전달할 수 있다.
지연 고정 루프(DLL)는, 읽기 시에, 제1 멀티플렉서(MUX1)로부터 읽기 인에이블 신호(/RE) 및 송수신 회로(TRC_DQSa)로부터 수신되는 데이터 스트로브 신호(DQS)를 수신한다. 지연 고정 루프(DLL)는 읽기 인에이블 신호(/RE)로부터 1/4 주기의 고정 지연(locking delay)을 검출하고, 검출된 고정 지연을 이용하여 데이터 스트로브 신호(DQS)로부터 1/4 주기만큼 지연된 내부 신호(iDQS)를 출력할 수 있다. 지연 고정 루프(DLL)는, 쓰기 시에, 송수신 회로(TRC_DQSb)로부터 수신되는 데이터 스트로브 신호(DQS)를 제1 멀티플렉서(MUX1)로부터 수신한다. 지연 고정 루프(DLL)는 데이터 스트로브 신호(DQS)로부터 1/4주기의 고정 지연(locking delay)을 검출하고, 검출된 고정 지연을 이용하여 데이터 스트로브 신호(DQS)로부터 1/4 주기만큼 지연된 내부 신호(iDQS)를 출력할 수 있다. 내부 신호(iDQS)는 제2 멀티플렉서(MUX2) 및 플립플롭들(FF1, FF2)로 전달된다.
제1 플립플롭(FF1)은, 읽기 시에, 송수신 회로(TRC_ka)를 통해 수신되는 데이터를 내부 신호(iDQS)에 동기되어 재정렬할 수 있다. 제2 플립플롭(FF2)은, 쓰기 시에, 송수신 회로(TRC_kb)를 통해 수신되는 데이터를 내부 신호(iDQS)에 동기되어 재정렬할 수 있다.
제2 멀티플렉서(MUX2)는 지연 고정 루프(DLL)로부터 내부 신호(iDQS)를 수신하고, 송수신 회로(TRC_DQSa)를 통해 데이터 스트로브 신호(DQS)를 수신할 수 있다. 활성 신호(EN)에 응답하여, 제2 멀티플렉서(MUX2)는 내부 신호(iDQS) 또는 데이터 스트로브 신호(DQS)를 송수신 회로(TRC_DQSb)로 전달할 수 있다.
제3 멀티플렉서(MUX3)는 지연 고정 루프(DLL)로부터 내부 신호(iDQS)를 수신하고, 송수신 회로(TRC_DQSb)를 통해 데이터 스트로브 신호(DQS)를 수신한다. 활성 신호(EN)에 응답하여, 제3 멀티플렉서(MUX3)는 내부 신호(iDQS) 또는 데이터 스트로브 신호(DQS)를 송수신 회로(DQS_TRCa)로 전달할 수 있다.
제4 멀티플렉서(MUX4)는 제1 플립플롭(FF1)으로부터 재정렬된 데이터를 수신하고, 송수신 회로(TRC_DQSa)를 통해 데이터를 수신할 수 있다. 활성 신호(EN)에 응답하여, 제4 멀티플렉서(MUX4)는 재정렬된 데이터 또는 송수신 회로(TRC_ka)를 통해 수신된 데이터를 송수신 회로(TRC_kb)로 전달할 수 있다.
제5 멀티플렉서(MUX5)는 제2 플립플롭(FF2)으로부터 재정렬된 데이터를 수신하고, 송수신 회로(TRC_kb)를 통해 데이터를 수신한다. 활성 신호(EN)에 응답하여, 제5 멀티플렉서(MUX5)는 재정렬된 데이터 또는 송수신 회로(TRC_DQSb)로부터 수신되는 데이터를 송수신 회로(TRC_ka)로 전달한다.
활성 신호(EN)가 활성 상태이고 제어 신호(RW)가 쓰기 동작을 가리킬 때, 코어 회로(COC)는 내부 신호(iDQS)를 송수신 회로(TRC_DQSa)로 출력하고, 제2 플립플롭(FF2)에 의해 재정렬된 데이터를 송수신 회로(TRC_ka)로 출력한다. 활성 신호(EN)가 활성 상태이고 제어 신호(RW)가 읽기 동작을 가리킬 때, 코어 회로(COC)는 내부 신호(iDQS)를 송수신 회로(TRC_DQSb)로 출력하고, 제1 플립플롭(FF1)에 의해 재정렬된 데이터를 송수신 회로(TRC_kb)로 출력한다. 즉, 활성 신호(EN)가 활성 상태일 때, 코어 회로(COC)는 메모리 컨트롤러(예를 들어 제4 집적 회로(IC4))와 불휘발성 메모리들(예를 들어 제2 집적 회로들(IC2)) 사이에서 통신되는 데이터 및 데이터 스트로브 신호(DQS)를 재정렬하는 리타이밍을 수행할 수 있다. 활성 신호(EN)가 비활성 상태일 때, 코어 회로(COC)는 메모리 컨트롤러(예를 들어 제4 집적 회로(IC4))와 불휘발성 메모리들(예를 들어 제2 집적 회로들(IC2)) 사이에서 단순한 신호 전달만을 수행할 수 있다.
예시적으로, 플립플롭들(FF1, FF2) 및 멀티플렉서들(MUX4, MUX5)는 내부 회로(CCa)를 형성할 수 있다. 멀티플렉서들(MUX1~MUX3) 및 지연 고정 루프(DLL)는 내부 회로(CCb)를 형성할 수 있다. 디코더(CMD)는 내부 회로(CCc)를 형성할 수 있다. 도 2 내지 도 17을 참조하여 설명된 바와 같이, 제2 집적 회로(IC2n)에 다양한 루프백 회로들(LB)이 제공될 수 있다.
도 19는 본 발명의 다른 실시 예에 따른 집적 회로들(IC1~IC3)을 보여주는 블록도이다. 도 19를 참조하면, 제3 집적 회로(IC3)는 제3 집적 회로(IC3) 및 제4 집적 회로(IC4)와 통신하도록 구성된다. 제2 집적 회로(IC2)는 복수의 제1 집적 회로들(IC1)과 통신하도록 구성된다.
제3 집적 회로(IC3)는 제1 집적 회로들(IC1)을 제어하도록 구성되는 메모리 컨트롤러일 수 있다.
제2 집적 회로(IC2)는 제3 집적 회로(IC3)와 제1 집적 회로들(IC1) 사이의 통신을 중개하도록 구성된다. 예를 들어, 제2 집적 회로(IC2)는 제3 집적 회로(IC3)로부터 출력되는 신호를 제1 집적 회로들(IC1)로 전달하고, 제2 집적 회로들(IC1)로부터 전달되는 신호를 제3 집적 회로(IC3)로 전달하도록 구성된다. 신호 전달 과정에서, 제2 집적 회로(IC2)는 클럭과 신호의 동기를 재정렬하는 리타이밍(retiming)을 수행하도록 구성될 수 있다.
제2 집적 회로(IC2)는 도 2 내지 도 17을 참조하여 설명된 루프백 테스트를 지원할 수 있다. 제2 집적 회로(IC2)는 도 18을 참조하여 설명된 구조를 가질 수 있다.
제4 집적 회로(IC4)는 메모리 컨트롤러에 의해 버퍼 메모리, 캐시 메모리, 동작 메모리 등으로 사용되는 RAM (Random Access Memory)일 수 있다.
제1 내지 제4 집적 회로들(IC1~IC4) 각각은 별도의 패키지들로 구현될 수 있다. 제1 내지 제4 집적 회로들(IC1~IC4) 중 적어도 둘 이상은 하나의 패키지로 구현될 수 있다.
도 20은 본 발명의 또 다른 실시 예에 따른 집적 회로들(IC1~IC4)을 보여주는 블록도이다. 도 20을 참조하면, 제3 집적 회로(IC3)는 제4 집적 회로(IC4)와 연결되고, 복수의 제2 집적 회로들(IC2)과 연결된다. 복수의 제2 집적 회로들(IC2) 각각은 복수의 제1 집적 회로들(IC1)과 연결된다.
제1 집적 회로들(IC1) 각각은 불휘발성 메모리를 포함할 수 있다. 제2 집적 회로들(IC2) 각각은 제3 집적 회로(IC3)와 제1 집적 회로들(IC1) 사이에서 리타이밍을 수행하도록 구성될 수 있다. 제2 집적 회로들(IC2) 각각은 루프백 테스트를 지원하도록 구성될 수 있다.
제3 집적 회로(IC3)는 제2 집적 회로들(IC2)을 통해 제1 집적 회로들(IC1)을 제어하는 메모리 컨트롤러일 수 있다.
제4 집적 회로(IC4)는 버퍼 메모리, 캐시 메모리 또는 동작 메모리로 사용되는 RAM일 수 있다.
제1 내지 제4 집적 회로들(IC1~IC4)은 솔리드 스테이트 드라이브(SSD)를 형성할 수 있다.
도 21은 본 발명의 실시 예에 따른 제1 집적 회로(IC1)를 보여주는 블록도이다. 도 21을 참조하면, 제1 집적 회로(IC1)는 메모리 셀 어레이(111), 어드레스 디코더 회로(113), 페이지 버퍼 회로(115), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 어드레스 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다. 예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
어드레스 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 어드레스 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 어드레스 디코더 회로(113)는 제2 집적 회로(IC2)로부터 제1 어드레스(ADDR1)를 수신할 수 있다. 어드레스 디코더 회로(113)는 수신된 제1 어드레스(ADDR1)를 디코딩하고, 디코딩된 어드레스에 따라 워드 라인들(WL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 시에, 어드레스 디코더 회로(113)는, 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VGPM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압(VPASS)을 인가할 수 있다. 읽기 시에, 어드레스 디코더 회로(131)는 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 시에, 어드레스 디코더 회로(113)는 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 워드 라인들에 소거 전압들(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨들을 갖는 저전압들)을 인가할 수 있다.
페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.
페이지 버퍼 회로(115)는 메모리 셀 어레이(111)의 메모리 셀들에 프로그램될 데이터 또는 메모리 셀들로부터 읽히는 데이터를 저장할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 바이어스할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다.
데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 제1 또는 제4 집적 회로(IC1, IC4)와 제1 데이터(DATA1)를 교환할 수 있다.
데이터 입출력 회로(117)는 제2 집적 회로(IC2)로부터 수신되는 제1 데이터(DATA1)를 임시로 저장할 수 있다. 데이터 입출력 회로(117)는 저장된 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)로부터 전달되는 데이터(DATA)를 임시로 저장할 수 있다. 데이터 입출력 회로(117)는 저장된 데이터(DATA)를 제2 집적 회로(IC2)로 전송할 수 있다. 데이터 입출력 회로(117)는 버퍼 메모리로 기능할 수 있다.
제어 로직 회로(119)는 제2 집적 회로(IC2)로부터 제1 커맨드(CMD1) 및 제어 신호(CTRL)를 수신한다. 제어 로직 회로(119)는 수신된 제1 커맨드(CMD1)를 디코딩하고, 디코딩된 커맨드에 따라 제1 집적 회로(IC1)의 제반 동작을 제어할 수 있다.
예시적으로, 읽기 시에, 제어 로직 회로(119)는 수신된 제어 신호(CTRL) 중 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성하여 출력할 수 있다. 쓰기 시에, 제어 로직 회로(119)는 수신된 제어 신호(CTRL) 중 데이터 스트로브 신호(DQS)로부터 데이터 스트로브 신호(DQS)를 생성하여 출력할 수 있다.
도 22는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 22를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GSTa, GSTb), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터들(GSTa, GSTb), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, GSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GSTa)의 소스들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)의 제어 게이트들은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다.
예시적으로, 동일한 높이(또는 순서)의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 높이(또는 순서)를 갖는 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 높이의 접지 선택 트랜지스터들(GSTa)은 제1 접지 선택 라인에 공통으로 연결되고, 제2 높이의 접지 선택 트랜지스터들(GSTb)은 제2 접지 선택 라인에 공통으로 연결될 수 있다.
예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 행의 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTa, GSTb)은 제1 접지 선택 라인에 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 제2 접지 선택 라인에 연결될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.
메모리 블록(BLKa)에서, 각 플레인의 각 높이의 메모리 셀들은 물리 페이지를 형성할 수 있다. 물리 페이지는 메모리 셀들(MC1~MC6)의 쓰기 및 읽기의 단위일 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 제2 워드 라인(WL2)에 선택 전압이 인가되고, 나머지 워드 라인들(WL1, WL3~WL6)에 비선택 전압이 인가될 수 있다. 즉, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 및 워드 라인들(WL1~WL6)의 전압들을 조절함으로써, 제2 플레인의 제2 워드 라인(WL2)에 대응하는 물리 페이지가 선택될 수 있다. 선택된 물리 페이지의 메모리 셀들(MC2)에서, 쓰기 또는 읽기가 수행될 수 있다.
메모리 블록(BLKa)에서, 메모리 셀들(MC1~MC6)의 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6) 중 일부는 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들(MC)에 연결된 워드 라인에 저전압(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압)이 공급되고, 소거 금지된 메모리 셀들(MC)에 연결된 워드 라인은 플로팅될 수 있다.
도 22에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 22에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
예시적으로, 하나의 물리 페이지에 속한 메모리 셀들(MC)은 적어도 세 개의 논리 페이지들에 대응할 수 있다. 예를 들어, 하나의 메모리 셀(MC)에 k 개(k는 2보다 큰 양의 정수)의 비트들이 프로그램될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC)에서, 각 메모리 셀(MC)에 프로그램되는 k 개의 비트들은 각각 k 개의 논리 페이지들을 형성할 수 있다.
상술된 바와 같이, 메모리 블록(BLKa)은 3차원 메모리 어레이로 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들(MC)의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들(MC)의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들(MC)의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들(또는 셀 스트링들)을 포함한다. 적어도 하나의 메모리 셀(MC)은 전하 포획 레이어를 포함한다. 각 수직 NAND 스트링은 메모리 셀들(MC) 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들(MC)과 동일한 구조를 갖고, 메모리 셀들(MC)과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 23은 본 발명의 실시 예에 따른 제3 집적 회로(IC3)를 보여주는 블록도이다. 도 23을 참조하면, 제3 집적 회로(IC3)는 버스(121), 프로세서(122), RAM (123), 에러 정정 블록(124), 호스트 인터페이스(125), 버퍼 컨트롤 회로(126), 그리고 메모리 인터페이스(127)를 포함한다.
버스(121)는 제3 집적 회로(IC3)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
프로세서(122)는 제3 집적 회로(IC3)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치와 통신할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 수신되는 제2 커맨드(CMD2) 또는 제2 어드레스(ADDR2)를 RAM (123)에 저장할 수 있다. 프로세서(122)는 RAM (123)에 저장된 제2 커맨드(CMD2) 또는 제2 어드레스(ADDR2)에 따라 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 생성하고, 생성된 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 메모리 인터페이스(127)를 통해 출력할 수 있다.
프로세서(122)는 호스트 인터페이스(125)를 통해 수신되는 제2 데이터(DATA2)를 버퍼 컨트롤 회로(126)를 통해 출력하거나 또는 RAM (123)에 저장할 수 있다. 프로세서(122)는 RAM (123)에 저장된 데이터 또는 버퍼 컨트롤 회로(126)를 통해 수신되는 데이터를 제1 데이터(DATA1)로서 메모리 인터페이스(127)를 통해 출력할 수 있다. 프로세서(122)는 메모리 인터페이스(127)를 통해 수신되는 제1 데이터(DATA1)를 RAM (123)에 저장하거나, 또는 버퍼 컨트롤 회로(126)를 통해 출력할 수 있다. 프로세서(122)는 RAM (123)에 저장된 데이터 또는 버퍼 컨트롤 회로(126)를 통해 수신되는 데이터를 제2 데이터(DATA2)로서 호스트 인터페이스(125)를 통해 출력하거나 또는 제1 데이터(DATA1)로서 메모리 인터페이스(127)를 통해 출력할 수 있다.
RAM (123)은 프로세서(122)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (123)은 프로세서(122)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (123)은 프로세서(122)에 의해 처리되는 데이터를 저장할 수 있다. RAM (123)은 SRAM (Static RAM)을 포함할 수 있다.
에러 정정 블록(124)은 에러 정정을 수행할 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)로 출력될 제1 데이터(DATA1) 또는 호스트 인터페이스(125)로부터 수신되는 제2 데이터(DATA2)에 기반하여, 에러 정정을 수행하기 위한 에러 정정 코드(예를 들어, 패리티)를 생성할 수 있다. 제1 데이터(DATA1) 및 패리티는 메모리 인터페이스(127)를 통해 출력될 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)를 통해 수신되는 제1 데이터(DATA1) 및 패리티를 이용하여, 수신된 제1 데이터(DATA1_)의 에러 정정을 수행할 수 있다. 예시적으로, 에러 정정 블록(124)은 메모리 인터페이스(127)의 구성 요소로서 메모리 인터페이스(127)에 포함될 수 있다.
호스트 인터페이스(125)는 프로세서(122)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(125)는 외부 호스트 장치로부터 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신하고, 외부 호스트 장치와 제2 데이터(DATA2)를 교환할 수 있다.
호스트 인터페이스(125)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 통신 방법들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 컨트롤 회로(126)는 프로세서(122)의 제어에 따라, 제4 집적 회로(IC4)를 제어하도록 구성된다. 버퍼 컨트롤 회로(126)는 제4 집적 회로(IC4)에 데이터를 쓰고, 제4 집적 회로(IC4)로부터 데이터를 읽을 수 있다.
메모리 인터페이스(127)는 프로세서(122)의 제어에 따라, 제2 집적 회로(IC2)와 통신하도록 구성된다. 메모리 인터페이스(127)는 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 전송하고, 제1 데이터(DATA1) 및 제어 신호(CTRL)를 송수신할 수 있다.
예시적으로, 제3 집적 회로(IC3)가 제4 집적 회로(IC4)와 연결되지 않는 경우, 제3 집적 회로(IC3)에 버퍼 컨트롤 회로(126)가 제공되지 않을 수 있다. 그리고, 제4 집적 회로(IC4)의 기능은 제1 또는 제4 집적 회로(IC1, IC4)의 내부의 RAM (123)이 수행할 수 있다.
예시적으로, 프로세서(122)는 코드들을 이용하여 제3 집적 회로(IC3)를 제어할 수 있다. 프로세서(122)는 제3 집적 회로(IC3)의 내부에 제공되는 불휘발성 메모리(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(122)는 메모리 인터페이스(127)로부터 수신되는 코드들을 로드할 수 있다.
예시적으로, 제3 집적 회로(IC3)의 버스(121)는 제어 버스 및 데이터 버스로 구분될 수 있다. 데이터 버스는 제3 집적 회로(IC3) 내에서 데이터를 전송하고, 제어 버스는 제3 집적 회로(IC3) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(125), 버퍼 제어 회로(126), 에러 정정 블록(124) 및 메모리 인터페이스(127)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(125), 프로세서(122), 버퍼 제어 회로(126), RAM (123) 및 메모리 인터페이스(127)에 연결될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
IC1, IC2, IC3; 집적 회로들
REC; 수신 회로들
DRC; 구동 회로들
P; 패드들
LB; 루프백 회로들
CC; 내부 회로들

Claims (10)

  1. 집적 회로에 있어서:
    제1 및 제2 패드들;
    상기 제1 패드와 연결되는 제1 수신 회로 및 제1 구동 회로;
    상기 제2 패드와 연결되는 제2 수신 회로 및 제2 구동 회로; 그리고
    상기 제1 수신 회로와 전기적으로 연결되는 제1 입력, 상기 제1 구동 회로와 전기적으로 연결되는 제1 출력, 상기 제2 구동 회로와 전기적으로 연결되는 제2 출력, 그리고 상기 제2 수신 회로와 전기적으로 연결되는 제2 입력을 포함하는 제1 루프백 회로를 포함하고,
    정상 모드 시에, 상기 제1 루프백 회로는 상기 제1 입력과 상기 제2 출력을 전기적으로 연결하고 그리고 상기 제2 입력과 상기 제1 출력을 전기적으로 연결하도록 구성되고,
    제1 테스트 모드 시에, 상기 제1 루프백 회로는 상기 제1 입력과 상기 제1 출력을 전기적으로 연결하도록 구성되고,
    상기 집적 회로는:
    제3 및 제4 패드들;
    상기 제3 패드에 연결되는 제3 수신 회로;
    상기 제4 패드에 연결되는 제3 구동 회로;
    상기 제3 수신 회로와 전기적으로 연결되는 제3 입력 및 상기 제3 구동 회로와 전기적으로 연결되는 제3 출력을 포함하고, 그리고 상기 제1 루프백 회로와 전기적으로 연결되는 제2 루프백 회로를 더 포함하고,
    상기 정상 모드 시에, 상기 제2 루프백 회로는 상기 제3 입력을 상기 제3 출력과 전기적으로 연결하도록 구성되고, 그리고
    제2 테스트 모드 시에, 상기 제2 루프백 회로는 상기 제3 입력을 상기 제1 루프백 회로와 전기적으로 연결하고, 그리고 상기 제1 루프백 회로는 상기 제3 입력을 상기 제1 출력과 전기적으로 연결하는 집적 회로.
  2. 제1 항에 있어서,
    상기 제2 출력과 상기 제2 구동 회로의 사이, 그리고 상기 제2 입력과 상기 제2 수신 회로의 사이에 연결되는 내부 회로; 그리고
    상기 내부 회로를 통해 상기 제2 출력과 전기적으로 연결되는 제4 입력, 상기 내부 회로를 통해 상기 제2 입력과 전기적으로 연결되는 제4 출력, 상기 제2 구동 회로와 전기적으로 연결되는 제5 출력, 그리고 상기 제2 수신 회로와 전기적으로 연결되는 제5 입력을 포함하는 제3 루프백 회로를 더 포함하고,
    상기 정상 모드 시에, 상기 제3 루프백 회로는 상기 제4 입력과 상기 제5 출력을 전기적으로 연결하고 그리고 상기 제4 출력과 상기 제5 입력을 전기적으로 연결하도록 구성되고,
    제3 테스트 모드 시에, 상기 제3 루프백 회로는 상기 제4 입력과 상기 제4 출력을 전기적으로 연결하도록 구성되는 집적 회로.
  3. 제1 항에 있어서,
    상기 정상 모드 시에, 상기 제2 구동 회로 및 상기 제2 수신 회로 중 하나가 활성화될 때 다른 하나는 비활성화되도록 제어하고, 그리고 제3 테스트 모드 시에, 상기 제2 구동 회로와 상기 제2 수신 회로가 모두 활성화되도록 제어하는 제3 루프백 회로를 더 포함하는 집적 회로.
  4. 제1 항에 있어서,
    제5 및 제6 패드들;
    상기 제5 패드에 연결되는 제4 구동 회로 및 제4 수신 회로;
    상기 제6 패드에 연결되는 제5 구동 회로 및 제5 수신 회로;
    상기 제4 수신 회로와 전기적으로 연결되는 제4 입력, 상기 제4 구동 회로와 전기적으로 연결되는 제4 출력, 상기 제5 구동 회로와 전기적으로 연결되는 제5 출력, 그리고 상기 제5 수신 회로와 전기적으로 연결되는 제5 입력을 포함하는 제3 루프백 회로를 더 포함하는 집적 회로.
  5. 복수의 불휘발성 메모리들;
    상기 복수의 불휘발성 메모리 칩들을 제어하도록 구성되는 메모리 컨트롤러; 그리고
    상기 복수의 불휘발성 메모리들 및 상기 메모리 컨트롤러 사이에 연결되며, 상기 복수의 불휘발성 메모리들 및 상기 메모리 컨트롤러 사이에서 교환되는 신호를 리타이밍하도록 구성되는 집적 회로를 포함하고,
    상기 집적 회로는, 정상 모드 시에, 상기 메모리 컨트롤러로부터 제1 패드를 통해 수신되는 제1 신호를 제2 패드를 통해 상기 복수의 불휘발성 메모리들로 전달하고, 그리고 상기 메모리 컨트롤러로부터 제3 패드를 통해 수신되는 제2 신호를 제4 패드를 통해 상기 복수의 불휘발성 메모리들로 전달하도록 구성되고,
    상기 집적 회로는, 제1 테스트 모드 시에, 상기 메모리 컨트롤러로부터 상기 제1 패드를 통해 수신되는 상기 제1 신호를 상기 제1 패드를 통해 상기 메모리 컨트롤러로 전달하도록 구성되고, 그리고
    상기 집적 회로는, 제2 테스트 모드 시에, 상기 메모리 컨트롤러로부터 상기 제2 패드를 통해 수신되는 상기 제2 신호를 상기 제1 패드를 통해 상기 메모리 컨트롤러로 전달하도록 구성되는 스토리지 장치.
  6. 제5 항에 있어서,
    상기 복수의 불휘발성 메모리들 각각은 3차원 메모리 어레이를 포함하고,
    상기 3차원 메모리 어레이는 복수의 메모리 셀들을 포함하고,
    상기 복수의 메모리 셀들 각각은 전하 포획 레이어를 포함하는 스토리지 장치.
  7. 집적 회로에 있어서:
    제1 및 제2 패드들;
    상기 제1 패드와 연결되는 제1 수신 회로 및 제1 구동 회로;
    상기 제2 패드와 연결되는 제2 수신 회로 및 제2 구동 회로; 그리고
    정상 모드 시에, 상기 제2 수신 회로 및 상기 제2 구동 회로 중 하나는 활성화되고 다른 하는 비활성화되도록 제어하고, 제1 테스트 모드 시에, 상기 제2 수신 회로 및 상기 제2 구동 회로가 모두 활성화되도록 제어하는 제1 루프백 회로를 포함하고,
    상기 제1 수신 회로는 상기 제2 구동 회로와 전기적으로 연결되고, 상기 제1 구동 회로는 상기 제2 수신 회로와 전기적으로 연결되고,
    상기 집적 회로는:
    제3 및 제4 패드들;
    상기 제3 패드와 연결되는 제3 수신 회로 및 제3 구동 회로;
    상기 제4 패드와 연결되는 제4 수신 회로 및 제4 구동 회로;
    상기 제3 수신 회로와 전기적으로 연결되는 제1 입력, 상기 제3 구동 회로와 전기적으로 연결되는 제1 출력, 상기 제4 구동 회로와 전기적으로 연결되는 제2 출력, 그리고 상기 제4 수신 회로와 전기적으로 연결되는 제2 입력을 포함하는 제2 루프백 회로;
    제5 및 제6 패드들;
    상기 제5 패드에 연결되는 제5 수신 회로;
    상기 제6 패드에 연결되는 제5 구동 회로;
    상기 제5 수신 회로와 전기적으로 연결되는 제3 입력 및 상기 제5 구동 회로와 전기적으로 연결되는 제3 출력을 포함하고, 그리고 상기 제2 루프백 회로와 전기적으로 연결되는 제3 루프백 회로를 더 포함하고,
    상기 정상 모드 시에, 상기 제1 루프백 회로는 상기 제1 입력과 상기 제2 출력을 전기적으로 연결하고 그리고 상기 제2 입력과 상기 제1 출력을 전기적으로 연결하도록 구성되고,
    제2 테스트 모드 시에, 상기 제2 루프백 회로는 상기 제1 입력과 상기 제1 출력을 전기적으로 연결하도록 구성되고,
    상기 정상 모드 시에, 상기 제3 루프백 회로는 상기 제3 입력을 상기 제3 출력과 전기적으로 연결하도록 구성되고, 그리고
    제3 테스트 모드 시에, 상기 제3 루프백 회로는 상기 제3 입력을 상기 제2 루프백 회로와 전기적으로 연결하고, 그리고 상기 제2 루프백 회로는 상기 제3 입력을 상기 제1 출력과 전기적으로 연결하도록 구성되는 집적 회로.
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