KR20170054634A - 불휘발성 메모리 장치 및 그것의 읽기 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 복수의 메모리 셀들을 포함하는 셀 어레이, 복수의 비트 라인들을 통해서 상기 복수의 메모리 셀들 중에서 선택된 메모리 셀들을 센싱하며, 하나의 데이터 상태를 식별하기 위해 복수의 읽기 동작을 수행하고 상기 복수의 읽기 동작의 결과들을 각각 저장하는 복수의 래치 세트들을 포함하는 페이지 버퍼, 그리고 상기 복수의 래치 세트들 각각이 상기 복수의 읽기 동작의 결과들을 순차적으로 저장하도록 제어하고, 상기 복수의 래치 세트들에 저장된 데이터를 각각 비교하고, 상기 비교 결과에 따라 상기 복수의 래치 세트들 중 어느 하나의 래치 세트를 선택하는 제어 로직을 포함한다.

Description

불휘발성 메모리 장치 및 그것의 읽기 방법{NONVOLATILE MEMORY DEVICE AND READ METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 데이터 신뢰성 향상 및 읽기 성능 개선이 가능한 불휘발성 메모리 장치 및 그것의 데이터 읽기 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 불휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 저장하는 데 쓰인다.
불휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리 장치는 컴퓨터, 휴대폰, 스마트폰, PDA, 디지털카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등과 같은 정보기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다. 최근, 스마트폰과 같은 모바일 장치들에 탑재하기 위하여 불휘발성 메모리 장치의 고용량, 고속 입출력, 저전력화 기술들이 활발하게 연구되고 있다.
본 발명에서는 장치 내부에서 에러 비트의 발생을 최소화할 수 있는 데이터 처리 동작을 수행하는 불휘발성 메모리 장치 및 그것의 데이터 처리 방법이 개시될 것이다.
본 발명의 목적은 장치 내부에서 특정 상태를 식별하기 위해 복수회 센싱을 수행하고, 센싱 결과들 중에 최적의 데이터를 선택하여 출력하는 불휘발성 메모리 장치 및 그것의 데이터 처리 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 복수의 메모리 셀들을 포함하는 셀 어레이, 복수의 비트 라인들을 통해서 상기 복수의 메모리 셀들 중에서 선택된 메모리 셀들을 센싱하며, 하나의 데이터 상태를 식별하기 위해 복수의 읽기 동작을 수행하고 상기 복수의 읽기 동작의 결과들을 각각 저장하는 복수의 래치 세트들을 포함하는 페이지 버퍼, 그리고 상기 복수의 래치 세트들 각각이 상기 복수의 읽기 동작의 결과들을 순차적으로 저장하도록 제어하고, 상기 복수의 래치 세트들에 저장된 데이터를 각각 비교하고, 상기 비교 결과에 따라 상기 복수의 래치 세트들 중 어느 하나의 래치 세트를 선택하는 제어 로직을 포함한다.
상기 목적을 달성하기 위한 본 발명에 따른 불휘발성 메모리 장치의 읽기 방법은, 선택된 메모리 셀들의 어느 하나의 데이터 상태를 식별하기 위한 제 1 읽기 동작을 수행하여 페이지 버퍼의 제 1 래치 세트에 저장하는 단계, 상기 어느 하나의 데이터 상태를 식별하기 위한 제 2 읽기 동작을 수행하여 상기 페이지 버퍼의 제 2 래치 세트에 저장하는 단계, 상기 제 1 래치 세트와 상기 제 2 래치 세트에 저장된 데이터를 비교하여 메모리 셀들의 수를 각각 카운트하는 단계, 그리고 상기 카운트된 메모리 셀들의 수에 따라 상기 제 1 래치 세트와 상기 제 2 래치 세트 중 어느 하나에 저장된 데이터를 선택하는 단계를 포함한다.
상기 목적을 달성하기 위한 본 발명에 따른 불휘발성 메모리 장치의 읽기 방법은, 선택된 메모리 셀들의 어느 하나의 데이터 상태를 식별하기 위한 제 1 읽기 동작을 수행하여 페이지 버퍼의 제 1 래치 세트에 저장하는 단계, 상기 어느 하나의 데이터 상태를 식별하기 위한 제 2 읽기 동작을 수행하여 상기 페이지 버퍼의 제 2 래치 세트에 저장하는 단계, 상기 어느 하나의 데이터 상태를 식별하기 위한 제 3 읽기 동작을 수행하여 상기 페이지 버퍼의 제 3 래치 세트에 저장하는 단계, 상기 제 1 래치 세트와 상기 제 2 래치 세트에 저장된 데이터를 비교하여 제 1 셀 카운트를 계산하고, 상기 제 2 래치 세트와 상기 제 3 래치 세트에 저장된 데이터를 비교하여 제 2 셀 카운트를 계산하는 단계, 그리고 상기 제 1 셀 카운트 및 상기 제 2 셀 카운트를 비교하여 상기 제 1 래치 세트, 상기 제 2 래치 세트, 그리고 상기 제 3 래치 세트 중에서 하나의 래치 세트에 저장된 데이터를 선택하는 단계를 포함한다.
이상과 같은 본 발명의 실시 예에 따르면, 불휘발성 메모리 장치에서 특정 데이터 상태를 식별하기 위해 복수의 센싱 절차가 실시되고, 각각의 절차에서 래치된 데이터 중에서 에러 비트의 수가 최소가 되는 데이터의 출력이 가능하다. 따라서, 본 발명의 기술을 적용하면 불휘발성 메모리 장치의 데이터 신뢰성이 획기적으로 향상될 수 있다. 더불어, 불휘발성 메모리 장치의 읽기 성능이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 셀 어레이와 페이지 버퍼의 구성을 보여주는 블록도이다.
도 3은 도 1 또는 도 2의 페이지 버퍼의 구조를 보여주는 블록도이다.
도 4는 메모리 셀의 일반적인 읽기 방법을 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법을 예시적으로 보여주는 순서도이다.
도 6은 본 발명의 실시 예에 따른 온칩 벨리 서치 읽기 동작을 간략히 보여주는 순서도이다.
도 7은 본 발명의 온칩 서치 읽기 동작이 예를 보여주는 타이밍도이다.
도 8은 도 7의 제어 신호들 상황에서 센싱 노드(SO)의 레벨 변화를 보여주는 파형도이다.
도 9는 본 발명의 온칩 벨리 서치 읽기를 트리플 레벨 셀(TLC)의 최상위 비트 페이지에 적용한 예를 보여주는 타이밍도이다.
도 10a, 도 10b, 그리고 도 10c는 각각 3회의 센싱 노드(SO)의 래치 결과를 사용하여 데이터를 선택하는 방법을 각각 보여주는 도면들이다.
도 11a, 도 11b, 도 11c, 그리고 도 11d는 각각 2회의 센싱 노드(SO)의 래치 결과를 사용하여 데이터를 선택하는 방법을 각각 보여주는 도면들이다.
도 12는 본 발명의 온칩 벨리 서치 읽기의 다른 예를 보여주는 타이밍도이다.
도 13은 본 발명의 다른 실시 예 및 그 이점을 설명하기 위한 도면들이다.
도 14는 도 13의 문턱 전압 상태에 따라 선택적으로 적용하는 온칩 벨리 서치 읽기 동작 특징을 보여주는 테이블이다.
도 15a, 도 15b, 그리고 도 15c는 도 14의 표에서 설명된 순서에 따른 선택적 온칩 벨리 서치 읽기 동작을 각각의 페이지에 적용하는 예를 보여주는 타이밍도이다.
도 16은 도 1의 메모리 셀 어레이에 포함된 메모리 블록들 중 제 1 메모리 블록(BLK1)의 예를 보여주는 회로도이다.
도 17은 본 발명의 실시 예들에 따른 불휘발성 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 18은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 19는 본 발명에 따른 불휘발성 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 낸드형 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 불휘발성 메모리 장치의 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 예를 들면, 본 발명의 기술은 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등에도 사용될 수 있다.
본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 셀 어레이(110), 행 디코더(120), 페이지 버퍼(130), 입출력 버퍼(140), 제어 로직(150), 전압 발생기(160), 그리고 셀 카운터(170)를 포함할 수 있다.
셀 어레이(110)는 워드 라인들(WLs) 또는 선택 라인들(SSL, GSL)을 통해 행 디코더(120)에 연결된다. 셀 어레이(110)는 비트 라인들(BLs)을 통해서 페이지 버퍼(130)에 연결된다. 셀 어레이(110)는 복수의 낸드형 셀 스트링들(NAND Cell Strings)을 포함한다. 셀 스트링들 각각의 채널은 수직 또는 수평 방향으로 형성될 수 있다. 본 발명의 셀 어레이(110)는 낸드 셀 스트링을 형성하는 복수의 메모리 셀들을 포함할 것이다. 복수의 메모리 셀들은 비트 라인(BLs)이나, 워드 라인(WLs)으로 제공되는 전압에 의해서 프로그램, 소거, 독출될 수 있다. 프로그램 동작은 페이지 단위로, 소거 동작은 도시된 블록들(BLK0~BLKi) 단위로 수행될 수 있다.
본 발명의 개념에 따른 실시 예로서, 셀 어레이(110)는 3차원 메모리 어레이로 제공될 수 있다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(Monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(Monolithical)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.
본 발명의 개념에 따른 실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함한다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인들 또는 비트 라인들을 갖고, 3차원 메모리 어레이에 적합한 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
행 디코더(120)는 어드레스(ADD)에 응답하여 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 어드레스(ADD)에 응답하여 선택된 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인에 동작 모드에 대응하는 전압(VWL)을 전달한다. 프로그램 동작시 행 디코더(120)는 선택 워드 라인(Selected WL)에 프로그램 전압(Vpgm)과 검증 전압(Vfy)을, 비선택 워드 라인(Unselected WL)에는 패스 전압(Vpass)을 전달한다. 읽기 동작시 행 디코더(120)는 선택 워드 라인(Selected WL)에 선택 읽기 전압(Vrd)을, 비선택 워드 라인(Unselected WL)에는 비선택 읽기 전압(Vread)을 전달한다.
페이지 버퍼(130)는 기입 드라이버로 또는 감지 증폭기로 동작한다. 프로그램 동작시, 페이지 버퍼(130)는 셀 어레이(110)의 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 전달한다. 읽기 동작 또는 검증 읽기 동작시, 페이지 버퍼(130)는 선택된 메모리 셀에 저장된 데이터를 비트 라인(BL)을 통해서 감지한다. 페이지 버퍼(130)에 포함되는 복수의 페이지 버퍼들(PB0~PBn-1) 각각은 하나 또는 2개의 비트 라인에 연결될 수 있다.
복수의 페이지 버퍼들(PB0~PBn-1) 각각은 본 발명의 온칩-벨리 서치(On-Chip Valley Search: 이하, OCVS) 동작을 수행하기 위한 센싱 및 래치를 수행할 수 있다. 즉, 복수의 페이지 버퍼들(PB0~PBn-1) 각각은 제어 로직(150)의 제어에 따라 선택된 메모리 셀들에 저장된 어느 하나의 상태를 식별하기 위해 복수의 센싱 동작을 수행할 수 있다. 그리고 복수의 페이지 버퍼들(PB0~PBn-1) 각각은 복수의 센싱 동작을 통해서 센싱된 데이터를 각각 저장한 후에, 제어 로직(150)의 제어 하에 어느 하나의 데이터를 선택할 수 있다. 즉, 복수의 페이지 버퍼들(PB0~PBn-1) 각각은 어느 하나의 상태를 식별하기 위하여 복수회의 센싱을 수행할 수 있다. 그리고 복수의 페이지 버퍼들(PB0~PBn-1) 각각은 제어 로직(150)의 제어에 따라 센싱된 복수의 데이터 중에서 최적의 데이터를 선택 또는 출력할 수 있다. 이러한 센싱, 래치, 및 선택 동작은 후술하는 도면들을 통해서 상세히 설명될 것이다.
입출력 버퍼(140)는 외부에서 제공되는 데이터를 페이지 버퍼(130)로 제공한다. 입출력 버퍼(140)는 외부에서 제공되는 명령어(CMD)는 제어 로직(150)에 제공할 수 있다. 입출력 버퍼(140)는 외부에서 제공된 어드레스(ADD)를 제어 로직(150)이나 행 디코더(120)에 제공할 수 있다. 더불어, 입출력 버퍼(140)는 페이지 버퍼(130)에 의해서 센싱 및 래치된 데이터를 외부로 출력할 수 있다.
제어 로직(150)은 외부로부터 전달되는 명령어(CMD)에 응답하여 페이지 버퍼(130) 및 행 디코더(120)를 제어한다. 제어 로직(150)은 명령어(CMD)에 따라 선택된 메모리 셀에 대한 프로그램, 읽기, 그리고 소거 동작을 수행하도록 페이지 버퍼(130) 및 행 디코더(120)를 제어할 수 있다.
특히, 제어 로직(150)은 본 발명의 온칩 벨리 서치(OCVS) 동작을 위해 페이지 버퍼(130)와 전압 발생기(160)를 제어할 수 있다. 제어 로직(150)은 선택된 메모리 셀들의 특정 상태를 식별하기 위해 복수 회의 센싱 동작을 수행하도록 페이지 버퍼(130)를 제어할 수 있다. 그리고 제어 로직(150)은 복수 회의 센싱 결과들 각각에 대응하는 센싱 데이터를 복수의 페이지 버퍼들(PB0~PBn-1) 각각에 구비된 복수의 래치 세트에 저장하도록 복수의 페이지 버퍼들(PB0~PBn-1)을 제어할 수 있다. 그리고 제어 로직(150)은 복수회 센싱된 데이터들 중에서 최적의 데이터를 선택하기 위한 처리를 수행할 수 있다. 최적 데이터의 선택을 위해서 제어 로직(150)은 셀 카운터(170)로부터 제공되는 카운트 결과(nC)를 참조할 수 있다. 즉, 제어 로직(150)은 복수의 센싱 결과들 중에서 산포골(Valley)에 가장 근접한 읽기 결과를 선택하여 출력하도록 페이지 버퍼(130)를 제어할 수 있다. 이러한 동작을 수행하기 위해 제어 로직(150)은 온칩 벨리 서치 회로(155)를 포함할 수 있다.
전압 발생기(160)는 제어 로직(150)의 제어에 따라 각각의 워드 라인들로 공급될 다양한 종류의 워드 라인 전압들과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 생성한다. 각각의 워드 라인들로 공급될 워드 라인 전압들로는 프로그램 전압(Vpgm), 패스 전압(Vpass), 선택 및 비선택 읽기 전압들(Vrd, Vread) 등이 있다.
셀 카운터(170)는 페이지 버퍼(130)에 센싱된 데이터로부터 특정 문턱 전압 범위에 해당하는 메모리 셀들을 카운트할 수 있다. 예를 들면, 셀 카운터(170)는 복수의 페이지 버퍼들(PB0~PBn-1) 각각에 센싱된 데이터를 처리하여 특정 문턱 전압 범위의 문턱 전압을 갖는 메모리 셀들의 수를 카운트할 수 있다.
이상의 본 발명에 따른 불휘발성 메모리 장치(100)는 선택된 메모리 셀들에 대해서 복수의 센싱 동작을 수행할 수 있다. 그리고 불휘발성 메모리 장치(100)는 복수의 센싱 결과들 중에서 최적의 데이터를 선택하고, 선택된 데이터를 외부에서 요청한 데이터로 출력할 수 있다. 본 발명의 불휘발성 메모리 장치(100)에 따르면, 장치 내에서 최적 읽기 전압에 의해서 센싱된 데이터를 선택할 수 있어, 높은 신뢰성의 데이터를 제공할 수 있다.
도 2는 도 1의 셀 어레이와 페이지 버퍼의 구성을 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 페이지 버퍼들(PB0~PBn-1) 각각은 비트 라인들(BL0~BLn-1)에 연결될 수 있다. 비트 라인들(BL0~BLn-1)은 낸드 셀 스트링들(111, 112, 113, …, 114)에 연결될 수 있다.
셀 어레이(110)에 포함되는 낸드 셀 스트링들(111, 112, 113, …, 114)은 각각 스트링 선택 트랜지스터(SST)를 통해서 비트 라인(BL0~BLn-1)과 연결된다. 각각 스트링 선택 트랜지스터(SST)의 게이트는 스트링 선택 라인(SSL)에 연결된다. 그리고 낸드 셀 스트링들(111, 112, 113, …, 114)은 각각 접지 선택 트랜지스터(GST)를 통해서 공통 소스 라인(CSL)과 연결된다. 각각 접지 선택 트랜지스터(GST)의 게이트는 접지 선택 라인(GSL)에 연결된다.
페이지 버퍼(PB0)는 낸드 셀 스트링(111)과 비트 라인(BL0)을 통해서 연결된다. 페이지 버퍼(PB0)는 프로그램 동작시 비트 라인(BL0)을 셋업 또는 프리차지한다. 읽기 동작시 페이지 버퍼(PB0)는 비트 라인(BL0)을 프리차지(Preccharge)하고, 선택된 메모리 셀의 온/오프 여부를 센싱한다. 페이지 버퍼(PB0)에는 전원 전압(VDD)을 비트 라인에 공급하기 위한 트랜지스터들이 포함된다. 그리고 페이지 버퍼(PB0)는 트랜지스터들을 제어하기 위한 제어 신호(S_CNTL)를 제어 로직(150)으로부터 제공받을 수 있다. 제어 신호(S_CNTL)는 일부 실시 예에서 (BLSHF, BLSLT, BLSETUP) 등으로 제공될 수 있다. 제어 신호들(BLSHF, BLSLT, BLSETUP)에 비트 라인들(BL0~BLn-1)이 프리차지 및 디벨럽(Develop)될 수 있다.
페이지 버퍼들(PB1, PB2, …, PBn-1) 각각의 동작도 상술한 페이지 버퍼(PB0)와 동일한 절차에 따라서 각각에 연결되는 비트 라인들을 프리차지할 수 있다.
도 3은 도 1 또는 도 2의 페이지 버퍼의 구조를 간략히 보여주는 블록도이다. 도 3을 참조하면, 비트 라인(BL)에 연결되는 페이지 버퍼(PB)는 낸드 셀 스트링(111, 도 2 참조)의 메모리 셀들과 연결될 수 있다. 페이지 버퍼(PB)는 비트 라인(BL)과 연결되는 센싱 노드(SO)를 포함한다. 그리고 페이지 버퍼(PB)는 센싱 노드(SO)에 각각 연결되는 복수의 래치들(131, 132, 133, 134)을 포함할 수 있다.
읽기 동작시, 제어 로직(150)에 의해서 비트 라인(BL0)이 프리차지될 수 있다. 예를 들면, 로드 신호(LOAD)와 제어 신호(BLSHF)가 활성화되면, 비트 라인(BL)은 특정 레벨(VBL)로 프리차지될 것이다. 이때, 비트 라인 선택 신호(BLSLT)에 의해서 고전압 트랜지스터(HNM1)도 턴온 상태를 유지할 것이다.
이어서, 로드 신호(LOAD)가 비활성화되면, 센싱 노드(SO)에 충전된 전하가 제어 신호(BLSHF)에 의해서 턴온된 트랜지스터(NM1)를 통해서 비트 라인(BL)으로 흐르게 된다. 이러한 절차를 선택된 메모리 셀이 온셀(On Cell)인 경우, 센싱 노드(SO)에 충전된 전하가 비트 라인(BL)과 스트링의 채널을 통해서 공통 소스 라인(CSL)으로 방전될 것이다. 이 경우, 센싱 노드(SO)에서 비트 라인(BL)으로 흐르는 전류가 상대적으로 크기 때문에, 센싱 노드(SO)의 전압 강하의 속도는 상대적으로 빠르다. 반면, 선택된 메모리 셀이 오프셀(Off Cell)인 경우, 센싱 노드(SO)에 충전된 전하는 비트 라인(BL)을 통해서 공통 소스 라인(CSL)으로 방전되기 어렵다. 따라서, 센싱 노드(SO)에서 비트 라인(BL)으로 흐르는 전류가 상대적으로 작기 때문에, 센싱 노드(SO)의 전압 강하의 속도는 상대적으로 느리다.
본 발명의 페이지 버퍼(PB)는 온칩 벨리 서치(OCVS) 읽기 동작시에 복수의 래치들(131, 132, 133, 134)에 복수의 센싱 결과를 저장할 수 있다. 예를 들면, 제 1 프로그램 상태(S1)와 제 2 프로그램 상태(S2) 사이에서 온칩 벨리 서치(OCVS) 읽기 동작을 수행하기 위해 선택된 메모리 셀에 서로 다른 복수의 레벨의 읽기 전압이 제공될 것이다. 그리고 각각의 읽기 전압에 따른 선택된 메모리 셀의 온/오프 여부가 복수의 래치들(131, 132, 133, 134)에 순차적으로 저장될 수 있다. 복수의 래치들(131, 132, 133, 134)에는 센싱 노드(SO)의 디벨럽된 상태를 저장하기 위한 래치 제어 신호(LTCH_1, LTCH_2, LTCH_3, …, Dump)가 제공될 수 있다.
이어서, 복수의 래치들(131, 132, 133, 134)에 저장된 데이터들을 사용하여 서로 다른 레벨의 읽기 전압들 사이 각각에 문턱 전압이 위치하는 메모리 셀들의 수가 카운트될 수 있다. 이러한 셀 카운트는 앞서 설명된 셀 카운터(170)에 의해서 수행될 수 있다. 예를 들면, 제 1 읽기 전압에 의한 센싱 결과가 페이지 버퍼들(PB0~PBn-1) 각각의 제 1 래치(LT_1)들에 저장되었고, 제 2 읽기 전압에 의한 센싱 결과는 페이지 버퍼들(PB0~PBn-1) 각각의 제 2 래치(LT_2)들에 저장되었다고 가정하자. 그러면, 페이지 버퍼들(PB0~PBn-1) 각각의 제 1 래치(LT_1)들에 저장된 비트들과 페이지 버퍼들(PB0~PBn-1) 각각의 제 2 래치(LT_2)들에 저장된 비트들 간의 배타적 논리합(XOR) 연산을 수행하면, 제 1 읽기 전압과 제 2 읽기 전압 사이에 문턱전압을 갖는 메모리 셀들의 수가 계산될 수 있다. 뿐만 아니라, 래치들 각각에 저장된 비트들의 값에 따른 차동 증폭기 형태의 전류 비교기를 사용하여 이러한 셀 갯수의 계산 및 비교가 수행될 수 있다.
도시되지는 않았지만, 어느 하나의 래치(예를 들면, LT_1)는 센싱 노드(SO)의 상태만을 순차적으로 래치하도록 제어될 수 있다. 그리고 복수의 래치들 각각(LT_2, LT_3, …, LT_C)에는 센싱된 데이터가 래치(LT_1)로부터 카피되도록 제어될 수도 있다. 그리고 어느 하나의 래치(LT_C)는 래치들 중 선택된 어느 하나의 래치의 데이터를 출력하기 위한 용도로 사용될 수도 있을 것이다.
이상에서는 본 발명의 온칩 벨리 서치(OCVS) 읽기 동작을 수행하기 위한 페이지 버퍼(PB)의 구조가 예시적으로 설명되었다. 페이지 버퍼들(PB0~PBn-1) 각각의 구조는 도시된 페이지 버퍼(PB)와 실질적으로 동일할 것이다.
도 4는 메모리 셀의 일반적인 읽기 방법을 보여주는 도면이다. 도 4를 참조하면, 셀당 3비트의 데이터를 저장할 수 있는 트리플 레벨 셀(Triple Level Cell: TLC)의 페이지별 읽기 방법이 게시된다.
최하위 비트(LSB) 페이지를 읽기 위해서, 선택된 메모리 셀들의 워드 라인에는 읽기 전압(RD1)이 제공될 것이다. 그리고 읽기 전압(RD1)에 대한 온/오프 여부가 센싱되고 복수의 래치들 중에 어느 하나에 저장된다. 읽기 전압(RD1)보다 낮은 문턱 전압을 갖는 메모리 셀(온셀)의 센싱 결과로 논리 '1'이 래치될 것이다. 읽기 전압(RD1)보다 같거나 높은 문턱 전압을 갖는 메모리 셀(온셀)의 센싱 결과로 논리 '0'이 래치될 것이다. 이어서, 선택된 메모리 셀들의 워드 라인에는 읽기 전압(RD5)이 제공될 것이다. 그리고 읽기 전압(RD5)에 대한 온셀로 센싱된 메모리 셀에 대해서는 이전에 래치된 논리 '0'이 유지된다. 읽기 전압(RD5)에 대한 오프셀로 센싱된 메모리 셀에 대해서는 이전에 래치된 논리 '0'을 논리 '1'로 토글시킨다. 그리고 이러한 처리가 완료된 이후에 최하위 비트(LSB) 페이지의 읽기 결과를 출력할 수 있다.
중간 비트(CSB) 페이지를 읽기 위해서, 먼저 선택된 메모리 셀들의 워드 라인에는 읽기 전압(RD2)이 제공될 것이다. 그리고 읽기 전압(RD2)에 대해 온셀로 센싱된 메모리 셀들의 페이지 버퍼에는 논리 '1'이, 오프셀로 센싱된 메모리 셀들의 페이지 버퍼에는 논리 '0'이 래치된다. 그리고 읽기 전압(RD4)에 대해 온셀로 센싱된 메모리 셀들의 페이지 버퍼는 이전에 센싱된 논리값을 유지하고, 오프셀로 센싱된 메모리 셀들의 페이지 버퍼에는 논리 '1'이 래치된다. 마지막으로 읽기 전압(RD6)에 대해 온셀로 센싱된 메모리 셀들의 페이지 버퍼는 이전에 센싱된 논리값을 유지하고, 오프셀로 센싱된 메모리 셀들의 페이지 버퍼에는 논리 '0'으로 토글링될 것이다.
최상위 비트(MSB) 페이지를 읽기 위해서, 선택된 메모리 셀들의 워드 라인에는 읽기 전압(RD3)이 제공될 것이다. 그리고 읽기 전압(RD3)에 대한 온/오프 여부가 센싱되고 복수의 래치들 중에 어느 하나에 저장된다. 읽기 전압(RD3)에 대해 온셀로 센싱된 메모리 셀들의 페이지 버퍼에는 논리 '1'이 래치되고, 읽기 전압(RD3)에 대해 오프셀로 센싱된 메모리 셀들의 페이지 버퍼에는 논리 '0'이 래치된다. 이어서, 선택된 메모리 셀들의 워드 라인에는 읽기 전압(RD7)이 제공될 것이다. 그리고 읽기 전압(RD7)에 대한 온셀로 센싱된 메모리 셀이 페이지 버퍼의 논리 값은 이전에 논리값이 유지된다. 읽기 전압(RD7)에 대한 오프셀로 센싱된 메모리 셀의 페이지 버퍼는 이전에 래치된 논리 '0'이 논리 '1'로 토글된다. 그리고 이러한 처리가 완료된 이후에 최상위 비트(MSB) 페이지의 읽기 결과를 출력할 수 있다.
이상에서는 트리플 레벨 셀(TLC)을 예로 일반적인 읽기 동작을 설명하였다. 이러한 일반적인 읽기 동작시 메모리 셀의 열화에 의해서 읽기 실패(Read fail)가 발생할 수 있다. 본 발명의 불휘발성 메모리 장치(100)는 외부의 요청 또는 내부적인 판단에 따라 높은 신뢰성을 제공하기 위한 온칩 벨리 서치(OCVS) 리드를 수행하고, 그 결과를 외부에 제공할 수 있다.
도 5는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법을 예시적으로 보여주는 순서도이다. 도 5를 참조하면, 불휘발성 메모리 장치(100)는 설정된 읽기 모드에 따라 노말 읽기 모드(Normal read)와 온칩 벨리 서치 읽기(OCVS read) 모드 중 어느 하나의 읽기 동작을 수행할 수 있다. 읽기 명령이 제공되면 본 발명의 읽기 동작이 시작된다.
S110 단계에서, 불휘발성 메모리 장치(100)는 요청된 읽기 동작에 관련된 제반 설정값을 확인할 수 있다. 예를 들면, 제어 로직(150)은 읽기 요청된 페이지(Page)가 최상위 비트(MSB), 중간 비트(CSB), 그리고 최하위 비트(LSB)인지를 체크할 것이다. 또는, 제어 로직(150)은 선택된 페이지를 읽기 위한 읽기 전압의 인가 순서를 체크할 수도 있다. 더불어, 제어 로직(150)은 현재 읽기 동작의 모드가 노말 읽기인지 또는 온칩 벨리 서치(OCVS) 읽기인지 체크할 수 있다. 노말 읽기 모드에서는 메모리 셀에 대한 하나의 상태를 식별하기 위해 읽기 전압이 일회만 제공될 것이다. 반면, 온칩 벨리 서치(OCVS) 읽기 모드에서는 하나의 상태를 식별하기 위해 서로 다른 레벨의 읽기 전압들이 복수회 제공되고, 센싱 결과에 대한 비교 동작이 실시될 것이다.
S120 단계에서, 설정된 동작 모드에 따른 동작 분기가 발생한다. 만일, 읽기 동작에 대한 모드가 온칩 벨리 서치(OCVS) 리드가 아닌 경우(No 방향), 절차는 S130 단계로 이동할 것이다. 반면, 설정된 읽기 모드가 온칩 벨리 서치(OCVS) 리드인 경우(Yes 방향), 절차는 S150 단계로 이동할 것이다.
S130 단계에서, 제어 로직(150)은 메모리 셀에 대한 하나의 상태를 식별하기 위해 읽기 전압을 일회 제공하는 노말 읽기 동작을 위해 전압 발생기(160) 및 페이지 버퍼(130)를 제어할 것이다. 즉, 읽기 전압을 선택된 메모리 셀들의 워드 라인에 제공한 이후, 페이지 버퍼(130)에서 온/오프 여부를 센싱할 것이다. S140 단계에서, 페이지 버퍼(130)의 래치에는 센싱된 데이터가 래치될 것이다.
S150 단계에서, 제어 로직(150)은 메모리 셀에 대한 하나의 상태를 식별하기 위해 읽기 전압을 복수회 제공하는 온칩 벨리 서치(OCVS) 읽기를 수행하기 위해 전압 발생기(160) 및 페이지 버퍼(130)를 제어할 것이다. 온칩 벨리 서치(OCVS) 읽기 모드에서, 선택된 메모리 셀들의 하나의 데이터 상태를 식별하기 위해, 서로 다른 레벨의 복수의 읽기 전압들이 제공될 수도 있다. 또는, 하나의 데이터 상태를 식별하기 위해 동일한 읽기 전압이 제공되지만, 서로 다른 디벨럽 타임에 센싱 노드(SO)의 레벨을 래치하는 방식으로도 온칩 벨리 서치(OCVS) 읽기가 수행될 수 있다.
S160 단계에서, 제어 로직(150)은 읽기 동작이 완료되었는지 판단한다. 만약, 선택된 페이지나 메모리 셀들에 대한 읽기 동작이 완료된 것으로 판단되면, 절차는 S170 단계로 이동한다. 하지만, 선택된 메모리 셀들에 대한 추가적인 읽기 동작이 필요한 경우, S120 단계로 복귀할 것이다.
S170 단계에서는 노말 동작 모드 또는 온칩 벨리 서치 읽기 모드에 의해서 센싱된 데이터를 외부로 출력할 것이다.
이상에서는 본 발명의 선택적 읽기 모드를 수행하는 방법이 설명되었다. 온칩 벨리 서치(OCVS) 모드에서, 제어 로직(150)은 선택된 상태를 식별하기 위해 복수회의 센싱 및 그 결과를 비교하여 최적의 읽기 결과를 출력할 수 있다.
도 6은 본 발명의 실시 예에 따른 온칩 벨리 서치 읽기 동작을 간략히 보여주는 순서도이다. 도 6을 참조하면, 도 5의 S150 단계에 도시된 온칩 벨리 서치 읽기 동작이 예시적으로 도시되어 있다.
S151 단계에서, 읽기 카운트가 설정된다. 읽기 카운트는 선택된 메모리 셀들의 특정 상태에 대한 서치 읽기 횟수를 나타낸다. 예를 들면, 읽기 카운트는 선택된 메모리 셀들이 트리플 레벨 셀(TLC)인 경우, 최하위 비트(LSB) 페이지를 읽기 위한 소거 상태(E0)와 프로그램 상태(P1)를 식별하기 위한 읽기 회수를 의미한다. 즉, 소거 상태(E0)와 프로그램 상태(P1) 사이의 문턱 전압 구간에서 서로 다른 레벨의 읽기 전압이 인가되는 횟수를 나타낼 수 있다. 또는, 읽기 카운트는 선택된 메모리 셀들에 동일한 읽기 전압이 제공되지만, 센싱 노드의 디벨럽 구간에서 수행되는 데이터 래치 횟수를 의미할 수도 있다. 여기서, 읽기 카운트는 3회 이상이 제공되거나 2회로 설정될 수도 있다.
S152 단계에서, 해당 읽기 카운트에 대응하는 읽기 전압의 레벨에 따라 선택된 메모리 셀들이 센싱된다. 또는, 읽기 카운트에 대응하는 디벨럽 타임에서 선택된 메모리 셀의 온/오프 여부가 페이지 버퍼(130)의 센싱 래치(Sensing latch)에 저장될 것이다.
S153 단계에서, 센싱된 데이터는 데이터를 저장하기 위한 어느 하나의 래치에 저장될 것이다. 여기서, 데이터의 센싱과 센싱된 데이터를 래치하는 동작은 하나의 과정으로 간주될 수도 있음은 잘 이해될 것이다. 센싱 노드(SO)의 디벨럽 상태를 센싱하기 위한 센싱 래치(Sensing Latch)가 별도로 존재할 수도 있지만, 복수의 래치들 각각이 센싱 래치의 역할과 센싱된 데이터를 저장하는 역할을 모두 수행할 수도 있기 때문이다.
S154 단계에서, 읽기 카운트가 설정된 최종 읽기 카운트인지 체크된다. 최종 읽기 카운트는 S151 단계에서 설정된 값일 수 있다. 만일, 현재 수행되는 읽기 동작의 읽기 카운트가 최종 읽기 카운트가 아닌 경우, 절차는 S155 단계로 이동한다. 반면, 현재 수행되는 읽기 동작의 읽기 카운트가 최종 읽기 카운트에 해당하는 경우, 절차는 S156 단계로 이동한다.
S155 단계에서, 읽기 카운트가 카운트업 될 것이다. 그리고 절차는 카운트업된 읽기 카운트에 대응하는 센싱 및 래치 동작을 위한 S152 단계로 이동할 것이다.
S156 단계에서, 래치된 복수의 읽기 결과들 중에서 어느 하나의 읽기 결과를 선택하는 동작이 이루어진다. 즉, 산포골 근처의 복수의 읽기 결과들을 비교하여 최적의 읽기 결과에 대응하는 래치 값들을 선택한다. 이러한 복수의 래치들 중에서 최적의 읽기 데이터를 선택하는 방법은 후술하는 도면들에서 자세히 설명하기로 한다.
도 7은 본 발명의 온칩 서치 읽기 동작이 예를 보여주는 타이밍도이다. 도 7을 참조하면, 서로 다른 디벨럽 시점에서 센싱 노드를 래치하는 방식으로 복수회의 센싱 결과를 저장하는 방식으로 온칩 서치 읽기 동작이 실행될 수 있다.
T0 시점에서 T1 시점까지 프리차지 동작이 이루어진다. 프리차지를 위해 복수의 페이지 버퍼들(PB0~PBn-1)에 연결된 비트 라인들(BL0~BLn-1) 및 센싱 노드들(SOs)이 충전된다. 예를 들면, 제어 신호들(BLSHF, BLSLT)과 로드 신호(LOAD)가 활성화되면, 센싱 노드(SO)와 비트 라인(BL)이 각각 특정 레벨로 프리차지된다.
T1 시점에서, 로드 신호(LOAD)가 하이 레벨로 비활성화되면, PMOS 트랜지스터(PM1)가 차단되어 전원 전압으로부터 센싱 노드(SO)로의 전류 공급은 차단된다. 이때부터 센싱 노드(SO)의 레벨은 셀의 온/오프 여부에 따라 비트 라인(BL)으로 흐르는 전류의 크기에 따라 변화한다. 만일, 선택된 메모리 셀이 온셀인 경우, 비트 라인으로 흐르는 전류가 상대적으로 크다. 따라서, 센싱 노드(SO)의 레벨은 상대적으로 빠르게 낮아진다. 반면, 선택된 메모리 셀이 오프셀인 경우, 센싱 노드(SO)의 레벨은 거의 일정한 레벨을 유지하게 될 것이다.
하지만, 산포골 주위에 분포하는 메모리 셀들은 온셀과 오프셀의 경계에 위치하는 메모리 셀들이다. 따라서, 이러한 셀들에 대한 온셀 또는 오프셀의 식별은 디벨럽 시간에 따라 달라질 수 있다. 즉, 디벨럽 시간을 조금만 감소시켜도 산포골 주위에 분포하는 메모리 셀들은 오프셀로 식별될 수도 있다. 반면, 디벨럽 시간을 조금만 증가시켜도 산포골 주위에 분포하는 메모리 셀들은 온셀로 식별될 수 있다. 즉, 워드 라인에 제공되는 읽기 전압과 유사한 레벨의 문턱 전압을 갖는 메모리 셀들에게는 디벨럽 시간을 줄이면 읽기 전압을 높여서 센싱하는 효과를 제공할 수 있다. 반면, 읽기 전압 주변의 문턱 전압을 갖는 메모리 셀들에게는 디벨럽 시간을 증가시키면 읽기 전압을 낮추어서 센싱하는 효과를 제공할 수 있다.
따라서, 디벨럽 시간을 달리하는 시점에 센싱 노드(SO)를 복수회 센싱하는 것은, 워드 라인 전압을 가변하여 비트 라인을 프리차지하고 센싱하는 것과 같은 효과를 갖는다.
T2 시점을 기준으로 Δt만큼 당겨진 시점에, 제어 신호(LTCH_1) 펄스가 활성화된다. 즉, 동일한 읽기 전압 상황에서 페이지 버퍼들(PB0~PBn-1) 각각의 제 1 래치(LT_1)에 센싱 노드(SO)의 상태에 대응하는 논리값을 래치하기 위한 제어 신호(LTCH_1) 펄스가 제공될 것이다. 그리고 T2시점에서 페이지 버퍼들(PB0~PBn-1) 각각의 제 2 래치(LT_2)에 센싱 노드(SO)의 상태를 래치하기 위한 제어 신호(LTCH_2) 펄스가 제공된다. 그리고 T2시점을 기준으로 Δt만큼 지난 시점에서 페이지 버퍼들(PB0~PBn-1) 각각의 제 3 래치(LT_3)에 센싱 노드(SO)의 상태를 래치하기 위한 제어 신호(LTCH_3) 펄스가 제공된다. 읽기 해상도를 높이기 위해서는 시간차(Δt)를 더 감소시키고, 더 많은 회수의 센싱 및 래치가 이루어질 수도 있을 것이다.
도 8은 도 7의 제어 신호들 상황에서 센싱 노드(SO)의 레벨 변화를 보여주는 파형도이다. 도 8을 참조하면, 메모리 셀의 문턱 전압 레벨에 따른 센싱 노드(SO)의 레벨 변화 및 디벨럽 시점에 따른 래치 결과를 간략히 보여주고 있다. TO 시점부터 T1 시점까지는 프리차지 구간(Precharge), T1 시점부터 T2시점까지 디벨럽 구간(Develop), 그리고 T2 시점 이후에는 래치 구간(Latch)이라 칭하기로 한다. 도 7에서 설명된 바와 같이 디벨럽 구간에서는 로드 신호(LOAD)가 비활성화되고, 래치 구간에서는 제어 신호(BLSHF)가 비활성화된다.
프리차지 구간(Precharge)에서, 로드 신호(LOAD) 및 제어 신호(BLSHF)가 모두 활성화되어 비트 라인 및 센싱 노드가 프리차지된다. 프리차지 구간(Precharge)에서, 비트 라인 전압(VBL)은 제 1 전압 레벨(V1)로 충전된다. 프리차지 구간(Precharge)에서 센싱 노드(SO)는 센싱 노드 전압(VSO)으로 충전될 것이다.
디벨럽 구간(Develop)이 시작되는 T1 시점에서, 로드 신호(LOAD)가 비활성화된다. 이 구간에서 제어 신호(BLSHF)는 여전히 활성화 상태를 유지할 것이다. 따라서, 메모리 셀의 문턱 전압 상태에 따라 센싱 노드(SO)에 충전된 전하가 비트 라인(BL)으로 이동할 것이다.
문턱 전압이 읽기 전압보다 상대적으로 높은 강한 오프 상태인 메모리 셀(Strong off Cell)의 경우, 센싱 노드(SO)의 레벨 변화는 상대적으로 적다. 디벨럽 구간에서의 강한 오프셀의 센싱 노드(SO) 전위의 변화는 점선으로 표시한 곡선(C0)으로 도시되어 있다. 문턱 전압이 읽기 전압보다 상대적으로 낮은 강한 온 상태인 메모리 셀(Strong On Cell)의 경우, 센싱 노드(SO)의 레벨 변화는 상대적으로 크다. 디벨럽 구간에서의 강한 온셀의 센싱 노드(SO) 전위의 변화는 곡선(C1)으로 도시되어 있다. 강한 오프셀이나 강한 온셀의 경우, 디벨럽 시간의 미미한 변화에는 크게 영향을 받지 않는다.
문턱 전압이 읽기 전압 주변에 위치한 메모리 셀들을 센싱하는 센싱 노드(SO)의 전위 변화는 각각 곡선들(C2, C3, C4)로 도시되어 있다. 곡선(C2)은 읽기 전압보다 약간 낮은 문턱 전압을 가진 메모리 셀의 디벨럽 경향을 보여준다. 곡선(C3)은 읽기 전압과 거의 유사한 레벨의 문턱 전압을 가진 메모리 셀의 디벨럽 경향을 보여준다. 곡선(C4)은 읽기 전압보다 약간 높은 문턱 전압을 가진 메모리 셀의 디벨럽 경향을 보여준다.
T2 시점을 기준으로 래치 시점을 당겨서 메모리 셀들의 센싱 노드(SO)를 래치하는 제 1 래치 신호(LTCH_1)가 제공될 것이다. 제 1 래치 신호(LTCH_1)에 의해서 센싱 노드들이 래치되면, 강한 오프셀과 강한 온셀의 경우에는 각각 오프셀 및 온셀에 대응하는 논리값으로 래치들이 설정될 것이다. 하지만, 상대적으로 문턱 전압이 낮은 곡선(C2)에 대응하는 메모리 셀들은 온셀에 대응하는 논리값으로 래치될 것이다. 반면, 곡선들(C3, C4)에 대응하는 메모리 셀들은 제 1 래치 신호(LTCH_1)에 의해서 오프셀에 대응하는 논리값으로 래치될 것이다.
제 2 래치 신호(LTCH_2)에 의해서 센싱 노드들이 래치되면, 제 1 래치 신호(LTCH_1)에서와 마찬가지로 강한 오프셀(CO에 대응)과 강한 온셀(C1에 대응)의 경우에는 각각 논리 '0' 및 논리 '1'이 래치될 것이다. 하지만, 곡선(C2)에 대응하는 문턱 전압을 갖는 메모리 셀들은 온셀에 대응하는 논리값으로 래치될 것이다. 반면, 곡선(C3)에 대응하는 메모리 셀의 경우에는 제 2 래치 신호(LTCH_2)에 의해서 트랩 레벨(V2)의 센싱 노드(SO) 전위가 래치될 것이다. 즉, 논리 '0'과 논리 '1'이 분명치 않을 수 있다. 곡선(C4)에 대응하는 메모리 셀들은 제 2 래치 신호(LTCH_2)에 의해서 오프셀에 대응하는 논리값으로 래치될 것이다.
제 3 래치 신호(LTCH_3)에 의해서 센싱 노드(SO)들이 래치되면, 제 1 래치 신호(LTCH_1)에서와 마찬가지로 강한 오프셀(C0)과 강한 온셀(C1)의 경우에는 각각 논리 '0' 및 논리 '1'이 래치될 것이다. 하지만, 곡선(C2, C3)에 대응하는 문턱 전압을 갖는 메모리 셀들은 모두 온셀에 대응하는 논리값 '1'로 래치될 것이다. 그리고 곡선(C4)에 대응하는 메모리 셀의 경우에는 제 3 래치 신호(LTCH_3)에 의해서 오프셀에 대응하는 논리값 '0'으로 래치될 수 있다.
이상에서는 어느 하나의 상태를 식별하기 위해 서로 다른 디벨럽 시점에 센싱 노드(SO)의 상태를 논리값으로 래치하는 방식이 설명되었다. 디벨럽 시점에 따라 실질적으로 워드 라인에 서로 다른 레벨의 읽기 전압을 제공한 것과 유사한 효과를 제공할 수 있기 때문이다. 상술한 어느 하나의 상태에 대해서 발생하는 온칩 벨리 서치(OCVS) 읽기는 읽기 전압들 각각에 대해서 또는 읽기 전압에 따라 선택적으로 적용될 수 있을 것이다.
도 9는 본 발명의 온칩 벨리 서치 읽기를 트리플 레벨 셀(TLC)의 최상위 비트 페이지에 적용한 예를 보여주는 타이밍도이다. 도 9를 참조하면, 트리플 레벨 셀(TLC)의 최상위 비트(MSB) 페이지를 온칩 벨리 서치(OCVS) 방식으로 읽기 위해서 읽기 전압(RD3)에 의한 읽기 절차와 읽기 전압(RD7)에 의한 읽기 절차가 진행될 수 있다. 그 이후에 페이지 버퍼 및 워드 라인의 전압이 초기화되는 읽기 리커버리(Read recovery)가 수행될 수 있다.
먼저, 읽기 전압(RD3)에 의한 온칩 벨리 서치(OCVS) 읽기 동작을 위해서 비트 라인과 센싱 노드(SO)가 프리차지될 것이다. 선택된 메모리 셀들의 워드 라인(Word line)에는 읽기 전압(RD3)이 제공될 것이다. 프리차지가 완료되면, 페이지 버퍼들(PB0~PBn-1, 도 2 참조)에서는 메모리 셀의 상태에 따른 센싱 노드(SO)의 전위 변화가 발생하는 디벨럽 동작이 수행될 것이다. 그리고 서로 다른 디벨럽 시점에 선택된 메모리 셀들의 상태가 순차적으로 제공되는 래치 신호들(LTCH_1, LTCH_2, LTCH_3)에 의해 래치될 것이다. 이때 래치된 데이터가 페이지 버퍼들(PB0~PBn-1) 각각에 구비된 복수의 래치들에 저장될 것이다.
이어서, 읽기 전압(RD7)에 의한 온칩 벨리 서치(OCVS) 읽기 동작을 위해서 비트 라인과 센싱 노드(SO)가 프리차지될 것이다. 선택된 메모리 셀들의 워드 라인(Word line)에는 읽기 전압(RD7)이 제공될 것이다. 프리차지가 완료되면, 페이지 버퍼들(PB0~PBn-1)에서는 메모리 셀의 상태에 따른 센싱 노드(SO)의 전위 변화가 발생하는 디벨럽 동작이 수행될 것이다. 그리고 서로 다른 디벨럽 시점에 선택된 메모리 셀들의 상태는 래치 신호들(LTCH_1, LTCH_2, LTCH_3)에 의해 래치되고, 래치된 데이터가 페이지 버퍼들(PB0~PBn-1) 각각에 구비된 복수의 래치들에 저장될 것이다.
특히, 읽기 전압(RD7)에 의한 읽기 동작의 프리차지 구간에서는 페이지 버퍼들(PB0~PBn-1) 각각의 래치들에 래치된 데이터들에 대한 비교 및 선택 동작이 수행될 수 있다. 즉, 제 1 래치 신호(LTCH_1)에 의해서 래치된 데이터들과, 제 2 래치 신호(LTCH_2)에 의해서 래치된 데이터들을 비교하여 셀을 카운트할 수 있다. 그리고 제 2 래치 신호(LTCH_2)에 의해서 래치된 데이터들과, 제 3 래치 신호(LTCH_3)에 의해서 래치된 데이터들을 비교하여 메모리 셀의 수를 카운트할 수 있을 것이다. 카운트된 셀들의 수를 비교하여 래치 신호들(LTCH_1, LTCH_2, LTCH_3) 각각에 의해서 래치된 데이터 세트들 중 어느 하나를 선택할 수 있다. 이 과정이 도면에서는 데이터 고정(Data fix)로 도시되어 있다. 어느 하나의 데이터 세트가 선택되면, 나머지 두 개의 데이터 세트는 리셋되어도 무방하다. 따라서, 나머지 두 개의 데이터 세트가 저장된 래치 세트들은 리셋된 이후에 디벨럽 및 래치 절차에서 센싱 노드(SO)의 상태 값을 저장할 수 있을 것이다.
읽기 전압(RD7)에 의한 온칩 벨리 서치(OCVS) 읽기 완료되면, 읽기 리커버리와 함께 데이터 비교 및 선택 동작이 파이프라인 방식으로 실행될 수 있다. 읽기 리커버리 구간에서 비트 라인과 센싱 노드(SO)들이 초기 전압 레벨로 복구될 것이다. 이때, 읽기 전압(RD7) 조건에서 래치 신호들(LTCH_1, LTCH_2, LTCH_3) 각각에 의해서 래치된 데이터 세트들 중 어느 하나가 비교 동작을 통해서 선택될 것이다. 그리고 읽기 전압(RD3)에 의한 온칩 벨리 서치(OCVS) 결과와, 읽기 전압(RD7)에 의한 온칩 벨리 서치(OCVS) 결과를 처리하여 최상위 비트(MSB) 데이터가 결정될 것이다.
도 10a, 도 10b, 그리고 도 10c는 각각 3회의 센싱 노드(SO)의 래치 결과를 사용하여 데이터를 선택하는 방법을 각각 보여주는 도면들이다. 도 10a는 온칩 벨리 서치 읽기를 통해서 센싱된 메모리 셀들의 문턱 전압이 산포골의 좌측에 위치하는 경우의 데이터 선택 방법을 보여준다. 도 10b는 센싱된 메모리 셀들의 문턱 전압이 산포골을 중심으로 분포하는 경우의 데이터 선택 방법을 보여준다. 도 10c는 온칩 벨리 서치 읽기를 통해서 센싱된 메모리 셀들의 문턱 전압이 산포골의 우측에 위치하는 경우의 데이터 선택 방법을 보여준다.
도 10a를 참조하면, 메모리 셀의 두 상태들(S1, S2)을 식별하기 위한 온칩 벨리 서치 읽기 동작(OCVS)에 따라 래치 세트들에 저장된 메모리 셀의 문턱 전압 레벨이 모델링 될 수 있다. 즉, 서로 다른 디벨럽 시점에 센싱되거나, 서로 다른 레벨의 읽기 전압에 의해서 센싱된 경우의 메모리 셀들의 문턱 전압 위치가 도시된 산포도로 나타날 수 있다. 예를 들면, 동일한 읽기 전압 조건에서 제 1 래치 신호(LTCH_1)에 의해서 센싱 노드(SO)의 상태가 논리 레벨로 래치되면, ①의 읽기 전압으로 센싱 및 래치된 결과로 매칭될 수 있다. 동일한 읽기 전압 조건에서 제 2 래치 신호(LTCH_2)에 의해서 센싱 노드(SO)의 상태가 논리 레벨로 래치되면, ②의 읽기 전압으로 센싱 및 래치된 결과로 매칭될 수 있다. 그리고 동일 읽기 전압 조건에서 제 3 래치 신호(LTCH_3)에 의해서 센싱 노드(SO)의 상태가 논리 레벨로 래치되면, ③의 읽기 전압으로 센싱 및 래치된 결과로 매칭될 수 있다. ①에 대응하는 래치 결과를 제 1 래치 세트(1st latch set)라 칭하기로 한다. 즉, 제 1 래치 세트(1st latch set)는 복수의 래치 세트들 중에 제 1 래치 신호(LTCH_1)에 의해서 래치된 데이터를 저장하는 래치들을 가리킨다. 그리고 제 2 래치 세트(2nd latch set)는 복수의 래치 세트들 중에 제 2 래치 신호(LTCH_2)에 의해서 래치된 데이터를 저장하는 래치들을 가리킨다. 제 3 래치 세트(3rd latch set)는 복수의 래치 세트들 중에 제 3 래치 신호(LTCH_3)에 의해서 래치된 데이터를 저장하는 래치들을 가리킨다.
이러한 가정하에서, ①과 ② 사이에 문턱 전압이 위치하는 메모리 셀들은 제 1 래치 세트와 제 2 래치 세트를 비교하면 카운트될 수 있다. 예를 들면, 제 1 래치 세트와 제 2 래치 세트 각각에 래치된 데이터를 배타적 논리합(XOR) 연산으로 처리하면, ①과 ② 레벨 사이에 문턱 전압이 위치하는 메모리 셀들의 수(nC1)가 카운트될 수 있다. 마찬가지로, ②와 ③ 레벨 사이에 문턱 전압이 위치하는 메모리 셀들의 수(nC2)도 카운트될 수 있다. 이러한 카운트 동작은 도 1에 도시된 셀 카운터(170)에서 수행될 수 있을 것이다.
메모리 셀들의 수(nC1, nC2)가 카운트되면, 카운트된 셀들의 수를 비교할 수 있다. 제어 로직(150)은 셀들의 수(nC1)가 셀들의 수(nC2)보다 큰 것으로 판단되면, ③ 레벨에 대응하는 래치 세트를 선택할 수 있을 것이다. 즉, 산포골에 해당하는 읽기 결과는 제 3 래치 세트(3rd latch set)에 저장된 데이터로 판단될 수 있을 것이다.
도 10b를 참조하면, 도 10a에 비해서 산포골을 중심으로 온칩 벨리 서치 읽기가 수행된 경우가 도시되어 있다. ①과 ② 사이에 문턱 전압이 위치하는 메모리 셀들은 제 1 래치 세트와 제 2 래치 세트를 비교하여 카운트될 것이다. 페이지 버퍼의 제 1 래치 세트와 제 2 래치 세트의 비교를 통해서 ①과 ② 레벨 사이에 문턱 전압이 위치하는 메모리 셀들의 수(nC1)가 카운트될 수 있다. 마찬가지로, ②와 ③ 레벨 사이에 문턱 전압이 위치하는 메모리 셀들의 수(nC2)도 카운트될 수 있다.
메모리 셀들의 수(nC1, nC2)가 각각 카운트되면, 카운트된 셀들의 수를 비교할 수 있다. 제어 로직(150)은 카운트된 셀들의 수(nC1)와 셀들의 수(nC2)가 동일하거나 그 차이가 기준치 이하인 것으로 판단되면, ② 레벨에 대응하는 래치 세트를 선택할 것이다. 즉, 산포골에 해당하는 읽기 결과는 제 2 래치 세트(2nd latch set)에 저장된 데이터로 판단될 수 있을 것이다.
도 10c를 참조하면, 도 10b에 비해서 산포골을 중심으로 우측으로 치우쳐 온칩 벨리 서치 읽기가 수행된 경우가 도시되어 있다. ①과 ② 사이에 문턱 전압이 위치하는 메모리 셀들은 제 1 래치 세트와 제 2 래치 세트를 비교하여 카운트될 것이다. 페이지 버퍼의 제 1 래치 세트와 제 2 래치 세트의 비교를 통해서 ①과 ② 레벨 사이에 문턱 전압이 위치하는 메모리 셀들의 수(nC1)가 카운트될 수 있다. 마찬가지로, ②와 ③ 레벨 사이에 문턱 전압이 위치하는 메모리 셀들의 수(nC2)도 카운트될 수 있다.
메모리 셀들의 수(nC1, nC2)가 각각 카운트되면, 카운트된 셀들의 수를 비교할 수 있다. 제어 로직(150)은 카운트된 셀들의 수(nC2)가 셀들의 수(nC1)보다 큰 경우, ① 레벨에 대응하는 래치 세트를 선택할 것이다. 즉, 산포골에 해당하는 읽기 결과는 제 1 래치 세트(1st latch set)에 저장된 데이터로 판단될 수 있을 것이다.
도 11a, 도 11b, 도 11c, 그리고 도 11d는 각각 2회의 센싱 노드(SO)의 래치 결과를 사용하여 데이터를 선택하는 방법을 각각 보여주는 도면들이다.
도 11a를 참조하면, 동일한 읽기 전압 조건에서 제 1 래치 신호(LTCH_1)에 의해서 센싱 노드(SO)의 상태가 논리 레벨로 래치되면, ①의 읽기 전압으로 센싱 및 래치된 결과로 매칭될 수 있다. 동일한 읽기 전압 조건에서 제 2 래치 신호(LTCH_2)에 의해서 센싱 노드(SO)의 상태가 논리 레벨로 래치되면, ②의 읽기 전압으로 센싱 및 래치된 결과로 매칭될 수 있다. ①에 대응하는 래치 결과를 저장한 래치들을 제 1 래치 세트(1st latch set)라 칭하기로 한다. 즉, 제 1 래치 세트(1st latch set)는 복수의 래치 세트들 중에 제 1 래치 신호(LTCH_1)에 의해서 래치된 데이터를 저장하는 래치들을 가리킨다. 그리고 제 2 래치 세트(2nd latch set)는 복수의 래치 세트들 중에 제 2 래치 신호(LTCH_2)에 의해서 래치된 데이터를 저장하는 래치들을 가리킨다.
더불어, 두 상태들(S1, S2) 각각에 포함되는 메모리 셀들의 수가 동일하다는 가정이 전제되어야 한다. 이러한 전제 하에서, 상태(S1)에 대응하는 메모리 셀들 중에서 ①보다 낮은 문턱 전압을 갖는 메모리 셀들은 제 1 래치 세트를 사용하여 카운트될 수 있다. 그리고 상태(S2)에 대응하는 메모리 셀들 중에서 ②보다 높은 문턱 전압을 갖는 메모리 셀들은 제 2 래치 세트를 사용하여 카운트될 수 있다.
메모리 셀들의 수(nC1, nC2)가 카운트되면, 카운트된 셀들의 수를 비교할 수 있다. 제어 로직(150)은 셀들의 수(nC1)가 셀들의 수(nC2)보다 작은 것으로 판단되면, ② 레벨에 대응하는 래치 세트를 선택할 수 있을 것이다. 즉, 산포골에 해당하는 읽기 결과는 제 2 래치 세트(2nd latch set)에 저장된 데이터로 판단될 수 있을 것이다.
도 11b를 참조하면, 도 11a에 비해서 산포골을 중심으로 온칩 벨리 서치 읽기가 수행된 경우가 도시되어 있다. 메모리 셀들의 수(nC1, nC2)가 카운트되면, 카운트된 셀들의 수를 비교할 수 있다. 제어 로직(150)은 셀들의 수(nC1)와 셀들의 수(nC2)가 동일하거나 유사한 것으로 판단되면, 제 1 래치 세트(1st latch set)나 제 2 래치 세트(2nd latch set) 중 임의로 선택하여 출력할 수 있을 것이다.
도 11c를 참조하면, 도 11b에 비해서 산포골을 중심으로 우측으로 치우쳐 온칩 벨리 서치 읽기가 수행된 경우가 도시되어 있다. ①과 ② 사이에 문턱 전압이 위치하는 메모리 셀들은 제 1 래치 세트와 제 2 래치 세트를 비교하여 카운트될 것이다. 페이지 버퍼(130)의 제 1 래치 세트와 제 2 래치 세트의 데이터를 처리하여 메모리 셀들의 수(nC1, nC2)가 카운트될 수 있다.
메모리 셀들의 수(nC1, nC2)가 각각 카운트되면, 카운트된 셀들의 수를 비교할 수 있다. 제어 로직(150)은 카운트된 셀들의 수(nC2)가 셀들의 수(nC1)보다 큰 경우, ① 레벨에 대응하는 래치 세트를 선택할 것이다. 즉, 산포골에 해당하는 읽기 결과는 제 1 래치 세트(1st latch set)에 저장된 데이터로 판단될 수 있을 것이다.
도 11d는 상술한 상태들(S1, S2) 각각에서 특정 레벨 이하 또는 이상의 메모리 셀들을 카운트하는 방법을 보여준다. 즉, 멀티 레벨 셀(MLC)이나 트리플 레벨 셀(TLC)에서 온칩 벨레 서치 읽기의 대상이 되는 특정 상태에 포함되는 메모리 셀들의 수를 카운트하는 방법이 도시되어 있다.
즉, 메모리 셀들의 수(nC1)는 ① 레벨에 의한 읽기 결과(온셀의 수)로부터 2개의 상태에 할당되는 메모리 셀들의 수(2/8)를 차감하여 계산될 수 있다. 더불어, 메모리 셀들의 수(nC2)는 ② 레벨에 의한 읽기 결과(오프셀의 수)로부터 4개의 상태에 할당되는 메모리 셀들의 수(4/8)를 차감하여 계산될 수 있다.
도 12는 본 발명의 온칩 벨리 서치 읽기의 다른 예를 보여주는 타이밍도이다. 도 12를 참조하면, 온칩 벨리 서치 읽기를 위해서 디벨럽 시점을 제어하는 방식이 아닌 워드 라인에 제공되는 읽기 전압을 직접적으로 가변하는 방식이 적용될 수 있을 것이다. 이 실시 예를 설명하기 위해, 트리플 레벨 셀(TLC)의 최상위 비트(MSB) 페이지의 읽기 동작에서 온칩 벨리 서치 읽기를 적용하는 경우를 예로 들기로 한다.
최상위 비트(MSB) 페이지의 온칩 벨리 서치 읽기를 위해, 먼저 선택된 메모리 셀들의 워드 라인에는 읽기 전압(RD3_1)이 인가될 것이다. 그리고 페이지 버퍼들(PB0~PBn-1) 각각에 의해서 비트 라인 및 센싱 노드에 대한 프리차지(PRCH), 디벨럽이 완료된 시점에 제 1 래치 신호(LTCH_1) 펄스 형태로 활성화될 것이다. 이때, 읽기 전압(RD3_1)에 대응하는 온칩 벨리 서치 읽기 결과가 제 1 래치 세트에 저장될 것이다.
이어서, 선택된 메모리 셀들의 워드 라인에는 읽기 전압(RD3_2)이 인가될 것이다. 읽기 전압(RD3_2)은 읽기 전압(RD3_1)보다 높지만, 동일한 상태를 식별하기 위한 전압이다. 페이지 버퍼들(PB0~PBn-1) 각각에 의해서 비트 라인 및 센싱 노드에 대한 프리차지(PRCH), 디벨럽이 완료된 시점에 제 2 래치 신호(LTCH_2) 펄스 형태로 활성화될 것이다. 이때, 읽기 전압(RD3_2)에 대응하는 온칩 벨리 서치 읽기 결과가 페이지 버퍼(PB0~PBn-1)의 제 2 래치 세트에 저장될 것이다.
그리고 선택된 메모리 셀들의 워드 라인에는 읽기 전압(RD3_3)이 인가될 것이다. 읽기 전압(RD3_3)은 읽기 전압(RD3_2)보다 높지만, 읽기 전압(RD3_1)이나 읽기 전압(RD3_2)와 동일한 상태를 식별하기 위한 전압이다. 페이지 버퍼들(PB0~PBn-1) 각각에 의해서 비트 라인 및 센싱 노드에 대한 프리차지(PRCH), 디벨럽이 완료된 시점에 제 3 래치 신호(LTCH_3) 펄스 형태로 활성화될 것이다. 이때, 읽기 전압(RD3_3)에 대응하는 온칩 벨리 서치 읽기 결과가 페이지 버퍼(PB0~PBn-1)의 제 3 래치 세트에 저장될 것이다.
이후에 제 1 내지 제 3 래치 세트에 저장된 결과를 비교하면, 어느 하나의 래치 세트가 선택될 수 있다. 이러한 비교는 앞서 설명된 도 10a 내지 도 10c, 도 11a 내지 도 11d의 방식대로 수행될 수 있다.
도 13은 본 발명의 다른 실시 예 및 그 이점을 설명하기 위한 도면들이다. 도 13을 참조하면, 일반적으로 메모리 셀들의 문턱 전압 산포의 변화는 프로그램된 상태에 따라서 다르게 나타날 수 있다. 예를 들면, 소거 상태(E0)나 하위 프로그램 상태(P1)의 경우, 산포가 상대적으로 우측으로 확산되는 경향이 있다. 그리고 상위 프로그램 상태들(P6, P7)의 경우, 좌측으로 시프트되는 경향이 있다. 하지만, 중간 프로그램 상태들(예를 들면, P2, P3, P4, P5)은 다소 차이는 있지만 산포의 확산이나 시프트는 거의 무시할 정도로 나타날 수 있다. 본 발명에서는 온칩 벨리 서치 리드를 상술한 프로그램 상태별 특성을 고려하여 수행할 수 있는 방법이 제공될 것이다. 즉, 온칩 벨리 서치 읽기 모드를 산포의 확산이나 시프트가 존재하는 상태를 읽는 동작에서 수행하고, 산포의 확산이나 시프트가 미미한 상태들에 대한 읽기 모드에서는 생략할 수 있다. 이러한 상태별 온칩 벨리 서치 읽기를 적용하면 읽기 속도를 높일 수 있을 것이다. 상술한 산포의 확산이나 시프트의 경향은 본 발명의 설명을 위해 가정한 것일 뿐 본 발명은 여기에 국한되지 않음은 잘 이해될 것이다. 온칩 벨리 서치 읽기를 적용하는 읽기 전압과 읽기 순서는 산포의 특성에 따라 다양하게 변경될 수 있을 것이다.
먼저, 최하위 비트(LSB) 페이지의 읽기 동작에서는 소거 상태(E0)와 프로그램 상태(P1)을 식별하기 위해 읽기 전압(RD1)이 사용될 것이다. 그리고 읽기 전압(RD1)에 의해서 오프셀로 식별된 메모리 셀들 중에서, 읽기 전압(RD5)에 의해서 온셀로 식별된 메모리 셀들의 센싱 결과는 유지되고, 오프셀로 식별된 메모리 셀들은 이전의 래치된 상태가 토글링될 것이다.
이러한 최하위 비트(LSB) 페이지의 읽기를 위해서 읽기 전압(RD1)에 의한 온칩 벨리 서치 모드의 읽기 동작이 읽기 전압(RD5)에 의한 읽기 동작에 우선할 수 있다. 읽기 전압(RD5)을 사용한 읽기 동작시에는 온칩 벨리 서치(OCVS) 모드가 비활성화되고, 1회의 읽기 동작이 수행될 수 있다. 온칩 벨리 서치(OCVS)의 결과 래치된 복수의 읽기 결과들은 읽기 전압(RD5)에 의한 읽기 동작 동안에 비교 및 선택 절차에 따라 처리될 수 있을 것이다. 그리고 선택된 어느 하나의 래치 세트와 읽기 전압(RD5)에 의해 센싱된 또 다른 하나의 래치 세트를 조합하면, 최하위 비트(LSB) 페이지의 최종 읽기 데이터로 출력 가능하다.
중간 비트(CSB) 페이지의 읽기를 위해서 읽기 전압들(RD2, RD6)에 의한 센싱 및 래치 동작에서는 온칩 벨리 서치(OCVS) 모드가 적용될 수 있다. 그리고 읽기 전압(RD4)을 사용한 읽기 동작시에는 온칩 벨리 서치(OCVS) 모드가 비활성화되고, 1회의 읽기 동작이 수행될 수 있다. 읽기 전압들(RD2, RD6)에 의한 온칩 벨리 서치 모드의 읽기 동작이 읽기 전압(RD4)에 의한 읽기 동작에 우선할 수 있다. 여기서, 온칩 벨리 서치(OCVS) 모드가 적용되는 읽기 전압들(RD2, RD6)에 대해서는 어느 것을 먼저 인가해도 무관하다. 온칩 벨리 서치(OCVS) 모드에 따라 래치된 데이터 세트들은 파이프라인 방식으로 비교 및 선택될 수 있다. 그리고 읽기 전압(RD4)에 의한 읽기 동작 동안에 최종적으로 선택된 래치 세트와 읽기 전압(RD4)에 의해 센싱된 다른 하나의 래치 세트를 조합하면, 중간 비트(CSB) 페이지의 최종 읽기 데이터로 출력될 수 있다.
최상위 비트(MSB) 페이지의 읽기를 위해서 읽기 전압(RD7)에 의한 센싱 및 래치 동작에서는 온칩 벨리 서치(OCVS) 모드가 적용될 수 있다. 읽기 전압(RD7)에 의한 온칩 벨리 서치 모드의 읽기 동작이 읽기 전압(RD3)에 의한 읽기 동작에 우선할 수 있다. 그리고 읽기 전압(RD3)을 사용한 읽기 동작시에는 온칩 벨리 서치(OCVS) 모드가 비활성화되고, 1회의 읽기 동작이 수행될 수 있다. 온칩 벨리 서치(OCVS)의 결과 래치된 복수의 읽기 결과들은 읽기 전압(RD3)에 의한 읽기 동작 동안에 비교 및 선택 절차에 따라 처리될 수 있을 것이다. 그리고 선택된 어느 하나의 래치 세트와 읽기 전압(RD3)에 의해 센싱된 또 다른 하나의 래치 세트를 조합하면, 최상위 비트(MSB) 페이지의 최종 읽기 데이터로 출력 가능하다.
도 14는 도 13의 문턱 전압 상태에 따라 선택적으로 적용하는 온칩 벨리 서치 읽기 동작 특징을 보여주는 테이블이다. 도 14를 참조하면, 트리플 레벨 셀(TLC)의 페이지들 각각에 선택적 온칩 벨리 서치(OCVS)를 적용하기 위한 읽기 순서가 페이지별로 분류되어 있다.
최하위 비트(LSB) 페이지의 읽기 동작에서는 읽기 전압(RD1)에 의한 온칩 벨리 서치(OCVS) 모드의 읽기 동작 후에 읽기 전압(RD5)에 의한 읽기 동작이 수행될 것이다. 최상위 비트(MSB) 페이지의 읽기를 위해서 읽기 전압(RD7)에 의한 온칩 벨리 서치(OCVS) 모드를 적용한 읽기 동작이 읽기 전압(RD3)에 의한 읽기 동작보다 먼저 수행될 수 있다. 먼저 수행되는 읽기 동작에 온칩 벨리 서치(OCVS) 모드가 적용됨에 따라, 나중에 수행되는 읽기 동작과 먼저 수행된 읽기 결과를 사용한 셀 카운트와 래치 선택 동작이 파이프라인 방식으로 수행될 수 있다.
더불어, 중간 비트(CSB) 페이지의 읽기 동작에서는, 읽기 전압들(RD2, RD6)에 의한 읽기 동작에 온칩 벨리 서치 모드가 적용될 수 있다. 그리고 최종적으로 읽기 전압(RD4)에 의한 일회의 센싱 동작시에 이전에 온칩 벨리 서치 모드에 의해서 래치된 데이터를 사용한 셀 카운트 및 선택 동작이 수행될 수 있다. 따라서, 온칩 벨리 서치(OCVS) 모드가 적용되는 읽기 전압들(RD2, RD6) 중 어느 하나가 먼저 읽기 동작에 적용되어도 무방하다.
도 15a, 도 15b, 그리고 도 15c는 도 14의 표에서 설명된 순서에 따른 선택적 온칩 벨리 서치 읽기 동작을 각각의 페이지에 적용하는 예를 보여주는 타이밍도이다.
도 15a를 참조하면, 최하위 비트(LSB) 페이지의 읽기를 위해서 읽기 전압(RD1)에 의한 온칩 벨리 서치(OCVS) 모드의 읽기 동작이 수행될 수 있다. 먼저, 선택된 메모리 셀들의 비트 라인 및 센싱 노드(SO)가 프리차지된다(PRCH). 그리고 센싱 노드(SO)가 디벨럽되는 복수의 시점에 래치 신호들(LTCH_1, LTCH_2, LTCH_3)이 순차적으로 제공될 것이다. 각각의 래치 신호들(LTCH_1, LTCH_2, LTCH_3)에 의해서 서로 다른 래치 세트에 데이터들이 저장될 것이다.
이어서, 읽기 전압(RD5)에 의한 노말 읽기 동작이 실행될 것이다. 읽기 전압(RD5)의 조건에서 선택된 메모리 셀들의 비트 라인과 센싱 노드(SO)가 프리차지된다(PRCH). 프리차지가 발생하는 구간에서 앞서 수행된 읽기 동작의 결과가 저장된 래치 세트들의 비교 및 선택 동작이 수행될 수 있다.
읽기 전압(RD5) 조건에서 비트 라인 및 센싱 노드(SO)의 디벨럽이 수행되고, 래치 세트들 중 선택되지 않은 어느 하나의 래치 세트에 의해서 읽기 결과가 래치될 수 있다. 이후, 선택된 래치 세트와 읽기 전압(RD5)에 의해서 센싱된 데이터가 저장된 래치 세트를 조합하면 최하위 비트(LSB) 페이지의 읽기 결과로 출력될 수 있다. 이후에 읽기 리커버리가 수행될 것이다.
도 15b를 참조하면, 중간 비트(CSB) 페이지의 읽기를 위해서 읽기 전압들(RD2, RD6)에 의한 읽기 동작에서는 온칩 벨리 서치(OCVS) 모드가 적용된다. 그리고 읽기 전압(RD4)을 사용한 읽기 동작시에는 온칩 벨리 서치(OCVS) 모드가 비활성화된다. 도시된 예에서는 읽기 전압(RD6)에 의한 읽기 동작이 읽기 전압(RD2)에 의한 읽기 동작에 우선하여 수행된다. 하지만, 읽기 전압(RD2)에 의한 읽기 동작이 우선되어도 무방하다.
읽기 전압(RD6) 조건에서 서로 다른 디벨럽 시점에서 복수의 래치 동작이 발생하고 각각의 래치 동작에서 래치된 데이터는 래치 세트들에 저장될 것이다. 그리고 읽기 전압(RD2) 조건에서 비트 라인과 센싱 노드가 프리차지되는 시점에 이전에 래치된 래치 세트들의 데이터가 비교되고 어느 하나의 래치 세트가 선택될 것이다. 그리고 읽기 전압(RD4) 조건에서 비트 라인과 센싱 노드가 프리차지되는 시점에 이전에 래치된 래치 세트들의 데이터가 비교되고 어느 하나의 래치 세트가 선택될 것이다. 최종적으로 읽기 전압(RD4) 조건에서 래치된 데이터와 최종적으로 선택된 래치 세트가 조합되어 중간 비트(CSB) 페이지의 읽기 결과로 출력될 수 있다.
도 15c를 참조하면, 최상위 비트(MSB) 페이지의 읽기를 위해서 읽기 전압(RD7)에 의한 온칩 벨리 서치(OCVS) 모드의 읽기 동작이 수행될 수 있다. 이어서 읽기 전압(RD7)에 대한 노말 읽기 동작이 수행되고, 노말 읽기 동작의 프리차지 구간에서 셀의 카운트 및 래치 세트의 선택이 이루어질 수 있다.
이상에서 온칩 벨리 서치 읽기를 데이터 상태의 특성에 따라 선택적으로 적용하는 실시 예가 설명되었다. 이러한 실시 예에 따르면 실질적으로 데이터의 신뢰성 저하의 우려없이 온칩 벨리 서치(OCVS) 모드를 적용할 수 있어 높은 읽기 성능의 제공이 가능할 것으로 기대된다.
도 16은 도 1의 메모리 셀 어레이에 포함된 메모리 블록들 중 제 1 메모리 블록(BLK1)의 예를 보여주는 회로도이다. 예시적으로, 도 16을 참조하여 3차원 구조의 제 1 메모리 블록(BLK1)이 설명된다. 도 16을 참조하면, 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배치되어 행들 및 열들을 형성할 수 있다.
예를 들어, 셀 스트링들(CS11, CS12)은 스트링 선택 라인들(SSL1a, SSL1b)와 연결되어, 제 1 행을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 스트링 선택 라인들(SSL2a, SSL2b)와 연결되어 제 2 행을 형성할 수 있다. 예를 들어, 셀 스트링들(CS11, CS21)은 제 1 비트라인(BL1)과 연결되어 제 1 열을 형성할 수 있다. 셀 스트링들(CS12, CS22)은 제 2 비트라인(BL2)과 연결되어 제 2 열을 형성할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함한다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 스트링 선택된 트랜지스터들(SSTa, SSTb), 복수의 메모리 셀들(MC1~MC8), 접지 선택된 트랜지스터들(GSTa, GSTb), 및 더미 메모리 셀들(DMC1, DMC2)을 포함할 수 있다. 예시적으로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22)에 포함된 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있다.
복수의 메모리 셀들(MC1~MC8)은 직렬 연결되며, 행 방향 및 열 방향에 의해 형성된 평명에 수직 방향인 높이 방향(height direction)으로 적층된다. 스트링 선택된 트랜지스터들(SSTa, SSTb)은 직렬 연결되고, 직렬 연결된 스트링 선택된 트랜지스터들(SSTa, SSTb)은 복수의 메모리 셀들(MC1~MC8) 및 비트라인(BL) 사이에 제공된다. 접지 선택된 트랜지스터들(GSTa, GSTb)은 직렬 연결되고, 직렬 연결된 접지 선택된 트랜지스터들(GSTa, GSTb)은 복수의 메모리 셀들(MC1~MC8) 및 공통 소스 라인(CSL) 사이에 제공된다.
예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 접지 선택된 트랜지스터들(GSTa, GSTb) 사이에 제 1 더미 메모리 셀(DMC1)이 제공될 수 있다. 예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 스트링 선택된 트랜지스터들(SSTa, SSTb) 사이에 제 2 더미 메모리 셀(DMC2)이 제공될 수 있다.
셀 스트링들(CS11, CS12, CS21, CS22)의 접지 선택된 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택된 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 행의 접지 선택된 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 접지 선택된 트랜지스터들(GSTa)은 제1 접지 선택 라인에 연결될 수 있고, 제2 행의 셀 스트링들(CS21, CS22)의 제 1 접지 선택된 트랜지스터들(GSTa)은 제 2 접지 선택 라인에 연결될 수 있다.
예시적으로, 도면에 도시되지는 않았으나, 기판(미도시)으로부터 동일한 높이에 제공되는 접지 선택된 트랜지터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 높이에 제공되는 접지 선택된 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제 1 접지 선택된 트랜지스터들(GSTa)은 제 1 접지 선택 라인에 연결되고, 제 2 접지 선택 트랜지스터들(GSTb)은 제 2 접지 선택 라인에 연결될 수 있다.
기판(또는 접지 선택된 트랜지스터(GSTa, GSTb)으로부터 동일한 높이의 메모리 셀들은 동일한 워드라인에 공통으로 연결되고, 서로 다른 높이의 메모리 셀들은 서로 다른 워드라인에 연결된다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제 1 내지 제 8 메모리 셀들(MC8)은 제 1 내지 제 8 워드라인들(WL1~WL8)에 각각 공통으로 연결된다.
동일한 높이의 제 1 스트링 선택된 트랜지스터들(SSTa) 중 동일한 행의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택된 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 스트링 선택된 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결되고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 스트링 선택된 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결된다.
마찬가지로, 동일한 높이의 제 2 스트링 선택된 트랜지스터들(SSTb) 중 동일한 행의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택된 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 2 스트링 선택된 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 공통으로 연결되고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 2 스트링 선택된 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 공통으로 연결된다.
비록 도면에 도시되지는 않았으나, 동일한 행의 셀 스트링들의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 및 제 2 스트링 선택된 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 및 제 2 스트링 선택된 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다.
예시적으로, 동일한 높이의 더미 메모리 셀들은 동일한 더미 워드라인과 연결되고, 다른 높이의 더미 메모리 셀들은 다른 더미 워드라인과 연결된다. 예를 들어, 제 1 더미 메모리 셀들(DMC1)은 제 1 더미 워드라인(DWL1)과 연결되고, 제 2 더미 메모리 셀들(DMC2)은 제 2 더미 워드라인(DWL2)과 연결된다.
제 1 메모리 블록(BLK1)에서, 읽기 및 쓰기는 행 단위로 수행될 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 행이 선택될 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제 1 행의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제 2 행의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결되어 구동된다. 워드라인을 구동함으로써 구동되는 행의 셀 스트링의 메모리 셀들 중 동일한 높이의 메모리 셀들이 선택된다. 선택된 메모리 셀들에서 읽기 및 쓰기 동작이 수행될 수 있다. 선택된 메모리 셀들은 물리 페이지 단위를 형성할 수 있다.
제 1 메모리 블록(BLK1)에서, 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 제 1 메모리 블록(BLK1)의 모든 메모리 셀들(MC)이 하나의 소거 요청에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 제1 메모리 블록(BLK1)의 메모리 셀들(MC) 중 일부는 하나의 소거 요청에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들에 연결된 워드 라인에 저전압(예를 들어, 접지 전압)이 공급되고, 소거 금지된 메모리 셀들에 연결된 워드 라인은 플로팅될 수 있다.
도 16에 도시된 제 1 메모리 블록(BLK1)은 예시적인 것이며, 셀 스트링들의 개수는 증가 또는 감소할 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링들이 구성하는 행들 및 열들의 개수는 증가 또는 감소할 수 있다. 또한, 제 1 메모리 블록(BLK1)의 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수들는 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 제 1 메모리 블록(BLK1)의 높이가 증가 또는 감소할 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들이 증가 또는 감소될 수 있다.
도 17은 본 발명의 실시 예들에 따른 불휘발성 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다. 도 17을 참조하면, 메모리 카드 시스템(1000)은 메모리 컨트롤러(1100), 불휘발성 메모리(1200), 및 커넥터(1300)를 포함한다.
메모리 컨트롤러(1100)는 불휘발성 메모리(1200)와 연결된다. 메모리 컨트롤러(1100)는 불휘발성 메모리(1200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(1100)는 불휘발성 메모리(1200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 배경(background) 동작은 마모도 관리, 가비지 콜렉션 등과 같은 동작들을 포함한다.
메모리 컨트롤러(1100)는 불휘발성 메모리(1200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1100)는 불휘발성 메모리(1200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 예시적으로, 메모리 컨트롤러(1100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(1100)는 커넥터(1300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(1100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(1100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), NVMe (Nonvolatile Memory express) 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 상술된 통신 규격들에 의해 정의된 쓰기 커맨드는 쓰기 데이터의 사이즈 정보를 포함할 수 있다.
불휘발성 메모리(1200)는 EPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
예시적으로, 메모리 컨트롤러(1100) 및 불휘발성 메모리(1200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(1100) 및 불휘발성 메모리(1200)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 메모리 컨트롤러(1100) 및 불휘발성 메모리(1200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(1100) 및 불휘발성 메모리(1200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 18은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다. 도 18을 참조하면, SSD 시스템(2000)은 호스트(2100) 및 SSD(2200)를 포함한다. SSD(2200)는 신호 커넥터(2001)를 통해 호스트(2100)와 신호(SIG)를 주고 받고, 전원 커넥터(2002)를 통해 전원(PWR)을 입력받는다. SSD(2200)는 SSD 컨트롤러(2210), 복수의 플래시 메모리들(2221~222n), 보조 전원 장치(2230), 및 버퍼 메모리(2240)를 포함한다.
SSD 컨트롤러(2210)는 호스트(2100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(2221~222n)을 제어할 수 있다.
보조 전원 장치(2230)는 전원 커넥터(2002)를 통해 호스트(2100)와 연결된다. 보조 전원 장치(2230)는 호스트(2100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(2230)는 호스트(2100)로부터의 전원 공급이 원활하지 않을 경우, SSD 시스템(2000)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(2230)는 SSD(2200) 내에 위치할 수도 있고, SSD(2200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(2230)는 메인 보드에 위치하며, SSD(2200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(2240)는 SSD(2200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(2240)는 호스트(2100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(2221~222n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(2221~222n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(2240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, SRAM 등과 같은 휘발성 메모리 또는 FRAM ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 19는 본 발명에 따른 불휘발성 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다. 도 19를 참조하면, 사용자 시스템(3000)은 애플리케이션 프로세서(3100), 메모리 모듈(3200), 네트워크 모듈(3300), 스토리지 모듈(3400), 및 사용자 인터페이스(3500)를 포함한다.
애플리케이션 프로세서(3100)는 사용자 시스템(3000)에 포함된 구성 요소들, 운영체제(OS; Operating System)를 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(3100)는 사용자 시스템(3000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(3100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(3200)은 사용자 시스템(3000)의 주메모리, 동작 메모리, 버퍼 메모리 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(3200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다.
네트워크 모듈(3300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(3300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(3300)은 애플리케이션 프로세서(3100)에 포함될 수 있다.
스토리지 모듈(3400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(3400)은 애플리케이션 프로세서(3100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(3400)은 스토리지 모듈(3400)에 저장된 데이터를 애플리케이션 프로세서(3100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(3400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다.
사용자 인터페이스(3500)는 애플리케이션 프로세서(3100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(3500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(3500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
본 발명에 따른 메모리 카드, 불휘발성 메모리 장치, 카드 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 복수의 메모리 셀들을 포함하는 셀 어레이;
    복수의 비트 라인들을 통해서 상기 복수의 메모리 셀들 중에서 선택된 메모리 셀들을 센싱하며, 하나의 데이터 상태를 식별하기 위해 복수의 읽기 동작을 수행하고 상기 복수의 읽기 동작의 결과들을 각각 저장하는 복수의 래치 세트들을 포함하는 페이지 버퍼; 그리고
    상기 복수의 래치 세트들 각각이 상기 복수의 읽기 동작의 결과들을 순차적으로 저장하도록 제어하고, 상기 복수의 래치 세트들에 저장된 데이터를 각각 비교하고, 상기 비교 결과에 따라 상기 복수의 래치 세트들 중 어느 하나의 래치 세트를 선택하는 제어 로직을 포함하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 페이지 버퍼는 상기 선택된 메모리 셀들의 서로 다른 디벨럽 시점에서 상기 복수의 읽기 동작을 수행하는 불휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 선택된 메모리 셀들의 워드 라인에는 상기 복수의 읽기 동작이 진행되는 동안 동일한 레벨의 읽기 전압이 제공되는 불휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 페이지 버퍼는 상기 선택된 메모리 셀들의 워드 라인에 서로 다른 레벨의 읽기 전압들이 제공되는 시점에서 상기 복수의 읽기 동작을 수행하는 불휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 선택된 메모리 셀들에 대한 제 1 읽기 동작에 따라 센싱 및 래치된 데이터를 저장하는 제 1 래치 세트; 그리고
    상기 선택된 메모리 셀들에 대한 제 2 읽기 동작에 따라 센싱 및 래치된 데이터를 저장하는 제 2 래치 세트를 포함하되,
    상기 제어 로직은 제 1 래치 세트와 상기 제 2 래치 세트를 비교하여 어느 하나의 래치 세트에 저장된 데이터를 선택하는 불휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제어 로직은 제 1 래치 세트를 사용하여 카운트되는 온셀의 수와 상기 제 2 래치 세트를 사용하여 카운트되는 오프셀의 수를 비교하여 어느 하나의 래치 세트를 선택하는 불휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제어 로직은 상기 온셀의 수가 상기 오프셀의 수보다 많으면, 상기 제 2 래치 세트에 저장된 데이터를 선택하는 불휘발성 메모리 장치.
  8. 제 1 항에 있어서,
    상기 선택된 메모리 셀들에 대한 제 1 읽기 동작에 따라 센싱 및 래치된 데이터를 저장하는 제 1 래치 세트;
    상기 선택된 메모리 셀들에 대한 제 2 읽기 동작에 따라 센싱 및 래치된 데이터를 저장하는 제 2 래치 세트; 그리고
    상기 선택된 메모리 셀들에 대한 제 3 읽기 동작에 따라 센싱 및 래치된 데이터를 저장하는 제 3 래치 세트를 포함하되,
    상기 제어 로직은 상기 제 1 래치 세트와 상기 제 2 래치 세트를 비교하여 제 1 셀 카운트를 계산하고, 상기 제 2 래치 세트와 상기 제 3 래치 세트를 비교하여 제 2 셀 카운트를 계산하는 불휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 1 셀 카운트가 상기 제 2 셀 카운트보다 큰 경우, 상기 제어 로직은 상기 제 3 래치 세트를 선택하는 불휘발성 메모리 장치.
  10. 제 8 항에 있어서,
    상기 제 1 셀 카운트가 상기 제 2 셀 카운트보다 작은 경우, 상기 제어 로직은 상기 제 1 래치 세트를 선택하는 불휘발성 메모리 장치.
  11. 제 8 항에 있어서,
    상기 제 1 셀 카운트가 상기 제 2 셀 카운트와 동일하거나 기준치 이하의 차이를 갖는 경우, 상기 제어 로직은 상기 제 2 래치 세트를 선택하는 불휘발성 메모리 장치.
  12. 제 1 항에 있어서,
    상기 제어 로직은 상기 하나의 데이터 상태를 식별하기 위한 읽기 전압의 레벨에 따라 상기 복수의 읽기 동작을 선택적으로 적용하는 불휘발성 메모리 장치.
  13. 제 1 항에 있어서,
    상기 복수의 메모리 셀들은 각각 전하 트랩 층을 포함하고, 상기 셀 어레이는 3차원 메모리 어레이로 형성되는 불휘발성 메모리 장치.
  14. 불휘발성 메모리 장치의 읽기 방법에 있어서:
    선택된 메모리 셀들의 어느 하나의 데이터 상태를 식별하기 위한 제 1 읽기 동작을 수행하여 페이지 버퍼의 제 1 래치 세트에 저장하는 단계;
    상기 어느 하나의 데이터 상태를 식별하기 위한 제 2 읽기 동작을 수행하여 상기 페이지 버퍼의 제 2 래치 세트에 저장하는 단계;
    상기 제 1 래치 세트와 상기 제 2 래치 세트에 저장된 데이터를 비교하여 메모리 셀들의 수를 각각 카운트하는 단계; 그리고
    상기 카운트된 메모리 셀들의 수에 따라 상기 제 1 래치 세트와 상기 제 2 래치 세트 중 어느 하나에 저장된 데이터를 선택하는 단계를 포함하는 읽기 방법.
  15. 제 14 항에 있어서,
    상기 제 1 래치 세트에는 상기 선택된 메모리 셀들의 제 1 디벨럽 시간에 센싱된 데이터가 저장되고, 상기 제 2 래치 세트에는 상기 선택된 메모리 셀들의 제 2 디벨럽 시간에 센싱된 데이터가 저장되며, 상기 제 1 디벨럽 시간은 상기 제 2 디벨럽 시간보다 짧은 읽기 방법.
  16. 제 14 항에 있어서,
    상기 제 1 래치 세트에는 상기 선택된 메모리 셀들을 제 1 서치 읽기 전압으로 센싱한 데이터가 저장되고, 상기 제 2 래치 세트에는 상기 선택된 메모리 셀들을 상기 제 1 서치 읽기 전압보다 높은 제 2 서치 읽기 전압으로 센싱한 데이터가 저장되는 읽기 방법.
  17. 제 14 항에 있어서,
    상기 선택하는 단계에서, 제 1 래치 세트를 사용하여 카운트되는 온셀의 수와 상기 제 2 래치 세트를 사용하여 카운트되는 오프셀의 수를 비교하여 어느 하나의 래치 세트를 선택하는 읽기 방법.
  18. 불휘발성 메모리 장치의 읽기 방법에 있어서:
    선택된 메모리 셀들의 어느 하나의 데이터 상태를 식별하기 위한 제 1 읽기 동작을 수행하여 페이지 버퍼의 제 1 래치 세트에 저장하는 단계;
    상기 어느 하나의 데이터 상태를 식별하기 위한 제 2 읽기 동작을 수행하여 상기 페이지 버퍼의 제 2 래치 세트에 저장하는 단계;
    상기 어느 하나의 데이터 상태를 식별하기 위한 제 3 읽기 동작을 수행하여 상기 페이지 버퍼의 제 3 래치 세트에 저장하는 단계;
    상기 제 1 래치 세트와 상기 제 2 래치 세트에 저장된 데이터를 비교하여 제 1 셀 카운트를 계산하고, 상기 제 2 래치 세트와 상기 제 3 래치 세트에 저장된 데이터를 비교하여 제 2 셀 카운트를 계산하는 단계; 그리고
    상기 제 1 셀 카운트 및 상기 제 2 셀 카운트를 비교하여 상기 제 1 래치 세트, 상기 제 2 래치 세트, 그리고 상기 제 3 래치 세트 중에서 하나의 래치 세트에 저장된 데이터를 선택하는 단계를 포함하는 읽기 방법.
  19. 제 18 항에 있어서,
    상기 제 1 읽기 동작, 상기 제 2 읽기 동작, 그리고 상기 제 3 읽기 동작은 각각 동일한 읽기 전압 조건에서 서로 다른 디벨럽 시점에 상기 선택된 메모리 셀들의 온/오프 여부를 센싱하는 동작들을 포함하는 읽기 방법.
  20. 제 18 항에 있어서,
    상기 제 1 읽기 동작에서는 상기 선택된 메모리 셀들이 제 1 읽기 전압에 의해서 센싱되고, 상기 제 2 읽기 동작에서는 상기 선택된 메모리 셀들이 상기 제 1 읽기 전압보다 높은 제 2 읽기 전압에 의해서 센싱되며, 상기 제 3 읽기 동작에서는 상기 선택된 메모리 셀들이 상기 제 2 읽기 전압보다 높은 제 3 읽기 전압에 의해서 센싱되는 읽기 방법.
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