KR20190079327A - 메모리 장치의 데이터 독출 방법, 메모리 컨트롤러의 제어 방법 및 이들을 포함하는 저장 장치 - Google Patents

메모리 장치의 데이터 독출 방법, 메모리 컨트롤러의 제어 방법 및 이들을 포함하는 저장 장치 Download PDF

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Abstract

본 개시의 기술적 사상의 일측면에 따른 복수의 워드라인들 각각에 연결된 복수의 물리 메모리 페이지들을 포함하는 메모리 장치의 데이터 독출 방법은, 복수의 물리 메모리 페이지들 중 제1 물리 메모리 페이지의 타겟 논리 메모리 페이지에 제1 독출 동작을 수행하는 제1 독출 구간에서, 제1 물리 메모리 페이지에 포함된 메모리 셀들에 대해 타겟 논리 메모리 페이지의 최상위 프로그램 상태의 문턱 전압 산포를 판단하는 단계, 문턱 전압 산포의 판단 결과를 나타내는 산포 판단 결과를 메모리 컨트롤러에 송신하는 단계 및 산포 판단 결과를 기반으로 정정된 오프셋 레벨들을 수신하고, 오프셋 레벨들을 이용해 독출 전압을 조정함으로써 복수의 물리 메모리 페이지들 중 제2 물리 메모리 페이지에 제2 독출 동작을 수행하는 단계를 포함할 수 있다.

Description

메모리 장치의 데이터 독출 방법, 메모리 컨트롤러의 제어 방법 및 이들을 포함하는 저장 장치{DATA READING METHOD OF MEMORY DEVICE, CONTROLLING METHOD OF MEMORY CONTROLLER AND STORAGE DEVICE COMPRISING THE MEMORY DEVICE AND THE MEMORY CONTROLLER}
본 개시의 기술적 사상은 메모리 장치, 메모리 컨트롤러 및 이들을 포함하는 저장 장치에 관한 것으로서, 자세하게는 메모리 장치의 데이터 독출 방법, 메모리 컨트롤러의 제어 방법 및 이들을 포함하는 저장 장치에 관한 것이다.
반도체 메모리 장치는 전원 공급 중단 시 저장된 데이터를 상실하는 휘발성 메모리 장치(volatile memory device)와 저장된 데이터를 상실하지 않는 비휘발성 메모리 장치(non-volatile memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버린다. 반면, 비휘발성 메모리 장치는 읽고 쓰는 속도가 휘발성 메모리 장치에 비해 느리지만 외부 전원 공급이 중단되더라도 그 내용을 보존한다.
메모리 장치 중 비휘발성 메모리 장치의 일 예로서, 플래시 메모리 장치에서, 하나의 메모리 셀이 저장하는 데이터의 비트 수가 증가함에 따라 메모리 장치에 포함된 메모리 셀들의 문턱 전압 산포를 보다 정교하게 형성할 필요가 있다. 문턱 전압 산포가 예측된 문턱 전압 산포와 상이한 위치에 형성되는 경우, 독출 오류 등의 문제가 발생할 수 있기 때문이다. 문턱 전압 산포의 형성 측면 이외에도, 메모리 셀들의 문턱 전압 산포가 열화 되는 경우 열화 된 문턱 전압 산포에서 신뢰성 높은 데이터 독출 동작을 수행하기 위한 다양한 방안들이 제안된다.
본 개시의 기술적 사상은 메모리 장치의 데이터 독출 방법, 메모리 컨트롤러의 제어 방법 및 이들을 포함하는 저장 장치에 있어서, 메모리 셀들의 문턱 전압 산포가 예측되는 문턱 전압 산포와 상이하게 형성되더라도 신뢰성 높은 독출 동작을 수행하기 위한 방법 및 장치를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 복수의 워드라인들 각각에 연결된 복수의 물리 메모리 페이지들을 포함하는 메모리 장치의 데이터 독출 방법은, 복수의 물리 메모리 페이지들 중 제1 물리 메모리 페이지의 타겟 논리 메모리 페이지에 제1 독출 동작을 수행하는 제1 독출 구간에서, 제1 물리 메모리 페이지에 포함된 메모리 셀들에 대해 타겟 논리 메모리 페이지의 최상위 프로그램 상태의 문턱 전압 산포를 판단하는 단계, 문턱 전압 산포의 판단 결과를 나타내는 산포 판단 결과를 메모리 컨트롤러에 송신하는 단계 및 산포 판단 결과를 기반으로 정정된 오프셋 레벨들을 수신하고, 오프셋 레벨들을 이용해 독출 전압을 조정함으로써 복수의 물리 메모리 페이지들 중 제2 물리 메모리 페이지에 제2 독출 동작을 수행하는 단계를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 복수의 워드라인들 각각에 연결된 복수의 물리 메모리 페이지들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러의 데이터 독출 제어방법은, 메모리 장치가 복수의 물리 메모리 페이지들 중 제1 물리 메모리 페이지의 타겟 논리 메모리 페이지에 대해 제1 독출 동작을 수행하도록 메모리 장치를 제어하는 단계, 제1 물리 메모리 페이지에 포함된 메모리 셀들에 대한 타겟 논리 메모리 페이지의 최상위 프로그램 상태의 문턱 전압의 산포 판단 결과를 메모리 장치로부터 수신하는 단계, 수신된 산포 판단 결과를 기반으로 오프셋 레벨 보상 값들을 결정하고, 결정된 오프셋 레벨 보상 값들을 기초로 오프셋 레벨 정보를 업데이트 하는 단계 및 업데이트 된 오프셋 레벨 정보를 기초로 메모리 장치가 복수의 물리 메모리 페이지들 중 제2 물리 메모리 페이지에 제2 독출 동작을 수행하도록 메모리 장치를 제어하는 단계를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 저장 장치는, 물리 메모리 페이지에 포함된 타겟 논리 메모리 페이지에 대한 독출 동작을 수행할 때마다, 물리 메모리 페이지에 포함된 메모리 셀들에 대해 타겟 논리 메모리 페이지의 최상위 프로그램 상태의 문턱 전압 산포를 판단하고, 산포 판단 결과를 메모리 컨트롤러에 송신하는 메모리 장치 및 메모리 장치로부터 수신된 산포 판단 결과를 기반으로 오프셋 레벨 정보를 업데이트 하고, 오프셋 레벨 정보를 기초로 메모리 장치의 독출 동작을 제어하는 메모리 컨트롤러를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법, 메모리 컨트롤러의 동작 방법 및 이들을 포함하는 저장 장치에 의하면, 타겟 논리 메모리 페이지에 해당하는 메모리 페이지에 대한 독출 동작 시, 타겟 논리 메모리 페이지의 최상위 프로그램 상태의 문턱 전압 산포를 판단하여 독출 전압의 오프셋 레벨을 선제적으로 변경함으로써 메모리 장치의 독출 동작의 신뢰성을 향상시킬 수 있으며, 독출 오류로 인한 시간 소모 및 속도 저하를 방지할 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 시스템을 나타낸다.
도 2는 본 개시의 예시적 실시예에 따른 메모리 컨트롤러를 나타낸다.
도 3은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타낸다.
도 4a 내지 도 4b는 본 개시의 예시적 실시예에 따른 메모리 블록을 나타낸다.
도 5는 본 개시의 예시적 실시예에 따른 물리 메모리 페이지를 나타낸다.
도 6은 본 개시의 예시적 실시예에 따른 논리 메모리 페이지 독출 동작을 설명하기 위한 메모리 셀들의 문턱 전압 산포 그래프를 나타낸다.
도 7은 본 개시의 예시적 실시예에 따른 문턱 전압 산포의 변화를 설명하기 위한 메모리 셀들의 문턱 전압 산포 그래프를 나타낸다.
도 8은 본 개시의 예시적 실시예에 따른 메모리 셀 어레이 및 오프셋 레벨 정보를 나타낸다.
도 9는 본 개시의 예시적 실시예에 따른 메모리 장치의 데이터 독출 방법의 순서도를 나타낸다.
도 10은 본 개시의 예시적 실시예에 따른 메모리 장치의 산포 판단 및 산포 판단 결과 송신 방법의 순서도를 나타낸다.
도 11은 본 개시의 예시적 실시예에 따른 메모리 컨트롤러의 독출 동작 제어 방법의 순서도를 나타낸다.
도 12는 본 개시의 예시적 실시예에 따른 논리 메모리 페이지의 최상위 프로그램 상태의 문턱 전압 산포 그래프를 나타낸다.
도 13은 본 개시의 예시적 실시예에 따른 오프셋 레벨 보상 정보를 나타낸다.
도 14는 본 개시의 예시적 실시예에 따른 도 12의 오프셋 레벨 보상 정보를 기초로 정정된 오프셋 레벨 정보를 나타낸다.
도 15는 본 개시의 예시적 실시예에 따른 독출 커맨드 세트를 나타낸다.
도 16a 내지 도 16c는 본 개시의 예시적 실시예에 따른 오프셋 레벨 보상 정보를 나타낸다.
도 17은 본 개시의 예시적 실시예에 따른 메모리 장치의 독출 동작 시퀀스를 나타낸다.
도 18은 본 개시의 예시적 실시예에 따른 메모리 컨트롤러 및 메모리 장치를 나타낸다.
도 19는 본 개시의 예시적 실시예에 따른 SSD 시스템을 나타낸다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 시스템(10)을 나타낸다. 시스템(10)은 호스트(100) 및 메모리 시스템(200)을 포함할 수 있고, 메모리 시스템(200)은 메모리 컨트롤러(300) 및 메모리 장치(400)를 포함할 수 있다. 시스템(10)은 UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net_book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 테블릿(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트 폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙 박스(black box) 및 디지털 카메라(digital camera) 등과 같은 다양한 컴퓨팅 시스템들 중 하나로 제공될 수 있다.
호스트(100), 메모리 컨트롤러(300) 및 메모리 장치(400) 각각은 하나의 칩, 하나의 패키지 또는 하나의 모듈 등으로 제공될 수 있다. 하지만 이에 제한되는 것은 아니며, 예를 들어, 메모리 컨트롤러(300)는 호스트(100)와 함께 어플리케이션 프로세서(Application Processor)의 형태로 제공될 수 있다. 또한 예를 들어, 메모리 컨트롤러(300)는 메모리 장치(400)와 함께 메모리 시스템(200) 또는 저장 장치로서 제공될 수 있다.
호스트(100)는 메모리 컨트롤러(300)에 데이터 동작 요청(REQ) 및 어드레스(ADDR)를 송신할 수 있으며, 메모리 컨트롤러(300)와 데이터(DATA)를 주고 받을 수 있다. 예시적으로, 호스트(100)는 메모리 컨트롤러(300)와 USB(Universal Serial Bus) 프로토콜, MMC(Multi Media Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, IDE(Integrated Drive Electronics) 프로토콜, MIPI(Mobile Industry Processor Interface) 프로토콜 및 UFS(Universal Flash Storage) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나에 기반하여 데이터를 교환할 수 있다.
메모리 컨트롤러(300)는 호스트(100)의 요청에 응답하여 메모리 장치(400)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(300)는 호스트로(100)로부터 수신된 데이터 동작 요청(REQ)에 응답하여 메모리 장치(400)에 저장된 데이터(DATA)를 독출(read)하거나, 메모리 장치(400)에 데이터(DATA)를 기입(write)하도록 메모리 장치(400)를 제어할 수 있다. 메모리 컨트롤러(300)는 메모리 장치(400)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호 등을 제공함으로써 메모리 장치(400)의 기입, 독출 및 소거 동작을 제어할 수 있다. 또한, 상기 동작들을 위한 데이터(DATA)가 메모리 컨트롤러(300)와 메모리 장치(400) 사이에서 송수신 될 수 있다. 메모리 컨트롤러(300)는 메모리 장치(400)로부터 산포 판단 결과(Distribution Decision Result; DDR)를 수신할 수 있다. 산포 판단 결과(DDR)는 메모리 장치(400)가 타겟 논리 메모리 페이지의 최상위 프로그램 상태의 문턱 전압 산포를 판단한 결과에 대한 정보를 나타낼 수 있다.
메모리 컨트롤러(300)는 오프셋 레벨 보상부(OFFSET LEVEL COMPENSATOR, 320)를 포함할 수 있고, 오프셋 레벨 정보(OL_INFO) 및 오프셋 레벨 보상 정보(OL_COM_INFO)를 저장할 수 있다. 오프셋 레벨 보상부(320)는 메모리 장치(400)로부터 수신된 산포 판단 결과(DDR)를 기반으로 오프셋 레벨 보상 값들(offset level compensation values)을 결정할 수 있고, 결정된 오프셋 레벨 보상 값들을 기초로 오프셋 레벨 정보(OL_INFO)를 정정(또는 업데이트)할 수 있다. 예를 들어, 오프셋 레벨 보상 정보(OL_COM_INFO)는 산포 판단 결과에 대응되는 오프셋 레벨 보상 값들을 포함하는 오프셋 레벨 보상 룩업 테이블을 포함할 수 있고, 오프셋 레벨 보상부(320)는 오프셋 레벨 보상 룩업 테이블 및 메모리 장치(400)로부터 수신된 산포 판단 결과(DDR)를 이용하여 오프셋 레벨 보상 값들을 결정할 수 있고, 결정된 오프셋 레벨 보상 값들을 기초로 오프셋 레벨 정보(OL_INFO)를 정정할 수 있다. 오프셋 레벨 보상부(320)의 구체적 동작에 관해서는, 이하의 도면들을 참조해 보다 자세히 설명된다.
오프셋 레벨 정보(OL_INFO) 및 오프셋 레벨 보상 정보(OL_COMP_INFO)는 메모리 컨트롤러(300)의 내부 메모리에 저장될 수 있다. 하지만 이에 제한되는 것은 아니며, 도 1에 도시된 바와 상이하게, 오프셋 레벨 정보(OL_INFO) 및 오프셋 레벨 보상 정보(OL_COMP_INFO)는 메모리 컨트롤러(300)가 포함된 메모리 시스템(200) 내의 임의의 다른 메모리에 저장될 수 있다.
오프셋 레벨 보상부(320)는 회로 등을 포함하는 하드웨어로 구현될 수 있으며, 다수의 프로그램들을 포함하는 소프트웨어로 구현되어 메모리 컨트롤러(300) 내부에 저장될 수 있다. 또한 오프셋 레벨 보상부(320)가 소프트웨어로 구현되는 경우, 오프셋 레벨 보상부(320)는 FTL의 기능의 일부로 구현되어, 프로세서에 의해 실행될 수 있다. 하지만 이에 제한되는 것은 아니며, 예를 들어, 오프셋 레벨 보상부(320)는 하드웨어 및 소프트웨어의 조합으로 구현될 수도 있다.
메모리 장치(400)는 적어도 하나의 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 워드라인들과 복수의 비트라인들이 교차하는 영역들에 배치되는 복수의 메모리 셀들을 포함할 수 있고, 복수의 메모리 셀들은 비휘발성 메모리 셀들일 수 있다. 각각의 메모리 셀은 2비트 이상의 데이터를 저장하는 멀티 레벨 셀일 수 있다. 예를 들어, 각각의 메모리 셀은 2비트의 데이터를 저장하는 2비트 멀티 레벨 셀일 수 있으며, 3비트의 데이터를 저장하는 트리플 레벨 셀(TLC)일 수 있으며, 4비트의 데이터를 저장하는 쿼드러플 레벨 셀(QLC)일 수 있으며, 그 이상의 비트 데이터를 저장하는 멀티 레벨 셀일 수 있다. 하지만 본 개시는 이에 한정되지 않으며, 예를 들어, 일부 메모리 셀들은 1비트 데이터를 저장하는 싱글 레벨 셀(SLC)이고, 다른 일부 메모리 셀들은 멀티 레벨 셀일 수 있다. 메모리 장치(400)는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory; RRAM), 상변화 메모리(Phase-Change Random Access Memory; PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory; MRAM), 강유전체 메모리(Ferroelectric Random Access Memory; FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory; STT-RAM) 등을 포함할 수 있으며, 이들의 조합을 포함할 수 있다. 메모리 장치(400)는 메모리 컨트롤러(300)로부터 수신된 신호들에 응답하여 데이터(DATA)의 기입, 독출 및 소거 등의 동작들을 수행할 수 있다.
메모리 장치(400)는 물리 메모리 페이지의 타겟 논리 메모리 페이지에 대한 독출 동작을 수행하는 경우, 상기 물리 메모리 페이지에 포함된 메모리 셀들에 대해 타겟 논리 메모리 페이지의 최상위 프로그램 상태의 문턱 전압 산포를 판단할 수 있다. 메모리 장치(400)는 판단된 결과를 나타내는 산포 판단 결과(DDR)를 메모리 컨트롤러(300)에 송신할 수 있다. 예를 들어, 메모리 장치(400)는 메모리 컨트롤러(300)로부터 수신되는 상태 커맨드(Status Command) 신호에 대한 응답 신호에 산포 판단 결과(DDR)를 실어 송신할 수 있다. 이와 같은 메모리 장치(400)의 송신 방식을 상태 커맨드(Status Command) 방식이라 칭하기로 한다.
본 개시의 예시적 실시예에 따르면, 메모리 컨트롤러(300)는 메모리 장치(400)에 의해 메모리 컨트롤러(300)에 제공되는 산포 판단 결과(DDR)를 기반으로 메모리 장치(400)에 독출 오류가 발생하기 전에 선제적으로 변화된 문턱 전압 산포를 보상하여 메모리 장치(400)의 독출 동작을 제어함으로써 메모리 장치(400)의 독출 동작의 신뢰성을 향상시킬 수 있으며, 독출 오류로 인한 시간 소모 및 속도 저하를 줄일 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 메모리 컨트롤러(300)를 나타낸다. 메모리 컨트롤러(300)는 버스(310), 오프셋 레벨 보상부(320), 내부 메모리(340), 프로세서(360), ECC 엔진(370), 호스트 인터페이스(380) 및 메모리 인터페이스(390)를 포함할 수 있다. 메모리 컨트롤러(300)는 이외에도 다양한 구성들을 더 포함할 수 있으며, 예컨대 메모리 동작을 제어하기 위한 커맨드(CMD)를 생성하는 커맨드 생성 모듈 등을 더 포함할 수 있다. 메모리 컨트롤러(300)에 관한 도 1과 중복되는 설명은 생략한다.
버스(310)는 메모리 컨트롤러(300) 내부 구성 요소들 사이에 채널을 제공할 수 있다. 버스(310)는 다양한 버스 프로토콜들 중 하나에 기반하여 동작할 수 있다.
오프셋 레벨 보상부(320)는 메모리 장치로부터 수신된 산포 판단 결과(DDR) 및 오프셋 레벨 보상 정보(OL_COMP_INFO)를 기초로 오프셋 레벨 보상 값들을 결정할 수 있고, 결정된 오프셋 레벨 보상 값들을 기초로 오프셋 레벨 정보(OL_INFO)를 정정할 수 있다. 오프셋 레벨 정보(OL_INFO)를 정정하는 것은 오프셋 레벨 정보(OL_INFO)를 업데이트 하는 것으로 달리 표현될 수 있다.
내부 메모리(340)는 메모리 컨트롤러(300)의 동작에 필요한 다양한 정보를 저장할 수 있다. 이를 위해, 내부 메모리(340)는 각종 메모리를 이용해 구현될 수 있으며, 예컨대 캐시(cache) 메모리, DRAM, SRAM, PRAM 및 플래시 메모리 장치들 중 적어도 하나를 이용해 구현될 수 있다. 내부 메모리(340)는 오프셋 레벨 정보(OL_INFO) 및 오프셋 레벨 보상 정보(OL_COM_INFO)를 저장할 수 있다. 오프셋 레벨 정보(OL_INFO)에 대해서는 도 8을 참조하여 보다 자세히 설명될 수 있으며, 오프셋 레벨 보상 정보(OL_COM_INFO)에 대해서는 도 13 및 도 16a 내지 도 16c를 참조하여 보다 자세히 설명될 수 있다.
프로세서(360)는 메모리 컨트롤러(300)의 전체적인 동작을 제어할 수 있다. 프로세서(360)는 중앙 처리 장치(Central Processing Unit; CPU) 혹은 마이크로프로세서(Micro-Processing Unit)를 포함할 수 있다. 프로세서(360)는 메모리 컨트롤러(300)를 제어하기 위한 펌웨어(Firmware)를 구동할 수 있고, 펌웨어는 내부 메모리(340)에 로딩되어 구동될 수 있다.
ECC 엔진(370)은 메모리 장치로부터 수신되는 데이터(DATA)에 대해 에러 정정 동작을 수행할 수 있다. 예를 들어, ECC 엔진(370)은 RS(Reed Solomon) 코드, 해밍 코드(Hamming Code), CRC(Cyclic Redundancy Code) 등과 같은 알고리즘을 이용하여 ECC 인코딩 처리 및 ECC 디코딩 처리를 수행할 수 있다. ECC 인코딩 처리는 프로그램 할 데이터에 근거하여 패리티(parity) 비트를 생성하는 동작을 포함할 수 있고, ECC 디코딩 처리는 메모리 장치로부터 독출된 데이터로부터 에러 비트를 검출하고, 검출된 에러 비트를 정정하는 동작을 포함할 수 있다.
호스트 인터페이스(380)는 호스트와 메모리 컨트롤러(300) 사이의 인터페이스를 제공할 수 있다. 호스트와 메모리 컨트롤러(300)는 다양한 표준 인터페이스들(standardized interfaces) 중 하나를 통해 데이터를 주고 받을 수 있다. 혹은, 호스트와 메모리 컨트롤러(300)는 다양한 표준 인터페이스들 중 복수의 인터페이스들을 통해 데이터를 주고받을 수 있다. 메모리 컨트롤러(300)는 호스트 인터페이스(380)를 통해 호스트로부터 데이터 동작 요청(REQ) 및 주소(ADDR) 등을 수신할 수 있으며, 호스트와 데이터(DATA)를 주고 받을 수 있다.
메모리 인터페이스(390)는 메모리 장치와 메모리 컨트롤러(300) 사이의 인터페이스를 제공할 수 있다. 예를 들어, 프로세서(360)에 의해 처리된 데이터(DATA)는 메모리 인터페이스(390)를 통해 메모리 장치에 저장될 수 있다. 혹은, 메모리 장치에 저장된 데이터(DATA)는 메모리 인터페이스(390)를 통해 프로세서(360)에 제공될 수 있다. 메모리 컨트롤러(300)는 메모리 인터페이스(390)를 통해 메모리 장치에 커맨드(CMD) 및 주소(ADDR) 등을 송신할 수 있고, 메모리 장치로부터 산포 판단 결과(DDR)를 수신할 수 있으며, 데이터(DATA)를 주고 받을 수 있다. 예를 들어, 메모리 컨트롤러는 메모리 장치로부터 상태 커맨드 방식에 의해 산포 판단 결과(DDR)를 수신할 수 있다.
본 개시의 예시적 실시예에 따르면, 메모리 컨트롤러(300)는 메모리 장치에 의해 메모리 컨트롤러(300)에 제공되는 산포 판단 결과(DDR)를 기반으로 메모리 장치에 독출 오류가 발생하기 전에 선제적으로 변화된 문턱 전압 산포를 보상하여 메모리 장치의 독출 동작을 제어함으로써 메모리 장치의 독출 동작의 신뢰성을 향상시킬 수 있으며, 독출 오류로 인한 시간 소모 및 속도 저하를 줄일 수 있다.
도 3은 본 개시의 예시적 실시예에 따른 메모리 장치(400)를 나타낸다. 메모리 장치(400)에 관한 도 1과 중복되는 설명은 생략한다.
메모리 장치(400)는 메모리 셀 어레이(410), 페이지 버퍼 회로(420), 로우 디코더(430), 전압 발생기(440), 제어 로직(450), 데이터 입출력 회로(460) 및 셀 카운터(470)를 포함할 수 있다.
메모리 셀 어레이(410)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 각각의 메모리 블록들(BLK1~BLKz)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(410)는 워드라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 통해 로우 디코더(430)와 연결될 수 있고, 비트라인들(BL)을 통해 페이지 버퍼 회로(420)와 연결될 수 있다. 메모리 셀 어레이(410)는 비트라인들(BL) 각각에 연결된 스트링들을 포함할 수 있다. 여기서 스트링들 각각은 비트 라인과 공통 소스 라인(Common Source Line) 사이에 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 접지 선택 트랜지스터를 포함할 수 있다. 스트링들 각각은 스트링 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나의 더미 셀을 포함할 수 있으며, 접지 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나의 더미 셀을 포함할 수 있다.
페이지 버퍼 회로(420)는 비트라인들(BL)을 통해 메모리 셀 어레이(410)에 연결될 수 있고, 제어 로직(450)으로부터 수신된 페이지 버퍼 제어 신호(CTRL_PB)에 응답하여 데이터 기입 동작 또는 데이터 독출 동작을 수행할 수 있다. 페이지 버퍼 회로(420)는 디코딩 된 컬럼 어드레스를 이용하여 비트라인을 선택함으로써 데이터 라인에 연결될 수 있다.
로우 디코더(430)는 로우 어드레스(X-ADDR)를 기초로 워드라인들(WL) 중 일부 워드라인을 선택할 수 있다. 로우 디코더(430)는 워드라인에 워드라인 인가 전압을 전달할 수 있다. 데이터 기입 동작 시, 로우 디코더(430)는 선택된 워드라인에 프로그램 전압과 검증 전압을, 비선택된 워드라인에는 프로그램 인히빗(inhibit) 전압을 인가할 수 있다. 데이터 독출 동작 시, 로우 디코더(430)는 선택된 워드라인에 독출 전압을, 비선택된 워드라인에는 독출 인히빗 전압을 인가할 수 있다. 데이터 소거 동작 시, 로우 디코더(430)는 워드라인에 워드라인 소거 전압을 인가할 수 있다. 또한, 로우 디코더(430)는 로우 어드레스(X-ADDR)를 기초로 스트링 선택 라인들(SSL) 중 일부 스트링 선택 라인을, 또는 접지 선택 라인들(GSL) 중 일부 접지 선택 라인을 선택할 수 있다.
전압 발생기(440)는 제어 로직(450)으로부터 수신되는 전압 제어 신호(CTRL_vol)를 기초로 메모리 셀 어레이(410)에 대한 기입, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 발생기(440)는 워드라인들(WL)을 구동하기 위한 워드라인 구동 전압(VWL)을 생성할 수 있다. 이 때, 워드라인 구동 전압(VWL)은 기입 전압, 독출 전압, 워드라인 소거 전압 및 기입 검증 전압 등을 포함할 수 있다. 또한, 전압 발생기(440)는 스트링 선택 라인들(SSL)을 구동하기 위한 스트링 선택 라인 구동 전압 및 접지 선택 라인들(GSL)을 구동하기 위한 접지 선택 라인 구동 전압을 더 생성할 수 있다.
제어 로직(450)은 메모리 컨트롤러로부터 수신된 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 메모리 셀 어레이(410)에 데이터를 기입하거나 메모리 셀 어레이(410)로부터 데이터를 독출하기 위한 각종 내부 제어 신호를 출력할 수 있다. 즉, 제어 로직(450)은 메모리 장치(400) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직(450)에서 출력된 각종 내부 제어 신호는 페이지 버퍼 회로(420), 로우 디코더(430) 및 전압 발생기(440) 등에 제공될 수 있다. 예를 들어, 제어 로직(450)은 페이지 버퍼 회로(420)에 페이지 버퍼 제어 신호(CTRL_PB)를 제공할 수 있고, 로우 디코더(430)에 로우 어드레스(X-ADDR)를 제공할 수 있고, 전압 발생기(440)에 전압 제어 신호(CTRL_vol)를 제공할 수 있다. 하지만 제어 신호의 종류가 이에 제한되지는 않으며, 제어 로직(450)은 다른 내부 제어 신호들을 더 제공할 수 있다. 예를 들어, 제어 로직(450)은 컬럼 디코더에 컬럼 어드레스를 제공할 수도 있다.
제어 로직(450)은 독출 동작 제어부(452)를 포함할 수 있다. 독출 동작 제어부(452)는 메모리 장치(400)의 데이터 독출 동작을 제어할 수 있다. 예를 들어, 메모리 장치(400)가 데이터 독출 동작을 수행할 때, 독출 동작 제어부(452)는 전압 제어 신호(CTRL_vol)를 통해 워드라인에 인가되는 독출 전압을 제어할 수 있다.
데이터 입출력 회로(460)는 페이지 버퍼 회로(420)와 데이터 라인들을 통해 연결될 수 있으며, 입력 받은 데이터(DATA)를 페이지 버퍼 회로(420)에 제공하거나, 페이지 버퍼 회로(420)로부터 제공되는 데이터(DATA)를 외부로 출력할 수 있다.
본 개시의 예시적 실시예에 따른 메모리 장치(400)는 물리 메모리 페이지의타겟 논리 메모리 페이지에 대해 독출 동작을 수행하는 경우, 상기 물리 메모리 페이지에 포함된 메모리 셀들에 대해 타겟 논리 메모리 페이지의 최상위 프로그램 상태의 문턱 전압 산포를 판단할 수 있고, 산포 판단 정보(DDR)를 메모리 컨트롤러로 송신할 수 있다. 예를 들어, 메모리 장치(400)는 상기 물리 메모리 페이지에 연결된 워드라인에 타겟 논리 메모리 페이지의 최상위 프로그램 상태를 판별하기 위한 독출 전압을 인가한 뒤, 메모리 장치(400)에 포함된 셀 카운터(470)는 상기 물리 메모리 페이지에 포함된 메모리 셀들 중 오프 된 셀들의 개수를 카운트할 수 있다. 카운트 된 오프 된 셀들의 개수를 오프 카운트(OFF_COUNT)라 칭하기로 한다. 셀 카운터(470)는 오프 카운트(OFF_COUNT)를 산포 판단 결과(DDR)로서 메모리 컨트롤러에 송신할 수 있다. 또한, 데이터 독출 동작 시, 메모리 장치(400)는 산포 판단 결과(DDR)를 기반으로 정정된 오프셋 레벨 정보를 커맨드(CMD)와 함께 메모리 컨트롤러로부터 수신할 수 있고, 제어 로직(450)에 포함된 독출 동작 제어부(452)는 수신된 오프셋 레벨 정보를 기초로 독출 전압을 조정하도록 전압 발생기(440)에 전압 제어 신호(CTRL_vol)를 제공할 수 있다.
따라서, 메모리 장치(400)는 독출 오류가 발생하기 전에 선제적으로 변화된 문턱 전압 산포를 보상하여 독출 전압을 조정함으로써 독출 동작의 신뢰성을 향상시킬 수 있으며, 독출 오류로 인한 시간 소모 및 속도 저하를 줄일 수 있다.
도 4a 내지 도 4b는 본 개시의 예시적 실시예에 따른 메모리 블록(BLKa)을 나타낸다. 도 3의 메모리 셀 어레이(410)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 도 4a 내지 도 4b에 개시된 메모리 블록(BLKa)일 수 있다.
도 4a를 참조하면, 메모리 블록(BLKa)은 비트라인(BL0~BLd-1) 방향으로, 8개의 메모리 셀(MCEL)들이 직렬로 연결되는 d(d는 2 이상의 자연수)개의 셀 스트링(CSTR)들을 포함할 수 있다. 각 셀 스트링(CSTR)은 각각 직렬로 연결되는 메모리 셀(MCEL)들의 양 끝에 연결되는 스트링 선택 트랜지스터(SST) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 또한, 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 그라운드 선택 트랜지스터(GST)는 그라운드 선택 라인(GSL)과 연결될 수 있다.
도 4a와 같은 구조를 갖는 낸드 플래시 메모리 장치는 블록 단위로 소거가 수행될 수 있고, 각 워드라인(WL0~WL7)에 대응되는 물리 페이지(PAG) 단위로 기입 동작을 수행할 수 있다. 도 4a는 하나의 블록에 8개의 워드라인(WL0~WL7)들에 대한 8개의 페이지(PAG)들이 구비되는 예를 도시한다. 다만, 본 발명의 실시예에 따른 메모리 셀 어레이의 블록들은 도 4a에 도시되는 메모리 셀(MCEL) 및 물리 페이지(PAG)의 개수와 다른 개수의 메모리 셀 및 페이지를 구비할 수도 있다.
도 4b를 참조하면, 메모리 블록(BLKa)은 복수의 낸드 스트링들(NS11~NS33), 복수의 그라운드 선택 라인들(GLS1~GSL3), 복수의 스트링 선택 라인들(SSL1~SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드라인들의 개수, 비트라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 비트라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공될 수 있다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 내지 SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC)은 각각 대응하는 워드라인(WL1 내지 WL8)에 연결될 수 있다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1 내지 BL3)에 연결될 수 있고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
도 4b에서, 각 스트링은 하나의 스트링 선택 트랜지스터(SST)를 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 각 스트링은 직렬 연결된 상부 스트링 선택 트랜지스터 및 하부 스트링 선택 트랜지스터를 포함할 수 있다. 또한, 도 4b에서, 각 스트링은 하나의 그라운드 선택 트랜지스터(GST)를 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 각 스트링은 직렬 연결된 상부 그라운드 선택 트랜지스터 및 하부 그라운드 선택 트랜지스터를 포함할 수 있다. 이때, 상부 그라운드 선택 트랜지스터는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결될 수 있고, 하부 그라운드 선택 트랜지스터는 공통 그라운드 선택 라인에 공통으로 연결될 수 있다.
도 5는 본 개시의 예시적 실시예에 따른 물리 메모리 페이지(Physical Memory Page)를 나타낸다. 물리 메모리 페이지는 하나의 워드라인(WLi)에 연결된 메모리 셀들을 포함할 수 있다. 예를 들어, 도 5를 참조하면, 물리 메모리 페이지는 하나의 워드라인(WLi)과 복수의 비트라인들(BL0~BLm-1)이 교차하는 영역에 배치된 메모리 셀들을 포함할 수 있다.
각각의 메모리 셀들은 2 비트 이상의 데이터를 저장하는 멀티 레벨 셀일 수 있다. 예를 들어, 물리 메모리 페이지에 포함된 메모리 셀들이 2 비트의 데이터를 저장하는 멀티 레벨 셀인 경우, 각각의 메모리 셀들은 최하위 비트(Least Significant Bit; LSB) 데이터 및 최상위 비트(Most Significant Bit; MSB) 데이터를 저장할 수 있다. 이 경우, 물리 메모리 페이지는 논리적으로 두 개로 구분되는 제1 논리 메모리 페이지 및 제2 논리 메모리 페이지를 포함할 수 있다. 또한 예를 들어, 물리 메모리 페이지에 포함된 메모리 셀들이 3 비트의 데이터를 저장하는 트리플 레벨 셀(TLC)인 경우, 각각의 메모리 셀들은 최하위 비트(LSB) 데이터, 중간 비트(Central Significant Bit; CSB) 데이터 및 최상위 비트(MSB) 데이터를 저장할 수 있다. 이 경우, 물리 메모리 페이지는 논리적으로 세 개로 구분되는 제1 논리 메모리 페이지, 제2 논리 메모리 페이지 및 제3 논리 메모리 페이지를 포함할 수 있다.
도 5는 비제한적인 예시로서, 물리 메모리 페이지에 포함된 메모리 셀들이 4 비트의 데이터를 저장하는 쿼드러플 레벨 셀(QLC)인 경우를 도시한다. 이 경우, 각각의 메모리 셀들은 최하위 비트(LSB) 데이터, 제1 중간 비트(CSB1) 데이터, 제2 중간 비트(CSB2) 데이터 및 최상위 비트(MSB) 데이터를 저장할 수 있고, 물리 메모리 페이지는 논리적으로 네 개로 구분되는 제1 논리 메모리 페이지, 제2 논리 메모리 페이지, 제3 논리 메모리 페이지 및 제4 논리 메모리 페이지를 포함할 수 있다. 제1 논리 메모리 페이지는 최하위 비트 페이지(LSB Page)일 수 있고, 제2 논리 메모리 페이지는 제1 중간 비트 페이지(CSB1 Page)일 수 있고, 제3 논리 메모리 페이지는 제2 중간 비트 페이지(CSB2 Page)일 수 있고, 제4 논리 메모리 페이지는 최상위 비트 페이지(MSB Page)일 수 있다. 데이터 독출 동작 시, 복수의 논리 메모리 페이지들은 메모리 컨트롤러로부터 수신되는 어드레스에 의해 구분될 수 있다. 즉, 메모리 컨트롤러로부터 수신되는 하나의 커맨드 신호에 대응되는 하나의 독출 동작은 하나의 논리 메모리 페이지에 대한 독출 동작인 것으로 이해될 수 있다.
본 개시의 예시적 실시예에 따른 메모리 장치는, 물리 메모리 페이지에 포함된 복수의 논리 메모리 페이지 유형들 중 하나인 타겟 논리 메모리 페이지에 대한 독출 동작을 수행하는 경우, 상기 물리 메모리 페이지에 포함된 메모리 셀들에 대해 타겟 논리 메모리 페이지의 최상위 프로그램 상태의 문턱 전압 산포를 판단할 수 있다. 메모리 컨트롤러는 산포 판단 정보를 메모리 장치로부터 수신할 수 있고, 수신된 산포 판단 정보를 기초로 오프셋 레벨 정보를 정정하여 메모리 장치의 독출 동작을 제어함으로써 메모리 장치의 독출 동작의 신뢰성을 향상시킬 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 논리 메모리 페이지 독출 동작을 설명하기 위한 메모리 셀들의 문턱 전압 산포 그래프를 나타낸다. 도 6은 메모리 셀들이 쿼드러플 레벨 셀(QLC)인 경우의 문턱 전압 산포 그래프를 도시하지만, 도 6에서 설명되는 내용은 다른 수의 비트를 저장하는 메모리 셀에도 유사하게 적용될 수 있다.
메모리 셀들 각각이 쿼드러플 레벨 셀(QLC)인 경우, 메모리 셀들 각각의 상태는 소거 상태(E) 및 15개의 프로그램 상태들(P1~P15) 중 하나의 상태에 해당할 수 있다. 하나의 워드라인에 연결된 메모리 셀들은 최하위 비트(LSB) 페이지, 제1 중간 비트(CSB1) 페이지, 제2 중간 비트(CSB2) 페이지 및 최상위 비트(MSB) 페이지를 포함할 수 있다. 각각의 논리 메모리 페이지에 대한 독출 동작에서 판별되는 프로그램 상태는 다를 수 있다.
예를 들어, 최하위 비트(LSB) 페이지에 대한 독출 동작에서, 메모리 장치는 제11 독출 전압(Vr11)을 워드라인에 인가함으로써 제11 프로그램 상태(P11)를 판별할 수 있고, 제6 독출 전압(Vr6), 제4 독출 전압(Vr4) 및 제1 독출 전압(Vr1)을 각각 워드라인에 인가함으로써 제6 프로그램 상태(P6), 제4 프로그램 상태(P4) 및 제1 프로그램 상태(P1)를 판별할 수 있다.
마찬가지로, 제1 중간 비트(CSB1) 페이지에 대한 독출 동작에서는, 메모리장치는 제13 독출 전압(Vr13), 제9 독출 전압(Vr9), 제7 독출 전압(Vr7) 및 제3 독출 전압(Vr3)을 각각 워드라인에 인가함으로써 제13 프로그램 상태(P13), 제9 프로그램 상태(P9), 제7 프로그램 상태(P7) 및 제3 프로그램 상태(P3)를 판별할 수 있다.
마찬가지로, 제2 중간 비트(CSB2) 페이지에 대한 독출 동작에서는, 메모리장치는 제14 독출 전압(Vr14), 제8 독출 전압(Vr8) 및 제2 독출 전압(Vr2)을 각각 워드라인에 인가함으로써 제14 프로그램 상태(P14), 제8 프로그램 상태(P8) 및 제2 프로그램 상태(P2)를 판별할 수 있다.
마찬가지로, 최상위 비트(MSB) 페이지에 대한 독출 동작에서는, 메모리장치는 제15 독출 전압(Vr15), 제12 독출 전압(Vr12), 제10 독출 전압(Vr10) 및 제5 독출 전압(Vr5)을 각각 워드라인에 인가함으로써 제15 프로그램 상태(P15), 제12 프로그램 상태(P12), 제10 프로그램 상태(P10) 및 제5 프로그램 상태(P5)를 판별할 수 있다.
제11 프로그램 상태(P11)를 최하위 비트(LSB) 페이지의 최상위 프로그램 상태라 칭할 수 있고, 제13 프로그램 상태(P13)를 제1 중간 비트(CSB1) 페이지의 최상위 프로그램 상태라 칭할 수 있고, 제14 프로그램 상태(P14)를 제2 중간 비트(CSB2) 페이지의 최상위 프로그램 상태라 칭할 수 있으며, 제15 프로그램 상태(P15)를 최상위 비트(MSB) 페이지의 최상위 프로그램 상태라 칭할 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 문턱 전압 산포의 열화를 설명하기 위한 메모리 셀들의 문턱 전압 산포 그래프를 나타낸다. 설명의 편의를 위해, 도 7은 메모리 셀들이 트리플 레벨 셀(TLC)인 경우를 도시하지만, 이에 한정되지 않는다.
메모리 셀들 각각의 상태는 소거 상태(E) 및 제1 프로그램 상태(P1) 내지 제7 프로그램 상태(P7) 중 하나의 상태에 해당할 수 있다. 소거 상태(E), 제1 프로그램 상태(P1) 내지 제7 프로그램 상태(P7)의 문턱 전압 산포는 이상적인 형태를 나타낼 수 있다.
소거 상태(E) 및 프로그램 상태들의 이상적인 문턱 전압 산포는 다양한 환경 요인에 의해 변경될 수 있다. 환경 요인은 비제한적인 예시로서 리텐션(retention) 시간, 독출 디스터브(read disturb) 또는 온도 범프(bump) 등을 포함할 수 있다. 리텐션 시간은 메모리 셀에 대한 프로그램 동작을 수행한 이후 고온 또는 실온에서 경과한 시간으로서, 데이터 보유 시간으로 지칭할 수도 있다. 독출 디스터브는 선택 워드라인에 연결된 메모리 셀들에 대한 반복적인 독출 동작의 수행에 따라 인접한 워드라인에 연결된 메모리 셀들의 문턱 전압 산포가 열화 되는 현상을 나타낸다. 온도 범프는 고온 프로그램/고온 독출, 고온 프로그램/저온 독출, 저온 프로그램/고온 독출 및 저온 프로그램/저온 독출의 수행 결과, 메모리 셀들의 문턱 전압 산포가 열화 되는 현상을 나타낸다. 이와 같은 다양한 환경 요인에 의해 소거 상태(E)는 변경된 소거 상태(E') 로, 제1 프로그램 상태(P1) 내지 제7 프로그램 상태(P7) 각각은 변경된 제1 프로그램 상태(P1') 내지 변경된 제7 프로그램 상태(P7')로 문턱 전압 산포가 열화 될 수 있다. 문턱 전압 산포의 변화량은 각각의 프로그램 상태 별로 다를 수 있다. 예를 들어, 소거 상태(E)에서 변경된 소거 상태(E')로의 변화량은 양의 값을 나타낼 수 있고, 제7 프로그램 상태(P7)에서 변경된 제7 프로그램 상태(P7')로의 변화량은 음의 값을 나타낼 수 있다. 이 때, 문턱 전압 산포의 변화량은 상위 프로그램 상태로 갈수록 더 많아질 수 있다. 문턱 전압 산포의 변화 양상은 도 7에 개시된 형태에 한정되지 않는다. 예를 들어, 소거 상태(E)에서 변경된 소거 상태(E')로의 변화량은 양의 값을 나타낼 수 있고, 제1 프로그램 상태(P1) 내지 제7 프로그램 상태(P7)에서 변경된 제1 프로그램 상태(P1') 내지 변경된 제7 프로그램 상태(P7')로의 변화량은 음의 값을 나타낼 수 있다.
도 7에 도시된 바와 같이, 메모리 셀들의 문턱 전압 산포는 다양한 환경 요인에 의해 열화 될 수 있다. 문턱 전압 산포의 변화량이 큰 경우, 독출 동작의 오류가 발생할 수 있다. 본 개시의 예시적 실시예에 따른 메모리 장치 및 메모리 컨트롤러는, 독출 동작의 오류가 발생하기 전에 산포를 판단하여 선제적으로 독출 전압을 조정함으로써 독출 동작의 신뢰성을 향상시킬 수 있으며, 독출 오류로 인한 시간 소모 및 속도 저하를 줄일 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 메모리 셀 어레이(410) 및 오프셋 레벨 정보(OL_INFO)를 나타낸다. 메모리 셀 어레이(410)에 관한 도 3, 도4a 및 도 4b와 중복되는 설명은 생략한다.
메모리 셀 어레이(410)에 연결된 복수의 워드라인들은 k개(k는 자연수)의 워드라인 그룹들(WLG_1~WLG_k)로 그룹화될 수 있다. 각각의 워드라인 그룹들(WLG_1~WLG_k)은 적어도 하나의 워드라인을 포함할 수 있다. 워드라인 그룹들(WLG_1~WLG_k) 각각은 도 3의 메모리 블록들(BLK1~BLKz) 중 하나에 연결된 워드라인들일 수 있다.
메모리 컨트롤러는 독출 전압의 오프셋 레벨에 관한 정보를 오프셋 레벨 정보(OFFSET LEVEL INFORMATION; OL_INFO)로서 저장할 수 있다. 오프셋 레벨 정보(OL_INFO)는 워드라인 그룹들(WLG_1~WLG_k) 각각에 대응되는 독출 전압의 오프셋 레벨들(OL_1~OL_n, n은 자연수)을 포함하는 오프셋 레벨 룩업 테이블(OL_LUT)을 포함할 수 있다. 설명의 편의상, 독출 전압의 오프셋 레벨을 이하에서는 줄여서 오프셋 레벨이라 칭하기로 한다. 제1 오프셋 레벨(OL_1) 내지 제n 오프셋 레벨(OL_n) 각각은 제1 독출 전압 내지 제n 독출 전압의 오프셋 레벨을 나타낼 수 있다.
메모리 컨트롤러의 데이터 독출 동작 제어 시, 메모리 컨트롤러는 오프셋 레벨들(OL_1~OL_n)을 메모리 장치에 제공할 수 있고, 메모리 장치는 수신된 오프셋 레벨들(OL_1~OL_n)을 기초로 독출 전압들을 조정하여 독출 동작을 수행할 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 메모리 장치의 데이터 독출 방법의 순서도를 나타낸다.
제1 물리 메모리 페이지의 타겟 논리 메모리 페이지에 제1 독출 동작을 수행하는 제1 독출 구간에서, 메모리 장치는 제1 물리 메모리 페이지에 포함된 메모리 셀들에 대해 타겟 논리 메모리 페이지의 최상위 프로그램 상태의 문턱 전압 산포를 판단할 수 있다(S120). 타겟 논리 메모리 페이지는 최하위 비트(LSB) 페이지, 적어도 하나의 중간 비트(CSB)페이지 및 최상위 비트(MSB) 페이지 중 하나를 포함할 수 있다.
메모리 장치는 산포 판단 결과를 메모리 컨트롤러에 송신할 수 있다(S140). 예를 들어, 메모리 장치는, 제1 독출 구간에서 제1 메모리 페이지에 연결된 워드라인에 타겟 논리 메모리 페이지의 최상위 프로그램 상태를 판별하기 위한 독출 전압을 인가한 뒤, 메모리 셀들 중 오프 된 셀들의 개수를 카운트 할 수 있고, 오프 셀들의 개수를 나타내는 오프 카운트를 산포 판단 결과로서 메모리 컨트롤러에 송신할 수 있다.
메모리 장치는 메모리 컨트롤러로 송신된 산포 판단 결과를 기반으로 정정된 오프셋 레벨들을 수신할 수 있고, 수신된 오프셋 레벨들을 이용해 독출 전압을 조정하여 제2 메모리 페이지에 대해 제2 독출 동작을 수행할 수 있다(S160).
도 10은 본 개시의 예시적 실시예에 따른 메모리 장치의 산포 판단 및 산포 판단 결과 송신 방법의 순서도를 나타낸다. 예를 들어, 도 10은 도 9의 S120 단계 및 S140 단계의 일 실시예를 나타낼 수 있다.
메모리 장치는 제1 물리 메모리 페이지에 연결된 워드라인에 타겟 논리 메모리 페이지의 최상위 프로그램 상태를 판별하기 위한 독출 전압을 인가할 수 있다(S122). 이후, 메모리 장치는 제1 물리 메모리 페이지에 연결된 워드라인에 타겟 논리 메모리 페이지의 차 상위 프로그램 상태를 판별하기 위한 독출 전압을 인가할 수 있다. 타겟 논리 메모리 페이지의 차 상위 프로그램 상태란, 타겟 논리 메모리 페이지의 독출 동작에서 판별하는 프로그램 상태 중 두 번째로 높은 프로그램 상태를 나타낼 수 있다.
메모리 장치는 제1 물리 메모리 페이지에 포함된 메모리 셀들 중 타겟 논리 메모리 페이지의 최상위 프로그램 상태를 판별하기 위한 독출 전압이 인가된 뒤 오프 된 셀들의 개수를 카운트 할 수 있다(S124). 메모리 장치가 오프 된 셀들의 개수를 카운트하는 것은 타겟 논리 메모리 페이지의 차 상위 프로그램 상태를 판별하기 위한 독출 전압의 인가하는 것과 동시에 파이프라인 방식으로 수행될 수 있다.
메모리 장치는 카운트 한 오프 셀들의 개수를 나타내는 오프 카운트를 산포 판단 결과로서 메모리 컨트롤러에 송신할 수 있다(S142).
도 11은 본 개시의 예시적 실시예에 따른 메모리 컨트롤러의 독출 동작 제어 방법의 순서도를 나타낸다.
메모리 컨트롤러는 메모리 장치가 제1 물리 메모리 페이지의 타겟 논리 메모리 페이지에 제1 독출 동작을 수행하도록 메모리 장치를 제어할 수 있다(S220). 타겟 논리 메모리 페이지는 최하위 비트(LSB) 페이지, 적어도 하나의 중간 비트(CSB)페이지 및 최상위 비트(MSB) 페이지 중 하나를 포함할 수 있다.
메모리 컨트롤러는 제1 물리 메모리 페이지에 포함된 메모리 셀들에 대해 타겟 논리 메모리 페이지의 최상위 프로그램 상태의 문턱 전압 산포를 판단한 결과인 산포 판단 결과를 메모리 장치로부터 수신할 수 있다(S240). 예를 들어, 메모리 컨트롤러는 타겟 논리 메모리 페이지의 최상위 프로그램 상태를 판별하기 위한 독출 전압이 워드라인에 인가된 뒤 오프 된 셀들의 개수를 나타내는 오프 카운트를 판단 결과로서 메모리 장치로부터 수신할 수 있다.
메모리 컨트롤러는 수신된 산포 판단 결과를 기반으로 오프셋 레벨 보상 값들을 결정할 수 있고, 결정된 오프셋 레벨 보상 값들을 기초로 오프셋 레벨 정보를 업데이트 할 수 있다(S260). 예를 들어, 메모리 컨트롤러는 수신된 산포 판단 결과 및 오프셋 레벨 보상 정보를 기초로 오프셋 레벨 보상 값들을 결정할 수 있다. 오프셋 레벨 보상 정보는 산포 판단 결과에 대응되는 오프셋 레벨 보상 값들을 포함하는 오프셋 레벨 보상 룩업 테이블을 포함할 수 있다.
메모리 컨트롤러는 업데이트 된 오프셋 레벨 정보를 기초로, 메모리 장치가 제2 물리 메모리 페이지에 제2 독출 동작을 수행하도록 메모리 장치를 제어할 수 있다(S280). 예를 들어, 메모리 컨트롤러는 업데이트 된 오프셋 레벨 정보에 포함된 제2 물리 메모리 페이지에 대응되는 오프셋 레벨들을 독출 커맨드에 실어 메모리 장치에 송신함으로써 메모리 장치를 제어할 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 논리 메모리 페이지의 최상위 프로그램 상태의 문턱 전압 산포 그래프를 나타낸다. 도 11은 타겟 논리 메모리 페이지가 MSB 페이지인 경우를 설명하지만, 본 개시의 기술적 사상은 타겟 논리 메모리 페이지가 다른 유형의 논리 메모리 페이지인 경우에도 마찬가지로 적용될 수 있다.
도 12를 참조하면, 상부에 개시된 그래프는 환경 요인에 의한 산포 열화가 발생하기 전의 문턱 전압 산포 그래프를 나타낸다. 도 10을 함께 참조하면, 메모리 장치가 MSB 페이지의 최상위 프로그램 상태인 제15 프로그램 상태를 판별하기 위한 제15 독출 전압(Vr15)를 인가한 뒤, 메모리 장치는 오프 된 셀들의 개수를 카운트 할 수 있다. 이 때, 오프 된 셀들의 개수를 나타내는 오프 카운트는 제1 오프 카운트(OFF_COUNT_1)일 수 있다.
도 12를 참조하면, 하부에 개시된 그래프는 환경 요인에 의한 산포 열화가 발생한 후의 문턱 전압 산포 그래프를 나타낸다. 도 10을 함께 참조하면, 메모리 장치가 MSB 페이지의 최상위 프로그램 상태인 제15 프로그램 상태를 판별하기 위한 제15 독출 전압(Vr15)를 인가한 뒤, 메모리 장치는 오프 된 셀들의 개수를 카운트 할 수 있다. 이 때, 오프 된 셀들의 개수를 나타내는 오프 카운트는 제2 오프 카운트(OFF_COUNT_2)일 수 있다.
제1 오프 카운트(OFF_COUNT_1)와 제2 오프 카운트(OFF_COUNT_2)를 비교하면, 제2 오프 카운트(OFF_COUNT_2)는 제1 오프 카운트(OFF_COUNT_1) 보다 작은 값을 가질 수 있다. 이는 산포 열화에 따른 결과일 수 있다. 따라서, 타겟 논리 메모리 페이지의 최상위 프로그램 상태를 판단함으로써 메모리 페이지의 산포 열화를 판단할 수 있다. 본 개시의 예시적 실시예에 따른 메모리 컨트롤러는, 메모리 장치로부터 수신되는 산포 판단 정보를 기초로 오프셋 레벨 보상 값들을 결정할 수 있고, 오프셋 레벨 정보를 정정함으로써 산포 열화를 보상할 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 오프셋 레벨 보상 정보(OL_COM_INFO)를 나타낸다. 오프셋 레벨 보상 정보(OL_COM_INFO)는 산포 판단 정보에 대응되는 오프셋 레벨 보상 값들(
Figure pat00001
OL_1~
Figure pat00002
OL_n)을 포함하는 오프셋 레벨 보상 룩업 테이블(OL_COM_LUT)을 포함할 수 있다. 예를 들어, 오프셋 레벨 보상 정보(OL_COM_INFO)는 오프 카운트(OFF_COUNT)에 대응되는 오프셋 레벨 보상 값들(
Figure pat00003
OL_1~
Figure pat00004
OL_n)을 포함하는 오프셋 레벨 보상 룩업 테이블(OL_COM_LUT)을 포함할 수 있다.
도 2를 함께 참조하면, 메모리 컨트롤러(300)에 포함된 오프셋 레벨 보상부(320)는 메모리 장치로부터 수신된 산포 판단 정보(DDR)인 오프 카운트(OFF_COUNT)와 오프셋 레벨 보상 정보(OL_COM_INFO)에 포함된 오프셋 레벨 보상 룩업 테이블(OL_COM_LUT)과 비교함으로써 오프셋 레벨 보상 값들(OL_1~
Figure pat00006
OL_n)을 결정할 수 있다.
예를 들어, 오프 카운트(OFF_COUNT)가 제1 기준 카운트(CREF_1) 이상 제2 기준 카운트(CREF_2) 미만인 경우, 오프셋 레벨 보상부(320)는 오프셋 레벨 보상 값 셋인 (
Figure pat00007
OL_1,
Figure pat00008
OL_2, …,
Figure pat00009
OL_n)를 (
Figure pat00010
Vr1_2,
Figure pat00011
Vr2_2, …
Figure pat00012
Vrn_2)로 결정할 수 있다. 여기서, 제1 오프셋 레벨 보상 값(
Figure pat00013
OL_1) 내지 제n 오프셋 레벨 보상 값(
Figure pat00014
OL_n)은 모두 같은 값을 가질 수 있으며, 적어도 일부는 다른 값을 가질 수도 있다. 예를 들어, 제1 오프셋 레벨 보상 값(
Figure pat00015
OL_1) 내지 제n 오프셋 레벨 보상 값(
Figure pat00016
OL_n)의 일부는 양의 값을 가질 수 있고, 일부는 음의 값을 가질 수 있다. 또한 예를 들어, 오프 카운트(OFF_COUNT)가 제2 기준 카운트(CREF_2) 이상 제3 기준 카운트(CREF_3) 미만인 경우, 오프셋 레벨 보상부(320)는 오프셋 레벨 보상 값 셋인 (
Figure pat00017
OL_1,
Figure pat00018
OL_2, …,
Figure pat00019
OL_n)를 (
Figure pat00020
Vr1_3,
Figure pat00021
Vr2_3, …
Figure pat00022
Vrn_3)로 결정할 수 있다.
도 14는 본 개시의 예시적 실시예에 따라 도 13의 오프셋 레벨 보상 정보(OL_COM_INFO)를 기초로 정정된 오프셋 레벨 정보(OL_INFO)를 나타낸다. 도 14는 도 2 및 도 13을 함께 참조하여 설명된다. 설명의 편의를 위한 예시로서, 오프 카운트(OFF_COUNT)가 제2 기준 카운트(CREF_2) 이상 제3 기준 카운트(CREF_3) 미만인 경우에 정정된 오프셋 레벨 정보(OL_INFO)를 나타낸다.
도 13을 참조해 설명되었듯이, 오프셋 레벨 보상부(320)는 오프셋 레벨 보상 값 셋인 (
Figure pat00023
OL_1,
Figure pat00024
OL_2, …,
Figure pat00025
OL_n)를 (
Figure pat00026
Vr1_3,
Figure pat00027
Vr2_3, …
Figure pat00028
Vrn_3)로 결정할 수 있다. 오프셋 레벨 보상부(320)는 결정된 오프셋 레벨 보상 값들을 기초로 오프셋 레벨 정보(OL_INFO)를 정정할 수 있다. 예를 들어, 오프셋 레벨 보상부(320)는 제1 오프셋 레벨 보상 값(
Figure pat00029
OL_1)인
Figure pat00030
Vr1_3를 가산함으로써 제1 오프셋 레벨(OL_1)에 대응하는 값들을 정정할 수 있다. 또한 예를 들어, 오프셋 레벨 보상부(320)는 제n 오프셋 레벨 보상 값(
Figure pat00031
OL_n)인
Figure pat00032
Vrn_3를 가산함으로써 제n 오프셋 레벨(OL_n)에 대응하는 값들을 정정할 수 있다. 메모리 컨트롤러는 이후에 메모리 장치의 독출 동작을 제어하는 경우, 위와 같이 정정된 오프셋 레벨 정보(OL_INFO)를 기초로 메모리 장치를 제어할 수 있다.
도 15는 본 개시의 예시적 실시예에 따른 독출 커맨드 세트를 나타낸다. 도 15는 도 1을 함께 참조하여 설명된다.
메모리 컨트롤러(300)는 오프셋 레벨 정보(OL_INFO)에 기초해 메모리 장치(400)의 독출 동작을 제어하기 위해 독출 커맨드 세트에 오프셋 레벨들(OL_1~OL_n)을 실어 메모리 장치에 송신할 수 있다. 예를 들어, 메모리 컨트롤러(300)는 입출력 라인(I/Ox)을 통해 독출 커맨드(CMD_R), 어드레스(ADDR) 및 오프셋 레벨 셋(OL_SET)을 송신할 수 있다. 도 15는 오프셋 레벨 셋(OL_SET)이 어드레스(ADDR) 뒤에 포함되는 것을 도시하지만, 이에 한정되는 것은 아니며, 독출 커맨드(CMD_R) 앞에 포함되어도 무방하며, 독출 커맨드(CMD_R)와 어드레스(ADDR) 사이에 포함되어도 무방할 것이다.
메모리 컨트롤러(300)는 도 13과 같이 정정된 오프셋 레벨 정보(OL_INFO)를 기초로 선택 워드라인에 해당하는 오프셋 레벨들(OL_1~OL_n)을 선택할 수 있고, 선택된 오프셋 레벨들(OL_1~OL_n)을 포함하는 오프셋 레벨 셋(OL_SET)을 도 15와 같이 독출 커맨드 신호에 실어 메모리 장치(400)에 송신할 수 있다. 메모리 장치(400)는 수신된 오프셋 레벨들(OL_1~OL_n)을 이용해 독출 전압을 조정함으로써 독출 동작을 수행할 수 있다.
도 16a 내지 도 16c는 본 개시의 예시적 실시예에 따른 오프셋 레벨 보상 정보(OL_COM_INFO)를 나타낸다. 도16a 내지 도 16c는 도 2을 함께 참조하여 설명된다.
도 16a를 참조하면, 오프셋 레벨 보상 정보(OL_COM_INFO)는 프로그램 및 소거 사이클 횟수의 구간 범위에 대응하는 복수의 오프셋 레벨 보상 룩업 테이블들(OL_COM_LUT)을 포함하는 오프셋 레벨 보상 룩업 테이블 셋을 포함할 수 있다. 제1 오프셋 레벨 보상 룩업 테이블(OL_COM_LUT_1) 내지 제l 오프셋 레벨 보상 룩업 테이블(OL_COM_LUT_l) 각각은 도 13에 개시된 오프셋 레벨 보상 룩업 테이블(OL_COM_LUT)일 수 있다.
도 7에 개시된 문턱 전압 산포의 열화는 메모리 페이지의 프로그램 및 소거 사이클 횟수에 따라 상이할 수 있다. 따라서 오프셋 레벨 보상부(320)가 오프셋 레벨 보상 값들을 결정할 때, 메모리 페이지의 프로그램 및 소거 횟수에 따라 오프셋 레벨 보상 룩업 테이블(OL_COM_LUT)을 달리 선택할 필요가 있을 수 있다. 본 개시의 예시적 실시예에 따른 오프셋 레벨 보상부(320)는 제1 메모리 페이지의 프로그램 및 소거 횟수에 대응하는 오프셋 레벨 보상 룩업 테이블(OL_COM_LUT)을 선택할 수 있고, 선택된 오프셋 레벨 보상 룩업 테이블(OL_COM_LUT)과 메모리 장치로부터 수신된 산포 판단 결과(DDR)를 비교함으로써 오프셋 레벨 보상 값들을 결정할 수 있다.
도 16b를 참조하면, 오프셋 레벨 보상 정보(OL_COM_INFO)는 온도에 대응하는 오프셋 레벨 보상 룩업 테이블(OL_COM_LUT)을 포함하는 오프셋 레벨 보상 룩업 테이블 셋을 포함할 수 있다. 제1 오프셋 레벨 보상 룩업 테이블(OL_COM_LUT_1) 내지 제l 오프셋 레벨 보상 룩업 테이블(OL_COM_LUT_l) 각각은 도 13에 개시된 오프셋 레벨 보상 룩업 테이블(OL_COM_LUT)일 수 있다.
도 7에 개시된 문턱 전압 산포의 열화는 메모리 장치의 온도에 따라 상이할 수 있다. 따라서 오프셋 레벨 보상부(320)가 오프셋 레벨 보상 값들을 결정할 때, 메모리 장치의 온도에 따라 오프셋 레벨 보상 룩업 테이블(OL_COM_LUT)을 달리 선택할 필요가 있을 수 있다. 본 개시의 예시적 실시예에 따른 오프셋 레벨 보상부(320)는 메모리 장치의 온도에 대응하는 오프셋 레벨 보상 룩업 테이블(OL_COM_LUT)을 선택할 수 있고, 선택된 오프셋 레벨 보상 룩업 테이블(OL_COM_LUT)과 메모리 장치로부터 수신된 산포 판단 결과(DDR)를 비교함으로써 오프셋 레벨 보상 값들을 결정할 수 있다.
도 16c를 참조하면, 오프셋 레벨 보상 정보(OL_COM_INFO)는 메모리 영역에 대응하는 오프셋 레벨 보상 룩업 테이블(OL_COM_LUT)을 포함하는 오프셋 레벨 보상 룩업 테이블 셋을 포함할 수 있다. 제1 오프셋 레벨 보상 룩업 테이블(OL_COM_LUT_1) 내지 제l 오프셋 레벨 보상 룩업 테이블(OL_COM_LUT_l) 각각은 도 13에 개시된 오프셋 레벨 보상 룩업 테이블(OL_COM_LUT)일 수 있다.
메모리 셀 어레이(410)는 적어도 하나의 물리 메모리 페이지를 각각 포함하는 복수의 메모리 영역들(ZONE_1~ZONE_m)을 포함할 수 있다. 메모리 영역들(ZONE_1~ZONE_m) 각각은 도 8에 개시된 워드라인 그룹들(WLG_1~WLG_k)에 연결된 메모리 페이지들의 그룹과 동일할 수도 있고, 그와 상이하게 그룹화된 영역일 수 있다. 도 7에 개시된 문턱 전압 산포의 열화는 메모리 페이지가 포함된 메모리 영역에 따라 상이할 수 있다. 따라서 오프셋 레벨 보상부(320)가 오프셋 레벨 보상 값들을 결정할 때, 메모리 페이지가 속한 메모리 영역에 따라 오프셋 레벨 보상 룩업 테이블(OL_COM_LUT)을 달리 선택할 필요가 있을 수 있다. 본 개시의 예시적 실시예에 따른 오프셋 레벨 보상부(320)는 제1 메모리 페이지가 속한 메모리 영역(MEMORY_ZONE)에 대응하는 오프셋 레벨 보상 룩업 테이블(OL_COM_LUT)을 선택할 수 있고, 선택된 오프셋 레벨 보상 룩업 테이블(OL_COM_LUT)과 메모리 장치로부터 수신된 산포 판단 결과(DDR)를 비교함으로써 오프셋 레벨 보상 값들을 결정할 수 있다.
도 17은 본 개시의 예시적 실시예에 따른 메모리 장치의 독출 동작 시퀀스를 나타낸다. 도 17은 타겟 논리 메모리 페이지가 MSB 페이지인 것으로 설명되지만, 이는 설명의 편의를 위한 것일 뿐, 타겟 논리 메모리 페이지는 다른 유형의 논리 메모리 페이지일 수 있다.
메모리 장치는 MSB 페이지에 대한 독출 동작 시, MSB 페이지의 최상위 프로그램 상태인 제15 프로그램 상태(P15)의 문턱 전압 산포를 판단하여 산포 판단 정보를 메모리 컨트롤러에 송신할 수 있다. 예를 들어, 산포 판단 정보는 제15 프로그램 상태(P15)를 판별하기 위한 제15 독출 전압이 워드라인에 인가된 뒤 오프 된 셀들의 개수를 나타내는 오프 카운트일 수 있다. 메모리 컨트롤러는 수신된 산포 판단 정보를 기초로 오프셋 레벨 보상 값들을 결정할 수 있고, 오프셋 레벨 보상 값들을 기초로 오프셋 레벨을 정정할 수 있다.
MSB 페이지에 대한 독출 동작은, MSB 페이지의 최상위 프로그램 상태인 제15 프로그램 상태를 판별하는 단계(P15_READ) 및 MSB 페이지의 차 상위 프로그램 상태인 제12 프로그램 상태를 판별하는 단계(P12_READ)를 포함할 수 있다. 제15 프로그램 상태를 판별하는 단계 이후 제12 프로그램 상태를 판별하는 단계가 수행될 수 있다. 제12 프로그램 상태를 판별하는 단계는 오프 된 셀들의 개수를 카운트하는 단계와 동시에 수행될 수 있다. 파이프라인 방식으로, 제12 프로그램 상태의 판별과 오프 셀 카운트가 동시에 수행됨으로써 수행 시간이 절약될 수 있다.
도 18은 본 개시의 예시적 실시예에 따른 메모리 컨트롤러(300) 및 메모리 장치(400)를 나타낸다. 메모리 컨트롤러(300)에 관한 도 2와 중복되는 설명 및 메모리 장치(400)에 관한 도 3과 중복되는 설명은 생략되며, 도 2 및 도 3과의 차이점을 중심으로 설명한다.
메모리 장치(400)는 오프 카운트(OFF_COUNT)가 아닌 오프 카운트(OFF_COUNT)에 대응되는 모드 정보(MODE_INFO)를 산포 판단 결과(DDR)로서 메모리 컨트롤러(300)에 송신할 수 있다. 모드 정보(MODE_INFO)는 오프 카운트(OFF_COUNT)에 비해 간소화 된 정보를 포함할 수 있다. 이를 위해, 메모리 장치(400)의 제어 로직(450)은 모드 정보 생성기(454)를 포함할 수 있으며, 오프 카운트 매칭 정보(OFFCOUNT_MAT_INFO)를 저장할 수 있다. 오프 카운트 매칭 정보(OFFCOUNT_MAT_INFO)는 오프 카운트(OFF_COUNT)의 범위에 대응되는 모드 정보(MODE_INFO)를 포함하는 룩업 테이블을 포함할 수 있다. 모드 정보 생성기(454)는 셀 카운터(470)로부터 수신되는 오프 카운트(OFF_COUNT)와 오프 카운트 매칭 정보(OFFCOUNT_MAT_INFO)를 비교함으로써 모드 정보(MODE_INFO)를 생성할 수 있고, 생성된 모드 정보(MODE_INFO)를 산포 판단 결과(DDR)로서 메모리 컨트롤러(300)에 송신할 수 있다.
메모리 컨트롤러(300)에 저장된 오프셋 레벨 보상 정보(OL_COM_INFO)는 모드 정보(MODE_INFO)에 대응되는 오프셋 레벨 보상 값들(
Figure pat00033
OL_1~
Figure pat00034
OL_n)을 포함하는 오프셋 레벨 보상 룩업 테이블(OL_COM_LUT)을 포함할 수 있다. 메모리 컨트롤러(300)에 포함된 오프셋 레벨 보상부는 오프셋 레벨 보상 정보(OL_COM_INFO)에 포함된 오프셋 레벨 보상 룩업 테이블(OL_COM_LUT)과 메모리 장치로부터 수신된 모드 정보(MODE_INFO)를 비교함으로써 오프셋 레벨 보상 값들을 결정할 수 있다.
도 19는 본 개시의 예시적 실시예에 따른 SSD 시스템(1000)을 나타낸다.
SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터(signal connector)를 통해 호스트(1100)와 신호를 주고 받을 수 있으며, 전원 커넥터(power connector)를 통해 전원을 입력 받을 수 있다. SSD(1200)는 SSD 컨트롤러(1110), 보조 전원 장치(1220) 및 복수의 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 이 때, SSD(1200)는 도 1 내지 도 18에 도시된 실시예들을 이용하여 구현될 수 있다.
구체적으로 도 1 내지 도 18에 도시된 실시예들에 따라, SSD 컨트롤러(1210)는 오프셋 레벨 보상부(1212)를 포함할 수 있다. SSD 컨트롤러(1210)의 오프셋 레벨 보상부(1212)는 복수의 메모리 장치들(1230, 1240, 1250)로부터 수신되는 산포 판단 정보를 기반으로 오프셋 레벨 보상 값들을 결정할 수 있고, 결정된 오프셋 레벨 보상 값들을 기초로 오프셋 레벨 정보를 정정할 수 있다. 이후, SSD 컨트롤러(1210)는 정정된 오프셋 레벨 정보를 기초로 복수의 메모리 장치들(1230, 1240, 1250)을 제어할 수 있고, 복수의 메모리 장치들(1230, 1240, 1250)은 독출 전압을 조정하여 독출 동작을 수행할 수 있다. 이러한 동작들을 통해, 복수의 메모리 장치들(1230, 1240, 1250)의 독출 동작의 신뢰성을 높일 수 있으며, 독출 오류 발생으로 인한 시간 소모 및 속도 저하 문제를 방지할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 복수의 워드라인들 각각에 연결된 복수의 물리 메모리 페이지들을 포함하는 메모리 장치의 데이터 독출(read) 방법에 있어서,
    상기 복수의 물리 메모리 페이지들 중 제1 물리 메모리 페이지의 타겟 논리 메모리 페이지에 제1 독출 동작을 수행하는 제1 독출 구간에서, 상기 제1 물리 메모리 페이지에 포함된 메모리 셀들에 대해 상기 타겟 논리 메모리 페이지의 최상위 프로그램 상태의 문턱 전압 산포를 판단하는 단계;
    상기 문턱 전압 산포의 판단 결과를 나타내는 산포 판단 결과를 메모리 컨트롤러에 송신하는 단계; 및
    상기 산포 판단 결과를 기반으로 정정된 오프셋 레벨들을 수신하고, 상기 오프셋 레벨들을 이용해 독출 전압을 조정함으로써 상기 복수의 물리 메모리 페이지들 중 제2 물리 메모리 페이지에 제2 독출 동작을 수행하는 단계를 포함하는 메모리 장치의 데이터 독출 방법.
  2. 제1항에 있어서,
    상기 타겟 논리 메모리 페이지는,
    최하위 비트(Least Significant Bit; LSB) 페이지, 적어도 하나의 중간 비트(Central Significant Bit; CSB) 페이지 및 최상위 비트(Most Significant Bit; MSB) 페이지 중 하나를 포함하는 것을 특징으로 하는 메모리 장치의 데이터 독출 방법.
  3. 제1항에 있어서,
    상기 문턱 전압 산포를 판단하는 단계는,
    상기 최상위 프로그램 상태를 판별하기 위한 독출 전압을 상기 제1 물리 메모리 페이지에 연결된 제1 워드라인에 인가하는 단계; 및
    상기 제1 워드라인에 연결된 메모리 셀들 중 오프 된 셀들의 개수를 카운트하는 단계를 포함하고,
    상기 산포 판단 결과를 상기 메모리 컨트롤러에 송신하는 단계는,
    상기 오프 된 셀들의 개수를 나타내는 오프 카운트를 상기 산포 판단 결과로서 상기 메모리 컨트롤러에 송신하는 것을 특징으로 하는 메모리 장치의 데이터 독출 방법.
  4. 제3항에 있어서,
    상기 문턱 전압 산포를 판단하는 단계는,
    상기 타겟 논리 메모리 페이지의 차 상위 프로그램 상태를 판별하기 위한 독출 전압을 상기 제1 워드라인에 인가하는 단계를 더 포함하고,
    상기 오프 된 셀들의 개수를 카운트하는 단계는,
    상기 차 상위 프로그램 상태를 판별하기 위한 상기 독출 전압의 인가와 동시에 수행되는 것을 특징으로 하는 메모리 장치의 데이터 독출 방법.
  5. 복수의 워드라인들 각각에 연결된 복수의 물리 메모리 페이지들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러의 데이터 독출 제어 방법에 있어서,
    상기 메모리 장치가 상기 복수의 물리 메모리 페이지들 중 제1 물리 메모리 페이지의 타겟 논리 메모리 페이지에 대해 제1 독출 동작을 수행하도록 상기 메모리 장치를 제어하는 단계;
    상기 제1 물리 메모리 페이지에 포함된 메모리 셀들에 대한 상기 타겟 논리 메모리 페이지의 최상위 프로그램 상태의 문턱 전압의 산포 판단 결과를 상기 메모리 장치로부터 수신하는 단계;
    상기 수신된 산포 판단 결과를 기반으로 오프셋 레벨 보상 값들(offset level compensation values)을 결정하고, 상기 결정된 오프셋 레벨 보상 값들을 기초로 오프셋 레벨 정보를 업데이트 하는 단계; 및
    상기 업데이트 된 오프셋 레벨 정보를 기초로 상기 메모리 장치가 상기 복수의 물리 메모리 페이지들 중 제2 물리 메모리 페이지에 대해 제2 독출 동작을 수행하도록 상기 메모리 장치를 제어하는 단계를 포함하는 메모리 컨트롤러의 데이터 독출 제어 방법.
  6. 제5항에 있어서,
    상기 타겟 논리 메모리 페이지는,
    최하위 비트(Least Significant Bit; LSB) 페이지, 적어도 하나의 중간 비트(Central Significant Bit; CSB) 페이지 및 최상위 비트(Most Significant Bit; MSB) 페이지 중 하나를 포함하는 것을 특징으로 하는 메모리 컨트롤러의 데이터 독출 제어 방법.
  7. 제5항에 있어서,
    상기 복수의 워드라인들은 각각 적어도 하나의 워드라인을 포함하는 복수의 워드라인 그룹들로 그룹화되고,
    상기 오프셋 레벨 정보는,
    상기 워드라인 그룹들 각각에 대응되는 독출 전압의 오프셋 레벨들을 포함하는 오프셋 레벨 룩업 테이블을 포함하는 것을 특징으로 하는 메모리 컨트롤러의 데이터 독출 제어 방법.
  8. 제5항에 있어서,
    상기 산포 판단 결과를 상기 메모리 장치로부터 수신하는 단계는,
    상기 제1 물리 메모리 페이지에 연결된 제1 워드라인에 상기 타겟 논리 메모리 페이지의 상기 최상위 프로그램 상태를 판별하기 위한 독출 전압이 인가됨에 따라 상기 제1 물리 메모리 페이지에 포함된 메모리 셀들 중 오프 된 셀들의 개수를 상기 판단 결과로서 수신하는 것을 특징으로 하는 메모리 컨트롤러의 데이터 독출 제어 방법.
  9. 제5항에 있어서,
    상기 오프셋 레벨 정보를 업데이트 하는 단계는,
    산포 판단 결과에 대응되는 오프셋 레벨 보상 값들을 포함하는 오프셋 레벨 보상 룩업 테이블을 포함하는 오프셋 레벨 보상 정보를 이용해 오프셋 레벨 보상 값들을 결정하는 것을 특징으로 하는 메모리 컨트롤러의 데이터 독출 제어 방법.
  10. 제9항에 있어서,
    상기 오프셋 레벨 보상 정보는,
    메모리 페이지의 프로그램 및 소거 사이클 횟수의 구간 범위에 대응되는 복수의 오프셋 레벨 보상 룩업 테이블들을 포함하고,
    상기 오프셋 레벨 정보를 업데이트 하는 단계는,
    상기 복수의 오프셋 레벨 보상 룩업 테이블들 중 상기 제1 물리 메모리 페이지의 프로그램 및 소거 사이클 횟수에 대응되는 오프셋 레벨 보상 룩업 테이블을 선택하고, 상기 선택된 오프셋 레벨 보상 룩업 테이블을 이용해 상기 오프셋 레벨 보상 값들을 결정하는 것을 특징으로 하는 메모리 컨트롤러의 데이터 독출 제어 방법.
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