KR101429184B1 - 낸드 플래시 메모리 장치의 독출 전압 조정 방법 - Google Patents

낸드 플래시 메모리 장치의 독출 전압 조정 방법 Download PDF

Info

Publication number
KR101429184B1
KR101429184B1 KR20130109848A KR20130109848A KR101429184B1 KR 101429184 B1 KR101429184 B1 KR 101429184B1 KR 20130109848 A KR20130109848 A KR 20130109848A KR 20130109848 A KR20130109848 A KR 20130109848A KR 101429184 B1 KR101429184 B1 KR 101429184B1
Authority
KR
South Korea
Prior art keywords
voltage
threshold voltage
memory cells
page
read voltage
Prior art date
Application number
KR20130109848A
Other languages
English (en)
Inventor
한승현
황선모
Original Assignee
주식회사 디에이아이오
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 디에이아이오 filed Critical 주식회사 디에이아이오
Priority to KR20130109848A priority Critical patent/KR101429184B1/ko
Priority to PCT/KR2014/005727 priority patent/WO2015037817A1/ko
Priority to US15/021,210 priority patent/US9558816B2/en
Application granted granted Critical
Publication of KR101429184B1 publication Critical patent/KR101429184B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

낸드 플래시 메모리 장치의 독출 전압 조정 방법은 MSB 페이지의 페어드 페이지에 해당하는 LSB 페이지로부터 LSB 페이지 데이터를 독출하고, 제 1 테스트 독출 전압 및 제 3 테스트 독출 전압의 범위를 복수의 구간들로 분할하며, 제 1 테스트 독출 전압 및 제 3 테스트 독출 전압을 동시에 변경하여 MSB 페이지로부터 MSB 페이지 데이터를 독출하고, LSB 페이지 데이터와 MSB 페이지 데이터에 대한 비트 연산을 수행하며, 비트 연산의 결과를 이용하여 제 1 문턱 전압 상태 및 제 4 문턱 전압 상태에 해당하는 메모리 셀의 수를 카운트하고, 제 1 독출 전압은 및 제 3 독출 전압은 메모리 셀의 수의 변화량이 가장 적은 구간에 해당하는 전압으로 설정할 수 있다.

Description

낸드 플래시 메모리 장치의 독출 전압 조정 방법{METHOD OF ADJUSTING READ VOLTAGES FOR A NAND FLASH MEMORY DEVICE}
본 발명은 비휘발성 메모리 장치에 관한 것으로, 보다 상세하게는 낸드 플래시 메모리 장치의 독출 전압 조정 방법에 관한 것이다.
낸드 플래시 메모리는 플로팅 게이트에 전하를 주입하는 방식으로 데이터를 저장할 수 있으며 원할 때 데이터를 독출할 수 있는 집적 회로이다. 낸드 플래시 메모리는 복수의 메모리 셀들을 포함한다. 메모리 셀들 각각은 1-비트 데이터 또는 멀티-비트 데이터를 저장한다. 하나의 메모리 셀에 1-비트 데이터를 저장하는 SLC(Single Level Cell) 낸드 플래시 메모리의 경우, 메모리 셀은 2개의 문턱 전압 상태 중 어느 하나에 속하는 문턱 전압을 갖는다. 이에 반해서, 하나의 메모리 셀에 2-비트 데이터를 저장하는 MLC(Multi Level Cell) 낸드 플래시 메모리의 경우, 메모리 셀은 4개의 문턱 전압 상태 중 어느 하나에 속하는 문턱 전압을 갖는다. 또한, 하나의 메모리 셀에 3-비트 데이터를 저장하는 TLC(Triple Level Cell) 낸드 플래시 메모리의 경우에는, 메모리 셀이 8개의 문턱 전압 상태 중 어느 하나에 속하는 문턱 전압을 갖는다.
이와 같이, MLC 낸드 플래시 메모리는 하나의 메모리 셀에 저장할 수 있는 데이터가 SLC 낸드 플래시 메모리보다 많기 때문에 많은 양의 데이터를 저장할 수 있는 장점이 있다. 일반적으로, MLC 낸드 플래시 메모리는 SLC 낸드 플래시 메모리보다 칩 사이즈를 35% 줄이면서 생산비용은 40% 절감할 수 있다.
반면에, MLC 낸드 플래시 메모리는 하나의 메모리 셀에 멀티 비트 데이터를 저장하기 때문에, SLC 낸드 플래시 메모리에 비해 데이터의 읽기, 쓰기 및 삭제의 속도가 떨어진다. 일반적으로, MLC 낸드 플래시 메모리는 SLC 낸드 플래시 메모리에 비해 읽기 속도는 30%, 쓰기 속도는 75% 떨어진다. 또한, MLC 낸드 플래시 메모리의 삭제 속도는 SLC 낸드 플래시 메모리의 10분의 1 수준에 불과하다. 즉, 전체적인 성능에서 MLC 낸드 플래시 메모리는 SLC 낸드 플래시 메모리보다 60% 정도 떨어지는 것으로 알려져 있다. 하지만, MLC 낸드 플래시 메모리는 이러한 단점에도 불구하고 저렴한 비용이라는 장점이 있어 널리 사용되고 있다.
최근, 하나의 메모리 셀에 점점 더 많은 비트 수의 데이터를 저장하기 위한 MLC 낸드 플래시 메모리에서, 독출된 데이터의 신뢰성을 높이기 위해 독출 오류를 최소화하는 방법이 많이 연구되고 있다. 예를 들어, MLC 낸드 플래시 메모리에서 메모리 셀의 문턱 전압 분포는 시간이 흐름에 따라 전하 손실 및 전하 획득으로 인해서 점차적으로 넓어지기 때문에, 이러한 문턱 전압 분포의 변화는 독출 오류를 야기시키게 된다. 그러므로, 문턱 전압 분포의 변화에 따라 독출 전압을 조정할 필요가 있다.
본 발명의 일 목적은 낸드 플래시 메모리 장치에서 최적의 독출 전압을 검색하여 설정할 수 있는 낸드 플래시 메모리 장치의 독출 전압 조정 방법을 제공하는 것이다. 다만, 본 발명의 목적은 상기 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 낸드 플래시 메모리 장치의 독출 전압 조정 방법은 제 2 페이지의 페어드 페이지(paired page)에 해당하는 제 1 페이지로부터 제 1 페이지 데이터를 독출하는 단계, 제 1 테스트 독출 전압 및 제 3 테스트 독출 전압의 범위를 복수의 구간들로 분할하고, 상기 제 1 테스트 독출 전압 및 상기 제 3 테스트 독출 전압을 동시에 변경하여 상기 제 2 페이지로부터 제 2 페이지 데이터를 독출하는 단계, 상기 제 1 페이지 데이터와 상기 제 2 페이지 데이터에 대한 비트 연산을 수행하는 단계, 상기 비트 연산의 결과를 이용하여 제 1 문턱 전압 상태 및 제 4 문턱 전압 상태에 해당하는 메모리 셀의 수를 카운트하는 단계, 및 제 1 독출 전압은 상기 제 1 테스트 독출 전압의 범위 중 상기 제 1 문턱 전압 상태에 해당하는 상기 메모리 셀의 수의 변화량이 가장 적은 구간에 해당하는 전압으로 설정하고, 제 3 독출 전압은 상기 제 3 테스트 독출 전압의 범위 중 상기 제 4 문턱 전압 상태에 해당하는 상기 메모리 셀의 수의 변화량이 가장 적은 구간에 해당하는 전압으로 설정하는 단계를 포함할 수 있다.
일 실시예에 의하면, 상기 메모리 셀은 MLC(Multi Level Cell)일 수 있다.
일 실시예에 의하면, 상기 제 1 페이지는 LSB(Least Significant Bit) 페이지이고, 상기 제 2 페이지는 MSB(Most Significant Bit) 페이지일 수 있다.
일 실시예에 의하면, 상기 메모리 셀의 수의 변화량은 상기 비트 연산의 결과에 대한 1비트 카운트가 비교되어 계산될 수 있다.
일 실시예에 의하면, 상기 비트 연산은 [논리식 1]을 이용하여 수행될 수 있다.
[논리식 1]
THV1 = PD1 AND PD2
(단, THV1는 상기 제 1 문턱 전압 상태 값이고, PD1은 상기 제 1 페이지 데이터이며, PD2는 상기 제 2 페이지 데이터이다.)
일 실시예에 의하면, 상기 비트 연산은 [논리식 2]을 이용하여 수행될 수 있다.
[논리식 2]
THV4 = (PD1 XOR PD2) AND PD2
(단, THV4는 상기 제 4 문턱 전압 상태 값이고, PD1은 상기 제 1 페이지 데이터이며, PD2는 상기 제 2 페이지 데이터이다.)
일 실시예에 의하면, 상기 제 1 독출 전압 또는 상기 제 3 독출 전압은 상기 메모리 셀의 수의 변화량이 가장 적은 구간의 중앙값으로 설정될 수 있다.
일 실시예에 의하면, 상기 제 1 문턱 전압 상태 및 상기 제 4 문턱 전압에 해당하는 상기 메모리 셀의 수의 변화량이 가장 적은 구간은 이진 탐색(binary search) 방식으로 검색될 수 있다.
본 발명의 실시예들에 따른 낸드 플래시 메모리 장치의 독출 전압 조정 방법은 MSB 페이지에 대해 한번의 읽기 동작으로 제 1, 및 제 4 문턱 전압 상태에 있는 메모리 셀의 수를 동시에 카운트하고, 이를 기반으로 제 1, 및 제 3 독출 전압들의 변경 값을 동시에 알아낼 수 있으므로, 낸드 플래시 메모리의 읽기 성능을 향상 시킬 수 있다. 다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1a은 MLC 낸드 플래시 메모리 장치에 대한 메모리 셀 문턱 전압 분포의 일 예를 나타내는 도면이다.
도 1b은 MLC 낸드 플래시 메모리 장치에 대한 메모리 셀 문턱 전압 분포가 변형된 일 예를 나타내는 도면이다.
도 2a는 종래의 MLC 낸드 플래시 메모리 장치의 제 1 독출 전압을 조정하는 일 예를 나타내는 도면이다.
도 2b는 종래의 MLC 낸드 플래시 메모리 장치의 제 3 독출 전압을 조정하는 일 예를 나타내는 도면이다.
도 3은 본 발명의 실시예들에 따른 낸드 플래시 메모리 장치의 독출 전압 조정 방법을 나타내는 순서도이다.
도 4는 도 3의 독출 전압 조정 방법에 의하여 MLC 낸드 플래시 메모리 장치의 독출 전압이 조정되는 일 예를 나타내는 도면이다.
도 5a 및 도 5b는 도 3의 독출 전압 조정 방법에 의하여 독출 전압의 변화에 따른 메모리 셀의 수 변화가 계산되는 일 예를 나타내는 도면이다.
도 6은 본 발명의 실시예들에 따른 낸드 플래시 메모리 장치의 독출 전압 조정 방법을 나타내는 순서도이다.
도 7a 및 도 7b는 도 6의 독출 전압 조정 방법에 의하여 이진 탐색 방식으로 독출 전압이 설정되는 일 예를 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다. 설명의 편의를 위해 낸드 플래시 메모리 장치가 MLC 방식이고, 메모리 셀의 문턱 전압의 크기가 커짐에 따라 LSB, MSB 페이지 데이터가 11, 10, 00 및 01 로 프로그램 되는 것으로 가정한다.
도 1a은 MLC 낸드 플래시 메모리 장치에 대한 메모리 셀 문턱 전압 분포의 일 예를 나타내는 도면이고, 도 1b은 MLC 낸드 플래시 메모리 장치에 대한 메모리 셀 문턱 전압 분포가 변형된 일 예를 나타내는 도면이다.
도 1a를 참조하면, MLC 낸드 플래시 메모리 장치는 하나의 메모리 셀에 2-비트 데이터를 저장하며, 이 중 하위 비트를 LSB(Least Significant Bit), 상위 비트를 MSB(Most Significant Bit)라고 한다. MLC 낸드 플래시 메모리 장치의 메모리 셀은 문턱 전압의 크기가 커짐에 따라 제 1 문턱 전압 상태, 제 2 문턱 전압 상태, 제 3 문턱 전압 상태, 및 제 4 문턱 전압 상태의 4가지 상태를 나타낼 수 있고, 각각은 임의의 값이 프로그래밍이 될 수 있다. 예를 들어, MLC 낸드 플래시 메모리 장치의 메모리 셀은 문턱 전압의 크기에 따라 11, 10, 00 및 01 중 하나의 값을 나타낼 수 있다. 제 n 독출 전압(Rn)은 메모리 셀의 문턱 전압 크기에 따른 값을 읽기 위한 전압으로, MLC 낸드 플래시 메모리 장치의 경우 4가지 문턱 전압 상태를 구분하기 위해 전압의 크기가 커지는 순으로 제 1 독출 전압(R1), 제 2 독출 전압(R2) 및 제 3 독출 전압(R3)을 설정할 수 있다.
도 1b를 참조하면, MLC 낸드 플래시 메모리 장치에서 메모리 셀의 문턱 전압 분포는 전하 손실 및 전하 획득으로 인해서 점차적으로 넓어지는 특징이 있다. 즉, 메모리 셀에 쓰기와 지우기 작업이 반복되는 경우 산화막의 저항이 변함에 따라 문턱 전압 분포가 변형되고, 이러한 문턱 전압 분포의 확산으로 인하여 독출 오류가 발생하게 된다. 이러한 독출 오류가 발생하는 경우, ECC 오류 검출 정보를 통해 일정 비트까지의 오류는 스스로 정정할 수 있으므로, 독출 오류를 최소화 할 수 있도록 독출 전압의 조정이 필요하다. 독출 오류를 최소화할 수 있는 독출 전압을 설정하기 위해 메모리 셀의 수가 가장 적은 전압으로 설정할 수 있다. 다시 말하면, 누적된 메모리 셀의 수의 변화량이 가장 적은 전압으로 설정할 수 있다. 도 1b에서, 제 1 독출 전압(R1), 제 2 독출 전압(R2) 및 제 3 독출 전압(R3)은 누적된 메모리 셀의 수의 변화량이 가장 적은 전압인 누적된 메모리 셀의 수의 변화량의 그래프 기울기가 가장 작은 구간으로 설정될 수 있다.
도 2a는 종래의 MLC 낸드 플래시 메모리 장치의 제 1 독출 전압을 조정하는 일 예를 나타내는 도면이고, 도 2b는 종래의 MLC 낸드 플래시 메모리 장치의 제 3 독출 전압을 조정하는 일 예를 나타내는 도면이다.
도 2a 및 도 2b를 참조하면, LSB 페이지에 대해 읽기를 수행하는 경우, 제 2 독출 전압만으로 LSB 페이지 데이터를 구분할 수 있으므로 제 2 독출 전압만 독립적으로 조정이 가능하다. 반면에, MSB 페이지에 대해 읽기를 수행하는 경우, 제 1 독출 전압 및 제 3 독출 전압에 의해 MSB 페이지 데이터가 결정된다. 종래에는 제 1 독출 전압을 조정하는 경우, 제 3 독출 전압의 변화에 영향을 받지 않기 위해 제 3 독출 전압을 고정시키는 방법을 사용하였다. 마찬가지로, 종래에는 제 3 독출 전압을 조정하는 경우, 제 1 독출 전압의 변화에 영향을 받지 않기 위해 제 1 독출 전압을 고정시키는 방법을 사용하였다. 이와 같이, MSB 페이지의 경우, 제 1 독출 전압의 조정 및 제 3 독출 전압의 조정이 필요하므로, MSB 페이지에 대해 읽는 동작을 2번 반복해서 수행하는 문제점이 존재한다.
도 3은 본 발명의 실시예들에 따른 낸드 플래시 메모리 장치의 독출 전압 조정 방법을 나타내는 순서도이다.
도 3을 참조하면, MSB 페이지 데이터에 대해 독출 오류가 발생하는 경우 제 1 독출 전압 및 제 3 독출 전압을 동시에 조정함으로써 앞서 언급한 MSB 페이지에 대해 읽는 동작을 반복해서 수행하는 문제점을 해결할 수 있다. 도 3의 독출 전압 조정 방법은 MSB 페이지의 페어드 페이지(paired page)에 해당하는 LSB 페이지로부터 LSB 페이지 데이터를 독출(S110)하고, 제 1 테스트 독출 전압 및 제 3 테스트 독출 전압을 동시에 변경(S120)할 수 있다. 이후, 도 3의 독출 전압 조정 방법은 제 1 테스트 독출 전압 및 제 3 테스트 독출 전압을 이용하여 MSB 페이지 데이터를 독출(S130)할 수 있다. 다음, 도 3의 독출 전압 조정 방법은 LSB 페이지 데이터와 MSB 페이지 데이터에 대해 비트 연산을 수행(S140)하여 제 1 문턱 전압 상태 및 제 4 문턱 전압 상태에 해당하는 메모리 셀의 수를 카운트(S150)할 수 있다. 도 3의 독출 전압 조정 방법은 상기 테스트 독출 전압에 따른 메모리 셀의 수를 계산하는 단계(S120 내지 S150)들를 반복적으로 수행하여, 복수의 구간들의 제 1 문턱 전압 상태 및 제 4 문턱 전압 상태에 해당하는 메모리 셀의 수의 변화량을 각각 카운트하고, 제 1 독출 전압 및 제 3 독출 전압을 메모리 셀의 수의 변화량이 가장 적은 구간에 해당하는 전압으로 설정(S170)할 수 있다. 여기서, 페어드 페이지는 서로 짝을 이루는 페이지를 의미하며, 한 쌍의 페이드 페이지는 멀티-비트 데이터를 저장하는 메모리 셀들의 데이터를 저장할 수 있다. 제 n 테스트 독출 전압은 제 n 독출 전압을 조정하기 위해 임시적으로 사용하는 독출 전압을 의미한다.
구체적으로, 도 3의 독출 전압 조정 방법은 MSB 페이지 데이터를 읽는데 있어서 필요한 제 1 독출 전압 및 제 3 독출 전압을 조정하기 위해 MSB 페이지의 페어드 페이지에 해당하는 LSB 페이지로부터 LSB 페이지 데이터를 독출(S110)할 수 있다. 도 3의 독출 전압 조정 방법은 제 1 테스트 독출 전압 및 제 3 테스트 독출 전압의 범위를 복수의 구간들로 분할하고, 제 1 테스트 독출 전압 및 제 3 테스트 독출 전압을 동시에 변경(S120)할 수 있다. 도 3의 독출 전압 조정 방법은 변경된 제 1 테스트 독출 전압 및 제 3 테스트 독출 전압을 이용하여 MSB 페이지로부터 MSB 페이지 데이터를 독출(S130)할 수 있다. 도 3의 독출 전압 조정 방법은 LSB 페이지 데이터와 MSB 페이지 데이터에 대해 비트 연산을 수행(S140)하여 제 1 문턱 전압 상태 및 제 4 문턱 전압 상태에 해당하는 메모리 셀의 수를 카운트(S150)할 수 있다. 도 3의 독출 전압 조정 방법은 메모리 셀의 수를 카운트 할 지점이 더 존재하지 여부를 판단(S160)하여 더 존재하는 경우에는 제 1 테스트 독출 전압 및 제 3 테스트 독출 전압을 다음 값으로 동시에 변경하고 동일한 과정을 반복 수행함으로써 각 지점에서 카운트한 제 1 문턱 전압 상태 및 제 4 문턱 전압 상태에 해당하는 메모리 셀의 수를 카운트할 수 있다. 이와 같이, 도 3의 독출 전압 조정 방법은 LSB 페이지 데이터와 MSB 페이지 데이터에 대해 비트 연산을 수행함으로써 제 1 독출 전압 및 제 3 독출 전압을 동시에 조정하여도 각 지점의 제 1 문턱 전압 상태 및 제 4 문턱 전압 상태에 해당하는 메모리 셀의 수와 그 변화량을 확인할 수 있다. 도 3의 독출 전압 조정 방법은 제 1 독출 전압을 제 1 테스트 독출 전압의 범위 중 제 1 문턱 전압 상태에 해당하는 메모리 셀의 수의 변화량이 가장 적은 구간에 해당하는 전압으로 설정하고, 제 3 독출 전압을 제 3 테스트 독출 전압의 범위 중 제 4 문턱 전압 상태에 해당하는 메모리 셀의 수의 변화량이 가장 적은 구간에 해당하는 전압으로 설정(S170)함으로써, 독출 오류를 최소화할 수 있는 전압으로 낸드 플래시 메모리 장치의 독출 전압을 조정할 수 있다. 일 실시예에서, 제 1 독출 전압 또는 제 3 독출 전압은 메모리 셀의 수의 변화량이 가장 적은 구간의 중앙값으로 설정될 수 있다.
도 4는 도 3의 독출 전압 조정 방법에 의하여 MLC 낸드 플래시 메모리 장치의 독출 전압이 조정되는 일 예를 나타내는 도면이다.
도 4를 참조하면, 제 1 테스트 독출 전압의 범위 및 제 3 테스트 독출 전압의 범위를 복수의 구간들로 나눌 수 있다. 각 구간에서 메모리 셀의 변화량을 계산하기 위해 제 1 테스트 독출 전압과 제 3 테스트 독출 전압을 동시에 변경할 수 있다. 일 실시예에서, 제 1 테스트 독출 전압 및 제 3 테스트 독출 전압이 높은 전압으로부터 낮은 전압 순으로 변경될 수 있다. 제 1 테스트 독출 전압 및 제 3 테스트 독출 전압이 높은 전압으로부터 낮은 전압 순으로 변경되는 것은 리텐션 특성을 고려한 것이나, 제 1 테스트 독출 전압 및 제 3 테스트 독출 전압이 낮은 전압으로부터 높은 전압 순으로 변경되는 것도 가능하다.
MLC 낸드 플래시 메모리 장치의 독출 전압을 조정하기 위해, 제 1 테스트 독출 전압은 제 1 테스트 독출 전압의 범위 중 가장 높은 독출 전압으로 변경하고, 동시에 제 3 테스트 독출 전압은 제 3 테스트 독출 전압의 범위 중 가장 높은 독출 전압으로 변경할 수 있다. 설정된 제 1 테스트 독출 전압 및 제 3 테스트 독출 전압을 이용하여 MSB 페이지 데이터를 독출하고, LSB 페이지 데이터와 MSB 페이지 데이터에 대해 비트 연산을 수행하여 메모리 셀의 수를 카운트할 수 있다. 제 1 테스트 독출 전압 및 제 3 테스트 독출 전압을 각각 그 다음으로 높은 전압으로 설정하고, MSB 페이지 데이터를 독출하여 LSB 페이지 데이터와 MSB 페이지 데이터에 대해 비트 연산을 수행하여 메모리 셀의 수를 카운트할 수 있다. 이전 비트 연산의 결과와 새로운 비트 연산의 결과를 비교하여 제 1 문턱 전압 상태 및 제 4 문턱 전압 상태에 해당하는 메모리 셀의 수의 변화량을 계산할 수 있다. 제 1 테스트 독출 전압 또는 및 제 3 테스트 독출 전압의 범위 중 가장 낮은 독출 전압에 도달할 때까지 위 과정을 반복 수행함으로써 메모리 셀의 수의 변화량이 가장 적은 구간을 검색할 수 있다.
도 5a 및 도 5b는 도 3의 독출 전압 조정 방법에 의하여 독출 전압의 변화에 따른 메모리 셀의 수 변화가 계산되는 일 예를 나타내는 도면이다.
도 5a를 참조하면, 도 3의 독출 전압 조정 방법은 LSB 페이지 데이터(110011...)를 독출하고, 제 1 테스트 독출 전압(V1-1) 및 제 3 테스트 독출 전압(V3-1)을 변경할 수 있다. 제 1 테스트 독출 전압(V1-1) 및 제 3 테스트 독출 전압(V3-1)을 이용하여 MSB 페이지 데이터(111001...)를 독출할 수 있다. LSB 페이지 데이터와 MSB 페이지 데이터에 대해 비트 연산을 수행할 수 있다. 일 실시예에서, 비트 연산으로 [논리식 1] 및 [논리식 2]가 사용될 수 있다.
[논리식 1]
THV1 = PD1 AND PD2
(단, THV1는 제 1 문턱 전압 상태 값이고, PD1은 LSB 페이지 데이터이며, PD2는 MSB 페이지 데이터이다.)
[논리식 2]
THV4 = (PD1 XOR PD2) AND PD2
(단, THV4는 제 4 문턱 전압 상태 값이고, PD1은 LSB 페이지 데이터이며, PD2는 MSB 페이지 데이터이다.)
따라서, 제 1 문턱 전압 상태 값이 [논리식 1]에 의해 '(110011...) AND (111001...) = (110001...)'으로 계산될 수 있다. 제 1 문턱 전압 상태 값으로 제 1 문턱 전압에 해당하는 메모리 셀들(C1, C2, C6, ...)을 확인할 수 있다. 마찬가지로, 제 4 문턱 전압 상태 값이 [논리식 2]에 의해 '((110011...) XOR (111001...)) AND (111001...) = (001000...)'으로 계산될 수 있다. 제 4 문턱 전압 상태 값으로 제 4 문턱 전압에 해당하는 메모리 셀들(C3, ...)이 확인될 수 있다.
도 5b를 참조하면, V1-1과 V1-2 사이의 구간에 속하는 메모리 셀의 수를 계산하기 위해, 제 1 테스트 독출 전압(V1-2)을 변경하고, V3-1과 V3-2 사이의 구간에 속하는 메모리 셀의 수를 계산하기 위해 제 3 테스트 독출 전압(V3-2)을 변경할 수 있다. 제 1 테스트 독출 전압(V1-2) 및 제 3 테스트 독출 전압(V3-2)을 이용하여 MSB 페이지 데이터(011100...)를 독출할 수 있다. 제 1 문턱 전압 상태 값이 [논리식 1]에 의해 '(110011...) AND (011100...) = (010000...)'으로 계산될 수 있다. 제 1 문턱 전압 상태 값으로 제 1 문턱 전압에 해당하는 메모리 셀들(C2, ...)을 확인할 수 있다. 마찬가지로, 제 2 문턱 전압 상태 값이 [논리식 2]에 의해 '((110011...) XOR (011100...)) AND (011100...) = (001100...)'으로 계산될 수 있다. 제 4 문턱 전압 상태 값으로 제 4 문턱 전압에 해당하는 메모리 셀들 (C3, C4, ...)이 확인될 수 있다.
상기에서 제 1 문턱 전압 상태 값은 (110001...)에서 (010000...)으로 변경되었으므로, V1-1과 V1-2 사이의 구간에 해당하는 메모리 셀들(C1, C6, ...)을 확인할 수 있다. 또한, 제 4 문턱 전압 상태 값은 (001000...)에서 (001100...)으로 변경되었으므로, V3-1과 V3-2 사이의 구간에 해당하는 메모리 셀들(C4, ...)을 확인할 수 있다. 이와 같이, 비트 연산에 의해 계산된 제 1 문턱 전압 상태 값과 제 4 문턱 전압 상태 값을 통해 각 구간에 속하는 메모리 셀의 변화를 확인할 수 있다. 일 실시예에서, 메모리 셀의 수의 변화량은 비트 연산의 결과에 대한 1비트 카운트가 비교되어 카운트 될 수 있다. 상기 예에서 앞의 6개의 메모리 셀만 고려하는 경우, 제 1 문턱 전압 상태 값에 대한 1비트 카운트는 3에서 1로 변경되어 2개의 메모리 셀이 V1-1과 V1-2 사이의 구간에 속하여 메모리 셀의 수의 변화량이 2인 것을 확인할 수 있고, 제 4 문턱 전압 상태 값에 대한 1비트 카운트는 1에서 2로 변경되어 1개의 메모리 셀이 V3-1과 V3-2 사이의 구간에 속하여 메모리 셀의 수의 변화량이 1인 것을 확인할 수 있다. 이와 같이, 1비트 카운트 값을 이용하여 각 구간에서 메모리 셀의 변화량을 계산함으로써, 효율적으로 낸드 플래시 메모리 장치의 독출 전압을 조정할 수 있다.
도 6은 본 발명의 실시예들에 따른 낸드 플래시 메모리 장치의 독출 전압 조정 방법을 나타내는 순서도이다.
도 6을 참조하면, 제 1 문턱 전압 상태 및 제 4 문턱 전압에 해당하는 메모리 셀의 수의 변화량이 가장 적은 구간은 이진 탐색(binary search) 방식으로 검색될 수 있다.
구체적으로, 테스트 독출 전압의 범위를 일정한 크기의 복수의 구간들로 나누고, 메모리 셀의 수의 변화량이 가장 적은 구간을 검색한 후, 제 1 독출 전압 또는 제 3 독출 전압을 더 세부적으로 설정하기 위해 이진 탐색 방식을 사용하거나 또는 테스트 독출 전압의 범위 전체에 대하여 이진 탐색 방식을 사용하여 메모리 셀의 수의 변화량이 가장 적은 구간을 검색할 수 있다. 도 6의 독출 전압 조정 방법은 검색 범위를 제 1 구간 및 제 2 구간으로 분할(S171)하고, 제 1 구간 또는 제 2 구간 중 메모리 셀의 수의 변화량이 적은 구간을 선택(S172)하며, 메모리 셀의 수의 변화량이 가장 적은 전압이 검색되었는지 여부를 확인(S173)할 수 있다. 이 때, 메모리 셀의 수의 변화량이 가장 적은 전압이 검색되지 않은 경우에는 선택된 구간을 검색 범위로 지정(S174)하여 상기 단계들(S171, S172)을 반복적으로 수행할 수 있다. 반면에, 메모리 셀의 수의 변화량이 가장 적은 전압이 검색된 경우, 해당 전압으로 제 1 독출 전압 또는 제 3 독출 전압을 설정(S175)할 수 있다.
이와 같이, 이진 탐색 방식을 사용하여 최적의 독출 전압을 검색하는 경우 순차적으로 검색하는 경우에 비해 더 빠른 속도로 검색할 수 있다. 점근 표기법으로 표현하면, 순차탐색을 사용하는 경우에는 O(n), 이진 탐색 방식을 사용하는 경우에는 O(logn)이므로 검색 범위가 넓고, 독출 전압 설정이 세밀할수록 더 큰 효과를 기대할 수 있다.
도 7a 및 도 7b는 도 6의 독출 전압 조정 방법에 의하여 이진 탐색 방식으로 독출 전압이 설정되는 일 예를 나타내는 도면이다.
도 7a를 참조하면, 도 6의 독출 전압 조정 방법에 의해, 테스트 독출 전압의 범위를 일정한 크기의 복수의 구간들로 나누고, 메모리 셀의 수의 변화량이 가장 적은 구간을 검색하여 V2와 V3 사이의 구간이 검색될 수 있다.
도 7b를 참조하면, 제 1 독출 전압 또는 제 3 독출 전압을 더 세부적으로 설정하기 위해 메모리 셀의 수의 변화량이 가장 적은 구간(A)의 중심을 기준으로 제 1 구간(B1) 및 제 2 구간(B2)으로 분할되고, 제 1 구간(B1) 또는 제 2 구간(B2) 중 메모리 셀의 수의 변화량이 적은 구간(B1)이 선택될 수 있다. 또한, 선택된 구간(B1)의 중심을 기준으로 제 1 구간(C1) 및 제 2 구간(C2)으로 분할되고, 제 1 구간(C1) 또는 제 2 구간(C2) 중 메모리 셀의 변화량이 적은 구간(C2)이 선택될 수 있다. 이를 반복 수행함으로써 독출 오류를 최소화 할 수 있는 제 1 독출 전압 또는 제 3 독출 전압이 설정될 수 있다. 상기에서는 테스트 독출 전압의 범위를 일정한 크기의 복수의 구간들로 나누어 메모리 셀의 수의 변화량이 가장 적은 구간을 검색한 후 이진 탐색 방식을 사용하였지만, 테스트 독출 전압의 범위 전체에 대해서도 이진 탐색 방식을 사용할 수 있다.
이상, 본 발명의 실시예들에 따른 낸드 플래시 메모리 장치의 독출 전압 조정 방법에 대하여 도면을 참조하여 설명하였지만, 상기 설명은 예시적인 것으로서 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다. 예를 들어, 상기에서는 낸드 플래시 메모리 장치가 MLC 방식인 것으로 설명하였으나, 이에 한정되지 않고 하나의 메모리 셀에 3-비트 데이터를 저장하는 TLC 등에도 적용할 수 있다. 또한, 상기에서 MLC 낸드 플래시 메모리 장치의 메모리 셀은 문턱 전압의 크기가 커짐에 따라 11, 10, 00 및 01로 프로그램 되었지만, 낸드 플래시 메모리 장치는 메모리 셀의 문턱 전압의 크기에 따라 다양한 방식으로 프로그래밍될 수 있다.
본 발명은 멀티-비트 저장 방식의 낸드 플래시 메모리 장치를 구비하는 모든 스토리지 시스템에 적용될 수 있다. 예를 들어, 본 발명은 솔리드 스테이트 드라이브(SSD), 시큐어 디지털 카드(SDCARD), 유니버셜 플래시 스토리지(UFS), 임베디드 멀티미디어 카드(EMMC), CF 카드, 메모리 스틱, XD 픽쳐 카드 등에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (8)

  1. 제 2 페이지의 페어드 페이지(paired page)에 해당하는 제 1 페이지로부터 제 1 페이지 데이터를 독출하는 단계;
    제 1 테스트 독출 전압 및 제 3 테스트 독출 전압의 범위를 복수의 구간들로 분할하고, 상기 제 1 테스트 독출 전압 및 상기 제 3 테스트 독출 전압을 동시에 변경하여 상기 제 2 페이지로부터 제 2 페이지 데이터를 독출하는 단계;
    상기 제 1 페이지 데이터와 상기 제 2 페이지 데이터에 대한 비트 연산을 수행하는 단계;
    상기 비트 연산의 결과를 이용하여 제 1 문턱 전압 상태 및 제 4 문턱 전압 상태에 해당하는 메모리 셀의 수를 카운트하는 단계; 및
    제 1 독출 전압은 상기 제 1 테스트 독출 전압의 범위 중 상기 제 1 문턱 전압 상태에 해당하는 상기 메모리 셀의 수의 변화량이 가장 적은 구간에 해당하는 전압으로 설정하고, 제 3 독출 전압은 상기 제 3 테스트 독출 전압의 범위 중 상기 제 4 문턱 전압 상태에 해당하는 상기 메모리 셀의 수의 변화량이 가장 적은 구간에 해당하는 전압으로 설정하는 단계를 포함하는 낸드 플래시 메모리 장치의 독출 전압 조정 방법.
  2. 제 1 항에 있어서, 상기 메모리 셀은 MLC(Multi Level Cell)인 것을 특징으로 하는 낸드 플래시 메모리 장치의 독출 전압 조정 방법.
  3. 제 2 항에 있어서, 상기 제 1 페이지는 LSB(Least Significant Bit) 페이지이고, 상기 제 2 페이지는 MSB(Most Significant Bit) 페이지인 것을 특징으로 하는 낸드 플래시 메모리 장치의 독출 전압 조정 방법.
  4. 제 1 항에 있어서, 상기 메모리 셀의 수의 변화량은 상기 비트 연산의 결과에 대한 1비트 카운트가 비교되어 계산되는 것을 특징으로 하는 낸드 플래시 메모리 장치의 독출 전압 조정 방법.
  5. 제 1 항에 있어서, 상기 비트 연산은 [논리식 1]을 이용하여 수행되는 것을 특징으로 하는 낸드 플래시 메모리 장치의 독출 전압 조정 방법.
    [논리식 1]
    THV1 = PD1 AND PD2
    (단, THV1는 상기 제 1 문턱 전압 상태 값이고, PD1은 상기 제 1 페이지 데이터이며, PD2는 상기 제 2 페이지 데이터이다.)
  6. 제 1 항에 있어서, 상기 비트 연산은 [논리식 2]을 이용하여 수행되는 것을 특징으로 하는 낸드 플래시 메모리 장치의 독출 전압 조정 방법.
    [논리식 2]
    THV4 = (PD1 XOR PD2) AND PD2
    (단, THV4는 상기 제 4 문턱 전압 상태 값이고, PD1은 상기 제 1 페이지 데이터이며, PD2는 상기 제 2 페이지 데이터이다.)
  7. 제 1 항에 있어서, 상기 제 1 독출 전압 또는 상기 제 3 독출 전압은 상기 메모리 셀의 수의 변화량이 가장 적은 구간의 중앙값으로 설정되는 것을 특징으로 하는 낸드 플래시 메모리 장치의 독출 전압 조정 방법.
  8. 제 1 항에 있어서, 상기 제 1 문턱 전압 상태 및 상기 제 4 문턱 전압에 해당하는 상기 메모리 셀의 수의 변화량이 가장 적은 구간은 이진 탐색(binary search) 방식으로 검색되는 것을 특징으로 하는 낸드 플래시 메모리 장치의 독출 전압 조정 방법.
KR20130109848A 2013-09-12 2013-09-12 낸드 플래시 메모리 장치의 독출 전압 조정 방법 KR101429184B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR20130109848A KR101429184B1 (ko) 2013-09-12 2013-09-12 낸드 플래시 메모리 장치의 독출 전압 조정 방법
PCT/KR2014/005727 WO2015037817A1 (ko) 2013-09-12 2014-06-27 낸드 플래시 메모리 장치의 독출 전압 조정 방법
US15/021,210 US9558816B2 (en) 2013-09-12 2014-06-27 Method for regulating reading voltage of NAND flash memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20130109848A KR101429184B1 (ko) 2013-09-12 2013-09-12 낸드 플래시 메모리 장치의 독출 전압 조정 방법

Publications (1)

Publication Number Publication Date
KR101429184B1 true KR101429184B1 (ko) 2014-08-12

Family

ID=51750212

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20130109848A KR101429184B1 (ko) 2013-09-12 2013-09-12 낸드 플래시 메모리 장치의 독출 전압 조정 방법

Country Status (3)

Country Link
US (1) US9558816B2 (ko)
KR (1) KR101429184B1 (ko)
WO (1) WO2015037817A1 (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9269448B2 (en) * 2012-01-27 2016-02-23 Sk Hynix Memory Solutions Inc. Generating soft read values using multiple reads and/or bins
US10180876B2 (en) * 2015-08-04 2019-01-15 Toshiba Memory Corporation Memory controller and semiconductor memory device
KR102500616B1 (ko) * 2016-02-26 2023-02-17 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR102589259B1 (ko) * 2016-06-20 2023-10-12 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
US10289484B2 (en) * 2016-09-16 2019-05-14 Micron Technology, Inc. Apparatuses and methods for generating probabilistic information with current integration sensing
TWI614756B (zh) 2017-02-08 2018-02-11 群聯電子股份有限公司 讀取電壓追蹤方法、記憶體儲存裝置及記憶體控制電路單元
CN108428467B (zh) * 2017-02-15 2021-01-12 群联电子股份有限公司 读取电压追踪方法、存储器储存装置及控制电路单元
CN108461107B (zh) * 2017-02-21 2021-09-28 北京忆恒创源科技股份有限公司 读阈值跟踪方法与装置
KR102302187B1 (ko) 2017-03-13 2021-09-14 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법 및 비휘발성 메모리 장치
US11237908B2 (en) 2017-03-29 2022-02-01 SK Hynix Inc. Memory system and operating method thereof
KR102386703B1 (ko) * 2017-09-13 2022-04-14 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
US10381090B2 (en) * 2017-03-31 2019-08-13 Samsung Electronics Co., Ltd. Operation method of nonvolatile memory device and storage device
US10229749B2 (en) 2017-03-31 2019-03-12 Samsung Electronics Co., Ltd. Nonvolatile memory storage system
US10366763B2 (en) 2017-10-31 2019-07-30 Micron Technology, Inc. Block read count voltage adjustment
KR102392056B1 (ko) 2017-12-27 2022-04-28 삼성전자주식회사 메모리 장치의 데이터 독출 방법, 메모리 컨트롤러의 제어 방법 및 이들을 포함하는 저장 장치
JP2020047339A (ja) * 2018-09-18 2020-03-26 キオクシア株式会社 メモリシステム
US11238942B2 (en) 2018-09-21 2022-02-01 Samsung Electronics Co., Ltd. Nonvolatile memory devices
KR102658792B1 (ko) 2018-09-21 2024-04-18 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
US11048571B2 (en) 2018-12-12 2021-06-29 International Business Machines Corporation Selectively performing multi-plane read operations in non-volatile memory
US11049582B1 (en) * 2020-05-07 2021-06-29 Micron Technology, Inc. Detection of an incorrectly located read voltage

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090000463A (ko) * 2007-06-28 2009-01-07 삼성전자주식회사 읽기 전압을 최적화할 수 있는 플래시 메모리 장치 및그것의 독출 전압 설정 방법
KR20110116473A (ko) * 2010-04-19 2011-10-26 주식회사 하이닉스반도체 반도체 메모리 장치의 동작 방법
KR20130030099A (ko) * 2011-09-16 2013-03-26 삼성전자주식회사 플래시 메모리 시스템 및 플래시 메모리 시스템의 독출 방법
KR20130087092A (ko) * 2012-01-27 2013-08-06 삼성전자주식회사 메모리 컨트롤러의 동작 방법 및 상기 메모리 컨트롤러를 포함하는 메모리 시스템

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8467249B2 (en) * 2010-07-06 2013-06-18 Densbits Technologies Ltd. Systems and methods for storing, retrieving, and adjusting read thresholds in flash memory storage system
KR20130049543A (ko) * 2011-11-04 2013-05-14 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 불휘발성 메모리 장치를 제어하는 제어 방법
US8792281B2 (en) * 2012-08-21 2014-07-29 Apple Inc. Read threshold estimation in analog memory cells using simultaneous multi-voltage sense

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090000463A (ko) * 2007-06-28 2009-01-07 삼성전자주식회사 읽기 전압을 최적화할 수 있는 플래시 메모리 장치 및그것의 독출 전압 설정 방법
KR20110116473A (ko) * 2010-04-19 2011-10-26 주식회사 하이닉스반도체 반도체 메모리 장치의 동작 방법
KR20130030099A (ko) * 2011-09-16 2013-03-26 삼성전자주식회사 플래시 메모리 시스템 및 플래시 메모리 시스템의 독출 방법
KR20130087092A (ko) * 2012-01-27 2013-08-06 삼성전자주식회사 메모리 컨트롤러의 동작 방법 및 상기 메모리 컨트롤러를 포함하는 메모리 시스템

Also Published As

Publication number Publication date
US9558816B2 (en) 2017-01-31
WO2015037817A1 (ko) 2015-03-19
US20160225440A1 (en) 2016-08-04

Similar Documents

Publication Publication Date Title
KR101429184B1 (ko) 낸드 플래시 메모리 장치의 독출 전압 조정 방법
CN111052245B (zh) 确定存储器单元的数据状态
KR101678909B1 (ko) 플래시 메모리 시스템 및 그것의 소거 리프레쉬 방법
US9244763B1 (en) System and method for updating a reading threshold voltage based on symbol transition information
US9036412B2 (en) Memory device and method of determining read voltage of memory device
KR101378349B1 (ko) 메모리 장치 및 메모리 데이터 읽기 방법
CN107785051B (zh) 半导体存储装置
US9159437B2 (en) Device and method for resolving an LM flag issue
KR101414494B1 (ko) 메모리 장치 및 메모리 데이터 읽기 방법
KR20110092091A (ko) 플래시 메모리 장치 및 그것의 읽기 방법
EP2776929A1 (en) Soft information generation for memory systems
US9665426B2 (en) Semiconductor device and reading method
US9594615B2 (en) Estimating flash quality using selective error emphasis
US9799401B2 (en) Incremental step pulse programming
US20160078966A1 (en) Method of performing wear management in non-volatile memory devices
CN111354402A (zh) 用于艰苦装置条件的动态存储器编程电压阶跃
US20230386570A1 (en) Methods of configuring a memory
US10628247B2 (en) Flash memory testing according to error type pattern
US9053011B2 (en) Selective protection of lower page data during upper page write
CN111951873B (zh) 用于校准存储器单元数据状态的感测的设备及方法
KR101437103B1 (ko) 메모리 장치 및 메모리 데이터 읽기 방법
KR101005133B1 (ko) 불휘발성 메모리 소자 및 이의 동작 방법
KR20100086193A (ko) 반도체 메모리 소자의 독출 방법
JP2013045428A (ja) メモリ装置およびメモリ装置の制御方法
CN118072777A (zh) 使用部分块处置的功率损耗错误检测

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170726

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180801

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190801

Year of fee payment: 6