CN111052245B - 确定存储器单元的数据状态 - Google Patents

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Abstract

操作存储器的方法包含：针对多个存储器单元中的每一存储器单元确定相应原始数据值；确定具有每一原始数据值作为其相应原始数据值的所述多个存储器单元的第一子组的存储器单元的数目；响应于针对每一原始数据值而确定的所述多个存储器单元的所述第一子组的存储器单元的所述数目而确定表示每一对邻近数据状态之间的转变的相应原始数据值；及针对所述多个存储器单元的第二子组的每一存储器单元，响应于其相应原始数据值且响应于表示邻近数据状态之间的所述转变的所述所确定原始数据值而确定所述多个数据状态中的相应数据状态。

Description

确定存储器单元的数据状态
技术领域
本发明一般来说涉及存储器，且特定来说，在一或多个实施例中，本发明涉及用于确定存储器单元的数据状态的方法及设备。
背景技术
存储器装置通常经提供作为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(RAM)、静态随机存取存储器(SRAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。
快闪存储器已发展成用于宽广范围的电子应用的非易失性存储器的普遍来源。快闪存储器通常使用允许高存储器密度、高可靠性及低电力消耗的单晶体管存储器单元。通过电荷存储结构(例如，浮动栅极或电荷陷阱)的编程(其通常称为写入)或其它物理现象(例如，相变或极化)，存储器单元的阈值电压的改变决定每一存储器单元的数据状态(例如，数据值)。快闪存储器及其它非易失性存储器的常见用途包含：个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、运载工具、无线装置、移动电话及可抽换式存储器模块，且非易失性存储器的用途不断扩大。
NAND快闪存储器为常见类型的快闪存储器装置，即所谓的其中布置基本存储器单元配置的逻辑形式。通常，NAND快闪存储器的存储器单元阵列经布置使得阵列的行的每一存储器单元的控制栅极被连接在一起以形成存取线，例如字线。阵列的列包含在一对选择栅极(例如，源极选择晶体管及漏极选择晶体管)之间串联连接在一起的存储器单元串(通常称为NAND串)。每一源极选择晶体管可连接到源极，而每一漏极选择晶体管可连接到数据线，例如列位线。在存储器单元串与源极之间及/或在存储器单元串与数据线之间使用多于一个选择栅极的变化形式为已知的。
在编程存储器中，存储器单元通常可编程为通常称为单电平单元(SLC)或多电平单元(MLC)的存储器单元。SLC可使用单个存储器单元来表示数据的一个数字(例如，位)。举例来说，在SLC中，2.5V的Vt可指示经编程存储器单元(例如，表示逻辑0)，而-0.5V的Vt可指示经擦除单元(例如，表示逻辑1)。MLC使用多于两个Vt范围，其中每一Vt范围指示不同数据状态。多电平单元可通过将位型式指派给特定Vt范围而利用传统电荷存储结构的模拟本质。虽然MLC通常使用存储器单元来表示二进制数的数据状态(例如，4、8、16、…)中的一种数据状态，但可使用操作为MLC的存储器单元来表示非二进制数的数据状态。举例来说，在MLC使用三个Vt范围的情况下，可使用两个存储器单元来共同地表示八种数据状态中的一者。
感测(例如，读取或验证)存储器单元的数据状态通常涉及检测所述存储器单元是否响应于施加到其控制栅极的特定电压而激活，例如通过检测连接到存储器单元的数据线是否经历由流动穿过所述存储器单元的电流导致的电压电平的改变。随着MLC发展到表示额外数据状态，邻近Vt范围之间的限度可变得更小。如果所感测存储器单元的Vt随时间移位，那么此可导致对所感测存储器单元的数据状态的不准确确定。
附图说明
图1是根据一实施例的作为电子系统的一部分与处理器进行通信的存储器的简化框图。
图2A到2B是可在参考图1所描述的类型的存储器中使用的存储器单元阵列的部分的示意图。
图3是多个存储器单元的阈值电压分配的概念性描绘。
图4A到4B是阈值电压移位的概念性描绘。
图5是供与各种实施例一起使用的斜坡式读取电压的描绘。
图6是供与各种实施例一起使用的用于产生图5中所描绘的类型的斜坡式读取电压的电压产生系统的框图。
图7是供与各种实施例一起使用的数据寄存器的部分的框图。
图8是供与各种实施例一起使用的页缓冲器寄存器的框图。
图9A到9B是确定邻近数据状态之间的转变的概念性描绘。
图10A到10C是根据各种实施例的数据解码器电路的框图。
图11描绘供与各种实施例一起使用的温标/格雷(Gray)码解码。
图12是根据一实施例的数据线的框图。
图13是根据一实施例的操作存储器的方法的流程图。
图14是根据另一实施例的操作存储器的方法的流程图。
具体实施方式
在以下详细描述中，参考形成本文的一部分的附图，且附图中以图解说明的方式展示特定实施例。在图式中，相似参考编号遍及数个视图描述大体上类似组件。可利用其它实施例，且可在不背离本发明的范围的情况下做出结构、逻辑及电改变。因此，不应在限制意义上理解以下详细描述。
举例来说，本文中所使用的术语“半导体”可指材料层、晶片或衬底，且包含任何基础半导体结构。“半导体”将被理解为包含蓝宝石上覆硅(SOS)技术、绝缘体上覆硅(SOI)技术、薄膜晶体管(TFT)技术、经掺杂及未经掺杂半导体、由基础半导体结构支撑的硅的外延层以及所属领域的技术人员熟知的其它半导体结构。此外，在以下描述中参考半导体时，可已利用先前过程步骤而形成基础半导体结构中的区域/结，且术语半导体可包含含有此类区域/结的下伏层。如本文中所使用的术语传导(conductive)以及其各种相关形式(例如，传导(conduct)、传导地(conductively)、传导(conducting)、传导(conduction)、传导性(conductivity)等)指导电性，除非依据上下文另有明确说明。类似地，如本文中所使用的术语连接(connecting)以及其各种相关形式(例如，连接(connect)、连接(connected)、连接(connection)等)指电连接，除非依据上下文另有明确说明。
图1是根据一实施例的作为第三设备(呈电子系统的形式)的一部分与第二设备(呈处理器130的形式)进行通信的第一设备(呈存储器(例如，存储器装置)100的形式)的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、运载工具、无线装置、蜂窝式电话等等。处理器130(例如，存储器装置100外部的控制器)可为存储器控制器或其它外部主机装置。
存储器装置100包含在逻辑上布置成若干行及若干列的存储器单元阵列104。逻辑行的存储器单元通常连接到相同存取线(通常称为字线)，而逻辑列的存储器单元通常选择性地连接到相同数据线(通常称为位线)。单个存取线可与多于一个存储器单元逻辑行相关联，且单个数据线可与多于一个逻辑列相关联。存储器单元阵列104的至少部分的存储器单元(图1中未展示)能够经编程为至少两种数据状态中的一者。
行解码电路108及列解码电路110经提供以解码地址信号。地址信号经接收及解码以存取存储器单元阵列104。存储器装置100还包含输入/输出(I/O)控制电路112以管理命令、地址及数据到存储器装置100的输入以及数据及状态信息从存储器装置100的输出。地址寄存器114与I/O控制电路112以及行解码电路108及列解码电路110进行通信以在进行解码之前锁存地址信号。命令寄存器124与I/O控制电路112及控制逻辑116进行通信以锁存传入命令。
控制器(例如，存储器装置100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的存取，且产生用于外部处理器130的状态信息，即，根据本文中所描述的实施例，控制逻辑116经配置以执行存取操作(例如，读取操作、编程操作及/或擦除操作)。控制逻辑116与行解码电路108及列解码电路110进行通信以响应于地址而控制行解码电路108及列解码电路110。
控制逻辑116还与高速缓冲存储器寄存器118进行通信。高速缓冲存储器寄存器118如控制逻辑116所引导而锁存传入或传出数据以在存储器单元阵列104正忙于分别写入或读取其它数据时暂时地存储数据。在编程操作(例如，写入操作)期间，将数据从高速缓冲存储器寄存器118传递到数据寄存器120以供传送到存储器单元阵列104；接着将新数据从I/O控制电路112锁存于高速缓冲存储器寄存器118中。在读取操作期间，将数据从高速缓冲存储器寄存器118传递到I/O控制电路112以供输出到外部处理器130；接着将新数据从数据寄存器120传递到高速缓冲存储器寄存器118。状态寄存器122与I/O控制电路112及控制逻辑116进行通信以锁存状态信息以供输出到处理器130。
数据解码器电路126可解码在输出所述数据之前从存储器单元阵列104读取的原始数据值。举例来说，数据解码器电路126可解码具有大于用户数据数字的数目的数目个数据数字的原始数据。也就是说，原始数据可含有硬数据(例如，表示用户数据)及软数据(例如，表示关于所述存储器单元的额外信息)。用于给定存储器单元的数据解码器电路126的输出可具有对应于用户数据数字的数目的数目个数据数字。虽然在图1中描绘为介于高速缓冲存储器寄存器118与I/O控制电路112之间，但数据解码器电路126可放置于存储器单元阵列104与I/O控制电路112之间的数据路径的其它位置中。举例来说，数据解码器电路126可为数据寄存器120的一部分。
数据解码器126可与易失性存储器128进行通信。易失性存储器128可包含静态随机存取存储器(SRAM)。易失性存储器128可含有可由数据解码器126使用的信息。数据解码器126及易失性存储器128可进一步与控制逻辑116进行通信。
存储器装置100经由控制链路132在控制逻辑116处从处理器130接收控制信号。控制信号可包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE及写入启用WE#、读取启用RE#及写入保护WP#。取决于存储器装置100的本质，可经由控制链路132进一步接收额外或替代控制信号(未展示)。存储器装置100经由多路复用输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)及数据信号(其表示数据)且经由I/O总线134将数据输出到处理器130。
举例来说，经由输入/输出(I/O)总线134的I/O引脚[7:0]在I/O控制电路112处接收命令并将所述命令写入到命令寄存器124中。经由输入/输出(I/O)总线134的I/O引脚[7:0]在I/O控制电路112处接收地址并将所述地址写入到地址寄存器114中。经由8位装置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]在I/O控制电路112处接收数据并将所述数据写入到高速缓冲存储器寄存器118中。随后将数据写入到数据寄存器120中以用于对存储器单元阵列104进行编程。对于另一实施例，可省略高速缓冲存储器寄存器118，且将数据直接写入到数据寄存器120中。还经由8位装置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]输出数据。
所属领域的技术人员将了解，可提供额外电路及信号，且已简化图1的存储器装置100。应认识到，可能未必需要将参考图1所描述的各种块组件的功能性隔离以区分集成电路装置的组件或组件部分。举例来说，集成电路装置的单个组件或组件部分可适于执行图1的多于一个块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分以执行图1的单个块组件的功能性。
另外，尽管根据用于各种信号的接收及输出的通俗惯例而描述特定I/O引脚，但应注意，可在各种实施例中使用I/O引脚的其它组合或数目。
图2A是可在参考图1所描述的类型的存储器中使用(例如，作为存储器单元阵列104的部分)的存储器单元阵列200A的部分的示意图。存储器阵列200A包含存取线(例如字线2020到202N)及数据线(例如位线204)。字线202可以多对一关系连接到图2A中未展示的全局存取线(例如，全局字线)。针对一些实施例，存储器阵列200A可形成于半导体上方，举例来说，所述半导体可经传导地掺杂以具有传导性类型，例如p型传导性，例如，以形成p阱，或者n型传导性，例如，以形成n阱。
存储器阵列200A可布置成若干行(每行对应于字线202)及若干列(每列对应于位线204)。每列可包含经串联连接存储器单元(例如，非易失性存储器单元)串，例如NAND串2060到206M中的一者。每一NAND串206可连接(例如，选择性地连接)到共同源极216(SRC)，且可包含存储器单元2080到208N。存储器单元208可表示用于存储数据的非易失性存储器单元。每一NAND串206的存储器单元208可串联连接于选择栅极210(例如，场效晶体管)(例如，选择栅极2100到210M(例如，其可为源极选择晶体管，通常称为选择栅极源极SGS)中的一者)与选择栅极212(例如，场效晶体管)(例如，选择栅极2120到212M(例如，其可为漏极选择晶体管，通常称为选择栅极漏极SGD)中的一者)之间。选择栅极2100到210M可共同连接到选择线214，例如源极选择线，且选择栅极2120到212M可共同连接到选择线215，例如漏极选择线。虽然描绘为传统场效晶体管，但选择栅极210及212可利用类似于存储器单元208(例如，与所述存储器单元相同)的结构。选择栅极210及212可表示串联连接的多个选择栅极，其中串联的每一选择栅极经配置以接收相同或独立控制信号。
每一选择栅极210的源极可连接到共同源极216。每一选择栅极210的漏极可连接到对应NAND串206的存储器单元2080。举例来说，选择栅极2100的漏极可连接到对应NAND串2060的存储器单元2080。因此，每一选择栅极210可经配置以选择性地将对应NAND串206连接到共同源极216。每一选择栅极210的控制栅极可连接到选择线214。
每一选择栅极212的漏极可连接到用于对应NAND串206的位线204。举例来说，选择栅极2120的漏极可连接到用于对应NAND串2060的位线2040。每一选择栅极212的源极可连接到对应NAND串206的存储器单元208N。举例来说，选择栅极2120的源极可连接到对应NAND串2060的存储器单元208N。因此，每一选择栅极212可经配置以选择性地将对应NAND串206连接到共同位线204。每一选择栅极212的控制栅极可连接到选择线215。
图2A中的存储器阵列可为三维存储器阵列，例如，其中NAND串206可大体上垂直于含有共同源极216的平面且垂直于含有多个位线204的平面(其可大体上平行于含有共同源极216的平面)延伸。
存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压的改变)的数据存储结构234(例如，浮动栅极、电荷陷阱等)以及控制栅极236，如图2A中所展示。数据存储结构234可包含传导结构及介电结构两者，而控制栅极236通常由一或多种传导材料形成。在一些情形中，存储器单元208可进一步具有经定义源极/漏极(例如，源极)230及经定义源极/漏极(例如，漏极)232。存储器单元208的控制栅极236连接到(且在一些情形中形成)字线202。
存储器单元208的列可为选择性地连接到给定位线204的NAND串206或多个NAND串206。存储器单元208的行可为共同连接到给定字线202的存储器单元208。存储器单元208的行可(但不需要)包含共同连接到给定字线202的所有存储器单元208。存储器单元208的行通常可划分成存储器单元208的一或多个物理页群组，且存储器单元208的物理页通常包含共同连接到给定字线202的每隔一个存储器单元208。举例来说，共同连接到字线202N且选择性地连接到偶数字线204(例如，位线2040、2042、2044等)的存储器单元208可为存储器单元208(例如，偶数存储器单元)的一个物理页，而共同连接到字线202N且选择性地连接到奇数字线204(例如，位线2041、2043、2045等)的存储器单元208可为存储器单元208(例如，奇数存储器单元)的另一物理页。虽然图2A中未明确描绘位线2043到2045，但从图明了，存储器单元阵列200A的位线204可从位线2040到位线204M连续编号。共同连接到给定字线202的存储器单元208的其它群组还可定义存储器单元208的物理页。针对一些存储器装置，共同连接到给定字线的所有存储器单元可被视为存储器单元的物理页。在单个读取操作期间读取或在单个编程操作期间编程的存储器单元物理页(在一些实施例中，其仍可为整个行)的部分(例如，上部或下部存储器单元页)可视为存储器单元逻辑页。存储器单元的块可包含经配置而一起被擦除的那些存储器单元，例如连接到字线2020到202N的所有存储器单元(例如，共享共同字线202的所有NAND串206)。除非明确区分，否则本文中对存储器单元页的提及是指存储器单元逻辑页的存储器单元。
感测NAND串206的选定存储器单元208的数据状态可包含将若干阶梯式读取电压施加到选定字线202，同时独立于NAND串206的未选定存储器单元208的Vt将足以使未选定存储器单元处于传导状态的电压电平施加到耦合到未选定存储器单元的其余字线202。可感测对应于经读取及/或验证的选定存储器单元208的位线204以确定选定存储器单元是否响应于施加到选定字线202的特定读取电压电平而激活(例如，传导)。举例来说，可基于位线204的电流或电压电平而确定选定存储器单元208的数据状态。
图2B是可在参考图1所描述的类型的存储器中使用(例如，作为存储器单元阵列104的部分)的存储器单元阵列200B的部分的另一示意图。图2B中相似编号的元件对应于关于图2A所提供的描述。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入有可包含半导体柱的垂直结构，其中柱的部分可充当NAND串206的存储器单元的通道区域。NAND串206可各自选择性地通过选择晶体管212(例如，其可为漏极选择晶体管，通常称为选择栅极漏极)而连接到位线2040到204M且通过选择晶体管210(例如，其可为源极选择晶体管，通常称为选择栅极源极)而连接到共同源极216。多个NAND串206可选择性地连接到相同位线204。NAND串206的子组可通过偏置选择线2150到215K以选择性地激活各自介于NAND串206与位线204之间的特定选择晶体管212而连接到其相应位线204。选择晶体管210可通过偏置选择线214而激活。每一字线202可连接到存储器阵列200B的多行存储器单元。通常通过特定字线202而彼此连接的存储器单元行可统称为叠层。
图3是多个存储器单元的阈值电压范围的概念性描绘。图3图解说明十六电平(例如，四位)MLC存储器单元(通常称为QLC存储器单元)的群体的阈值电压范围及其分配的实例。举例来说，此存储器单元可经编程到属于十六个不同阈值电压范围3300到33015中的一者内的阈值电压(Vt)，每一阈值电压范围用于表示对应于四个位的位型式的数据状态。阈值电压范围3300通常具有比其余阈值电压范围3301到33015大的宽度，这是因为存储器单元通常全部处于对应于阈值电压范围3300的数据状态，接着那些存储器单元的子组随后被编程为具有处于阈值电压范围3301到33015中的一者中的阈值电压。由于编程操作通常比擦除操作更大程度受递增方式控制，因此这些阈值电压范围3301到33015可往往具有更紧密分配。
阈值电压范围3300、3301、3302、3303、3304、3305、3306、3307、3308、3309、33010、33011、33012、33013、33014及33015可各自分别表示相应数据状态，例如，L0、L1、L2、L3、L4、L5、L6、L7、L8、L9、L10、L11、L12、L13、L14及L15。作为实例，如果存储器单元的阈值电压在十六个阈值电压范围中的第一阈值电压范围3300内，那么在此情形中，存储器单元可正存储具有逻辑‘1111’的数据值的数据状态L0，且通常称为存储器单元的经擦除状态。如果阈值电压在十六个阈值电压范围中的第二阈值电压范围3301内，那么在此情形中，存储器单元可正存储具有逻辑‘0111’的数据值的数据状态L1。如果阈值电压在十六个阈值电压范围中的第三阈值电压范围3302内，那么在此情形中，存储器单元可正存储具有逻辑‘0011’的数据值的数据状态L2，以此类推。表1提供数据状态与其对应逻辑数据值之间的一种可能对应性。
表1
Figure GDA0002393058210000081
Figure GDA0002393058210000091
图4A到4B是阈值电压移位的概念性描绘。存储器单元的阈值电压可因读取干扰及/或其它现象(例如快速电荷损失(QCL))而移位。在读取干扰中，存储器单元的阈值电压可响应于施加到存储器单元的电压而移位以促进对被选择用于读取的目标存储器单元的存取，例如，增加存储器单元的阈值电压。QCL为接近栅极介电接口的电子脱陷出去到存储器单元的通道区域，且在编程脉冲之后，可导致立即Vt移位。当单元通过验证操作时，经编程阈值电压可因栅极电介质中的所陷获电荷而显得较高。当单元在已完成编程操作之后被读取时，所述单元可因栅极电介质中的电荷泄漏到通道区域而具有比在编程验证操作期间所获得的Vt低的Vt。
图4A是由读取干扰所致的阈值电压移位的概念性描绘。时间t0可表示紧接在编程之后的阈值电压范围330X及330X+1。阈值电压范围330X及330X+1可表示任何两个邻近阈值电压范围，所述两个邻近阈值电压范围表示存储器单元可被指派的数据状态，即，针对图3的实例，X可具有任何整数值0到14。箭头332可表示用于区分此两种数据状态的读取电压，例如，响应于对应于箭头332的电压电平而首先激活的存储器单元可被认为在阈值电压范围330X内。在若干读取循环内，为补偿读取干扰，一些存储器装置存储在某数目个读取循环(例如，在图4A的实例中，1000个循环)之后将被使用的读取电压(由箭头334表示)的后续值。对读取电压的此调整可准许存储器减少在使用箭头332的原始读取电压的情况下可能遇到的错误，但通过仅设定后续读取电压的电压电平，可产生限制。尽管阈值电压移位的总体方向可为可预测的，但其程度不太可预测。
图4B是由QCL所致的阈值电压移位的概念性描绘。不管存储器单元已经受的读取循环的数目如何，阈值电压移位均可因QCL而发生。阈值电压范围330X及330X+1可表示任何两个邻近阈值电压范围，所述两个邻近阈值电压范围表示存储器单元可被指派的数据状态。时间t0可表示紧接在编程之后的阈值电压范围330X及330X+1，时间t1可表示编程之后一秒的阈值电压范围330X及330X+1，且时间t2可表示编程之后一分钟的阈值电压范围330X及330X+1。箭头338可表示用于区分此两种数据状态的读取电压，例如，响应于对应于箭头338的电压电平而首先激活的存储器单元可被认为在阈值电压范围330X内。
如图4B中可见，阈值电压范围330X及330X+1在时间t1处可扩宽及移位到较低阈值电压，而箭头338的读取电压仍可用于成功地区分两种数据状态。然而，在时间t2处，阈值电压范围330X及330X+1的移位可变得太严重，使得阈值电压范围330X+1中的一些存储器单元可被认为对应于与阈值电压范围330X对应的数据状态，这是因为对应于箭头338的电压电平可激活具有阈值电压范围330X+1的存储器单元中的一些存储器单元。此矛盾现象(一些存储器单元升高阈值电压且一些存储器单元降低阈值电压)可使在存储器装置的寿命内用于区分数据状态的适当读取电压或若干适当读取电压的选择复杂化。各种实施例力求不管阈值电压范围的这些变化如何均能确定存储器单元的数据状态。
图5是供与各种实施例一起使用的斜坡式读取电压540的描绘。各种实施例使用斜坡式电压作为用于存储器单元的读取电压。斜坡式(例如，递增式)读取电压具有对计数做出响应的电压电平(例如，变化的电压电平)。举例来说，当计数的值增加时，作为响应，斜坡式读取电压的电压电平也增加。通过增加用于产生相同范围的读取电压电平的计数的数目，斜坡式读取电压540可接近或较紧密接近线性响应。
图6是供与各种实施例一起使用的用于产生图5中所描绘的类型的斜坡式读取电压的电压产生系统的框图。图6的电压产生系统包含用于产生计数的计数器642。作为实例，计数器642可具有用于提供表示计数的位型式的输出644。电压产生电路646(例如，数/模转换器(DAC))可响应于计数器642的输出644(例如，计数)而产生模拟电压电平。DAC646可在输出648处提供此电压电平。DAC 646的输出648可连接(例如，选择性地连接)到存储器单元阵列的存取线。举例来说，DAC 646的输出648可选择性地连接到图2A到2B的字线202。计数器642的输出644还可连接(例如，选择性地连接)到存储器的页缓冲器，例如图1的数据寄存器120的部分。
图7是供与各种实施例一起使用的数据寄存器的部分的框图。图7的数据寄存器可表示图1的数据寄存器120的部分。图7的数据寄存器通过多路复用器750而连接到数据线704。数据线704可表示图2A到2B的位线204。多路复用器750可通过感测电路752的输入758选择性地将数据线704的子组连接到感测电路752。举例来说，在存储器单元逻辑页包含每隔一个数据线的情况下，多路复用器750可将每隔一个数据线704(例如，偶数或奇数数据线704)连接到感测电路752。
感测电路752可包含在对存储器的读取操作期间用以感测(举例来说)所连接数据线704的电压或电流的改变的电路。感测电路752可将输出760提供到页缓冲器754。输出760可通过逻辑电平的转变而指示被选择用于读取操作的存储器单元的激活。举例来说，输出760在读取操作开始时可具有逻辑0电平，且如果其对应存储器单元激活，那么可转变为逻辑1电平，从而改变流动穿过对应数据线704的电压电平或起始电流。感测电路752的每一输出760均可(例如)以一对一关系与页缓冲器754的对应页缓冲器寄存器756进行通信。
页缓冲器754进一步经连接以接收来自计数器642的输出644的计数。响应于指示其对应存储器单元的激活的感测电路752的输出760，页缓冲器754可将计数的值存储(例如，锁存)到对应页缓冲器寄存器756中。(例如)在读取操作结束时，如果其对应存储器单元尚未响应于施加到其控制栅极的读取电压的任何电压电平而激活，那么页缓冲器754可进一步经配置以将计数的最后值存储(例如，锁存)于对应页缓冲器寄存器756中。页缓冲器754可具有用于输出(例如，流式传输)其页缓冲器寄存器756的值(例如，原始数据值)的输出762。
图8是供与各种实施例一起使用的页缓冲器寄存器756的框图。在图8的实例中，页缓冲器寄存器756可含有对应于来自计数器642的计数的位型式的数字d0-d6的数目的数目个数据寄存器864。以下描述将采取由7数字位型式表示的计数以促进表示从0到127的计数。如此，针对此实例，每一页缓冲器寄存器756可包含7个数据寄存器864，例如，数据寄存器8640到8646。
图9A到9B是确定邻近数据状态之间的转变的概念性描绘。当将斜坡式读取电压施加到被选择用于读取的存储器单元逻辑页的存取线时，不同存储器单元可在不同电压电平处激活，即，不同存储器单元可响应于对不同计数做出响应的电压电平而激活。在每一不同电压电平及/或计数处激活的存储器单元的数目可分别由例如图9A及9B中所描绘的直方图965及967表示。
在图9A中，展示两个相异存储器单元群组。此可表示(例如)执行编程操作不久之后的理想类型的情况，其中具有不同数据状态的存储器单元的阈值电压完全不同，即具有不同数据状态的存储器单元的两个阈值电压分配之间存在无效空间。在此情况中，指示数据状态之间的转变的谷值969可被认为发生于无效空间的中点处。在图9B中，存储器单元群组展示为合并的。此可因电压移位而发生，如参考图4A及4B所论述。在此情况中，指示数据状态之间的转变的谷值969可被认为发生于分配的局部极小值处。
图10A到10C是根据各种实施例的数据解码器电路的框图。如图10A中所描绘，N到2N解码器1068可接收页缓冲器754的输出762。针对此实例，输出762包含N个数据数字，例如，7个数据数字，一个数据数字用于页缓冲器寄存器756的每一数据寄存器864。解码器1068包含2N个(在此实例中，例如128个)输出1076，其中一个输出1076具有第一逻辑电平，例如，逻辑1电平，且其余输出1076具有不同于第一逻辑电平的第二逻辑电平，例如，逻辑0电平。每一输出1076连接到相应脉冲产生器1070及累加器1072，例如，脉冲产生器10700到1070127及累加器10720到1072127。N到2N解码器1068的输出1076可进一步经提供作为到其它电路的输出1076′，如参考图10B及10C所论述。替代地，可添加第二N到2N解码器1068′以提供输出1076′。第二N到2N解码器1068′及其输出1076′可具有与N到2N解码器1068及其输出1076相同的配置及响应。
脉冲产生器1070可各自响应于其相应输出1076到第一逻辑电平的每一转变而产生脉冲，且累加器1072可各自计数及存储来自其相应脉冲产生器1070的此类脉冲的累加数目。脉冲的所存储累加数目可为到谷值检测器1074的输出1078。每一输出1078对应于相应计数，因此表示响应于对所述计数做出响应的读取电压的电压电平而激活的存储器单元(例如，样本)的数目。页缓冲器寄存器756的特定子组的数据可用于产生对应于被选择用于读取操作的存储器单元逻辑页的子组的脉冲的累加数目。所取样子组可小于对应于存储器单元逻辑页的全部页缓冲器寄存器756，例如，4,096字节页大小的512个字节的样本。
谷值检测器1074可针对每一计数而分析存储器单元的相应数目，并定位集中分配中的若干谷值，其中每一谷值对应于相应计数，下文中称为谷值计数969。每一谷值计数969表示存储器单元的邻近数据状态之间的转变。针对此实例，每一存储器单元可被指派十六种数据状态中的一者，例如参考图3所描绘及论述，例如，对应于四个位的位型式。如此，可检测到十五个谷值计数9691到96915。定位此类谷值计数969的方法并非本申请案的标的，但此类技术的实例参考2016年6月7日发布的颁予沈(Shen)等人的美国专利第9,361,996号及2015年4月9日公开的颁予沈等人的美国专利申请公开案第2015/0098276号可见。
尽管谷值检测技术可依赖于由对应于提供到N到2N解码器1068的页缓冲器的输出的存储器单元表示的所有数据状态，但通常可预期充分样本大小含有此数据。另外，在存储器单元的编程期间通常利用数据随机化技术，此可确保每一可能数据状态的表示。数据随机化在编程操作期间将原始数据改变为经编码数据，使得其以不同于原本存储原始数据的型式的型式而存储，并在读取操作期间将经编码数据恢复到原始数据。一般来说，可使用某一函数来编码原始数据，且可使用所述函数的逆函数来解码经编码数据以恢复原始数据。尽管在此项技术中通常称为数据随机产生器，但认识到，数据并非在数学意义上真正随机化。而是，如本文中所使用的随机化是指数据值以可逆方式的重新分配。数据随机化通常用于减轻可干扰预期数据状态的紧密邻近的存储器单元之间的耦合效应。
图10B描绘使用图10A的所检测谷值计数969的一个实例。表1080可含有若干行1082，其中每一行1082对应于相应计数。作为一个实例，表1080可存储于图1的易失性存储器128中。表1080的行1082可响应于谷值计数969而编程。举例来说，在此实例中，对应于小于且针对一些实施例等于谷值计数9691的计数的行1082可经编程为含有对应于数据状态L0或‘1111’的位型式。在此实例中，对应于小于且针对一些实施例等于谷值计数9692并且大于且针对一些实施例等于谷值计数9691的计数的行1082可经编程为含有对应于数据状态L1或‘0111’的位型式。在此实例中，对应于小于且针对一些实施例等于谷值计数9693并且大于且针对一些实施例等于谷值计数9692的计数的行1082可经编程为含有对应于数据状态L2或‘0011’的位型式，以此类推。在此实例中，对应于大于且针对一些实施例等于谷值计数96915的计数的行1082可经编程为含有对应于数据状态L15或‘1110’的位型式。
响应于输出1076′，对应于输出1076′上所接收的计数的表1080的特定行1082经选择用于输出1084上的输出。举例来说，如果输出1076′上所接收的计数具有介于谷值计数9694与谷值计数9693之间的值，那么可将位型式‘1011’提供到输出1084。页缓冲器寄存器756的子组的数据可用于选择对应于被选择用于读取操作的存储器单元逻辑页的相应子组的表1080的行1082用于输出。被选择用于输出的子组与所取样的子组可互斥以便产生谷值计数969。举例来说，被选择用于输出的子组可仅包含所取样子组中未包含的那些页缓冲器寄存器756。替代地，被选择用于输出的子组可包含对应于被选择用于读取操作的存储器单元逻辑页的所有页缓冲器寄存器756，因此包含所取样子组。
图10C描绘使用图10A的所检测谷值计数969的另一实例。每一谷值计数969均可提供到相应比较器1086，例如，比较器10861到108615，即，比较器C1到C15。每一比较器1086可经配置以将输出1076′与其相应谷值计数969进行比较，从而如果输出1076′上的计数小于且针对一些实施例等于相应谷值计数969，那么输出第一逻辑电平，例如，逻辑0电平，且如果输出1076′上的计数大于且针对一些实施例等于相应谷值计数969，那么输出第二逻辑电平，例如，逻辑1电平。比较器1086的输出因此可共同地提供温标编码，例如，由若干位表示的值，其中具有逻辑0电平的所有位彼此相连，且具有逻辑1电平的所有位彼此相连。比较器1086的输出可提供到温标/格雷码解码器1088。格雷写码提供：针对可指派给存储器单元的每一数据状态的去往输出1084的相应位型式与邻近数据状态仅一个位不同。此可促进错误的减少，这是因为其阈值电压移位到对应于邻近数据状态的范围中的存储器单元将产生仅一个错误位。举例来说，打算存储具有位型式‘1011’的数据状态L3而被读取为具有具备位型式‘0011’的数据状态L2的存储器单元将仅其最高有效(例如，最左边)位为错误的。如果所述存储器单元替代地被读取为具有具备位型式‘1001’的数据状态L4，那么所述存储器单元再次将仅具有一个错误位。
图11描绘供与各种实施例一起使用的温标/格雷码解码。图11提供以例如参考图10C所描述的方式将输出1076′上所接收的计数解码为其对应数据状态的表示的实例。对应于被选择用于读取操作的存储器单元逻辑页的相应子组，页缓冲器寄存器756的子组的数据可用于到比较器1086的输入及解码器1088的输出。被选择用于输出的子组与所取样的子组可互斥以便产生谷值计数969。举例来说，被选择用于输出的子组可仅包含所取样子组中未包含的那些页缓冲器寄存器756。替代地，被选择用于输出的子组可包含对应于被选择用于读取操作的存储器单元逻辑页的所有页缓冲器寄存器756，因此包含所取样子组。
图12是根据一实施例的存储器单元阵列的数据线的框图。各种实施例可将预定数据型式存储到与连接到数据寄存器的数据线的部分相关联的存储器单元。预定数据型式可表示可指派给存储器单元的数据状态中的每一者。这些存储器单元预期可经历与和连接到数据寄存器的数据线的其余部分相关联的存储器单元相同或类似的阈值电压移位电平。针对一个实施例，存储器单元阵列可包含选择性地连接到经配置以存储预定数据型式的存储器单元的数据线的第一部分12900，所述部分可称为金丝雀(canary)数据线(例如，金丝雀位线)12040到1204C。存储器单元阵列可进一步包含选择性地连接到经配置以存储用户数据的存储器单元的数据线(例如，位线)2040到204M的第二部分12901。
作为一个实例，数据线的第一部分12900可包含1024个金丝雀数据线1204，例如，其中C＝1023。针对在读取操作期间将每隔一个数据线连接到感测电路的实施例，用于产生谷值计数969的样本接着可为512个金丝雀数据线1204的对应数据。针对十六种可能数据状态的实例，这些金丝雀数据线1204中的32个金丝雀数据线可经配置以将数据状态L0存储于其对应存储器单元中，32个金丝雀数据线可经配置以将数据状态L1存储于其对应存储器单元中，以此类推。金丝雀数据线1204以此方式的使用可有助于在被选择用于读取操作的存储器单元逻辑页的存储器单元的数据状态的确定中将利用的适当读取电压的确定。举例来说，通过知晓所取样存储器单元的预期数据状态可简化谷值计数969的确定。
另外，数据寄存器可经配置以流式传输其数据输出，例如，输出第一页缓冲器寄存器756的数据寄存器864的数据(例如，并行)，接着输出下一页缓冲器寄存器756的数据寄存器864的数据(例如，并行)，以此类推。如果对应于金丝雀数据线1204的数据首先输出，那么其对应数据可用于产生谷值计数969以供在确定对应于存储器单元逻辑页的其余数据线(例如，经配置用于存储用户数据的数据线2040到204M中的那些数据线)的数据的数据状态中使用。如此，尽管可需要暂停来自数据寄存器的数据的流式传输以给出充分时间来产生谷值计数969，但接着可不间断用户数据的后续流式传输。
图13是根据一实施例的操作存储器的方法的流程图。在1351处，针对多个存储器单元中的每一存储器单元确定多个原始数据值中的相应原始数据值。给定存储器单元的原始数据值可表示对应于在读取操作期间激活所述存储器单元的读取电压的电压电平的计数。多个存储器单元可包含被选择用于读取操作的存储器单元逻辑页。
在1353处，针对多个原始数据值中的每一原始数据值，确定具有所述原始数据值作为其相应原始数据值的多个存储器单元的第一子组的存储器单元的数目。多个存储器单元的第一子组可包含存储用户数据的多个存储器单元的部分。替代地，多个存储器单元的第一子组可包含存储预定数据型式(例如，表示可指派给多个存储器单元的每一数据状态的已知数据型式)的多个存储器单元的部分。
在1355处，针对多个数据状态中的每一对邻近(例如，紧邻)数据状态，响应于针对多个原始数据值中的每一原始数据值所确定的多个存储器单元的第一子组的存储器单元的数目而确定表示所述对邻近数据状态之间的转变的相应原始数据值。多个数据状态可包含可指派给多个存储器单元的每一数据状态。表示一对邻近数据状态之间的转变的原始数据值可为将发生于具有用于所述两种邻近数据状态的原始数据值的存储器单元群组之间的谷值处的原始数据值。
在1357处，针对多个存储器单元的第二子组的每一存储器单元，响应于其相应原始数据值且响应于针对多个数据状态中的每一对邻近数据状态所确定的表示多个数据状态中的两种邻近数据状态之间的转变的原始数据值而确定多个数据状态中的相应数据状态。针对其中多个存储器单元的第一子组可包含存储用户数据的多个存储器单元的部分的实施例，多个存储器单元的第二子组可包含多个存储器单元中的所有存储器单元，因此包含多个存储器单元的第一子组。替代地，针对其中多个存储器单元的第一子组可包含存储预定数据型式(例如，表示可指派给多个存储器单元的每一数据状态的已知数据型式)的多个存储器单元的部分的实施例，多个存储器单元的第二子组可包含多个存储器单元的其余(例如，互斥)部分，且这些存储器单元可存储用户数据。
图14是根据另一实施例的操作存储器的方法的流程图。在1461处，使用具有对多个计数中的每一计数做出响应的电压电平(例如，具有多个不同电压电平)的斜坡式(例如，递增式)读取电压对多个存储器单元执行读取操作。多个存储器单元可包含被选择用于读取操作的存储器单元逻辑页。此外，多个存储器单元中的每一存储器单元可为相应经串联连接存储器单元串(例如，NAND串)中的存储器单元。
作为实例，斜坡式读取电压可施加到共同地耦合到存储器单元逻辑页(例如，连接到存储器单元逻辑页的控制栅极)的存取线(例如，选定存取线)，例如，图2A的字线202x。在将斜坡式读取电压施加到选定存取线的同时，可将不管未选定存储器单元的数据状态如何均足以激活那些未选定存储器单元的电压电平施加到未选定存储器单元(例如，未被选择用于读取操作的存储器单元)的其余存取线。举例来说，在此实例中，可将通过电压施加到字线2020到202x-1及202x+1到202N。
在1463处，针对多个存储器单元中的每一存储器单元，确定所述存储器单元被认为响应于对多个计数中的相应计数做出响应的电压电平而激活的所述计数。如果感测到(例如，检测到)存储器单元的对应数据线上的特定电压改变量值或特定电流量值，那么所述存储器单元可被认为激活。相应计数可被认为是页缓冲器响应于对对应存储器单元激活的指示而锁存的计数，例如，在感测电路指示所述存储器单元的激活时作为到页缓冲器的输入而存在的计数。即使存储器单元响应于除对应于经锁存计数的电压电平之外的读取电压的电压电平而激活(例如，由信号转变的滞后所致)，此仍可被认为是真的。
在1465处，针对多个计数中的每一计数，确定被认为响应于对所述计数做出响应的电压电平而激活的多个存储器单元的第一子组的存储器单元的数目。多个存储器单元的第一子组可包含存储用户数据的多个存储器单元的部分。替代地，多个存储器单元的第一子组可包含存储预定数据型式(例如，表示可指派给多个存储器单元的每一数据状态的已知数据型式)的多个存储器单元的部分。
在1467处，确定多个存储器单元的第一子组的所确定数目的存储器单元的群组之间的多个谷值。并且在1469处，针对多个存储器单元的第二子组的每一存储器单元，响应于其相应计数且响应于所确定多个谷值而确定相应数据状态。针对其中多个存储器单元的第一子组可包含存储用户数据的多个存储器单元的部分的实施例，多个存储器单元的第二子组可包含多个存储器单元中的所有存储器单元，因此包含多个存储器单元的第一子组。替代地，针对其中多个存储器单元的第一子组可包含存储预定数据型式(例如，表示可指派给多个存储器单元的每一数据状态的已知数据型式)的多个存储器单元的部分的实施例，多个存储器单元的第二子组可包含多个存储器单元的其余(例如，互斥)部分，且这些存储器单元可存储用户数据。
总结
虽然本文中已图解说明及描述特定实施例，但所属领域的技术人员将了解，经计算以实现相同目的的任何布置均可替代所展示的特定实施例。所属领域的技术人员将明了实施例的许多更改形式。因此，本申请案打算涵盖实施例的任何更改形式或变化形式。

Claims (26)

1.一种操作存储器的方法，其包括：
针对多个存储器单元中的每一存储器单元确定多个原始数据值中的相应原始数据值；
针对所述多个原始数据值中的每一原始数据值，确定具有所述原始数据值作为其相应原始数据值的所述多个存储器单元的第一子组的存储器单元的数目；
针对多个数据状态中的每一对邻近数据状态，响应于针对所述多个原始数据值中的每一原始数据值而确定的所述多个存储器单元的所述第一子组的存储器单元的所述数目而确定表示所述一对邻近数据状态之间的转变的相应原始数据值；及
针对所述多个存储器单元的第二子组的每一存储器单元，响应于其相应原始数据值且响应于针对所述多个数据状态中的每一对邻近数据状态所确定的表示所述多个数据状态中的两种邻近数据状态之间的所述转变的所述原始数据值而确定所述多个数据状态中的相应数据状态。
2.根据权利要求1所述的方法，其中针对所述多个存储器单元中的特定存储器单元，确定针对所述存储器单元的所述相应原始数据值包括：确定所述存储器单元何时被认为激活；及在页缓冲器接收到对所述特定存储器单元响应于读取电压而激活的指示时，将到所述页缓冲器的输入的值存储到对应于所述特定存储器单元的所述页缓冲器的寄存器。
3.根据权利要求2所述的方法，其中针对所述特定存储器单元，确定针对所述存储器单元的所述相应原始数据值进一步包括：如果所述页缓冲器尚未接收到对所述特定存储器单元响应于所述读取电压的任何电压电平而激活的指示，那么将到所述页缓冲器的所述输入的值存储到对应于所述特定存储器单元的所述页缓冲器的所述寄存器。
4.根据权利要求1所述的方法，其进一步包括：
响应于表示所述多个数据状态中的每一对邻近数据状态之间的所述转变的所述所确定原始数据值而编程表，其中所述表包括针对所述多个原始数据值中的每一原始数据值的相应行，且其中编程所述表包括将多个数据状态中的相应数据状态编程到所述表的每一行；
其中编程到对应于所述多个原始数据值中小于第一原始数据值且大于第二原始数据值的原始数据值的所述表的每一行的所述相应数据状态为相同特定数据状态，所述第一原始数据值表示第一数据状态与第二数据状态之间的转变，所述第二原始数据值表示所述第二数据状态与第三数据状态之间的转变；
其中所述第二数据状态紧邻于所述第一数据状态；
其中所述第三数据状态紧邻于所述第二数据状态；且
其中所述第二数据状态介于所述第一数据状态与所述第三数据状态之间。
5.根据权利要求4所述的方法，其中编程到对应于所述第一原始数据值的所述表的所述行的所述相应数据状态为所述特定数据状态。
6.根据权利要求4所述的方法，其中编程到对应于所述第二原始数据值的所述表的所述行的所述相应数据状态为所述特定数据状态。
7.根据权利要求4所述的方法，其中针对所述多个存储器单元中的所述第二子组的特定存储器单元，针对所述多个存储器单元的所述第二子组的所述存储器单元响应于其相应原始数据值且响应于针对所述多个数据状态中的每一对邻近数据状态所确定的表示所述多个数据状态中的两个邻近数据状态之间的所述转变的所述原始数据值而确定所述相应数据状态包括：响应于其相应原始数据值而选择所述表的行。
8.根据权利要求1所述的方法，其进一步包括：将所述多个存储器单元的所述第一子组的所述存储器单元编程为含有预定数据型式。
9.根据权利要求1所述的方法，其中将所述多个存储器单元的所述第一子组的所述存储器单元编程为含有预定数据型式包括：将可指派给所述多个存储器单元的每一数据状态编程到所述多个存储器单元的所述第一子组的相应互斥子组。
10.根据权利要求1所述的方法，其中针对所述多个存储器单元中的所述第二子组的特定存储器单元，针对所述多个存储器单元的所述第二子组的所述存储器单元响应于其相应原始数据值且响应于针对所述多个数据状态中的每一对邻近数据状态所确定的表示所述多个数据状态中的两个邻近数据状态之间的所述转变的所述原始数据值而确定所述相应数据状态包括：将针对所述多个数据状态中的每一对邻近数据状态所确定的表示所述多个数据状态中的两个邻近数据状态之间的所述转变的所述相应原始数据值提供到多个比较器中的相应比较器；将针对所述特定存储器单元的所述相应原始数据值提供到所述多个比较器中的每一比较器；及解码所述多个比较器的输出。
11.根据权利要求10所述的方法，其中解码所述多个比较器的所述输出包括使用温标/格雷码解码器。
12.一种操作存储器的方法，其包括：
使用具有对多个计数中的每一计数做出响应的电压电平的斜坡式读取电压对所述存储器的多个存储器单元执行读取操作；
针对所述多个存储器单元中的每一存储器单元，确定所述存储器单元被认为响应于对所述多个计数中的相应计数做出响应的所述电压电平而激活的所述计数；
针对所述多个计数中的每一计数，确定被认为响应于对所述计数做出响应的所述电压电平而激活的所述多个存储器单元的第一子组的存储器单元的数目；
确定所述多个存储器单元的所述第一子组的所述所确定数目的存储器单元的群组之间的多个谷值；及
针对所述多个存储器单元的第二子组的每一存储器单元，响应于其相应计数且响应于所述所确定多个谷值而确定相应数据状态。
13.根据权利要求12所述的方法，其进一步包括：
响应于所述所确定多个谷值而编程表，其中所述表包括针对所述多个计数中的每一计数的相应行，且其中编程所述表包括将多个数据状态中的相应数据状态编程到所述表的每一行；
其中编程到对应于所述多个计数中的若干计数的所述表的每一行的所述相应数据状态为相同特定数据状态，所述若干计数小于对应于所述多个谷值中的特定谷值的所述多个计数中的计数且大于对应于所述多个谷值中紧邻于所述特定谷值的不同谷值的所述多个计数中的计数。
14.根据权利要求13所述的方法，其中编程到对应于所述多个计数中与所述多个谷值中的所述特定谷值对应的所述计数的所述表的所述行的所述相应数据状态为所述特定数据状态。
15.根据权利要求13所述的方法，其中编程到对应于所述多个计数中与所述多个谷值中的所述不同谷值对应的所述计数的所述表的所述行的所述相应数据状态为所述特定数据状态。
16.根据权利要求13所述的方法，其中针对所述多个存储器单元中的特定存储器单元，针对所述多个存储器单元的其余部分的所述存储器单元响应于其相应计数且响应于所述所确定多个谷值而确定所述相应数据状态包括：响应于其相应计数而选择所述表的行。
17.根据权利要求12所述的方法，其中所述多个谷值中的每一谷值对应于多个递增计数中的相应计数，且其中针对所述多个存储器单元的其余部分的特定存储器单元响应于其相应计数且响应于所述所确定多个谷值而确定所述相应数据状态包括：将所述多个谷值中的每一谷值的对应计数提供到多个比较器中的相应比较器；将针对所述特定存储器单元的所述相应计数提供到所述多个比较器中的每一比较器；及解码所述多个比较器的输出。
18.根据权利要求17所述的方法，其中解码所述多个比较器的所述输出包括使用温标/格雷码解码器。
19.一种操作存储器的方法，其包括：
产生多个递增计数；
响应于所述多个递增计数中的每一计数而产生读取电压的电压电平；
将所述读取电压施加到连接到多个存储器单元的控制栅极的存取线；
针对所述多个存储器单元中的每一存储器单元，确定所述存储器单元被认为响应于对所述多个递增计数中的相应计数做出响应的所述读取电压的所述电压电平而激活的所述计数；
针对所述多个计数中的每一计数，确定被认为响应于对所述计数做出响应的所述电压电平而激活的所述多个存储器单元的部分的存储器单元的数目；
确定所述多个存储器单元的所述部分的所述所确定数目的存储器单元的群组之间的多个谷值；及
针对所述多个存储器单元的其余部分的每一存储器单元，响应于其相应计数且响应于所述所确定多个谷值而确定相应数据状态。
20.根据权利要求19所述的方法，其中针对所述多个存储器单元中的特定存储器单元，确定所述存储器单元被认为激活的所述相应计数包括：将所述多个递增计数中的计数存储于所述存储器的页缓冲器的寄存器中，所述计数在所述页缓冲器接收到对所述特定存储器单元激活的指示时作为到所述页缓冲器的输入而存在。
21.根据权利要求20所述的方法，其中针对所述特定存储器单元，确定所述存储器单元被认为激活的所述相应计数进一步包括：如果所述页缓冲器未接收到对所述特定存储器单元激活的指示，那么将所述多个递增计数中的最后计数存储于所述页缓冲器的所述寄存器中。
22.根据权利要求19所述的方法，其中响应于所述多个递增计数中的每一计数而产生所述读取电压的所述电压电平包括：产生具有多个递增电压电平的读取电压。
23.根据权利要求19所述的方法，其中所述多个存储器单元包括多个经串联连接存储器单元串中的每一经串联连接存储器单元串中的一个存储器单元，所述方法进一步包括：
在将所述读取电压施加到连接到所述多个存储器单元的所述控制栅极的所述存取线的同时，将足以激活所述多个经串联连接存储器单元串中的每一经串联连接存储器单元串中的其它存储器单元的电压电平施加到连接到那些存储器单元的控制栅极的存取线。
24.根据权利要求19所述的方法，其进一步包括：将所述多个存储器单元的所述部分的所述存储器单元编程为含有预定数据型式。
25.根据权利要求24所述的方法，其中将所述多个存储器单元的所述部分的所述存储器单元编程为含有所述预定数据型式包括：将可指派给所述多个存储器单元的每一数据状态编程到所述多个存储器单元的所述部分的相应互斥子组。
26.一种存储器，其包括：
存储器单元阵列；及
用于存取所述存储器单元阵列的控制器，其中所述控制器经配置以致使所述存储器执行权利要求1-25中任一项所述的方法。
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