JP2021047942A - 半導体記憶装置 - Google Patents

Abstract

【課題】 ワード線を所望の電圧に高速に設定する。【解決手段】 実施形態の半導体記憶装置は、メモリセルアレイと、複数のメモリセルトランジスタのゲートにそれぞれ接続された複数のワード線のうち読み出し対象のメモリセルトランジスタが接続された選択ワード線に供給する読み出し電圧及び読み出し電圧に第１電圧を付加した電圧、選択ワード線に隣接する隣接ワード線に供給する固定の第２電圧及び第２電圧に第３電圧を付加した電圧を発生する電圧生成回路と、選択ワード線に読み出し電圧を印加し隣接ワード線に第２電圧を印加すると共に、読み出し電圧の遷移時に、第１電圧が付加された読み出し電圧を選択ワード線に印加し第３電圧が付加された第２電圧を隣接ワード線に印加するワード線ドライバと、第１電圧及び第３電圧を読み出し電圧の遷移量に応じた電圧に設定する制御回路と、を具備する。【選択図】図１４Ｂ

Description

本発明の実施形態は、半導体記憶装置に関する。

近年、ＮＡＮＤ型ＦＬＡＳＨメモリ等の半導体記憶装置においては、微細化、大容量化の要求から、３次元構造化が図られるようになってきた。また、ＮＡＮＤ型ＦＬＡＳＨメモリでは、メモリセルトランジスタを、１ビット（２値）のデータを保持可能なＳＬＣ（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）とする場合だけでなく、２ビット（４値）のデータを保持可能なＭＬＣ（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ）、３ビット（８値）のデータを保持可能なＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）または４ビット（１６値）のデータを保持可能なＱＬＣ（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ）として構成する場合がある。

このようにメモリセルトランジスタを多値化した場合には、データの読み出し時において、メモリセルトランジスタに記憶されたデータに応じて読み出し電圧を変化させる必要があり、各読み出し電圧への遷移を高速化する要求がある。

特開２０１７−２１６０２５号公報

本実施形態は、ワード線を所望の電圧に高速に設定することができる半導体記憶装置を提供する。

実施形態の半導体記憶装置は、各々が複数レベルの閾値電圧のいずれかに設定可能な複数のメモリセルトランジスタを備えたメモリセルアレイと、前記複数のメモリセルトランジスタのゲートにそれぞれ接続された複数のワード線と、前記複数のワード線のうち読み出し対象のメモリセルトランジスタが接続された選択ワード線に供給する読み出し電圧及び前記読み出し電圧に第１電圧を付加した電圧、前記選択ワード線に隣接する隣接ワード線に供給する固定の第２電圧及び前記第２電圧に第３電圧を付加した電圧を発生する電圧生成回路と、前記複数のメモリセルトランジスタに書き込まれたデータを読み出すために、前記選択ワード線に前記読み出し電圧を印加し前記隣接ワード線に前記第２電圧を印加すると共に、前記読み出し電圧の遷移時に、前記第１電圧が付加された前記読み出し電圧を前記選択ワード線に印加し前記第３電圧が付加された前記第２電圧を前記隣接ワード線に印加するワード線ドライバと、前記第１電圧及び第３電圧を前記読み出し電圧の遷移量に応じた電圧に設定する制御回路と、を具備する。

実施形態に関わるメモリシステムの構成例を示すブロック図。 本実施形態の不揮発性メモリの構成例を示すブロック図。 ３次元構造のＮＡＮＤメモリセルアレイ（以下、メモリセルアレイという）２３のブロックの構成例を示す図。 ３次元構造のＮＡＮＤメモリセルアレイの一部領域の断面図。 センスアンプ２４の構成の一例を示すブロック図。 ロウデコーダ２５の構成の一例を示すブロック図。 ＣＧドライバ２８Ｂの構成の一例を示すブロック図。 近端及び遠端を説明するための説明図。 書き込み動作時における各配線の電位変化を示す図。 書き込み動作時のストリングの様子を示す回路図。 横軸に閾値電圧をとり縦軸にメモリセルトランジスタ数（セル数）をとって、メモリセルアレイの閾値分布を示す図。 コーディングの一例として２−３−２コーディングを示す説明図。 キック電圧を説明するための図。 読み出し電圧ＶＣＧＲＶ遷移時に付加されるポジティブキック電圧による同一選択ワード線ＷＬ上の近端及び遠端の電圧波形を示す波形図。 読み出し電圧ＶＣＧＲＶ遷移時に付加されるポジティブキック電圧による近端及び遠端の選択ワード線ＷＬｎ及び隣接ワード線ＷＬｎ＋１の電圧波形（アシスト波形）を示す波形図。 近端及び遠端における電圧波形の相違を示す波形図。 課題を説明するための波形図。 最適な隣接ワード線キック電圧を説明するための図。 最適な隣接ワード線キック電圧を説明するための図。 最適な隣接ワード線キック電圧を説明するための図。 本発明の第２の実施の形態を説明するための図。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

（第１の実施の形態）
本実施の形態は、書き込み対象のメモリセルトランジスタが接続されたワード線（以下、選択ワード線という）に印加する電圧を遷移させる場合において、セットアップ時間短縮のために印加電圧にキック（以下、選択ワード線キックという）を付与すると共に、選択ワード線に隣接するワード線（以下、隣接ワード線という）に対して、選択ワード線キックの正負の方向とは逆方向に、選択ワード線への印加電圧の遷移量に応じたキック（以下、隣接ワード線キックという）を付与することにより、選択ワード線を所望の電圧に高速に設定することを可能にするものである。

（メモリシステムの構成）
図１は、実施形態に関わるメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ１と不揮発性メモリ２とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。

不揮発性メモリ２は、データを不揮発に記憶する半導体記憶装置であり、例えば、ＮＡＮＤフラッシュメモリを備えている。本実施形態では、不揮発性メモリ２は、メモリセルトランジスタあたり３ｂｉｔを記憶可能なメモリセルトランジスタを有するＮＡＮＤメモリ、すなわち３ｂｉｔ／Ｃｅｌｌ（ＴＬＣ：Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）のＮＡＮＤメモリであるとして説明するが、これに限定されるものではない。不揮発性メモリ２は、３次元化されている。

メモリコントローラ１は、ホストからの書き込みリクエストに従って不揮発性メモリ２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って不揮発性メモリ２からのデータの読み出しを制御する。メモリコントローラ１は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）回路１４およびメモリインターフェイス１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４およびメモリインターフェイス１５は、互いに内部バス１６により接続される。

ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータである書き込みデータなどを内部バス１６に出力する。また、ホストインターフェイス１３は、不揮発性メモリ２から読み出されたユーザデータ、プロセッサ１２からの応答などをホストへ送信する。

メモリインターフェイス１５は、プロセッサ１２の指示に基づいてユーザデータ等を不揮発性メモリ２へ書き込む処理および不揮発性メモリ２から読み出す処理を制御する。

プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２へのユーザデータおよびパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２からのユーザデータおよびパリティの読み出しを、メモリインターフェイス１５へ指示する。

プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、不揮発性メモリ２上の格納領域（以下、メモリ領域という）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ、すなわちページデータ、に対して実施する。本明細書では、不揮発性メモリ２の１ページに格納されるユーザデータをユニットデータと定義する。ユニットデータは、例えば、符号化されて符号語として不揮発性メモリ２に格納される。

なお、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを不揮発性メモリ２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。

プロセッサ１２は、ユニットデータごとに書き込み先の不揮発性メモリ２のメモリ領域を決定する。不揮発性メモリ２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域の物理アドレスを指定してユーザデータを不揮発性メモリ２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。

ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して符号語を生成する。また、ＥＣＣ回路１４は、不揮発性メモリ２から読み出された符号語を復号する。
ＲＡＭ１１は、ホストから受信したユーザデータを不揮発性メモリ２へ記憶するまでに一時格納したり、不揮発性メモリ２から読み出したデータをホストへ送信するまでに一時格納する。ＲＡＭ１１は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。

図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例を示した。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、不揮発性メモリ２に内蔵されていてもよい。

ホストから書き込みリクエストを受信した場合、メモリコントローラ１は次のように動作する。プロセッサ１２は、書き込みデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に与える。メモリインターフェイス１５は、入力された符号語を不揮発性メモリ２に書き込む。

ホストから読み出しリクエストを受信した場合、メモリコントローラ１は次のように動作する。メモリインターフェイス１５は、不揮発性メモリ２から読み出した符号語をＥＣＣ回路１４に与える。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータを、ホストインターフェイス１３を介してホストに送信する。

（不揮発性メモリの構成）
図２は、本実施形態の不揮発性メモリの構成例を示すブロック図である。不揮発性メモリ２は、ロジック制御回路２１、入出力回路２２、メモリセルアレイ２３、センスアンプ２４、ロウデコーダ２５、レジスタ２６、シーケンサ２７、電圧生成回路２８、入出力用パッド群３２、ロジック制御用パッド群３４、及び、電源入力用端子群３５を備えている。

メモリセルアレイ２３は、複数のブロックを備える。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタ（メモリセル）を備える。メモリセルアレイ２３には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。ブロックＢＬＫの具体的な構成については後述する。

入出力用パッド群３２は、メモリコントローラ１との間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。

ロジック制御用パッド群３４は、メモリコントローラ１との間で各信号の送受信を行うため、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰに対応する複数の端子（パッド）を備えている。

信号／ＣＥは、不揮発性メモリ２の選択を可能にする。信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタにラッチすることを可能にする。信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタにラッチすることを可能にする。信号ＷＥは、書き込みを可能にする。信号ＲＥは、読み出しを可能にする。信号ＷＰは、書き込み及び消去を禁止する。信号Ｒ／Ｂは、不揮発性メモリ２がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。メモリコントローラ１は、信号Ｒ／Ｂを受けることで、不揮発性メモリ２の状態を知ることができる。

電源入力用端子群３５は、外部から不揮発性メモリ２に、種々の動作電源を供給するため、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐと、接地電圧Ｖｓｓを入力する複数の端子を備えている。電源電圧Ｖｃｃは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧が入力される。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧が入力される。電源電圧ＶｃｃＱは、メモリコントローラ１と不揮発性メモリ２との間で信号を送受信する際に用いられる。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧が入力される。

ロジック制御回路２１及び入出力回路２２は、ＮＡＮＤバスを介して、メモリコントローラ１に接続される。入出力回路２２は、メモリコントローラ１との間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０〜ＤＱ７）を送受信する。

ロジック制御回路２１は、メモリコントローラ１からＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号ＲＥ，／ＲＥ、及びライトプロテクト信号／ＷＰ）を受信する。信号名に付記された"／"は、アクティブ・ローを示す。また、ロジック制御回路２１は、ＮＡＮＤバスを介して、メモリコントローラ１にレディー／ビジー信号／ＲＢを送信する。

レジスタ２６は、コマンドレジスタ、アドレスレジスタ、及びステータスレジスタなどを備える。コマンドレジスタは、コマンドを一時的に保持する。アドレスレジスタは、アドレスを一時的に保持する。ステータスレジスタは、不揮発性メモリ２の動作に必要なデータを一時的に保持する。レジスタ２６は、例えばＳＲＡＭから構成される。

シーケンサ２７は、レジスタ２６からコマンドを受け、このコマンドに基づくシーケンスに従って不揮発性メモリ２を制御する。

電圧生成回路２８は、不揮発性メモリ２の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路２８は、生成した電圧を、メモリセルアレイ２３、センスアンプ２４、及びロウデコーダ２５などに供給する。

ロウデコーダ２５は、レジスタ２６からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２５は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。そして、ロウデコーダ２５は、選択されたブロックに、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。

センスアンプ２４は、レジスタ２６からカラムアドレスを受け、このカラムアドレスをデコードする。センスアンプ２４は、デコードされたカラムアドレスに基づいて、いずれかのビット線を選択する。また、センスアンプ２４は、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプ２４は、データの書き込み時には、書き込みデータをビット線に転送する。

センスアンプ２４は、データレジスタ２４Ｂを有しており、データレジスタ２４Ｂは、データの読み出し時には、センスアンプ２４により検出したデータを一時的に保持し、これをシリアルに入出力回路２２へ転送する。また、データレジスタ２４Ｂは、データの書き込み時には、入出力回路２２からシリアルに転送されたデータを一時的に保持し、これをセンスアンプ２４へ転送する。データレジスタ２４Ｂは、ＳＲＡＭなどで構成される。

（メモリセルアレイのブロック構成）
図３は、３次元構造のＮＡＮＤメモリセルアレイ２３のブロックの構成例を示す図である。図３はメモリセルアレイ２３を構成する複数のブロックのうちの１つのブロックＢＬＫを示している。メモリセルアレイの他のブロックも図３と同様の構成を有する。なお、本実施形態は、２次元構造のメモリセルアレイにも適用可能である。

図示するように、ブロックＢＬＫは、例えば４つのストリングユニット（ＳＵ０〜ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、ここでは８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択ゲートトランジスタＳＴ１，ＳＴ２とを含む。なお、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴの個数は、ここでは８個であるが、８個に限られず、例えば、３２個、４８個、６４個、９６個等でもよい。選択ゲートトランジスタＳＴ１，ＳＴ２は、電気回路上は１つのトランジスタとして示しているが、構造上はメモリセルトランジスタと同じでもよい。また、例えばカットオフ特性を高めるために、選択ゲートトランジスタＳＴ１，ＳＴ２として、それぞれ複数の選択ゲートトランジスタを用いてもよい。さらに、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ１，ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。

メモリセルトランジスタＭＴは、選択ゲートトランジスタＳＴ１，ＳＴ２間において、直列接続されるようにして配置されている。一端側のメモリセルトランジスタＭＴ７が、選択ゲートトランジスタＳＴ１に接続され、他端側のメモリセルトランジスタＭＴ０が、選択ゲートトランジスタＳＴ２に接続されている。

ストリングユニットＳＵ０〜ＳＵ３の各々の選択ゲートトランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。他方で、選択ゲートトランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一の選択ゲート線ＳＧＳに共通接続される。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７のゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０〜ＷＬ７及び選択ゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０〜ＳＵ３間で共通に接続されているのに対し、選択ゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０〜ＳＵ３毎に独立している。

ＮＡＮＤストリングＮＳを構成するメモリセルトランジスタＭＴ０〜ＭＴ７のゲートには、それぞれワード線ＷＬ０〜ＷＬ７が接続されている。ブロックＢＬＫ内において同一行にあるメモリセルトランジスタＭＴｉのゲートは、同一のワード線ＷＬｉに接続される。なお、以下の説明では、ＮＡＮＤストリングＮＳを単に「ストリング」という場合がある。

各ＮＡＮＤストリングＮＳは、対応するビット線に接続されている。従って、各メモリセルトランジスタＭＴは、ＮＡＮＤストリングＮＳに含まれる選択ゲートトランジスタＳＴや他のメモリセルトランジスタＭＴを介して、ビット線に接続されている。上述した通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。一方、データの読み出し及び書き込みは、メモリセルグループＭＧ単位（またはページ単位）で行われる。本明細書では、１つのワード線ＷＬｉに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴをメモリセルグループＭＧと定義する。本実施形態では、不揮発性メモリ２は３ビット（８値）のデータを保持可能なＴＬＣのＮＡＮＤメモリである。従って、１つのメモリセルグループＭＧが、３ページ分のデータを保持することができる。各メモリセルトランジスタＭＴが保持することができる３ビットは、それぞれこの３ページに対応する。

図４は、３次元構造のＮＡＮＤメモリセルアレイの一部領域の断面図である。図４に示すように、ｐ型ウェル領域（Ｐ−ｗｅｌｌ）上（Ｄ３方向）に複数のＮＡＮＤストリングＮＳが形成されている。すなわち、ｐ型ウェル領域上には、選択ゲート線ＳＧＳとして機能する複数の配線層３３３、ワード線ＷＬｉとして機能する複数の配線層３３２、および選択ゲート線ＳＧＤとして機能する複数の配線層３３１が積層されている。

そして、これらの配線層３３３，３３２，３３１を貫通してｐ型ウェル領域に達するメモリホール３３４が形成されている。メモリホール３３４の側面には、ブロック絶縁膜３３５、電荷蓄積膜（電荷保持領域）３３６、およびゲート絶縁膜３３７が順次形成され、更にメモリホール３３４内に導電体柱３３８が埋め込まれている。導電体柱３３８は、例えばポリシリコンからなり、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ並びに選択ゲートトランジスタＳＴ１及びＳＴ２の動作時にチャネルが形成される領域として機能する。すなわち、配線層３３１と導電体柱３３８とそれらの間の膜３３５〜３３７がそれぞれ選択ゲートトランジスタＳＴ１として機能し、配線層３３２と導電体柱３３８とそれらの間の膜３３５〜３３７がそれぞれメモリセルトランジスタＭＴとして機能し、配線層３３３と各導電体柱３３８とそれらの間の膜３３５〜３３７が選択ゲートトランジスタＳＴ２として機能する。

なお、図４では、メモリホール３３４及び導電体柱３３８は、同一径の円柱形状であるものとして示したが、実際にはｐ型ウェル領域に向かって細径となるテーパ形状を有する。また、製造工程によっては、メモリホール３３４及び導電体柱３３８は、テーパ形状の途中で拡径して再びｐ型ウェル領域に向かって細径となる複数段のテーパ形状を有することもある。

各ＮＡＮＤストリングＮＳにおいて、ｐ型ウェル領域上に選択ゲートトランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択ゲートトランジスタＳＴ１が順に形成されている。導電体柱３３８よりも上側（Ｄ１方向）には、ビット線ＢＬとして機能する配線層が形成される。導電体柱３３８の上端には、導電体柱３３８とビット線ＢＬとを接続するコンタクトプラグ３３９が形成されている。

さらに、ｐ型ウェル領域の表面内には、ｎ＋型不純物拡散層およびｐ＋型不純物拡散層が形成されている。ｎ＋型不純物拡散層上にはコンタクトプラグ３４０が形成され、コンタクトプラグ３４０上には、ソース線ＳＬとして機能する配線層が形成される。

以上の図４に示した構成が、図４の紙面の奥行き方向（Ｄ２方向）に複数配列されており、奥行き方向に一列に並ぶ複数のＮＡＮＤストリングの集合によって、１つのストリングユニットＳＵが形成される。

（センスアンプ）
図５は図２中のセンスアンプ２４の一例を示すブロック図である。

センスアンプ２４は、センスアンプユニット群２４Ａ及びデータレジスタ２４Ｂを有する。センスアンプユニット群２４Ａは、ビット線ＢＬ０〜ＢＬ（ｍ−１）に対応したセンスアンプユニットＳＡＵ０〜ＳＡＵ（ｍ−１）を備える。各センスアンプユニットＳＡＵは、センスアンプ部ＳＡ、及びデータラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬを備える。センスアンプ部ＳＡ、及びデータラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬは、互いにデータを転送可能なように接続される。

データラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬは、データを一時的に保持する。書き込み動作時には、センスアンプ部ＳＡは、データラッチ回路ＳＤＬが保持するデータに応じて、ビット線ＢＬの電圧を制御する。データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬは、メモリセルトランジスタＭＴが２ビット以上のデータを保持する多値動作用に使用される。すなわち、データラッチ回路ＡＤＬは、下位ページを保持するために使用される。データラッチ回路ＢＤＬは、中位ページを保持するために使用される。データラッチ回路ＣＤＬは、上位ページを保持するために使用される。センスアンプユニットＳＡＵが備えるデータラッチ回路の数は、１つのメモリセルトランジスタＭＴが保持するビット数に応じて任意に変更可能である。

センスアンプ部ＳＡは、読み出し動作時には、対応するビット線ＢＬに読み出されたデータを検知し、データが"０"データであるか"１"データであるかを判定する。また、センスアンプ部ＳＡは、書き込み動作時には、書き込みデータに基づいてビット線ＢＬに電圧を印加する。

データレジスタ２９は、センスアンプユニットＳＡＵ０〜ＳＡＵ（ｍ−１）に対応した数のデータラッチ回路ＸＤＬを備える。データラッチ回路ＸＤＬは、入出力回路２１に接続される。データラッチ回路ＸＤＬは、入出力回路２１から送られた書き込みデータを一時的に保持し、また、センスアンプユニットＳＡＵから送られた読み出しデータを一時的に保持する。より具体的には、入出力回路２１とセンスアンプユニットＳＡＵ０〜ＳＡＵ（ｍ−１）との間のデータ転送は、１ページ分のデータラッチ回路ＸＤＬを介して行われる。入出力回路２１が受信した書き込みデータは、データラッチ回路ＸＤＬを介して、データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのいずれかに転送される。センスアンプ部ＳＡによって読み出された読み出しデータは、データラッチ回路ＸＤＬを介して、入出力回路２１に転送される。

（ロウデコーダ）
図６Ａはロウデコーダ２５の構成の一例を示すブロック図であり、図６ＢはＣＧドライバ２８Ｂの構成の一例を示すブロック図である。

電圧生成回路２８は、信号線ＳＧ０〜ＳＧ４にそれぞれ電圧を供給する複数のＳＧドライバ２８Ａと、信号線ＣＧ０〜ＣＧ７にそれぞれ電圧を供給する複数のＣＧドライバ２８Ｂと含む。これらの信号線ＳＧ０〜ＳＧ４，ＣＧ０〜ＣＧ７は、ロウデコーダ２５によって分岐されて、各ブロックＢＬＫの配線に接続される。すなわち、信号線ＳＧ０〜ＳＧ３は、グローバルドレイン側選択ゲート線として機能し、ロウデコーダ２５を介して、各ブロックＢＬＫにおけるローカル選択ゲート線としての選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。信号線ＣＧ０〜ＣＧ７は、グローバルワード線として機能し、ロウデコーダ２５を介して、各ブロックＢＬＫにおけるローカルワード線としてのワード線ＷＬ０〜ＷＬ７に接続される。信号線ＳＧ４は、グローバルソース側選択ゲート線として機能し、ロウデコーダ２５を介して、各ブロックＢＬＫにおけるローカル選択ゲート線としての選択ゲート線ＳＧＳに接続される。
電圧生成回路２８はシーケンサ２７に制御されて、各種の電圧を生成する。ＳＧドライバ（選択ゲート線ドライバ）２８Ａ及びＣＧドライバ（ワード線ドライバ）２８Ｂは、各種の生成された電圧を、対応する信号線ＳＧ０〜ＳＧ４及び信号線ＣＧ０〜ＣＧ７にそれぞれ供給する。例えば、図６Ｂに示すように、各ＣＧドライバ２８Ｂは、読み出し動作における動作の対象（ロウアドレス）に応じて、対応する信号線ＣＧ及びワード線ＷＬに応じて、電圧ＶＣＧＲＶ、電圧ＶＲＥＡＤ、又は電圧ＶＲＥＡＤＫのいずれかを選択して供給する。動作の対象となるワード線ＷＬｎに対応する信号線ＣＧに接続されたＣＧドライバ２８Ｂは、電圧ＶＣＧＲＶを供給する。動作の対象となるワード線ＷＬｎに隣接するワード線ＷＬｎ±１に対応する信号線ＣＧｎ±１に接続されたＣＧドライバ２８Ｂは、電圧ＶＲＥＡＤＫを供給する。それ以外のワード線ＷＬｎ±２、ＷＬｎ±３等に対応する信号線ＣＧｎ±２、ＣＧｎ±３等に接続されたＣＧドライバ２８Ｂは、電圧ＶＲＥＡＤを供給する。

ロウデコーダ２５は、各ブロックにそれぞれ対応した複数のスイッチ回路群２５Ａと、複数のスイッチ回路群２５Ａにそれぞれ対応して設けられる複数のブロックデコーダ２５Ｂとを有している。各スイッチ回路群２５Ａは、信号線ＳＧ０〜ＳＧ３と選択ゲート線ＳＧＤ０〜ＳＧＤ３とをそれぞれ接続する複数のトランジスタＴＲ＿ＳＧ０〜ＴＲ＿ＳＧ３、信号線ＣＧ０〜ＣＧ７とワード線ＷＬ０〜ＷＬ７とをそれぞれ接続する複数のトランジスタＴＲ＿ＣＧ０〜ＴＲ＿ＣＧ７、信号線ＳＧ４と選択ゲート線ＳＧＳとを接続するトトランジスタＴＲ＿ＳＧ４を含む。トランジスタＴＲ＿ＳＧ０〜ＴＲ＿ＳＧ４およびトランジスタＴＲ＿ＣＧ０〜ＴＲ＿ＣＧ７の各々は、高耐圧トランジスタである。
各ブロックデコーダ２５Ｂは、ロウアドレスによって自身が指定された場合、トランジスタＴＲ＿ＳＧ０〜ＴＲ＿ＳＧ４およびトランジスタＴＲ＿ＣＧ０〜ＴＲ＿ＣＧ７のゲートに、ブロック選択信号ＢＬＫＳＥＬを供給する。これにより、ロウアドレスによって指定されるブロックデコーダ２５Ｂからブロック選択信号ＢＬＫＳＥＬが供給されるスイッチ回路群２５Ａでは、トランジスタＴＲ＿ＳＧ０〜ＴＲ＿ＳＧ４およびトランジスタＴＲ＿ＣＧ０〜ＴＲ＿ＣＧ７がオン状態となって導通するため、電源生成回路２８から信号線ＳＧ０〜ＳＧ４及び信号線ＣＧ０〜ＣＧ７に供給される電圧が、動作対象となるブロックＢＬＫに含まれる選択ゲート線ＳＧＤ０〜ＳＧＤ３、ＳＧＳおよびワード線ＷＬ０〜ＷＬ７に供給される。
即ち、電圧生成回路２８とロウデコーダ２５により、選択ワード線ＷＬｎには読み出し電圧ＶＣＧＲＶが供給され、隣接ワード線ＷＬｎ±１には電圧ＶＲＥＡＤＫが供給され、その他の非選択ワード線ＷＬｎ±２、ＷＬｎ±３等には電圧ＶＲＥＡＤが供給される。また、例えば、動作対象となるストリングユニットＳＵに属する選択ゲートトランジスタＳＴ１に接続されるセレクトゲート線ＳＧＤ（ＳＧＤｓｅｌ）には電圧ＶＳＧ１が供給され、動作対象となるストリングユニットＳＵに属さない選択ゲートトランジスタＳＴ１に接続されるセレクトゲート線ＳＧＤ（ＳＧＤｕｓｅｌ）には電圧ＶＳＧ２が供給され、各ブロックＢＬＫで選択ゲートトランジスタＳＴ２に一括して接続される選択ゲートセレクトゲート線ＳＧＳには電圧ＶＳＧ３が供給される。

（書き込み動作）
書き込み動作は、メモリセルトランジスタの閾値電圧を上昇するためにプログラム電圧を印加するプログラム動作と、プログラム動作の後、データを読み出すことで、メモリセルトランジスタの閾値電圧がターゲット領域まで達したか否かを判定するベリファイ動作とを含む。ベリファイ動作は、書き込み動作の一環として行われる読み出し動作である。図７は、書き込み動作（プログラム動作）における各配線の電位変化を示す図である。なお、図７に示す各電圧についても、シーケンサ２７に制御された電圧生成回路２８によって発生される。

プログラム動作は、ワード線及びビット線に印加するプログラム電圧及びビット線電圧に従って行われる。ワード線（図７の選択ＷＬ，非選択ＷＬ）に電圧が印加されないブロックＢＬＫは、書き込み対象でない非選択ＢＬＫ（図７下段）である。また、ビット線電圧は、ビット線ＢＬに接続された選択ゲートトランジスタＳＴ１が導通することによりメモリセルトランジスタＭＴに印加されるので、書き込み対象のブロックＢＬＫ（選択ＢＬＫ）のうち、選択ゲート線ＳＧＤが印加されないストリングユニットＳＵは書き込み対象でない非選択ＳＵ（図７中段）である。なお、選択ＢＬＫの非選択ＳＵ（図７中段）についても、プログラム電圧ＶＰＧＭの印加の前に、選択ゲート線ＳＧＤを例えば５Ｖにして選択ゲートトランジスタＳＴ１を導通させておくようにしてもよい。
書き込み対象のブロックＢＬＫ（選択ＢＬＫ）の書き込み対象のストリングユニットＳＵ（選択ＳＵ）（図７上段）については、プログラム電圧ＶＰＧＭの印加の前に、図７上段の左側に示すように、選択ゲート線ＳＧＤを例えば５Ｖにして、選択ゲートトランジスタＳＴ１を導通させておく。また、プログラム動作時には、選択ゲート線ＳＧＳは例えば０Ｖである。従って、選択ゲートトランジスタＳＴ２はオフ状態となる。一方、図７上段の右側に示すプログラム電圧ＶＰＧＭ印加時には、選択ゲート線ＳＧＤを例えば２．５Ｖとする。これにより、選択ゲートトランジスタＳＴ１の導通、非導通の状態は、選択ゲートトランジスタＳＴ１に接続されるビット線ＢＬのビット線電圧によって決まる。

上述したように、センスアンプ２４は、各ビット線ＢＬにデータを転送する。"０"データが与えられたビット線ＢＬにはビット線電圧Ｖｂｌ＿Ｌとして例えば０Ｖの接地電圧Ｖｓｓが印加される。"１"データが与えられたビット線ＢＬにはビット線電圧Ｖｂｌ＿Ｈとして書き込み禁止電圧Ｖｉｎｈｉｂｉｔ（例えば２．５Ｖ）が印加される。従って、プログラム電圧ＶＰＧＭ印加時には、"０"データが与えられたビット線ＢＬに接続された選択ゲートトランジスタＳＴ１は導通し、"１"データが与えられたビット線ＢＬに接続された選択ゲートトランジスタＳＴ１はカットオフする。カットオフした選択ゲートトランジスタＳＴ１に接続されているメモリセルトランジスタＭＴは書き込み禁止となる。

導通状態となった選択ゲートトランジスタＳＴ１に接続されているメモリセルトランジスタＭＴは、ワード線ＷＬに印加される電圧に従って電荷蓄積膜への電子の注入が行われる。ワード線電圧として、電圧ＶＰＡＳＳが与えられたワード線ＷＬに接続されたメモリセルトランジスタＭＴは、閾値電圧に拘わらず導通状態となるが、電荷蓄積膜への電子の注入は行われない。一方、ワード線電圧として、プログラム電圧ＶＰＧＭが与えられたワード線ＷＬに接続されたメモリセルトランジスタＭＴは、プログラム電圧ＶＰＧＭに応じて電荷蓄積膜への電子の注入が行われる。

即ち、ロウデコーダ２５は、選択ブロックＢＬＫにおいていずれかのワード線ＷＬを選択し、選択ワード線にプログラム電圧ＶＰＧＭを印加し、その他のワード線（非選択ワード線）ＷＬに電圧ＶＰＡＳＳを印加する。プログラム電圧ＶＰＧＭは、トンネル現象により電子を電荷蓄積膜に注入するための高電圧であり、ＶＰＧＭ＞ＶＰＡＳＳである。ロウデコーダ２５によってワード線ＷＬの電圧を制御しながら、センスアンプ２４によって各ビット線ＢＬにデータを供給することで、メモリセルアレイ２３の各メモリセルトランジスタＭＴへの書き込み動作（プログラム動作）が行われる。

図８は書き込み動作（プログラム動作）時のストリングの様子を示す回路図である。

図８では、"０"書き込み対象のビット線ＢＬ、及び、"１"書き込み対象のビット線ＢＬに対応する２つのＮＡＮＤストリングを図示している。また、ワード線ＷＬ３が選択された際の様子を示している。

図示するように、選択ワード線ＷＬ３にはプログラム電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ０〜ＷＬ２及びＷＬ４〜ＷＬ７には電圧ＶＰＡＳＳが印加される。

そして、"０"書き込み対象のビット線ＢＬに対応するＮＡＮＤストリングでは、選択ゲートトランジスタＳＴ１がオン状態となる。そのため、選択ワード線ＷＬ３に接続されたメモリセルトランジスタＭＴ３のチャネル電位Ｖchは０Ｖとなる。すなわち、ゲートとチャネルとの間の電位差が大きくなり、その結果、電子が電荷蓄積膜に注入されて、メモリセルトランジスタＭＴ３の閾値電圧が上昇される。

"１"書き込み対象のビット線ＢＬに対応するＮＡＮＤストリングでは、選択ゲートトランジスタＳＴ１がカットオフ状態となる。そのため、選択ワード線ＷＬ３に接続されたメモリセルトランジスタＭＴ３のチャネルは電気的にフローティングとなり、ワード線ＷＬ等との容量カップリングによりチャネル電位Ｖchはプログラム電圧ＶＰＧＭ近くまで上昇される。すなわち、ゲートとチャネルとの間の電位差が小さくなり、その結果、電子は電荷蓄積膜に注入されず、メモリセルトランジスタＭＴ３の閾値電圧は維持される（閾値分布レベルがより高い分布に遷移するほどには閾値電圧は変動しない）。

（閾値分布）
多値のデータをメモリセルトランジスタＭＴに書き込む場合には、メモリセルトランジスタＭＴの閾値電圧をデータの値に応じた値にする。メモリセルトランジスタＭＴにプログラム電圧ＶＰＧＭ及びビット線電圧Ｖｂｌ＿Ｌを印加すると、電子が電荷蓄積膜３３６に注入されて閾値電圧が上昇する。プログラム電圧ＶＰＧＭを大きくすることで電子の注入量を増加させて、メモリセルトランジスタＭＴの閾値電圧を高くすることができる。しかし、メモリセルトランジスタＭＴのばらつきにより同一のプログラム電圧ＶＰＧＭを印加したとしても電子の注入量はメモリセルトランジスタＭＴ毎に異なる。一旦注入された電子は、消去動作が行われるまで保持される。そこで、各メモリセルトランジスタＭＴに設定すべき閾値電圧として許容できる閾値電圧の範囲（以下、ターゲット領域という）を超えないように、プログラム動作とベリファイ動作（ループ）を、プログラム電圧ＶＰＧＭを徐々に上昇させつつ、複数回行う。

そして、プログラム動作の後、データを読み出すことで、メモリセルトランジスタの閾値電圧がターゲット領域まで達したか否かを判定するベリファイ動作が行われる。以上のプログラム動作とベリファイ動作の組み合わせを繰り返すことで、メモリセルトランジスタの閾値電圧がターゲット領域まで上昇される。ベリファイ動作により閾値電圧がターゲット領域まで達した、即ち、ターゲット領域の最低値であるターゲットレベルを超えたと判定されたメモリセルトランジスタは、その後、書き込み禁止とされる。

図９は横軸に閾値電圧をとり縦軸にメモリセルトランジスタ数（セル数）をとって、メモリセルアレイの閾値分布を示す図である。図９では、３ｂｉｔ／Ｃｅｌｌの不揮発性メモリ２の閾値分布例を示している。不揮発性メモリ２において、メモリセルトランジスタＭＴに記憶する多値データの各データ値に応じて、メモリセルトランジスタＭＴの閾値電圧が設定される。電荷蓄積膜（電荷保持領域）への電荷量の注入は、確率的であるため、図９に示すように、各メモリセルトランジスタＭＴの閾値電圧も統計的に分布する。

図９は閾値分布をＤＥｒ，ＤＡ，ＤＢ，ＤＣ，・・・，ＤＧの８個の山型の領域にて示しており、これらの各領域の閾値電圧の幅が各ターゲット領域に対応する。図９の例では、８個のターゲット領域内のいずれかにメモリセルトランジスタＭＴの閾値電圧を設定することで、メモリセルトランジスタＭＴに８値のデータ（３ビットデータ）を記憶させることが可能である。

本実施形態では、閾値電圧Ｖｔｈが図９の電圧ＶｒＡ以下となるターゲット領域をＥｒレベルとよび、閾値電圧が電圧ＶｒＡより大きく電圧ＶｒＢ以下となるターゲット領域をＡレベルとよび、閾値電圧が電圧ＶｒＢより大きく電圧ＶｒＣ以下となるターゲット領域をＢレベルとよび、閾値電圧が電圧ＶｒＣより大きく電圧ＶｒＤ以下となるターゲット領域をＣレベルとよぶ。以下同様に、図９に示すように、ＤレベルからＧレベルが、それぞれの電圧に応じて設定される。

すなわち、レベルは、各メモリセルトランジスタＭＴに記憶させるデータ値に対応したいずれのターゲット領域であるかを示すものであり、３ビット８値の場合にはターゲット領域は、Ｅｒ，Ａ〜Ｇレベルの８個のレベルに分けられる。なお、各Ｅｒ，Ａ，Ｂ，・・・，Ｆ，Ｇレベルにそれぞれ対応する閾値分布をそれぞれ分布ＤＥｒ，ＤＡ，ＤＢ，・・・，ＤＦ，ＤＧと呼ぶ。電圧ＶｒＡ〜ＶｒＧは、各ターゲット領域の境界となる基準電圧である。なお、ベリファイ動作においては、ワード線ＷＬに電圧ＶｒＡ〜ＶｒＧをベリファイレベル（電圧）として印加して読み出し行い、対象のメモリセルトランジスタＭＴがオフになることによりレベルに対応した閾値電圧に到達したことを判定してもよい。

（読み出し動作）
多値化されたメモリセルトランジスタからのデータの読み出しは、ロウデコーダ２５によって、選択ワード線ＷＬに読み出し電圧を印加すると共に、センスアンプ２４によって、ビット線ＢＬに読み出されたデータをセンスして、読み出したデータが"０"であるか"１"であるかを判定することで行われる。なお、非選択ワード線ＷＬに接続されたメモリセルトランジスタを導通させるために、ロウデコーダ２５は、非選択ワード線ＷＬには各メモリセルトランジスタをオンにするために必要な十分に高い電圧ＶＲＥＡＤを与える。なお、隣接ワード線については、隣接ワード線に接続されたメモリセルトランジスタの導通を容易にするために、電圧ＶＲＥＡＤよりも若干高い電圧ＶＲＥＡＤＫを与える。

ロウデコーダ２５は、選択ワード線に、読み出し電圧を印加し、非選択ワード線に、電圧ＶＲＥＡＤ又はＶＥＲＥＤＫを印加する。読み出し動作時には、センスアンプ２４は、ビット線ＢＬを一定の電圧（例えば、０．５Ｖ）に固定すると共に、センスユニット３２１内部の図示しないセンスノードＳＥＮをビット線ＢＬの電圧よりも高い所定のプリチャージ電圧Ｖｐｒｅに充電する。この状態で、ロジック制御回路２１は、センスノードＳＥＮをビット線ＢＬに接続する。そうすると、センスノードＳＥＮからビット線ＢＬに電流が流れ、センスノードＳＥＮの電圧は次第に低下する。

センスノードＳＥＮの電圧は、対応するビット線ＢＬに接続されたメモリセルトランジスタの閾値電圧の状態に応じて変化する。即ち、メモリセルトランジスタの閾値電圧が読み出し電圧よりも低いときは、メモリセルトランジスタはオン状態であり、メモリセルトランジスタに大きなセル電流が流れ、センスノードＳＥＮの電圧が低下する速度は速くなる。また、メモリセルトランジスタの閾値電圧が読み出し電圧よりも高いときは、メモリセルトランジスタはオフ状態であり、メモリセルトランジスタに流れるセル電流は、小さいか、又は、メモリセルトランジスタにセル電流が流れず、センスノードＳＥＮの電圧が低下する速度は遅くなる。

このようなセンスノードＳＥＮの電圧低下の速度の差を利用して、メモリセルトランジスタの書き込みの状態が判定されて、結果がデータラッチ回路に記憶される。例えば、センスノードＳＥＮの電荷を放電し始める放電開始時から所定の第１期間が経過した第１時点で、センスノードＳＥＮの電圧がローレベル（以下、"Ｌ"）であるかハイレベル（以下、"Ｈ"）であるかが判定される。例えば、メモリセルトランジスタの閾値電圧が読み出し電圧よりも低い場合には、メモリセルトランジスタは完全オン状態であり、メモリセルトランジスタに大きなセル電流が流れる。このため、センスノードＳＥＮの電圧は、急速に低下し、電圧降下量は比較的大きく、第１時点において、センスノードＳＥＮが"Ｌ"になる。

また、メモリセルトランジスタの閾値電圧が読み出し電圧よりも高い場合には、メモリセルトランジスタはオフ状態であり、メモリセルトランジスタに流れるセル電流は、非常に小さいか、又は、メモリセルトランジスタにセル電流が流れない。このため、センスノードＳＥＮの電圧は、非常に緩やかに低下し、電圧降下量は比較的小さく、第１時点において、センスノードＳＥＮは、"Ｈ"のままとなる。

このように、ロウデコーダ２５により選択ワード線に読み出し電圧を印加しながら、センスアンプ回路３２がセンスノードＳＥＮの状態を監視することで、メモリセルトランジスタの閾値電圧が読み出し電圧よりも高いか低いかが判定される。従って、各レベル相互間の電圧を読み出し電圧として選択ワード線ＷＬに印加することで、各メモリセルトランジスタのレベルを判定し、各レベルに割り当てたデータを読み出すことができる。

例えば、ＴＬＣの８つの閾値分布にそれぞれデータを割り当てることで、ＴＬＣでは、１メモリセルトランジスタ当たり３ビットのデータを記憶可能である。各メモリセルトランジスタには、Ｅｒ，Ａ，Ｂ，…，Ｇレベルのいずれかのレベルで書き込みが行われ、読出し時には、電圧ＶｒＡ〜ＶｒＧを印加することで、各メモリセルトランジスタのデータの値を判定することができる。

メモリセルトランジスタの各レベル（すなわち閾値分布）にデータ値を対応させるコーディングの手法としては、種々の方法を採用することができる。図１０はコーディングの一例として２−３−２コーディングを示す説明図である。図１０は各閾値分布に対するデータのＵＰＰＥＲ（上位）ビット、ＭＩＤＤＬＥ（中位）ビット及びＬＯＷＥＲ（下位）ビットの値を示している。

図１０の例ではＥｒレベルのメモリセルトランジスタは、データ（１，１，１）を記憶し、Ａレベルのメモリセルトランジスタは、データ（１，１，０）を記憶し、Ｂレベルのメモリセルトランジスタは、データ（１，０，０）を記憶し、Ｃレベルのメモリセルトランジスタは、データ（０，０，０）を記憶し、Ｄレベルのメモリセルトランジスタは、データ（０，１，０）を記憶し、Ｅレベルのメモリセルトランジスタは、データ（０，１，１）を記憶し、Ｆレベルのメモリセルトランジスタは、データ（０，０，１）を記憶し、Ｇレベルのメモリセルトランジスタは、データ（１，０，１）を記憶することを示している。

各メモリセルトランジスタの上位ビットによるデータ群、中位ビットによるデータ群、下位ビットによるデータ群をそれぞれ、ＵＰＰＥＲページ、ＭＩＤＤＬＥページ又はＬＯＷＥＲページと呼ぶ。一般的に、読み出しは、これらのページ単位で行われる。

仮に、ページ単位の読み出しではなく、各メモリセルトランジスタに記憶されたデータが３ビットのいずれの値であるかを判定する読み出しを行う場合には、選択ワード線ＷＬに印加する読み出し電圧を、電圧ＡＶから電圧ＧＶまでの最大で７回変化させる必要がある。これに対し、ページ単位の読み出しを行う場合には、電圧を２回又は３回変化させることで読み出しが可能である。

例えば、各メモリセルトランジスタのＵＰＰＥＲページの値を読み出す場合には、読み出し電圧を電圧ＣＶと電圧ＦＶの最大で２回変化させればよい。例えば、読み出し電圧ＣＶを選択ワード線ＷＬに印加した読み出しにおいて、センスアンプ２４により読み出し対象のメモリセルトランジスタが導通状態であると判定された場合には、当該読み出し対象のメモリセルトランジスタのＵＰＰＥＲページは、"１"であると判定することができる。

また、例えば、読み出し電圧ＣＶを選択ワード線ＷＬに印加した読み出しにおいて、センスアンプ２４により読み出し対象のメモリセルトランジスタが非導通状態であると判定された場合には、次に、読み出し電圧ＧＶにて読み出しを行う。この結果、センスアンプ２４により読み出し対象のメモリセルトランジスタが導通状態であると判定された場合には、当該読み出し対象のメモリセルトランジスタのＵＰＰＥＲページは、"０"であると判定することができ、非導通状態であると判定された場合には、当該読み出し対象のメモリセルトランジスタのＵＰＰＥＲページは、"１"であると判定することができる。

このように、図１０の２−３−２コーディングでは、ＵＰＰＥＲページにおいて最大で２回、ＭＩＤＤＬＥページにおいて最大で３回、ＬＯＷＥＲページにおいて最大で２回だけ読み出し電圧を変化させることで、読み出しが可能となる。なお、図１０に示したコーディングは、任意の２つの隣接する領域間で１ビットのみデータが変化するグレイ符号である。

（隣接ワード線キック）
このように、ページ単位の読み出しでは、選択ワード線ＷＬｎに印加する読み出し電圧ＶＣＧＲＶを変化させながら読み出しが行われる。この読み出し電圧ＶＣＧＲＶは、電圧生成回路２８から、ロウデコーダ２５を介して選択ワード線ＷＬｎに供給される。ところが、ワード線ＷＬにおいては、ロウデコーダ２５に比較的近い部分（以下、近端という）と、ロウデコーダ２５から比較的離間した選択ワード線ＷＬの部分（以下、遠端という）とがある。
図６Ｃは近端及び遠端を説明するための説明図である。なお、図６ＣのＤ１〜Ｄ３方向は図４のＤ１〜Ｄ３方向に対応する。より具体的には、図６Ｃに示すように、近端は、ワード線ＷＬにおいてロウデコーダ２５からの配線をワード線ＷＬに接続するためのコンタクトプラグＣＰに比較的近い部分（Ｎｅａｒ）であり、遠端はワード線においてコンタクトプラグＣＰから比較的離間した部分（Ｆａｒ）である。ワード線ＷＬの遠端は、ワード線ＷＬの近端と比べて、ロウデコーダ２５からみたＲＣ時定数が大きい。したがって、選択ワード線ＷＬｎでは、近端と遠端とで、電圧波形が異なる。
図１４Ａはこの様子を示す波形図である。ＲＣ時定数が大きい遠端では、近端と比べて、読み出し電圧ＶＣＧＲＶが遷移して所望のターゲットレベルに到達するまでに比較的長い時間を要する。
そこで、読み出し電圧ＶＣＧＲＶが遷移を開始してターゲットレベルに到達するまでの時間（セットアップ時間）を短縮するために、電圧生成回路２８は、遷移タイミングで、ターゲットレベルを超えるレベルの略パルス状のアシスト電圧（キック電圧）を発生させるようになっている。

図１１はキック電圧を説明するための図である。図１１は、読み出し電圧Ｖ１を電圧Ｖ２（実線）又はＶ３（破線）まで正方向に遷移させる場合のキックと、読み出し電圧Ｖ１を電圧Ｖ４（実線）又はＶ５（破線）まで負方向に遷移させる場合のキックの例を示している。図１１に示すように、読み出し電圧Ｖ１を正方向に遷移させてターゲットレベルＶ２，Ｖ３に変化させる場合には、ターゲットレベルよりも正方向に大きなキック電圧を印加するポジティブキックが行われる。また、読み出し電圧Ｖ１を負方向に遷移させてターゲットレベルＶ４，Ｖ５に変化させる場合には、ターゲットレベルよりも負方向に大きなキック電圧を印加するネガティブキックが行われる。

図１１では示されていないが、実際には、オーバーシュートしたキック電圧が低下してターゲットレベルに達した後アンダーシュートが生じる。このため、必要以上に大きなキック電圧を印加すると、アンダーシュートも大きくなり、結果的に、ターゲットレベルに到達するまでのセットアップ時間が長くなってしまう。そこで、図１１に示すように、ポジティブキック電圧及びネガティブキック電圧のいずれについても、読み出し電圧の遷移量が大きい程、ピーク電圧とターゲットレベルとの差電圧が大きいキック電圧を印加し、読み出し電圧の遷移量が小さい程、ピーク電圧とターゲットレベルとの差電圧が小さいキック電圧を印加するようになっている。

図１２は読み出し電圧ＶＣＧＲＶ遷移時に付加されるポジティブキック電圧による同一選択ワード線ＷＬ上の近端及び遠端の電圧波形を示す波形図であり、ｎｅａｒは近端における波形を示し、ｆａｒは遠端における波形を示している。図１２では、６種類の異なるキック電圧における波形を線種を変えて示しており、近端におけるキック電圧のピークは図１２の表示領域を超えていることを示している。なお、以下の説明では、キック電圧の付加からターゲットレベルに到達するまでの近端及び遠端における波形をアシスト波形という。

図１２に示すように、近端においては、キック電圧ピークとターゲットレベルとの差電圧は十分に大きく、電圧生成回路２８が出力するキック電圧波形に近似したアシスト波形が得られる。一方、遠端では、キック電圧は、遅延すると共に比較的大きく鈍り、ターゲットレベルとの差電圧が比較的小さいアシスト波形が得られる。結果的に、近端及び遠端のいずれにおいても、ターゲットレベルに到達する時間は略等しい。

メモリセルトランジスタからのデータの読み出し時には、選択ワード線ＷＬに供給する読み出し電圧ＶＣＧＲＶを遷移させる一方、非選択ワード線ＷＬについては固定の電圧ＶＲＥＡＤ又はＶＲＥＡＤＫが印加される。しかしながら、ｎ番目の選択ワード線ＷＬｎとｎ＋１番目の隣接ワード線ＷＬｎ＋１又はｎ−１番目の隣接ワード線ＷＬｎ−１とのカップリングの影響により、読み出し電圧ＶＣＧＲＶのキック電圧の大きさに応じて、隣接ワード線ＷＬｎ＋１，ＷＬｎ−１の電圧も変動する。この変動する期間における波形もアシスト波形というものとする。

図１３は読み出し電圧ＶＣＧＲＶ遷移時に付加されるポジティブキック電圧による近端及び遠端の選択ワード線ＷＬｎ及び隣接ワード線ＷＬｎ＋１の電圧波形（アシスト波形）を示す波形図であり、ｎｅａｒは近端における波形を示し、ｆａｒは遠端における波形を示している。図１３では、６種類の異なる電圧ＶＲＥＡＤＫにおけるアシスト波形を線種を変えて示している。また、図１３では、各アシスト波形の特徴を示すために、各波形の電圧スケールは相互に異なると共に、図１３の表示領域を超える電圧については図示していない。

選択ワード線ＷＬｎの近端（ＷＬｎ ｎｅａｒ）のアシスト波形の立ち上がりに比べて、遠端（ＷＬｎ ｆａｒ）のアシスト波形の立ち上がりは遅延している。遠端ではキック電圧が比較的大きく鈍る結果、近端及び遠端のいずれにおいても、ターゲットレベルに到達する時間は略等しい。

一方、隣接ワード線ＷＬｎ＋１についても、選択ワード線ＷＬｎとのカップリングにより、選択ワード線ＷＬｎの近端及び遠端のキック電圧の影響により、それぞれ隣接ワード線ＷＬｎ＋１の近端及び遠端においてアシスト波形が生じる。

選択ワード線ＷＬｎ及び隣接ワード線ＷＬｎ＋１におけるアシスト波形は、上述したように、オーバーシュートの後ターゲットレベルよりも低下するアンダーシュートを経て、ターゲットレベルに到達する形状を有する。選択ワード線ＷＬｎについては、電圧生成回路２８によりドライブされている結果、比較的短時間にターゲットレベルに到達するのに対し、隣接ワード線ＷＬｎ＋１については、選択ワード線ＷＬｎとのカップリングにより電圧が変動することから、比較的長い期間アシスト波形が継続する。このため、図１３では電圧スケールの相違から判別できないが、選択ワード線ＷＬｎにおいてアンダーシュートからターゲットレベルに復帰する期間において、隣接ワード線ＷＬｎ＋１はオーバーシュートからレベルが低下している状態となることがある。そうすると、選択ワード線ＷＬｎと隣接ワード線ＷＬｎ＋１とのカップリングにより、結果的に、選択ワード線ＷＬｎがターゲットレベルに復帰するまでに長時間を要してしまう。

そこで、選択ワード線ＷＬｎのセットアップ時間を短縮するために、隣接ワード線ＷＬｎ±１に生じるアシスト波形の期間を短くするように、隣接ワード線ＷＬｎ±１に、選択ワード線ＷＬｎに供給するキック電圧（選択ワード線キック電圧）に対して逆極性のキック電圧(隣接ワード線キック電圧）を供給する隣接ワード線キックが採用される。

しかしながら、読み出し電圧ＶＣＧＲＶの遷移量は一定であるとは限らない。コーディングの種類及び各レベルの閾値電圧の設定等に応じて、読み出し電圧の遷移量が異なる。このため、選択ワード線ＷＬがターゲットレベルに到達するまでの時間が長くなってしまうという課題があった。

図１４Ｂはこの課題を説明するための波形図である。図１４Ｂは所定のコーディングを採用して書き込みが行われたメモリセルトランジスタからのデータの読み出し時における選択ワード線ＷＬｎ及び隣接ワード線ＷＬｎ±１の電圧波形を示している。

メモリセルトランジスタからのページ単位の読み出し方法としては、例えば、読み出し電圧ＶＣＧＲＶを読み出し毎に順次増加させながら行う方法（以下、フォワードリードという）と読み出し電圧ＶＣＧＲＶを読み出し毎に順次低下させながら行う方法（以下、リバースリードという）とがある。図１４Ｂの例は、フォワードリードにおける読み出し電圧ＶＣＧＲＶの変化を示している。

まず、一連の読み出しの開始時において、選択ゲート線ＳＧＳ０〜ＳＧＳ３、ＳＧＤ及び全ワード線ＣＧ０〜ＣＧ７例えばＶＲＥＡＤ（５Ｖ）程度の所定の電圧を印加するリードスパイク期間が設けられる。

リードスパイク期間の終了後に、所定レベルのメモリセルトランジスタからの読み出しを行うために、読み出し電圧ＶＣＧＲＶを正方向に遷移させる。図１４Ｂの例では、３回の読み出しのうちの最初の読み出し時には、遷移量ΔＶ＝１．２Ｖである例を示している。この場合には、電圧生成回路２８は、遷移量ΔＶ＝１．２Ｖに対応したキック電圧を発生する。この結果、近端においては、破線にて示すアシスト波形が得られる。なお、遠端においても、アシスト波形が得られる。

一方、隣接ワード線ＷＬｎ±１においては、隣接ワード線ＷＬｎ±１に接続されたメモリセルトランジスタをオンにするための所定の電圧ＶＲＥＡＤＫが印加される。この電圧ＶＲＥＡＤＫは、選択ワード線ＷＬｎに印加されたキック電圧の影響により、変動する。図１４Ｂの細線実線（遠端）及び細線破線（近端）は、この影響によるアシスト波形を示している。上述したように、このような隣接ワード線ＷＬｎ±１の変動によって、結果的に選択ワード線ＷＬｎのセットアップ時間が長くなってしまう。

そこで、選択ワード線キック電圧の極性とは逆極性の隣接ワード線キック電圧を隣接ワード線ＷＬｎ±１に印加する。図１４Ｂの太線実線（遠端）及び太線破線（近端）は、隣接ワード線キック電圧として−０．３Ｖを隣接ワード線ＷＬｎ±１に印加した例を示している。この結果、図１４Ｂの最初の読み出し時には、隣接ワード線ＷＬｎ±１の近端及び遠端のいずれにおいても、比較的早くターゲットレベルに復帰する。これにより、結果的に、最初の読み出し時における選択ワード線ＷＬｎのセットアップ時間を短縮することができる。

しかしながら、図１４Ｂの２回目の読み出し時には、読み出し電圧ＶＣＧＲＶの遷移量ΔＶは、０．８Ｖである。従って、２回目の読み出し時には、選択ワード線キック電圧による隣接ワード線ＷＬｎ±１の電圧変化への影響は１回目の読み出し時よりも小さい。このため、２回目の読み出しに時隣接ワード線ＷＬｎ±１に印加される隣接ワード線キック電圧によって、電圧ＶＲＥＡＤＫは必要以上に低下し（太線実線及び破線）、結果的に、電圧ＶＲＥＡＤＫがターゲットレベルに復帰するまでに長時間を要する。これにより、２回目の読み出し時における選択ワード線ＷＬｎのセットアップ時間は比較的長くなってしまう。

また、図１４Ｂの３回目の読み出し時には、読み出し電圧ＶＣＧＲＶの遷移量ΔＶは、１．６Ｖである。従って、３回目の読み出し時には、選択ワード線キック電圧による隣接ワード線ＷＬｎ±１の電圧変化への影響は１回目の読み出し時よりも大きい。このため、太線実線及び破線に示すように、３回目の読み出しに時隣接ワード線ＷＬｎ±１に印加される隣接ワード線キック電圧では、電圧ＶＲＥＡＤＫの上昇を十分に抑制することはできず、結果的に、電圧ＶＲＥＡＤＫがターゲットレベルに復帰するまでに長時間を要する。これにより、３回目の読み出し時における選択ワード線ＷＬｎのセットアップ時間は比較的長くなってしまう。

（隣接ワード線キック電圧の制御）
そこで、本実施の形態においては、読み出し電圧の遷移量に応じて、隣接ワード線キックのキック量を制御するようになっている。シーケンサ２７は、読み出し時における読み出し電圧ＶＣＧＲＶの遷移量の情報及び当該遷移量に対応するワード線キックのキック量（ワード線キック電圧）の情報を保持する図示しないメモリを備える。更に、シーケンサ２７のメモリには、読み出し電圧ＶＣＧＲＶの遷移量に対応した隣接ワード線キックのキック量（隣接ワード線キック電圧）の情報を保持する。シーケンサ２７は、メモリに記憶されたワード線キック電圧及び隣接ワード線キック電圧を、読み出し電圧ＶＣＧＲＶの遷移時に発生させるように電圧生成回路２８を制御する。

図１５から図１７は、図１３と同様の表記方法によって、それぞれ図１４Ｂの１回目、２回目又は３回目の読み出し時における最適な隣接ワード線キック電圧を説明するための図である。即ち、図１５はフォワードリードにおける読み出し電圧ＶＣＧＲＶの遷移量ΔＶが１．２Ｖの場合の例であり、図１６はフォワードリードにおける読み出し電圧ＶＣＧＲＶの遷移量ΔＶが０．８Ｖの場合の例であり、図１７はフォワードリードにおける読み出し電圧ＶＣＧＲＶの遷移量ΔＶが１．６Ｖの場合の例である。図１５から図１７は、複数種類の隣接ワード線キック電圧における近端及び遠端の選択ワード線ＷＬｎ及び隣接ワード線ＷＬｎ±１の電圧波形（アシスト波形）を示している。ｎｅａｒは近端における波形を示し、ｆａｒは遠端における波形を示している。図１５から図１７では、６種類の異なる隣接ワード線キック電圧Ｖ１〜Ｖ６を印加した場合のアシスト波形を線種を変えて示している。また、図１５から図１７においても、各アシスト波形の特徴を示すために、各波形の電圧スケールは相互に異なると共に、図１５から図１７の表示領域を超える電圧については図示していない。

図１５の例では、隣接ワード線キック電圧Ｖ３を隣接ワード線ＷＬｎ±１に印加した場合において、選択ワード線ＷＬｎの近端では時刻ｔ０においてターゲットレベルに到達し、遠端では時刻ｔ１においてターゲットレベルに到達している。他の隣接ワード線キック電圧Ｖ１，Ｖ２，Ｖ４，Ｖ５を隣接ワード線ＷＬｎ±１に印加した場合においては、選択ワード線ＷＬｎの近端及び遠端のいずれにおいても、時刻ｔ０，ｔ１よりも遅いタイミングでターゲットレベルに到達している。即ち、選択ワード線ＷＬｎの読み出し電圧ＶＣＧＲＶのセットアップ時間を最も短縮することができる隣接ワード線キック電圧はＶ３であることが分かる。従って、シーケンサ２７のメモリには、フォワードリードにおける読み出し電圧ＶＣＧＲＶの遷移量ΔＶが１．２Ｖの場合には、隣接ワード線キック電圧としてネガティブキック電圧Ｖ３を指定する情報が記憶される。

図１６の例では、隣接ワード線キック電圧Ｖ２を隣接ワード線ＷＬｎ±１に印加した場合において、選択ワード線ＷＬｎの近端では時刻ｔ２においてターゲットレベルに到達し、遠端では時刻ｔ３においてターゲットレベルに到達している。他の隣接ワード線キック電圧Ｖ１，Ｖ３，Ｖ４，Ｖ５を隣接ワード線ＷＬｎ±１に印加した場合においては、選択ワード線ＷＬｎの近端及び遠端のいずれにおいても、時刻ｔ２，ｔ３よりも遅いタイミングでターゲットレベルに到達している。即ち、選択ワード線ＷＬｎの読み出し電圧ＶＣＧＲＶのセットアップ時間を最も短縮することができる隣接ワード線キック電圧はＶ２であることが分かる。従って、シーケンサ２７のメモリには、フォワードリードにおける読み出し電圧ＶＣＧＲＶの遷移量ΔＶが０．８Ｖの場合には、隣接ワード線キック電圧としてネガティブキック電圧Ｖ２を指定する情報が記憶される。

図１７の例では、隣接ワード線キック電圧Ｖ４を隣接ワード線ＷＬｎ±１に印加した場合において、選択ワード線ＷＬｎの近端では時刻ｔ４においてターゲットレベルに到達し、遠端では時刻ｔ５においてターゲットレベルに到達している。他の隣接ワード線キック電圧Ｖ１，Ｖ２，Ｖ３，Ｖ５を隣接ワード線ＷＬｎ±１に印加した場合においては、選択ワード線ＷＬｎの近端及び遠端のいずれにおいても、時刻ｔ４，ｔ５よりも遅いタイミングでターゲットレベルに到達している。即ち、選択ワード線ＷＬｎの読み出し電圧ＶＣＧＲＶのセットアップ時間を最も短縮することができる隣接ワード線キック電圧はＶ４であることが分かる。従って、シーケンサ２７のメモリには、フォワードリードにおける読み出し電圧ＶＣＧＲＶの遷移量ΔＶが１．６Ｖの場合には、隣接ワード線キック電圧としてネガティブキック電圧Ｖ４を指定する情報が記憶される。

次に、このように構成された実施の形態の動作について説明する。

いま、所定のコーディングを採用して書き込みが行われたメモリセルトランジスタから、フォワードリードによりデータの読み出しを行うものとする。シーケンサ２７の図示しないメモリには、フォワードリードの一連の読み出しにおける各読み出し電圧ＶＣＧＲＶ、その遷移量、遷移量に対応した選択ワード線キック電圧、遷移量に対応した隣接ワード線キック電圧、電圧ＶＲＥＡＤ、電圧ＶＲＥＡＤＫの情報が記憶されている。シーケンサ２７は、これらの情報に基づいて、電圧生成回路２８に読み出し時に必要な電圧を発生させる。

即ち、リードスパイク期間の経過の後、シーケンサ２７は、電圧生成回路２８に１回目の読み出しの読み出し電圧ＶＣＧＲＶ及びその遷移量に対応した選択ワード線キック電圧を発生させる。電圧生成回路２８は読み出し電圧ＶＣＧＲＶに選択ワード線キック電圧を付加して出力する。ロウデコーダ２５はこの電圧を選択ワード線ＷＬｎに供給する。

また、シーケンサ２７は、フォワードリードの１回目の読み出しに際して、電圧生成回路２８に、電圧ＶＲＥＡＤ，ＶＲＥＡＤＫと読み出し電圧ＶＣＧＲＶの遷移量に対応した隣接ワード線キック電圧（ネガティブキック電圧）を発生させる。ロウデコーダ２５は、電圧生成回路２８が発生した電圧ＶＲＥＡＤを非選択ワード線に供給し、電圧ＶＲＥＡＤＫに隣接ワード線キック電圧を付加した電圧を隣接ワード線ＷＬｎ±１に供給する。

例えば、図１４Ｂのように、フォワードリードにおける読み出し電圧ＶＣＧＲＶの遷移量ΔＶが１．２Ｖ、０．８Ｖ、１．６Ｖと変化して３回の読み出しが行われるものとする。この場合には、シーケンサ２７は、電圧生成回路２８に、１回目の読み出しに際して図１５のネガティブキック電圧Ｖ３の隣接ワード線キック電圧を発生させ、２回目の読み出しに際して図１６のネガティブキック電圧Ｖ２の隣接ワード線キック電圧を発生させ、３回目の読み出しに際して図１７のネガティブキック電圧Ｖ４の隣接ワード線キック電圧を発生させる。

これにより、図１５〜図１７に示すように、隣接ワード線ＷＬｎ±１の電圧ＶＲＥＡＤＫは、いずれの読み出しにおいても比較的短時間にターゲット電圧に復帰し、その結果、選択ワード線ＷＬｎの読み出し電圧ＶＣＧＲＶも比較的短時間にターゲット電圧に到達して、セットアップ時間が短縮される。

このように本実施の形態においては、選択ワード線に印加する読み出し電圧を遷移させる場合において、セットアップ時間短縮のために読み出し電圧に選択ワード線キック電圧を付加するときには、読み出し電圧の遷移量に応じた隣接ワード線キック電圧を隣接ワード線に印加する。これにより、隣接ワード線の電圧変動を抑制し、電圧を短時間に元のターゲット電圧に戻し、結果的に、選択ワード線を短時間にターゲット電圧に到達させる。例えば、フォワードリードによる複数回の読み出しが行われる場合には、選択ワード線に読み出し電圧の遷移量に応じたポジティブキック電圧を加えると共に、隣接ワード線に読み出し電圧の遷移量に応じたネガティブキック電圧を加える。これにより、選択ワード線のセットアップ時間の短縮が可能となる。

（第２の実施の形態）
図１８は本発明の第２の実施の形態を説明するための図である。本実施の形態はリバースリードの例を説明するものであり、ハードウェア構成は第１の実施の形態と同様である。

図１８は図１４Ｂにおける読み出しに対応したリバースリードにおける選択ワード線ＷＬｎ及び隣接ワード線ＷＬｎ±１の電圧波形を示している。即ち、図１８はリードスパイク期間の後、図１４Ｂの３番目の読み出し電圧、２番目の読み出し電圧、１番目の読み出し電圧の順に、読み出し電圧ＶＣＧＲＶを読み出し毎に順次低下させながら読み出しを行うリバースリードの例を示している。

リバースリードでは、リードスパイク期間の終了後に、所定レベルのメモリセルトランジスタからの読み出しを行うために、読み出し電圧ＶＣＧＲＶを負方向に遷移させる。図１８の例では、３回の読み出しのうちの最初の読み出し時には、遷移量ΔＶ＝−１．４Ｖである例を示している。この場合には、電圧生成回路２８は、遷移量ΔＶ＝−１．４Ｖに対応したキック電圧（ネガティブキック電圧）を発生する。この結果、近端においては、破線にて示すアシスト波形が得られる。なお、遠端においても、アシスト波形が得られる。

一方、隣接ワード線ＷＬｎ±１においては、隣接ワード線ＷＬｎ±１に接続されたメモリセルトランジスタをオンにするための所定の電圧ＶＲＥＡＤＫが印加される。この電圧ＶＲＥＡＤＫは、選択ワード線ＷＬｎに印加されたキック電圧の影響により、変動する。図１８の細線実線（遠端）及び細線破線（近端）は、この影響によるアシスト波形を示している。このアシスト波形に示すように、遠端及び近端のいずれにおいても、ターゲット電圧に復帰するまでに比較的長い時間を要する。隣接ワード線ＷＬｎ±１にこのような変動が生じると、結果的に選択ワード線ＷＬｎのセットアップ時間が長くなってしまう。

そこで、選択ワード線キック電圧（ネガティブキック電圧）の極性とは逆極性の隣接ワード線キック電圧（ポジティブキック電圧）を隣接ワード線ＷＬｎ±１に印加する。図１８の太線実線（遠端）及び太線破線（近端）は、隣接ワード線キック電圧として＋０．３Ｖを隣接ワード線ＷＬｎ±１に印加した例を示している。この結果、図１８の最初の読み出し時には、隣接ワード線ＷＬｎ±１の近端及び遠端のいずれにおいても、比較的早くターゲットレベルに復帰する。これにより、結果的に、最初の読み出し時における選択ワード線ＷＬｎのセットアップ時間を短縮することができる。

しかしながら、図１８の２回目の読み出し時には、読み出し電圧ＶＣＧＲＶの遷移量ΔＶは、−１．６Ｖである。従って、２回目の読み出し時には、選択ワード線キック電圧による隣接ワード線ＷＬｎ±１の電圧変化への影響は１回目の読み出し時よりも大きい。このため、２回目の読み出し時に隣接ワード線ＷＬｎ±１に印加される＋０．３Ｖの隣接ワード線キック電圧では、電圧ＶＲＥＡＤＫの低下を十分に抑制することはできず、結果的に、電圧ＶＲＥＡＤＫがターゲットレベルに復帰するまでに長時間を要する。これにより、２回目の読み出し時における選択ワード線ＷＬｎのセットアップ時間は比較的長くなってしまう。

また、図１８の３回目の読み出し時には、読み出し電圧ＶＣＧＲＶの遷移量ΔＶは、−０．８Ｖである。従って、３回目の読み出し時には、選択ワード線キック電圧による隣接ワード線ＷＬｎ±１の電圧変化への影響は１回目の読み出し時よりも小さい。このため、３回目の読み出し時に隣接ワード線ＷＬｎ±１に印加される＋０．３Ｖの隣接ワード線キック電圧によって、電圧ＶＲＥＡＤＫは必要以上に上昇し、結果的に、電圧ＶＲＥＡＤＫがターゲットレベルに復帰するまでに長時間を要する。これにより、３回目の読み出し時における選択ワード線ＷＬｎのセットアップ時間は比較的長くなってしまう。

そこで、本実施の形態においても、読み出し電圧の遷移量に応じて、隣接ワード線に印加するポジティブキック電圧を制御する。即ち、読み出し電圧の遷移量が大きい程ポジティブキック電圧としてより大きい電圧が設定され、読み出し電圧の遷移量が小さい程ポジティブキック電圧としてより小さい電圧が設定される。なお、この場合のポジティブキック電圧の情報についても、シーケンサ２７の図示しないメモリに記憶されることは、第１の実施の形態と同様である。

このように構成された実施の形態においても、第１の実施の形態と同様の読み出し制御が行われる。

例えば、図１８のように、リバースリードにおける読み出し電圧ＶＣＧＲＶの遷移量ΔＶが−１．４Ｖ、−１．６Ｖ、−０．８Ｖと変化して３回の読み出しが行われるものとする。この場合には、シーケンサ２７は、電圧生成回路２８に、１回目の読み出しに際して、遷移量−１．４Ｖに対応した中くらいのポジティブキック電圧を発生させ、２回目の読み出しに際して遷移量−１．６Ｖに対応した大きいポジティブキック電圧を発生させ、３回目の読み出しに際して遷移量−０．８Ｖに対応した小さいポジティブキック電圧を発生させる。

これにより、隣接ワード線ＷＬｎ±１の電圧ＶＲＥＡＤＫは、いずれの読み出しにおいても比較的短時間にターゲット電圧に復帰し、その結果、選択ワード線ＷＬｎの読み出し電圧ＶＣＧＲＶも比較的短時間にターゲット電圧に到達して、セットアップ時間が短縮される。

このように本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。

なお、上記各実施の形態においては、読み出し電圧ＶＣＧＲＶの遷移量に応じて隣接ワード線キック電圧を決定する例について説明したが、読み出し電圧ＶＣＧＲＶの遷移量とキック量とに基づいて、隣接ワード線キック電圧を決定してもよい。

本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１ メモリコントローラ、２ 不揮発性メモリ、１１ ＲＡＭ、１２ プロセッサ、１３ ホストインターフェイス、１４ ＥＣＣ回路、１５ メモリインターフェイス、２１ ロジック制御回路、２２ 入出力回路、２３ メモリセルアレイ、２４ センスアンプ、２５ ロウデコーダ、２６ レジスタ、２７ シーケンサ、２８ 電圧生成回路。

Claims (6)

1. 各々が複数レベルの閾値電圧のいずれかに設定可能な複数のメモリセルトランジスタを備えたメモリセルアレイと、
   前記複数のメモリセルトランジスタのゲートにそれぞれ接続された複数のワード線と、
   前記複数のワード線のうち読み出し対象のメモリセルトランジスタが接続された選択ワード線に供給する読み出し電圧及び前記読み出し電圧に第１電圧を付加した電圧、前記選択ワード線に隣接する隣接ワード線に供給する固定の第２電圧及び前記第２電圧に第３電圧を付加した電圧を発生する電圧生成回路と、
   前記複数のメモリセルトランジスタに書き込まれたデータを読み出すために、前記選択ワード線に前記読み出し電圧を印加し前記隣接ワード線に前記第２電圧を印加すると共に、前記読み出し電圧の遷移時に、前記第１電圧が付加された前記読み出し電圧を前記選択ワード線に印加し前記第３電圧が付加された前記第２電圧を前記隣接ワード線に印加するワード線ドライバと、
   前記第１電圧及び第３電圧を前記読み出し電圧の遷移量に応じた電圧に設定する制御回路と、
   を具備する半導体記憶装置。
2. 前記読み出し電圧の遷移は、正方向であり、
   前記第１電圧は正電圧であり、
   前記第３電圧は負電圧である
   請求項１に記載の半導体記憶装置。
3. 前記読み出し電圧の遷移は、負方向であり、
   前記第１電圧は負電圧であり、
   前記第３電圧は正電圧である
   請求項１に記載の半導体記憶装置。
4. 前記読み出し電圧は、正方向に複数回変化する
   請求項１から３のいずれか１つに記載の半導体記憶装置。
5. 前記読み出し電圧は、負方向に複数回変化する
   請求項１から３のいずれか１つに記載の半導体記憶装置。
6. 前記第１電圧は、前記ワード線ドライバからの距離が異なる前記選択ワード線上の２点のうち前記ワード線ドライバからの距離が近い近端と前記ワード線ドライバからの距離が遠い遠端とにおいて、前記読み出し電圧がターゲット電圧に到達するまでの時間を短縮するための電圧値に設定され、
   前記第３電圧は、前記ワード線ドライバからの距離が異なる前記隣接ワード線上の２点のうち前記ワード線ドライバからの距離が近い近端と前記ワード線ドライバからの距離が遠い遠端とにおいて、前記第２電圧がターゲット電圧に到達するまでの時間を短縮するための電圧値に設定される
   請求項１に記載の半導体記憶装置。

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