CN114974370A - 半导体存储装置 - Google Patents

Abstract

本发明的一个实施方式提供能够使动作高速化的半导体存储装置。一个实施方式的半导体存储装置(2)具备：多个层(PL1、PL2)；将包括与层(PL1、PL2)的动作相关的控制信号的信号进行输入输出的接口电路(20)；以及基于控制信号控制层(PL1、PL2)的动作的定序器(41)。在层(PL1)正在进行数据的写入动作或擦除动作的中途，指示针对层(PL2)的数据的读取动作的控制信号被输入至接口电路(20)的情况下，定序器(41)在层(PL1)中进行校验动作的期间使层(PL2)进行读取动作。

Description

半导体存储装置

相关申请

本申请以由2021年2月24日提交的在先的第2021-27242号日本发明专利申请所产生的优先权之利益为基础，且请求其利益，其内容的整体通过援引而包含于本申请。

技术领域

本发明的实施方式涉及半导体存储装置。

背景技术

例如NAND型闪速存储器这种半导体存储装置中，存储单元阵列存储数据。作为这种半导体存储装置，还已知构成为具有多个层，在各个层中分别设置有存储单元阵列的半导体存储装置。

发明内容

根据公开的实施方式，提供能够使动作高速化的半导体存储装置。

实施方式所涉及的半导体存储装置具备：多个层，其各自具有存储单元阵列；接口电路，其将包括与层的动作相关的控制信号的信号进行输入输出；以及控制电路，其基于控制信号控制层的动作。在将多个层中进行针对存储单元阵列的数据写入动作或擦除动作的层设为第1层、将多个层中不进行针对存储单元阵列的数据写入动作和擦除动作的任意一种动作的层之一设为第2层时，在第1层正在进行数据的写入动作或擦除动作的中途，指示针对第2层的、从存储单元阵列读取数据的读取动作的控制信号被输入至接口电路的情况下，控制电路在第1层中进行校验动作的期间使第2层进行读取动作。

附图说明

图1是表示第1实施方式所涉及的存储系统的构成例的框图。

图2是表示第1实施方式所涉及的半导体存储装置的构成的框图。

图3是表示定序器的构成的框图。

图4是表示寄存器的构成的框图。

图5是表示电压生成电路的构成的框图。

图6是表示存储单元阵列的构成的等价电路图。

图7是表示存储单元阵列的构成的截面图。

图8是表示感测放大器单元的电路构成的图。

图9是表示存储单元晶体管的阈值分布的一个例子的图。

图10是表示写入动作时的、各布线的电位变化的图。

图11是表示写入动作时的、循环次数与校验动作之间的关系的图。

图12是表示写入动作时的、各布线的电位变化的图。

图13是表示写入动作时的、字线的电位变化的图。

图14的(A)～(F)是表示写入动作时的、各布线的电位变化等的图。

图15的(A)～(D)是表示对比例的写入动作时的、各布线的电位变化等的图。

图16的(A)～(F)是表示第2实施方式所涉及的半导体存储装置的写入动作时的、各布线的电位变化等的图。

图17的(A)～(D)是表示第3实施方式所涉及的半导体存储装置的写入动作时的、各布线的电位变化等的图。

图18的(A)～(D)是表示第4实施方式所涉及的半导体存储装置的写入动作时的、各布线的电位变化等的图。

图19是表示读取动作时的各布线的电位变化的图。

图20是表示下位页的读取动作时的各布线的电位变化等的图。

图21是表示中位页的读取动作时的各布线的电位变化等的图。

图22是表示上位页的读取动作时的各布线的电位变化等的图。

具体实施方式

以下，参照附图说明本实施方式。为了使说明易于理解，在各附图中针对同一构成要素尽可能标注同一标号，省略重复的说明。

对第1实施方式进行说明。本实施方式所涉及的半导体存储装置2是构成为NAND型闪速存储器的非易失性的存储装置。图1中以框图方式例示了包括半导体存储装置2的存储系统的构成例。该存储系统具备存储器控制器1和半导体存储装置2。半导体存储装置2的具体构成在后面说明。图1的存储系统能够与未图示的主机连接。主机例如是个人计算机、移动终端等电子设备。

存储器控制器1根据来自主机的写入请求，控制向半导体存储装置2的数据写入。另外，存储器控制器1根据来自主机的读取请求，控制从半导体存储装置2的数据读取。

存储器控制器1与半导体存储装置2之间接收发送芯片使能信号/CE、就绪/繁忙信号/RB、指令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号/WE、读使能信号RE、/RE、写保护信号/WP、作为数据的信号DQ＜7：0＞、数据选通信号DQS、/DQS的各信号。

芯片使能信号/CE是用于对半导体存储装置2使能的信号。就绪/繁忙信号/RB是用于表示半导体存储装置2是就绪状态还是繁忙状态的信号。“就绪状态”是接收来自外部的命令的状态。“繁忙状态”是无法接收来自外部的命令的状态。指令锁存使能信号CLE是表示信号DQ＜7：0＞为指令的信号。地址锁存使能信号ALE是表示信号DQ＜7：0＞为地址的信号。写使能信号/WE是用于将接收到的信号放入半导体存储装置2的信号，在每次通过存储器控制器1接收指令、地址及数据时被赋活(assert)。存储器控制器1向半导体存储装置2指示在信号/WE为“L(Low)”电平的期间放入信号DQ＜7：0＞。

读使能信号RE、/RE是用于使存储器控制器1从半导体存储装置2读取数据的信号。其例如为了控制在输出信号DQ＜7：0＞时的半导体存储装置2的动作定时而被使用。写保护信号/WP是用于向半导体存储装置2指示禁止数据写入及擦除的信号。信号DQ＜7：0＞是在半导体存储装置2与存储器控制器1之间接收发送的数据的实体，包括指令、地址及数据。数据选通信号DQS、/DQS是用于控制信号DQ＜7：0＞的输入输出的定时的信号。

存储器控制器1具备RAM 11、处理器12、主机接口13、ECC电路14和存储器接口15。RAM 11、处理器12、主机接口13、ECC电路14及存储器接口15彼此通过内部总线16连接。

主机接口13将从主机接收到的请求、用户数据(写入数据)等向内部总线16输出。另外，主机接口13将从半导体存储装置2读取的用户数据、来自处理器12的响应等向主机发送。

存储器接口15基于处理器12的指示，控制将用户数据等向半导体存储装置2写入的处理、以及将用户数据等从半导体存储装置2读取的处理。

处理器12统一控制存储器控制器1。处理器12例如为CPU、MPU等。处理器12在经由主机接口13从主机接收到请求的情况下，进行根据该请求的控制。例如，处理器12根据来自主机的请求，向存储器接口15指示向半导体存储装置2的用户数据及奇偶校验位的写入。另外，处理器12根据来自主机的请求向存储器接口15指示来自半导体存储装置2的用户数据及奇偶校验位的读取。

处理器12针对积蓄于RAM 11的用户数据，确定半导体存储装置2上的保存区域(存储区域)。用户数据经由内部总线16保存于RAM 11。处理器12针对作为写入单位的页单位的数据(页数据)实施存储区域的确定。半导体存储装置2的1页中保存的用户数据，以下也称为“单位数据”。单位数据通常被编码，作为码字保存于半导体存储装置2。在本实施方式中，编码并非必需。存储器控制器1也可以不进行编码而将单位数据保存于半导体存储装置2，但在图1中，作为一个构成例而示出了进行编码的构成。在存储器控制器1不进行编码的情况下，页数据与单位数据一致。另外，可以基于1个单位数据生成1个码字，也可以基于将单位数据分割而成的分割数据生成1个码字。另外，也可以使用多个单位数据生成1个码字。

处理器12针对每个单位数据确定作为写入目标的半导体存储装置2的存储区域。半导体存储装置2的存储区域被分配有物理地址。处理器12使用物理地址管理单位数据的写入目标的存储区域。处理器12指定所确定的存储区域(物理地址)而向存储器接口15指示将用户数据向半导体存储装置2写入。处理器12管理用户数据的逻辑地址(主机管理的逻辑地址)与物理地址之间的对应。处理器12在接收到包括来自主机的逻辑地址的读取请求的情况下，确定与逻辑地址对应的物理地址，指定物理地址而向存储器接口15指示用户数据的读取。

ECC电路14将RAM 11所保存的用户数据进行编码，生成码字。另外，ECC电路14将从半导体存储装置2读取的码字进行解码。

从主机接收到的用户数据在存储到半导体存储装置2之前由RAM 11暂时保存，从半导体存储装置2读取到的数据在发送到主机之前由RAM 11暂时保存。RAM 11例如是SRAM、DRAM等通用存储器。

在图1中，示出了存储器控制器1分别具备ECC电路14和存储器接口15的构成例。但是，ECC电路14也可以内置于存储器接口15。另外，ECC电路14也可以内置于半导体存储装置2。图1所示的各要素的具体构成、配置并不特别限定。

在从主机接收到写入请求的情况下，图1的存储系统如下所示进行动作。处理器12使作为写入动作的对象的数据暂时存储于RAM 11。处理器12读取积蓄于RAM 11的数据，向ECC电路14输入。ECC电路14将所输入的数据进行编码，将码字向存储器接口15输入。存储器接口15将所输入的码字向半导体存储装置2写入。

在从主机接收到读取请求的情况下，图1的存储系统如下所示进行动作。存储器接口15将从半导体存储装置2读取的码字向ECC电路14输入。ECC电路14将所输入的码字解码，将已解码的数据积蓄于RAM 11。处理器12将RAM 11中积蓄的数据经由主机接口13向主机发送。

主要参照图2，说明半导体存储装置2的构成。如该图所示，半导体存储装置2具备2个层PL1、PL2、输入输出电路21、逻辑控制电路22、定序器41、寄存器42、电压生成电路43、输入输出用焊盘组31、逻辑控制用焊盘组32和电源输入用端子组33。

层PL1具备存储单元阵列110、感测放大器120和行解码器130。另外，层PL2具备存储单元阵列210、感测放大器220和行解码器230。层PL1的构成与层PL2的构成彼此相同。即，存储单元阵列110的构成与存储单元阵列210的构成彼此相同，感测放大器120的构成与感测放大器220的构成彼此相同，行解码器130的构成与行解码器230的构成彼此相同。半导体存储装置2中设置的层的数量可以是本实施方式所示的2个，但也可以是3个以上。

存储单元阵列110和存储单元阵列210是存储数据的部分。存储单元阵列110和存储单元阵列210各自包括与字线和位线相关联的多个存储单元晶体管。它们的具体构成在后面说明。

输入输出电路21与存储器控制器1之间接收发送信号DQ＜7：0＞和数据选通信号DQS、/DQS。输入输出电路21将信号DQ＜7：0＞内的指令和地址向寄存器42转发。另外，输入输出电路21与感测放大器120、感测放大器220之间接收发送写入数据及读取数据。

逻辑控制电路22从存储器控制器1接收芯片使能信号/CE、指令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号/WE、读使能信号RE、/RE、及写保护信号/WP。另外，逻辑控制电路22将就绪/繁忙信号/RB向存储器控制器1转发，将半导体存储装置2的状态向外部通知。

输入输出电路21和逻辑控制电路22都是构成为与存储器控制器1之间输入输出信号的部分的电路。以下将输入输出电路21及逻辑控制电路22总称为“接口电路20”。接口电路20可以称为输入输出包括与层PL1、PL2的动作相关的控制信号的信号的部分。上述的“控制信号”例如是输入至输入输出电路21的信号DQ＜7：0＞内的指令和地址、输入至逻辑控制电路22的指令锁存使能信号CLE等。

定序器41基于从存储器控制器1输入至接口电路20的控制信号，控制层PL1、PL2、电压生成电路43等各部分的动作。定序器41相当于本实施方式中的“控制电路”。也可以将定序器41和逻辑控制电路22这两者视为本实施方式中的“控制电路”。如图3所示，定序器41具有第1定序器411、第2定序器412和第3定序器413。

第1定序器411是进行层PL1、PL2的写入动作、擦除动作所需的处理的部分。例如若后述的第1指令寄存器421(参照图4)中保存了指令，则第1定序器411开始动作。第1定序器411还进行统一管理第2定序器412和第3定序器413的动作的处理。

第2定序器412是进行层PL1的读取动作所需的处理的部分。例如若后述的第2指令寄存器422(参照图4)中保存了指令，则第2定序器412开始动作。

第3定序器413是进行层PL2的读取动作所需的处理的部分。例如若后述的第3指令寄存器423(参照图4)中保存了指令，则第3定序器413开始动作。

此外，第1定序器411、第2定序器412和第3定序器413中的上述的功能分担仅为一个例子。例如也可以是与寄存器所保存的指令的顺序相应地，第1定序器411等各自承担的功能每次有所变化的方式。由定序器41进行的具体的处理内容在后面说明。

图2的寄存器42是暂时保持指令、地址的部分。如图4所示，寄存器42具有第1指令寄存器421、第2指令寄存器422、第3指令寄存器423、第1地址寄存器424、第2地址寄存器425、第1状态寄存器426和第2状态寄存器427。

第1指令寄存器421是保持对层PL1、PL2的写入动作、擦除动作进行指示的指令的部分。该指令在从存储器控制器1输入至输入输出电路21后，从输入输出电路21向第1指令寄存器421转发并被保持。

第2指令寄存器422是保持对层PL1的读取动作进行指示的指令的部分。该指令在从存储器控制器1输入至输入输出电路21后，从输入输出电路21向第2指令寄存器422转发并被保持。

第3指令寄存器423是保持对层PL2的读取动作进行指示的指令的部分。该指令在从存储器控制器1输入至输入输出电路21后，从输入输出电路21向第3指令寄存器423转发并被保持。

第1地址寄存器424是保持与针对层PL1的指令对应的地址的部分。该地址在从存储器控制器1输入至输入输出电路21后，从输入输出电路21向第1地址寄存器424转发并被保持。

第2地址寄存器425是保持与针对层PL2的指令对应的地址的部分。该地址在从存储器控制器1输入至输入输出电路21后，从输入输出电路21向第2地址寄存器425转发并被保持。

第1状态寄存器426是保存表示层PL1的状态的第1状态信息的部分。第1状态寄存器426所保存的第1状态信息与层PL1的动作状态相应地，通过定序器41而每次更新。第1状态信息与来自存储器控制器1的请求相应地，作为状态信号从输入输出电路21向存储器控制器1输出。

第2状态寄存器427是保存表示层PL2的状态的第2状态信息的部分。第2状态信息与层PL2的动作状态相应地，通过定序器41而随时更新。第2状态寄存器427所保存的第2状态信息与来自存储器控制器1的请求相应地，作为状态信号从输入输出电路21向存储器控制器1输出。

由于寄存器42具备上述的第1状态寄存器426和第2状态寄存器427，从而定序器41能够进行用于与来自存储器控制器1的请求相应地将表示各个层(PL1、PL2)的状态的状态信号从接口电路20输出的处理。

图2的电压生成电路43是基于来自定序器41的指示而生成存储单元阵列110、210中的数据的写入动作、读取动作及擦除动作各自所需的电压的部分。如图5所示，电压生成电路43具有第1电压生成电路431、第2电压生成电路432和第3电压生成电路433。

第1电压生成电路431是生成层PL1、PL2中的数据的写入动作、擦除动作所需的电压的部分。这种电压包括例如后述的对字线WL施加的VPGM、VPASS_PGM这种电压、后述的对位线BL施加的电压等。

第2电压生成电路432是生成层PL1中的数据的读取动作所需的电压的部分。这种电压包括例如对字线WL施加的VrA等、VPASS_READ这种电压、对位线BL施加的电压等。

第3电压生成电路433是生成层PL2中的数据的读取动作所需的电压的部分。这种电压包括例如对字线WL施加的VrA等、VPASS_READ这种电压、对位线BL施加的电压等。

此外，第1电压生成电路431、第2电压生成电路432和第3电压生成电路433中的上述的功能分担仅为一个例子。电压生成电路43只要构成为能够以层PL1及层PL2能够彼此并列地动作的方式对各字线WL、位线BL等分别单独施加电压即可。

输入输出用焊盘组31是用于在存储器控制器1与输入输出电路21之间进行各信号的接收发送的、设置有多个端子(焊盘)的部分。各个端子与信号DQ＜7：0＞及数据选通信号DQS、/DQS分别对应地单独设置。

逻辑控制用焊盘组32是用于在存储器控制器1与逻辑控制电路22之间进行各信号的接收发送的、设置有多个端子(焊盘)的部分。各个端子与芯片使能信号/CE、指令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号/WE、读使能信号RE、/RE、写保护信号/WP及就绪/繁忙信号/RB分别对应地单独设置。

电源输入用端子组33是用于接受半导体存储装置2的动作所需的各电压的施加的、设置有多个端子的部分。各个端子上施加的电压包括电源电压Vcc、VccQ、Vpp和接地电压Vss。

电源电压Vcc为作为动作电源而从外部提供的电路电源电压，例如为3.3V左右的电压。电源电压VccQ例如为1.2V的电压。电源电压VccQ是在存储器控制器1与半导体存储装置2之间接收发送信号时使用的电压。电源电压Vpp是比电源电压Vcc电压更高的电源电压，例如为12V的电压。

在向存储单元阵列110、210写入数据、擦除数据时，需要20V左右的高电压(VPGM)。此时，与将约3.3V的电源电压Vcc通过电压生成电路43的升压电路进行升压相比，将约12V的电源电压Vpp进行升压这一方式能够更高速且以低耗电量生成所期望的电压。另一方面，例如在无法供给高电压的环境下使用半导体存储装置2的情况下，也可以不由电源电压Vpp供给电压。即使在不供给电源电压Vpp的情况下，只要供给电源电压Vcc，半导体存储装置2也能够执行各种动作。即，电源电压Vcc是基准地向半导体存储装置2供给的电源，电源电压Vpp是例如对应于使用环境而追加性、任意性地供给的电源。

接下来说明层PL1、PL2的构成。此外，如前面所述，层PL1的构成与层PL2的构成彼此相同。因此，以下仅对层PL1的构成进行说明，省略针对层PL2的构成的图示及说明。

图6以等价电路图示出了层PL1中设置的存储单元阵列110的构成。存储单元阵列110是由多个区块BLK构成的，但在图6中仅图示了其中一个区块BLK。存储单元阵列110具有的其它区块BLK的构成也与图6所示的区块BLK相同。

如图6所示，区块BLK包括例如4个串单元SU(SU0～SU3)。另外，各个串单元SU包括多个NAND串NS。NAND串NS各自包括例如8个存储单元晶体管MT(MT0～MT7)、以及选择晶体管ST1、ST2。

此外，存储单元晶体管MT的数量并不限定于8个，也可以是例如32个、48个、64个、96个。例如为了提高截止特性，选择晶体管ST1、ST2也可以各自由多个晶体管构成而并非由单个晶体管构成。此外，存储单元晶体管MT与选择晶体管ST1、ST2之间也可以设置虚设单元晶体管。

存储单元晶体管MT以串联连接的方式配置在选择晶体管ST1、ST2之间。一端侧的存储单元晶体管MT7与选择晶体管ST1的源极连接，另一端侧的存储单元晶体管MT0与选择晶体管ST2的漏极连接。

串单元SU0～SU3各自的选择晶体管ST1的栅极分别与选择栅极线SGD0～SGD3同样地连接。选择晶体管ST2的栅极在位于同一区块BLK内的多个串单元SU之间与同一选择栅极线SGS共通连接。位于同一区块BLK内的存储单元晶体管MT0～MT7的控制栅极分别与字线WL0～WL7共通连接。即，在同一区块BLK内的多个串单元SU0～SU3之间，字线WL0～WL7及选择栅极线SGS是共通连接的，而选择栅极线SGD即使在同一区块BLK内也与各个串单元SU0～SU3对应地独立设置。

存储单元阵列110设置有m根位线BL(BL0，BL1，…，BL(m－1))。上述“m”是表示1个串单元SU包括的NAND串NS的数量的整数。各个NAND串NS中，选择晶体管ST1的漏极与对应的位线BL连接。选择晶体管ST2的源极与源极线SL连接。源极线SL与区块BLK具有的多个选择晶体管ST2的源极共通连接。

位于同一区块BLK内的多个存储单元晶体管MT所存储的数据被统一擦除。另一方面，将与1个字线WL连接且属于1个串单元SU的多个存储单元晶体管MT统一进行数据的读取和写入。各个存储单元能够保持由高位、中位及低位构成的3位的数据。

即，本实施方式所涉及的半导体存储装置2，作为向存储单元晶体管MT的数据的写入方式而采用使1个存储单元晶体管MT存储3位数据的TLC方式。也可以替代该方式，作为向存储单元晶体管MT的数据的写入方式而采用使1个存储单元晶体管MT存储2位数据的MLC方式、使1个存储单元晶体管MT存储1位数据的SLC方式等。

此外，在以下的说明中，将与1个字线WL连接且属于1个串单元SU的多个存储单元晶体管MT存储的1位数据的集合称为“页”。在图6中，将上述所示的多个存储单元晶体管MT构成的集合之一标注标号“MG”。

如本实施方式所示，在1个存储单元晶体管MT存储3位的数据的情况下，在1个串单元SU内由共通的字线WL连接的多个存储单元晶体管MT的集合能够存储3页的量的数据。

图7以示意性的截面图示出存储单元阵列110的构成。如该图所示，在存储单元阵列110中，硅基板的p型阱区(P-well)上形成有多个NAND串NS。p型阱区的上方层叠有作为选择栅极线SGS发挥功能的多个布线层333、作为字线WL发挥功能的多个布线层332和作为选择栅极线SGD发挥功能的多个布线层331。被层叠的布线层333、332、331彼此之间配置有未图示的绝缘层。

存储单元阵列110形成有多个存储器孔334。存储器孔334是形成为沿上下方向贯穿上述的布线层333、332、331和位于他们之间的未图示的绝缘层并到达p型阱区的孔。存储器孔334的侧面依次形成有阻挡绝缘膜335、电荷储存层336及栅极绝缘膜337，在更内侧填充有导电体柱338。导电体柱338例如由多晶硅组成，作为NAND串NS所包括的存储单元晶体管MT和选择晶体管ST1、ST2动作时形成沟道的区域来发挥功能。如此，在存储器孔334的内侧形成有由阻挡绝缘膜335、电荷储存层336、栅极绝缘膜337及导电体柱338构成的柱状体。

在存储器孔334的内侧形成的柱状体中，与各个层叠的布线层333、332、331相交的各部分作为晶体管发挥功能。这些多个晶体管中位于与布线层331相交的部分的晶体管作为选择晶体管ST1发挥功能。多个晶体管中位于与布线层332相交的部分的晶体管作为存储单元晶体管MT(MT0～MT7)发挥功能。多个晶体管中位于与布线层333相交的部分的晶体管作为选择晶体管ST2发挥功能。通过上述构成，各存储器孔334的内侧形成的柱状体分别作为参照图6说明的NAND串NS发挥功能。

在比导电体柱338更上侧处形成有作为位线BL发挥功能的布线层。在导电体柱338的上端形成有连接导电体柱338与位线BL的接触插塞339。

另外，在p型阱区的表面内形成有n+型杂质扩散层和p+型杂质扩散层。在n+型杂质扩散层上形成接触插塞340，在接触插塞340上形成作为源极线SL发挥功能的布线层。

与图7所示的构成相同的构成沿图7的纸面的进深方向排列多个。由沿图7的纸面的进深方向排成一列的多个NAND串NS的集合形成1个串单元SU。

返回图2继续说明。如前面所述，除上述存储单元阵列110之外，层PL1还设置有感测放大器120和行解码器130。

感测放大器120是用于调整在位线BL施加的电压、读取位线BL的电压而变换为数据的电路。在数据的读取时，感测放大器120获取从存储单元晶体管MT读取到位线BL的读取数据，将获取的读取数据向输入输出电路21转发。在数据的写入时，感测放大器120将拟经由位线BL写入的写入数据向存储单元晶体管MT转发。

行解码器130是用于向各个字线WL施加电压的、作为未图示的开关组而构成的电路。行解码器130从寄存器42接收区块地址及行地址，基于该区块地址选择对应的区块BLK，并且基于该行地址选择对应的字线WL。行解码器130切换上述开关组的导通/断开，以对所选择的字线WL施加来自电压生成电路43的电压。

图8示出感测放大器120的构成例。感测放大器120包括分别与多个位线BL相关联的多个感测放大器单元SAU。图8提取其中1个感测放大器单元SAU的详细的电路构成进行图示。

如图8所示，感测放大器单元SAU包括感测放大器部SA、锁存电路SDL、ADL、BDL、CDL、XDL。感测放大器部SA、锁存电路SDL、ADL、BDL、CDL、XDL以能够相互接收发送数据的方式通过总线LBUS连接。

感测放大器部SA例如在读取动作中感测读取到对应的位线BL的数据，判定读取到的数据为“0”还是“1”。感测放大器部SA例如包括作为p沟道MOS晶体管的晶体管TR1、作为n沟道MOS晶体管的晶体管TR2～TR9和电容器C10。

晶体管TR1的一端连接电源线，晶体管TR1的另一端连接晶体管TR2。晶体管TR1的栅极与锁存电路SDL内的节点INV连接。晶体管TR2的一端与晶体管TR1连接，晶体管TR2的另一端与节点COM连接。晶体管TR2的栅极中输入信号BLX。晶体管TR3的一端与节点COM连接，晶体管TR3的另一端与晶体管TR4连接。晶体管TR3的栅极中输入信号BLC。晶体管TR4为高耐压的MOS晶体管。晶体管TR4的一端与晶体管TR3连接。晶体管TR4的另一端与对应的位线BL连接。晶体管TR4的栅极中输入信号BLS。

晶体管TR5的一端与节点COM连接，晶体管TR5的另一端与节点SRC连接。晶体管TR5的栅极与节点INV连接。晶体管TR6的一端连接于晶体管TR1和晶体管TR2之间，晶体管TR6的另一端与节点SEN连接。晶体管TR6的栅极中输入信号HLL。晶体管TR7的一端与节点SEN连接，晶体管TR7的另一端与节点COM连接。晶体管TR7的栅极中输入信号XXL。

晶体管TR8的一端接地，晶体管TR8的另一端与晶体管TR9连接。晶体管TR8的栅极与节点SEN连接。晶体管TR9的一端与晶体管TR8连接，晶体管TR9的另一端与总线LBUS连接。晶体管TR9的栅极中输入信号STB。电容器C10的一端与节点SEN连接。电容器C10的另一端输入时钟CLK。

信号BLX、BLC、BLS、HLL、XXL及STB例如通过定序器41生成。另外，晶体管TR1的一端所连接的电源线被施加例如半导体存储装置2的内部电源电压即电压Vdd，节点SRC上被施加例如半导体存储装置2的接地电压即电压Vss。

锁存电路SDL、ADL、BDL、CDL、XDL暂时保持读取数据。锁存电路XDL与输入输出电路21连接，用于感测放大器单元SAU与输入输出电路21之间的数据的输入输出。

锁存电路SDL例如包括变换器IV11、IV12和作为n沟道MOS晶体管的晶体管TR13、TR14。变换器IV11的输入节点与节点LAT连接。变换器IV11的输出节点与节点INV连接。变换器IV12的输入节点与节点INV连接。变换器IV12的输出节点与节点LAT连接。晶体管TR13的一端与节点INV连接，晶体管TR13的另一端与总线LBUS连接。晶体管TR13的栅极中输入信号STI。晶体管TR14的一端与节点LAT连接，晶体管TR14的另一端与总线LBUS连接。晶体管TR14的栅极中输入信号STL。例如，节点LAT中保持的数据相当于锁存电路SDL保持的数据。另外，节点INV中保持的数据相当于节点LAT保持的数据的反转数据。锁存电路ADL、BDL、CDL、XDL的电路构成例如与锁存电路SDL的电路构成相同，因此省略说明。

图9是示意性地示出存储单元晶体管MT的阈值分布等的图。位于图9中部的图表示存储单元晶体管MT的阈值电压(横轴)与存储单元晶体管MT的数量(纵轴)之间的对应关系。

在如本实施方式所示采用了TLC方式的情况下，多个存储单元晶体管MT如图9的中部所示，形成8个阈值分布。该8个阈值分布(写入电平)从阈值电压较低者开始顺序称为“ER”电平、“A”电平、“B”电平、“C”电平、“D”电平、“E”电平、“F”电平、“G”电平。

位于图9上部的表示出与阈值电压的上述各电平分别对应地分配的数据的例子。如该表所示，“ER”电平、“A”电平、“B”电平、“C”电平、“D”电平、“E”电平、“F”电平、“G”电平被分配例如以下所示的互不相同的3位数据：

“ER”电平：“111”(“低位/中位/高位”)

“A”电平：“011”

“B”电平：“001”

“C”电平：“000”

“D”电平：“010”

“E”电平：“110”

“F”电平：“100”

“G”电平：“101”。

彼此相邻的一对阈值分布之间分别设定写入动作所使用的校验电压。具体地说，与“A”电平、“B”电平、“C”电平、“D”电平、“E”电平、“F”电平及“G”电平分别对应地设定校验电压VfyA、VfyB、VfyC、VfyD、VfyE、VfyF及VfyG。

校验电压VfyA设定于“ER”电平中的最大阈值电压与“A”电平中的最小阈值电压之间。如果向存储单元晶体管MT施加校验电压VfyA，则阈值电压为“ER”电平所包括的存储单元晶体管MT成为导通状态，阈值电压为“A”电平以上的阈值分布所包括的存储单元晶体管MT成为关断状态。

其它校验电压VfyB、VfyC、VfyD、VfyE、VfyF及VfyG也与上述校验电压VfyA同样地设定。校验电压VfyB设定于“A”电平与“B”电平之间，校验电压VfyC设定于“B”电平与“C”电平之间，校验电压VfyD设定于“C”电平与“D”电平之间，校验电压VfyE设定于“D”电平与“E”电平之间，校验电压VfyF设定于“E”电平与“F”电平之间，校验电压VfyG设定于“F”电平与“G”电平之间。

例如可以是校验电压VfyA设定为0.8V，校验电压VfyB设定为1.6V，校验电压VfyC设定为2.4V，校验电压VfyD设定为3.1V，校验电压VfyE设定为3.8V，校验电压VfyF设定为4.6V，校验电压VfyG设定为5.6V。但并不限定于此，校验电压VfyA、VfyB、VfyC、VfyD、VfyE、VfyF及VfyG也可以在例如0V～7.0V的范围内适当地分阶设定。

另外，在相邻的阈值分布之间分别设定读取动作所使用的读取电压。“读取电压”是在读取动作时对与作为读取对象的存储单元晶体管MT连接的字线WL、即选择字线WL施加的电压。在读取动作中，基于作为读取对象的存储单元晶体管MT的阈值电压是否比所施加的读取电压高这一判定结果，确定数据。

如图9下部的图中示意性地示出的那样，具体地说，对存储单元晶体管MT的阈值电压是包含于“ER”电平还是包含于“A”电平以上进行判定的读取电压VrA，设定于“ER”电平中的最大阈值电压与“A”电平中的最小阈值电压之间。

其它读取电压VrB、VrC、VrD、VrE、VrF及VrG也与上述的读取电压VrA同样地设定。读取电压VrB设定于“A”电平与“B”电平之间，读取电压VrC设定于“B”电平与“C”电平之间，读取电压VrD设定于“C”电平与“D”电平之间，读取电压VrE设定于“D”电平与“E”电平之间，读取电压VrF设定于“E”电平与“F”电平之间，读取电压VrG设定于“F”电平与“G”电平之间。

并且，读取导通电压VPASS_READ设定为与最高的阈值分布(例如“G”电平)的最大阈值电压相比更高的电压。栅极被施加了读取导通电压VPASS_READ的存储单元晶体管MT与所存储的数据无关地成为导通状态。

此外，校验电压VfyA、VfyB、VfyC、VfyD、VfyE、VfyF和VfyG例如设定为分别比读取电压VrA、VrB、VrC、VrD、VrE、VrF和VrG更高的电压。即，校验电压VfyA、VfyB、VfyC、VfyD、VfyE、VfyF和VfyG分别设定于“A”电平、“B”电平、“C”电平、“D”电平、“E”电平、“F”电平及“G”电平的阈值分布的下沿附近。

在应用以上说明的数据的分配的情况下，在读取动作中低位的1页数据(下位页数据)能够通过使用读取电压VrA和VrE的读取结果确定。中位的1页数据(中位页数据)能够通过使用读取电压VrB、VrD和VrF的读取结果确定。高位的1页数据(上位页数据)能够通过使用读取电压VrC和VrG的读取结果确定。由此，下位页数据、中位页数据和上位页数据分别通过2次、3次和2次读取动作确定，因此以上所示的数据的分配称为“2－3－2码”。

此外，以上说明的数据的分配仅为一个例子，实际的数据的分配并不限定于此。例如也可以将2位或4位以上的数据存储于1个存储单元晶体管MT。另外，被分配数据的阈值分布的数量可以为7以下，也可以为9以上。

对半导体存储装置2中进行的写入动作进行说明。在写入动作中进行编程动作和校验动作。“编程动作”是指，通过向存储单元晶体管MT的电荷储存层336注入电子而使该存储单元晶体管MT的阈值电压上升的动作。此外，编程动作还包括通过禁止向存储单元晶体管MT的电荷储存层336的电子注入而维持该存储单元晶体管MT的阈值电压。

“校验动作”是指如下动作，即，在写入动作中，在上述的编程动作之后读取数据，从而判定存储单元晶体管MT的阈值电压是否达到目标电平。阈值电压达到目标电平的存储单元晶体管MT随后被设为禁止写入。

在写入动作中，重复以上的编程动作和校验动作的组合。由此，存储单元晶体管MT的阈值电压上升至目标电平。

图10示出编程动作时的各布线的电位变化。以下，针对在层PL1中进行编程动作的情况的例子进行说明。在编程动作中，感测放大器120与编程数据对应地使各位线BL的电位变化。与作为编程对象的(应使阈值电压上升的)存储单元晶体管MT相连接的位线BL作为“L”电平被施加接地电压Vss(例如0V)。与并非编程对象(应维持阈值电压的)存储单元晶体管MT相连接的位线BL作为“H”电平被施加例如2.5V。前者的位线BL在图10中表述为“BL(0)”。后者的位线BL在图10中表述为“BL(1)”。

行解码器130选择作为写入动作的对象的其中一个区块BLK，进而选择其中一个串单元SU。更具体地说，在所选择的串单元SU中的选择栅极线SGD(选择选择栅极线SGDsel)上，从电压生成电路43经由行解码器130施加例如5V。由此，选择晶体管ST1成为导通状态。另一方面，选择栅极线SGS上经由行解码器130从电压生成电路43施加例如电压Vss。由此，选择晶体管ST2成为关断状态。

另外，选择区块BLK中的非选择串单元SU的选择栅极线SGD(非选择选择栅极线SGDusel)上，从电压生成电路43经由行解码器130施加例如电压5V。由此，选择晶体管ST1成为导通状态。此外，各区块BLK包括的串单元SU中与选择栅极线SGS共通连接。由此，非选择串单元SU中的选择晶体管ST2也成为关断状态。

此外，非选择区块BLK中的选择栅极线SGD及选择栅极线SGS上，从电压生成电路43经由行解码器130施加例如电压Vss。由此，选择晶体管ST1及选择晶体管ST2成为关断状态。

源极线SL成为与选择栅极线SGS的电位相比的高电位。该电位为例如1V。

然后，将选择区块BLK中的选择选择栅极线SGDsel的电位置为例如2.5V。该电位是使上述例子中施加了0V的位线BL(0)对应的选择晶体管ST1导通而使施加了2.5V的位线BL(1)对应的选择晶体管ST1截止的电压。由此，在选择串单元SU中，与位线BL(0)对应的选择晶体管ST1被导通，与被施加了2.5V的位线BL(1)对应的选择晶体管ST1被截止。另一方面，将非选择选择栅极线SGDusel的电位置为例如电压Vss。由此，非选择串单元SU中，与位线BL(0)及位线BL(1)的电位无关地，选择晶体管ST1被截止。

并且，行解码器130在选择区块BLK中选择其中一个字线WL作为写入动作的对象。成为写入动作的对象的字线WL(选择字线WLsel)上，从电压生成电路43经由行解码器130施加例如电压VPGM。另一方面，其他字线WL(非选择字线WLusel)上，从电压生成电路43经由行解码器130施加例如电压VPASS_PGM。电压VPGM是用于利用隧道现象而将电子向电荷储存层336注入的高电压。电压VPASS_PGM是将与字线WL相连接的存储单元晶体管MT置为导通但不使阈值电压变化的程度的电压。VPGM是比VPASS_PGM高的电压。

编程对象的位线BL(0)对应的NAND串NS中，选择晶体管ST1成为导通状态。因此，与选择字线WLsel连接的存储单元晶体管MT的沟道电位成为0V。控制栅极与沟道之间的电位差变大，其结果，电子注入电荷储存层336，由此存储单元晶体管MT的阈值电压上升。

并非编程对象的位线BL(1)对应的NAND串NS中，选择晶体管ST1成为截止状态。因此，与选择字线WLsel连接的存储单元晶体管MT的沟道电浮动，通过与字线WL等的电容耦合，沟道电位上升至接近电压VPGM。控制栅极与沟道之间的电位差减少，其结果，电子不向电荷储存层336注入，由此维持了存储单元晶体管MT的阈值电压。准确地说，阈值电压不会变动到阈值分布电平向更高的分布转移的程度。

接下来说明读取动作(校验动作)。图19示出读取动作时的各布线的电位变化。以下，针对在层PL1中进行读取动作的情况的例子进行说明。在读取动作中，选择包括作为读取动作的对象的存储单元晶体管MT的NAND串NS。或者选择包括作为读取动作的对象的页的串单元SU。

首先，选择选择栅极线SGDsel、非选择选择栅极线SGDusel和选择栅极线SGS上，从电压生成电路43经由行解码器130施加例如5V。由此，选择区块BLK中包括的选择晶体管ST1和选择晶体管ST2成为导通状态。另外，选择字线WLsel和非选择字线上，从电压生成电路43经由行解码器130施加例如读取导通电压VPASS_READ。读取导通电压VPASS_READ是能够与存储单元晶体管MT的阈值电压无关地将存储单元晶体管MT置为导通且不使阈值电压变化的程度的电压。由此，与是选择串单元SU还是非选择串单元SU无关地，在选择区块BLK包括的所有NAND串NS中，电流导通。

然后，针对与作为读取动作的对象的存储单元晶体管MT相连接的字线WL(选择字线WLsel)，从电压生成电路43经由行解码器130施加例如VrA这样的读取电压Vr。对于除此之外的字线WL(非选择字线WLusel)施加读取导通电压VPASS_READ。

另外，在维持施加于选择选择栅极线SGDsel和选择栅极线SGS的电压的同时，在非选择选择栅极线SGDusel上，从电压生成电路43经由行解码器130施加例如电压Vss。由此，选择串单元SU所包括的选择晶体管ST1维持导通状态，非选择串单元SU所包括的选择晶体管ST1成为关断状态。此外，与是选择串单元SU还是非选择串单元SU无关地，选择区块BLK所包括的选择晶体管ST2成为导通状态。

由此，非选择串单元SU所包括的NAND串NS由于至少选择晶体管ST1成为关断状态，所以不形成电流路径。另一方面，选择串单元SU所包括的NAND串NS，与施加于选择字线WLsel的读取电压Vr和存储单元晶体管MT的阈值电压之间的关系相应地，形成或不形成电流路径。

感测放大器120对与所选择的NAND串NS相连接的位线BL施加电压。在该状态下，感测放大器120基于流过该位线BL的电流的值进行数据的读取。具体地说，对作为读取动作的对象的存储单元晶体管MT的阈值电压与施加于该存储单元晶体管MT的读取电压相比是否较高进行判定。此外，数据的读取也可以并不基于流过位线BL的电流的值，而是基于位线BL中的电位随时间的变化进行。在后者的情况下，位线BL被预充电以成为预先规定的电位。

前面所述的校验动作也与上述所示的读取动作同样地进行。在校验动作中，针对与作为校验的对象的存储单元晶体管MT相连接的字线WL，从电压生成电路43经由行解码器130施加例如VfyA这样的校验电压。

此外，前面所述的编程动作的初始阶段中的在选择选择栅极线SGDsel及非选择选择栅极线SGDusel上施加5V的电压的动作有时被省略。同样地，前面所述的读取动作(校验动作)的初始阶段中在非选择选择栅极线SGDusel上施加5V的电压且在选择字线WLsel上施加读取导通电压VPASS_READ的动作有时被省略。

在本实施方式中，如上述所示，低位的1页数据(下位页数据)能够通过使用读取电压VrA及VrE的读取结果确定，中位的1页数据(中位页数据)能够通过使用读取电压VrB、VrD及VrF的读取结果确定，高位的1页数据(上位页数据)能够通过使用读取电压VrC及VrG的读取结果确定。

图20表示下位页的读取动作中施加于选择字线WLsel的电压与感测放大器单元SAU的控制信号STB之间的关系的一个例子。同样地，图21表示中位页的读取动作中施加于选择字线WLsel的电压与感测放大器单元SAU的控制信号STB之间的关系的一个例子。另外，图22表示上位页的读取动作中施加于选择字线WLsel的电压与感测放大器单元SAU的控制信号STB之间的关系的一个例子。控制信号STB是用于基于流过与感测放大器单元SAU对应的位线BL的电流的值而使得进行数据的读取的控制信号。

以上针对层PL1中的写入动作和读取动作进行了说明，层PL2中的写入动作等也与以上所述的层PL1的情况相同地进行。

接下来对写入动作的具体步骤进行说明。在写入动作中，重复编程动作和校验动作直至确认到数据被正确写入为止。在图11中，例示了通过重复19次编程动作和校验动作的组合而使得数据被写入的情况。这样重复的各动作的情况以下也称为“循环(loop)”。

图11示出各循环中进行的校验动作的目标电平。如图所示，在第1次和第2次循环中，校验动作仅以“A”电平为对象进行。即，校验动作时在选择字线WLsel上施加电压VfyA，不施加电压VfyB～VfyG。在随后的第3次和第4次循环中，校验动作以“A”电平和“B”电平为对象进行。即，校验动作时在选择字线WLsel上顺序施加校验电压VfyA和VfyB，不施加校验电压VfyC～VfyG。

第5次和第6次循环中，校验动作以“A”电平、“B”电平和“C”电平为对象进行。即，校验动作时在选择字线WLsel上顺序施加校验电压VfyA、VfyB和VfyC，不施加校验电压VfyD～VfyG。并且，以“A”电平为对象的校验动作到第6次循环即完成。这是由于根据经验得出例如6次循环次数中向“A”电平的编程大致完成。

另外，第7次和第8次循环中，校验动作以“B”电平、“C”电平和“D”电平为对象进行。即，校验动作时在选择字线WLsel上顺序施加校验电压VfyB、VfyC和VfyD。并且，以“B”电平为对象的校验动作到第8次写入动作即完成。进而，第9次和第10次循环中，校验动作以“C”电平、“D”电平和“E”电平为对象进行。即，校验动作时在选择字线WLsel上顺序施加校验电压VfyC、VfyD和VfyE。并且，以“C”电平为对象的校验动作到第10次循环即完成。

随后，相同地进行循环至“G”电平的写入，循环最多重复19次。

如上所述的写入动作时的、各布线的电位的情况在图12中示出。图12示出从第1次至第6次的循环中的、选择字线WLsel的电位、与应维持“Er”电平的存储单元晶体管MT对应的位线BL(在图12中标识为BL(“Er”))的电位、以及与应使阈值上升至“A”～“G”电平内的值的存储单元晶体管MT对应的位线BL(在图12中分别标识为BL(“A”)、BL(“B”)、BL(“C”)、BL(“D”)、BL(“E”)、BL(“F”)及BL(“G”))的电位随时间的变化。

如图所示，在第1次循环中，以分别与位线BL(“A”)～BL(“G”)相连接的存储单元晶体管MT为对象进行编程动作。具体地说，选择字线WLsel上施加电压VPGM，位线BL(“Er”)上施加例如2.5V，位线BL(“A”)～BL(“G”)上施加例如电压VSS(＝0V)。由此，分别与位线BL(“A”)～BL(“G”)相连接的选择存储单元晶体管MT的阈值电压上升。

接着上述编程动作，进行针对“A”电平的校验动作。具体地说，位线BL(“A”)被预充电为例如0.7V，选择字线WLsel上施加校验电压VfyA。其他位线BL(“Er”)、BL(“B”)～BL(“G”)被固定为例如0V等，从校验对象排除。其结果，如前面参照图11所述的，在第1次循环中仅以“A”电平为对象进行校验动作。

在第2次循环中，以第1次的针对“A”电平的校验动作未通过的位线BL(“A”)和位线BL(“B”)～BL(“G”)各自所连接的存储单元晶体管MT为对象，进行编程动作。此时，选择字线WLsel上施加的电压VPGM以与第1次循环中的电压VPGM相比略大的方式升级。然后，与第1次相同地执行针对“A”电平的校验动作。即，在第2次循环中仅以“A”电平为对象进行校验动作。

在第3次循环中，与第2次相同地，以针对“A”电平的校验动作未通过的位线BL(“A”)和位线BL(“B”)～BL(“G”)各自所连接的存储单元晶体管MT为对象，进行编程动作。此时在选择字线WLsel上施加的电压VPGM以与第2次循环中的电压VPGM相比略大的方式进一步升级。然后，与第1次和第2次相同地，首先执行针对“A”电平的校验动作。

接着，执行针对“B”电平的校验动作。具体地说，位线BL(“A”)和BL(“B”)被预充电为例如0.7V，选择字线WLsel上顺序施加校验电压VfyA及VfyB。其它位线BL(“Er”)和BL(“C”)～BL(“G”)固定为例如0V等，从校验对象排除。其结果，如前面参照图11所述的，在第3次循环中以“A”电平和“B”电平为对象进行校验动作。

在第4次循环中，电压VPGM被进一步升级而进行与第3次循环相同的动作。

在第5次循环中，以位线BL(“A”)、BL(“B”)及BL(“C”)各自所连接的存储单元晶体管MT为对象，进行编程动作。随后，针对“A”电平、“B”电平及“C”电平进行校验动作。在第6次循环中，电压VPGM被升级而进行与第5次循环相同的动作。

在第7次及其之后的循环中，也重复进行与上述相同的编程动作和校验动作。其结果，选择字线WLsel上交替反复进行电压VPGM的施加和校验电压VfyA等的施加。

如图12所示，在各个循环中，在电压VPGM的施加后进行的校验电压VfyA等的施加进行1次或反复进行多次。关于在各个循环内反复进行的校验电压VfyA等的施加次数，在图12的例子中为1次至3次的范围，但也可以是与该例子不同的次数。图13的图表示意性地示出针对选择字线WLsel反复进行电压VPGM的施加和校验电压VfyA等的施加。

本实施方式所涉及的半导体存储装置2中，能够在其中一个层(例如层PL1)中进行写入动作或擦除动作时，与该动作并行地在另一个层(例如层PL2)中进行读取动作。针对这种动作例，参照图14进行说明。

图14的(A)部分表示与层PL1的动作相关的控制信号被输入接口电路20的定时。图14的(B)部分表示与层PL2的动作相关的控制信号被输入接口电路20的定时。

图14的(C)部分表示在进行写入动作的层PL1中施加于选择字线WLsel的电压(电压VPGM、校验电压VfyA等)的变化。图14的(D)部分、图14的(E)部分和图14的(F)部分分别表示在进行读取动作的层PL2中施加于选择字线WLsel的电压(读取电压VrA等)的变化。如后面说明所示，实际施加于选择字线WLsel的电压如图14的(D)部分、图14的(E)部分及图14的(F)部分的其中1个所示地进行变化。

如图14的(A)部分所示，在该例子中，在时刻t0，用于使层PL1进行写入动作的控制信号PG被输入接口电路20。控制信号PG包括确定作为动作对象的层的信号、请求写入动作的信号、和表示作为写入动作的对象的地址及写入数据的信号。

从时刻t0起，在层PL1中进行写入动作。即，在层PL1中，反复执行参照图12等所说明的编程动作和校验动作。如图14的(C)部分所示，从时刻t0起，反复进行针对层PL1的选择字线WLsel的电压VPGM的施加和校验电压VfyA的施加。在该例子中，编程动作中的电压VPGM的施加共计进行4次，在各个编程动作之后各进行1次针对“A”电平的校验动作。

图14的(C)部分的例子中，开始编程动作的定时即被施加电压VPGM的定时为时刻t0、t2、t4、t6。另外，编程动作完成而开始校验动作的定时、即被施加校验电压VfyA的定时为时刻t1、t3、t5、t7。时刻t8是最终的校验动作完成的定时。此外，在图14的(C)部分中，被描绘为编程动作完成的定时与接下来的校验动作开始的定时是同一定时，但他们各自的实际的定时也可以如图12所示的例子那样彼此不同。

如图14的(B)部分所示，在该例子中，在时刻t0之后的时刻t10，用于使层PL2进行读取动作的控制信号RD被输入接口电路20。控制信号RD包括确定作为动作对象的层的信号、请求读取动作的信号、和示出作为读取动作的对象的地址的信号。在该例子中，控制信号RD被输入的时刻t10为时刻t1之后且时刻t2之前的定时，即，为在层PL1中执行第1次校验动作的期间的定时。

即使输入了控制信号RD，与其对应的层PL2的读取动作也并不在该时点(时刻t10)开始。如图14的(D)部分、图14的(E)部分和图14的(F)部分所示，层PL2的读取动作开始的时刻为在层PL1中开始下一个校验动作的时刻t3。

如图9所示，在读取上位页数据的情况下，进行使用读取电压VrC和VrG的读取，根据它们的结果确定数据。在此情况下，在层PL2的读取动作中，施加于选择字线WLsel的读取电压如图14的(D)部分所示地变化。在此情况下，在被输入控制信号RD后，在层PL1中进行下一次校验动作的期间、即从时刻t3至时刻t4的期间，进行使用读取电压VrC的读取。另外，在层PL1中进行再下一次校验动作的期间、即从时刻t5至时刻t6的期间，进行使用读取电压VrG的读取。此外，从时刻t4至时刻t5无需将选择字线WLsel的电压重置为0V。例如也可以将选择字线WLsel的电压从时刻t4至时刻t5维持为读取电压VrC。或者也可以使选择字线WLsel的电压从时刻t4至时刻t5从读取电压VrC向读取电压VrG平滑变化。对于表示本实施方式所涉及的并行动作的情况的其他附图也同理。

如图9所示，在读取中位页数据的情况下，进行使用读取电压VrB、VrD和VrF的读取，根据它们的结果确定数据。在此情况下，在层PL2的读取动作中，施加于选择字线WLsel的读取电压如图14的(E)部分所示地变化。在此情况下，在被输入控制信号RD后，层PL1中进行下一次校验动作的期间、即从时刻t3至时刻t4的期间，进行使用读取电压VrB的读取。另外，在层PL1中进行再下一次校验动作的期间、即从时刻t5至时刻t6的期间，进行使用读取电压VrD的读取。另外，在层PL1中进行又下一次校验动作的期间、即从时刻t7至时刻t8的期间，进行使用读取电压VrF的读取。

如图9所示，在读取下位页数据的情况下，进行使用读取电压VrA和VrE的读取，根据它们的结果确定数据。在此情况下，在层PL2的读取动作中，施加于选择字线WLsel的读取电压如图14的(F)部分所示地变化。在此情况下，在被输入控制信号RD后，层PL1中进行下一次校验动作的期间、即从时刻t3至时刻t4的期间，进行使用读取电压VrA的读取。另外，在层PL1中进行再下一次校验动作的期间、即从时刻t5至时刻t6的期间，进行使用读取电压VrE的读取。

如此，施加于选择字线WLsel的读取电压与作为读取动作的对象的页数据的种类(即是上位、中位、下位的哪一种)对应地，如图14的(D)部分、图14的(E)部分和图14的(F)部分的其中之一所示地变化。在任一种情况下，都使层PL2中的读取动作与层PL1中进行校验动作的定时对应地执行。这种定时调整所需的处理通过作为控制电路的定序器41进行。

定序器41与来自存储器控制器1的请求对应地，进行用于将表示层PL1、PL2各自的动作状态的状态信号经由接口电路20(具体地说输入输出电路21)向存储器控制器1发送所需的处理。具体地说，定序器41基于层PL1的动作状态，更新第1状态寄存器426所保存的第1状态信息。另外，基于层PL2的动作状态，更新第2状态寄存器427所保存的第2状态信息。与来自存储器控制器1的请求对应地，第1状态信息和第2状态信息被作为状态信号从接口电路20发送。

例如在图14的(D)部分所示的例子的情况下，即在TLC方式中读取上位页数据的情况下，表示层PL2处于读取动作中这一内容的第2状态信息在从时刻t3至时刻t6的期间，由定序器41保存至第2状态寄存器427。

在图14的(E)部分所示的例子的情况下，即在TLC方式中读取中位页数据的情况下，表示层PL2处于读取动作中这一内容的第2状态信息在从时刻t3至时刻t8的期间，由定序器41保存至第2状态寄存器427。

在图14的(F)部分所示的例子的情况下，即在TLC方式中读取下位页数据的情况下，表示层PL2处于读取动作中这一内容的第2状态信息在从时刻t3至时刻t6的期间，由定序器41保存至第2状态寄存器427。

即便是作为向存储单元晶体管MT写入数据的写入方式而采用MLC方式、SLC方式等的情况下，层PL2中的读取动作也与上述同样地，只要设为在层PL1中进行校验动作的定时进行即可。例如在采用SLC方式的情况下，在从时刻t3至时刻t4的期间，使用读取电压VrA等的数据的读取仅进行1次。

但是，也可以考虑在输入了控制信号RD的定时即时刻t10，立即开始层PL2中的读取动作。但是，在层PL2中的读取动作在时刻t10开始的情况下，在该读取动作进行的中途的时刻t2，在层PL1的选择字线WLsel上施加电压VPGM。即，层PL1中的电压VPGM的施加和层PL2中的读取电压VrA等的施加变为同时进行。

电压VPGM是与施加于位线BL的电压、读取电压VrA等相比较高的电压。因此，在同时进行层PL1中的电压VPGM的施加和层PL2中的读取电压VrA等的施加的情况下，由于层PL2中的感测放大器220等电路受到电压VPGM的影响等，有可能在层PL2中产生错误动作。具体地说，例如有可能层PL2中的线BL的电位、选择字线WLsel的电位等受到电压VPGM的影响而变动，由此产生错误动作。

因此，本实施方式所涉及的半导体存储装置2中，作为控制电路的定序器41对层PL2的动作定时进行调整，以在层PL1中进行校验动作的期间使层PL2进行读取动作。具体地说，定序器41在层PL1中开始校验动作的定时使层PL2中开始读取动作。由此，由于可靠地防止层PL1中的电压VPGM的施加和层PL2中的读取电压VrA等的施加同时进行，从而也能够防止上述的错误动作。另外，在层PL1中执行的校验动作和与此并行的层PL2中执行的读取动作都是为了读取数据而进行的同一种动作。如此，通过同时并行地进行同一种动作，还能够得到更容易进行控制这一优点。

为了防止层PL1中的电压VPGM的施加和层PL2中的读取电压VrA等的施加同时进行，也可以考虑在暂时中断层PL1中的写入动作的状态下使层PL2中的读取动作进行。图15中作为对比例示出了半导体存储装置2如此进行动作的情况的例子。

图15的(A)部分与图14的(A)部分同样地，表示与层PL1的动作相关的控制信号被输入接口电路20的定时。图15的(B)部分与图14的(B)部分相同地，表示与层PL2的动作相关的控制信号被输入接口电路20的定时。图15的(C)部分与图14的(C)部分同样地，表示在进行写入动作的层PL1中施加于选择字线WLsel的电压(电压VPGM、校验电压VfyA等)的变化。图15的(D)部分与图14的(E)部分同样地，表示在进行读取动作的层PL2中施加于选择字线WLsel的电压(读取电压VrB等)的变化。

在该对比例中，也在时刻t0，用于使层PL1进行写入动作的控制信号PG被输入接口电路20。另外，在其后的时刻t1，用于使层PL2进行读取动作的控制信号RD被输入接口电路20。

在图15的例子中，定序器41在时刻t1使层PL1中的写入动作暂时中断。此时，在层PL1中通过电压VPGM的施加进行的编程动作完成。但是在该时刻，紧接着编程动作之后的校验动作未开始。

为了使层PL1中的写入动作如上述所示中断，存储器控制器1只要在发送控制信号RD之前先发送使层PL1的动作暂时中断的指令即可。

从时刻t1起，进行层PL2中的读取动作。例如在读取中位页数据的情况下，施加于层PL2的选择字线WLsel的读取电压如图15的(D)部分所示地变化。具体地说，从时刻t1至时刻t2的期间，进行使用读取电压VrB的读取。另外，在从时刻t2至时刻t3的期间，进行使用读取电压VrD的读取。进而，在从时刻t3至时刻t4的期间，进行使用读取电压VrF的读取。

在时刻t4，层PL2中的读取动作完成。存储器控制器1基于从半导体存储装置2发送来的状态信号，把握层PL2中的读取动作已完成的情况。

在该定时，存储器控制器1使层PL1中的写入动作重新开始。具体地说，存储器控制器1将用于使层PL1重新开始写入动作的控制信号RM在时刻t4输入接口电路20。

基于控制信号RM，定序器41使层PL1中的写入动作重新开始。如图15的(C)部分所示，从时刻t4起，在层PL1中进行第1次的校验动作。然后，反复进行层PL1中的编程动作和校验动作。在图15的(C)部分的例子中，在重新开始后开始编程动作的定时、即施加电压VPGM的定时为时刻t5、t7。另外，重新开始后的编程动作完成而开始校验动作的定时、即施加校验电压VfyA的定时为时刻t6、t8。时刻t9是最终的校验动作完成的定时。

通过进行如上所述的对比例的动作，也能够可靠地防止层PL1中的电压VPGM的施加和层PL2中的读取电压VrA等的施加同时进行的情况。但是，在此情况下，在层PL2中进行读取动作的期间、即从时刻t1至时刻t4的期间，层PL1的写入动作被中断。其结果，该写入动作所需的时间变长。另外，在写入动作被中断的期间，层PL1中可能产生数据保持(阈值电压的变化)。

与此相对，本实施方式所涉及的半导体存储装置2中，如参照图14说明的那样，执行层PL2中的读取动作而不使层PL1中的写入动作中断。因此，不会发生上述问题，与现有技术相比能够使半导体存储装置2的动作高速化。

在层PL1中正在进行擦除动作而拟在层PL1中执行读取动作时，也同样地进行如上所述的处理。与通常的半导体存储装置同样地，本实施方式所涉及的半导体存储装置2中，也在擦除动作中反复执行针对选择字线WLsel施加高电压而进行的数据擦除和校验动作。因此，层PL2中开始读取动作的定时只要与层PL1中作为擦除动作的一环而开始校验动作的定时一致即可。

在层PL2中正在进行写入动作或擦除动作而拟在层PL1中执行读取动作时，也同样地进行如上所述的处理。即，在层PL2中开始校验动作的定时，开始层PL1中的读取动作。在此情况下的具体的处理方式与以上说明中将层PL1的动作和层PL2的动作对调后的方式相同。

如上所述的处理在半导体存储装置2设置有3个以上的层的情况下也同样地进行。在任意情况下，都将设置于半导体存储装置2的多个层中对存储单元阵列进行数据的写入动作或擦除动作的层定义为“第1层”，将未进行针对存储单元阵列的数据的写入动作及擦除动作中的任意一种的层之一定义为“第2层”。在如此定义的情况下，在第1层进行数据的写入动作或擦除动作的中途，指示针对第2层的数据的读取动作的控制信号被输入接口电路20的情况下，作为本实施方式的控制电路的定序器41在第1层中进行校验动作的期间使第2层进行读取动作。具体地说，在第1层中开始校验动作的定时，定序器41使第2层开始读取动作。

接下来说明第2实施方式。以下主要针对与第1实施方式不同的点进行说明，对于与第1实施方式共通的点适当省略说明。

图16中以与图14同样的方法示出本实施方式所涉及的半导体存储装置2的动作。图16的(A)部分～(F)部分分别示出的项目与图14的(A)部分～(F)部分分别示出的项目相同。

如图16的(A)部分和图16的(B)部分所示，在本实施方式中，也在时刻t0将用于使层PL1进行写入动作的控制信号PG输入接口电路20。另外，在随后的时刻t10，将用于使层PL2进行读取动作的控制信号RD输入接口电路20。

如图16的(C)部分所示，在时刻t10，在层PL1中是作为写入动作的一环而正在进行校验动作的中途。该校验动作进行至时刻t11为止，在从时刻t11至时刻t12的期间进行下一个编程动作。

如图16的(C)部分所示，在本实施方式中，在编程动作之后的校验动作中，顺序进行以3个电平为对象的校验动作。例如，在从时刻t11至时刻t12的期间进行了编程动作后，在从时刻t12至时刻t13的期间进行以“A”电平为对象的校验动作，在从时刻t13至时刻t14的期间进行以“B”电平为对象的校验动作，在从时刻t14至时刻t15的期间进行以“C”电平为对象的校验动作。同样地，在从时刻t15至时刻t16的期间进行了编程动作后，在从时刻t16至时刻t17的期间进行以“A”电平为对象的校验动作，在从时刻t17至时刻t18的期间进行以“B”电平为对象的校验动作，在从时刻t18至时刻t19的期间进行以“C”电平为对象的校验动作。

即使在时刻t10被输入控制信号RD，与其对应的层PL2的读取动作开始的时刻也如图14的(D)部分、图14的(E)部分和图14的(F)部分所示地为层PL1中开始下一次校验动作的时刻t12。

在读取上位页数据的情况下，层PL2中施加于选择字线WLsel的读取电压如图16的(D)部分所示地变化。在此情况下，在从时刻t12至时刻t13的期间，进行使用读取电压VrC的读取。接着，在从时刻t13至时刻t14的期间，进行使用读取电压VrG的读取。

在读取中位页数据的情况下，层PL2中施加于选择字线WLsel的读取电压如图16的(E)部分所示变化。在此情况下，在从时刻t12至时刻t13的期间，进行使用读取电压VrB的读取。另外，在从时刻t13至时刻t14的期间，进行使用读取电压VrD的读取。在从时刻t14至时刻t15的期间，进行使用读取电压VrF的读取。

在读取下位页数据的情况下，层PL2中施加于选择字线WLsel的读取电压如图16的(F)部分所示地变化。在此情况下，在从时刻t12至时刻t13的期间，进行使用读取电压VrA的读取。另外，在从时刻t13至时刻t14的期间，进行使用读取电压VrE的读取。

如此，施加于选择字线WLsel的读取电压与作为读取动作的对象的页数据的种类(即是上位、中位、下位的哪一个)对应地，如图16的(D)部分、图16的(E)部分及图16的(F)部分的其中之一所示地变化。在任意一种情况下，层PL2中的读取动作都与层PL1中进行校验动作的定时对应地执行。进而，在本实施方式中，在上述任一种情况下，进行层PL2中的读取动作的期间都包含于从输入了控制信号RD至在层PL1中进行下一次校验动作的期间(例如从时刻t12至时刻t15的期间)之中。

在本实施方式中，在层PL1中顺序进行以3个电平为对象的校验动作。因此，进行该校验动作的期间与第1实施方式的情况相比变长。因此，在本实施方式中，在层PL1正在进行校验动作的上述的期间内，在层PL2中连续进行多个电平的读取动作。

此外，作为读取动作，也可以进行使读取电压变化并进行多次读取的、称为所谓“重试型”的读取动作。作为重试型的读取动作，例如可举出“DLA读取”等。

有可能发生如下情况，即，重试型的读取动作的执行所需的期间无法包含于层PL1中进行校验动作的期间(例如从时刻t12至时刻t15的期间)之中。在此情况下，如图16的(D)部分所示，也可以将层PL2的读取动作的一部分在层PL1中进行下一次校验动作的期间(例如从时刻t16至时刻t19的期间)执行。在图16的(D)部分的例子中，在从时刻t16至时刻t17的期间，进行使用读取电压VrC’的读取，在从时刻t17至时刻t18的期间，进行使用读取电压VrD’的读取。读取电压VrC’、VrD’是分别使读取电压VrC、VrD发生微小变化后的电压。

由此，在层PL2中的读取动作所需的期间无法包含于层PL1中的1次校验动作的期间内的情况下，在将层PL2的读取动作分割为多个的基础上，将分割后的各个读取动作在层PL1中进行校验动作的各期间执行即可。由于层PL2中的读取动作所需的期间能够预先通过定序器41把握，所以能够根据状况而如上述所示地分割后进行等进行灵活应对。在任意一种情况下，定序器41都在层PL1中进行校验动作的期间内使层PL2进行读取动作。这种方式也能够实现与第1实施方式所说明的方式相同的效果。

接下来说明第3实施方式。以下主要针对与第1实施方式不同的点进行说明，对于与第1实施方式共通的点适当省略说明。

图17中以与图14同样的方法示出本实施方式所涉及的半导体存储装置2的动作。图17的(A)部分～(C)部分分别示出的项目与图14的(A)部分～(C)部分分别示出的项目相同。另外，在图17的(D)部分中，与图14的(E)部分同样地，示出从层PL2读取中位页数据的情况下向层PL2的选择字线WLsel施加的电压的变化的例子。

如图17的(A)部分及图17的(B)部分所示，在本实施方式中，也在时刻t0将用于使层PL1进行写入动作的控制信号PG输入接口电路20。另外，在随后的时刻t10，将用于使层PL2进行读取动作的控制信号RD输入接口电路20。

如图17的(C)部分所示，在本实施方式中，输入控制信号RD的时刻t10也是在层PL1中正在进行校验动作的中途的定时。不过，在图17的例子中，输入控制信号RD的时刻t10为层PL1的写入动作即将完成之时的定时。

具体地说，在时刻t10在层PL1中执行的校验动作进行了之后，从时刻t11至时刻t12的期间层PL1中进行最终的编程动作。接着，从时刻t12至时刻t13的期间，层PL1中进行最终的校验动作，在时刻t13层PL1的写入动作完成。

在本实施方式中，层PL2的读取动作开始的时刻也为层PL1中开始下一次校验动作的时刻t12。在层PL2的读取动作中为了读取中位页数据而需要分别使用读取电压VrB、VrD、VrF的3个电平的读取。因此，如图17的(D)部分所示，在从时刻t12至时刻t13的期间进行使用读取电压VrB的读取。另外，在从时刻t13至时刻t14的期间进行使用读取电压VrD的读取。在从时刻t14至时刻t15的期间进行使用读取电压VrF的读取。

如该例子所示，在层PL1的写入动作即将完成之时的定时输入控制信号RD而使层PL2的读取动作开始的情况下，在比层PL2的读取动作完成的时刻t15早的时刻t13，层PL1的写入动作完成。

从时刻t13起，有可能从存储器控制器1指示层PL1的下一次写入动作等。例如，在从时刻t13至时刻t15的期间的任意一个时刻层PL1开始了下一次写入动作的情况下，层PL1中的电压VPGM的施加和层PL2中的读取电压VrD等的施加同时进行。

因此，在本实施方式中为了防止成为上述状态，定序器41在从时刻t13至时刻t15的期间TM1使层PL1进行伪校验动作。“伪校验动作”是指用于例如使存储器控制器1认为层PL1中正在进行校验动作的虚假的动作。伪校验动作中，不对层PL1的选择字线施加校验电压。

例如在伪校验动作正在进行的期间TM1，在第1状态寄存器426保存表示层PL1中校验动作未完成这一状态的第1状态信息。在该期间TM1，在存在来自存储器控制器1的请求的情况下，上述的第1状态信息作为状态信号从输入输出电路21向存储器控制器1输出。伪校验动作仅在与进行实际的校验动作的情况相同的期间持续进行。

通过进行上述处理，在从时刻t13至时刻t15的期间、即在层PL2中进行读取动作的期间TM1的中途，能够可靠地防止层PL1中开始下一次写入动作。

如上述所示，在本实施方式中，在层PL2(第2层)的读取动作完成之前层PL1(第1层)的写入动作已完成的情况下，作为控制电路的定序器41使层PL1(第1层)进行伪校验动作直至层PL2(第2层)的读取动作完成。在层PL2(第2层)的读取动作完成之前层PL1(第1层)的擦除动作已完成的情况下，也进行与上述同样的处理。

此外，在从时刻t13至时刻t15的期间TM1进行的处理也可以是与上述的“伪校验动作”不同的处理。例如，在期间TM1，定序器41也可以仅进行用于将表示层PL1处于动作中的状态信号从接口电路20输出所需的处理。具体地说，在期间TM1，定序器41也可以将表示层PL1处于动作中的内容的第2状态信息保存至第2状态寄存器427。通过这种方法，也可以可靠地防止在层PL2中正在进行读取动作的期间TM1的中途在层PL1中开始下一次写入动作。

如上述例子所示，在层PL2(第2层)的读取动作完成之前层PL1(第1层)的写入动作已完成的情况下，作为控制电路的定序器41也可以进行用于将表示层PL1(第1层)处于动作中的状态信号从接口电路20输出所需的处理，直至层PL2(第2层)的读取动作完成。在层PL2(第2层)的读取动作完成之前层PL1(第1层)的擦除动作已完成的情况下，也进行与上述同样的处理。

接下来说明第4实施方式。以下主要针对与上述第3实施方式不同的点进行说明，对于与第3实施方式共通的点适当省略说明。

图18以与图17相同的方法示出本实施方式所涉及的半导体存储装置2的动作。图18的(A)部分～(D)部分分别示出的项目与图17的(A)部分～(D)部分分别示出的项目相同。

如图18的(A)部分和图18的(B)部分所示，在本实施方式中，在时刻t0将用于使层PL1进行写入动作的控制信号PG输入接口电路20。另外，在随后的时刻t10，将用于使层PL2进行读取动作的控制信号RD输入接口电路20。

如图18的(C)部分所示，在本实施方式中，输入控制信号RD的时刻t10也是在层PL1的写入动作即将完成之时的定时。具体地说，在时刻t10层PL1中正在执行的校验动作进行后，在从时刻t11至时刻t12的期间，在层PL1中进行最终的编程动作。接着，在从时刻t12至时刻t13的期间，在层PL1中进行最终的校验动作，在时刻t13层PL1的写入动作完成。

在本实施方式中，层PL2开始读取动作的时刻为层PL1中开始下一次校验动作的时刻t12。在层PL2的读取动作中为了读取中位页数据，需要分别使用读取电压VrB、VrD、VrF的3个电平的读取。因此，层PL2的读取动作在与图17的(D)部分的第3实施方式同样地进行的情况下，该读取动作完成的时刻为层PL1的写入动作完成的时刻t13之后的时刻t15。

因此，在本实施方式中，在层PL1的写入动作完成的时刻t13，使层PL2的读取动作中断。在图18的(D)部分所示的例子中，在时刻t13，层PL2中，使用读取电压VrB的读取完成，使用读取电压VrD的读取和使用读取电压VrF的读取未完成。

在时刻t13，定序器41将表示层PL2的读取动作未完成的第2状态信息保存至第2状态寄存器427。与来自存储器控制器1的请求对应地，第2状态信息作为状态信号而从输入输出电路21向存储器控制器1输出。

然后，在从存储器控制器1再次发送了进行层PL2的读取动作这一内容的控制信号的情况下，再次执行分别使用读取电压VrB、VrD、VrF的3个电平的读取。在此情况下，也可以从上一次中断的时点开始重新开始处理。

如以上所示，在本实施方式中，在层PL2(第2层)的读取动作完成之前层PL1(第1层)的写入动作已完成的情况下，作为控制电路的定序器41进行为了将表示层PL2(第2层)的读取动作未完成的状态信号从接口电路20输出所需的处理。在这种方式中，也可以可靠地防止层PL1中的电压VPGM的施加和层PL2中的读取电压VrA等的施加同时进行。在层PL2(第2层)的读取动作完成之前层PL1(第1层)的擦除动作已完成的情况下，也进行与上述同样的处理。

以上，参照具体例子对本实施方式进行了说明。但本公开并不由这些具体例子限定。本领域技术人员对这些具体例子适当地进行设计变更后的实施方式，只要具备本公开的技术特征，就包含在本公开的范围内。所述各具体例子具备的各要素及其配置、条件、形状等，并不限定于例示的内容，可以适当变更。所述各具体例子具备的各要素只要不产生技术上的矛盾就可以适当地变更组合。

标号的说明

2：半导体存储装置

PL1、PL2：层

110、210：存储单元阵列

20：接口电路

41：定序器

Claims (5)

1.一种半导体存储装置，其具备：

多个层，其各自具有存储单元阵列；

接口电路，其将包括与所述层的动作相关的控制信号的信号进行输入输出；以及

控制电路，其基于所述控制信号控制所述层的动作，

在将多个所述层中进行针对所述存储单元阵列的数据的写入动作或擦除动作的层设为第1层、

并将多个所述层中不进行针对所述存储单元阵列的数据的写入动作和擦除动作的任意一种动作的层之一设为第2层时，

在第1层正在进行数据的写入动作或擦除动作的中途，指示针对所述第2层的、从所述存储单元阵列读取数据的读取动作的所述控制信号被输入至所述接口电路的情况下，

所述控制电路在所述第1层中进行校验动作的期间使所述第2层进行读取动作。

2.根据权利要求1所述的半导体存储装置，其中，

在所述第2层的读取动作完成之前所述第1层的写入动作或擦除动作已完成的情况下，

所述控制电路使所述第1层进行伪校验动作，直至所述第2层的读取动作完成为止。

3.根据权利要求1或2所述的半导体存储装置，其中，

所述控制电路进行用于将表示所述层各自的状态的状态信号从所述接口电路输出的处理。

4.根据权利要求3所述的半导体存储装置，其中，

在所述第2层的读取动作完成之前所述第1层的写入动作或擦除动作已完成的情况下，

所述控制电路进行用于将表示所述第1层处于动作中的所述状态信号从所述接口电路输出的处理，直至所述第2层的读取动作完成为止。

5.根据权利要求3所述的半导体存储装置，其中，

在所述第2层的读取动作完成之前所述第1层的写入动作或擦除动作已完成的情况下，

所述控制电路进行用于将表示所述第2层的读取动作未完成的所述状态信号从所述接口电路输出的处理。

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