JP2022144309A - 半導体記憶装置 - Google Patents

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Abstract

【課題】本実施形態は、書き込み動作時におけるピーク電流を削減させることができる半導体記憶装置を提供する。【解決手段】半導体記憶装置２は、複数のメモリセルＭＴと、メモリセルＭＴのゲートに接続されたワード線ＷＬと、ワード線ＷＬに供給する電圧を生成する電圧生成回路２８１とを有する。また、メモリセルＭＴにデータを書き込むプログラム動作と前記メモリセルＭＴに書き込まれた前記データを検証するベリファイ動作とのセットから成る複数のループを繰り返し行う書き込みシーケンスを実行し、メモリセルＭＴに所定のデータの書き込みを行うシーケンサ２７も有する。シーケンサ２７は、電圧生成回路２８１に対してワード線ＷＬに供給する電圧の設定値を指示し、ベリファイ動作開始時における設定値である最初の中間設定値を、ループの位置に応じて変更する。【選択図】図２０

Description

本実施形態は、半導体記憶装置に関する。
半導体記憶装置として、ＮＡＮＤフラッシュメモリが知られている。
特開２０１７－１４２７８４号公報
本実施形態は、書き込み動作時におけるピーク電流を削減させることができる半導体記憶装置を提供することを目的とする。
本実施形態の半導体記憶装置は、複数のメモリセルと、前記複数のメモリセルのゲートに接続されたワード線と、前記複数のメモリセルの一端にそれぞれ接続された複数の選択ゲートトランジスタを介して前記複数のメモリセルの一端に電気的に接続されたビット線と、を有する。また、前記ワード線に供給する電圧を生成する電圧生成回路と、前記メモリセルにデータを書き込むプログラム動作と前記メモリセルに書き込まれた前記データを検証するベリファイ動作とのセットから成る複数のループを繰り返し行う書き込みシーケンスを実行し、前記メモリセルに所定のデータの書き込みを行う制御部と、も有する。前記制御部は、前記電圧生成回路に対して前記ワード線に供給する電圧の設定値を指示し、前記ベリファイ動作開始時における前記設定値である第１設定値を、前記ループの位置に応じて変更する。
実施形態にかかる記憶装置の構成例を示すブロック図。 実施形態の不揮発性メモリの構成例を示すブロック図。 ３次元構造のＮＡＮＤメモリセルアレイのブロックの構成例を示す図。 実施形態にかかる半導体記憶装置の一部領域の断面図。 実施形態の閾値電圧分布の一例を示す図。 実施形態のデータコーディングを示す図。 プログラム動作時における各配線の電位変化を示す図。 ベリファイ動作時における各配線の電位変化を示す図。 プログラム動作時のストリングの様子を示す回路図。 標準書き込みシーケンスに基づく書き込み動作時における、ループ回数とプログラム動作およびベリファイ動作との関係を示すダイアグラム。 標準書き込みシーケンスに基づく書き込み動作時における、プログラム動作とベリファイ動作のタイミングを示す図。 書き込み動作時の各配線の電位変化を示す図。 電圧供給回路２８及びロウデコーダ２５の構成の一例を示すブロック図。 電圧供給回路２８の具体的な構成の一例を示すブロック図。 ポンプユニットの具体的な構成の一例を示すブロック図。 第１ステートの構成を説明するブロック図。 第２ステートの構成を説明するブロック図。 第３ステートの構成を説明するブロック図。 チャージポンプ回路の一例を示す図。 第２ポンプ２８１Ｂにおける出力電圧に対する電流効率の特性を説明する図。 ベリファイ動作時におけるポンプの昇圧動作制御を説明する図。 ＵＳＴＲＤＩＳ期間における非選択ワード線の電位変化を示す図。 書き込みシーケンスの前半ループにおけるポンプの昇圧動作制御を説明する図。 書き込みシーケンスの後半ループにおけるポンプの昇圧動作制御を説明する図。 第２実施形態における書き込みシーケンスの後半ループにおけるポンプの昇圧動作制御を説明する図。
以下、図面を参照して実施形態を説明する。
（第１実施形態）
（１．構成）
（１－１．メモリシステムの構成）
図１は、実施形態にかかるメモリシステムの構成例を示すブロック図である。実施形態のメモリシステムは、メモリコントローラ１と、半導体記憶装置としての不揮発性メモリ２とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
不揮発性メモリ２は、データを不揮発に記憶するメモリであり、例えば、ＮＡＮＤメモリ（ＮＡＮＤフラッシュメモリ）を備えている。不揮発性メモリ２は、例えば、メモリセルあたり３ｂｉｔを記憶可能なメモリセルを有するＮＡＮＤメモリ、すなわち３ｂｉｔ／Ｃｅｌｌ（ＴＬＣ：Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）のＮＡＮＤメモリである。なお、不揮発性メモリ２は、１ｂｉｔ／Ｃｅｌｌ、２ｂｉｔ／Ｃｅｌｌ、または４ｂｉｔ／ＣｅｌｌのＮＡＮＤメモリであっても構わない。
メモリコントローラ１は、ホストからの書き込みリクエストに従って不揮発性メモリ２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って不揮発性メモリ２からのデータの読み出しを制御する。メモリコントローラ１と不揮発性メモリ２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。
例えば、不揮発性メモリ２とメモリコントローラ１は、それぞれが、半導体チップ（以下、単に"チップ"ともいう）として形成される。
チップイネーブル信号／ＣＥは、不揮発性メモリ２をイネーブルにするための信号である。レディービジー信号／ＲＢは、不揮発性メモリ２がレディー状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示すための信号である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を不揮発性メモリ２に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。信号／ＷＥが"Ｌ（Ｌｏｗ）"レベルである間に信号ＤＱ＜７：０＞を取り込むよう不揮発性メモリ２に指示する。
リードイネーブル信号ＲＥ、／ＲＥは、メモリコントローラ１が、不揮発性メモリ２からデータを読み出すための信号である。例えば、信号ＤＱ＜７：０＞を出力する際の不揮発性メモリ２の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を不揮発性メモリ２に指示するための信号である。信号ＤＱ＜７：０＞は、不揮発性メモリ２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳ、／ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。
メモリコントローラ１は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）回路１４およびメモリインターフェイス１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４およびメモリインターフェイス１５は、互いに内部バス１６で接続される。
ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータ（書き込みデータ）などを内部バス１６に出力する。また、ホストインターフェイス１３は、不揮発性メモリ２から読み出されたユーザデータ、プロセッサ１２からの応答などをホストへ送信する。
メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を不揮発性メモリ２へ書き込む処理および不揮発性メモリ２から読み出す処理を制御する。
プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２へのユーザデータおよびパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２からのユーザデータおよびパリティの読み出しを、メモリインターフェイス１５へ指示する。
プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、不揮発性メモリ２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。本明細書では、不揮発性メモリ２の１ページに格納されるユーザデータをユニットデータと定義する。ユニットデータは、一般的にはＥＣＣ回路１４によって符号化されて符号語として不揮発性メモリ２に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを不揮発性メモリ２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。
プロセッサ１２は、ユニットデータごとに書き込み先の不揮発性メモリ２のメモリ領域を決定する。不揮発性メモリ２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを不揮発性メモリ２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、不揮発性メモリ２から読み出された符号語を復号する。
ＲＡＭ１１は、ホストから受信したユーザデータを不揮発性メモリ２へ記憶するまでに一時格納したり、不揮発性メモリ２から読み出したデータをホストへ送信するまでに一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。
図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例を示した。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、不揮発性メモリ２に内蔵されていてもよい。
ホストから書き込みリクエストを受信した場合、メモリシステムは次のように動作する。プロセッサ１２は、書き込み対象となるデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１に格納されたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を不揮発性メモリ２に書き込む。
ホストから読み出しリクエストを受信した場合、メモリシステムは次のように動作する。メモリインターフェイス１５は、不揮発性メモリ２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１に格納する。プロセッサ１２は、ＲＡＭ１１に格納されたデータを、ホストインターフェイス１３を介してホストに送信する。
（１－２．不揮発性メモリの構成）
図２は、本実施形態の不揮発性メモリの構成例を示すブロック図である。不揮発性メモリ２は、ロジック制御回路２１、入出力回路２２、メモリセルアレイ２３、センスアンプ２４、ロウデコーダ２５、レジスタ２６、シーケンサ２７、電圧供給回路２８、入出力用パッド群３２、ロジック制御用パッド群３４、及び、電源入力用端子群３５を備えている。
メモリセルアレイ２３は、複数のブロックを備える。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタ（メモリセル）を備える。メモリセルアレイ２３には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。ブロックＢＬＫの具体的な構成については後述する。
入出力用パッド群３２は、メモリコントローラ１との間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。
ロジック制御用パッド群３４は、メモリコントローラ１との間で各信号の送受信を行うため、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰに対応する複数の端子（パッド）を備えている。
信号／ＣＥは、不揮発性メモリ２の選択を可能にする。信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタにラッチすることを可能にする。信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタにラッチすることを可能にする。信号ＷＥは、書き込みを可能にする。信号ＲＥは、読み出しを可能にする。信号ＷＰは、書き込み及び消去を禁止する。信号Ｒ／Ｂは、不揮発性メモリ２がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。メモリコントローラ１は、信号Ｒ／Ｂを受けることで、不揮発性メモリ２の状態を知ることができる。
電源入力用端子群３５は、外部から不揮発性メモリ２に、種々の動作電源を供給するため、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐと、接地電圧Ｖｓｓを入力する複数の端子を備えている。電源電圧Ｖｃｃは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧が入力される。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧が入力される。電源電圧ＶｃｃＱは、メモリコントローラ１と不揮発性メモリ２との間で信号を送受信する際に用いられる。
電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧が入力される。メモリセルアレイ２３へデータを書き込んだり、データを消去したりする際には、２０Ｖ程度の高い電圧が必要となる。この際に、約３．３Ｖの電源電圧Ｖｃｃを電圧供給回路２８の昇圧回路で昇圧するよりも、約１２Ｖの電源電圧Ｖｐｐを昇圧するほうが、高速かつ低消費電力で所望の電圧を生成することができる。一方で、例えば、高電圧を供給することができない環境において不揮発性メモリ２が用いられる場合、電源電圧Ｖｐｐには電圧が供給されなくともよい。電源電圧Ｖｐｐが供給されない場合であっても、不揮発性メモリ２は、電源電圧Ｖｃｃが供給されていれば、各種の動作を実行することができる。すなわち、電源電圧Ｖｃｃは、不揮発性メモリ２に標準的に供給される電源であり、電源電圧Ｖｐｐは、例えば使用環境に応じて追加的・任意的に供給される電源である。
ロジック制御回路２１及び入出力回路２２は、ＮＡＮＤバスを介して、メモリコントローラ１に接続される。入出力回路２２は、メモリコントローラ１との間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０～ＤＱ７）を送受信する。
ロジック制御回路２１は、メモリコントローラ１からＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号ＲＥ，／ＲＥ、及びライトプロテクト信号／ＷＰ）を受信する。信号名に付記された"／"は、アクティブ・ローを示す。また、ロジック制御回路２１は、ＮＡＮＤバスを介して、メモリコントローラ１にレディー／ビジー信号／ＲＢを送信する。
入出力回路２２は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２２は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２６に転送する。また、入出力回路２２は、書き込みデータ、及び読み出しデータをセンスアンプ２４との間で送受信する。
レジスタ２６は、コマンドレジスタ、アドレスレジスタ、及びステータスレジスタなどを備える。コマンドレジスタは、コマンドを一時的に保持する。アドレスレジスタは、アドレスを一時的に保持する。ステータスレジスタは、不揮発性メモリ２の動作に必要なデータを一時的に保持する。レジスタ２６は、例えばＳＲＡＭから構成される。
制御部としてのシーケンサ２７は、レジスタ２６からコマンドを受け、このコマンドに基づくシーケンスに従って不揮発性メモリ２を制御する。
電圧供給回路２８は、不揮発性メモリ２の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧供給回路２８は、生成した電圧を、メモリセルアレイ２３、センスアンプ２４、及びロウデコーダ２５などに供給する。
ロウデコーダ２５は、レジスタ２６からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２５は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。そして、ロウデコーダ２５は、選択されたブロックに、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。
センスアンプ２４は、レジスタ２６からカラムアドレスを受け、このカラムアドレスをデコードする。センスアンプ２４は、センスアンプユニット群２４Ａと、データレジスタ２４Ｂを有する。センスアンプユニット群２４Ａは、各ビット線に接続されており、デコードされたカラムアドレスに基づいて、いずれかのビット線を選択する。また、センスアンプユニット群２４Ａは、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプユニット群２４Ａは、データの書き込み時には、書き込みデータをビット線に転送する。
データレジスタ２４Ｂは、データの読み出し時には、センスアンプユニット群２４Ａにより検出したデータを一時的に保持し、これをシリアルに入出力回路２２へ転送する。また、データレジスタ２４Ｂは、データの書き込み時には、入出力回路２２からシリアルに転送されたデータを一時的に保持し、これをセンスアンプユニット群２４Ａへ転送する。データレジスタ２４Ｂは、ＳＲＡＭなどで構成される。
（１－３．メモリセルアレイのブロック構成）
図３は３次元構造のメモリセルアレイ２３のブロックの構成例を示す図である。図３はメモリセルアレイ２３を構成する複数のブロックのうちの１つのブロックＢＬＫを示している。メモリセルアレイの他のブロックも図３と同様の構成を有する。なお、本実施形態は、２次元構造のメモリセルアレイにも適用可能である。
図示するように、ブロックＢＬＫは、例えば４つのストリングユニット（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、ここでは８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択ゲートトランジスタＳＴ１，ＳＴ２とを含む。メモリセルトランジスタＭＴは、ゲートと電荷蓄積層とを備え、データを不揮発に保持する。なお、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴの個数は、ここでは８個であるが、８個に限られず、例えば、３２個、４８個、６４個、９６個等でもよい。
選択ゲートトランジスタＳＴ１，ＳＴ２は、電気回路上は１つのトランジスタとして示しているが、構造上はメモリセルトランジスタと同じでもよい。また、例えばカットオフ特性を高めるために、選択ゲートトランジスタＳＴ１，ＳＴ２として、それぞれ複数の選択ゲートトランジスタを用いてもよい。さらに、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ１，ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。
メモリセルトランジスタＭＴは、選択ゲートトランジスタＳＴ１，ＳＴ２間において、直列接続されるようにして配置されている。一端側のメモリセルトランジスタＭＴ７が、選択ゲートトランジスタＳＴ１に接続され、他端側のメモリセルトランジスタＭＴ０が、選択ゲートトランジスタＳＴ２に接続されている。
ストリングユニットＳＵ０～ＳＵ３の各々の選択ゲートトランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３（以下、これらを区別する必要がない場合には選択ゲート線ＳＧＤという）に接続される。他方で、選択ゲートトランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一の選択ゲート線ＳＧＳに共通接続される。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７のゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及び選択ゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ４間で共通に接続されているのに対し、選択ゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に独立している。
ＮＡＮＤストリングＮＳを構成するメモリセルトランジスタＭＴ０～ＭＴ７のゲートには、それぞれワード線ＷＬ０～ＷＬ７が接続されている。ブロックＢＬＫ内において同一行にあるメモリセルトランジスタＭＴｉのゲートは、同一のワード線ＷＬｉに接続される。なお、以下の説明では、ＮＡＮＤストリングＮＳを単に「ストリング」という場合がある。
各ＮＡＮＤストリングＮＳは、対応するビット線に接続されている。従って、各メモリセルトランジスタＭＴは、ＮＡＮＤストリングＮＳに含まれる選択ゲートトランジスタＳＴや他のメモリセルトランジスタＭＴを介して、ビット線に接続されている。上述した通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。一方、データの読み出し及び書き込みは、メモリセルグループＭＧ単位（またはページ単位）で行われる。本明細書では、１つのワード線ＷＬｉに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴをメモリセルグループＭＧと定義する。読み出し動作及び書き込み動作時において、物理アドレスに応じて、１本のワード線ＷＬｉおよび１本の選択ゲート線ＳＧＤが選択され、メモリセルグループＭＧが選択される。
（１－４．不揮発性メモリの断面構造）
図４は、実施形態にかかる半導体記憶装置の一部領域の断面図である。図４は、半導体基板７１上にセンスアンプ２４やロウデコーダ２５等の周辺回路に対応する周辺回路領域が設けられ、周辺回路領域の上層にメモリ領域が設けられる例について示している。なお、以下の説明において、半導体基板７１の表面に水平な直交する２方向をｘ方向（第１方向）及びｙ方向（第２方向）とし、半導体基板７１表面に垂直な方向をｚ方向とする。
図４に示すように、メモリ領域ＭＲにおいて不揮発性メモリは、半導体基板７１、導電体６４１から６５７、メモリピラー６３４、並びにコンタクトプラグＣ０、Ｃ１、Ｃ２及びＣＰを含む。なお、以下で説明される図面では、半導体基板７１の上面部分に形成されたｐ型又はｎ型のウェル領域と、各ウェル領域内に形成された不純物拡散領域と、ウェル領域間を絶縁するゲート絶縁膜および素子分離領域のそれぞれの図示は省略されている。
メモリ領域ＭＲにおいて、半導体基板７１上には、ゲート絶縁膜（図示せず）を介して、導電体ＧＣが設けられている。また、半導体基板７１に導電体ＧＣを挟むように設けられた複数の不純物拡散領域（図示せず）には、例えば複数のコンタクトＣ０それぞれが設けられている。半導体基板７１上には、配線層領域ＷＲを介してメモリセルアレイ２３が配置されている。
各コンタクトＣ０上には、配線パターンを形成する導電体６４１が設けられている。例えば、導電体ＧＣはトランジスタのゲート電極として機能し、導電体６４１はトランジスタのソース電極またはドレイン電極として機能する。
各導電体６４１上には、例えばコンタクトＣ１が設けられている。各コンタクトＣ１上には、例えば導電体６４２が設けられている。導電体６４２上には、例えばコンタクトＣ２が設けられている。コンタクトＣ２上には、例えば導電体６４３が設けられている。
導電体６４１、６４２、６４３の各配線パターンは、図示しないセンスアンプ回路とメモリセルアレイの間の配線層領域ＷＲに配設されている。以下、導電体６４１、６４２、６４３が設けられる配線層を、それぞれ配線層Ｄ０、Ｄ１、Ｄ２と呼ぶ。配線層Ｄ０、Ｄ１、Ｄ２は、不揮発性メモリ２の下層部分に設けられている。なお、ここでは、配線層領域ＷＲには、３つの配線層が設けられているが、配線層領域ＷＲには、２つ以下の配線層、あるいは４つ以上の配線層が設けられていてもよい。
導電体６４３の上方には、例えば層間絶縁膜を介して導電体６４４が設けられている。導電体６４４は、例えば、ｘｙ平面に平行な板状に形成され、ソース線ＳＬとして機能する。導電体６４４の上方には、各ＮＡＮＤストリングＮＳに対応して、例えば、導電体６４５～６５４が順に積層されている。これらの導電体のうちｚ方向に隣り合う導電体の間には、図示しない層間絶縁膜が設けられている。
導電体６４５～６５４のそれぞれは、例えばｘｙ平面に平行な板状に形成される。例えば、導電体６４５は、選択ゲート線ＳＧＳとして機能し、導電体６４６～６５３は、それぞれワード線ＷＬ０～ＷＬ７して機能し、導電体６５４は、選択ゲート線ＳＧＤして機能する。
各メモリピラー６３４は、柱状であり、導電体６４５～６５４のそれぞれを貫通し、導電体６４４に接触している。メモリピラー６３４は、例えば、中心側の導電体柱６３８と、導電体柱６３８の外側に形成されるトンネル絶縁膜６３７と、トンネル絶縁膜６３７の外側に形成される電荷蓄積膜６３６と、電荷蓄積膜６３６の外側に形成されるブロック絶縁膜６３５を含む。
例えば、メモリピラー６３４と導電体６４５とが交差する部分は、選択トランジスタＳＴ２として機能する。メモリピラー６３４と導電体６４６～６５３のそれぞれとが交差する部分は、メモリセルトランジスタ（メモリセル）ＭＴとして機能する。メモリピラー６３４と導電体６５４とが交差する部分は、選択トランジスタＳＴ１として機能する。
メモリピラー６３４の上面よりも上層には、層間絶縁膜を介して導電体６５５が設けられている。導電体６５５は、ｘ方向に延伸したライン状に形成され、ビット線ＢＬに対応している。複数の導電体６５５は、ｙ方向において間隔をおいて配列している（図示せず）。導電体６５５は、ストリングユニットＳＵ毎に対応する１つのメモリピラー６３４内の導電体柱６３８と電気的に接続されている。
具体的には、各ストリングユニットＳＵにおいて、例えば各メモリピラー６３４内の導電体柱６３８上にコンタクトプラグＣＰが設けられ、コンタクトプラグＣＰ上に１つの導電体６４５が設けられる。なお、このような構成に限定されず、メモリピラー６３４内の導電体柱６３８及び導電体６５５間は、複数のコンタクトや配線などを介して接続されてもよい。
導電体６５５が設けられた層よりも上層には、層間絶縁膜を介して導電体６５６が設けられている。導電体６５６が設けられた層よりも上層には、層間絶縁膜を介して導電体６５７が設けられている。
導電体６５６及び６５７は、例えばメモリセルアレイに設けられた配線と、メモリセル
アレイ下に設けられた周辺回路とを接続するための配線に対応する。導電体６５６と６５
７の間は、図示しない柱状のコンタクトで接続されてもよい。ここでは、導電体６５５が設けられた層のことを、配線層Ｍ０と称し、導電体６５６が設けられた層のことを、配線層Ｍ１と称し、導電体６５７が設けられた層のことを、配線層Ｍ２と称する。
図４に示すように、実施形態の半導体記憶装置は、ストリングユニットＳＵより下層に配線層Ｄ０、Ｄ１、Ｄ２が形成されている。また、ストリングユニットＳＵより上層に配線層Ｍ０、Ｍ１、Ｍ２が形成されている。配線層Ｄ０、Ｄ１、Ｄ２は、例えば、ダマシン法により形成されるタングステン配線である。
配線層Ｍ２は、例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）など異方性エッチングにより形成されるアルミニウム配線である。配線層Ｍ２は、膜厚が厚く低抵抗であるため、基幹電源配線（Ｖｃｃ、Ｖｓｓ）が割り当てられる。配線層Ｍ１は、例えば、ダマシン法により形成される銅（Ｃｕ）配線である。Ｃｕ配線はＥＭ（エレクトロマイグレーション）耐性などの配線信頼性が高いため、配線層Ｍ１は、確実にデータを伝達する必要がある信号線が割り当てられる。配線層Ｍ０は、例えば、ダマシン法により形成されるＣｕ配線である。ビット線ＢＬとして用いられるほか、電源強化の目的で、基幹電源配線の一部も割り当てられる。なお、信号線など基幹電源配線以外の配線についても、可能な限り低抵抗とすることが好ましいため、なるべく上層の配線層（例えば、配線層Ｍ２）を用いて形成される。
（１－５．メモリセルトランジスタの閾値電圧分布）
図５は、本発明の実施形態の閾値電圧分布の一例を示す図である。図５では、３ｂｉｔ／Ｃｅｌｌの不揮発性メモリ２の閾値電圧分布例を示している。不揮発性メモリ２では、メモリセルの電荷蓄積層に蓄えられた電荷量により情報を記憶する。各メモリセルは、電荷量に応じた閾値電圧を有する。そして、メモリセルに記憶する複数のデータ値を、閾値電圧の複数の領域（閾値電圧分布領域）にそれぞれ対応させる。
図５の、Ｅｒ、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇと記載した８つの分布（山型）は、８つの閾値電圧分布領域を示している。このように、各メモリセルは、７つの境界によって仕切られた閾値電圧分布を有している。図５の横軸は閾値電圧を示し、縦軸はメモリセル数（セル数）の分布を示している。
本実施形態では、閾値電圧がＶｒＡ下となる領域を領域Ｅｒとよび、閾値電圧がＶｒＡ大きくＶｒＢ以下となる領域を領域Ａとよび、閾値電圧がＶｒＢより大きくＶｒＣ以下となる領域を領域Ｂとよび、閾値電圧がＶｒＣより大きくＶｒＤ以下となる領域を領域Ｃとよぶ。また、本実施形態では、閾値電圧がＶｒＤより大きくＶｒＥ以下となる領域を領域Ｄとよび、閾値電圧がＶｒＥより大きくＶｒＦ以下となる領域を領域Ｅとよび、閾値電圧がＶｒＦより大きくＶｒＧ以下となる領域を領域Ｆとよび、閾値電圧がＶｒＧより大きい領域を領域Ｇとよぶ。
また、領域Ｅｒ，Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇに対応する閾値電圧分布をそれぞれ分布Ｅｒ，Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ（第１～第８の分布）と呼ぶ。ＶｒＡ～ＶｒＧは、各領域の境界となる閾値電圧である。
不揮発性メモリ２では、メモリセルの複数の閾値電圧分布領域に複数のデータ値をそれぞれ対応させる。この対応をデータコーディングという。このデータコーディングをあらかじめ定めておき、データの書き込み（プログラム）時には、データコーディングに従って記憶するデータ値に応じた閾値電圧分布領域内となるようにメモリセルに電荷を注入する。そして、読み出し時には、メモリセルに読み出し電圧を印加し、読み出し電圧よりメモリセルの閾値電圧が低いか高いかにより、データが決定される。
図６は、実施形態のデータコーディングを示す図である。本実施形態では、図５に示した８つの閾値電圧分布領域を３ｂｉｔの８つのデータ値にそれぞれ対応させる。閾値電圧と、Ｕｐｐｅｒ、Ｍｉｄｄｌｅ、Ｌｏｗｅｒページに対応するビットのデータ値との関係は、以下に示す通りである。
・閾値電圧がＥｒ領域内にあるメモリセルは"１１１"を記憶している状態である。
・閾値電圧がＡ領域内にあるメモリセルは"１０１"を記憶している状態である。
・閾値電圧がＢ領域内にあるメモリセルは"００１"を記憶している状態である。
・閾値電圧がＣ領域内にあるメモリセルは"０１１"を記憶している状態である。
・閾値電圧がＤ領域内にあるメモリセルは"０１０"を記憶している状態である。
・閾値電圧がＥ領域内にあるメモリセルは"１１０"を記憶している状態である。
・閾値電圧がＦ領域内にあるメモリセルは"１００"を記憶している状態である。
・閾値電圧がＧ領域内にあるメモリセルは"０００"を記憶している状態である。
このように、閾値電圧の領域毎に、各メモリセルの３ｂｉｔのデータの状態を表すことが出来る。なお、メモリセルが未書き込みの状態（「消去」の状態）では、メモリセルの閾値電圧はＥｒ領域内にある。また、ここに示した符号では，Ｅｒ（消去）状態で"１１１"というデータを記憶し、Ａ状態で"１０１"というデータを記憶するといったように、任意の2つの隣接する状態間で１ｂｉｔのみデータが変化する。このように、図６に示したコーディングは、任意の２つの隣接する領域間で１ｂｉｔのみデータが変化するグレイ符号である。
なお、図５では８個のレベルが離散的に分布する場合を例に説明したが、これは例えばデータの書き込み直後の理想的な状態である。従って、現実的には隣接するレベルが重なることが起こり得る。例えば、データの書き込み後、ディスターブ等により、分布Ｅｒの上端と分布Ａの下端とが重なる場合がある。このような場合には、例えばＥＣＣ技術などを用いてデータが訂正される。
（２．動作）
次に、本実施形態におけるデータの書き込み動作について説明する。
（２－１．書き込み動作の概念）
まず、本実施形態に係る書き込み動作について簡単に説明する。まず、書き込み動作は、大まかにはプログラム動作とベリファイ動作とを含む。多値のデータをメモリセルトランジスタＭＴに書き込む場合には、メモリセルトランジスタＭＴの閾値電圧をデータの値に応じた値にする。メモリセルトランジスタＭＴにプログラム電圧ＶＰＧＭ及びビット線電圧Ｖｂｌを印加すると、電子がメモリセルトランジスタＭＴの電荷蓄積膜に注入されて閾値電圧が上昇する。プログラム電圧ＶＰＧＭを大きくすることで電子の注入量を増加させて、メモリセルトランジスタＭＴの閾値電圧を高くすることができる。しかし、メモリセルトランジスタＭＴのばらつきにより同一のプログラム電圧ＶＰＧＭを印加したとしても電子の注入量はメモリセルトランジスタＭＴ毎に異なる。一旦注入された電子は、消去動作が行われるまで保持される。そこで、各メモリセルトランジスタＭＴに設定すべき閾値電圧として許容できる閾値電圧の範囲に収まるように、プログラム動作とベリファイ動作（ループ）を、プログラム電圧ＶＰＧＭを徐々に上昇させつつ、複数回行う。
プログラム動作は、電子を電荷蓄積層に注入することにより閾値電圧を上昇させる（または注入を禁止することで閾値電圧を維持させる）動作のことである。以下では、閾値電圧を上昇させる動作を「"０"プログラム」または「"０"書き込み」と呼び、"０"プログラム対象とされたビット線ＢＬには"０"データが与えられる。他方で、閾値電圧を維持させる動作を「"１"プログラム」、「"１"書き込み」、または「書き込み禁止」と呼び、"１"プログラム対象とされたビット線ＢＬには"１"データが与えられる。
ベリファイ動作は、書き込み動作の一環として行われる読み出し動作である。ベリファイ動作は、プログラム動作の後、データを読み出すことで、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで達したか否かを判定する動作である。閾値電圧がターゲットレベルまで達したメモリセルトランジスタＭＴは、その後、書き込み禁止とされる。以上のプログラム動作とベリファイ動作の組み合わせを繰り返すことで、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで上昇される。
図７Ａは、書き込み動作（プログラム動作）における各配線の電位変化を示す図である。なお、図７Ａに示す各電圧についても、シーケンサ２７に制御された電圧供給回路２８によって発生される。
プログラム動作は、ワード線及びビット線に印加するプログラム電圧及びビット線電圧に従って行われる。書き込み対象のブロックＢＬＫ（選択ＢＬＫ）の書き込み対象のストリングユニットＳＵ（選択ＳＵ）については、プログラム電圧ＶＰＧＭの印加の前に、選択ゲート線ＳＧＤ（ＳＧＤ＿ｓｅｌ）を例えば５Ｖにして、選択ゲートトランジスタＳＴ１を導通させておく。また、プログラム動作時には、選択ゲート線ＳＧＳは例えば０Ｖである。従って、選択ゲートトランジスタＳＴ２はオフ状態となる。その後、プログラム電圧ＶＰＧＭ印加時には、選択ゲート線ＳＧＤ（ＳＧＤ＿ｓｅｌ）を例えば２．５Ｖとする。これにより、選択ゲートトランジスタＳＴ１の導通、非導通の状態は、選択ゲートトランジスタＳＴ１に接続されるビット線ＢＬのビット線電圧によって決まる。
また、書き込み対象のブロックＢＬＫ（選択ＢＬＫ）の書き込み対象ではないストリングユニットＳＵ（非選択ＳＵ））についても、プログラム電圧ＶＰＧＭの印加の前に、選択ゲート線ＳＧＤ（ＳＧＤ＿ｕｓｅｌ）を例えば５Ｖにして、選択ゲートトランジスタＳＴ１を導通させておく。その後、プログラム電圧ＶＰＧＭ印加時には、選択ゲート線ＳＧＤ（ＳＧＤ＿ｕｓｅｌ）を例えば０Ｖとする。これにより、選択ゲートトランジスタＳＴ１は非導通とされ、ビット線ＢＬから電気的切断される。
なお、書き込み対象ではないブロックＢＬＫ（非選択ＢＬＫ）においては、選択ゲート線ＳＧＤおよび選択ゲート線ＳＧＳに０が印加される。これにより、選択トランジスタＳＴ１及び選択トランジスタＳＴ２はオフ状態となる。
上述したように、センスアンプ２４は、各ビット線ＢＬにデータを転送する。"０"データが与えられたビット線ＢＬにはビット線電圧Ｖｂｌ＿Ｌとして例えば０Ｖの接地電圧Ｖｓｓが印加される。"１"データが与えられたビット線ＢＬにはビット線電圧Ｖｂｌ＿Ｈとして書き込み禁止電圧Ｖｉｎｈｉｂｉｔ（例えば２．５Ｖ）が印加される。従って、プログラム電圧ＶＰＧＭ印加時には、"０"データが与えられたビット線ＢＬに接続された選択ゲートトランジスタＳＴ１は導通し、"１"データが与えられたビット線ＢＬに接続された選択ゲートトランジスタＳＴ１はカットオフする。カットオフした選択ゲートトランジスタＳＴ１に接続されているメモリセルトランジスタＭＴは書き込み禁止となる。
導通状態となった選択ゲートトランジスタＳＴ１に接続されているメモリセルトランジスタＭＴは、ワード線ＷＬに印加される電圧に従って電荷蓄積膜への電子の注入が行われる。ワード線電圧として、電圧ＶＰＡＳＳが与えられたワード線ＷＬに接続されたメモリセルトランジスタＭＴは、閾値電圧に拘わらず導通状態となるが、電荷蓄積膜への電子の注入は行われない。一方、ワード線電圧として、プログラム電圧ＶＰＧＭが与えられたワード線ＷＬに接続されたメモリセルトランジスタＭＴは、プログラム電圧ＶＰＧＭに応じて電荷蓄積膜への電子の注入が行われる。
即ち、ロウデコーダ２５は、選択ブロックＢＬＫにおいていずれかのワード線ＷＬを選択し、選択ワード線にプログラム電圧ＶＰＧＭを印加し、その他のワード線（非選択ワード線）ＷＬに電圧ＶＰＡＳＳを印加する。プログラム電圧ＶＰＧＭは、トンネル現象により電子を電荷蓄積膜に注入するための高電圧であり、ＶＰＧＭ＞ＶＰＡＳＳである。この際のストリングユニットＳＵの様子を図８に示す。
図８は、プログラム動作時のストリングの様子を示す回路図である。図８では、"０"書き込み対象のビット線ＢＬ、及び、"１"書き込み対象のビット線ＢＬに対応する２つのＮＡＮＤストリングを図示している。また、ワード線ＷＬ３が選択された際の様子を示している。
図示するように、選択ワード線ＷＬ３には電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ０～ＷＬ２及びＷＬ４～ＷＬ７には電圧ＶＰＡＳＳが印加される。
そして、"０"書き込み対象のビット線ＢＬに対応するＮＡＮＤストリングでは、選択トランジスタＳＴ１がオン状態となる。そのため、選択ワード線ＷＬ３に接続されたメモリセルトランジスタＭＴ３のチャネル電位Ｖchは０Ｖとなる。すなわち、制御ゲートとチャネルとの間の電位差が大きくなり、その結果、電子が電荷蓄積層に注入されて、メモリセルトランジスタＭＴ３の閾値電圧が上昇される。
"１"書き込み対象のビット線ＢＬに対応するＮＡＮＤストリングでは、選択トランジスタＳＴ１がカットオフ状態となる。そのため、選択ワード線ＷＬ３に接続されたメモリセルトランジスタＭＴ３のチャネルは電気的にフローティングとなり、ワード線ＷＬ等との容量カップリングによりチャネル電位Ｖchは電圧ＶＰＧＭ近くまで上昇される。すなわち、制御ゲートとチャネルとの間の電位差が小さくなり、その結果、電子は電荷蓄積層に注入されず、メモリセルトランジスタＭＴ３の閾値電圧は維持される（閾値電圧分布レベルがより高い分布に遷移するほどには閾値電圧は変動しない）。
このように、ロウデコーダ２５によってワード線ＷＬの電圧を制御しながら、センスアンプ２４によって各ビット線ＢＬにデータを供給することで、メモリセルアレイ２３の各メモリセルトランジスタＭＴへの書き込み動作（プログラム動作）が行われる。
図７Ｂは、読み出し動作（ベリファイ動作）における各配線の電位変化を示す図である。なお、図７Ｂに示す各電圧についても、シーケンサ２７に制御された電圧供給回路２８によって発生される。
ベリファイ動作、すなわち、多値化されたメモリセルトランジスタからのデータの読み出しは、ロウデコーダ２５によって、選択ワード線ＷＬ（以下、ＷＬ＿ｓｅｌとも示す）に読み出し電圧を印加すると共に、センスアンプ２４によって、ビット線ＢＬに読み出されたデータをセンスして、読み出したデータが"０"であるか"１"であるかを判定することで行われる。なお、非選択ワード線ＷＬ（以下、ＷＬ＿ｕｓｅｌとも示す）に接続されたメモリセルトランジスタを導通させるために、ロウデコーダ２５は、非選択ワード線ＷＬ＿ｕｓｅｌには各メモリセルトランジスタをオンにするために必要な十分に高い電圧ＶＲＥＡＤを与える。なお、隣接ワード線については、隣接ワード線に接続されたメモリセルトランジスタの導通を容易にするために、電圧ＶＲＥＡＤよりも若干高い電圧ＶＲＥＡＤＫを与えてもよい。
また、ロウデコーダ２５は、ストリングユニットＳＵ中の読み出し対象のストリングユニット（選択ストリングユニット）を構成する選択ゲート線ＳＧＤ（以下、ＳＧＤ＿ｓｅｌとも示す）には、選択ゲートトランジスタＳＴ１をオンにするための電圧ＶＳＧを印加し、読み出し対象でないストリングユニット（非選択ストリングユニット）を構成する選択ゲート線ＳＧＤ（以下、非選択ゲート線ＳＧＤ＿ｕｓｅｌとも示す）には、選択ゲートトランジスタＳＴ１をオフにするための電圧Ｖｓｓ（例えば、０Ｖ）を印加する。なお、非選択ゲート線ＳＧＤ＿ｕｓｅｌに、選択ゲートトランジスタＳＴ１をオンにするための電圧ＶＳＧを印加した後に、選択ゲートトランジスタＳＴ１をオフにするための電圧Ｖｓｓを印加してもよい。
ロウデコーダ２５は、選択ワード線ＷＬ＿ｓｅｌに、読み出し電圧を印加し、非選択ワード線ＷＬ＿ｕｓｅｌに、電圧ＶＲＥＡＤ又はＶＥＲＥＤＫを印加する。読み出し動作時には、センスアンプ２４は、ビット線ＢＬを一定の電圧（例えば、１Ｖ）に固定すると共に、センスアンプユニット群２４Ａ内部の図示しないセンスノードＳＥＮをビット線ＢＬの電圧よりも高い所定のプリチャージ電圧Ｖｐｒｅに充電する。この状態で、ロジック制御回路２１は、センスノードＳＥＮをビット線ＢＬに接続する。そうすると、センスノードＳＥＮからビット線ＢＬに電流が流れ、センスノードＳＥＮの電圧は次第に低下する。
センスノードＳＥＮの電圧は、対応するビット線ＢＬに接続されたメモリセルトランジスタの閾値電圧の状態に応じて変化する。即ち、メモリセルトランジスタの閾値電圧が読み出し電圧よりも低いときは、メモリセルトランジスタはオン状態であり、メモリセルトランジスタに大きなセル電流が流れ、センスノードＳＥＮの電圧が低下する速度は速くなる。また、メモリセルトランジスタの閾値電圧が読み出し電圧よりも高いときは、メモリセルトランジスタはオフ状態であり、メモリセルトランジスタに流れるセル電流は、小さいか、又は、メモリセルトランジスタにセル電流が流れず、センスノードＳＥＮの電圧が低下する速度は遅くなる。
このようなセンスノードＳＥＮの電圧低下の速度の差を利用して、メモリセルトランジスタの書き込みの状態が判定されて、結果がデータラッチ回路に記憶される。例えば、センスノードＳＥＮの電荷を放電し始める放電開始時から所定の第１期間が経過した第１時点で、センスノードＳＥＮの電圧がローレベル（以下、"Ｌ"とも示す）であるかハイレベル（以下、"Ｈ" とも示す）であるかが判定される。例えば、メモリセルトランジスタの閾値電圧が読み出し電圧よりも低い場合には、メモリセルトランジスタは完全オン状態であり、メモリセルトランジスタに大きなセル電流が流れる。このため、センスノードＳＥＮの電圧は、急速に低下し、電圧降下量は比較的大きく、第１時点において、センスノードＳＥＮが"Ｌ"になる。
また、メモリセルトランジスタの閾値電圧が読み出し電圧よりも高い場合には、メモリセルトランジスタはオフ状態であり、メモリセルトランジスタに流れるセル電流は、非常に小さいか、又は、メモリセルトランジスタにセル電流が流れない。このため、センスノードＳＥＮの電圧は、非常に緩やかに低下し、電圧降下量は比較的小さく、第１時点において、センスノードＳＥＮは、"Ｈ"のままとなる。
このように、ロウデコーダ２５により選択ワード線ＷＬ＿ｓｅｌに読み出し電圧を印加しながら、センスアンプ回路がセンスノードＳＥＮの状態を監視することで、メモリセルトランジスタの閾値電圧が読み出し電圧よりも高いか低いかが判定される。従って、各レベル相互間の電圧を読み出し電圧として選択ワード線ＷＬ＿ｓｅｌに印加することで、各メモリセルトランジスタのレベルを判定し、各レベルに割り当てたデータを読み出すことができる。
例えば、ＴＬＣの８つの山型の閾値電圧分布にそれぞれデータを割り当てることで、ＴＬＣでは、１メモリセルトランジスタ当たり３ビットのデータを記憶可能である。各メモリセルトランジスタには、８つの閾値電圧分布にそれぞれ対応するＥｒ，Ａ，Ｂ，…，Ｇレベルのいずれかのレベルで書き込みが行われ、読出し時には、電圧ＶｒＡ～ＶｒＧを印加することで、各メモリセルトランジスタのデータの値を判定することができる。なお、以下の説明において、ベリファイ動作における選択ワード線ＷＬ＿ｓｅｌに印加される読み出し電圧を、電圧ＶｆｙＡ～ＶｆｙＧと示す。
（２－２．書き込み動作の具体例について）
本実施形態の書き込み動作の説明にあたり、まず、標準書き込みシーケンスについて、図９を用いてより具体的に説明する。図９では、プログラム動作とベリファイ動作との組み合わせが１９回繰り返されることによって、データが書き込まれる場合を例に示している。この繰り返し動作を「ループ」と呼ぶ。
図９には、各ループにおいて行われるベリファイ動作のターゲットレベルが示されている。図示するように、１回目及び２回目のループでは、ベリファイ動作は"Ａ"レベルのみを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬ＿ｓｅｌには電圧ＶｆｙＡが印加され、電圧ＶｆｙＢ～ＶｆｙＧは印加されない。引き続き３回目及び４回目のループでは、ベリファイ動作は"Ａ"レベルと"Ｂ"レベルとを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬ＿ｓｅｌには電圧ＶｆｙＡ及びＶｆｙＢが順次印加され、電圧ＶｆｙＣ～ＶｆｙＧは印加されない。
５回目及び６回目のループでは、ベリファイ動作は"Ａ"レベル、"Ｂ"レベル、及び"Ｃ"レベルを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬ＿ｓｅｌには電圧ＶｆｙＡ、ＶｆｙＢ、及びＶｆｙＣが順次印加され、電圧ＶｆｙＤ～ＶｆｙＧは印加されない。そして、"Ａ"レベルを対象としたベリファイ動作は、６回目のループで完了する。これは、例えば６回のループ回数で"Ａ"レベルへのプログラムはほぼ完了するということが経験的に求められるからである。
また、７回目及び８回目のループでは、ベリファイ動作は"Ｂ"レベル、"Ｃ"レベル、及び"Ｄ"レベルを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬ＿ｓｅｌには電圧ＶｆｙＢ、ＶｆｙＣ、及びＶｆｙＤが順次印加される。そして、"Ｂ"レベルを対象としたベリファイ動作は、８回目の書き込み動作で完了する。更に、９回目及び１０回目のループでは、ベリファイ動作は"Ｃ"レベル、"Ｄ"レベル、及び"Ｅ"レベルを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬ＿ｓｅｌには電圧ＶｆｙＣ、ＶｆｙＤ、及びＶｆｙＥが順次印加される。そして、"Ｃ"レベルを対象としたベリファイ動作は、１０回目のループで完了する。以降、同様にして"Ｇ"レベルの書き込みまで行われ、ループは最大で１９回、繰り返される。
図１０は、上述した標準書き込みシーケンスに基づく書き込み動作時における、プログラム動作とベリファイ動作のタイミングを示す図である。図１０に示すように、１回目及び２回目のループでは、ベリファイ動作は"Ａ"レベルのみを対象にして行われる。つまり、１回のプログラム動作に対してベリファイ動作は１回行われる。３回目及び４回目のループでは、ベリファイ動作は"Ａ"レベルと"Ｂ"レベルとを対象にして行われる。つまり、１回のプログラム動作に対してベリファイ動作は２回行われる。５回目から、"Ｄ"レベルを対象としたベリファイ動作が完了する１２回目までのループでは、１回のプログラム動作に対してベリファイ動作は３回行われる。以降も、１回のプログラム動作に対して、設定された所定のレベルのベリファイ動作が行われる。最終的には、１９回のループで、プログラム動作が１９回、ベリファイ動作が４２回行われる。
なお、上の説明では、ベリファイ動作が上限回数まで実施されることを想定している。図９に示したように、"Ａ"レベルを対象とするベリファイ動作は、１回目のループから６回目のループにかけて最大で６回実行され得る。また、"Ｂ"レベルを対象とするベリファイ動作は、３回目のループから８回目のループにかけて最大で６回実行され得る。他のレベルについても同様である。ここで、例えば、"Ａ"レベルに書き込まれるメモリセルトランジスタＭＴは複数存在し、当該メモリセルトランジスタＭＴに接続されたビット線ＢＬ（"Ａ"）も複数存在する。従って、厳密には、例えば、"Ａ"レベルに書き込まれるメモリセルトランジスタＭＴの全てが５回目のループにおいて"Ａ"レベルを対象とするベリファイ動作にパスした場合は、ビット線ＢＬ（"Ａ"）については、６回目のループにおいてベリファイ動作が実行されないということも有りえる。これは、以下の説明についても同様である。
１回目のプログラム動作で選択ワード線ＷＬ＿ｓｅｌに印加される電圧ＶＰＧＭや、２回目以降のプログラム動作における電圧ＶＰＧＭの増加量、そして、各レベルにおけるベリファイ動作が開始するループは、書き込みが速いワーストケースを想定して設定されており、ターゲットレベルを超えた書き込みが行われないよう十分にマージンが確保されている。
上述した、書き込み動作におけるループ回数、各ループにおける選択ワード線ＷＬ＿ｓｅｌの電圧（電圧ＶＰＧＭ）、各ループにおけるベリファイ動作対象レベルは、標準書き込みシーケンスとしてシーケンサ２７に格納されている。標準書き込みシーケンスに基づいてのメモリセルアレイ２３へ書き込み動作が実行される場合には、標準書き込みシーケンスに基づく制御信号が、シーケンサ２７からセンスアンプ２４およびロウデコーダ２５に出力される。
次に、書き込み動作（プログラム動作＋ベリファイ動作）時の各配線の電位変化について説明する。図１１は、書き込み動作時の各配線の電位変化を示す図である。図１１は、３回目のループを一例とし、各配線の電位変化を示している。また、図１１には、"１"書き込み対象のビット線ＢＬに対応するＮＡＮＤストリングのチャネル電位（実線に対応しており、以下、ｉｎｈｉｂｉｔチャネル電位とも示す）と、"０"書き込み対象のビット線ＢＬに対応するＮＡＮＤストリングのチャネル電位（一点鎖線に対応しており、以下、ｐｒｏｇｒａｍチャネル電位とも示す）を示している。図１１において、時刻ｔ１から時刻ｔ５までの期間に、書き込み動作が行われる。プログラム動作は、時刻ｔ１から時刻ｔ３までの期間に行われる。ベリファイ動作は、時刻ｔ３から時刻ｔ５までの期間に行われる。
プログラム動作は、実際のプログラム期間（時刻ｔ１から時刻ｔ２、以下、実プログラム期間と示す）と、ベリファイ動作への移行期間（時刻ｔ２から時刻ｔ３、以下、ＶＰＡＳＳ２ＶＲＥＡＤ期間と示す）とを有する。実プログラム期間は、メモリセルトランジスタＭＴの閾値電圧を上昇させる動作が行われる（または注入を禁止することで閾値電圧を維持させる）期間である。すなわち、図７Ａに示す電位変化に従って、各配線の電位が設定・変更される。非選択ワード線ＷＬ＿ｕｓｅｌは、電圧ＶＰＡＳＳ（例えば、１０Ｖ）が印加され、選択ワード線ＷＬ＿ｓｅｌは、３ループ目のプログラム電圧ＶＰＧＭ３（例えば、１３Ｖ）が印加される。また、選択ゲート線ＳＧＤ＿ｓｅｌには、電圧ＶＳＧＤ（例えば、２．５Ｖ）が印加され、非選択ゲート線ＳＧＤ＿ｕｓｅｌ、ＳＧＳには、電圧Ｖｓｓが印加される。なお、図１１では、図７Ａに示す電位変化の前半部分の電位変化は省略しており、後半部分のみ示している。
実プログラム期間において、"１"書き込み対象のビット線ＢＬに対応するＮＡＮＤストリングは、選択ゲートトランジスタＳＴ１、ＳＴ２共にカットオフされている。従って、該ＮＡＮＤストリングのチャネル電位であるｉｎｈｉｂｉｔチャネル電位は、選択ワード線ＷＬ＿ｓｅｌとｉｎｈｉｂｉｔチャネルとの容量結合、及び非選択ワード線ＷＬ＿ｕｓｅｌとｉｎｈｉｂｉｔチャネルとの容量結合によってブーストされる。なお、ブーストレベルは、以下の（１）式に従う。
ｉｎｈｉｂｉｔチャネル電位
＝Ｖint＋α（ＶＰＧＭ＋（ＶＰＡＳＳ×非選択ワード線ＷＬ＿ｕｓｅｌの本数）
－（Ｖtcell×ワード線ＷＬの本数）） …（１）
ただし、（１）式において、Ｖintは、初めにチャネルに印加されている電圧であり、Ｖtcellは、セルの閾値電圧である。
ＶＰＡＳＳ２ＶＲＥＡＤ期間は、ベリファイ動作に先だち、選択ワード線ＷＬ＿ｓｅｌ、及び、非選択ワード線ＷＬ＿ｕｓｅｌの電圧を放電する期間である。従来、ＶＰＡＳＳ２ＶＲＥＡＤ期間においては、選択ワード線ＷＬ＿ｓｅｌ、及び、非選択ワード線ＷＬ＿ｕｓｅｌの電圧を放電し、接地電圧Ｖｓｓ（例えば、０Ｖ）まで低下させていた。これに対し、図１１に示す一例では、選択ワード線ＷＬ＿ｓｅｌ、及び、非選択ワード線ＷＬ＿ｕｓｅｌの電圧を、電圧ＶＰＡＳＳ２ＶＲＥＡＤまでの放電にとどめている。電圧ＶＰＡＳＳ２ＶＲＥＡＤは、接地電圧Ｖｓｓより高く、ベリファイ動作においてワード線ＷＬに最初に充電される電圧（図１１に示す一例では、電圧ＶＲＥＡＤ）よりも低い電圧に設定される。電圧ＶＰＡＳＳ２ＶＲＥＡＤは、例えば、３～６Ｖ程度に設定される。選択ワード線ＷＬ＿ｓｅｌ、及び、非選択ワード線ＷＬ＿ｕｓｅｌの電圧放電を電圧ＶＰＡＳＳ２ＶＲＥＡＤまでにとどめることで、ワード線ＷＬから流出する電流量を削減することができ、動作の効率を向上させることができる。選択ワード線ＷＬ＿ｓｅｌの電圧低下に伴い、ｉｎｈｉｂｉｔチャネル電位も電圧ＶＰＡＳＳ２ＶＲＥＡＤより低い値（Ｖｉｎｈ）に低下する。
なお、図１１では、ＶＰＡＳＳ２ＶＲＥＡＤ期間における、選択ゲート線ＳＧＤ＿ｓｅｌ、ＳＧＤ＿ｕｓｅｌ、ＳＧＳの電圧ＶＳＳ２ＶＳＧは、電圧Ｖｓｓよりも高く、電圧ＶＳＧＤ（プログラム期間における選択ゲート線ＳＧＤ＿ｓｅｌへの印加電圧、例えば、２．５Ｖ）よりも低い電圧（例えば、１Ｖ）程度としているが、電圧レベルはこれに限定されない。電圧ＶＳＳ２ＶＳＧは、例えば、電圧Ｖｓｓでもよいし、他の特定の電圧レベルでもよい。
ベリファイ動作は、ディスターブ防止期間（時刻ｔ３から時刻ｔ４、以下、ＵＳＴＲＤＩＳ期間と示す）と、実際のベリファイ期間（時刻ｔ４から時刻ｔ５、以下、実ベリファイ期間と示す）とを有する。ＵＳＴＲＤＩＳ期間は、ディスターブ（意図しない閾値電圧の上昇）を防止するために、実ベリファイ動作開始時にチャンネル全導通を行うものである。すなわち、非選択ストリングにおいて、選択ワード線ＷＬ＿ｓｅｌに属するセルがオンしなかった場合、ドレイン側の電位はブースト、ソース側の電位はＶＣＥＬＳＲＣになり、ここに大きなポテンシャル差ができてしまう。この場合、ＨＣＩ（ホットキャリアインジェクション）が発生し、その付近のセル閾値が変わってしまう現象が起こる。これを対策するために、非選択ストリングのドレイン側の非選択ゲート線ＳＧＤ＿ｕｓｅｌをオンにして、ブースト電位を抜いてあげることにより、ドレイン側―ソース側間で電位差つけないようにする。これにより、意図しない閾値電圧の上昇を防止する。
選択ゲート線ＳＧＤ＿ｓｅｌ、ＳＧＤ＿ｕｓｅｌ、ＳＧＳには、選択ゲートトランジスタＳＴ１、ＳＴ２をオンにするための電圧ＶＳＧ（例えば、５Ｖ）が印加される。選択ワード線ＷＬ＿ｓｅｌ、及び、非選択ワード線ＷＬ＿ｕｓｅｌには、それぞれ、各メモリセルトランジスタをオンにするために必要な十分に高い電圧ＶＲＥＡＤ（例えば、８Ｖ）が印加される。
実ベリファイ期間において、選択ゲート線ＳＧＤ＿ｓｅｌ、ＳＧＳは、電圧ＶＳＧ（例えば、５Ｖ）が維持される。一方、非選択ゲート線ＳＧＤ＿ｕｓｅｌは、選択ゲートトランジスタＳＴ１をオフにするための電圧Ｖｓｓ（例えば０Ｖ）まで低下する。また、実ベリファイ期間において、非選択ワード線ＷＬ＿ｕｓｅｌは、電圧ＶＲＥＡＤが維持される。一方、選択ワード線ＷＬ＿ｓｅｌは、Ａレベル、及び、Ｂレベルの読み出しのための電圧ＶｆｙＡ、ＶｆｙＢに変化する。ベリファイ動作の全期間を通じ、全てのＮＡＮＤストリングの選択ゲートトランジスタＳＴ２はオンである。従って、ｉｎｈｉｂｉｔチャネル電位は０Ｖとなる。
（２－３．書き込み動作における各配線の電圧制御）
次に、書き込み動作における、各配線に印加される電圧の生成・制御について、図１２～図１７を用いて説明する。図１２は、電圧供給回路２８及びロウデコーダ２５の構成の一例を示すブロック図である。なお、図１２においては電圧供給回路２８の一部の構成のみを示している。
図１２において、電圧供給回路２８は、メモリセルトランジスタＭＴに対するプログラム動作及び読み出し動作等に必要な電圧を含む各種電圧を発生する。電圧供給回路２８は、信号線ＳＧ０～ＳＧ４に電圧を供給するＳＧドライバ２８Ａと、信号線ＣＧ０～ＣＧ７にそれぞれ電圧を供給する複数のＣＧドライバ２８Ｂと含む。これらの信号線ＳＧ０～ＳＧ４，ＣＧ０～ＣＧ７は、ロウデコーダ２５によって分岐されて、各ブロックＢＬＫの配線に接続される。すなわち、信号線ＳＧ０～ＳＧ３は、グローバルドレイン側選択ゲート線として機能し、ロウデコーダ２５を介して、各ブロックＢＬＫにおけるローカル選択ゲート線としての選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。信号線ＣＧ０～ＣＧ７は、グローバルワード線として機能し、ロウデコーダ２５を介して、各ブロックＢＬＫにおけるローカルワード線としてのワード線ＷＬ０～ＷＬ７に接続される。信号線ＳＧ４は、グローバルソース側選択ゲート線として機能し、ロウデコーダ２５を介して、各ブロックＢＬＫにおけるローカル選択ゲート線としての選択ゲート線ＳＧＳに接続される。
電圧供給回路２８はシーケンサ２７に制御されて、各種の電圧を生成する。ＳＧドライバ（選択ゲート線ドライバ）２８Ａ及びＣＧドライバ（ワード線ドライバ）２８Ｂは、各種の生成された電圧を、対応する信号線ＳＧ０～ＳＧ４及び信号線ＣＧ０～ＣＧ７にそれぞれ供給する。
ロウデコーダ２５は、各ブロックにそれぞれ対応した複数のスイッチ回路群２５Ａと、複数のスイッチ回路群２５Ａにそれぞれ対応して設けられる複数のブロックデコーダ２５Ｂとを有している。各スイッチ回路群２５Ａは、信号線ＳＧ０～ＳＧ４と選択ゲート線ＳＧＤ０～ＳＧＤ４とをそれぞれ接続する複数のトランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４、信号線ＣＧ０～ＣＧ７とワード線ＷＬ０～ＷＬ７とをそれぞれ接続する複数のトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７を含む。トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４およびトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７の各々は、高耐圧トランジスタである。
各ブロックデコーダ２５Ｂは、ロウアドレスによって自身が指定された場合、トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４およびトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７のゲートに、ブロック選択信号ＢＬＫＳＥＬを供給する。これにより、ロウアドレスによって指定されるブロックデコーダ２５Ｂからブロック選択信号ＢＬＫＳＥＬが供給されるスイッチ回路群２５Ａでは、トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４およびトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７がオン状態となって導通するため、電源生成回路２８から信号線ＳＧ０～ＳＧ４及び信号線ＣＧ０～ＣＧ７に供給される電圧が、動作対象となるブロックＢＬＫに含まれる選択ゲート線ＳＧＤ０～ＳＧＤ３、ＳＧＳおよびワード線ＷＬ０～ＷＬ７に供給される。
即ち、電圧供給回路２８とロウデコーダ２５により、選択ワード線ＷＬには電圧ＶＰＧＭや電圧ＶＣＧＲＶなどが供給され、非選択ワード線ＷＬには電圧ＶＲＥＡＤ又はＶＲＥＡＤＫなどが供給される。また、例えば、動作対象となるストリングユニットＳＵに属する選択ゲートトランジスタＳＴ１に接続される選択ゲート線ＳＧＤ（ＳＧＤ＿ｓｅｌ）には電圧ＶＳＧＤなどが供給され、動作対象となるストリングユニットＳＵに属さない選択ゲートトランジスタＳＴ１に接続される選択ゲート線ＳＧＤ（ＳＧＤ＿ｕｓｅｌ）には０Ｖ等の電圧Ｖｓｓなどが供給される。
図１３は、電圧供給回路２８の具体的な構成の一例を示すブロック図である。電圧供給回路２８は、電圧生成回路２８１と、レギュレータ回路２８２と、ＳＧドライバ２８Ａ及びＣＧドライバ２８Ｂとを有する。以下、ワード線ＷＬの動作に必要な各種電圧を生成する回路について、詳細に説明する。
電圧生成回路２８１は、電源入力用端子群３５から入力された電圧を用いて、不揮発性メモリ２に各部位の動作に必要な各種電圧を生成する。電圧生成回路２８１は、第１ポンプ２８１Ａと、第２ポンプ２８１Ｂと、第３ポンプ２８１Ｃとを有する。第１ポンプ２８１Ａでは、プログラム電圧である電圧ＶＰＧＭが生成される。第２ポンプ２８１Ｂでは、電圧ＶＰＡＳＳ、ＶＲＥＡＤ、及び、ＶＰＡＳＳ２ＶＲＥＡＤが生成される。第３ポンプ２８１Ｃでは、ベリファイ電圧である電圧ＶＣＧＲＶが生成される。
レギュレート回路２８２は、電圧生成回路２８１から入力された電圧を用い、入力電圧や出力電流の値が変動する場合にも一定の値の電圧を生成する。レギュレート回路２８２は、３つのレギュレータ２８２Ａ～２８２Ｃを有する。レギュレータ２８２Ａは、第１ポンプ２８１Ａから入力された電圧を用いて、電圧ＶＰＧＭを生成する。レギュレータ２８２８Ｂは、第２ポンプ２８１Ｂから入力された電圧を用いて、電圧ＶＰＡＳＳ、ＶＲＥＡＤ、または、ＶＰＡＳＳ２ＶＲＥＡＤのいずれかを生成する。レギュレータ２８２Ｃは、第３ポンプ２８１Ｃから入力された電圧を用いて、電圧ＶＣＧＲＶを生成する。レギュレータ２８２Ａ～２８２Ｃにおいて生成された電圧は、ＣＧドライバ２８Ｂに入力される。
ＣＧドライバ２８Ｂは、いずれも複数種類の入力電圧が入力される複数の入力端を有し、これらの入力端を介してレギュレータ回路２８２から複数種類の電圧が入力可能である。ＣＧドライバ２８Ｂの各入力端は、複数種類の電圧のそれぞれの供給路上に配置されたスイッチＴ１、Ｔ２、Ｔ３を経由して、１つの出力端に接続される。スイッチＴ１、Ｔ２、Ｔ３のいずれか１つが選択されてオンとなることにより、選択されたスイッチに接続された供給路に与えられた電圧が出力端に現れる。
すなわち、レギュレータ２８２Ａから入力された電圧は、スイッチＴ１を経由して、出力端に供給される。レギュレータ２８２Ｂから入力された電圧は、スイッチＴ２を経由して出力端に供給される。レギュレータ２８２Ｃから入力された電圧は、スイッチＴ３を経由して出力端に供給される。
なお、ＳＧドライバ２８Ａも、ＣＧドライバ２８Ｂと同様に、いずれも複数種類の入力電圧が入力される複数の入力端を有し、これらの入力端を介してレギュレータ回路２８２から複数種類の電圧が入力可能である。ＳＧドライバ２８Ａの各入力端は、複数種類の電圧のそれぞれの供給路上に配置されたスイッチＴ１、Ｔ２、…を経由して、１つの出力端に接続される。スイッチＴ１、Ｔ２、…のいずれか１つが選択されてオンとなることにより、選択されたスイッチに接続された供給路に与えられた電圧が出力端に現れる。
電圧供給回路２８の各部位の動作は、シーケンサ２７によって制御される。例えば、スイッチＴ１、Ｔ２、Ｔ３のうちオンにするスイッチの選択や、電圧生成回路２８１の各ポンプ２８１Ａ～２８１Ｃにおいて生成する電圧や、レギュレータ回路２８２の各レギュレータ２８２Ａ～２８２Ｃにおいて生成する電圧値などが、シーケンサ２７によって制御される。
図１４Ａは、第２ポンプ２８１Ｂの具体的な構成の一例を示すブロック図である。第２ポンプ２８１Ｂは、例えば、４つのポンプユニットＰＵ１～ＰＵ４と、９つのスイッチ回路ＳＷ１～ＳＷ９で構成される。ポンプユニットＰＵ１～ＰＵ４は、それぞれ、図１５に示すようなチャージポンプ回路などによって構成される。
図１５は、チャージポンプ回路の一例を示す図である。ポンプユニットＰＵを構成するチャージポンプ回路は、ｎ＋１個のＮＭＯＳトランジスタＮＭ１～ＮＭ（ｎ＋１）と、ｎ個のキャパシタＣ１～Ｃｎを含む。ＮＭＯＳトランジスタＮＭ１～ＮＭ（ｎ＋１）は、それぞれダイオード接続され、ダイオードとして機能する。ＮＭＯＳトランジスタＮＭ１～ＮＭ（ｎ＋１）は、その電流経路が順に直列接続とされる。
キャパシタＣ１～Ｃｎの一端は、それぞれ、ＮＭＯＳトランジスタＮＭ１～ＮＭｎの一端にそれぞれ電気的に接続される。ＮＭＯＳトランジスタＮＭ１、ＮＭ３、…など、奇数番目に配置されたＮＭＯＳトランジスタＮＭ（２ｍ－１）（ただし、ｍ＝１、２、…）に接続されたキャパシタＣ１、Ｃ３、…、Ｃ（２ｍ－１）の他端には、クロック信号ＣＬＫが供給される。ＮＭＯＳトランジスタＮＭ２、ＮＭ４、…など、偶数番目に配置されたＮＭＯＳトランジスタＮＭ（２ｍ）に接続されたキャパシタＣ２、Ｃ４、…、Ｃ（２ｍ）の他端には、クロック信号／ＣＬＫが供給される。ＮＭＯＳトランジスタＮＭ１の他端には、電圧Ｖｓｕｐ（例えば、電源電圧Ｖｃｃ）が入力される。そして、クロック信号ＣＬＫ、／ＣＬＫによって、キャパシタＣ１～Ｃｎは充放電を繰り返す。その結果、電圧Ｖｓｕｐよりも大きな出力電圧Ｖоｕｔが生成され、ＮＭＯＳトランジスタＮＭ（ｎ＋１）の一端から出力電圧Ｖоｕｔが転送（出力）される。
第２ポンプ２８１Ｂを構成する４つのポンプユニットＰＵ１～ＰＵ４は、スイッチ回路ＳＷ１～ＳＷ９のオン・オフを切り替えることで、次の３つの回路構成を実現することができる。図１４Ｂ～１４Ｄは、第２ポンプ２８１Ｂを構成する各ユニットの具体的な接続状態の一例を示すブロック図である。１つ目の回路構成（第１ステート）は、入出力端子の間に４つのポンプユニットＰＵ１～ＰＵ４を並列に接続する構成である。図１４Ｂは、第１ステートの構成を説明するブロック図である。図１４Ｂに示すように、スイッチ回路ＳＷ１～３、ＳＷ７～９をオンにし、スイッチ回路ＳＷ４～６をオフにすることで、入出力端子の間に４つのポンプユニットＰＵ１～ＰＵ４が並列に接続される。
２つ目の回路構成（第２ステート）は、ポンプユニットＰＵ１、ＰＵ２を直列に接続してポンプユニット群ＰＵＧ１を構成し、ポンプユニットＰＵ３、ＰＵ４を直列に接続してポンプユニット群ＰＵＧ２を構成し、ポンプユニット群ＰＵＧ１と、ポンプユニット群ＰＵＧ２とを並列に接続する構成である。図１４Ｃは、第２ステートの構成を説明するブロック図である。図１４Ｃに示すように、第２ステートでは、スイッチ回路ＳＷ２、４、６、８をオンにし、スイッチ回路ＳＷ１、３、５、７、９をオフにする。スイッチ回路ＳＷ４をオンにすることで、ポンプユニットＰＵ１、ＰＵ２が直列に接続されて、ポンプユニット群ＰＵＧ１が構成される。また、スイッチ回路ＳＷ６をオンにすることで、ポンプユニットＰＵ３、ＰＵ４が直列に接続されて、ポンプユニット群ＰＵＧ２が構成される。ＳＷ２、８をオンにすることで、ポンプユニット群ＰＵＧ１、ＰＵＧ２は、入出力端子の間に、並列に接続される。
３つ目の回路構成は、ポンプユニットＰＵ１～ＰＵ４を直列に接続する構成である。図１４Ｄは、第３ステートの構成を説明するブロック図である。図１４Ｄに示すように、スイッチ回路ＳＷ４～６をオンにし、スイッチ回路ＳＷ１～３、ＳＷ７～９をオフにすることで、入出力端子の間に４つのポンプユニットＰＵ１～ＰＵ４が直列に接続される。
図１６は、第２ポンプ２８１Ｂにおける出力電圧に対する電流効率の特性を説明する図である。図１６において、点線は第１ステートの特性を示し、一点鎖線は第２ステートの特性を示し、二点鎖線は第３ステートの特性をそれぞれ示す。また、実線は、第２ポンプにおいて効率のよい電流供給を実現した場合の特性を示している。図１６に示すように、第２ポンプ２８１Ｂの電流効率特性は、回路構成によって異なる。第1ステート（図１４Ｂ）、すなわち、入出力端子の間にポンプユニットＰＵ１～ＰＵ４が並列に接続される回路構成の場合、出力電圧Ｖоｕｔが低い領域（例えば、５Ｖ以下の領域）では他のステートに比べて効率よく電流を供給することができる。ところが、出力電圧Ｖоｕｔが高くなるにつれて電流効率が低下し、ある出力電圧Ｖоｕｔ（例えば、８Ｖ）を超えると電流を供給することができなくなる。
一方、第２ステート（図１４Ｃ）、すなわち、入出力端子の間に、２つのポンプユニットＰＵが直列接続されて構成されたポンプユニット群ＰＵＧが、２個並列に接続される回路構成の場合、出力電圧Ｖоｕｔが低い領域においては、電流効率は第１ステートよりも低く第３ステートより高い。出力電圧Ｖоｕｔが高くなるにつれて電流効率が低下するが、出力電圧Ｖоｕｔの上昇に対する電流効率の低下度合い（特性の傾き）は、第１ステートよりも小さいため、出力電圧Ｖоｕｔがある電圧（例えば、５Ｖ）を超えると、第１ステートよりも効率よく電流を供給することができる。しかし、電流効率の低下度合い（特性の傾き）は、第３ステートよりも大きいため、出力電圧Ｖоｕｔが高い領域（例えば、８Ｖ以上の領域）では、第３ステートよりも電流効率が低くなる。すなわち、第２ステートは、出力電圧Ｖоｕｔが中間の領域（例えば、出力電圧Ｖоｕｔが５Ｖから８Ｖの領域）では、他のステートに比べて効率よく電流を供給することができる。
更に、第３ステート（図１４Ｄ）、すなわち、入出力端子の間に、ポンプユニットＰＵ１～ＰＵ４が直列に接続される回路構成の場合、出力電圧Ｖоｕｔが低い領域においては、電流効率は第１ステートや第２ステートよりも低い。しかし、電流効率の低下度合い（特性の傾き）は、第１ステートや第２ステートよりも小さい。故に、出力電圧Ｖоｕｔが高い領域（例えば、８Ｖ以上の領域）では、第１ステート、第２ステートよりも電流効率が高くなる。すなわち、第３ステートは、出力電圧Ｖоｕｔが高い領域（例えば、出力電圧Ｖоｕｔが８Ｖ以上の領域）では、他のステートに比べて効率よく電流を供給することができる。
このように、出力電圧が低い領域（例えば、５Ｖ以下の領域）では、第１ステートの回路構成が最も効率よく電流を供給することができ、出力電圧が中間の領域（例えば、５Ｖから８Ｖの間の領域）では、第２ステートの回路構成が最も効率よく電流を供給することができる。そして、出力電圧が高い領域（例えば、８Ｖ以上の領域）では、第３ステートの回路構成が最も効率よく電流を供給することができる。従って、第２ポンプ２８１Ｂは、出力電圧に応じ、効率よく電流を供給するステートに切り替えて使用される。すなわち、第２ポンプ２８１Ｂにおいて実現される電流特性は、図１６において、実線で示す特性となる。なお、第２ポンプ２８１Ｂのステートの切り替えは、シーケンサ２７により制御される。シーケンサ２７は、出力電圧Ｖоｕｔの設定値に応じて、第２ポンプ２８１Ｂに対し、回路構成の切り替えを指示する。
ところで、不揮発性メモリ２は、電流の消費量が瞬時的に大きくなると動作に悪影響を及ぼす可能性がある。このため、電圧供給回路２８から信号線ＳＧ０～ＳＧ４、ＣＧ０～ＣＧ７に充電する際には、急峻な充電をせずに、ステップバイステップで段階的に充電をする。図１７は、ベリファイ動作時におけるポンプの昇圧動作制御を説明する図である。ＵＳＴＲＤＩＳ期間における第２ポンプ２８１Ｂの動作制御を一例として、ベリファイ動作時におけるポンプの昇圧動作制御について、以下に説明する。
非選択ワード線ＷＬ＿ｕｓｅｌの電圧は、時刻ｔ３において電圧ＶＰＡＳＳ２ＶＲＥＡＤ（例えば、６Ｖ）である。ＵＳＴＲＤＩＳ期間において、非選択ワード線ＷＬ＿ｕｓｅｌの電圧を電圧ＶＲＥＡＤ（例えば、８Ｖ）まで昇圧する必要がある。時刻ｔ３において、第２ポンプ２８１Ｂの出力電圧Ｖоｕｔの設定値を８Ｖにしてチャージ動作を行わせる場合、第２ポンプ２８１Ｂは、出力電圧Ｖоｕｔが８Ｖに達するまで、ポンプユニットＰＵ１～ＰＵ４を連続して駆動する。すなわち、ポンプユニットＰＵ１～ＰＵ４は、入力されるクロック信号ＣＬＫの周期に従って、出力電圧Ｖоｕｔが８Ｖに達するまで連続的に昇圧動作を実行する。例えば、１回のポンピング動作でＶоｕｔが０．２Ｖ昇圧される場合、出力電圧Ｖоｕｔを６Ｖから８Ｖまで昇圧するためには１０回のポンピング動作が必要である。１０回のポンピング動作を連続的に実行した場合、充電のための電流消費がクロック信号ＣＬＫ１０周期分の間に集中する。換言すると、単位時間あたりの消費電流であるピーク電流量が、時刻ｔ３において非常に大きくなってしまう。
電流の消費が短時間に集中することを防ぎ、ピーク電流量を低減するために、シーケンサ２７は、第２ポンプ２８１Ｂの出力電圧Ｖоｕｔの設定値を最初から８Ｖにせず、ステップ電圧Ｖｓｔｐ（例えば、０．４Ｖ）刻みで複数の中間設定値を設け、出力電圧Ｖоｕｔを段階的に引き上げる。シーケンサ２７は、第２ポンプ２８１Ｂの出力電圧Ｖоｕｔが中間設定値に達すると、所定の期間（休止期間）が経過したのちに、次の中間設定値に設定値を引き上げて、昇圧動作を実行させる。
図１７において、ＢＩＮＶＭは、シーケンサ２７によって設定される第２ポンプ２８１Ｂの出力電圧Ｖоｕｔ設定値を示している。時刻ｔ３において、シーケンサ２７は、第２ポンプ２８１Ｂの出力電圧Ｖоｕｔを、電圧ＶＰＡＳＳ２ＶＲＥＡＤ（例えば、６Ｖ）から、ステップ電圧Ｖｓｔｐ（例えば、０．４Ｖ）分だけプラスした値（例えば、６．４Ｖ）に設定する。第２ポンプ２８１Ｂは、例えば、ポンピング動作を２回行って、出力電圧Ｖоｕｔを０．４Ｖ昇圧させる。シーケンサ２７は、第２ポンプ２８１Ｂの昇圧動作が終了してから休止期間が経過した後に、第２ポンプ２８１Ｂの出力電圧Ｖоｕｔを、さらに０．４Ｖプラスした値（例えば、６．８Ｖ）に設定する。シーケンサ２７は、第２ポンプ２８１Ｂの出力電圧Ｖоｕｔが電圧ＶＲＥＡＤ（例えば、８Ｖ）に達するまで、設定値をステップ電圧Ｖｓｔｐ（例えば、０．４Ｖ）ずつ引き上げる。このように、休止期間を設けながら第２ポンプ２８１Ｂの出力電圧Ｖоｕｔの設定値を段階的に引き上げることで、ポンピング動作を分散することができるため、電流の消費が短時間に集中することを防ぎ、ピーク電流量を削減することができる。
（２－４．ＵＳＴＲＤＩＳ期間における非選択ワード線の電位変化）
図１８は、ＵＳＴＲＤＩＳ期間における非選択ワード線の電位変化を示す図である。上述のように、ＵＳＴＲＤＩＳ期間おいては、意図しない閾値電圧の上昇を防止するために、チャンネルが全導通される。すなわち、選択ゲート線ＳＧＤ＿ｓｅｌ、ＳＧＤ＿ｕｓｅｌ、ＳＧＳには、選択ゲートトランジスタＳＴ１、ＳＴ２をオンにするための電圧ＶＳＧ（例えば、５Ｖ）が印加される。非選択ワード線ＷＬ＿ｕｓｅｌには、各メモリセルトランジスタをオンにするために必要な十分に高い電圧ＶＲＥＡＤ（例えば、８Ｖ）が印加される。
ＵＳＴＲＤＩＳ期間の直前であるＶＰＡＳＳ２ＶＲＥＡＤ期間（時刻ｔ２から時刻ｔ３までの期間）において、ｉｎｈｉｂｉｔチャネル電位（"１"書き込み対象のビット線ＢＬに対応するＮＡＮＤストリングのチャネル電位）は、選択ワード線ＷＬ＿ｓｅｌ、及び、非選択ワード線ＷＬ＿ｕｓｅｌと、ｉｎｈｉｂｉｔチャネルとの容量結合によって、所定のレベルにブーストされている。
時刻ｔ３において、選択ゲートトランジスタＳＴ１、ＳＴ２がオンになされると、チャンネルが全導通されるため、ｉｎｈｉｂｉｔチャネル電位が接地電圧Ｖｓｓに低下する。ｉｎｈｉｂｉｔチャネル電位の低下に伴い、非選択ワード線ＷＬ＿ｕｓｅｌと、ｉｎｈｉｂｉｔチャネルとの容量結合によって、非選択ワード線ＷＬ＿ｕｓｅｌの電圧も低下してしまう。以下、非選択ワード線ＷＬ＿ｕｓｅｌにおける、電圧ＶＰＡＳＳ２ＶＲＥＡＤからの電圧低下量を電圧Ｖｄｗｎとする。
一方、時刻ｔ３において、シーケンサ２７は、第２ポンプ２８１Ｂの出力電圧Ｖоｕｔの最初の中間設定値を、電圧ＶＰＡＳＳ２ＶＲＥＡＤ（例えば、６Ｖ）からステップ電圧Ｖｓｔｐ（例えば、０．４Ｖ）だけ高い値に設定する。第２ポンプ２８１Ｂは、出力電圧Ｖоｕｔを最初の中間設定値に昇圧すべく、ポンプユニットＰＵ１～ＰＵ４を連続的に駆動し、ポンピング動作を実行する。非選択ワード線ＷＬ＿ｕｓｅｌの電圧低下に伴い、第２ポンプ２８１Ｂは、ステップ電圧Ｖｓｔｐ＋電圧Ｖｄｗｎだけ出力電圧Ｖоｕｔを昇圧しなくてはならない。故に、出力電圧Ｖоｕｔが最初の中間設定値まで昇圧される期間、ポンピング動作が連続して行われるため、電流の消費が短時間に集中してピーク電流が増大してしまう。
また、最初の中間設定値を６．４Ｖとした場合、第２ポンプは第２ステートに設定される。非選択ワード線ＷＬ＿ｕｓｅｌの電圧は、電圧ＶＰＡＳＳ２ＶＲＥＡＤより電圧Ｖｄｗｎだけが低下しているので、本来は第１ステートに設定されるべきである。しかし、上述の制御によれば、第２ポンプは、第１ステートよりも電流効率が悪い第２ステートに設定されてしまうため、昇圧に必要なポンピング動作が増大してしまう。
（２－５．実施形態における電圧生成回路の動作）
次に、本実施形態における第２ポンプ２８１Ｂの動作制御について、図１９、２０を参照して説明する。図１９は、書き込みシーケンスの前半ループにおけるポンプの昇圧動作制御を説明する図である。図２０は、書き込みシーケンスの後半ループにおけるポンプの昇圧動作制御を説明する図である。
ＵＳＴＲＤＩＳ期間における非選択ワード線ＷＬ＿ｕｓｅｌの電圧低下は、ｉｎｈｉｂｉｔチャネルとの容量結合に起因する。従って、書き込みシーケンスのループ前半であって、"１"書き込み対象のビット線ＢＬの本数が少なく"０"書き込み対象のビット線ＢＬの本数が多い状態では、"１"書き込み対象のビット線ＢＬに対応するＮＡＮＤストリングの本数が少なく、"０"書き込み対象のビット線ＢＬに対応するＮＡＮＤストリングの本数が多い。故に、ｉｎｈｉｂｉｔチャネルと非選択ワード線ＷＬ＿ｕｓｅｌとの実効的な対向面積が小さく、ｐｒｏｇｒａｍチャネルと非選択ワード線ＷＬ＿ｕｓｅｌとの実効的な対向面積が大きいため、ＵＳＴＲＤＩＳ期間開始直後におけるｉｎｈｉｂｉｔチャネル電位の低下に伴う非選択ワード線ＷＬ＿ｕｓｅｌの電圧低下量（電圧Ｖｄｗｎ）も小さい。
一方、書き込みシーケンスのループが進むにつれて"１"書き込み対象のビット線ＢＬの本数が増加し、"０"書き込み対象のビット線ＢＬの本数が減少する。故に、"１"書き込み対象のビット線ＢＬに対応するＮＡＮＤストリングの本数が増加し、"０"書き込み対象のビット線ＢＬに対応するＮＡＮＤストリングの本数が減少する。故に、ｉｎｈｉｂｉｔチャネルと非選択ワード線ＷＬ＿ｕｓｅｌとの実効的な対向面積が増加し、ｐｒｏｇｒａｍチャネルと非選択ワード線ＷＬ＿ｕｓｅｌとの実効的な対向面積が減少するため、ＵＳＴＲＤＩＳ期間開始直後におけるｉｎｈｉｂｉｔチャネル電位の低下に伴う非選択ワード線ＷＬ＿ｕｓｅｌの電圧低下量（電圧Ｖｄｗｎ）が大きくなる。そこで、本実施形態では、書き込みシーケンスのループを２分割し、前半ループと後半ループとで第２ポンプ２８１Ｂの動作を異なる方法で制御する。
図１９に示すように、前半ループにおける第２ポンプ２８１Ｂの動作制御は、図１７を用いて説明した方法と同一の方法で行う。すなわち、時刻ｔ３において、シーケンサ２７は、第２ポンプ２８１Ｂの出力電圧Ｖоｕｔの最初の中間設定値を、電圧ＶＰＡＳＳ２ＶＲＥＡＤ（例えば、６Ｖ）から、ステップ電圧Ｖｓｔｐ（例えば、０．４Ｖ）分だけプラスした値（例えば、６．４Ｖ）に設定する。また、第２ポンプ２８１Ｂのステートを、出力電圧Ｖоｕｔの設定値に応じたステートに設定する。例えば、出力電圧Ｖоｕｔの設定値が６．４Ｖであり、第２ポンプ２８１Ｂの電流効率の特性が図１６に示す特性である場合、シーケンサ２７は第２ポンプ２８１Ｂのステートを第２ステートに設定する。第２ポンプ２８１Ｂは、シーケンサ２７の制御に従って、出力電圧Ｖоｕｔを最初の中間設定値（例えば、６．４Ｖ）まで昇圧させる。ＵＳＴＲＤＩＳ期間における最初の昇圧動作では、第２ポンプ２８１Ｂは、ステップ電圧Ｖｓｔｐ＋電圧Ｖｄｗｎだけ出力電圧Ｖоｕｔを昇圧しなくてはならない。しかし、前半ループでは、非選択ワード線ＷＬ＿ｕｓｅｌの電圧低下量（電圧Ｖｄｗｎ）が小さいため、ポンピング動作の増分も少ない。従って、ピーク電流は増加するものの、その増加量は小さい。
第２ポンプ２８１Ｂの出力電圧Ｖоｕｔが最初の中間設定値まで昇圧されたら、シーケンサ２７は、所定の休止期間経過後に、第２ポンプ２８１Ｂの出力電圧Ｖоｕｔの次の中間設定値をステップ電圧Ｖｓｔｐだけプラスした値に設定する。また、シーケンサ２７は、第２ポンプ２８１Ｂのステートを、次の中間設定値に応じたステートに設定する。以降、第２ポンプ２８１Ｂの出力電圧Ｖоｕｔが電圧ＶＲＥＡＤに達するまで、シーケンサ２７は、第２ポンプ２８１Ｂの出力電圧Ｖоｕｔの中間設定値を、休止期間を挟みながら段階的に引き上げる。
一方、後半ループにおける第２ポンプ２８１Ｂの動作制御は、最初の中間設定値のレベルが前半ループにおける制御と異なる。図２０に示すように、時刻ｔ３において、シーケンサ２７は、第２ポンプ２８１Ｂの出力電圧Ｖоｕｔの最初の中間設定値を、電圧ＶＰＡＳＳ２ＶＲＥＡＤ（例えば、６Ｖ）より低い値（例えば、４．８Ｖ）に設定する。電圧ＶＰＡＳＳ２ＶＲＥＡＤからの引き下げ量は、非選択ワード線ＷＬ＿ｕｓｅｌの電圧低下量（電圧Ｖｄｗｎ）を考慮して決定される。また、第２ポンプ２８１Ｂのステートを、出力電圧Ｖоｕｔの設定値に応じたステートに設定する。例えば、出力電圧Ｖоｕｔの設定値が４．８Ｖであり、第２ポンプ２８１Ｂの電流効率の特性が図１６に示す特性である場合、シーケンサ２７は第２ポンプ２８１Ｂのステートを第１ステートに設定する。第２ポンプ２８１Ｂは、シーケンサ２７の制御に従って、出力電圧Ｖоｕｔを最初の中間設定値（例えば、４．８Ｖ）まで昇圧する。出力電圧Ｖоｕｔが最初の中間設定値まで昇圧された後の動作制御は、図１９に示した前半ループにおける動作制御と同様である。
図１８に示す比較例における制御では、出力電圧Ｖоｕｔの最初の中間設定値を、電圧ＶＰＡＳＳ２ＶＲＥＡＤ＋ステップ電圧Ｖｓｔｐ（例えば、６．４Ｖ）とするのに対し、図２０に示す本実施形態における制御では、電圧ＶＰＡＳＳ２ＶＲＥＡＤ（例えば、６Ｖ）より低い値（例えば、４．８Ｖ）に設定している。すなわち、本実施形態では、ループ後半における第２ポンプ２８１Ｂの昇圧動作制御において、出力電圧Ｖоｕｔの最初の中間設定値を、非選択ワード線ＷＬ＿ｕｓｅｌの電圧低下量（電圧Ｖｄｗｎ）を考慮した昇圧前の非選択ワード線ＷＬ＿ｕｓｅｌの電位に近い値に設定している。また、このように最初の中間設定値を制御することにより、第２ポンプ２８１Ｂのステートを、非選択ワード線ＷＬ＿ｕｓｅｌの電圧低下量（電圧Ｖｄｗｎ）を考慮した昇圧前の非選択ワード線ＷＬ＿ｕｓｅｌの電位近傍において、最も効率よく電流を供給できるステートに設定することができる。従って、出力電圧Ｖоｕｔが最初の中間設定値まで昇圧される期間において、連続して実行されるポンピング動作回数を削減することができる。故に、電流の消費が短時間に集中することを抑制できるので、ピーク電流を削減することができる。
また、最初の中間設定値を低く設定することで、出力電圧Ｖоｕｔが目標値（電圧ＶＲＥＡＤ）に達するまでに要する昇圧時間が長くなってしまう。しかし、実施形態では、標準シーケンスを前半ループと後半ループとに分割して、非選択ワード線ＷＬ＿ｕｓｅｌの電圧低下量（電圧Ｖｄｗｎ）が小さい前半ループでは、中間設定値を通常通りの値（電圧ＶＰＡＳＳ２ＶＲＥＡＤ＋ステップ電圧Ｖｓｔｐ）とすることで、標準シーケンス全体の実行時間が長時間化することを抑制できる。
なお、前半ループと後半ループとの境目は、任意に設定することができる。例えば、書き込み対象となっているページにおいて、上から２つ目のレベル（Ｆレベル）のセルが
全てベリファイをパスした時点や、当該レベルのベリファイが所定回数終了した時点を境目とすることができる。例えば、図９に示す標準書き込みシーケンスの場合、１２回目～１７回目のループの間のいずれかのループに境目を設定し、境目以前の前半ループは図１９に示すような制御を行い、境目より後の後半ループは、図２０に示すような制御を行う。
また、例えば、書き込み動作の対象となっているページにおいて、上から３つ目のレベル（Ｅレベル）のセルが全てベリファイをパスした時点や、当該レベルのベリファイが所定回数終了した時点を境目とすることもできる。これらに限られず、書き込み動作の進行度合いに基づいて、前半ループと後半ループの境目は、好適に設定できる。
更に、上述では、標準シーケンスを２分割し、前半ループと後半ループとの最初の中間設定値の設定を変更しているが、標準シーケンスを３分割以上し、分割範囲ごとに非選択ワード線ＷＬ＿ｕｓｅｌの電圧低下量（電圧Ｖｄｗｎ）を考慮ながら最初の中間設定値を調整するようにしてもよい。
（第２実施形態）
次に、第２実施形態にかかる半導体記憶装置について説明する。実施形態の半導体記憶装置は、非選択ワード線ＷＬ＿ｕｓｅｌに供給する電圧の制御方法が、上述した第１実施形態の半導体記憶装置と異なる。装置構成やその他の動作については、第１実施形態と同様であるので、説明を省略する。以下、第１実施形態と異なる点についてのみ説明する。
図２１は、第２実施形態における書き込みシーケンスの後半ループにおけるポンプの昇圧動作制御を説明する図である。書き込みシーケンスの前半ループにおけるポンプの昇圧動作制御は、図１９を用いて説明した第１実施形態と同様である。
図２１に示すように、後半ループにおいては、シーケンサ２７は、ＶＰＡＳＳ２ＶＲＥＡＤ期間における非選択ワード線ＷＬ＿ｕｓｅｌの放電後の電圧ＶＰＡＳＳ２ＶＲＥＡＤを、前半ループにおける電圧値よりも低い値に制御する。例えば、前半ループにおける電圧ＶＰＡＳＳ２ＶＲＥＡＤが６．０Ｖである場合、シーケンサ２７は、後半ループにおける電圧ＶＰＡＳＳ２ＶＲＥＡＤを４．８Ｖに変更する。なお、後半ループにおける電圧ＶＰＡＳＳ２ＶＲＥＡＤの値は、ｉｎｈｉｂｉｔチャネル電位の低下に伴う非選択ワード線ＷＬ＿ｕｓｅｌの電圧低下量を考慮して決定される。
図２１に示すように、シーケンサ２７は、第２ポンプ２８１Ｂの出力電圧Ｖоｕｔの最初の中間設定値を、電圧ＶＰＡＳＳ２ＶＲＥＡＤ（例えば、４．４Ｖ）から、ステップ電圧Ｖｓｔｐ（例えば、０．４Ｖ）分だけプラスした値（例えば、４．８Ｖ）に設定する。また、第２ポンプ２８１Ｂのステートを、出力電圧Ｖоｕｔの設定値に応じたステートに設定する。例えば、出力電圧Ｖоｕｔの設定値が４．４Ｖであり、第２ポンプ２８１Ｂの電流効率の特性が図１６に示す特性である場合、シーケンサ２７は第２ポンプ２８１Ｂのステートを第１ステートに設定する。第２ポンプ２８１Ｂは、シーケンサ２７の制御に従って、出力電圧Ｖоｕｔを最初の中間設定値（例えば、４．８Ｖ）まで昇圧させる。出力電圧Ｖоｕｔが最初の中間設定値まで昇圧された後の動作制御は、図１９に示した前半ループにおける動作制御と同様である。
このように、本実施形態では、ループ後半における電圧ＶＰＡＳＳ２ＶＲＥＡＤの値を、前半ループにおける値よりも低く設定しているので、ｉｎｈｉｂｉｔチャネル電位の低下に伴う非選択ワード線ＷＬ＿ｕｓｅｌの電圧低下量（電圧Ｖｄｗｎ）が小さくなる。ＵＳＴＲＤＩＳ期間における最初の昇圧動作では、第２ポンプ２８１Ｂは、ステップ電圧Ｖｓｔｐ＋電圧Ｖｄｗｎだけ出力電圧Ｖоｕｔを昇圧する必要がある。しかし、図１８に示す比較例に比べて電圧Ｖｄｗｎが小さいため、最初の中間設定値までの昇圧動作におけるポンピング動作の回数を削減することができる。故に、電流の消費が短時間に集中することを抑制できるので、ピーク電流を削減することができる。また、電圧ＶＰＡＳＳ２ＶＲＥＡＤの値を低く設定することで、ＶＰＡＳＳ２ＶＲＥＡＤ期間におけるｉｎｈｉｂｉｔチャネル電位（Ｖｉｎｈ）も低下するため、非選択ゲート線ＳＧＤ＿ｕｓｅｌをオンにしたときの、非選択ワード線ＷＬ＿ｕｓｅｌの電圧低下の影響も小さくなる。
なお、後半ループにおいて、電圧ＶＰＡＳＳ２ＶＲＥＡＤの値を前半ループよりも低く設定することで、出力電圧Ｖоｕｔが目標値（電圧ＶＲＥＡＤ）に達するまでに要する昇圧時間が長くなってしまう。また、ＶＰＡＳＳ２ＶＲＥＡＤ期間における電流削減効果も低減する。しかし、実施形態では、標準シーケンスを前半ループと後半ループとに分割して、非選択ワード線ＷＬ＿ｕｓｅｌの電圧低下量（電圧Ｖｄｗｎ）が小さい前半ループでは、電圧ＶＰＡＳＳ２ＶＲＥＡＤの値を変更せずに高い値に設定しているので、電流削減効果の低減を防ぎつつ、標準シーケンス全体の実行時間が長時間化することを抑制できる。
また、本実施形態においても、第１実施形態と同様に、書き込み動作の進行度合いに基づいて、前半ループと後半ループの境目は好適に設定できる。また、標準シーケンスを３分割以上し、分割範囲ごとに電圧ＶＰＡＳＳ２ＶＲＥＡＤの値を個別にするようにしてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、一例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリコントローラ、２…不揮発性メモリ、１２…プロセッサ、１３…ホストインターフェイス、１４…ＥＣＣ回路、１５…メモリインターフェイス、１６…内部バス、２１…ロジック制御回路、２２…入出力回路、２３…メモリセルアレイ、２４…センスアンプ、２４Ａ…データレジスタ、２４Ｂ…センスアンプユニット群、２５…ロウデコーダ、２５Ａ…スイッチ回路群、２５Ｂ…ブロックデコーダ、２６…レジスタ、２７…シーケンサ、２８…電圧供給回路、２８Ａ…ＳＧドライバ、２８Ｂ…ＣＧドライバ、３２…入出力用パッド群、３３…パッド、３４…ロジック制御用パッド群、３５…電源入力用端子群、２８１…電圧生成回路、２８１Ａ…第１ポンプ、２８１Ｂ…第２ポンプ、２８１Ｃ…第３ポンプ、２８２…レギュレータ回路、

Claims (5)

  1. 複数のメモリセルと、
    前記複数のメモリセルのゲートに接続されたワード線と、
    前記複数のメモリセルの一端にそれぞれ接続された複数の選択ゲートトランジスタを介
    して前記複数のメモリセルの一端に電気的に接続されたビット線と、
    前記ワード線に供給する電圧を生成する電圧生成回路と、
    前記メモリセルにデータを書き込むプログラム動作と前記メモリセルに書き込まれた前記データを検証するベリファイ動作とのセットから成る複数のループを繰り返し行う書き込みシーケンスを実行し、前記メモリセルに所定のデータの書き込みを行う制御部と、
    を具備し、
    前記制御部は、前記電圧生成回路に対して前記ワード線に供給する電圧の設定値を指示し、前記ベリファイ動作開始時における前記設定値である第１設定値を、前記ループの位置に応じて変更する、半導体記憶装置。
  2. 前記制御部は、前記書き込みシーケンスで実行される複数の前記ループにおいて、設定された境界ループ以前に実行される前記ループにおける前記第１設定値より、前記境界ループより後に実行される前記ループにおける前記第１設定値を低くする、請求項１に記載の半導体記憶装置。
  3. 前記プログラム動作は、前記メモリセルにデータを書き込む実プログラム動作と、前記ベリファイ動作に移行するために前記ワード線の電圧を調整する移行調整動作とから構成され、前記制御部は、前記移行調整動作時における前記設定値である第２設定値を、前記ループの位置に応じて変更する、請求項１に記載の半導体記憶装置。
  4. 前記制御部は、前記書き込みシーケンスで実行される複数の前記ループにおいて、前記境界ループ以前に実行される前記ループにおける前記第２設定値より、前記境界ループより後に実行される前記ループにおける前記第２設定値を低くする、請求項３に記載の半導体記憶装置。
  5. 前記複数のメモリセルは、データ書き込み対象である選択メモリセルと、それ以外の非選択メモリセルとに区別され、前記制御部は、前記非選択メモリセルのゲートに接続された前記ワード線に供給する電圧の前記第１設定値を、前記ループの位置に応じて変更する、請求項１に記載の半導体記憶装置。
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