CN115841837A

CN115841837A - 半导体存储装置及数据抹除方法

Info

Publication number: CN115841837A
Application number: CN202210149728.5A
Authority: CN
Inventors: 大瀬良真一; 大槻纯人; 东知辉; 宗勇树
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2021-09-21
Filing date: 2022-02-18
Publication date: 2023-03-24
Also published as: US20230087334A1; US11923015B2; JP2023045251A; TWI808637B; TW202314721A

Abstract

本发明的实施方式涉及一种半导体存储装置及数据抹除方法。实施方式的半导体存储装置具备：多个串，依序包含第1选择晶体管、多个存储单元晶体管、及第2选择晶体管；多个字线，分别连接于所述多个串的同一行的所述存储单元晶体管；位线，共通地连接于所述多个串的端部；源极线，共通地连接于所述多个串的另一端部；及控制电路，进行所述多个存储单元晶体管的擦除动作；且所述控制电路在所述擦除动作中，对所述多个串中的每一个实施使施加到所述第1选择晶体管的栅极的第1电压的施加时间变化的第1处理及使施加到所述第1选择晶体管的栅极的所述第1电压的电压变化的第2处理中的至少一个。

Description

半导体存储装置及数据抹除方法

[相关申请案的引用]

本申请案基于2021年09月21日提出申请的在先日本专利申请案第2021-153539号的优先权而主张优先权利益，通过引用将其全部内容并入本文中。

技术领域

本发明的实施方式涉及一种半导体存储装置及数据抹除方法。

背景技术

近年来，在NAND(Not AND，与非)型存储器等半导体存储装置中，由于微细化、大容量化的要求，逐渐实现了三维结构化。另外，关于这种NAND型存储器，不仅有将存储单元晶体管设为能够保存1比特(2值)的数据的SLC(Single Level Cell，单层单元)的情况，也有将存储单元晶体管构成为能够保存2比特(4值)的数据的MLC(Multi Level Cell，多层单元)、能够保存3比特(8值)的数据的TLC(Triple Level Cell，三层单元)或能够保存4比特(16值)的数据的QLC(Quad Level Cell，四层单元)的情况。

这种NAND型存储器的数据抹除(擦除)以块为单位进行。为了使NAND型存储器的特性均匀化，要求改善擦除特性。

发明内容

本实施方式提供一种能够改善擦除特性的半导体存储装置及数据抹除方法。

实施方式的半导体存储装置具备：多个串，依序包含第1选择晶体管、多个存储单元晶体管、及第2选择晶体管；多个字线，分别连接于所述多个串的同一行的所述存储单元晶体管；位线，共通地连接于所述多个串的端部；源极线，共通地连接于所述多个串的另一端部；及控制电路，进行所述多个存储单元晶体管的擦除动作；且所述控制电路在所述擦除动作中，对所述多个串中的每一个实施使施加到所述第1选择晶体管的栅极的第1电压的施加时间变化的第1处理及使施加到所述第1选择晶体管的栅极的所述第1电压的电压变化的第2处理中的至少一个。

根据所述构成，可提供一种能够改善擦除特性的半导体存储装置及数据抹除方法。

附图说明

图1是表示实施方式的存储器系统的构成例的框图。

图2是表示本实施方式的非易失性存储器的构成例的框图。

图3是表示本实施方式的非易失性存储器2中的三维结构的NAND型存储单元阵列23的块BLK的等效电路的图。

图4是三维结构的NAND存储单元阵列的局部区域的剖视图。

图5是用于说明1个块BLK中的各NAND串的配置的说明图。

图6是表示图2中的感测放大器24的一例的框图。

图7是表示图2中的行解码器25的构成的一例的框图。

图8是横轴上记录阈值电压且纵轴上记录存储单元晶体管数(单元数)而表示存储单元阵列的阈值分布的图。

图9是表示构成存储单元阵列23的图5的各串String的电路构成的电路图。

图10是用于说明擦除电平的深度及其判定方法的说明图。

图11是用于说明擦除电平的深度及其判定方法的说明图。

图12是用于说明第1实施方式的擦除动作的流程图。

图13是表示图12中的特性测试的步序的一例的流程图。

图14是表示第1实施方式的擦除时的各部分的波形的波形图。

图15是表示第2实施方式的电路图。

图16是表示第2实施方式的擦除时的各部分的波形的波形图。

图17是表示第3实施方式的波形图。

图18是表示第4实施方式的波形图。

具体实施方式

以下，参照附图对本发明的实施方式详细地进行说明。

(第1实施方式)本实施方式通过对包括多个存储单元晶体管的每一个串调整擦除所需的抹除电压的施加期间，而能够改善擦除特性。

(存储器系统的构成)图1是表示实施方式的存储器系统的构成例的框图。本实施方式的存储器系统具备存储器控制器1与非易失性存储器2。存储器系统能够与主机连接。主机例如是个人计算机、移动终端等电子机器。

非易失性存储器2是非易失地存储数据的半导体存储装置，例如包括NAND型存储器。在本实施方式中，以如下情况加以说明，即，非易失性存储器2是具有每个存储单元晶体管能够存储3比特的存储单元晶体管的NAND存储器、即3bit/Cell(3比特/单元)(TLC)的NAND存储器，但并不限定于此。非易失性存储器2进行了三维化。

存储器控制器1根据来自主机的写入请求而控制对非易失性存储器2的数据写入。另外，存储器控制器1根据来自主机的读出请求而控制从非易失性存储器2的数据读出。存储器控制器1具备RAM(Random Access Memory，随机存取存储器)11、处理器12、主机接口13、ECC(Error Check and Correct，错误检查和纠正)电路14及存储器接口15。RAM11、处理器12、主机接口13、ECC电路14及存储器接口15彼此通过内部总线16而连接。

主机接口13将从主机接收到的请求、写入数据等输出到内部总线16。主机接口13还将从非易失性存储器2读出的数据、来自处理器12的响应等发送到主机。

存储器接口15基于处理器12的指示，控制将数据等写入到非易失性存储器2的处理及从非易失性存储器2读出的处理。

处理器12总括地控制存储器控制器1。处理器12例如是CPU(Central ProcessingUnit，中央处理器)、MPU(Micro Processing Unit，微处理器)等。处理器12当从主机经由主机接口13接收到请求时，根据该请求进行控制。例如，处理器12根据来自主机的请求，指示存储器接口15向非易失性存储器2写入数据及奇偶校验。另外，处理器12根据来自主机的请求，指示存储器接口15从非易失性存储器2读出数据及奇偶校验。

处理器12对储存在RAM11中的数据决定非易失性存储器2上的存储区域(以下，称为存储器区域)。数据经由内部总线16而存储在RAM11中。处理器12对以页为单位的数据、即页数据实施存储器区域的决定，所述页为写入单位。本说明书中，将非易失性存储器2的1页中所存储的数据定义为单元数据。单元数据例如被编码并作为码字存储在非易失性存储器2中。

此外，并非必须编码。存储器控制器1也可以在不编码的情况下将单元数据存储在非易失性存储器2中，但在图1中，作为一构成例，示出了进行编码的构成。在存储器控制器1未进行编码的情况下，页数据与单元数据一致。另外，可以基于1个单元数据产生1个码字，也可以基于单元数据被分割后的分割数据来产生1个码字。另外，也可以使用多个单元数据来产生1个码字。

处理器12对每一个单元数据决定写入目标的非易失性存储器2的存储器区域。对非易失性存储器2的存储器区域分配有物理地址。处理器12使用物理地址对单元数据的写入目标的存储器区域进行管理。处理器12指定所决定的存储器区域的物理地址，并指示存储器接口15将数据写入到非易失性存储器2。处理器12对数据的逻辑地址(由主机管理的逻辑地址)与物理地址的对应关系进行管理。处理器12当接收到来自主机的包含逻辑地址的读出请求时，特定出与逻辑地址对应的物理地址，指定物理地址并指示存储器接口15读出数据。

ECC电路14对RAM11中所存储的数据进行编码而产生码字。另外，ECC电路14对从非易失性存储器2读出的码字进行解码。RAM11在将从主机接收到的数据存储到非易失性存储器2之前，暂时存储所述数据，或者在将从非易失性存储器2读出的数据发送到主机之前，暂时存储所述数据。RAM11例如是SRAM(Static Random Access Memory，静态随机存取存储器)或DRAM(Dynamic Random Access Memory，动态随机存取存储器)等通用存储器。

图1中，示出了存储器控制器1分别具备ECC电路14与存储器接口15的构成例。然而，ECC电路14也可以内置在存储器接口15中。ECC电路14还可以内置在非易失性存储器2中。

当从主机接收到写入请求时，存储器控制器1像以下那样进行动作。处理器12使写入数据暂时存储在RAM11中。处理器12读出储存在RAM11中的数据，并输入到ECC电路14中。ECC电路14对所输入的数据进行编码，并将码字赋予至存储器接口15。存储器接口15将所输入的码字写入到非易失性存储器2中。

当从主机接收到读出请求时，存储器控制器1像以下那样进行动作。存储器接口15将从非易失性存储器2读出的码字赋予至ECC电路14。ECC电路14对所输入的码字进行解码，并将解码后的数据储存到RAM11中。处理器12将储存在RAM11中的数据经由主机接口13发送到主机。

(非易失性存储器的概略构成)图2是表示本实施方式的非易失性存储器的构成例的框图。

非易失性存储器2具备逻辑控制电路21、输入输出电路22、存储单元阵列23、感测放大器24、行解码器25、寄存器26、定序器27、电压产生电路28、输入输出用焊垫群32、逻辑控制用焊垫群34及电源输入用端子群35。

输入输出用焊垫群32为了在与存储器控制器1之间进行包含数据的各信号的收发，而具备与信号DQ＜7：0＞、及数据选通信号DQS、/DQS对应的多个端子(焊垫)。

逻辑控制用焊垫群34为了在与存储器控制器1之间进行各信号的收发，而具备与芯片使能信号/CE、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、读出使能信号RE、/RE、写入保护信号/WP、及信号R/B对应的多个端子(焊垫)。此外，对信号名附注的“/”表示低电平有效。

信号/CE是用于在非易失性存储器2包含多个存储器芯片的情况下，选择特定的存储器芯片并使它启用的信号。信号CLE能够将作为信号DQ发送的指令锁存到指令寄存器中。信号ALE能够将作为信号DQ发送的地址锁存到地址寄存器中。信号/WE能够实现写入。信号RE、/RE能够实现读出。信号/WP禁止写入及抹除。信号R/B表示非易失性存储器2是就绪状态(能够受理来自外部的命令的状态)还是忙碌状态(无法受理来自外部的命令的状态)。存储器控制器1可以通过接收信号R/B而得知非易失性存储器2的状态。

电源输入用端子群35为了从外部对非易失性存储器2供给多种动作电源，而具备输入电源电压Vcc、VccQ、Vpp与接地电压Vss的多个端子。电源电压Vcc是一般作为动作电源从外部赋予的电路电源电压，例如为3.3V左右的电压。电源电压VccQ例如为1.2V的电压。在存储器控制器1与非易失性存储器2之间收发信号时使用电源电压VccQ。电源电压Vpp是电压高于电源电压Vcc的电源电压，例如为12V的电压。

逻辑控制电路21及输入输出电路22经由NAND总线而连接于存储器控制器1。输入输出电路22在与存储器控制器1之间经由NAND总线而收发信号DQ(例如DQ0～DQ7)。

逻辑控制电路21从存储器控制器1经由NAND总线接收外部控制信号(例如，芯片使能信号/CE、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、读出使能信号RE、/RE、及写入保护信号/WP)。另外，逻辑控制电路21经由NAND总线对存储器控制器1发送就绪/忙碌信号R/B。

寄存器26具备指令寄存器、地址寄存器、及状态寄存器等。指令寄存器暂时保存指令。地址寄存器暂时保存地址。状态寄存器暂时保存非易失性存储器2的动作所需的数据。寄存器26例如包括SRAM。

作为控制电路的定序器27具有未图示的寄存器。定序器27从寄存器26接收指令，根据基于该指令的序列来控制非易失性存储器2。

电压产生电路28从非易失性存储器2的外部接收电源电压，使用该电源电压产生写入动作、读出动作、及擦除(抹除)动作所需的多个电压。电压产生电路28将所产生的电压供给至存储单元阵列23、感测放大器24、及行解码器25等。

行解码器25从寄存器26接收行地址，并对该行地址进行解码。行解码器25基于解码后的行地址，进行字线的选择动作。并且，行解码器25将写入动作、读出动作、及擦除动作所需的多个电压传输到所选择的块。

感测放大器24从寄存器26接收列地址，并对该列地址进行解码。感测放大器24具有连接于各位线的感测放大器组件群24A，感测放大器组件群24A基于解码后的列地址，选择任一个位线。另外，感测放大器组件群24A在数据的读出时，感测及放大已从存储单元晶体管读出到位线的数据。另外，感测放大器组件群24A在数据的写入时，将写入数据传输到位线。

感测放大器24具有数据寄存器24B，数据寄存器24B在数据的读出时，暂时保存感测放大器组件群24A所检测出的数据，并将该数据串行地传输到输入输出电路22。另外，数据寄存器24B在数据的写入时，暂时保存从输入输出电路22串行地传输来的数据，并将该数据传输到感测放大器组件群24A。数据寄存器24B包括SRAM等。

存储单元阵列23具备多个块BLK。多个块BLK分别具备多个存储单元晶体管(存储单元)。在存储单元阵列23中配设多个位线、多个字线、及源极线等，以控制施加到存储单元晶体管的电压。

(存储单元阵列的块构成)图3是表示本实施方式的非易失性存储器2中的三维结构的NAND型存储单元阵列23的块BLK的等效电路的图。图3中示出了构成存储单元阵列23的多个块中的1个块BLK。存储单元阵列的其它块也具有与图3同样的构成。此外，本实施方式也可以应用于二维结构的存储单元阵列。

如图所示，块BLK包含例如5个串组件(SU0～SU4)。此外，串数根据容量及芯片尺寸自由变更。在说明本专利时，作为示例，对5个串组件进行说明。另外，各串组件SU包含多个NAND串NS。此处，各NAND串NS包含8个存储单元晶体管MT(MT0～MT7)及选择栅极晶体管ST1、ST2。此外，此处，NAND串NS中包含的存储单元晶体管MT的个数设为8个，但也可以设为更多个。选择栅极晶体管ST1、ST2在电路上表示为1个晶体管，但在结构上可以与存储单元晶体管相同。另外，作为选择栅极晶体管ST1、ST2，也可以分别使用多个选择栅极晶体管。进而，也可以在存储单元晶体管MT与选择栅极晶体管ST1、ST2之间设置虚设单元晶体管。

存储单元晶体管MT在选择栅极晶体管ST1、ST2间串联连接地配置。一端侧(位线侧)的存储单元晶体管MT7连接于选择栅极晶体管ST1，另一端侧(源极线侧)的存储单元晶体管MT0连接于选择栅极晶体管ST2。

各串组件SU0～SU4的选择栅极晶体管ST1的栅极分别连接于选择栅极线SGD0～SGD4(以下，代表这些而称为选择栅极线SGD)。另一方面，选择栅极晶体管ST2的栅极在位于同一个块BLK内的多个串组件SU间共通连接于同一个选择栅极线SGS。

位于同一个块BLK内的存储单元晶体管MT0～MT7的栅极分别共通连接于字线WL0～WL7。也就是说，字线WL0～WL7在同一个块BLK内的多个串组件SU0～SU4间被共通连接，与此相对，即使在同一个块BLK内，选择栅极线SGD也针对串组件SU0～SU4中的每一个独立。在块BLK内位于同一行的存储单元晶体管MTi的栅极连接于同一个字线WLi。此外，在以下的说明中，有时将NAND串NS简称为“串”。

各NAND串NS连接于对应的位线。因此，各存储单元晶体管MT经由NAND串NS中包含的选择栅极晶体管ST1、ST2或其它存储单元晶体管MT而连接于位线。位于同一个块BLK内的存储单元晶体管MT的数据被一次性抹除。另一方面，对共通连接于1个串组件SU中配设的1根字线WL的多个存储单元晶体管MT一次性进行数据的读出及写入。将在1个串组件SU内共有字线WL的这样一组存储单元晶体管MT称为存储单元组MG。

对于存储单元组MG的写入动作及读出动作以页为单位执行。例如，在各单元为能够保存3比特(8值)的数据的TLC的情况下，1个存储单元组MG能够保存3页数据。各存储单元晶体管MT能够保存的3比特分别对应于这3页。

(存储单元阵列的三维结构)图4是三维结构的NAND存储单元阵列的局部区域的剖视图。如图4所示，在p型阱区域(P-well)上的D1方向上形成有多个NAND串NS。也就是说，在p型阱区域上积层有作为选择栅极线SGS发挥功能的多个配线层333、作为字线WLi发挥功能的多个配线层332、及作为选择栅极线SGD发挥功能的多个配线层331。

并且，形成有贯通这些配线层333、332、331并到达p型阱区域的存储器孔334。在存储器孔334的侧面依次形成阻挡绝缘膜335、电荷储存膜(电荷保存区域)336、及栅极绝缘膜337，还在存储器孔334内嵌入有半导体柱338。半导体柱338例如包含多晶硅，作为在NAND串NS中包含的存储单元晶体管MT以及选择栅极晶体管ST1及ST2的动作时形成通道的区域发挥功能。也就是说，配线层331与半导体柱338以及它们之间的膜335～337分别作为选择栅极晶体管ST1发挥功能，配线层332与半导体柱338以及它们之间的膜335～337分别作为存储单元晶体管MT发挥功能，配线层333与各半导体柱338以及它们之间的膜335～337作为选择栅极晶体管ST2发挥功能。

此外，图4中，存储器孔334及半导体柱338表示为同一直径的圆柱形状，但实际上具有直径朝向p型阱区域变细的锥形形状。另外，根据制造工序，也有存储器孔334及半导体柱338具有多级锥形形状的情况，所述多级锥形形状是指直径在锥形形状的中途扩大后，再次朝向p型阱区域变细。

在各NAND串NS中，在p型阱区域上依序形成有选择栅极晶体管ST2、多个存储单元晶体管MT、及选择栅极晶体管ST1。在相比半导体柱338更靠上侧(D3方向)，形成作为位线BL发挥功能的配线层。在半导体柱338的上端形成有连接半导体柱338与位线BL的接触插塞339。

进而，在p型阱区域的表面内形成有n+型杂质扩散层及p+型杂质扩散层。在n+型杂质扩散层上形成接触插塞340，在接触插塞340上形成作为源极线SELSRC发挥功能的配线层。

以上的图4所示的构成在图4的纸面的深度方向(D2方向)上排列有多个，通过在深度方向上排成一列的多个NAND串的集合而形成1个串组件SU。

(串的构成)图5是用于说明1个块BLK中的各NAND串的配置的说明图。图5的圆形标记表示构成NAND串的存储器孔334。绝缘层ST将图5所示的1个块BLK与其它块BLK分离。图5的示例示出了在1个块BLK内构成有通过绝缘层SHE分离的5个串组件SU0～SU4的示例。绝缘层SHE延伸设置到构成选择栅极线SGD的配线层331而将各串组件SU0～SU4相互分离。

将图5的串组件SU0中包含的各NAND串称为串String0，将串组件SU1中包含的各NAND串称为串String1，将串组件SU2中包含的各NAND串称为串String2，将串组件SU3中包含的各NAND串称为串String3，将串组件SU4中包含的各NAND串称为串String4。此外，代表串String0～4而称为串String。

在1个串组件SU中配置有构成NAND串的多个存储器孔334，1个串组件内的各存储器孔334分别通过接触插塞340而连接于位线BL0、BL1、…。各位线BL0、BL1、…分别连接于5个串String0～String4。各串组件SU具有分别与位线BL0～BL(m－1)对应的m个NAND串。

(感测放大器)图6是表示图2中的感测放大器24的一例的框图。

感测放大器24具有感测放大器组件群24A及数据寄存器24B。感测放大器组件群24A具备与位线BL0～BL(m－1)对应的感测放大器组件SAU0～SAU(m－1)(以下，代表性地称为感测放大器组件SAU)。各感测放大器组件SAU具备感测放大器部SA、及数据锁存电路SDL、ADL、BDL、CDL。感测放大器部SA、及数据锁存电路SDL、ADL、BDL、CDL以能够相互传输数据的方式连接。

数据锁存电路SDL、ADL、BDL、CDL暂时保存数据。在写入动作时，感测放大器部SA根据数据锁存电路SDL所保存的数据，控制位线BL的电压。数据锁存电路ADL、BDL、CDL用于存储单元晶体管MT保存2比特以上的数据的多值动作用途。例如如果将与3比特的数据的各比特对应的页设为下位页、中位页、上位页，那么数据锁存电路ADL用于保存下位页。数据锁存电路BDL用于保存中位页。数据锁存电路CDL用于保存上位页。感测放大器组件SAU具备的数据锁存电路的数量可以根据1个存储单元晶体管MT所保存的比特数而任意地变更。

感测放大器部SA在读出动作时，感测已被读出到对应的位线BL的数据，判定数据是“0”数据还是“1”数据。另外，感测放大器部SA在写入动作时，基于写入数据对位线BL施加电压。

数据寄存器24B具备数量与感测放大器组件SAU0～SAU(m－1)对应的数据锁存电路XDL。数据锁存电路XDL连接于输入输出电路21。数据锁存电路XDL是用于感测放大器24与外部的数据传输的电路，暂时保存从输入输出电路21发送来的写入数据，也暂时保存从感测放大器组件SAU发送来的读出数据。更具体来说，输入输出电路22与感测放大器组件SAU0～SAU(m－1)之间的数据传输经由1页部分的数据锁存电路XDL而进行。输入输出电路21所接收到的写入数据经由数据锁存电路XDL被传输到数据锁存电路ADL、BDL、CDL中的任一个。感测放大器部SA所读出的读出数据经由数据锁存电路XDL被传输到输入输出电路21。

(行解码器)图7是表示图2中的行解码器25的构成的一例的框图。

电压产生电路28包含对信号线SGa～SGe分别供给电压的多个SG驱动器(选择栅极线驱动器)28A、及对信号线CG0～CG7分别供给电压的多个CG驱动器(字线驱动器)28B。这些信号线SGa～SGe、CG0～CG7由行解码器25分支，并连接于各块BLK的配线。也就是说，信号线SGa～SGd作为全域漏极侧选择栅极线发挥功能，并经由行解码器25连接于各块BLK中的作为局域选择栅极线的选择栅极线SGDa～SGDd(代表性地表示为选择栅极线SGD)。此外，如上所述，也可以由多个选择栅极晶体管构成选择栅极晶体管ST1，图7的示例示出了如下示例，即，选择栅极晶体管ST1包括4个选择栅极晶体管，通过选择栅极线SGDa～SGDd对所述4个选择栅极晶体管的栅极施加栅极电压。

信号线CG0～CG7作为全域字线发挥功能，并经由行解码器25连接于各块BLK中的作为局域字线的字线WL0～WL7。信号线SGe作为全域源极侧选择栅极线发挥功能，并经由行解码器25连接于各块BLK中的作为局域选择栅极线的选择栅极线SGS。

电压产生电路28由定序器27控制，产生各种电压。SG驱动器28A及CG驱动器28B将所产生的各种电压分别供给至对应的信号线SGa～SGe及信号线CG0～CG7。各SG驱动器28A产生供给至选择栅极线SGD、SGS的栅极电压。SG驱动器28A所产生的栅极电压被供给至选择栅极晶体管ST1、ST2的栅极。另外，各CG驱动器28B根据读出动作中的动作对象(行地址)，对相对应的字线WL选择并供给电压VCGRV、电压VREAD、电压VCG_ER等电压。

行解码器25具有与各块分别对应的多个开关电路群25A、及分别对应于多个开关电路群25A而设置的多个块解码器25B。各开关电路群25A包含将信号线SGa～SGd与选择栅极线SGDa～SGDd3分别连接的多个晶体管TR_SGa～TR_SGd、将信号线CG0～CG7与字线WL0～WL7分别连接的多个晶体管TR_CG0～TR_CG7、将信号线SGe与选择栅极线SGS连接的晶体管TR_SGe。晶体管TR_SGa～TR_SGe及晶体管TR_CG0～TR_CG7分别是高耐压晶体管。

各块解码器25B在由行地址指定了自身的情况下，对晶体管TR_SGa～TR_SGe及晶体管TR_CG0～TR_CG7的栅极供给块选择信号BLKSEL。由此，在从行地址所指定的块解码器25B供给块选择信号BLKSEL的开关电路群25A中，晶体管TR_SGa～TR_SGe及晶体管TR_CG0～TR_CG7成为接通状态而导通，因此，从电源产生电路28供给至信号线SGa～SGe及信号线CG0～CG7的电压被供给至成为动作对象的块BLK中包含的选择栅极线SGDa～SGDd、SGS及字线WL0～WL7。

(阈值分布)在将多值数据写入到存储单元晶体管MT的情况下，将存储单元晶体管MT的阈值电压设为与数据值对应的值。如果对存储单元晶体管MT施加编程电压VPGM及位线电压VBL，那么电子被注入到电荷储存膜336中而阈值电压上升。可以通过增大编程电压VPGM来使电子的注入量增加，从而提高存储单元晶体管MT的阈值电压。但是，由于存储单元晶体管MT的偏差，即使施加相同的编程电压VPGM，电子的注入量也针对每一个存储单元晶体管MT而不同。暂时注入的电子被保存到进行擦除动作为止。因此，使编程电压VPGM逐步上升，并且多次进行编程动作与验证动作(循环)，以免超过可以允许作为应对各存储单元晶体管MT设定的阈值电压的阈值电压的范围(以下，称为目标区域)。

并且，在编程动作之后，进行验证动作，所述验证动作是通过读出数据来判定存储单元晶体管的阈值电压是否已到达目标区域。通过重复以上的编程动作与验证动作的组合，使存储单元晶体管的阈值电压上升到目标区域。通过验证动作被判定为阈值电压已到达目标区域、即已超过目标区域的最低值的目标电平的存储单元晶体管之后被禁止写入。

图8是横轴上记录阈值电压且纵轴上记录存储单元晶体管数(单元数)而表示存储单元阵列的阈值分布的图。图8中，示出了3bit/Cell的非易失性存储器2的阈值分布例。在非易失性存储器2中，根据存储在存储单元晶体管MT中的多值数据的各数据值而设定存储单元晶体管MT的阈值电压。由于对电荷储存膜(电荷保存区域)336的电荷量的注入是概率性的，所以，如图8所示，各存储单元晶体管MT的阈值电压也统计性地分布。

图8以DEr、DA、DB、DC、…、DG这8个山形区域示出了阈值分布，所述各区域的阈值电压的范围对应于各目标区域。在图8的示例中，通过将存储单元晶体管MT的阈值电压设定在8个目标区域内的任一个中，能够使存储单元晶体管MT存储8值数据(3比特数据)。

本实施方式中，将阈值电压Vth成为图8的电压VrA以下的目标区域称为擦除电平(Er电平)，将阈值电压大于电压VrA且成为电压VrB以下的目标区域称为A电平，将阈值电压大于电压VrB且成为电压VrC以下的目标区域称为B电平，将阈值电压大于电压VrC且成为电压VrD以下的目标区域称为C电平。以下，同样地，如图8所示，D电平至G电平根据各个电压而设定。

也就是说，电平表示是与存储在各存储单元晶体管MT中的数据值对应的哪一个目标区域，在3比特8值的情况下，目标区域被分为Er、A～G电平这8个电平。此外，将与各Er、A、B、…、F、G电平分别对应的阈值分布分别称为分布DEr、DA、DB、…、DF、DG。电压VrA～VrG是成为各目标区域的边界的基准电压。此外，在验证动作中，也可以将电压VrA～VrG作为验证电平(电压)施加到字线WL并进行读出，根据对象的存储单元晶体管MT断开来判定已达到与电平对应的阈值电压。

(读出动作)从多值化的存储单元晶体管读出数据是通过如下步骤来进行，即，通过行解码器25，对连接有读出对象的存储单元晶体管MT的字线(以下，称为选择字线)WL施加读出电压，并且通过感测放大器24，感测已被读出到位线BL的数据，判定所读出的数据是“0”还是“1”。此外，为了使连接于选择字线以外的字线(以下，称为非选择字线)WL的存储单元晶体管导通，行解码器25对非选择字线WL赋予使各存储单元晶体管接通所需的足够高的电压VREAD。

在读出动作时，感测放大器24将位线BL固定为固定电压(例如，0.5V)，并且将感测放大器部SA内部的未图示的感测节点SEN充电到比位线BL的电压高的规定的预充电电压Vpre。在该状态下，感测放大器24将感测节点SEN电连接于位线BL。这样一来，电流从感测节点SEN流到位线BL，而感测节点SEN的电压逐渐降低。

感测节点SEN的电压根据连接于对应的位线BL的存储单元晶体管的阈值电压的状态而变化。也就是说，当存储单元晶体管的阈值电压低于读出电压时，存储单元晶体管为接通状态，较大的单元电流流到存储单元晶体管，而感测节点SEN的电压降低的速度变快。另外，当存储单元晶体管的阈值电压高于读出电压时，存储单元晶体管为断开状态，流到存储单元晶体管的单元电流较小或者单元电流不流到存储单元晶体管，而感测节点SEN的电压降低的速度变慢。

利用这种感测节点SEN的电压降低的速度的差异，来判定存储单元晶体管的写入状态，并将结果存储在数据锁存电路中。例如，在从使感测节点SEN的电荷开始放电的放电开始时经过了规定的第1期间的第1时间点，判定感测节点SEN的电压是低电平(以下，“L”)还是高电平(以下，“H”)。例如，当存储单元晶体管的阈值电压低于读出电压时，存储单元晶体管为完全接通状态，较大的单元电流流到存储单元晶体管。因此，感测节点SEN的电压快速降低，电压下降量相对较大，在第1时间点，感测节点SEN变为“L”。

另外，当存储单元晶体管的阈值电压高于读出电压时，存储单元晶体管为断开状态，流到存储单元晶体管的单元电流非常小或者单元电流不流到存储单元晶体管。因此，感测节点SEN的电压非常缓慢地降低，电压下降量相对较小，在第1时间点，感测节点SEN维持“H”。

像这样，一边通过行解码器25对选择字线施加读出电压，一边由感测放大器24监视感测节点SEN的状态，由此判定存储单元晶体管的阈值电压高于还是低于读出电压。因此，通过将各电平相互间的电压作为读出电压施加到选择字线WL，可以判定各存储单元晶体管的电平，并读出分配给各电平的数据。

(擦除的课题)图9是表示构成存储单元阵列23的图5的各串String的电路构成的电路图。如图9所示，各串String0～String4是将选择栅极晶体管ST1、多个存储单元晶体管MT及选择栅极晶体管ST2串联连接在位线BL与源极线CELSRC之间而构成。此外，图9示出了如下示例，即，在选择栅极晶体管ST1与多个存储单元晶体管MT之间设置虚设存储单元晶体管WLD1，在选择栅极晶体管ST2与多个存储单元晶体管MT之间设置虚设存储单元晶体管WLD2。

串String0～String4的选择栅极晶体管ST1的漏极均连接于位线BL而被施加规定的位线电压。另外，串String0～String4的选择栅极晶体管ST2的源极均连接于源极线SELSRC。

在擦除时，对源极线SELSRC及位线BL施加高电压的抹除电压Vera，利用与SGD/SGS的电位差将因GIDL(Gate-Induced Drain Leakage，栅极诱生漏极漏电流)所产生的空穴(电洞)填充到存储器孔内，由此，存储单元晶体管MT的电荷储存膜中所储存的电荷与空穴再结合而消除电子，从而使阈值电压恢复为Er电平(擦除电平)。

且说，在三维型非易失性存储器装置中，大容量化有所发展，要求构成存储单元的存储器孔的直径及存储器孔间距离缩小。由于这种微细化，在字线形成工序中容易产生偏差，每个串String在擦除时及编程时的动作特性的偏差变大而变得无法忽视。尤其是，当擦除电平的偏差较大时，会对存储单元的编程动作特性造成不良影响，产生写入时间的偏差或擦除及编程应力振幅的偏差，难以均匀地维持各存储单元的可靠性特性。

(每个串的擦除特性的改善)因此，在本实施方式中，检测各串String中的擦除特性、即每个串组件SU的擦除特性，根据检测出的擦除特性对每个串String(每个串组件)控制对用于使选择栅极晶体管ST1导通的选择栅极线SGD的控制电压的施加时序，由此，在各串String中能够获得均匀的擦除电平。在本实施方式中，擦除特性通过正常擦除动作中所获得的擦除电平的高低(以下，称为擦除电平的深度)来判定。此外，认为擦除电平为越低的电平(与A电平的差越大)则擦除电平越深，且认为擦除电平为越高的电平(与A电平的差越小)则擦除电平越浅。

图10及图11是用于说明擦除电平的深度及其判定方法的说明图。图10及图11利用与图8相同的记载法，表示各串String的存储单元阵列的擦除电平的阈值分布。图10及图11示出了正常擦除动作的擦除成功时所获得的擦除电平，任一个串String0～String4均在低于图8的电压VrA的电压处具有阈值分布。

如图10及图11所示，擦除电平的深度针对每个串String而不同，在图10及图11的示例中，串String0、String4的擦除电平最深，串String2的擦除电平最浅，串String1、String3是所述擦除电平的中间深度。

定序器27在正常擦除动作后，检测每个串String的擦除电平的深度。例如，在图10的示例中，定序器27也可以在比单元数达到峰值的阈值分布的顶点更高的电平侧设定规定的判定电平(以下，称为高电平侧判定电平)，检测电平高于该高电平侧判定电平的单元数(比特数)，按照单元数越少则擦除电平的深度越深且单元数越多则擦除电平的深度越浅来进行判定。另外，在图11的示例中，定序器27也可以在比单元数达到峰值的阈值分布的顶点更低的电平侧设定规定的判定电平(以下，称为低电平侧判定电平)，检测电平低于该低电平侧判定电平的单元数(比特数)，按照单元数越多则擦除电平的深度越深且单元数越少则擦除电平的深度越浅来进行判定。

定序器27将擦除电平的深度的判定结果作为擦除电平深度信息记录在存储单元阵列23的管理区域中。定序器27可以将通过所述判定获得的各串String的单元数作为擦除电平深度信息记录在存储单元阵列23的管理区域中，也可以将各串String的擦除电平的深度的顺序作为擦除电平深度信息记录在存储单元阵列23的管理区域中。

为了求出擦除电平深度信息，定序器27首先设定高电平侧判定电平或低电平侧判定电平(以下，当不需要区分它们时，称为判定电平)。定序器27为了检测电平高于或低于判定电平的单元数而进行如下读出动作，即，对各字线WL依次施加判定电平的电压，并利用感测放大器24判定各存储单元的导通状态。在该情况下，为了缩短检测擦除电平的深度所需的检测时间，也可以对规定数量的存储单元进行判定，而不是对各串String内的所有存储单元进行判定。进而，认为各串String彼此的特性的关系在任一存储单元晶体管中均同样地产生时，也可以从各串String中选择作为代表的存储单元，将数种判定电平的电压施加到成为对象的字线WL而进行读出，由此，检测所选择的存储单元的阈值电压的范围，基于检测出的阈值电压的范围来判定各串String中的擦除电平的深度。

在本实施方式中，基于擦除电平深度信息，控制擦除时的通过电压产生电路28中的SG驱动器28A实现的栅极电压的产生。也就是说，SG驱动器28A使供给至通过擦除电平深度信息判定为擦除电平更浅的串String的选择栅极晶体管ST1的栅极电压上升得更早，使供给至判定为擦除电平更深的串String的选择栅极晶体管ST1的栅极电压上升得更晚。例如，当擦除电平的深度从浅到深依次为串String2、String1、String3、String0、String4时，在擦除时，以供给至串String2的选择栅极晶体管ST1、String1的选择栅极晶体管ST1、String3的选择栅极晶体管ST1、String0的选择栅极晶体管ST1、String4的选择栅极晶体管ST1的栅极电压依序上升的方式，控制SG驱动器28A。

(作用)接下来，参照图12至图14对像这样构成的实施方式的动作进行说明。图12是用于说明第1实施方式的擦除动作的流程图，图13是表示图12中的特性测试的步序的一例的流程图。图14是表示第1实施方式的擦除时的各部分的波形的波形图。

图12的步骤S1示出了产品出货前实施的特性测试。在该特性测试中，预先对每个串String求出擦除电平的深度，并作为擦除电平深度信息记录在存储单元阵列23的管理区域中。

图13示出了特定测试中实施的擦除电平的深度检测的具体步序的一例。在图13的步骤S21中，进行器件的合格/不合格的判定评估。不合格时(S22的否判定)，将器件作为不良品进行处理(S23)。合格时(S22的是判定)，在步骤S24～S26中，进行擦除特性的判定及每个串String的擦除设定。也就是说，首先，通过正常擦除动作，实施块的擦除(S24)。接着，通过所述方法，判定每个串String的擦除电平的深度(S25)。例如，以判定电平为基准，对超过判定电平的单元数(比特数)进行计数，通过计数值来判定擦除电平的深度。接着，对电压产生电路28中的SG驱动器28A设定每个串String的擦除电平深度信息。

例如，当步骤S25中判定出的擦除电平的深度从浅到深依次为串String2、String1、String3、String0、String4时，以供给至串String2的选择栅极晶体管ST1、String1的选择栅极晶体管ST1、String3的选择栅极晶体管ST1、String0的选择栅极晶体管ST1、String4的选择栅极晶体管ST1的栅极电压依序上升的方式，设定SG驱动器28A。

擦除电平深度信息作为器件信息记录在存储单元阵列23的管理区域中(S27)。

此外，关于擦除电平的深度的每个串String的擦除特性的偏差是由制造工序所引起，有可能对应于存储单元阵列的三维结构。例如，认为有如下倾向，即，越靠近绝缘层ST的串String，擦除电平越深，越远离绝缘层ST的串String，擦除电平越浅。因此，并非必须通过特性测试来判定擦除电平深度，也可以省略图13的步骤S24～S26，将与串String的配置对应的擦除电平深度信息记录在存储单元阵列23的管理区域中。

实际使用时，当电源接通时(power on)(S2)，定序器27从存储单元阵列23的管理区域读出器件信息，并将器件信息中包含的擦除电平深度信息设置在寄存器中(S3)。定序器27根据所输入的指令，实施擦除动作、写入动作、及读出动作(S4)。

现在，设为指示了擦除动作。在该情况下，定序器27基于擦除电平深度信息来控制擦除动作。以下，将该情况下的擦除动作称为以串为单位的擦除动作。在以串为单位的擦除动作中，定序器27向电压产生电路28的SG驱动器28A给出如下指示，即，在基于擦除电平深度信息的时序使栅极电压上升后施加到选择栅极线SGD。

图14示出了以串为单位的擦除动作中的各部分的波形。如图14所示，定序器27控制电压产生电路28，在以串为单位的擦除动作中，首先对源极线CELSRC及位线BL施加抹除电压Vera。接着，定序器27通过SG驱动器28A对选择栅极线SGS施加使选择栅极晶体管ST2接通的栅极电压，并且对各串String的选择栅极线SGD依序赋予使选择栅极晶体管ST1接通的栅极电压。图14示出了擦除电平的深度从浅到深依次为串String2、String1、String3、String0、String4的示例，在该情况下，如图14所示，SG驱动器28A先将使串String2的选择栅极晶体管ST1接通的栅极电压赋予至选择栅极线SGD2(参照图9)。接着，SG驱动器28A将使String1的选择栅极晶体管ST1接通的栅极电压赋予至选择栅极线SGD1。之后，以同样的方式，SG驱动器28A将使String3的选择栅极晶体管ST1接通的栅极电压、使String0的选择栅极晶体管ST1接通的栅极电压、使String4的选择栅极晶体管ST1接通的栅极电压按照该顺序依次供给至选择栅极线SGD3、SGD0、SGD4。

结果为，在最早被供给使选择栅极晶体管ST1接通的栅极电压的串String2中，最早将抹除电压Vera施加到多个存储单元晶体管MT。由此，String2的存储单元晶体管MT的擦除电平容易变深。以同样的方式，串String1、String3、String0、String4的选择栅极晶体管ST1依次接通，对各串内的存储单元晶体管MT依次施加抹除电压Vera。这样一来，擦除电平容易按照串String2、String1、String3、String0、String4的顺序变深。结果为，不管每个串String的擦除电平的深度的特性如何，通过以串为单位的擦除动作，各串String中的擦除电平的深度容易变得均匀。

由此，能够抑制之后的存储单元的写入时间的偏差而均匀地维持存储单元的可靠性特性。

且说，实际使用时，擦除特性有可能产生变化。因此，定序器27也可以在规定时序，例如每隔规定次数(例如数次)的以串为单位的擦除动作，重新评估擦除特性(擦除电平的深度)(S5监视擦除电平的深度)。此外，重新评估擦除特性的以串为单位的擦除动作的次数可以适当设定。

在S5中，定序器27判定是否到了评估擦除特性的时序(S11)。在并非评估擦除特性的时序时(S11的否判定)，定序器27判定是否已接收到指令(S6)。定序器27接收到指令时(S6的是判定)，使处理返回到步骤S4，进行与指令对应的动作。另外，定序器27未接收到指令时(S6的否判定)，在断电序列(S7)中判定是否指示了电源断开(S15)。无电源断开的指示时(S15的否判定)，使处理返回到步骤S6，成为指令的待机状态。

定序器27判定为已经到了评估擦除特性的时序时(S11的是判定)，在步骤S12中，评估擦除特性，并更新寄存器。也就是说，在该情况下，定序器27进行与图13的步骤S24～S26同样的处理。也就是说，定序器27进行正常擦除动作，对每个串String判定擦除电平的深度，并利用基于判定结果的擦除电平深度信息来更新寄存器。

这样一来，即使在擦除特性发生变化的情况下，也能够实现擦除电平的均匀化。

此外，也可以在保存特性测试中求出的初始的擦除电平深度信息的状态下，记录通过擦除电平的深度的重新评估求出的新的擦除电平深度信息。

当指示电源断开时(S15的是判定)，定序器27将存储在寄存器的擦除电平深度信息记录在存储单元阵列23的管理区域中(S16)，然后使电源断开(S17)。

像这样，在本实施方式中，判定擦除电平的深度并作为每个串String的擦除特性进行记录，基于所记录的信息来调整每个串String的抹除电压的施加期间。由此，能够使擦除电平的深度均匀化而改善擦除特性，从而使存储单元的可靠性特性提高。

此外，在所述说明中，对供给至每个串String的选择栅极线SGD的栅极电压的上升时序的顺序进行了说明，但也可以将栅极电压的上升时序设定为与每个串String的擦除电平的深度对应的时序。

(第2实施方式)图15是表示第2实施方式的电路图。图15示出了存储单元阵列23的各串String的电路构成。在图15中，对与图9相同的构成要素标注相同符号并省略说明。本实施方式的存储单元阵列23的构成与第1实施方式不同，其它构成与第1实施方式相同。

如图15所示，在本实施方式中，对串String0～String4的选择栅极晶体管ST2的栅极分别供给栅极电压SGS0～SGS4。也就是说，本实施方式与第1实施方式的不同点在于，可以独立地控制各串String的各选择栅极晶体管ST2。

接下来，参照图16对像这样构成的实施方式的动作进行说明。图16是表示第2实施方式的擦除时的各部分的波形的波形图。

在本实施方式中也采用图12及图13的流程。本实施方式与第1实施方式的不同点在于，在以串为单位的擦除动作中，不仅对每个串String控制选择栅极晶体管ST1，也对每个串String控制选择栅极晶体管ST2。

如图16所示，定序器27控制电压产生电路28，在以串为单位的擦除动作中，首先对源极线CELSRC及位线BL施加抹除电压Vera。接着，定序器27对各串String的选择栅极线SGD及SGS依序赋予使选择栅极晶体管ST1、ST2接通的栅极电压。图16示出了擦除电平的深度从浅到深依次为串String2、String1、String3、String0、String4的示例，在该情况下，如图16所示，SG驱动器28A先将使串String2的选择栅极晶体管ST1、ST2接通的栅极电压赋予至选择栅极线SGD2、SGS2(参照图15)。接着，SG驱动器28A将使String1的选择栅极晶体管ST1、ST2接通的栅极电压赋予至选择栅极线SGD1、SGS1。之后，以同样的方式，SG驱动器28A将使String3的选择栅极晶体管ST1、ST2接通的栅极电压、使String0的选择栅极晶体管ST1、ST2接通的栅极电压、使String4的选择栅极晶体管ST1、ST2接通的栅极电压按照该顺序供给至选择栅极线SGD3、SGS3、选择栅极线SGD0、SGS0、选择栅极线SGD4、SGS4。

结果为，在最早被供给使选择栅极晶体管ST1、ST2接通的栅极电压的串String2中，最早将抹除电压Vera施加到多个存储单元晶体管MT。由此，String2的存储单元晶体管MT的擦除电平容易变深。之后，以同样的方式，使串String1、String3、String0、String4的选择栅极晶体管ST1、ST2依次接通，对各串内的存储单元晶体管MT依次施加抹除电压Vera。这样一来，擦除电平容易按照串String2、String1、String3、String0、String4的顺序变深。结果为，不管每个串String的擦除电平的深度的特性如何，通过以串为单位的擦除动作，各串String中的擦除电平的深度容易变得均匀。

此外，在本实施方式中，不仅对选择栅极晶体管ST1，对选择栅极晶体管ST2也以按照与选择栅极晶体管ST1相同的顺序导通的方式进行控制，与第1实施方式相比，更确实地进行擦除电平的深度的控制。

像这样，在本实施方式中，也能够获得与第1实施方式同样的效果。进而，在本实施方式中，有擦除电平的深度的控制效果提高的优点。

(第3实施方式)图17是表示第3实施方式的波形图。本实施方式的构成与第1实施方式同样。本实施方式中，以串为单位的擦除动作中的控制与第1实施方式不同。

在第1实施方式中，对如下示例进行了说明，即，基于擦除电平的深度信息，使供给至每个串String的选择栅极线SGD的栅极电压的上升时序不同，但本实施方式对如下示例进行说明，即，基于擦除电平的深度信息，使供给至每个串String的选择栅极线SGD的栅极电压的电压电平不同。

在本实施方式中也采用图12及图13的流程。本实施方式与第1实施方式的不同点在于，在以串为单位的擦除动作中，针对每个串String改变施加到选择栅极晶体管ST1的栅极电压。

如图17所示，定序器27控制电压产生电路28，在以串为单位的擦除动作中，首先对源极线CELSRC及位线BL施加抹除电压Vera。接着，定序器27对各串String的选择栅极线SGD及SGS同时赋予使选择栅极晶体管ST1、ST2接通的栅极电压。在该情况下，在本实施方式中，定序器27控制电压产生电路28的SG驱动器28A，对各串String的选择栅极线SGD供给基于擦除电平深度信息的栅极电压。

根据选择栅极线SGD的栅极电压与位线BL的电压(抹除电压Vera)的差电压而控制选择栅极晶体管ST1的导通，从而使通道内的空穴的产生量发生变化。也就是说，选择栅极线SGD的电压与位线BL的抹除电压Veara的差电压越大，则空穴的产生量越增加，擦除电平越容易变深。因此，关于擦除电平越浅的串String，使供给至该串String的SGD的栅极电压越低，关于擦除电平越深的串String，使供给至该串String的SGD的栅极电压越高。

图17示出了擦除电平的深度从浅到深依次为串String2、String1、String3、String0、String4的示例。在该情况下，如图17所示，SG驱动器28A对将栅极电压供给至串String2的选择栅极晶体管ST1的选择栅极线SGD2赋予最低电平的栅极电压。另外，SG驱动器28A对选择栅极线SGD1赋予比赋予至选择栅极线SGD2的栅极电压高的栅极电压作为使String1的选择栅极晶体管ST1接通的栅极电压。将以同样的方式赋予至串String0～String4的各选择栅极线SGD0～SGD4的栅极电压分别设为VSGD0～VSGD4时，SG驱动器28A将具有VSGD2＜VSGD1＜VSGD3＜VSGD0＜VSGD4的关系的栅极电压分别供给至选择栅极线SGD0、SGD1、SGD3、SGD0、SGD4。

结果为，通道的空穴量按照串String2、String1、String3、String0、String4的顺序变多，擦除电平容易按照该顺序变深。这样一来，不管每个串String的擦除电平的深度的特性如何，通过以串为单位的擦除动作，各串String中的擦除电平的深度容易变得均匀。

像这样，本实施方式也能够获得与第1实施方式同样的效果。

(第4实施方式)图18是表示第4实施方式的波形图。本实施方式的构成与第2实施方式同样。本实施方式中，以串为单位的擦除动作中的控制与第2实施方式不同。

在第2实施方式中，对如下示例进行了说明，即，基于擦除电平的深度信息，使供给至每个串String的选择栅极线SGD、SGS的栅极电压的上升时序不同，但本实施方式是如下示例，即，基于擦除电平的深度信息，使供给至每个串String的选择栅极线SGD、SGS的栅极电压的电压电平不同。

在本实施方式中也采用图12及图13的流程。本实施方式与第2实施方式的不同点在于，在以串为单位的擦除动作中，针对每个串String改变施加到选择栅极晶体管ST1、ST2的栅极电压。

如图18所示，定序器27控制电压产生电路28，在以串为单位的擦除动作中，首先对源极线CELSRC及位线BL施加抹除电压Vera。接着，定序器27对各串String的选择栅极线SGD及SGS同时赋予使选择栅极晶体管ST1、ST2接通的栅极电压。在该情况下，在本实施方式中，定序器27控制电压产生电路28的SG驱动器28A，对各串String的选择栅极线SGD、SGS供给基于擦除电平深度信息的栅极电压。

根据选择栅极线SGD的栅极电压与位线BL的电压(抹除电压Vera)的差电压而控制选择栅极晶体管ST1的导通，从而使通道内的空穴的产生量发生变化。另外，根据选择栅极线SGS的栅极电压与源极线CELSRC的电压(抹除电压Vera)的差电压而控制选择栅极晶体管ST2的导通，从而使通道内的空穴的产生量发生变化。也就是说，选择栅极线SGD的电压与位线BL的抹除电压Veara的差电压及选择栅极线SGS的电压与源极线CELSRC的抹除电压Veara的差电压越大，则空穴的产生量越增加，擦除电平越容易变深。因此，关于擦除电平越浅的串String，使供给至该串String的SGD、SGS的栅极电压越低，关于擦除电平越深的串String，使供给至该串String的SGD、SGS的栅极电压越高。

图18示出了擦除电平的深度从浅到深依次为串String2、String1、String3、String0、String4的示例。在该情况下，如图18所示，SG驱动器28A对将栅极电压供给至串String2的选择栅极晶体管ST1、ST2的选择栅极线SGD2、SGS2赋予最低电平的栅极电压。另外，SG驱动器28A对选择栅极线SGD1、SGS1赋予分别比赋予至选择栅极线SGD2、SGS2的栅极电压高的栅极电压作为使String1的选择栅极晶体管ST1、ST2接通的栅极电压。将以同样的方式赋予至串String0～String4的各选择栅极线SGD0～SGD4的栅极电压分别设为VSGD0～VSGD4，将赋予至串String0～String4的各选择栅极线SGS0～SGS4的栅极电压分别设为VSGS0～VSGS4时，SG驱动器28A将具有VSGD2＜VSGD1＜VSGD3＜VSGD0＜VSGD4的关系的栅极电压供给至选择栅极线SGD2、SGD1、SGD3、SGD0、SGD4，并且将具有VSGS2＜VSGS1＜VSGS3＜VSGS0＜VSGS4的关系的栅极电压供给至选择栅极线SGS2、SGS1、SGS3、SGS0、SGS4。

此外，在本实施方式中，不仅对选择栅极晶体管ST1，对选择栅极晶体管ST2也按照与选择栅极晶体管ST1同样的顺序施加电平不同的栅极电压，与第3实施方式相比，更确实地进行擦除电平的深度的控制。

像这样，本实施方式也能够获得与第3实施方式同样的效果。进而，本实施方式与第3实施方式相比，有擦除电平的深度的控制效果提高的优点。

本发明并不限定于所述实施方式，在实施阶段，可以在不脱离其主旨的范围内进行各种变化。另外，所述实施方式包含各个阶段的发明，通过所公开的多个构成要件的适当组合，可以提出各种发明。例如，即使从实施方式所示的所有构成要件中删除若干个构成要件，也能够解决在发明要解决的问题这一栏中所叙述的问题，如果能够获得在发明效果这一栏中所叙述的效果，那么删除该构成要件后的构成可以作为发明而被提出。

例如，也可以将所述第1至第4实施方式组合，基于擦除电平深度信息对施加到选择栅极晶体管ST1、ST2的栅极电压的施加时间及电压电平进行控制。

Claims

1.一种半导体存储装置，具备：

多个串，依序包含第1选择晶体管、多个存储单元晶体管、及第2选择晶体管；

多个字线，分别连接于所述多个串的同一行的所述存储单元晶体管；

位线，共通地连接于所述多个串的端部；

源极线，共通地连接于所述多个串的另一端部；及

控制电路，进行所述多个存储单元晶体管的擦除动作；且

所述控制电路是

在所述擦除动作中，对所述多个串中的每一个实施使施加到所述第1选择晶体管的栅极的第1电压的施加时间变化的第1处理及使施加到所述第1选择晶体管的栅极的所述第1电压的电压变化的第2处理中的至少一个。

2.根据权利要求1所述的半导体存储装置，其中

所述控制电路是

在所述擦除动作中，对所述多个串中的每一个实施使施加到所述第2选择晶体管的栅极的第2电压的施加时间变化的第3处理及使施加到所述第2选择晶体管的栅极的第2电压的电压变化的第4处理中的至少一个处理。

3.根据权利要求1所述的半导体存储装置，其中

所述控制电路在所述第1处理中，针对包含具有第1擦除电平的深度的存储单元晶体管的第1串、及包含具有比所述第1擦除电平深的第2擦除电平的深度的存储单元晶体管的第2串，使施加到所述第1串的所述第1选择晶体管的栅极的所述第1电压的施加时间比施加到所述第2串的所述第1选择晶体管的栅极的所述第1电压的施加时间长。

4.根据权利要求1所述的半导体存储装置，其中

所述控制电路在实施所述第2处理的情况下，针对包含具有第1擦除电平的深度的存储单元晶体管的第1串、及包含具有比所述第1擦除电平深的第2擦除电平的深度的存储单元晶体管的第2串，使施加到所述第1串的所述第1选择晶体管的栅极的所述第1电压比施加到所述第2串的所述第1选择晶体管的栅极的所述第1电压高。

5.根据权利要求2所述的半导体存储装置，其中

所述控制电路在所述第3处理中，针对包含具有第1擦除电平的深度的存储单元晶体管的第1串、及包含具有比所述第1擦除电平深的第2擦除电平的深度的存储单元晶体管的第2串，使施加到所述第1串的所述第2选择晶体管的栅极的所述第2电压的施加时间比施加到所述第2串的所述第2选择晶体管的栅极的所述第2电压的施加时间长。

6.根据权利要求2所述的半导体存储装置，其中

所述控制电路在实施所述第4处理的情况下，针对包含具有第1擦除电平的深度的存储单元晶体管的第1串、及包含具有比所述第1擦除电平深的第2擦除电平的深度的存储单元晶体管的第2串，使施加到所述第1串的所述第2选择晶体管的栅极的所述第2电压比施加到所述第2串的所述第2选择晶体管的栅极的所述第2电压高。

7.根据权利要求3至6中任一项所述的半导体存储装置，其中

所述控制电路具有：

判定部，判定每个串的擦除电平的深度；及

记录部，记录判定结果。

8.根据权利要求7所述的半导体存储装置，其中

所述擦除电平的深度的判定是基于针对所述串中的每一个对规定的阈值电压以上或规定的阈值电压以下的存储单元晶体管的数量进行计数所得的结果来进行。

9.一种数据抹除方法，是半导体存储装置的数据抹除方法，所述半导体存储装置具备：

位线，共通地连接于所述多个串的端部；

源极线，共通地连接于所述多个串的另一端部；及

控制电路，进行所述多个存储单元晶体管的擦除动作；且

所述数据抹除方法对所述串中的每一个进行使施加到所述第1选择晶体管的栅极的第1电压的施加时间变化的第1处理及使施加到所述第1选择晶体管的栅极的所述第1电压的电压变化的第2处理中的至少一个处理。

10.根据权利要求9所述的数据抹除方法，其中

在所述擦除动作中，对所述多个串中的每一个进行使施加到所述第2选择晶体管的栅极的第2电压的施加时间变化的第3处理及使施加到所述第2选择晶体管的栅极的第2电压的电压变化的第4处理中的至少一个处理。