KR20190057701A - 비휘발성 메모리 장치 및 그것의 소거 방법 - Google Patents

비휘발성 메모리 장치 및 그것의 소거 방법 Download PDF

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Abstract

본 개시의 기술적 사상의 일측면에 따른 메모리 장치의 소거 방법은, 제1 소거 구간에서, 메모리 블록에 포함되고 복수의 워드라인들에 각각 연결된 메모리 셀들 중 적어도 하나가 소거 패스되지 않도록 복수의 워드라인들에 각각 연결된 메모리 셀들에 제1 소거 동작을 수행하는 단계, 제1 소거 구간 이후 복수의 워드라인들 중 적어도 일부에 검증 전압을 인가하여 소거 동작 속도를 판별하고, 판별된 소거 동작 속도에 따라 워드라인 별로 유효 소거 수행 시간들을 결정하는 단계 및 제2 소거 구간에서, 결정된 유효 소거 수행 시간들을 기반으로 복수의 워드라인들 각각에 연결된 메모리 셀들에 제2 소거 동작을 수행하는 단계를 포함할 수 있다.

Description

비휘발성 메모리 장치 및 그것의 소거 방법{NON-VOLATILE MEMORY DEVICE AND ERASE METHOD THEREOF}
본 개시의 기술적 사상은 비휘발성 메모리 장치에 관한 것으로서, 자세하게는 비휘발성 메모리 장치의 소거 방법에 관한 것이다.
반도체 메모리 장치는 전원 공급 중단 시 저장된 데이터를 상실하는 휘발성 메모리 장치(volatile memory device)와 저장된 데이터를 상실하지 않는 비휘발성 메모리 장치(non-volatile memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버린다. 반면, 비휘발성 메모리 장치는 읽고 쓰는 속도가 휘발성 메모리 장치에 비해 느리지만 외부 전원 공급이 중단되더라도 그 내용을 보존한다.
비휘발성 메모리 장치의 일 예로서, 플래시 메모리 장치는 대용량, 저소음, 저전력의 장점을 갖기 때문에, 다양한 분야에서 사용된다. 플래시 메모리 장치는 기판에 소거 전압을 인가하여 메모리 셀들의 문턱 전압을 낮춤으로써 메모리 블록들을 소거할 수 있다. 워드라인 별로 소거 속도가 상이한 경우, 소거 완료된 메모리 셀들의 문턱 전압 산포의 폭이 넓어지게 되고 이는 성능 저하로 이어지는 바, 소거 완료된 메모리 셀들의 문턱 전압 산포의 폭을 좁게 형성하기 위한 다양한 방안들이 제안된다.
본 개시의 기술적 사상은 메모리 장치 및 그것의 소거 방법에 있어서, 소거된 메모리 셀들의 문턱 전압 산포의 폭을 좁게 형성하기 위한 방법 및 장치를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 메모리 장치의 소거 방법은, 제1 소거 구간에서, 메모리 블록에 포함되고 복수의 워드라인들에 각각 연결된 메모리 셀들 중 적어도 하나가 소거 패스되지 않도록 복수의 워드라인들에 각각 연결된 메모리 셀들에 제1 소거 동작을 수행하는 단계, 제1 소거 구간 이후 복수의 워드라인들 중 적어도 일부에 검증 전압을 인가하여 소거 동작 속도를 판별하고, 판별된 소거 동작 속도에 따라 워드라인 별로 유효 소거 수행 시간들을 결정하는 단계 및 제2 소거 구간에서, 결정된 유효 소거 수행 시간들을 기반으로 복수의 워드라인들 각각에 연결된 메모리 셀들에 제2 소거 동작을 수행하는 단계를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 워드라인들에 각각 연결된 메모리 셀들을 포함하는 메모리 셀 어레이 및 워드라인들에 각각 연결된 메모리 셀들 중 적어도 일부가 소거 패스되지 않도록 제1 소거 동작을 수행한 뒤, 워드라인들 중 적어도 일부에 검증 전압이 인가되도록 제어하고, 제2 소거 구간에서, 검증 전압이 인가된 뒤 검증 전압이 인가된 워드라인들 각각에 연결된 오프 셀의 개수를 기초로 실질적으로 제2 소거 동작이 수행되는 시간인 유효 소거 수행 시간을 워드라인 별로 제어하는 제어 로직을 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 메모리 장치의 소거 방법은, 제1 소거 구간에서, 복수의 워드라인들 중 하나 이상의 워드라인에 연결된 메모리 셀들을 포함하는 제1 메모리 영역 및 제2 메모리 영역 각각에 포함된 메모리 셀들 중 적어도 하나가 소거 패스되지 않도록 제1 소거 동작을 수행하는 단계, 제1 메모리 영역 및 제2 메모리 영역 각각에 연결된 적어도 하나의 대표 워드라인에 검증 전압을 인가하는 단계 및 제2 소거 구간에서, 검증 전압이 인가된 적어도 하나의 대표 워드라인에 연결된 메모리 셀들 중 오프 셀들의 개수를 기초로 하여 메모리 영역 별로 결정된 유효 소거 시간들을 기반으로 제1 메모리 영역 및 제2 메모리 영역에 제2 소거 동작을 수행하는 단계를 포함할 수 있고, 제2 메모리 영역에서의 오프 셀들의 개수를 나타내는 제2 오프 셀 개수가 제1 메모리 영역에서의 오프 셀들의 개수를 나타내는 제1 오프 셀 개수보다 큰 경우, 제2 메모리 영역에 대해 결정된 제2 유효 소거 시간은 제1 메모리 영역에 대해 결정된 제1 유효 소거 시간보다 클 수 있다.
본 개시의 예시적 실시예에 따른 메모리 장치 및 그것의 소거 방법에 의하면, 제1 소거 동작의 속도 검증 결과에 따라 제2 소거 동작의 동작 시간을 제어함으로써 소거된 메모리 셀들의 문턱 전압 산포를 좁게 형성하고, 깊은 소거(deep erase)를 방지하여 메모리 장치의 성능을 향상시킬 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타낸다.
도 2a 및 도 2b는 본 개시의 예시적 실시예에 따른 메모리 블록을 나타낸다.
도 3은 본 개시의 예시적 실시예에 따른 도2a 및 도 2b의 메모리 블록의 셀 스트링의 채널 홀을 예시적으로 나타낸다.
도 4a 및 도 4b는 본 개시의 예시적 실시예에 따른 메모리 블록을 나타낸다.
도 5는 본 개시의 예시적 실시예에 따른 메모리 장치의 소거 방법 순서도를 나타낸다.
도 6은 본 개시의 예시적 실시예에 따른 메모리 영역 별 제1 소거 동작 이후의 문턱 전압 산포를 나타낸다.
도 7은 본 개시의 예시적 실시예에 따른 소거 컨트롤러를 나타낸다.
도 8은 본 개시의 예시적 실시예에 따른 메모리 블록 검증 방법 순서도를 나타낸다.
도 9는 본 개시의 예시적 실시예에 따른 메모리 영역을 나타낸다.
도 10은 본 개시의 예시적 실시예에 따른 메모리 영역 별 제1 소거 동작 이후의 문턱 전압 산포를 나타낸다.
도 11은 본 개시의 예시적 실시예에 따른 소거 수행 시간 제어 로직을 나타낸다.
도 12는 본 개시의 예시적 실시예에 따른 시간에 따른 기판 및 워드라인들의 전압을 나타낸다.
도 13은 본 개시의 예시적 실시예에 따른 시간에 따른 기판 및 워드라인들의 전압을 나타낸다.
도 14는 본 개시의 예시적 실시예에 따른 제2 소거 동작의 순서도를 나타낸다.
도 15는 본 개시의 예시적 실시예에 따른 메모리 영역 별 제1 소거 동작 이후의 문턱 전압 산포를 나타낸다.
도 16은 본 개시의 예시적 실시예에 따른 시간에 따른 기판 및 워드라인들의 전압을 나타낸다.
도 17은 본 개시의 예시적 실시예에 따른 메모리 장치의 소거 방법 순서도를 나타낸다.
도 18은 본 개시의 예시적 실시예에 따른 메모리 시스템을 나타낸다.
도 19는 본 개시의 예시적 실시예에 따른 SSD 시스템을 나타낸다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 장치(10)를 나타낸다. 메모리 장치(10)는 메모리 셀 어레이(100), 페이지 버퍼 회로(200), 로우 디코더(300), 전압 발생기(400) 및 제어 로직(500)을 포함할 수 있다. 메모리 장치(10)가 하나의 메모리 셀 어레이(100)를 포함하는 것으로 도시하고 있지만, 이에 제한되지는 않는다. 예를 들어, 메모리 장치(10)는 복수의 메모리 셀 어레이들(100)을 포함할 수 있다. 메모리 셀 어레이(100)는 복수의 워드라인들과 복수의 비트라인들이 교차하는 영역에 배치되는 복수의 메모리 셀들을 포함할 수 있고, 복수의 메모리 셀들은 비휘발성 메모리 셀들일 수 있다. 메모리 셀 어레이(100)는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory; RRAM), 상변화 메모리(Phase-Change Memory; PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory; MRAM), 강유전체 메모리(Ferroelectric Random Access Memory; FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory; STT-RAM) 등을 포함할 수 있다. 메모리 셀 어레이(100)는 2차원 어레이 구조로 구현될 수 있으며, 도 2a 및 도 2b와 같이 3차원 어레이 구조로 구현될 수 있다. 이하에서 설명의 편의를 위해 메모리 장치(10)가 낸드 플래시 메모리 장치인 것을 가정하여 설명하겠지만, 이에 제한되지는 않을 것이다.
메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 각각의 메모리 블록들(BLK1~BLKz)은 복수의 메모리 셀들을 포함할 수 있다. 각각의 메모리 셀은 2비트 이상의 데이터를 저장하는 멀티 레벨 셀(MLC)일 수 있다. 예를 들어, 각각의 메모리 셀은 2비트의 데이터를 저장하는 2비트 멀티 레벨 셀일 수 있으며, 3비트의 데이터를 저장하는 트리플 레벨 셀(TLC)일 수 있으며, 4비트의 데이터를 저장하는 쿼드러플 레벨 셀(QLC)일 수 있으며, 그 이상의 비트 데이터를 저장하는 멀티 레벨 셀일 수 있다. 그러나 본 개시는 이에 한정되지 않으며, 예를 들어, 일부 메모리 셀들은 1비트 데이터를 저장하는 싱글 레벨 셀(SLC)이고, 다른 일부 메모리 셀들은 멀티 레벨 셀일 수 있다. 메모리 셀 어레이(100)는 워드라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 통해 로우 디코더(300)와 연결될 수 있고, 비트라인들(BL)을 통해 페이지 버퍼 회로(200)와 연결될 수 있다. 메모리 셀 어레이(100)는 비트라인들(BL) 각각에 연결된 스트링들을 포함할 수 있다. 여기서 스트링들 각각은 비트 라인과 공통 소스 라인(Common Source Line; CSL) 사이에 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 접지 선택 트랜지스터를 포함할 수 있다. 스트링들 각각은 스트링 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나의 더미 셀과 접지 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나의 더미 셀을 더 포함할 수 있다.
페이지 버퍼 회로(200)는 비트라인들(BL)을 통해 메모리 셀 어레이(100)에 연결될 수 있고, 제어 로직(500)으로부터 수신한 페이지 버퍼 제어 신호에 응답하여 데이터 기입 동작 또는 독출 동작을 수행할 수 있다. 페이지 버퍼 회로(200)는 디코딩 된 컬럼 어드레스(Y-ADDR)를 이용하여 비트라인을 선택함으로써 데이터 라인에 연결될 수 있다.
로우 디코더(300)는 로우 어드레스(X-ADDR)를 기초로 워드라인들(WL) 중 일부 워드라인을 선택할 수 있다. 로우 디코더(300)는 워드라인에 워드라인 인가 전압을 전달할 수 있다. 데이터 기입 동작시, 로우 디코더(300)는 선택된 워드라인에 프로그램 전압과 검증 전압을, 비선택된 워드라인에는 프로그램 인히빗(inhibit) 전압을 인가할 수 있다. 데이터 독출 동작시, 로우 디코더(300)는 선택된 워드라인에는 독출 전압을, 비선택된 워드라인에는 독출 인히빗 전압을 인가할 수 있다. 데이터 소거 동작시, 로우 디코더(300)는 워드라인에 워드라인 소거 전압을 인가할 수 있다. 또한, 로우 디코더(300)는 로우 어드레스(X-ADDR)를 기초로 스트링 선택 라인들(SSL) 중 일부 스트링 선택 라인을, 또는 접지 선택 라인들(GSL) 중 일부 접지 선택 라인을 선택할 수 있다.
전압 발생기(400)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(100)에 대한 기입, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 발생기(400)는 워드라인들(WL)을 구동하기 위한 워드라인 구동 전압(VWL)을 생성할 수 있다. 이 때, 워드라인 구동 전압(VWL)은 기입 전압, 독출 전압, 워드라인 소거 전압 및 기입 검증 전압 등을 포함할 수 있다. 전압 발생기(400)는 소거 동작시 메모리 장치(10)의 기판에 인가할 기판 전압(V_SUB)을 생성할 수 있다. 또한, 전압 발생기(400)는 스트링 선택 라인들(SSL)을 구동하기 위한 스트링 선택 라인 구동 전압 및 접지 선택 라인들(GSL)을 구동하기 위한 접지 선택 라인 구동 전압(VGSL)을 더 생성할 수 있다.
제어 로직(500)은 메모리 컨트롤러로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 메모리 셀 어레이(100)에 데이터를 저장하거나 메모리 셀 어레이(100)로부터 데이터를 독출하기 위한 각종 내부 제어 신호를 출력할 수 있다. 즉, 제어 로직(500)은 메모리 장치(10) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직(500)에서 출력된 각종 내부 제어 신호는 페이지 버퍼 회로(200), 로우 디코더(300) 및 전압 발생기(400) 등에 제공될 수 있다. 예를 들어, 제어 로직(500)은 페이지 버퍼 회로(200)에 컬럼 어드레스(Y-ADDR)를 제공할 수 있고, 로우 디코더(300)에 로우 어드레스(X-ADDR)를 제공할 수 있고, 전압 발생기(400)에 전압 제어 신호(CTRL_vol)를 제공할 수 있다. 하지만 제어 신호의 종류가 이에 제한되지는 않으며, 제어 로직(500)은 다른 내부 제어 신호들을 더 제공할 수 있다. 예를 들어, 제어 로직(500)은 페이지 버퍼 회로(200)에 페이지 버퍼 제어 신호를 제공할 수도 있다.
제어 로직(500)은 소거 컨트롤러(520)를 포함할 수 있다. 소거 컨트롤러(520)는 메모리 장치(10)의 소거 동작을 제어할 수 있다. 예를 들어, 소거 컨트롤러(520)는 소거 동작 시간을 제어할 수 있으며, 워드라인 또는 기판에 인가되는 전압을 제어할 수 있다. 소거 컨트롤러(520)의 동작에 대해서는 이하의 도면들을 통해 더욱 자세히 설명된다.
본 발명의 설명의 편의를 위해, 소거 동작에 대해 정의를 한다. 소거 동작이 이루어지는 구간을 소거 구간이라 칭한다. 소거 구간에 소요되는 시간을 소거 시간이라 칭한다. 소거 구간은 기판에 기판 소거 전압이 디벨롭 되는 디벨롭 구간 및 소거 동작이 수행되는 소거 수행 구간을 포함할 수 있다. 디벨롭 구간에 소요되는 시간을 디벨롭 시간이라 칭하고, 소거 수행 구간에 소요되는 시간을 소거 수행 시간이라 칭한다.
본 개시의 실시예에 따른 메모리 장치(10)는 메모리 블록 단위로 소거 동작을 수행할 때, 제1 소거 구간에서 메모리 블록에 포함된 메모리 셀들 중 적어도 일부가 소거 패스(erase pass)되지 않도록 제1 소거 동작을 수행한 뒤, 제1 소거 동작의 속도를 검증하고, 상기 검증 결과를 기초로 워드라인 별로 제2 소거 동작에서의 유효 소거 수행 시간(valid erase execution time)을 결정할 수 있다. 메모리 셀이 소거되는 속도를 소거 동작 속도로 칭하기로 한다. 유효 소거 수행 시간은 제2 소거 수행 구간에서 실질적으로 소거 동작이 수행되는 시간을 나타낸다. 예를 들어, 메모리 장치(10) 내 제어 로직(500)은 특정 워드라인에 연결된 메모리 셀들에 대한 제1 소거 동작의 동작 속도가 빠를수록, 제2 소거 동작의 제2 소거 수행 구간에서 상기 메모리 셀들에는 실질적으로 더 짧은 시간 동안 소거 동작이 수행되도록 제어할 수 있다. 위와 같은 메모리 장치의 소거 방법에 따르면, 메모리 셀의 소거되는 시간을 고려하여 각 워드라인 별로 유효 소거 수행 시간을 조절함으로써 소거된 메모리 셀들의 문턱 전압 산포의 폭을 좁게 형성 수 있고, 깊은 소거(deep erase)를 방지할 수 있다.
도 2a 및 도 2b는 본 개시의 예시적 실시예에 따른 메모리 블록(BLKa)을 나타낸다.
도 2a를 참조하면, 메모리 블록(BLKa)은 도 1에 도시된 메모리 블록들(BLK1~BLKz) 중 하나에 대응할 수 있고, 하나 이상의 그라운드 선택 라인들(GSL1~GLS3), 하나 이상의 스트링 선택 라인들(SSL1~SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드라인들의 개수, 비트라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다. 또한 그라운드 선택 라인의 개수와 스트링 선택 라인의 개수는 상이할 수 있다.
제1 비트라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고, 제3 비트라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공될 수 있다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.
하나의 비트라인에 공통으로 연결된 스트링들은 하나의 컬럼을 구성할 수 있다. 예를 들어, 제1 비트라인(BL1)에 공통으로 연결된 스트링들(NS11, NS21, NS31)은 제1 컬럼에 대응될 수 있고, 제2 비트라인(BL2)에 공통으로 연결된 스트링들(NS12, NS22, NS32)은 제2 컬럼에 대응될 수 있으며, 제3 비트라인(BL3)에 공통으로 연결된 스트링들(NS13, NS23, NS33)은 제3 컬럼에 대응될 수 있다.
하나의 스트링 선택 라인에 연결되는 스트링들은 하나의 로우를 구성할 수 있다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 스트링들(NS11, NS12, NS13)은 제1 로우에 대응될 수 있고, 제2 스트링 선택 라인(SSL2)에 연결된 스트링들(NS21, NS22, NS23)은 제2 로우에 대응될 수 있으며, 제3 스트링 선택 라인(SSL3)에 연결된 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인들(SSL1~SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC)은 각각 대응하는 워드라인(WL1 내지 WL8)에 연결될 수 있다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1~GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 대응하는 비트라인들(BL1~BL3)에 연결될 수 있고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
도 2b를 참조하면, 메모리 블록(BLKa)은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 도 2b에서는, 메모리 블록(BLKa)이 2개의 선택 라인들(GSL, SSL), 8개의 워드라인들(WL1~WL8), 그리고 3개의 비트라인들(BL1~BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가질 수 있으며, 기판(SUB) 상에 제1 방향(예를 들어, Y방향)을 따라 신장될 수 있고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)에 제공될 수 있다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제3 방향(예를 들어, Z 방향)을 따라 순차적으로 제공될 수 있으며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격될 수 있다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드라인들(WL1~WL8)과 같은 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제2 방향(예를 들어, X 방향)으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트라인들(BL1~BL3)이 제공된다.
도 3은 본 개시의 예시적 실시예에 따른 도2a 및 도 2b의 메모리 블록의 셀 스트링의 채널 홀을 예시적으로 나타낸다. 도 2b를 참조하면, 필라들(P)은 서택 라인들(GSL, SSL) 및 워드라인들(WL1~WL8)이 적층되어 형성되는 몰드를 에칭하여 형성되는 채널 홀(CH)에 형성될 수 있다.
채널 홀(CH)의 직경은 기판(SUB)에 인접할수록 감소할 수 있다. 이에 따라, 스트링 선택 트랜지스터(SST) 근방의 채널 홀 사이즈(D2)는 접지 선택 트랜지스터(GST) 근방의 채널 홀 사이즈(D1)보다 클 수 있다. 이는 상기 몰드의 상부로부터 기판(SUB) 방향으로 에칭하여 채널 홀(CH)을 형성하기 때문이다. 스트링 선택 트랜지스터(SST)에 대응하는 위치에서의 채널 홀(CH) 사이즈(D2)가 접지 선택 트랜지스터 트랜지스터(GST)에 대응하는 위치에서의 채널 홀(CH) 사이즈(D1)보다 크므로, 스트링 선택 트랜지스터(SST)의 채널 폭은 접지 선택 트랜지스터(GST)의 채널 폭보다 클 수 있다. 다시 말해, 스트링 선택 트랜지스터(SST)의 사이즈가 접지 선택 트랜지스터(GST)의 사이즈보다 클 수 있다. 이에 따라, 접지 선택 트랜지스터(GST)에서 스트링 선택 트랜지스터(SST) 쪽으로 갈수록, 동일한 메모리 블록 내의 메모리 셀들(MCs)에 대한 기입 동작, 독출 동작 및 소거 동작과 같은 데이터 동작의 속도가 점점 느려질 수 있다. 이에 따라 메모리 블록에 동일한 소거 수행 시간 동안 소거 동작이 수행되는 경우, 스트링 선택 트랜지스터(SST) 근방에 위치하는 메모리 셀과 접지 선택 트랜지스터(GST) 근방에 위치하는 메모리 셀의 문턱 전압 산포에 차이가 발생하게 되고, 이는 소거 상태의 메모리 셀의 문턱 전압 산포의 폭이 증가하는 것을 야기할 수 있다.
도 4a 및 도 4b는 본 개시의 예시적 실시예에 따른 메모리 블록을 나타낸다.메모리 셀 어레이(100a, 100b)는 복수의 메모리 블록들을 포함할 수 있지만, 설명의 편의를 위해 하나의 메모리 블록만을 도시하고, 복수의 메모리 블록들에 대한 설명은 하나의 메모리 블록에 대한 설명으로 대체한다.
메모리 블록은 n개(n은 자연수)의 워드라인들(WL_0~WL_n-1)에 연결된 메모리 셀들을 포함할 수 있다. 하나의 워드라인에 연결된 메모리 셀들의 집합을 하나의 메모리 페이지라 칭할 수 있다. 하나의 비트라인과 공통 소스 라인(CSL) 사이에 연결된 메모리 셀들의 집합을 스트링이라 칭할 수 있다. 메모리 셀 어레이(100a, 100b)에 포함된 메모리 블록은 도 2a 및 도 2b를 참조하여 설명된 3차원 구조의 메모리 블록일 수 있다.
도 4a와 도 1을 함께 참조하면, 메모리 장치(10) 내 제어 로직(500)은 메모리 셀 어레이(100a) 내 메모리 블록을 m개(m은 자연수)의 메모리 영역들(REGION_1~REGION_m)로 구분하여 관리할 수 있다. 예를 들어, 제어 로직(500)은 소거 동작을 수행할 때, 메모리 영역 별로 유효 소거 수행 시간을 다르게 제어할 수 있다. 메모리 영역들(REGION_1~REGON_m)은 같은 개수의 메모리 페이지들을 포함할 수 있다.
메모리 블록이 도 2a 및 도 2b를 참조하여 설명된 3차원 구조의 메모리 블록인 경우, 기판에 가까운 워드라인에 연결된 메모리 셀에 대응하는 위치에서의 채널 홀 사이즈가 기판에서 먼 워드라인에 연결된 메모리 셀에 대응하는 위치에서의 채널 홀 사이즈보다 작을 수 있다. 따라서, 제1 메모리 영역(REGION_1)에서 제m 메모리 영역(REGION_m)으로 갈수록 메모리 블록의 채널 홀 사이즈는 점점 커질 수 있다. 또한 예를 들어, 제1 메모리 영역(REGION_1)에서 제m 메모리 영역(REGION_m)으로 갈수록 메모리 셀들에 대한 데이터 동작의 속도가 점점 느려질 수 있다.
도 4b와 도 1을 함께 참조하면, 메모리 장치(10) 내 제어 로직(500)은 메모리 셀 어레이(100b) 내 메모리 블록을 m개(m은 자연수)의 메모리 영역들(REGION_1~REGION_m)로 구분하여 관리할 수 있다. 예를 들어, 제어 로직(500)은 소거 동작을 수행할 때, 메모리 영역 별로 유효 소거 수행 시간을 다르게 제어할 수 있다. 메모리 영역들(REGION_1~REGON_m)은 서로 상이한 개수의 메모리 페이지들을 포함할 수 있다.
메모리 블록이 도 2a 및 도 2b를 참조하여 설명된 3차원 구조의 메모리 블록인 경우, 기판에 가까운 워드라인에 연결된 메모리 셀에 대응하는 위치에서의 채널 홀 사이즈가 기판에서 먼 워드라인에 연결된 메모리 셀에 대응하는 위치에서의 채널 홀 사이즈보다 작을 수 있다. 따라서, 제1 메모리 영역(REGION_1)에서 제m 메모리 영역(REGION_m)으로 갈수록 메모리 블록의 채널 홀 사이즈는 점점 커질 수 있다. 또한 예를 들어, 제1 메모리 영역(REGION_1)에서 제m 메모리 영역(REGION_m)으로 갈수록 메모리 셀들에 대한 데이터 동작의 속도가 점점 느려질 수 있다. 또한, 채널 홀 사이즈가 작은 위치 부근에서는 인접한 워드라인에 연결된 메모리 셀의 특성의 차이가 클 수 있기 때문에, 제어 로직(500)은 기판에 가까운 메모리 영역의 크기를 기판으로부터 먼 메모리 영역의 크기보다 작게 설정할 수 있다. 예를 들어, 제1 메모리 영역(REGION_1)에서 제m 메모리 영역(REGION_m)으로 갈수록 메모리 영역에 포함된 메모리 페이지 수가 점점 증가할 수 있다.
도 5는 본 개시의 예시적 실시예에 따른 메모리 장치의 소거 방법 순서도를 나타낸다. 도 5는 도 1을 함께 참조하여 설명될 수 있다.
메모리 장치(10)는 제1 소거 구간에서, 메모리 블록에 포함되고 복수의 워드라인들 각각에 연결된 메모리 셀들 중 적어도 하나가 소거 패스(erase pass)되지 않도록 제1 소거 시간 동안 메모리 셀들에 제1 소거 동작을 수행할 수 있다(S120). 제1 소거 동작은 하나의 메모리 블록에 대해 수행될 수 있으며, 소거 패스란 소거 동작으로 인해 메모리 블록 내 모든 메모리 셀들이 소거 상태가 되는 경우를 뜻할 수 있다. 제1 소거 구간에서, 복수의 워드라인들 각각에 연결된 메모리 셀들에 워드라인 별로 상이한 소거 전압이 인가되거나, 워드라인 별로 상이한 소거 시간 동안 소거 동작이 수행될 수 있다. 예를 들어, 제1 소거 구간에서, 복수의 워드라인들 각각에 연결된 메모리 셀들에 적어도 하나의 워드라인으로 구성된 메모리 영역 별로 상이한 소거 전압이 인가되거나, 메모리 영역 별로 상이한 소거 시간 동안 소거 동작이 수행될 수 있다.
제1 소거 구간 이후, 메모리 장치(10)는 복수의 워드라인들 중 적어도 일부에 검증 전압을 인가하여 소거 동작 속도를 판별할 수 있고, 판별된 소거 동작 속도에 따라 워드라인 별로 유효 소거 수행 시간들을 결정할 수 있다(S140). 유효 소거 수행 시간은 실질적으로 메모리 셀이 소거되는 시간을 나타낼 수 있다. 예를 들어, 메모리 장치(10)는 메모리 셀들을 하나 이상의 워드라인에 연결된 메모리 셀들을 포함하는 복수의 메모리 영역들로 구분함으로써 복수의 메모리 영역들 각각에 대해 유효 소거 수행 시간을 결정할 수 있다. 메모리 블록을 복수의 메모리 영역들로 구분하는 것은 도 4a 및 도 4b를 참조하여 이해될 수 있다. 예를 들어, 검증 전압은 메모리 영역들 각각에 연결된 워드라인들 중 적어도 하나에 인가될 수 있다. 메모리 영역들에 인가되는 검증 전압은 모두 동일할 수도 있으며, 모두 상이할 수도 있으며, 일부는 동일하고 일부는 상이할 수 있다. 메모리 영역들에 인가되는 검증 전압이 동일한 실시예는 도 6을 참조하여, 검증 전압이 상이한 실시예는 도 10을 참조하여 설명된다. 일 실시예에서, 메모리 장치는 워드라인들 중 적어도 하나의 검증 전압을 인가한 뒤, 검증 전압이 인가된 워드라인에 연결된 메모리 셀들의 에러율(error rate)을 판단할 수 있다. 예를 들어, 검증 전압이 인가된 워드라인에 연결된 메모리 셀들 중 오프 셀들의 개수를 카운트할 수 있고, 이에 대한 실시예는 도 7 및 도 8을 참조하여 설명된다. 일 실시예에서, 검증 전압은 메모리 영역들 각각에 연결된 워드라인들 중 선택된 하나의 워드라인에 인가될 수 있고, 이에 대한 실시예는 도 9를 참조하여 설명된다. 일 실시예에서, 검증 전압이 인가된 워드라인에 연결된 메모리 셀들의 에러율이 높을 수록, 예를 들어, 검증 전압이 인가된 워드라인에 연결된 메모리 셀들 중 오프 셀들의 개수가 많을수록, 메모리 장치(10)는 검증 전압이 인가된 워드라인에 연결된 메모리 셀들의 유효 소거 수행 시간을 길게 결정할 수 있다. 일 실시예에서, 메모리 장치(10)는 오프 셀들의 개수에 따른 유효 소거 수행 시간을 결정하기 위해, 오프 셀들의 개수의 범위에 대응되는 유효 소거 수행 시간을 매칭시킨 타이밍 맵핑 테이블을 저장할 수 있다. 이에 대한 실시예는 도 11을 참조하여 설명된다.
메모리 장치(10)는 제2 소거 구간에서, 결정된 유효 소거 수행 시간들을 기반으로 워드라인들 각각에 연결된 메모리 셀들에 제2 소거 동작을 수행할 수 있다(S160). 예를 들어, 메모리 블록이 복수의 메모리 영역들로 구분되는 경우, 메모리 장치(10)는 메모리 영역들 각각에 대한 검증 결과에 따라 메모리 영역들 각각에 대해 결정된 유효 소거 수행 시간들을 기반으로 메모리 셀들에 제2 소거 동작을 수행할 수 있다. 일 실시예에서, 메모리 장치(10)는 복수의 메모리 영역들 각각에 대해 결정된 유효 소거 수행 시간들 중 최대값 이상의 값을 제2 소거 구간에서 제2 소거 수행 시간으로 결정할 수 있다. 메모리 장치(10)는 메모리 장치의 기판에 기판 소거 전압이 인가된 뒤, 복수의 메모리 영역들 각각에 연결된 워드라인들에 유효 소거 수행 시간들 동안 워드라인 소거 전압을 인가할 수 있다. 워드라인 소거 전압은 그라운드 전압일 수 있다. 이후, 워드라인들에는 제2 소거 수행 시간에서 각각의 유효 소거 수행 시간들을 뺀 시간 동안 소거 인히빗 전압이 인가될 수 있다. 이에 대한 실시예는 도 12를 참조하여 설명된다. 일 실시예에서, 제1 소거 동작 이후 소거 패스가 된 메모리 영역이 존재하는 경우, 상기 메모리 영역에 연결된 워드라인들에는 제2 소거 수행 구간 동안 소거 인히빗 전압이 인가될 수 있다. 이에 대한 실시예는 도 15 및 도 16을 참조하여 설명된다. 또한 예를 들어, 메모리 장치(10)는 제2 소거 구간에서, 메모리 영역들 각각의 유효 소거 수행 시간 뿐 아니라 각 메모리 영역들에 연결된 워드라인들에 인가하는 워드라인 소거 전압의 크기를 다르게 제어할 수 있다. 이에 대한 실시예는 도 13을 참조하여 설명된다.
도 6은 본 개시의 예시적 실시예에 따른 메모리 영역 별 제1 소거 동작 이후의 문턱 전압 산포를 나타낸다. 도 6은 메모리 블록이 3차원 구조인 것을 도시하지만 이는 설명을 위한 예시일 뿐 이에 제한되는 것은 아니다. 메모리 블록은 복수의 메모리 영역들(REGION_1~REGION_m)로 구분될 수 있다.
제1 소거 구간에서, 메모리 블록에 제1 소거 시간 동안 제1 소거 동작이 수행될 수 있다. 메모리 셀 및 메모리 블록의 위치 및/또는 메모리 셀 및 메모리 블록의 물리적 특성으로 인해 각 메모리 셀들이 소거되는 속도가 상이할 수 있다. 예를 들어, 메모리 블록이 3차원 구조를 갖는 경우, 워드라인의 위치가 기판에서 멀어질 수록 채널 홀 사이즈가 커지게 되고, 이로 인해 메모리 셀들이 소거되는 속도가 점점 느려질 수 있다. 예를 들어, 제1 메모리 영역(REGION_1)에서 제m 메모리 영역(REGION_m)으로 갈수록 메모리 셀들이 소거되는 속도가 점점 느려질 수 있다. 따라서 제1 소거 동작 이후, 제m 메모리 영역의 문턱 전압 산포는 제1 메모리 영역의 문턱 전압 산포보다 오른쪽에 위치할 수 있다. 메모리 장치 내 제어 로직은 메모리 영역들(REGION_1~REGION_m)의 문턱 전압 산포의 위치를 식별하여 각 메모리 영역들(REGION_1~REGION_m) 별로 소거 동작 속도를 판별할 수 있다. 예를 들어, 소거되는 속도가 빠른 메모리 영역의 경우, 제2 소거 동작이 실질적으로 짧은 시간 동안 수행될 수 있도록 유효 소거 수행 시간이 짧게 결정될 수 있다. 또한 예를 들어, 소거되는 속도가 느린 메모리 영역의 경우, 제2 소거 동작이 실질적으로 긴 시간 동안 수행될 수 있도록 유효 소거 수행 시간이 길게 결정될 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 소거 컨트롤러(520)를 나타낸다. 소거 컨트롤러(520)는 메모리 장치의 소거 동작을 제어할 수 있다. 이를 위해, 소거 컨트롤러(520)는 속도 체크 로직(522) 및 소거 수행 시간 제어 로직(525)을 포함할 수 있다.
속도 체크 로직(522)은 제1 소거 동작 이후, 제1 소거 동작의 속도를 판별할 수 있다. 속도 체크 로직(522)은 각각의 메모리 영역들에 연결된 워드라인들 중 적어도 하나에 검증 전압을 인가한 뒤, 검증 전압이 인가된 워드라인들에 연결된 메모리 셀들의 에러율을 판단할 수 있다. 예를 들어, 속도 체크 로직(522)은 검증 전압이 인가된 워드라인들에 연결된 메모리 셀들 중 오프 셀들의 개수(OFF_COUNT)를 카운트할 수 있다. 이를 위해, 속도 체크 로직(522)은 검증 전압 제어 로직(523) 및 오프 셀 카운트 로직(524)을 포함할 수 있다.
검증 전압 제어 로직(523)은 제1 소거 동작 이후, 각각의 메모리 영역들에 연결된 워드라인들 중 적어도 하나에 검증 전압이 인가되도록 제어할 수 있다. 도 6을 참조한 실시예에서, 검증 전압 제어 로직(523)은 각각의 메모리 영역들에 연결된 워드라인들 중 적어도 하나에 동일한 검증 전압(Vvfy)이 인가되도록 제어할 수 있고, 도 10을 참조한 실시예에서, 검증 전압 제어 로직(523)은 각각의 메모리 영역들에 연결된 워드라인들 중 적어도 하나에 메모리 영역 별로 상이한 검증 전압들(Vvfy_1~Vvfy_m)이 인가되도록 제어할 수 있다.
에러율 판단 로직(524)은 검증 전압이 인가된 워드라인들에 연결된 메모리 셀들의 에러율(ERROR_RATE)을 판단할 수 있다. 예를 들어, 에러율 판단 로직(524)은 검증 전압이 인가된 워드라인들에 연결된 메모리 셀들 중 오프 셀들의 개수(OFF_COUNT)를 카운트할 수 있다. 이에 제한되는 것은 아니며, 메모리 셀들 중 온 셀의 개수를 카운트하여 전체 메모리 셀의 개수에서 온 셀의 개수를 감산하여 오프 셀들의 개수(OFF_COUNT)를 얻어낼 수도 있다. 에러율 판단 로직(524)은 소거 수행 시간 제어 로직(525)에 에러율(ERROR_RATE)을 제공할 수 있다. 예를 들어, 에러율 판단 로직(524)은 소거 수행 시간 제어 로직(525)에 오프 셀들의 개수(OFF_COUNT)를 제공할 수 있다. 도 6을 함께 참조하면, 각 메모리 영역들(REGION_1~REGION_m)에 연결된 워드라인에 검증 전압(Vvfy)이 인가된 뒤, 에러율 판단 로직(524)은 각 메모리 영역들(REGION_1~REGION_m) 내에서 검증 전압(Vvfy)이 인가된 워드라인에 연결된 메모리 셀들 중 오프 셀들의 개수(OFF_COUNT)를 카운트할 수 있다. 예를 들어, 제1 메모리 영역(REGION_1) 내에서 검증 전압(Vvfy)이 인가된 워드라인에 연결된 메모리 셀들 중 오프 셀들의 개수(OFF_COUNT)는 제1 개수(N_1)일 수 있다. 마찬가지로, 제m-2 내지 제m 메모리 영역(REGION_m-2~REGION_m) 각각 내에서 검증 전압(Vvfy)이 인가된 워드라인에 연결된 메모리 셀들 중 오프 셀들의 개수(OFF_COUNT)는 각각 제m-2 개수(N_m-2) 내지 제m 개수(N_m)일 수 있다. 또한 예를 들어, 제1 개수(N_1)에서 제m 개수(N_m)로 갈수록 그 개수는 점점 커질 수 있다.
소거 수행 시간 제어 로직(525)은 에러율 판단 로직(524)으로부터 에러율(ERROR_RATE)을 수신할 수 있고, 수신된 에러율(ERROR_RATE)을 기초로 제2 소거 구간에서 각 메모리 영역들의 메모리 셀들에 실질적으로 제2 소거 동작이 수행되는 시간을 나타내는 유효 소거 수행 시간을 제어할 수 있다. 에러율(ERROR_RATE)은 오프 셀들의 개수(OFF_COUNT)에 관한 정보를 포함할 수 있다. 소거 수행 시간 제어 로직(525)은 에러율(ERROR_RATE)이 높을수록 해당 메모리 영역의 유효 소거 수행 시간을 길게 설정할 수 있으며, 오프 셀들의 개수(OFF_COUNT)가 클수록 해당 메모리 영역의 유효 소거 수행 시간을 길게 결정할 수 있다. 도 6을 함께 참조하면, 소거 수행 시간 제어 로직(525)은 제1 개수(N_1)를 기초로 제1 메모리 영역(REGION_1)의 제2 소거 수행 구간에서 유효 소거 수행 시간을 제1 유효 소거 수행 시간(tVEXE_1)으로 결정할 수 있다. 마찬가지로, 소거 수행 시간 제어 로직(525)은 제m-2 내지 제m 개수(N_m-2~N_m) 각각을 기초로 제m-2 내지 제m 메모리 영역(REGION_m-2~REGION_m)의 제2 소거 수행 구간에서의 유효 소거 수행 시간을 제m-2 내지 제m 유효 소거 수행 시간(tVEXE_m-2~tVEXE_m)으로 결정할 수 있다. 예를 들어, 제1 유효 소거 수행 시간(tVEXE_1)에서 제m 유효 소거 수행 시간(tVEXE_m)으로 갈수록 유효 소거 수행 시간의 값은 점점 커질 수 있다.
소거 컨트롤러(520)가 제1 소거 동작 이후 검증 동작을 통해 메모리 영역 별로 소거 동작 속도를 판별한 뒤, 판별된 소거 동작 속도를 기초로 제2 소거 수행 구간에서의 유효 소거 수행 시간을 제어함으로써 소거된 메모리 셀들의 문턱 전압 산포의 폭을 좁게 형성할 수 있고, 깊은 소거(deep erase)를 방지할 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 메모리 블록 검증 방법 순서도를 나타낸다. 도 8은 도 7을 함께 참조하여 설명될 수 있다.
소거 컨트롤러(520) 내의 속도 체크 로직(522)에 포함된 검증 전압 제어 로직(523)은 각각의 메모리 영역들에 연결된 워드라인들 중 적어도 하나에 검증 전압이 인가되도록 제어할 수 있다(S142). 상기 검증 전압은 모든 메모리 영역들에 대해 동일한 값일 수도 있고, 각각의 메모리 영역들 별로 상이한 값일 수도 있으며, 일부 메모리 영역들에 대해서는 동일하고 일부 메모리 영역들에 대해서는 상이한 값일 수도 있다.
소거 컨트롤러(520) 내의 속도 체크 로직(522)에 포함된 에러율 판단 로직(524)은 검증 전압이 인가된 워드라인들에 연결된 메모리 셀들의 에러율을 판단할 수 있다(S144). 예를 들어, 에러율 판단 로직(524)은 검증 전압이 인가된 워드라인들에 연결된 메모리 셀들 중 오프 셀들의 개수(OFF_COUNT)를 카운트할 수 있다. 에러율 판단 로직(524)은 에러율(ERROR_RATE)을 소거 수행 시간 제어 로직(525)에 제공할 수 있다. 예를 들어, 에러율 판단 로직(524)은 오프 셀들의 개수(OFF_COUNT)를 소거 수행 시간 제어 로직(525)에 제공할 수 있다.설명의 편의상, 이하에서 에러율 판단 로직(524)은 검증 전압이 인가된 워드라인들에 연결된 메모리 셀들 중 오플 셀들의 개수(OFF_COUNT)를 카운트하고, 오프 셀들의 개수(OFF_COUNT)를 소거 수행 시간 제어 로직(525)에 제공하는 것으로 설명될 것이다. 하지만, 에러율(ERROR_RATE)이 오프 셀들의 개수(OFF_COUNT)에 제한되는 것으로 해석되어서는 안되며, 에러율(ERROR_RATE)은 검증 전압이 인가된 후 검증에 통과하지 못하는 셀들에 관한 다양한 형태의 정보를 나타낼 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 메모리 영역(REGION_k)을 나타낸다. 메모리 영역(REGION_k)은 복수의 워드라인들(WL_l~WL_l+3)에 연결된 메모리 셀들을 포함할 수 있다. 도 9가 메모리 영역(REGION_k)이 4개의 워드라인에 연결된 메모리 셀들을 포함하는 것으로 도시하지만, 그 개수가 이에 제한되는 것은 아니다. 도 8을 함께 참조하면, 메모리 블록의 검증 방법은 각각의 메모리 영역들에 연결된 워드라인들 중 적어도 하나에 검증 전압을 인가하는 단계(S142)를 포함할 수 있다. 이는 메모리 블록을 메모리 영역 별로 소거 동작 속도를 판별하기 위함이다. 메모리 영역(REGION_k)의 소거 동작 속도를 판별하기 위해, 메모리 영역(REGION_k)에 연결된 복수의 워드라인들(WL_l~WL_l+3) 모두에 검증 전압(Vvfy)을 인가하여, 오프된 셀들의 개수를 카운트 할 수 있다. 하지만 이에 제한되는 것은 아니며, 예를 들어, 메모리 영역(REGION_k)에 연결된 워드라인들(WL_l~WL_l+3) 중 선택된 하나의 대표 워드라인(WL_l)에만 검증 전압(Vvfy)이 인가될 수 있다. 이후, 제어 로직은 대표 워드라인(WL_l)에 연결된 메모리 셀들 중 오프 셀들의 개수를 카운트 할 수 있다. 대표 워드라인의 선택이 이에 제한되는 것은 아니며, 예를 들어, 워드라인(WL_l+1), 워드라인(WL_l+2) 및 워드라인(WL_l+3) 중 하나의 워드라인에만 검증 전압(Vvfy)이 인가될 수 있으며, 워드라인들(WL_l~WL_l+3) 중 두 개 이상의 워드라인에 검증 전압(Vvfy)이 인가될 수 있다.
메모리 영역(REGION_k)에 연결된 모든 워드라인들(WL_l~WL_l+3)에 검증 전압(Vvfy)을 인가하는 대신, 선택된 대표 워드라인(WL_l)에 검증 전압(Vvfy)을 인가함으로써 메모리 영역(REGION_k)의 소거 속도를 판별하는 데 소요되는 시간을 줄일 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 메모리 영역 별 제1 소거 동작 이후의 문턱 전압 산포를 나타낸다. 도 6은 메모리 블록이 3차원 구조인 것을 도시하지만 이는 설명을 위한 예시일 뿐 이에 제한되는 것은 아니다. 메모리 블록은 복수의 메모리 영역들(REGION_1~REGION_m)로 구분될 수 있다.
제1 소거 구간에서, 메모리 블록에 제1 소거 시간 동안 제1 소거 동작이 수행될 수 있다. 메모리 셀 및 메모리 블록의 위치 및/또는 메모리 셀 및 메모리 블록의 물리적 특성으로 인해 각 메모리 셀들이 소거되는 속도가 상이할 수 있다. 예를 들어, 메모리 블록이 3차원 구조를 갖는 경우, 워드라인의 위치가 기판에서 멀어질 수록 채널 홀 사이즈가 커지게 되고, 이로 인해 메모리 셀들이 소거되는 속도가 느릴 수 있다. 예를 들어, 제1 메모리 영역(REGION_1)에서 제m 메모리 영역(REGION_m)으로 갈수록 메모리 셀들이 소거되는 속도가 점점 느려질 수 있다. 따라서 제1 소거 동작 이후, 제m 메모리 영역의 문턱 전압 산포는 제1 메모리 영역의 문턱 전압 산포보다 오른쪽에 위치할 수 있다.
제1 소거 동작 이후, 메모리 블록을 검증하기 위해 각각의 메모리 영역들(REGION_1~REGION_m)에 연결된 워드라인들 중 적어도 하나에 검증 전압들(Vvfy_1~Vvfy_m)이 인가될 수 있다. 검증 전압들(Vvfy_1~Vvfy_m)은 소거 동작 속도, 각각의 메모리 영역들(REGION_1~REGION_m)에 연결된 워드라인의 개수 및 센싱 환경 등에 따라 상이한 값을 갖도록 제어될 수 있다. 예를 들어, 제1 내지 제m 메모리 영역(REGION_1~REGION_m)에 연결된 워드라인에 인가되는 제1 내지 제m 검증 전압(Vvfy_1~Vvfy_m)은 서로 상이할 수 있다. 예를 들어, 메모리 블록이 3차원 구조를 갖는 경우, 기판에 가까운 워드라인에 연결된 메모리 셀들의 문턱 전압 산포는 상대적으로 오른쪽에 위치하는 것이 메모리 장치의 성능에 유리할 수 있다. 따라서 제어 로직은 검증 전압이 제1 검증 전압(Vvfy_1)에서 제m 검증 전압(Vvfy_m)으로 갈수록 그 값이 점점 작은 값을 갖도록 제어할 수 있다.
제어 로직은 제1 내지 제m 검증 전압(Vvfy_1~Vvfy_m)을 제1 내지 제m 메모리 영역(REGION_1~REGION_m)에 연결된 워드라인들 중 적어도 하나에 인가한 뒤, 각각의 검증 전압이 인가된 워드라인들에 연결된 오프 셀들의 개수를 카운트 할 수 있고, 오프 셀들의 개수를 기초로 메모리 영역 별로 제2 소거 수행 구간에서 유효 소거 수행 시간을 제어할 수 있다.
각각의 메모리 영역 별로 인가되는 검증 전압을 달리 제어함으로써 소거 동작이 완료된 뒤 소거된 메모리 셀들의 문턱 전압 산포를 원하는 형태에 가깝게 형성할 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 소거 수행 시간 제어 로직(525)을 나타낸다. 소거 수행 시간 제어 로직(525)에 관한 도 7과 중복되는 설명은 생략한다.
소거 수행 시간 제어 로직(525)은 에러율 판단 로직으로부터 수신한 오프 셀들의 개수(OFF_COUNT)를 기초로 제2 소거 구간에서 유효 소거 수행 시간(tVEXE)을 가변적으로 제어할 수 있다. 이를 위해, 소거 수행 시간 제어 로직(525)은 오프 셀들의 개수(OFF_COUNT)에 대응되는 유효 소거 수행 시간(tVEXE)을 매칭시킨 타이밍 맵핑 테이블(TIMING MAPPING TABLE)을 저장할 수 있다. 예를 들어, 타이밍 맵핑 테이블은 오프 셀들의 개수(OFF_COUNT)의 범위에 대응되는 유효 소거 수행 시간(tVEXE)을 매칭시킨 테이블일 수 있다.
예를 들어, 오프 셀들의 개수(OFF_COUNT)가 1개 이상 제1 기준 개수(N_REF_1) 이하인 경우, 소거 수행 시간 제어 로직(525)은 유효 소거 수행 시간(tVEXE)을 제1 기준 시간(tREF_1)으로 결정할 수 있다. 또한 예를 들어, 오프 셀들의 개수(OFF_COUNT)가 제1 기준 개수(N_REF_1) 초과이고 제2 기준 개수(N_REF_2) 이하인 경우, 소거 수행 시간 제어 로직(525)은 유효 소거 수행 시간(tVEXE)을 제2 기준 시간(tREF_2)으로 결정할 수 있다. 또한 예를 들어, 오프 셀들의 개수(OFF_COUNT)가 제n-1 기준 개수(N_REF_n-1) 초과이고 제n 기준 개수(N_REF_n) 이하인 경우, 소거 수행 시간 제어 로직(525)은 유효 소거 수행 시간(tVEXE)을 제n 기준 시간(tREF_n)으로 결정할 수 있다. 예를 들어, 제1 기준 시간(tREF_1)에서 제n 기준 시간(tREF_n)으로 갈수록 기준 시간의 값은 점점 커질 수 있다.
위와 같이 소거 수행 시간 제어 로직(525)이 오프 셀들의 개수(OFF_COUNT)에 따라 제2 소거 구간에서 유효 소거 수행 시간(tVEXE)을 상이하게 결정함으로써 소거된 메모리 셀들의 문턱 전압 산포의 폭을 좁게 형성할 수 있고, 깊은 소거(deep erase)를 방지할 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 시간에 따른 기판 및 워드라인들의 전압을 나타낸다. 특히, 도 12는 제2 소거 구간에서 시간에 따른 기판 및 워드라인들의 전압을 나타낸다. 제2 소거 구간은 기판(SUB)의 전압이 기판 소거 전압(Vers)으로 디벨롭 되는 제2 디벨롭 구간 및 소거 동작이 수행되는 제2 소거 수행 구간을 포함할 수 있다. 제2 소거 구간에 소요되는 시간을 제2 소거 시간(tERS_2)이라 할 수 있고, 제2 디벨롭 구간에 소요되는 시간을 제2 디벨롭 시간(tDEV_2)이라 할 수 있고, 제2 소거 수행 구간에 소요되는 시간을 제2 소거 수행 시간(tEXE_2)이라 칭할 수 있다. 제2 소거 수행 구간은 워드라인 별로 실질적으로 소거 동작이 수행되는 유효 소거 수행 구간 및 실질적으로 소거 동작이 수행되지 않는 유효 인히빗 구간을 포함할 수 있다. 유효 소거 수행 구간에 소요되는 시간을 유효 소거 수행 시간이라 칭할 수 있으며, 유효 인히빗 구간에 소요되는 시간을 유효 인히빗 시간이라 칭할 수 있다.
도 12는 도 6을 함께 참조하여 설명될 수 있다. 제1 소거 동작 이후, 각 메모리 영역들(REGION_1~REGION_m)에 연결된 워드라인들 중 적어도 하나에 검증 전압(Vvfy)이 인가될 수 있고, 이 때 제어 로직은 검증 전압(Vvfy)이 인가된 워드라인들에 연결된 메모리 셀들 중 오프 셀들의 개수를 카운트 할 수 있다. 오프 셀들의 개수를 기초로 제2 소거 수행 구간에서의 유효 소거 수행 시간을 결정할 수 있다. 예를 들어, 제어 로직은 제1 메모리 영역(REGION_1)의 유효 소거 수행 시간을 제1 유효 소거 수행 시간(tVEXE_1)으로 결정할 수 있고, 제m 메모리 영역(REGION_m)의 유효 소거 수행 시간을 제m 수행 시간(tEXE_m)으로 결정할 수 있다. 이 때, 제어 로직은 제1 유효 소거 수행 시간(tVEXE_1) 내지 제m 유효 소거 수행 시간(tVEXE_m) 중 최대값 이상의 값을 제2 소거 수행 시간(tEXE_2)으로 결정할 수 있다. 예를 들어, 제어 로직은 제1 유효 소거 수행 시간(tVEXE_1) 내지 제m 유효 소거 수행 시간(tVEXE_m) 중 최대값을 제2 소거 수행 시간(tEXE_2)으로 결정할 수 있다. 예를 들어, 제어 로직은 제m 유효 소거 수행 시간(tVEXE_m)을 제2 소거 수행 시간(tEXE_2)으로 결정할 수 있다. 제어 로직은 제2 소거 수행 구간에서, 각 메모리 영역 별로 결정된 유효 소거 수행 시간 동안 워드라인들에 워드라인 소거 전압(Vwe)이 인가되고, 제2 소거 수행 시간(tEXE_2)에서 유효 소거 수행 시간을 감산한 시간 동안 워드라인들에 소거 인히빗 전압(Vei)이 인가되도록 제어할 수 있다. 제2 소거 수행 시간(tEXE_2)에서 유효 소거 수행 시간을 감산한 시간을 유효 인히빗 시간이라 칭할 수 있다.
예를 들어, 제2 소거 수행 구간에서, 제1 메모리 영역(REGION_1)에 연결된 워드라인들에는 제1 유효 소거 수행 시간(tVEXE_1) 동안 워드라인 소거 전압(Vwe)이 인가될 수 있고, 제1 유효 인히빗 시간(tVINH_1) 동안 소거 인히빗 전압(Vei)이 인가될 수 있다. 워드라인 소거 전압(Vwe)은 접지 전압이거나 접지 전압과 미세한 차이가 나는 전압 값일 수 있고, 소거 인히빗 전압(Vei)은 수 V의 전압 값일 수 있지만 이에 제한되지는 않는다. 따라서, 제1 메모리 영역(REGION_1)에 포함된 메모리 셀들은 실질적으로 제1 유효 소거 수행 시간(tVEXE_1) 동안 제2 소거 동작이 수행될 수 있다. 제1 유효 인히빗 시간(tVINH_1)은 제2 소거 수행 시간(tEXE_2)에서 제1 유효 소거 수행 시간(tVEXE_1)을 감산한 시간일 수 있다.
또한 예를 들어, 제2 소거 수행 구간에서, 제m-1 메모리 영역(REGION_m-1)에 연결된 워드라인들에는 제m-1 유효 소거 수행 시간(tVEXE_m-1) 동안 워드라인 소거 전압(Vwe)이 인가될 수 있고, 제m-1 유효 인히빗 시간(tVINH_m-1) 동안 소거 인히빗 전압(Vei)이 인가될 수 있다. 따라서, 제m-1 메모리 영역(REGION_m-1)에 포함된 메모리 셀들은 실질적으로 제m-1 유효 소거 수행 시간(tVEXE_m-1) 동안 제2 소거 동작이 수행될 수 있다. 제m-1 유효 인히빗 시간(tVINH_m-1)은 제2 소거 수행 시간(tEXE_2)에서 제m-1 유효 소거 수행 시간(tVEXE_m-1)을 감산한 시간일 수 있다.
또한 예를 들어, 제2 소거 수행 구간에서, 제m 메모리 영역(REGION_m)에 연결된 워드라인들에는 제m 유효 소거 수행 시간(tVEXE_m) 동안 워드라인 소거 전압(Vwe)이 인가될 수 있다. 따라서, 제m 메모리 영역(REGION_m)에 포함된 메모리 셀들은 실질적으로 제m 유효 소거 수행 시간(tVEXE_m) 동안 제2 소거 동작이 수행될 수 있다.
위와 같이 메모리 영역 별로 실질적으로 제2 소거 동작이 수행되는 시간을 상이하게 제어함으로써 소거 동작이 완료된 뒤 소거된 셀들의 문턱 전압 산포를 좁게 형성할 수 있고, 깊은 소거(deep erase)를 방지할 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 시간에 따른 기판 및 워드라인들의 전압을 나타낸다. 특히, 도 13은 제2 소거 구간에서 시간에 따른 기판 및 워드라인들의 전압을 나타낸다. 제2 소거 구간은 기판(SUB)의 전압이 기판 소거 전압(Vers)으로 디벨롭 되는 제2 디벨롭 구간 및 실질적으로 소거 동작이 수행되는 제2 소거 수행 구간을 포함할 수 있다. 제2 소거 구간에 소요되는 시간을 제2 소거 시간(tERS_2)이라 할 수 있고, 제2 디벨롭 구간에 소요되는 시간을 제2 디벨롭 시간(tDEV_2)이라 할 수 있고, 제2 소거 수행 구간에 소요되는 시간을 제2 소거 수행 시간(tEXE_2)이라 칭할 수 있다.
기판(SUB)과 워드라인들에 인가되는 전압의 양상은 도 12와 유사하지만, 도 13에 개시된 예시적 실시예에서는, 제2 소거 수행 구간 중 유효 소거 수행 시간 동안 메모리 영역 별로 워드라인에 상이한 전압을 인가할 수 있다. 예를 들어, 제2 소거 수행 구간에서, 제1 메모리 영역(REGION_1)에 연결된 워드라인들에는 제1 유효 소거 수행 시간(tVEXE_1) 동안 워드라인 소거 전압(Vwe)보다 큰 제1 전압(V_1)이 인가될 수 있고, 제1 유효 인히빗 시간(tVINH_1) 동안 소거 인히빗 전압(Vei)이 인가될 수 있다. 또한 예를 들어, 제2 소거 수행 구간에서, 제m-2 메모리 영역(REGION_m-2)에 연결된 워드라인들에는 제m-2 유효 소거 수행 시간(tVEXE_m-2) 동안 워드라인 소거 전압(Vwe)보다 큰 제 m-2 전압(V_m-2)이 인가될 수 있다. 제1 전압(V_1) 내지 제m-2 전압(V_m-2)은 모두 같은 값일 수 있으며, 서로 상이한 값일 수 있다. 예를 들어, 제1 전압(V_1)에서 제m-2 전압(V_m-2)으로 갈수록 그 값은 더 작아질 수 있다. 제 m-1 메모리 영역(REGION_m-1)에 연결된 워드라인들에는 제m-1 유효 소거 수행 시간(tVEXE_m-1) 동안 워드라인 소거 전압(Vwe)이 인가되는 것으로 도시되었지만, 이에 제한되지 않으며, 제m-1 유효 소거 수행 시간(tVEXE_m-1) 동안 워드라인 소거 전압(Vwe)보다 큰 제m-1 전압이 인가될 수도 있다. 또한 예를 들어, m보다 작은 임의의 자연수 k에 대해, 제k 내지 제m-1 메모리 영역에 연결된 워드라인들에는 각각 제k 내지 제m-1 유효 소거 수행 시간 동안 워드라인 소거 전압(Vwe)이 인가될 수도 있다.
또한 도 13은, 유효 소거 수행 시간 동안 유효 소거 수행 시간을 달리 제어하는 메모리 영역들(REGION_1~REGION_m) 별로 워드라인에 소거 전압을 상이하게 인가하는 경우를 도시하지만, 워드라인 별로 소거 전압을 상이하게 인가하는 실시예는 이에 한정되지 않는다. 예를 들어, 메모리 블록은 메모리 영역들(REGION_1~REGION_m)과 달리 새로이 정의되는 복수의 소거 메모리 영역들(erasion-purpose memory regions)로 구분될 수 있고, 제2 소거 수행 구간 중 유효 소거 수행 시간 동안 소거 메모리 영역들 별로 워드라인에 상이한 소거 전압이 인가될 수 있다.
도 12와 도 13을 비교하면, 유효 소거 수행 시간 동안 워드라인에 워드라인 소거 전압(Vwe)보다 높은 전압을 인가함으로써 제1 유효 소거 수행 시간(tVEXE_1) 내지 제m 유효 소거 수행 시간(tVEXE_m)의 차이를 줄일 수 있다. 이는 유효 소거 수행 시간 동안 워드라인에 워드라인 소거 전압(Vwe)보다 높은 전압을 인가하면 소거 동작의 속도가 느려질 수 있기 때문이다. 이처럼 제2 소거 수행 구간에서, 각 메모리 영역 별로 유효 소거 수행 시간을 상이하게 제어함과 동시에 워드라인에 인가되는 전압을 함께 가변할 수도 있다.
도 14는 본 개시의 예시적 실시예에 따른 제2 소거 동작의 순서도를 나타낸다. 도 14는 도 12를 함께 참조하여 설명될 수 있다.
제어 로직은 메모리 영들역 별로 결정된 유효 소거 수행 시간들 중 최대값 이상의 값을 제2 소거 수행 시간(tEXE_2)으로 결정할 수 있다(S220). 예를 들어, 제어 로직 내의 소거 수행 시간 제어 로직은 메모리 영역 별로 결정된 유효 소거 수행 시간들(tVEXE_1~tVEXE_m) 중 최대값인 제m 유효 소거 수행 시간(tVEXE_m)을 제2 소거 수행 시간(tEXE_2)으로 결정할 수 있다.
제어 로직은 제2 소거 구간에서 기판에 기판 소거 전압(Vers)이 인가되도록 제어할 수 있다(S240). 이 때, 제2 소거 구간은 기판의 전압이 기판 소거 전압(Vers)으로 디벨롭 되는 제2 디벨롭 구간 및 기판에 기판 소거 전압(Vers)이 인가되는 제2 소거 수행 구간을 포함할 수 있다.
제어 로직은 제2 소거 수행 구간에서, 메모리 영역 각각에 연결된 워드라인들에 유효 소거 수행 시간 동안 워드라인 소거 전압(Vwe)이 인가되도록 제어할 수 있다(S260). 예를 들어, 제1 내지 제m 메모리 영역(REGION_1~REGION_m) 각각에 연결된 워드라인들에 제1 내지 제m 유효 소거 수행 시간(tVEXE_1~tVEXE_m) 동안 워드라인 소거 전압(Vwe)이 인가되도록 제어할 수 있다.
제어 로직은 제2 소거 수행 구간에서, 메모리 영역 각각에 연결된 워드라인들에 제2 소거 수행 시간(tEXE_2)에서 유효 소거 수행 시간을 제외한 나머지 시간 동안 소거 인히빗 전압(Vei)이 인가되도록 제어할 수 있다(S280). 예를 들어, 제1 내지 제m-1 메모리 영역(REGION_1~REGION_m-1) 각각에 연결된 워드라인들에 제1 내지 제m-1 유효 인히빗 시간(tVINH_1~tVINH_m-1) 동안 소거 인히빗 전압(Vei)이 인가되도록 제어할 수 있다.
도 15는 본 개시의 예시적 실시예에 따른 메모리 영역 별 제1 소거 동작 이후의 문턱 전압 산포를 나타낸다. 메모리 블록은 복수의 메모리 영역들(REGION_1~REGION_m)로 구분될 수 있다. 메모리 영역, 검증 전압(Vvfy)의 인가, 오프 셀들의 개수 카운트 및 유효 소거 수행 시간에 관한 도 6과 중복되는 설명은 생략한다.
도 15는 제1 소거 동작 이후, 메모리 영역에 대한 검증 결과에 따라 제1 내지 제k 메모리 영역(REGION_1~REGION_k)이 소거 패스(erase pass)되는 경우를 도시한다. 예를 들어, 제1 소거 구간 이후 제1 내지 제k 메모리 영역(REGION_1~REGION_k)의 문턱 전압 산포는 검증 전압(Vvfy)보다 왼쪽에 위치할 수 있다. 이 때, 제1 내지 제k 메모리 영역(REGION_1~REGION_k)에 연결된 메모리 셀들에 대해서는 추가적인 소거 동작이 수행될 필요가 없을 수 있다. 따라서 제1 내지 제k 유효 소거 수행 시간은 '0'으로 결정될 수 있고, 제2 소거 수행 구간에서 제1 내지 제k 메모리 영역(REGION_1~REGION_k)에 연결된 메모리 셀들에 대해서는 실질적으로 제2 소거 동작이 수행되지 않을 수 있다.
소거 패스되지 않은 제k+1 내지 제m 메모리 영역(REGION_k+1~REGION_m)에 관해서는, 검증 전압(Vvfy)이 인가된 후 오프 셀들의 개수(N_1~N_m)를 기초로 실질적으로 제2 소거 동작이 수행되는 시간인 유효 소거 수행 시간들(tVEXE_k+1~tEXE_m)이 결정될 수 있다. 이 때, 제k+1 유효 소거 수행 시간(tVEXE_k+1)에서 제m 유효 소거 수행 시간(tVEXE_m)으로 갈수록 유효 소거 수행 시간은 점점 길어질 수 있다. 이 경우, 각 메모리 영역에 연결된 워드라인들의 전압 제어 방식은 이하의 도 16을 참조해 설명된다.
도 16은 본 개시의 예시적 실시예에 따른 시간에 따른 기판 및 워드라인들의 전압을 나타낸다. 특히, 도 16은 도 15의 경우에 따른 그래프를 나타낸다. 제2 소거 구간, 기판에 인가되는 전압 및 워드라인들에 인가되는 전압에 관한 도 12와 중복되는 설명은 생략한다.
제어 로직은 결정된 유효 소거 수행 시간들 중 최대값 이상의 값을 제2 소거 수행 시간(tEXE_2)으로 결정할 수 있고, 예를 들어, 유효 소거 수행 시간들 중 최대값인 제m 유효 소거 수행 시간(tVEXE_m)을 제2 소거 수행 시간(tEXE_2)으로 결정할 수 있다. 제k+1 내지 제m-1 메모리 영역(REGION_k+1~REGION_m-1)에 연결된 워드라인들에는 각각 제k+1 내지 제m-1 유효 소거 수행 시간(tVEXE_k+1~tVEXE_m-1) 동안 워드라인 소거 전압(Vwe)이 인가될 수 있고, 제k+1 내지 제m-1 유효 인히빗 시간(tVINH_k+1~tVINH_m-1) 동안 소거 인히빗 전압(Vei)이 인가될 수 있다.
또한 예를 들어, 제1 내지 제k 메모리 영역들(REGION_1~k)에 포함된 워드라인들에는 제2 소거 수행 구간 내내, 제2 소거 수행 시간(tEXE_2) 동안 소거 인히빗 전압(Vei)이 인가될 수 있다. 따라서, 제1 내지 제k 메모리 영역들(REGION_1~k)에 포함된 메모리 셀들에는 실질적으로 제2 소거 동작이 수행되지 않을 수 있다.
도 17은 본 개시의 예시적 실시예에 따른 메모리 장치의 소거 방법 순서도를 나타낸다. 특히, 도 17은 제2 소거 동작 이후에도 소거 패스가 일어나지 않는 경우를 포함하는 메모리 장치의 소거 방법 순서도를 나타낸다.
메모리 장치는 소거 동작을 수행하려는 메모리 블록에 포함된 메모리 셀들 중 적어도 일부가 소거 패스되지 않도록 제1 소거 시간 동안 제1 소거 동작을 수행할 수 있다(S310). 그 때 식별자(i)는 1로 초기화 될 수 있다.
이후, 메모리 장치는 제i 소거 동작의 속도를 검증할 수 있다(S320). 예를 들어, 메모리 장치는 메모리 블록 내의 메모리 셀들을 복수의 메모리 영역들로 구분한 뒤, 복수의 메모리 영역들 각각에 연결된 워드라인들 중 적어도 하나에 검증 전압을 인가한 뒤, 오프 셀들의 개수를 카운트함으로써 제i 소거 동작의 속도를 판별할 수 있다.
상기 검증의 결과에 따라, 모든 메모리 셀들이 소거 패스가 되었는지 체크할 수 있다(S330). 식별자(i)가 1인 경우에는 메모리 셀들 중 적어도 일부가 소거 패스되지 않도록 제1 소거 동작이 수행되기 때문에 이 단계가 생략될 수 있다. 만약 모든 메모리 셀들이 소거 패스가 되었다면, 메모리 장치의 소거 동작은 종료될 수 있다.
만약 메모리 셀들의 적어도 일부가 소거 패스되지 않았다면, 메모리 장치의 제어 로직은 각각의 메모리 영역 별로 오프 셀들의 개수를 기초로 제i+1 소거 동작이 실질적으로 수행되는 시간을 나타내는 유효 소거 수행 시간을 결정할 수 있고, 결정된 유효 소거 수행 시간을 기초로 제i+1 소거 동작을 수행할 수 있다(S340). 제i+1 소거 동작을 수행한 뒤, 식별자(i)를 1만큼 증가시킬 수 있다(S350). 이후 증가된 식별자(i)에 대해, 제i 소거 동작의 속도를 판별하는 단계(S320)가 진행될 수 있다. 제1 소거 동작 이후, 제i 소거 동작의 속도를 판별하는 단계(S320) 및 제i+1 소거 동작을 수행하는 단계(S340)를 하나의 검증-소거 루프라 칭할 수 있다. 즉, 메모리 장치의 소거 방법은 모든 메모리 셀들이 소거 패스 될 때까지 N번(N은 1 이상의 자연수)의 검증-소거 루프를 포함할 수 있고, 결과적으로 N+1번의 소거 동작들을 포함할 수 있다.
이와 같이, 제i+1 소거 동작을 수행하기에 앞서, 제i 소거 동작의 속도에 대한 판별을 하고, 검증 결과에 따라 제i+1 소거 동작이 실질적으로 수행되는 유효 소거 수행 시간을 제어함으로써 소거된 메모리 셀들의 문턱 전압 산포의 폭을 좁게 형성할 수 있고, 깊은 소거(deep erase)를 방지할 수 있다.
도 18은 본 개시의 예시적 실시예에 따른 메모리 시스템(40)을 나타낸다. 메모리 시스템(40)은 메모리 장치(20) 및 메모리 컨트롤러(30)를 포함할 수 있다.
메모리 장치(20)는 메모리 셀 어레이(100) 및 제어 로직(500)을 포함할 수 있다. 메모리 셀 어레이(100) 및 제어 로직(500)에 관한 도 1과 중복되는 설명은 생략한다.
메모리 컨트롤러(30)는 호스트(HOST)의 요청에 응답하여 메모리 장치(20)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(30)는 호스트(HOST)로부터의 독출/기입 요청에 응답하여 메모리 장치(20)에 저장된 데이터(DATA)를 독출하거나 메모리 장치(20)에 데이터(DATA)를 기입하도록 메모리 장치(20)를 제어할 수 있다. 또한 예를 들어, 메모리 컨트롤러(30)는 호스트(HOST)로부터의 소거 요청에 응답하여 메모리 장치(20)에 저장된 데이터(DATA)를 메모리 블록 단위로 소거할 수 있다. 메모리 컨트롤러(30)는 메모리 장치(20)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(20)에 대한 기입, 독출 및 소거 동작을 제어할 수 있다.
본 개시의 예시적 실시예에 따른 소거 컨트롤러(900)를 포함할 수 있다. 소거 컨트롤러(900)는 메모리 장치(20)의 제어 로직(500)이 소거 동작을 수행하도록 제어 신호(CTRL)를 생성할 수 있다. 예를 들어, 소거 컨트롤러(900)는 메모리 장치(20)가 소거 동작을 수행할 때, 메모리 블록의 적어도 일부가 소거 패스되지 않도록 제1 소거 동작을 수행하도록 제어할 수 있다. 또한, 소거 컨트롤러(900)는 메모리 장치(20)의 제1 소거 동작 이후, 메모리 블록을 복수의 메모리 영역들로 구분할 수 있고, 복수의 메모리 영역들 각각에 연결된 워드라인들 중 적어도 하나에 검증 전압을 인가하도록 메모리 장치(20)를 제어할 수 있다. 소거 컨트롤러(900)는 검증 전압 이후 오프된 셀들의 개수 정보를 메모리 장치(20)로부터 수신할 수 있고, 오프된 셀들의 개수를 기초로 메모리 영역들 별로 제2 소거 동작이 실질적으로 수행되는 시간인 유효 소거 수행 시간을 상이하게 제어할 수 있다. 유효 소거 수행 시간을 상이하게 제어하는 방법은, 메모리 장치(20)에 송신하는 커맨드(CMD) 신호 중 소거 커맨드 신호를 유효 소거 수행 시간에 따라 상이하게 송신하는 방법을 포함할 수 있다. 즉, 소거 컨트롤러(900)는 도 1 내지 도 17을 참조해 설명된 제어 로직의 소거 컨트롤러과 실질적으로 동일한 제어 동작을 수행한다고 할 수 있다.
메모리 컨트롤러(30)가 제1 소거 동작 이후의 검증 결과를 기초로 제2 소거 동작이 실질적으로 수행되는 시간인 유효 소거 수행 시간을 제어함으로써 소거 동작이 완료된 뒤 소거된 메모리 셀들의 문턱 전압 산포의 폭을 좁게 형성할 수 있고, 깊은 소거(deep erase)를 방지할 수 있다.
도 19는 본 개시의 예시적 실시예에 따른 SSD 시스템(1000)을 나타낸다.
SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터(signal connector)를 통해 호스트(1100)와 신호를 주고 받을 수 있으며, 전원 커넥터(power connector)를 통해 전원을 입력 받을 수 있다. SSD(1200)는 SSD 컨트롤러(1110), 보조 전원 장치(1220) 및 복수의 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 이 때, SSD(1200)는 도 1 내지 도 19에 도시된 실시예들을 이용하여 구현될 수 있다.
구체적으로 도 1 내지 도 18에 도시된 실시예들에 따라, SSD(1200)에 포함된 복수의 메모리 장치들(1230, 1240, 1250) 각각은 메모리 블록 단위로 소거 동작을 수행 할 때, 메모리 블록의 적어도 일부가 소거 패스되지 않도록 제1 소거 시간 동안 제1 소거 동작을 수행하고, 제1 소거 동작 이후 메모리 블록을 복수의 메모리 영역들로 구분하고 메모리 영역 별로 소거 동작 속도를 판별하여, 판별된 소거 동작 속도를 기초로 제2 소거 동작이 실질적으로 수행되는 유효 소거 수행 시간을 가변적으로 제어할 수 있다. 또한 도 19에 도시된 실시예들에 따라, SSD(1200)에 포함된 SSD 컨트롤러(1110)는 복수의 메모리 장치들(1230, 1240, 1250)이 소거 동작을 수행할 때, 제1 소거 동작 이후 제1 소거 동작의 속도를 메모리 영역 별로 판별할 수 있고, 검증 결과를 기초로 제2 소거 동작이 실질적으로 수행되는 유효 소거 수행 시간을 메모리 영역 별로 달리 제어할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 메모리 장치의 소거 방법에 있어서,
    제1 소거 구간에서, 메모리 블록에 포함되고 복수의 워드라인들에 각각 연결된 메모리 셀들 중 적어도 하나가 소거 패스되지 않도록 상기 복수의 워드라인들에 각각 연결된 상기 메모리 셀들에 제1 소거 동작을 수행하는 단계;
    상기 제1 소거 구간 이후 상기 복수의 워드라인들 중 적어도 하나에 검증 전압을 인가하여 소거 동작 속도를 판별하고, 상기 판별된 소거 동작 속도에 따라 워드라인 별로 유효 소거 수행 시간들을 결정하는 단계; 및
    제2 소거 구간에서, 상기 결정된 유효 소거 수행 시간들을 기반으로 상기 복수의 워드라인들 각각에 연결된 상기 메모리 셀들에 제2 소거 동작을 수행하는 단계를 포함하는 메모리 장치의 소거 방법.
  2. 제1항에 있어서,
    상기 메모리 블록은 상기 복수의 워드라인들 중 하나 이상의 워드라인에 연결된 메모리 셀들을 포함하는 복수의 메모리 영역들을 포함하고,
    상기 유효 소거 수행 시간들을 결정하는 단계는,
    상기 복수의 메모리 영역들 별로 상기 유효 소거 수행 시간들을 결정하는 것을 특징으로 하는 메모리 장치의 소거 방법.
  3. 제2항에 있어서,
    상기 복수의 메모리 영역들 중 적어도 일부는 서로 상이한 개수의 워드라인들에 연결된 메모리 셀들을 포함하는 것을 특징으로 하는 메모리 장치의 소거 방법.
  4. 제2항에 있어서,상기 유효 소거 수행 시간들을 결정하는 단계는,
    상기 복수의 메모리 영역들 별로 상기 검증 전압을 달리 인가하는 것을 특징으로 하는 메모리 장치의 소거 방법.
  5. 제2항에 있어서,
    상기 유효 소거 수행 시간들을 결정하는 단계는,
    상기 복수의 메모리 영역들 각각에 연결된 워드라인들 중 적어도 하나의 대표 워드라인에 상기 검증 전압을 인가하는 것을 특징으로 하는 메모리 장치의 소거 방법.
  6. 제2항에 있어서,
    상기 제2 소거 동작을 수행하는 단계는,
    상기 복수의 메모리 영역들 각각에 대해 결정된 상기 유효 소거 수행 시간들 중 최대값 이상의 값을 상기 제2 소거 구간 내의 제2 소거 수행 시간으로 결정하는 것을 특징으로 하고,
    상기 제2 소거 동작을 수행하는 단계는,
    상기 메모리 장치의 기판에 기판 소거 전압이 인가된 뒤, 상기 복수의 메모리 영역들 각각에 연결된 워드라인들에 상기 결정된 유효 소거 수행 시간들 동안 워드라인 소거 전압을 인가하는 단계; 및
    상기 복수의 메모리 영역들 각각에 연결된 상기 워드라인들에 상기 결정된 제2 소거 수행 시간에서 상기 결정된 유효 소거 수행 시간들을 감산한 시간 동안 소거 인히빗 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 소거 방법.
  7. 제1항에 있어서,
    상기 유효 소거 수행 시간들을 결정하는 단계는,
    상기 복수의 메모리 영역들 각각에 연결된 워드라인들 중 적어도 하나에 상기 검증 전압을 인가하는 단계; 및
    상기 검증 전압이 인가된 워드라인들에 연결된 메모리 셀들의 에러율(error rate)을 판단하고, 상기 에러율을 기반으로 상기 유효 소거 수행 시간들을 결정하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 소거 방법.
  8. 제7항에 있어서,
    상기 유효 소거 수행 시간들을 결정하는 단계는,
    상기 에러율이 클수록, 상기 검증 전압이 인가된 상기 워드라인들에 연결된 상기 메모리 셀들의 상기 유효 소거 수행 시간을 더 길게 결정하는 것을 특징으로 하는 메모리 장치의 소거 방법.
  9. 워드라인들에 각각 연결된 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    상기 워드라인들에 각각 연결된 상기 메모리 셀들 중 적어도 일부가 소거 패스되지 않도록 제1 소거 동작을 수행한 뒤, 상기 워드라인들 중 적어도 일부에 검증 전압이 인가되도록 제어하고, 제2 소거 구간에서, 상기 검증 전압이 인가된 뒤 상기 검증 전압이 인가된 워드라인들 각각에 연결된 메모리 셀들의 에러율을 기초로 실질적으로 제2 소거 동작이 수행되는 시간인 유효 소거 수행 시간을 기반으로 워드라인 별로 제어하는 제어 로직을 포함하는 메모리 장치.
  10. 제9항에 있어서,
    상기 에러율은 상기 검증전압이 인가된 워드라인들 각각에 연결된 오프 셀의 개수를 포함하고,
    상기 제어 로직은,
    상기 워드라인들을 상기 워드라인들 중 적어도 하나의 워드라인을 포함하는 복수의 메모리 영역들로 구분하고, 상기 복수의 메모리 영역들 각각에 포함된 적어도 하나의 워드라인에 상기 검증 전압을 인가하여, 상기 복수의 메모리 영역들 각각에 포함된 오프 셀의 개수가 많을수록 상기 유효 소거 수행 시간을 길게 제어하는 것을 특징으로 하는 메모리 장치.
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E90F Notification of reason for final refusal
AMND Amendment
X601 Decision of rejection after re-examination