CN109872761B - 用于提高数据可靠性的非易失性存储器件及其操作方法 - Google Patents

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Abstract

非易失性存储器件包括多个字线和电压发生器。一些字线对应于劣化区域。电压发生器被配置为产生通过字线提供给多个存储单元的编程电压。由非易失性存储器件实现的控制逻辑被配置为控制字线上的编程操作和擦除操作。劣化区域包括第一组字线和第二组字线。控制逻辑被配置为控制编程序列，使得在编程相邻的第一组字线之后编程第二组字线的每个，并控制分布使得对应于第一组字线的每个的擦除状态的阈值电压电平高于对应于第二组字线的每个的擦除状态的阈值电压电平。

Description

用于提高数据可靠性的非易失性存储器件及其操作方法
相关申请的交叉引用
该申请要求2017年12月5日在韩国知识产权局提交的韩国专利申请No.10-2017-0166196的优先权，其公开内容通过引用整体结合于此。
技术领域
本公开涉及非易失性存储器件。更具体地，本公开涉及用于提高数据可靠性的非易失性存储器件及其操作方法。
背景技术
作为一种类型的半导体存储器件，非易失性存储器件每个包括数个(多个)存储单元，即使在电源关闭和接通时也存储数据。作为非易失性存储器件的示例，可以在便携式电话、数码相机、个人数字助理(PDA)、移动计算机设备、固定计算机设备和其他设备中提供闪存器件。
闪存器件可以每个包括多个块，并且每个块可以包括多个字线。就闪存器件的结构而言，每个块中的字线的特性可以不同。特定区域(例如，劣化区域)中的字线的特性可能比另一区域(例如，正常区域)中的字线的特性更差。需要管理劣化区域以增强闪存器件的数据可靠性。
发明内容
本公开提供了一种非易失性存储器件以及非易失性存储器件的编程方法，其中在劣化区域中具有减小的特性的字线被最小化，从而提高了数据可靠性。
根据本公开的一方面，非易失性存储器件包括存储单元阵列和电压发生器。存储单元阵列包括连接到多个字线的多个存储单元。多个字线中的一些对应于相对于正常区域劣化的劣化区域。电压发生器被配置为产生通过字线提供给存储单元的编程电压。由非易失性存储器件实现的控制逻辑被配置为控制对字线的编程操作和擦除操作。劣化区域包括：第一组字线，其中至少一个第一位的数据被写入每个存储单元中；以及第二组字线，其中至少两个第二位的数据被写入每个存储单元中。至少两个第二位多于至少一个第一位。控制逻辑被配置为控制编程序列，使得在编程相邻的第一组字线之后编程第二组字线的每个，并控制分布使得对应于第一组字线的每个的擦除状态的阈值电压电平高于对应于第二组字线的每个的擦除状态的阈值电压电平。
根据本公开的另一方面，一种存储器件具有存储单元阵列，存储单元阵列包括多个字线和包括一些字线的正常区域和包括其他字线的劣化区域。存储器件的操作方法包括：编程连接到劣化区域的第一组字线的每个存储单元中的至少一个第一位的数据；在完成对第一组字线的编程之后，编程连接到劣化区域的第二组字线的每个存储单元中的至少两个第二位的数据，其中所述至少两个第二位多于至少一个第一位；和在正常区域的字线上执行编程，其中，对应于第一组字线的每个的擦除状态的阈值电压电平高于对应于第二组字线的每个的擦除状态的阈值电压电平。
根据本公开的另一方面，一种存储器件包括存储单元阵列，该存储单元阵列具有包括第一组字线和第二组字线的劣化区域。存储器件的操作方法包括：编程连接到第一组字线的每个存储单元中的至少一个第一位的数据；在完成对第一组字线的编程之后，编程连接到第二组字线的每个存储单元中的至少两个第二位的数据，其中至少两个第二位多于至少一个第一位；使用第一组字线上的第一验证电压执行擦除操作；和使用第二组字线上的第二验证电压执行擦除操作，其中，第一验证电压的电平高于第二验证电压的电平，并且在对第一组字线进行擦除操作之后的阈值电压电平高于对第二组字线进行擦除操作之后的阈值电压电平。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本公开的实施例，其中：
图1是示出根据实施例的存储系统的框图；
图2A和2B是图1的存储器件的实现示例的框图；
图3是示出以三维(3D)结构实现的存储块的等效电路的示例的电路图；
图4是示出根据实施例的存储系统的框图；
图5A和5B是示出在存储单元阵列中发生的劣化区域的示例的图；
图6是表示与多个字线连接的存储单元的编程方法的示例的表；
图7、8A和8B是示出根据示例实施例的存储器件的操作方法的流程图；
图9A和9B是示出根据示例实施例的劣化区域中的字线的编程序列的表；
图10是表示控制劣化区域中的字线的阈值电压分布的示例的曲线图；
图11是示出在图10的第三种情况下控制阈值电压分布的示例的电路图；10；
图12是示出通过图10第三和第四种情况的组合来控制第一组字线的阈值电压分布的示例的曲线图；
图13是示出通过图10的第三种情况控制与第一组字线的擦除状态对应的阈值电压分布的示例的曲线图；
图14A和14B是表示劣化区域的各种变形例和编程序列控制的各种变形例的表；
图15A、15B、16A、16B和16C是表示连接到多个字线的存储单元的编程方法的另一个示例的表；
图17A和17B是表示根据可修改实施例的存储系统和存储系统的操作方法的格；
图18A和18B是示出根据可修改示例实施例的存储器件的图；
图19A、19B、19C和19D是示出根据可修改示例实施例的定义存储器件中的劣化区域的示例的示图；和
图20是示出根据实施例的存储器件应用于固态驱动器(SSD)系统的示例的框图。
具体实施方式
在下文中，将参考附图详细描述实施例。
图1是示出根据实施例的存储系统10的框图。参考图1，存储系统10可以包括存储控制器100和存储设备200。存储设备200可以包括存储单元阵列210、电压发生器220、编程序列控制器231和分布控制器232。
在继续之前，这里的描述可以指代各种控制器。这些控制器中的任何一个可以由执行特定专用软件指令集的处理器实现，例如软件模块。处理器执行指令以控制控制器的操作。多个控制器可以由单个公共处理器和不同的专用软件指令集来定义。本文描述的控制器的任何处理器都是有形的和非暂时的。如本文所用，术语“非暂时性”不应被解释为状态的永恒特征，而是被解释为将持续一段时间的状态的特征。术语“非暂时性”明确地否定了稍纵即逝的特征，例如在任何时间在任何地方仅暂时存在的特定载波或信号的特征或其他形式。处理器是制品和/或机器部件。处理器被配置为执行软件指令以便执行如本文的各种实施例中描述的功能。处理器可以是通用处理器，或者可以是专用集成电路(ASIC)的一部分。处理器还可以是微处理器、微计算机、处理器芯片、控制器、微控制器、数字信号处理器(DSP)、状态机或可编程逻辑设备。处理器也可以是逻辑电路，包括例如现场可编程门阵列(FPGA)的可编程门阵列(PGA)或包括分立门和/或晶体管逻辑的其他类型的电路。处理器可以是中央处理单元(CPU)、图形处理单元(GPU)或两者。另外，本文描述的任何处理器可包括多个处理器、并行处理器或两者。多个处理器可以包括在或耦合到单个设备或多个设备中。可以从计算机可读介质读取指令集。此外，当由处理器执行时，指令可用于执行如本文所述的一个或多个方法和过程。在特定实施例中，指令可在执行期间完全或至少部分地驻留在主存储器、静态存储器和/或处理器内。
在替代实施例中，可以构造专用硬件实现，诸如专用集成电路(ASIC)、可编程逻辑阵列和其他硬件组件，以实现由如本文所述的控制器实现的一个或多个方法。这里描述的一个或多个实施例可以使用两个或更多个特定互连硬件模块或与可以在模块之间和通过模块通信的控制和数据信号相关的设备来实现功能。因此，本公开包含软件、固件和硬件实现。本申请中的任何内容都不应被解释为仅用软件而不是诸如有形非暂时性处理器和/或存储器之类的硬件来实现或实现。
根据实施例，存储器件200可以是或包括非易失性存储器件。在一些实施例中，存储系统10可以用嵌入到电子设备中的内部存储器实现或者作为内部存储器实现。例如，存储系统10可以是嵌入式通用闪存(UFS)存储器件、嵌入式多媒体卡(eMMC)或固态驱动器(SSD)。在一些实施例中，存储系统10可以用外部存储器实现，该外部存储器可拆卸地连接在电子设备上/连接到电子设备。例如，外部存储器可以是UFS存储卡、紧凑型闪存(CF)卡、安全数字(SD)卡、微安全数字(Micro-SD)卡、迷你安全数字(Mini-SD)卡、极端数字(xD)卡或记忆棒。
响应于来自主机HOST的写/读请求，存储控制器100可以控制存储器件200读取存储在存储器件200中的数据或者对存储器件200中的数据进行编程。详细地说，存储控制器100可以向存储器件200提供地址ADDR、命令CMD和控制信号CTRL，从而在存储器件200上控制编程操作、读取操作和擦除操作(存在更多类似这样的操作)。此外，可以在存储控制器100和存储器件200之间发送或接收要编程或读取的数据DATA。
存储单元阵列210可包括多个存储单元。存储单元可以是闪存单元。在下文中，将描述存储单元是NAND快闪存储单元的情况作为实施例的示例。然而，本实施例不限于此，并且在一些实施例中，存储单元可以是电阻性存储单元，诸如电阻性存取存储器(ReRAM)、相变式存取存储器(PRAM)或磁性随机存取存储器(MRAM)。
存储单元阵列210可包括分别连接到多个串选择线与多个位线相交的点的多个单元串(或NAND串)。每个单元串可以包括多个存储单元。而且，每个单元串中包括的存储单元可以串联地布置在串选择晶体管和地选择晶体管之间。串选择晶体管可以连接到位线，并且地选择晶体管可以连接到公共源极线。而且，每个单元串可以从半导体衬底(未示出)的垂直方向(垂直于半导体衬底)延伸。因此，每个单元串可以包括相对于半导体衬底垂直布置的多个存储单元。
为了描述任意单元串作为示例，由于存储单元阵列210的结构，单元串可以具有包括一个或多个字线(或连接到一个或多个字线的存储单元)的劣化区域。劣化区域可能由于各种原因而发生。例如，由于诸如存储器件200的结构或驱动方法的各种原因，一些字线可以对应于劣化区域。字线可以通过处于劣化区域中和/或通过连接到劣化区域中的存储单元而对应于劣化区域。
劣化区域可以包括设置在多个字线的特定位置处的字线。例如，假设串单元的存储单元垂直地设置在半导体衬底上，与半导体衬底相邻设置(或与地选择晶体管相邻设置)的多个字线可以包括在劣化区域中。具体地由于靠近半导体衬底(和/或地选择晶体管)，劣化区域可能会劣化。在这种情况下，当在每个存储单元中编程多个数据位时，连接到包括在劣化区域中的字线的存储单元的分布特性可能较低，这反过来反映了劣化区域的数据可靠性降低，导致存储系统10的整体可靠性降低。
根据示例实施例，在对劣化区域的字线(或连接到字线的存储单元)执行编程时，与正常区域的字线相比，减少了在每个存储单元中编程的数据位的数量，从而提高劣化区域的数据可靠性。也就是说，减少了在劣化区域的存储单元中编程的数据位的数量，以便提高劣化区域的数据可靠性。在这种情况下，如果减少了在劣化区域的所有字线中编程的数据位的数量，则降低了集成度，并且由此，芯片尺寸增加。因此，在一个实施例中，与正常区域相比，可以在劣化区域的一些字线(例如，第一组字线)中编程少量数据位，但是数据位等于数量。可以在劣化区域的一些其他字线(例如，第二组字线)中编程等于在正常区域中编程的数据位的数量的数据位。或者，在可修改的实施例中，不管在正常区域的字线中编程的数据位的数量，在第一组字线的每个中编程的数据位的数量可以小于在劣化区域中的第二组字线的每个中编程的数据位的数量。
根据实施例，可以交替地布置第一组字线和第二组字线。例如，第一组字线可以对应于偶数字线，第二组字线可以对应于奇数字线。或者，第一组字线可以对应于奇数字线，第二组字线可以对应于偶数字线。也就是说，在存储单元阵列210中，第二组的多个字线可以彼此不相邻地设置，并且基于存储系统10的控制，在第一组字线中编程的数据位的数量可以与在第二组字线中编程的数据位的数量不同。
根据实施例，编程序列控制器231可以控制劣化区域中的字线的编程序列。例如，当编程一个字线时，在另一个相邻字线上发生干扰，并且由此，另一个相邻字线的阈值电压分布可以变化。例如，在首先编程第一组字线的情况下，在具有擦除状态的第二组字线上发生干扰，并且由此，第二组字线的阈值电压分布(例如，擦除状态分布)可以变化。特别是，由于劣化区域中的干扰，很可能使编程了相对大量数据位的第二组字线的阈值电压分布特性劣化。
因此，根据示例实施例，可以控制第二组字线中的每个，以便使其在首先编程与其相邻的字线之后被编程。因此，减少了由相邻字线引起的干扰。作为序列控制的示例，编程序列控制器231可以控制编程序列，使得首先对第一组字线执行编程，然后，对第二组字线执行编程。假设第一组字线对应于偶数字线，可以完成所有偶数字线的编程，然后，可以对偶数字线执行编程。
另外，可以不同地控制编程序列。在可修改的实施例中，可以在与其相邻的第一组字线全部被编程之后编程第二组字线的每个。在这种情况下，对第二组字线的干扰最小化，并且第一组字线和第二组字线可以在劣化区域中被交替编程。
第二组字线可以受到基于第一组字线的编程的阈值电压分布的影响。例如，通过对应于擦除状态的阈值电压电平和/或第一组字线的阈值电压窗口可以改变第二组字线的特性(例如，阈值电压分布)的劣化程度。分布控制器232可以执行用于控制第一组字线的阈值电压分布的控制操作。例如，分布控制器232可以控制电压发生器220，其产生施加到诸如编程或擦除的存储操作的各种电压信号，从而控制第一组字线的阈值电压分布。
根据示例实施例，与为了增强数据可靠性而减少在劣化区域的所有字线中编程的数据位的数量的情况相比，增强了数据集成的程度。因此，防止了芯片尺寸的增加。而且，通过控制编程序列和/或分布控制，使劣化区域中实际劣化的字线的数量最小化，从而提高数据可靠性。
图2A和2B是图1的存储器件200的实现示例的框图。
参照图1和2A，存储器件200可以包括存储单元阵列210、电压发生器220、控制逻辑230、行译码器240和页面缓冲器250。尽管图2A中未示出，存储器件200还可以包括与存储器操作相关联的各种元件，例如数据输入/输出(I/O)电路或I/O接口。
存储单元阵列210可以包括多个存储单元，并且可以连接到多个字线WL、多个串选择线SSL、多个地选择线GSL和多个位线BL。存储单元阵列210可以通过字线WL、串选择线SSL和地选择线GSL连接到行译码器240，并且可以通过位线BL连接到页缓冲器250。每个存储单元可以存储一个或多个位。每个存储单元可以对应于多电平单元(MLC)、三电平单元(TLC)或四电平单元(QLC)。
在一个实施例中，存储单元阵列210可以包括二维(2D)存储单元阵列，并且2D存储单元阵列可以包括沿行方向和列方向布置的多个单元串。而且，根据实施例，存储单元阵列210可以包括三维存储单元阵列(3D存储单元阵列)，并且3D存储单元阵列可以包括多个单元串。每个单元串可以包括分别连接到垂直堆叠在半导体衬底上的字线的多个存储单元。这将在下面参考图3进行描述。该至少一个存储单元可以包括电荷陷阱层。美国专利公开号7,679,133、8,553,466、8,654,587和8,559,235以及美国专利申请号2011/0233648公开了包括多电平的3D存储单元阵列的适当元件，其中在多个电平之间共享字线和/或位线。在本说明书中，参考文献可以通过引用并入本文。
控制逻辑230可以实现为电路(一个或多个电路元件)。控制逻辑230还可以实现为处理器和由处理器执行的软件的组合，或者由电路和执行软件的处理器以及由处理器执行的软件的组合实现。
控制逻辑230由存储器件200实现，并可以基于从存储控制器100接收的命令CMD、地址ADDR和控制信号CTRL输出用于在存储单元阵列210中编程数据或从存储单元阵列210读取数据的各种内部控制信号。此外，电压发生器220可以产生在存储器件200中使用的各种电压。例如，电压发生器220可以产生提供给所选字线用于编程操作的编程电压Vpgm和提供给未选择字线的禁止电压Vpass。而且，电压发生器220还可以产生在擦除操作中提供给字线的擦除电压Verase。而且，尽管未在图2A中示出，电压发生器220还可以产生提供给串选择线SSL的串选择电压(未示出)和提供给地选择线GSL的地选择电压(未示出)。
根据实施例，控制逻辑230可以输出电压控制信号CTRL_vol，用于控制由电压发生器220产生的各种电压的电平。而且，在图2A中，根据上述实施例的编程序列控制器231和分布控制器232被示为包括在控制逻辑230中。然而，实施例不限于此，并且在其他实施例中，编程序列控制器231和/或分布控制器232可以在控制逻辑230外部提供。
控制逻辑230可以向行译码器240提供行地址X-ADDR，并且可以向页缓冲器250提供列地址Y-ADDR。在编程操作中，响应于行地址X-ADDR，行译码器240可以将编程电压Vpgm提供给所选存储单元的字线，并且可以将禁止电压Vpass提供给未选择的存储单元的字线。
可以根据控制逻辑230或编程序列控制器231的控制来控制劣化区域中的字线的编程序列。例如，如上所述，劣化区域的字线可以包括：其中编程了相对较少数量的数据位的第一组字线；编程了相对大量数据位的第二组字线。例如，可以交替地布置第一组字线和第二组字线。为了降低第二组字线的阈值电压分布劣化的可能性，可以控制编程序列，使得第一组字线首先被编程，然后，第二组字线被编程。
可以基于控制逻辑230或分布控制器232的控制来控制由电压发生器220生成的电压Vpgm、Vpass和Verase。因此，可以控制劣化区域中的字线的阈值电压分布。例如，如上所述，在劣化区域中，编程数据位的第二组字线的阈值电压分布的劣化可能性高。为了最小化对第二组字线的阈值电压分布的影响，可以控制第一组字线的阈值电压分布。根据实施例，在对第一组字线的编程操作中，可以控制阈值电压分布以最小化阈值电压窗口“ΔVth窗口”，阈值电压窗口“ΔVth窗口”对应于与擦除对应的阈值电压和与最高编程状态对应的阈值电压之间的电压电平差。
此外，可以控制第一组字线的阈值电压分布，以使与第一组字线的擦除状态对应的阈值电压的电平高于与第二组字线的擦除状态的电平相对应的阈值电压的电平。或者，可以控制第一组字线的阈值电压分布，以使与第一组字线的擦除状态对应的阈值电压分布的宽度变窄。通过控制第一组字线的阈值电压分布，降低了第二组字线的阈值电压分布的劣化可能性。
图2B示出了编程序列控制器231的控制操作的示例。例如，在图2B中，示出了TLC编程示例和QLC编程示例。
存储控制器100可以根据TLC方法向存储器件200提供用于编程劣化区域的一些字线的数据和地址，并且根据QLC方法对一些其他字线进行编程。编程序列控制器231可以通过编程顺序控制操作根据上述实施例执行编程。例如，基于地址转换操作，编程序列控制器231可以根据TLC方法对第一组字线进行编程，并且根据QLC方法对第二组字线进行编程。在这种情况下，编程序列控制器231可以在完成第一组字线的编程之后对第二组字线进行编程。
例如，存储控制器100可以顺序地向第一至第六字线WL0至WL5提供编程命令。在这种情况下，可以向一些字线WL0至WL2提供基于TLC的编程命令，并且可以向一些其他字线WL3至WL5提供基于QLC的编程命令。编程序列控制器231可以通过存储控制器100的地址转换操作将表示第二字线WL1的地址转换为表示第三字线WL2的地址。此外，编程序列控制器231可以将表示第三字线WL2的地址转换为表示第五字线WL4的地址。
基于图2B中所示的地址转换操作，可以首先在与偶数字线WL0、WL2和WL4对应的第一组字线中写入基于TLC的数据。随后，可以在与奇数字线WL1、WL3和WL5对应的第二组字线中写入基于QLC的数据。基于这样的操作，第一组字线和第二组字线可以交替地布置在存储单元阵列210的劣化区域中，并且可以首先执行对第一组字线的编程操作。
图3是示出以3D结构实现的存储块的等效电路的示例的电路图。
参见图3，第a个存储块BLKa可包括多个单元串NS11至NS33、多个字线WL1至WL8、多个位线BL1至BL3、多个地选择线GSL1至GSL3、多个串选择线SSL1至SSL3、以及共源极线CSL。这里，根据实施例，可以不同地改变单元串的数量、字线的数量、位线的数量、地选择线的数量和串选择线的数量。
单元串NS11、NS21和NS31可以设置在第一位线BL1和公共源极线CSL之间，单元串NS12、NS22和NS32可以设置在第二位线BL2和公共源极线CSL之间，并且单元串NS13、NS23和NS33可以设置在第三位线BL3和公共源极线CSL之间。单元串的每个(例如，NS11)可以包括串联连接的串选择晶体管SST、多个存储单元MC和地选择晶体管GST。
串选择晶体管SST可以连接到与其对应的串选择线SSL1至SSL3。存储单元MC可以分别连接到与其对应的字线WL1至WL8。地选择晶体管GST可以连接到与其对应的地选择线GSL1到GSL3。串选择晶体管SST可以连接到位线BL1到BL3，并且地选择晶体管GST可以连接到公共源极线CSL。
在本实施例中，具有相同高度的字线(例如，WL1)可以彼此共同连接，具有相同高度的串选择线SSL1至SSL3可以彼此分离，并且具有相同高度的地选择线GSL1至GSL3可以彼此分开。在图3中，三个串选择线SSL1至SSL3被示出为共享位于相同高度的字线，但是本实施例不限于此。例如，两个串选择线可以共享位于相同高度的字线。作为另一示例，四个串选择线可以共享位于相同高度的字线。
在实现根据图3的实施例的具有3D结构的存储块中，可以形成多个柱，并且就制造存储器件的工艺而言，每个柱的直径可以基于其高度而改变。基于存储器件的结构，上述劣化区域可以不同地位于存储器块BLKa中。例如，在每个单元串中，劣化区域可以是包括连接到与地选择晶体管GST相邻的一个或多个字线(或布置在低位置的字线)的存储单元MC的区域。
具有图3中所示的3D结构的存储块仅仅是实现示例，并且可以不同地改变根据实施例的存储块。例如，连接到一个或多个伪单元的伪字线可以进一步包括在存储块中。例如，一个或多个伪字线可以设置在第一字线WL1下面，而且，一个或多个伪字线可以设置在第八字线WL8上。
图4是示出根据实施例的存储系统300的框图。
参见图4，存储系统300可以包括存储控制器310和存储器件320。存储器件320可以包括存储单元阵列321、电压发生器322和分布控制器323。此外，存储控制器310可以包括FTL 311(闪存转换层)，并且FTL 311可以包括地址转换模块311_1。
FTL 311固件可以被加载到存储控制器310中的工作存储器(未示出)中，并且可以在存储器件320上执行各种管理操作。地址转换模块311_1可以响应于来自主机的数据写/读请求，执行将来自主机的逻辑地址转换为要提供给存储器件320的物理地址的操作。
根据图4中所示的实施例，根据上述实施例的编程顺序控制操作可以由存储控制器310执行。例如，根据实施例，存储单元阵列321中的劣化区域的字线可以以改变的顺序编程，并且此时，可以基于FTL 311的地址转换模块311_1的控制来控制劣化区域的字线的编程序列。即，在存储单元阵列321的劣化区域中，可以交替地布置第一组字线和第二组字线，并且基于存储控制器310的控制，可以在编程第一组的所有字线之后编程第二组字线。
存储控制器310的编程顺序控制操作可以与存储器件320的分布控制器323的阈值电压分布控制操作一起执行，以减少劣化区域中的第二组字线的阈值电压分布特性的劣化。
图5A和5B是示出在存储单元阵列中发生的劣化区域的示例的图。
参考图5A的曲线，多个字线具有不同的阈值电压分布特性，并且由于字线在Y轴上具有高值，所以阈值电压分布特性良好。参考图5A，一些字线(例如，位于3D存储单元阵列中的相对低位置的字线)的阈值电压分布特性低，并且例如，假设字线(K个字线)WL0至WL(K-1)中的至少两个字线的阈值电压分布特性低。
参考图5B的单元串，一个单元串NS可以包括连接到串选择线SSL的串选择晶体管SST、连接到一个或多个伪字线DWL的伪单元DMC、连接到多个字线WL0到WL63的存储单元MC、以及连接到地选择线GSL的地选择晶体管GST。串选择晶体管SST可以连接到位线BL，并且地选择晶体管GST可以连接到公共源极线CSL。
在单元串中，一些字线可以包括在劣化区域中。可以不同地设置劣化区域中包括的字线的数量。例如，劣化区域中包括的字线的数量可以是预定数量。或者，可以通过在初始化存储器件时执行的测试来确定字线WL0至WL63的特性(例如，阈值电压分布特性)。因此，可以改变劣化区域中包括的字线的数量和/或位置。
图6是示出用于多个字线的编程方法的示例的表。在图6中，示出了连接到多个串选择线SSL1到SSL4的单元串，并且进一步示出了连接到两个伪字线DUM1和DUM2的每个伪单元的编程状态。而且，在图6中，可以假设第一至第六字线WL0至WL5包括在劣化区域中，但是其他附加字线可以进一步包括在劣化区域中。
参见图6，可以基于各种方法对伪字线DUM1和DUM2进行编程。例如，可以基于SLC方法对位于下部的第一字线DUM1进行编程。而且，可以基于MLC方法对位于上部的第二字线DUM2进行编程。而且，可以基于QLC方法对正常字线进行编程。
在劣化区域中，可以基于TLC方法来编程第一组字线(例如，WL0、WL2和WL4)，可以基于与正常字线相同的QLC方法对第二组字线(例如，WL1、WL3和WL5)进行编程。由于如上所述TLC方法和QLC方法交替地施加到劣化区域中的字线，因此用于劣化区域的编程方法可以被称为TQTQ方法。可以通过上述编程顺序控制操作和分布控制操作来控制劣化区域的字线的编程序列和阈值电压分布。
实施例不限于图6的实施例。例如，可以对用于伪字线DUM1和DUM2的编程方法或用于正常字线的编程方法进行各种修改。此外，可以基于与正常区域的字线的编程方法不同的编程方法来编程劣化区域中的第二组字线。例如，在基于QLC方法编程正常区域的字线的情况下，可以基于TLC方法对劣化区域的第二组字线(例如，WL1，WL3和WL5)来编程，并且可以基于MLC方法对第一组字线(例如，WL0，WL2和WL4)进行编程。在这种情况下，用于劣化区域的编程方法可以被称为MTMT方法。
图7、8A和8B是示出根据示例实施例的存储器件的操作方法的流程图。
参见图7，存储器件可以包括包括多个字线的存储单元阵列，并且一些字线可以对应于劣化区域。劣化区域的字线可以包括其中编程相对少量的数据位的第一组字线以及其中编程相对大量的数据位的第二组字线。
在操作S11中，在对劣化区域的字线执行编程时，可以首先编程连接到第一组字线的存储单元，并且M(其中M是等于或大于1的整数)位的数据可以是在每个存储单元中编程。M位可以被认为是第一位。在完成对第一组字线的编程之后，可以编程连接到第二组字线的存储单元，并且可以在操作S12中在每个存储单元中编程至少两个第二(N)位的数据。至少两个第二(N)位多于至少一个第一(M)位。此外，在完成对劣化区域中的字线上的编程之后，可以在正常区域的其他字线上执行编程。例如，在操作S13中，可以在正常区域中的每个存储单元中编程至少两个第二(N)位的数据。
可以分别控制第一组字线的阈值电压分布和第二组字线的阈值电压分布。在图8A中，与对应于第二组字线的擦除状态的阈值电压分布不同地控制与第一组字线的擦除状态对应的阈值电压分布。
参见图8A，在操作S21中，存储器件可以进入擦除模式，并且在操作S22中，可以确定是否对劣化的字线中第一组字线执行擦除操作。当确定对第二组字线执行擦除操作时(S22＝否)，在操作S23中，可以基于与在正常区域的字线上执行的方法相同的方法来执行擦除操作(例如，正常擦除操作)。
另一方面，当确定对第一组字线执行擦除操作时(S22＝是)，在操作S24中，可以控制提供给第一组字线的验证电压和/或擦除电压中的每一个的电平(例如，擦除字线电压)。通过控制与擦除操作相关的电压电平，可以与对应于第二组字线的擦除状态的阈值电压分布不同地控制与第一组字线的擦除状态对应的阈值电压分布。例如，对应于第一组字线的每个的擦除状态的阈值电压电平可以具有相对大于对应于与第二组字线的每个的擦除状态的阈值电压电平值的值。
在图8B中，示出了狭窄地控制与第一组字线的擦除状态对应的阈值电压分布的宽度的示例。
参见图8B，存储器件可在操作S31中进入编程模式，且可从存储控制器接收写入数据。例如，在操作S32中，一些写数据可以是与擦除状态对应的写数据。对应于第一组字线中的每个的擦除状态的数据可以存储在连接到第一组字线的存储单元中，并且对应于第二组字线中的每个的擦除状态的数据可以存储在连接到第二组字线的存储单元中。如下所述，可以执行编程循环以便存储与第一组字线的每个的擦除状态相对应的数据。另一方面，可以具体地不执行编程循环以便存储与第二组字线的每个的擦除状态相对应的数据。
在操作S33中，可以确定对应于擦除状态的数据是否写入劣化区域的字线中的第一组字线中。例如，当确定对第二组字线执行编程时(S33＝否)，在操作S34中，可以不对存储与擦除状态相对应的数据的存储单元执行编程循环，并且存储对应于擦除状态的数据的存储单元可以具有擦除操作完成之后的阈值电压。另一方面，当确定对第一组字线执行编程时(S33＝是)，可以对存储与擦除状态对应的数据的存储单元执行编程循环。因此，可以在操作S34中存储与擦除状态对应的数据。在这种情况下，存储对应于擦除状态的数据的存储单元的阈值电压分布的宽度在第一组字线中可以比在第二组字线中窄，并且还有，阈值电压电平的值在第一组字线中可以比在第二组字线中大。
图9A和9B是示出根据示例实施例的劣化区域的字线的编程序列的表。在图9A和9B中，可以假设劣化区域包括第一至第七字线WL0至WL6。
参见图9A，可以基于TLC方法对劣化区域中的第一组字线(例如，偶数字线WL0、WL2、WL4和WL6)进行编程。可以基于QLC方法对劣化区域中的第二组字线(例如，奇数字线WL1、WL3、WL5和WL5)进行编程。
在对劣化区域的字线进行编程时，可以首先对第一组字线WL0、WL2、WL4和WL6进行编程，然后，可以对第二组字线WL1、WL3和WL5进行编程。例如，假设基于从下到上方法编程存储单元阵列，第一字线WL0、第三字线WL2、第五字线WL4和第七字线WL6都可以被顺序编程，并且然后，可以编程第二字线WL1、第四字线WL3和第六字线WL5。
参见图9B，可以控制编程序列，使得在与其相邻的第一组字线首先被编程之后，编程第二组字线WL1、WL3和WL5的每个。例如，可以在对第一字线WL0和第三字线WL2进行编程之后对第二字线WL1进行编程，然后，可以对第五字线WL4进行编程。随后，可以对第四字线WL3进行编程，然后，可以顺序地编程第七字线WL6和第六字线WL5。
图10是示出控制劣化区域中的字线的阈值电压分布的示例的曲线图。在图10中，示出了基于QLC方法和TLC方法编程劣化区域的字线的示例。而且，基于阈值电压分布控制方法，基于TLC方法编程的第一组字线可以具有各种分布。在图10中，示出了四个(情况1至情况4)阈值电压分布。
参照图10，可以基于TLC方法对劣化区域中的第一组字线进行编程。因此，第一组字线可以具有八个阈值电压分布。例如，第一组字线可以包括对应于擦除状态E的阈值电压分布和分别对应于第一至第七编程状态P1至P7的阈值电压分布。而且，劣化区域中的第二组字线可以基于QLC方法编程，因此可以具有十六个阈值电压分布。例如，第二组字线可以包括对应于擦除状态E的阈值电压分布和分别对应于第一至第十五编程状态P1至P15的阈值电压分布。在图10中所示的阈值电压分布中，对应于由虚线示出的擦除状态E的阈值电压分布表示在执行擦除操作之后的阈值电压分布，并且对应于由实线示出的擦除状态E的阈值电压分布表示由于相邻字线上的编程操作而发生干扰之后的阈值电压分布。
根据示例实施例，可以基于第一至第四情况Case1至Case4中的一个来控制第一组字线的阈值电压分布。参考第一种情况Case1，第一种情况Case1可以表示基于TLC方法的编程操作的阈值电压分布，并且在这种情况下，对应于擦除状态E的阈值电压分布可以具有相对低的阈值电压电平以及大的宽度。而且，第一种情况Case1中的阈值电压窗口“ΔVth窗口”可以具有相对大的值。为了降低第二组字线的数据保持特性的降低程度，可以执行分布控制操作，以使第一组字线具有基于图10的第二至第四种情况Case2至Case4的阈值电压分布。
参考第二种情况Case2，可以执行编程操作，以使第一组字线的每个的阈值电压窗口“ΔVth窗口”具有小值。例如，可以执行编程操作，使得对应于具有最高阈值电压的第七编程状态P7的阈值电压的电平相对较低。随着阈值电压窗口“ΔVth窗口”增加，对应于第二组字线的擦除状态E的阈值电压分布可以大幅变化。也就是说，第二种情况Case2中的阈值电压窗口“ΔVth窗口”小于第一种情况Case1的阈值电压窗口“ΔVth窗口”。因此，对应于第二组字线的擦除状态E的阈值电压分布的变化小，由此增强了第二组字线的数据保持特性。
参考第三种情况Case3，在第三种情况Case3中，执行擦除操作之后的阈值电压分布的电压电平可以比第一种情况Case1和第二种情况Case2相对更高。例如，可以基于擦除操作中的区域或字线来控制对应于擦除状态E的阈值电压分布的电压电平，以及在对第一组字线的擦除操作中，通过控制施加到字线的擦除电压和/或验证电压电平，可以在第三种情况Case3中比第一种情况Case1和第二种情况Case2中更大地控制对应于第一组字线的每个的擦除状态E的阈值电压电平。
例如，基于对第一组和第二组字线的编程，连接到第二组字线的每个的存储单元可以具有第十五编程状态P15，连接到与其相邻的第一组字线的每个的存储单元可以具有擦除状态E，并且第十五编程状态P15和擦除状态E之间的阈值电压电平差可以很大。在这种情况下，在对应于第十五编程状态P15并且连接到第二组字线的每个的存储单元中发生电荷损失，因此阈值电压可以变化。然而，第十五编程状态P15和擦除状态E之间的阈值电压电平差可以通过第三种情况Case3来减小。因此，增强了第二组字线的数据保持特性。
此外，在第三种情况Case3中，对应于擦除状态E的阈值电压的电平高。因此，在第三种情况Case3中的阈值电压窗口“ΔVth窗口”小于第一种情况Case1中的阈值电压窗口“ΔVth窗口”，从而增强了第二组字线的数据保持特性。
在第三种情况Case3中，可以通过另一种方法来执行对应于擦除状态E的阈值电压的控制。例如，可以与应用于第二组字线的擦除时间不同地设置应用于第一组字线的擦除时间。因此，可以控制与第一组字线的每个的擦除状态E对应的阈值电压电平。
参考第四种情况Case4，在对第一组字线执行编程时，可以在存储与擦除状态对应的数据时执行编程循环。在这种情况下，对应于擦除状态E的阈值电压分布的电压电平可以增加，此外，可以缩窄与擦除状态E对应的阈值电压分布的宽度。根据第四种情况Case4，由于对应于擦除状态E的阈值电压分布的电压电平增加并且对应于擦除状态E的阈值电压分布的宽度变窄，因此第二组字线的第十五编程状态P15和第一组字线的擦除状态E之间的阈值电压电平差异减小，并且增强第二组字线的数据保持特性。
图11是示出在图10的第三种情况Case3下控制阈值电压分布的示例的电路图。在图11中，示出了一个单元串，并且示出了布置在下部中的多个字线对应于劣化区域的示例。
参照图11，在对包括在单元串中的多个字线执行擦除操作时，可以将高电压施加到与单元串对应的沟道，并且可以将第一擦除电压Verase1施加到正常区域中的字线。而且，在劣化区域中，第一擦除电压Verase1可以被施加到基于QLC方法编程的第二组字线，并且可以在验证操作中执行使用第一验证电压Vver1的验证操作。
另一方面，在劣化区域中，具有高于第一擦除电压Verase1的电平的第二擦除电压Verase2可以被施加到基于TLC方法编程的第一组字线，并且可以在验证操作中执行使用具有高于第一验证电压Vver1的电平的第二验证电压Vver2的验证操作。因此，施加到第一组字线的电压与施加到沟道的高电压之间的电平差可以相对较小，并且可以基于具有高于第一擦除电压Verase1电平的电平的第二擦除电压Verase2来执行验证操作，从而，对应于第一组字线的每个的擦除状态E的阈值电压电平可以具有相对大于对应于第二组字线的每个的擦除状态E的阈值电压电平值的值。
图12是示出通过图10中的第三和第四情况Case3和Case4的组合来控制第一组字线的阈值电压分布的示例的曲线图。
如在上述实施例中，为了增强第二组字线的数据保持特性，对应于劣化区域中第一组字线的每个的擦除状态E的阈值电压分布的电压电平可以是高的，并且阈值电压分布的宽度可以窄。因此，在本实施例中，通过对应于第三种情况的擦除操作，可以相对高地控制对第一组字线进行擦除操作之后的阈值电压电平。此外，在进一步应用第四种情况中所示的方法时，可以在将与擦除状态相对应的数据存储在存储单元中时执行编程循环。因此，可以进一步缩窄对应于擦除状态E的阈值电压分布的宽度。
图13是示出通过图10中的第三种情况或第四种情况控制对应于第一组字线的擦除状态的阈值电压分布的示例的曲线图。
参照图13，可以基于QLC方法对劣化区域中的第二组字线进行编程，并且可以基于TLC方法对劣化区域中的第一组字线进行编程。而且，可以基于与第二组字线不同的擦除电压和/或验证电压来执行对第一组字线的擦除操作。因此，对应于第一组字线的每个的擦除状态E的阈值电压电平可以高于对应于第二组字线的每个的擦除状态E的阈值电压电平。例如，对应于第一组字线的每个的擦除状态E的阈值电压电平可以具有大于对应于第二组字线的每个的第一编程状态P1的阈值电压电平值的值。
根据图13中所示的实施例，在控制与第一组字线的擦除状态E对应的分布的电压电平时，可以参考第二组字线的一个的编程状态(例如，第一编程状态P1)，并且可以基于所参考的第二组字线的编程状态来不同地控制与第一组字线的每个的擦除状态E对应的阈值电压电平。
图14A和14B是示出劣化区域的各种修改示例和编程序列的控制的各种修改示例的表。在图14A中，示出了字线的数量是64的示例。在图14B中，假设劣化区域包括第一至第七字线WL0至WL6。
参照图14A，可以不同地定义存储单元阵列中的劣化区域。在劣化区域中，可以根据上述实施例控制编程操作和擦除操作。例如，劣化区域可以包括其中编程相对少量的数据位的第一组字线以及其中编程相对大量的数据位的第二组字线。
存储单元阵列可包括一个或多个劣化区域。当假设存储单元阵列包括具有垂直结构的存储单元时，位于相对较低部分中的字线WL0至WL(K-1)中的至少两个(K)可对应于劣化区域(例如，第一劣化区)。
此外，由于诸如制造工艺和器件驱动的各种原因，存储单元阵列的特定区域中的字线的特性被减弱，并且具有减弱的特性的字线可被定义为劣化区域。例如，位于存储单元阵列的近似中心部分的P+1个字线WLL至WL(L+P)可以对应于劣化区域(例如，第二劣化区域)。在图14A中，示出了两个劣化，但是在存储单元阵列中，仅P+1字线WLL至WL(L+P)可以被定义为劣化区域。而且，劣化区域可以包括位于存储单元阵列的上部的字线。
参照图14B，可以通过从上到下的方法执行对存储单元阵列的编程，并且在这种情况下，可以在从位于相对上部的字线到位于下部的字线的方向上执行编程。在这种情况下，在劣化区域中，可以首先编程第七字线WL6，然后，可以编程第一字线WL0。
在这种情况下，如在上述实施例中，可以首先编程第一组字线WL0、WL2、WL4和WL6，然后，可以编程第二组字线WL1、WL3和WL5。因此，第七字线WL6、第五字线WL4、第三字线WL2和第一字线WL0都可以被顺序编程，然后，第六字线WL5、第四字线WL3和第二字线WL1可以被编程。
图15A、15B、16A、16B和16C是表示连接到多个字线的存储单元的编程方法的另一个示例的表。在图15A、15B、16A、16B和16C中，示出了多个串选择线SSL1至SSL4，并且还示出了用于伪字线DUM1和DUM2的编程方法。然而，这仅供参考，并且本实施例不限于此。而且，在图15A、15B、16A、16B和16C的实施例中，可以假设第一至第七字线WL0至WL6包括在劣化区域中，但是在劣化区域中可以进一步包括其他附加字线。
参见图15A，第一组字线的数量可以与第二组字线的数量不同地设置。例如，可以基于QLC方法对第二组字线进行编程，基于TLC方法编程的第一组字线可以与第二组字线相邻地设置，并且第一组字线的每个都可以设置在与其垂直相邻的第二组字线的两个字线中的一个上并且在第二组字线的两个字线中的另一个下面。例如，第一字线WL0和第二字线WL1可以对应于第一组字线，与其相邻的第三字线WL3可以对应于第二组字线，在其上的第四和第五字线WL3和WL4可以对应于第一组字线，在其上的第六字线WL5可以对应于第二组字线，并且在其上的第七字线WL6可以对应于第一组字线。
参见图15B，如在图15A的上述曲线中那样，位于劣化区域中相对较低部分的字线的特性可以更低。因此，位于劣化区域中的较低部分的一定数量的字线(例如，第一至第四字线WL0至WL3)可以对应于第一组字线。此外，在位于劣化区域的较低部分中的特定字线上的字线中，根据上述实施例，可以交替地布置第一组字线和第二组字线。例如，第五和第七字线WL4和WL6可以对应于第二组字线，第六字线WL5可以对应于第一组字线。
可以不同地修改劣化区域中的数据编程方法。参照图16A，可以基于QLC方法对正常区域的字线进行编程，但是可以基于TLC方法和MLC方法对劣化区域的字线进行编程。例如，在劣化区域中，可以基于MLC方法编程第一组字线(例如，WL0、WL2、WL4和WL6)，但是可以基于TLC方法对第二组字线(例如，WL1、WL3和WL5)进行编程。也就是说，存储在劣化区域的字线中的存储单元中的数据位的数量可以小于在正常区域的字线中的情况。
参照图16B，可以基于三种或更多种方法在劣化区域中执行数据编程方法。例如，可以基于QLC方法对正常区域的字线进行编程，但是可以基于QLC方法、TLC方法、MLC方法和SLC方法对劣化区域的字线进行编程。例如，可以基于MLC方法和TLC方法对第一组字线(例如，WL0、WL2、WL4和WL6)进行编程，但是可以基于QLC方法对第二组字线(例如，WL1、WL3和WL5)进行编程。位于劣化区域中相对较低部分的字线的特性可以更低。因此，可以基于SLC方法对第一组字线的第一字线WL0进行编程，但是可以基于MLC方法对第三字线WL3进行编程。而且，可以基于TLC方法对位于第一组字线的较高部分的第五和第七字线WL4和WL6进行编程。
在图16C中，示出了基于TLC方法编程正常区域的字线并且基于MTMT方法编程劣化区域的字线的示例。例如，可以基于MLC方法对劣化区域中的第一组字线(例如，WL0、WL2、WL4和WL6)进行编程，但是可以基于TLC方法对第二组字线(例如，WL1、WL3和WL5)进行编程。
图17A和17B是示出根据可修改实施例的存储系统400和存储系统的操作方法的表。在图17A和17B中，示出了字线WL0至WL(K-1)中的至少两个的示例。
参见图17A，存储系统400可以包括存储控制器410和存储器件420，并且存储器件420可以包括存储单元阵列421、电压发生器422和分布控制器423。此外，存储控制器410可以包括地址转换模块411和周期检测器412。图17A中所示的组件仅是一个实施例，并且本实施例不限于此。例如，与上述实施例中一样，可以在存储器件420中控制劣化区域中的字线的编程序列。此外，可以在存储器件420中执行循环检测操作。
周期检测器412可以检测存储系统400中的编程和/或擦除操作的周期。例如，随着编程和/或擦除周期增加，存储系统400的劣化特性可以增加，并且特别地，可以增加编程相对大量数据位的每个字线的劣化状态。
可以基于由循环检测器412检测到的编程和/或擦除操作的循环检测结果来改变劣化区域中的字线的驱动方法。例如，当编程和/或擦除循环大于特定阈值(或参考数量Num_Ref)，则可以改变劣化区域中的字线的驱动方法。
参见图17B，在编程和/或擦除周期变得大于参考数量Num_Ref之前，可以基于TLC方法编程劣化区域中的第一组字线WL0和WL2，以及可以基于QLC方法编程第二组字线WL1和WL3。此时，随着第二组字线WL1和WL3上的基于QLC的编程的数量增加，第二组字线WL1和WL3的特性比第一组字线WL0和WL2的特性更加劣化。
当编程和/或擦除周期变得大于参考数量Num_Ref时，可以改变编程方法，使得基于QLC方法对劣化区域中的第一组字线WL0、WL2、...进行编程，基于TLC方法对第二组字线WL1、WL3、...进行编程。这种方法改变操作可以由存储控制器410或存储器件420控制。例如，存储控制器410可以控制编程操作，使得首先基于TLC方法对第二组字线WL1、WL3、......编程，然后，基于QLC方法对第一组字线WL0、WL2、......进行编程。或者，可以控制编程操作，以便基于在存储器件420中执行的地址转换操作，首先对第二组字线WL1、WL3、......进行编程。
图18A和18B是示出根据可修改示例实施例的存储器件的图。
如上所述，由于诸如制造工艺和器件驱动的各种原因，存储单元阵列的特定区域中的字线的特性减弱。例如，可以执行形成用于在以3D结构实现的存储块中形成沟道结构的沟道孔的蚀刻工艺，并且可以基于存储块的高度来改变沟道孔的直径。例如，沟道孔的直径可以在从具有3D结构的存储块的上部到下部的方向上减小。
为了防止沟道孔的直径在具有3D结构的存储块中过度减小，形成沟道孔的蚀刻工艺可以执行至少两次。图18A示出了存储块的横截面的一部分。参照图18A，可以在半导体衬底(未示出)上形成第一堆叠结构(或第一堆叠)之后执行蚀刻工艺，然后可以在第一堆叠上形成第二堆叠结构(或第二堆叠)。而且，可以在第二堆叠结构上执行蚀刻工艺。
例如，在具有3D结构的存储块BLK中，第一堆叠Stack1可以包括在垂直方向上交替布置的栅电极511和绝缘膜图案层512。而且，第二堆叠Stack2可以包括在垂直方向上交替布置的栅电极521和绝缘膜图案层522。根据实施例，结构间层530可以设置在第一堆叠Stack1和第二堆叠Stack2之间。而且，沟道结构540可以包括沟道542、围绕沟道542的外壁的介电结构543、以及设置在沟道542内部的沟道掩埋膜图案541。这种结构仅仅是一个实施例，并且根据实施例的具有3D结构的存储块BLK可以具有通过执行蚀刻工艺至少两次形成的其他各种结构。
在这种情况下，形成在第一堆叠Stack1的上部中的沟道孔的直径w1可以大于形成在第二堆叠Stack2的下部中的沟道孔的直径w2。在这种情况下，布置在第二堆叠Stack2的下部中的一个或多个字线可以对应于劣化区域。而且，设置在第一堆叠Stack1的上部中的一个或多个字线可以具有由于形成第二堆叠Stack2的过程而减小的特性，因此，可以定义为劣化区域。
图18B示出了在实现具有3D结构的存储块BLK中执行蚀刻工艺至少三次的示例。另外，实施例可以应用于存储块BLK，在存储块BLK上执行更多次的蚀刻工艺。
图19A、19B、19C和19D是示出根据可修改示例实施例的定义存储器件中的劣化区域的示例的图。在图19A、19B、19C和19D中，示出了在实现具有3D结构的存储块BLK中执行两次蚀刻工艺的示例。然而，如上所述，蚀刻工艺可以进行多次。而且，在图19A、19B、19C和19D中，示出了具有3D结构的存储块BLK的各种实现示例。
参照图19A，第一堆叠可包括多个字线WL<0>至WL<A>和一个或多个伪字线DWL。而且，第一堆叠还可以包括公共源极线CSL和地选择线GSL。在图19A中，示出了在字线WL<0>至WL<A>上布置两个伪字线DWL的示例。然而，可以改变伪字线DWL的数量。
此外，第二堆叠可以堆叠在第一堆叠上并且可以包括多个字线WL<A+1>至WL<A+B>、一个或多个伪字线DWL、以及多个串选择线SSL0至SSL3。而且，多个位线可以连接到第二堆叠。
如在上述示例中，在具有3D结构的存储块中，可以基于各种方式来定义劣化区域。在图19A中，图示了下述示例：其中位于第一堆叠的下部中的一些字线包括在第一劣化区域中，并且位于第一堆叠的上部中的一个或多个字线以及位于第二堆叠的下部中的一个或多个字线包括在第二劣化区域中。根据上述实施例，可以对包括在第一和第二劣化区域中的字线执行编程操作。也就是说，在对每个劣化区域中包括的字线进行编程时，通过控制编程序列或阈值电压分布来最小化在每个劣化区域中劣化的字线的数量。
图19B示出了具有3D结构的存储块的可修改示例，并且例如，与图19A的示例不同，用作开关SW的晶体管可以设置在第一堆叠的多个字线WL<0>至WL<A>上。
如在上述实施例中，位于第一堆叠的下部中的一些字线可以包括在第一劣化区域中。而且，位于第一堆叠的上部中的一个或多个字线和位于第二堆叠的下部中的一个或多个字线可以包括在第二劣化区域2_1中。如上所述，可以根据上述实施例控制每个劣化区域中的编程序列和阈值电压分布。
开关可以设置在第一堆叠的字线WL<0>至WL<A>与第二堆叠的字线WL<A+1>至WL<A+B>之间。通过开关减小第二堆叠对第一堆叠的字线WL<0>至WL<A>的影响。因此，在可修改的实施例中，位于第二堆叠的下部中的一个或多个字线可以选择性地包括在第二劣化区域2_1中。
图19C示出了串选择线SSL0至SSL3与每个堆叠相对应地设置的示例。参照图19C，可以通过在第一堆叠中提供的串选择线SSL0至SSL3来选择第一堆叠或存储单元的字线WL<0>至WL<A>，并且可以通过在第二堆叠中提供的串选择线SSL0至SSL3来选择第二堆叠或存储单元中的字线WL<A+1>至WL<A+B>。
根据示例实施例，在具有图19C中所示的3D结构的存储块中，可以不同地定义劣化区域。例如，假设位于第一堆叠的上部的一个或多个字线劣化并且位于第二堆叠的下部的一个或多个字线劣化，则位于第一堆叠的上部的字线和位于第二堆叠的下部的字线可以各自被定义为单独的劣化区域。例如，位于第一堆叠的下部的一个或多个字线可以包括在第一劣化区域中，位于第一堆叠的上部的一个或多个字线可以包括在第二劣化区域中，并且位于第二堆叠的下部的一个或多个字线可以包括在第三劣化区域中。
可以以一个劣化区域为单位执行根据上述实施例的编程序列和阈值电压分布的控制。因此，可以基于第一堆叠中提供的每个串选择线SSL0至SSL3的操作来控制对第一劣化区域的字线和第二劣化区域的字线的编程。可以基于第二堆叠中提供的每个串选择线SSL0至SSL3的操作来控制对第三劣化区域的字线的编程。
图19B示出了在第一堆叠和第二堆叠之间提供位线BL<0>至BL<3>的示例，并且串选择线SSL0至SSL3与每个堆叠对应地设置。例如，图19D的存储块可以具有这样的结构：其中第二堆叠在图19C的存储块中被引用(revered)。而且，图19D示出了第一堆叠包括A+1个字线WL<0>至WL<A>并且第二堆叠包括B+1个字线WL<0>至WL<B>的示例。
在图19D的示例中，可以不同地定义劣化区域。例如，位于第一堆叠的下部的一个或多个字线、位于第一堆叠的上部的一个或多个字线、以及位于第二堆叠的下部的一个或多个字线可以被定义为劣化区域。而且，与图19C的实施例相同或相似，位于第一堆叠的下部的一个或多个字线可以包括在第一劣化区域中，位于第一堆叠的上部的一个或多个字线可以包括在第二劣化区域中，位于第二堆叠下部的一个或多个字线可以包括在第三劣化区域中。
图19A、19B、19C和19D示出了假设存储块包括两个堆叠的示例，并且如果存储块包括更多数量的堆叠，则可以不同地定义根据实施例的劣化区域。而且，图19A、19B、19C和19D仅仅是一个示例，并且分别在图19A、19B、19C和19D示出的每个存储块中，可以基于其他各种方式来定义劣化区域。
图20是示出根据实施例的存储器件应用于SSD系统600的示例的框图。
参见图20，SSD系统600可以包括主机610和SSD 620。SSD 620可以通过信号连接器与主机610交换信号，并且可以通过电源连接器供电。SSD 620可以包括SSD控制器621、辅助电源622和多个存储器件623_1至623_n。在这种情况下，SSD 620可以通过使用上面参考图1至19A、19B、19C和19D描述的实施例来实现。因此，存储器件623_1至623_n中的每一个可以包括多个字线，并且至少一些字线可以配置劣化区域。在劣化区域中的第一组字线和第二组字线中，可以单独控制编程操作和擦除操作。在图20中，存储器件623_1至623_n中的每一个可以包括分布控制器。因此，可以控制根据上述实施例的阈值电压分布控制器。而且，尽管未在图20中示出，可以通过SSD控制器621或存储器件623_1至623_n中的每一个的编程控制操作来控制劣化区域中的字线的编程序列。
在根据实施例的非易失性存储器件和非易失性存储器件的编程方法中，增强了存储器件的劣化区域中的字线的特性，从而最小化了半导体芯片尺寸的增加并提高数据可靠性。
尽管已经参考其实施例具体示出了本文描述的发明构思，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种非易失性存储器件，包括：
存储单元阵列，包括连接到多个字线的多个存储单元，所述多个字线中的一些对应于劣化区域；和
电压发生器，被配置为产生通过多个字线提供给多个存储单元的编程电压，
其中，由非易失性存储器件实现的控制逻辑被配置为控制对多个字线的编程操作和擦除操作，
其中，劣化区域包括：第一组字线，其中至少一个第一位的数据被写入多个存储单元的每一个中；以及第二组字线，其中至少两个第二位的数据被写入多个存储单元的每一个中，其中，所述至少两个第二位多于所述至少一个第一位，并且
其中控制逻辑被配置为控制编程序列，使得在编程相邻的第一组字线之后编程第二组字线的每个，并控制分布使得对应于第一组字线的每个的擦除状态的阈值电压电平高于对应于第二组字线的每个的擦除状态的阈值电压电平。
2.根据权利要求1所述的非易失性存储器件，其中，所述控制逻辑被配置为控制所述编程序列，使得在对所述第一组的所有字线进行编程之后，对所述第二组字线进行编程。
3.根据权利要求1所述的非易失性存储器件，其中，所述控制逻辑包括：
编程序列控制器，被配置为控制劣化区域的字线的编程序列；和
分配控制器，被配置为控制劣化区域的字线的阈值电压分布。
4.根据权利要求1所述的非易失性存储器件，其中，所述控制逻辑被配置为控制所述第一组字线的阈值电压分布，使得所述第一组字线的阈值电压窗口小于第二组字线的阈值电压窗口。
5.根据权利要求1所述的非易失性存储器件，其中，
通过执行编程循环，对应于第一组字线的每个的擦除状态的数据被存储在连接到第一组字线的存储单元中，
对应于第二组字线的每个的擦除状态的数据被存储在连接到第二组字线的存储单元中，而不执行编程循环，并且
对应于第一组字线的每个的擦除状态的阈值电压分布的宽度窄于对应于第二组字线的每个的擦除状态的阈值电压分布的宽度。
6.根据权利要求1所述的非易失性存储器件，其中所述多个字线中的其他字线对应于正常区域，并且写入连接到所述正常区域的字线的每个存储单元中的数据位的数量与写入连接到第二组字线的每个存储单元中的数据位的数量相同。
7.根据权利要求1所述的非易失性存储器件，其中，劣化区域的字线包括奇数字线和偶数字线，第一组字线包括奇数字线和偶数字线中的一些字线，以及第二组字线包括奇数字线和偶数字线的其他字线。
8.根据权利要求1所述的非易失性存储器件，其中，基于三电平单元方法对所述第一组字线进行编程，并且基于四电平单元方法对所述第二组字线进行编程。
9.根据权利要求1所述的非易失性存储器件，其中，
在第一组字线上的擦除操作中使用的擦除电压和验证电压中的至少一个与第二组字线上的擦除操作中使用的擦除电压和验证电压中的至少一个不同，和
对第一组字线的擦除操作之后的阈值电压电平高于对第二组字线进行擦除操作之后的阈值电压电平。
10.根据权利要求1所述的非易失性存储器件，其中，
存储单元阵列是三维存储单元阵列，其中字线垂直地设置在半导体衬底上，并且
劣化区域包括与半导体衬底相邻的至少两个字线。
11.一种存储器件的操作方法，存储器件包括存储单元阵列，存储单元阵列包括多个字线并且包括包括所述多个字线中的一些字线的正常区域和包括所述多个字线的其他字线的劣化区域，所述操作方法包括：
编程连接到劣化区域的第一组字线的每个存储单元中的至少一个第一位的数据；
在完成对第一组字线的编程之后，编程连接到劣化区域的第二组字线的每个存储单元中的至少两个第二位的数据，其中所述至少两个第二位多于至少一个第一位；和
在正常区域的字线上执行编程，
其中，对应于第一组字线的每个的擦除状态的阈值电压电平高于对应于第二组字线的每个的擦除状态的阈值电压电平。
12.根据权利要求11所述的操作方法，其中，对第一组字线进行擦除操作之后的阈值电压电平高于对第二组字线进行擦除操作之后的阈值电压电平。
13.根据权利要求12所述的操作方法，其中，在所述第一组字线上的擦除操作中使用的验证电压的电平高于在所述第二组字线上的擦除操作中使用的验证电压的电平。
14.根据权利要求11所述的操作方法，其中，在对连接到第一组字线的存储单元的编程操作中，通过执行存储单元上的编程循环来存储与第一组字线的每个的擦除状态对应的数据。
15.根据权利要求14所述的操作方法，其中，对应于第一组字线的每个的擦除状态的阈值电压分布的宽度窄于对应于第二组字线的每个的擦除状态的阈值电压分布的宽度。
16.根据权利要求11所述的操作方法，其中，
对第一组字线进行擦除操作之后的阈值电压电平高于对第二组字线进行擦除操作之后的阈值电压电平，并且
因为通过执行编程循环对应于第一组字线的每个的擦除状态的数据被存储在连接到第一组字线的存储单元中，所以对应于第一组字线的每个的擦除状态的阈值电压分布的宽度比对应于第二组字线的每个的擦除状态的阈值电压分布的宽度窄。
17.根据权利要求11所述的操作方法，其中，劣化区域的字线包括奇数字线和偶数字线，第一组字线包括奇数字线和偶数字线中的一些，以及第二组字线包括奇数字线和偶数字线的其他字线。
18.一种存储器件的操作方法，存储器件包括存储单元阵列，所述存储单元阵列包括包括第一组字线和第二组字线的劣化区域，所述操作方法包括：
编程连接到第一组字线的每个存储单元中的至少一个第一位的数据；
在完成对第一组字线的编程之后，编程连接到第二组字线的每个存储单元中的至少两个第二位的数据，其中至少两个第二位多于至少一个第一位；
使用第一组字线上的第一验证电压执行擦除操作；和
使用第二组字线上的第二验证电压执行擦除操作，
其中，第一验证电压的电平高于第二验证电压的电平，并且在对第一组字线进行擦除操作之后的阈值电压电平高于对第二组字线进行擦除操作之后的阈值电压电平。
19.根据权利要求18所述的操作方法，其中，劣化区域的字线包括奇数字线和偶数字线，第一组字线包括奇数字线和偶数字线中的一些，以及第二组字线包括奇数字线和偶数字线的其他字线。
20.根据权利要求18所述的操作方法，还包括：
通过执行编程循环，将与第一组字线的擦除状态相对应的数据存储在连接到第一组字线的存储单元中；和
将与第二组字线的擦除状态相对应的数据存储在与第二组字线连接的存储单元中，而不执行编程循环。
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