KR101490421B1

KR101490421B1 - 메모리 셀 사이의 간섭을 억제할 수 있는 불휘발성 메모리장치, 컴퓨팅 시스템 및 그것의 프로그램 방법

Info

Publication number: KR101490421B1
Application number: KR20080067707A
Authority: KR
Inventors: 이창현
Original assignee: 삼성전자주식회사
Priority date: 2008-07-11
Filing date: 2008-07-11
Publication date: 2015-02-06
Also published as: US8144505B2; KR20100007191A; CN101625894A; US20100008140A1

Abstract

본 발명의 목적은 메모리 셀 사이의 간섭을 억제함으로써 문턱 전압의 변화를 방지하는 불휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.

본 발명에 따른 불휘발성 메모리 장치는 m-비트 데이터를 저장하는 제 1 메모리 셀; 상기 제 1 메모리 셀과 제 1 방향으로 이웃하며, n-비트 데이터를 저장하는 제 2 메모리 셀; 및 상기 제 1 메모리 셀 및 상기 제 2 메모리 셀에 데이터를 저장하기 위한 데이터 입출력 회로를 포함한다.

본 발명에 따른 불휘발성 메모리 장치는 메모리 셀 사이의 간섭에 따른 문턱 전압의 변화를 억제한다. 본 발명에 따르면 불휘발성 메모리 장치의 신뢰성이 향상된다.

Description

메모리 셀 사이의 간섭을 억제할 수 있는 불휘발성 메모리 장치, 컴퓨팅 시스템 및 그것의 프로그램 방법{NONVOLATILE MEMORY DEVICE SUPRESSING INTERFERENCE BETWEEN MEMORY CELLS, COMPUTING SYSTEM AND PROGRAMMING METHOD THEREOF}

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 메모리 셀 사이의 간섭을 억제할 수 있는 불휘발성 메모리 장치, 컴퓨팅 시스템 및 그것의 프로그램 방법에 관한 것이다.

최근 들어 불휘발성 메모리 장치를 사용하는 장치들이 증가하고 있다, 예를 들면, MP3 플레이어, 디지털 카메라, 휴대 전화, 캠코더, 플래시 메모리 카드, 및 SSD(Solid State Drive) 등은 저장 장치로 불휘발성 메모리 장치를 사용하고 있다.

불휘발성 메모리 장치의 일종으로 플래시 메모리 장치(Flash Memory Device)가 있다. 일반적으로, 플래시 메모리 장치는 전기적으로 프로그램 및 소거 동작이 가능한 불휘발성 메모리 장치이다. 최근에는 모바일 기기의 대용량 저장장치나 코드 메모리(Code Memory) 등의 적용에서 고용량 혹은 고속 특성이 요구됨에 따라 플래시 메모리가 많은 호응을 얻고 있다. 플래시 메모리 장치는 낸드 타입(NAND type) 플래시 메모리와 노어 타입(NOR type) 플래시 메모리로 분류될 수 있다.

낸드 타입 플래시 메모리는 일반적으로 플로팅 게이트 트랜지스터(floating gate transistor)로 구성된 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 복수의 메모리 블록을 포함한다. 각 메모리 블록은 플로팅 게이트 트랜지스터들의 스트링들(또는, "낸드 스트링"이라 불림)을 포함한다. 하나의 스트링은 스트링 선택 트랜지스터(string selecting transistor), 접지 선택 트랜지스터(ground selecting transistor), 그리고 그 사이에 연결되는 복수의 메모리 셀(memory cell)로 구성된다. 복수의 워드 라인들이 스트링들에 교차하도록 셀 어레이에 배열되며, 각 워드 라인은 각 스트링의 대응하는 셀 트랜지스터의 제어 게이트에 연결된다.

노어 플래시 메모리 장치의 셀 어레이는 하나의 비트 라인에 복수의 메모리 셀들이 병렬로 배열되는 구조를 갖는다. 노어 플래시 메모리 반도체 장치는 낸드형 플래시 메모리와 비교할 때, 프로그램 및 읽기 동작에 있어서 빠른 속도를 갖기 때문에 빠른 속도 특성을 요하는 분야에서 폭넓게 이용되고 있다. 그러나 집적도면에서 낸드형 플래시 메모리보다 불리하다.

저장 용량의 한계를 극복하기 위하여 멀티 레벨 셀(Multi Level Cell: 이하, MLC)이 보편적으로 채택되고 있다. 멀티 레벨 셀은 복수의 비트 데이터를 저장한다. 따라서, 물리적 집적도의 한계가 극복될 수 있다.

도 1은 2 비트(MSB, LSB)를 저장하는 멀티 레벨 셀의 문턱 전압 분포와 그에 대응하는 데이터 값을 나타낸 도면이다. 도 1을 참조하면, 멀티 레벨 셀의 데이터 값은 문턱 전압의 상태가 낮은 순서로부터 '11', '01', '10', '00'에 각각 대응된다. 일반적으로 '11' 상태는 소거(erase) 상태이다. 프로그램 동작은 소거 상태인 '11'에서 시작된다.

메모리 셀은 문턱 전압 분포에 따라 4개의 상태(11, 01, 10, 00) 중 어느 하나를 갖도록 프로그램된다. 먼저, 하위 비트(LSB)가 프로그램되는 과정이 설명된다. 하위 비트 데이터에 따라 메모리 셀의 문턱 전압은 소거 상태를 유지하거나, 10` 상태로 변한다. 예를 들어, 하위 비트 데이터가 1인 경우, 메모리 셀의 문턱 전압은 소거 상태를 유지하고 하위 비트 데이터가 0인 경우 메모리 셀의 문턱 전압은 10` 상태로 증가한다.

다음으로, 상위 비트(MSB) 데이터가 프로그램된다. 10' 상태를 갖는 메모리 셀은 상위 비트(MSB)에 따라 00 상태를 갖도록 프로그램되거나, 10 상태를 갖도록 프로그램된다. 예를 들어, 10` 상태를 갖는 메모리 셀은 상위 비트가 0인 경우, 00 상태를 갖도록 프로그램되고, 상위 비트 데이터가 1인 경우, 10 상태를 갖도록 프로그램된다. 한편, 11 상태를 갖는 메모리 셀은 상위 비트(MSB)에 따라 11 상태를 유지하거나, 01 상태를 갖도록 프로그램된다. 예를 들어, 11 상태를 갖는 메모리 셀은 상위 비트가 0인 경우, 01 상태를 갖도록 프로그램되고, 상위 비트 데이터가 1인 경우, 11 상태를 유지한다. 위와 같은 방법으로, 멀티 비트 데이터가 하나의 메모리 셀에 프로그램된다. 즉, 하위 비트(LSB)가 먼저 프로그램되고, 하위 비트(LSB)가 프로그램되어 있는 메모리 셀에 상위 비트(MSB)가 프로그램된다.

그런데, 반도체 메모리 장치의 집적도가 향상됨에 따라 메모리 셀 사이의 간 섭이 중요한 문제가 된다. 예를 들어, 이미 프로그램이 완료된 메모리 셀의 문턱 전압이 이웃한 다른 메모리 셀에 인가되는 프로그램 전압에 의해 변화될 수 있다. 문턱 전압은 데이터에 대응하기 때문에 문턱 전압의 변화는 데이터의 변화를 의미한다. 따라서, 문턱 전압의 변화는 회피되어야 한다.

문턱 전압의 변화는 멀티 레벨 셀에 있어서 특히 문제된다. 멀티 레벨 셀에 있어서 각각의 데이터에 대응하는 문턱 전압 사이의 간격은 좁기 때문이다. 결국, 메모리 셀 사이의 간섭에 의한 문턱 전압의 변화를 방지하는 것이 중요해진다.

실시 예로서, 상기 제 1 메모리 셀은 상기 제 2 메모리 셀보다 많은 수의 비트 데이터를 저장한다. 상기 제 1 메모리 셀과 제 2 방향으로 이웃하며, k-비트 데이터를 저장하는 제 3 메모리 셀을 더 포함한다. 상기 제 1 메모리 셀은 상기 제 3 메모리 셀보다 많은 수의 비트 데이터를 저장한다. 상기 제 3 메모리 셀은 상기 제 2 메모리 셀과 동일한 수의 비트 데이터를 저장한다. 상기 제 1 방향은 워드 라인 방향이고, 상기 제 2 방향은 비트 라인 방향이다. 상기 데이터 입출력 회로는 상기 제 3 메모리 셀에 최상위 비트 데이터를 저장한 후에 상기 제 1 메모리 셀에 최상위 비트 데이터를 저장한다. 상기 데이터 입출력 회로는 상기 제 2 메모리 셀 및 상기 제 3 메모리 셀 각각에 최상위 비트 데이터를 저장한 후에 상기 제 1 메모리 셀에 최상위 비트 데이터를 저장한다.

다른 실시 예로서, 상기 데이터 입출력 회로는 상기 제 2 메모리 셀에 최상위 비트 데이터를 저장한 후에 상기 제 1 메모리 셀에 최상위 비트 데이터를 저장한다. 상기 제 1 메모리 셀은 2-비트 데이터를 저장하는 멀티 레벨 셀이고, 상기 제 2 메모리 셀은 1-비트 데이터를 저장하는 싱글 레벨 셀이다. 상기 데이터 입출력 회로는 상기 제 2 메모리 셀에 대한 예비 프로그램 동작을 수행하고, 상기 제 1 메모리 셀에 하위 비트 데이터가 프로그램된 후에 상기 제 2 메모리 셀에 대한 재프로그램 동작을 수행한다.

다른 실시 예로서, 상기 데이터 입출력 회로는 상기 제 1 메모리 셀의 소거 횟수가 기준 횟수를 초과하는 경우, 상기 제 1 메모리 셀에 저장되는 비트 데이터 수를 감소시킨다. 상기 데이터 입출력 회로는 상기 제 1 메모리 셀의 소거 횟수가 기준 횟수를 초과하는 경우, 상기 제 1 메모리 셀에 저장되는 비트 데이터 수가 상기 제 2 메모리 셀에 저장되는 비트 데이터 수와 동일하게 되도록 한다.

본 발명에 따른 불휘발성 메모리 장치의 프로그램 방법에 있어서, 상기 불휘발성 메모리 장치는 m-비트 데이터를 저장하는 제 1 메모리 셀; 및 상기 제 1 메모 리 셀과 이웃하며 n(n은 m보다 작은 자연수)-비트 데이터를 저장하는 하나 또는 그 이상의 제 2 메모리 셀을 포함하고, 상기 불휘발성 메모리 장치의 프로그램 방법은 상기 제 2 메모리 셀에 최상위 비트 데이터를 저장하고; 상기 제 1 메모리 셀에 최상위 비트 데이터를 저장한다.

실시 예로서, 상기 제 1 메모리 셀은 2-비트 데이터를 저장하는 멀티 레벨 셀이고, 상기 제 2 메모리 셀은 1-비트 데이터를 저장하는 싱글 레벨 셀이다. 상기 프로그램 방법은 상기 제 2 메모리 셀에 대한 예비 프로그램 동작을 수행하는 단계; 상기 제 1 메모리 셀에 하위 비트 데이터를 프로그램하는 단계; 및 상기 제 2 메모리 셀에 대한 재프로그램 동작을 수행하는 단계를 포함한다. 상기 프로그램 방법은 상기 제 1 메모리 셀의 소거 횟수를 검출하는 단계; 및 상기 소거 횟수가 기준 횟수를 초과한 경우, 상기 제 1 메모리 셀에 저장되는 비트 데이터 수를 감소시키는 단계를 더 포함한다. 상기 소거 횟수가 기준 횟수를 초과한 경우, 상기 제 1 메모리 셀에 저장되는 비트 데이터 수를 상기 제 2 메모리 셀에 저장되는 비트 데이터 수와 동일하게 한다. 상기 제 1 메모리 셀이 소거될 때마다 소거 횟수를 갱신하는 단계를 더 포함한다.

본 발명에 따른 컴퓨팅 시스템은 불휘발성 메모리 장치; 및 상기 불휘발성 메모리 장치를 기억 장치로서 사용하는 호스트를 포함하며, 상기 불휘발성 메모리 장치는 m-비트 데이터를 저장하는 제 1 메모리 셀; 및 상기 제 1 메모리 셀과 행 방향 또는 열 방향으로 이웃하며 n(n은 m보다 작은 자연수)-비트 데이터를 저장하는 하나 또는 그 이상의 제 2 메모리 셀을 포함하고, 상기 제 2 메모리 셀에 최상 위 비트 데이터가 저장된 후에 상기 제 1 메모리 셀에 최상위 비트 데이터가 저장되는 것을 특징으로 한다.

아래에서, 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.

도 2는 본 발명에 따른 메모리 시스템을 보여주는 도면이다. 도 2를 참조하면, 본 발명에 따른 메모리 시스템(100)은 호스트(110), 메모리 컨트롤러(120), 그리고 플래시 메모리(130)를 구비한다.

플래시 메모리(130)는 메모리 셀 어레이(131) 및 데이터 입출력 회로(132)를 포함한다. 데이터 입출력 회로(132)는 메모리 컨트롤러(120)로부터의 데이터를 메모리 셀 어레이(131)에 저장한다. 또는, 데이터 입출력 회로(132)는 메모리 셀 어레이(131)로부터의 데이터를 메모리 컨트롤러(120)에 전달한다.

메모리 컨트롤러(120)는 호스트(110)로부터 입력되는 데이터(data)와 쓰기 커맨드(write command)를 입력받고, 데이터(data)가 메모리 셀 어레이(131)에 쓰여지도록 플래시 메모리(130)를 제어한다. 또한, 메모리 컨트롤러(120)는 호스트(110)로부터 입력되는 읽기 커맨드(read command)에 따라, 메모리 셀 어레이(131)에 저장되어 있는 데이터가 읽혀지도록 플래시 메모리(130)를 제어한다.

플래시 메모리(130)의 메모리 셀 어레이(131)는 복수의 메모리 셀(memory cell)로 구성된다. 메모리 셀은 불휘발성(nonvolatile)으로서, 데이터를 저장한 후 전원이 꺼져도 데이터가 지워지지 않는다.

플래시 메모리(130)는 페이지 단위로 프로그램 동작을 수행한다. 메모리 컨트롤러(120)는 프로그램 동작 시, 페이지 단위로 데이터를 플래시 메모리(130)로 전송한다. 데이터 입출력 회로(132)는 메모리 컨트롤러(120)로부터 로드(load)된 데이터를 임시로 저장하며, 로드된 데이터를 선택된 페이지에 동시에 프로그램한다. 프로그램을 마친 다음에는, 데이터가 정확하게 프로그램되었는지를 검증하기 위한 프로그램 검증 동작이 수행된다.

프로그램 검증 결과, 프로그램 페일(fail)이 발생하면 프로그램 전압을 증가시켜 가면서 다시 프로그램 동작 및 프로그램 검증 동작을 수행한다. 이런 방식으로 한 페이지 분량의 데이터에 대한 프로그램을 완료한 다음에, 다음 데이터를 수신하여 프로그램 동작을 수행한다.

도 3은 도 2에 도시된 메모리 셀 어레이를 자세히 보여주는 도면이다. 도 3을 참조하면, 하나의 워드 라인은 홀수(odd) 비트 라인들 및 짝수(even) 비트 라인 들과 교차된다. 홀수 비트 라인은 선택 신호(SEL_E)의 활성화에 의해 선택된다. 짝수 비트 라인은 선택 신호(SEL_O)의 활성화에 의해 선택된다. 홀수 비트 라인들에 연결된 메모리 셀들과 짝수 비트 라인들에 연결된 메모리 셀들은 별개의 페이지 데이터를 저장한다. 예를 들어, 메모리 셀들(M11, M13, …)과 메모리 셀들(M12, M14, …)에는 서로 다른 페이지 데이터가 저장된다.

본 실시 예에 있어서, 서로 다른 수의 비트 데이터들을 저장하는 메모리 셀들이 교대로 배열된다. 도 3을 참조하면, 메모리 셀(M11)은 1-비트 데이터를 저장하는 싱글 레벨 셀이고, 메모리 셀(M12)은 2-비트 데이터를 저장하는 멀티 레벨 셀이다. 마찬가지로, 메모리 셀(M21)은 2-비트 데이터를 저장하는 멀티 레벨 셀이고, 메모리 셀(M22)은 1-비트 데이터를 저장하는 싱글 레벨 셀이다. 본 실시 예에서는 2-비트 멀티 레벨 셀이 예로서 설명되었지만, 본 발명의 범위는 이에 한정되지 않는다. 본 발명에 따른 멀티 레벨 셀은 n-비트(n은 정수) 데이터를 저장할 수 있다.

본 실시 예에 있어서, 싱글 레벨 셀과 멀티 레벨 셀은 행 방향 및 열 방향으로 교대로 배열된다. 예를 들어, 멀티 레벨 셀(M12)의 행 방향(row direction)으로는 싱글 레벨 셀들(M11, M13)이 인접하여 배열되고, 열 방향(column direction)으로는 싱글 레벨 셀(M22)이 인접하여 배열된다. 후술할 바와 같이, 멀티 레벨 셀의 최상위 비트(MSB)는 이웃한 싱글 레벨 셀이 프로그램된 후에 프로그램된다. 최상위 비트 라 함은 메모리 셀에 프로그램되는 마지막 페이지를 의미한다. 예를 들어, 4-비트 멀티 레벨 셀의 최상위 비트는 해당 메모리 셀에 4 번째로 프로그램되는 페이지를 의미한다. 마찬가지로, 1-비트 멀티 레벨 셀의 최상위 비트는 해당 메모리 셀 에 첫 번째로 프로그램되는 페이지를 의미한다. 따라서, 이웃한 싱글 레벨 셀들에 인가되는 프로그램 전압에 의해 멀티 레벨 셀에 미치는 간섭이 억제될 수 있다. 이하, 본 발명에 따른 플래시 메모리 프로그램 방법이 도면을 참조하여 자세히 설명될 것이다.

도 4는 본 발명에 따른 프로그램 방법의 제 1 실시 예를 설명하기 위한 도면이다. 도 4를 참조하면, 각각의 메모리 셀 내의 숫자는 저장된 페이지 번호를 의미한다. 예를 들어, 메모리 셀들(M11, M13, …)은 싱글 레벨 셀이기 때문에 하나의 페이지(0번 페이지)만을 저장한다. 메모리 셀들(M12, M14, …)은 2-비트 멀티 레벨 셀이기 때문에 두 개의 페이지(1번 페이지 및 4번 페이지)를 저장한다. 따라서, 하나의 워드 라인에 모두 세 개의 페이지가 저장될 수 있다.

본 실시 예에 있어서, 프로그램 동작은 페이지 번호 순서에 따라 수행된다. 먼저, 0번 페이지가 메모리 셀들(M11, M13, …)에 프로그램된다. 1번 페이지는 메모리 셀들(M12, M14, …)에 LSB의 형태로 프로그램된다. 2번 페이지는 메모리 셀들(M22, M24, …)에 프로그램된다. 3번 페이지는 메모리 셀들(M21, M23, …)에 LSB의 형태로 프로그램된다. 그리고, 4번 페이지는 메모리 셀들(M12, M14, …)에 MSB의 형태로 프로그램된다.

상기와 같은 프로그램 방법을 통해 메모리 셀 사이의 간섭이 억제될 수 있다. 예를 들어, 메모리 셀(M12)에는 LSB의 형태로 1번 페이지가 저장되고, MSB의 형태로 4번 페이지가 저장된다. 일반적인 불휘발성 메모리 장치에서 메모리 셀(M12)은 이웃한 메모리 셀들(M11, M13, M21, M22, M23)에 의한 간섭을 받는다. 특히, 메모리 셀(M12)에 워드 라인 방향으로 이웃한 셀들(M11, M13) 및 비트 라인 방향으로 이웃한 셀(M22)에 의한 간섭이 문제된다. 대각선 방향(diagonal direction)으로 이웃한 셀들(M21, M23)은 상대적으로 멀리 위치하기 때문에 그 영향이 무시될 수 있다.

본 발명에 있어서, 메모리 셀(M12)은 대각선 방향으로 이웃한 메모리 셀들(M21, M23)에 의한 간섭만을 받는다. 자세히 설명하면, 메모리 셀(M12)은 대각선 방향으로 이웃한 메모리 셀들(M21, M23)에 7번 페이지가 저장될 때 인가되는 프로그램 전압에 의한 간섭만을 받는다. 이 경우, 행 방향 및 열 방향으로 이웃한 메모리 셀들(M11, M13, M22)은 이미 프로그램이 완료되었기 때문에 메모리 셀(M12)에 간섭을 일으키지 않는다.

또한, 대각선 방향으로 이웃한 메모리 셀들(M21, M23)은 워드 라인 방향으로 이웃한 셀들(M11, M13) 및 비트 라인 방향으로 이웃한 메모리 셀(M22)에 비해 멀리 떨어져 있기 때문에 간섭이 크게 문제되지 않는다. 따라서, 본 발명에 의한 프로그램 방법에 따를 경우 메모리 셀들 간의 간섭이 억제될 수 있다. 결국, 불휘발성 메모리 장치의 신뢰성이 향상된다.

도 5는 본 발명에 따른 프로그램 방법의 제 2 실시 예를 설명하기 위한 도면이다. 본 실시 예에 있어서, 싱글 레벨 셀은 두 번에 걸쳐 프로그램된다. 예를 들어, 메모리 셀들(M11, M13, …)에 0번 페이지가 예비 프로그램(preprogram)된다. 예비 프로그램 동작에 의해 메모리 셀들의 문턱 전압은 목표 문턱 전압보다 낮은 레벨로 상승한다. 그 후, 메모리 셀들(M11, M13, …)은 3번 페이지의 프로그램이 완료된 후, 그리고 4번 페이지의 프로그램 전에 재프로그램(reprogram)된다. 재프로그램에 의해 1번 및 3번 페이지 프로그램에 의한 간섭 현상이 제거될 수 있다. 마찬가지로, 2번 페이지는 6번 페이지의 프로그램이 완료된 후, 그리고 7번 페이지의 프로그램 전에 재프로그램된다. 따라서, 싱글 레벨 셀에 대한 멀티 레벨 셀의 간섭이 억제될 수 있다.

도 6은 도 2에 도시된 메모리 셀 어레이의 다른 실시 예를 자세히 보여주는 도면이다. 도 6을 참조하면, 메모리 셀 어레이는 k-비트 멀티 레벨 셀들과 n-비트 멀티 레벨 셀들을 포함한다. 본 실시 예에서, n은 k보다 큰 것으로 가정된다.

본 실시 예에서, n-비트 멀티 레벨 셀의 최상위 비트는 행 방향 및 열 방향으로 이웃한 k-비트 멀티 레벨 셀의 최상위 비트보다 나중에 프로그램된다. 즉, n-비트 멀티 레벨 셀(M12)의 최상위 비트(MSB)는 k-비트 멀티 레벨 셀들(M11, M13, M22)의 최상위 비트보다 나중에 프로그램된다. 예를 들어, 4-비트 멀티 레벨 셀(M12)의 최상위 비트(4-비트)는 3-비트 멀티 레벨 셀들(M11, M13, M22)의 최상위 비트(3-비트)보다 나중에 프로그램된다. 따라서, n-비트 멀티 레벨 셀은 대각선 방향으로 이웃한 다른 n-비트 멀티 레벨 셀들에 의한 간섭만을 받는다. 따라서, 반도체 메모리 장치의 신뢰성이 향상된다.

도 7은 본 발명에 따른 멀티 레벨 셀의 싱글 레벨 셀로의 변환 방법을 설명하기 위한 순서도이다. 본 실시 예에 있어서 하나의 메모리 블록은 싱글 레벨 셀들과 멀티 레벨 셀들을 포함한다. 플래시 메모리에 있어서 소거 동작은 메모리 블록 단위로 수행된다. 따라서, 메모리 블록 내의 싱글 레벨 셀들과 멀티 레벨 셀들이 동시에 소거된다.

그런데, 싱글 레벨 셀과 멀티 레벨 셀의 내구도는 다르다. 내구도라 함은 메모리 셀의 정상 동작을 보장하는 소거 횟수를 의미한다. 예를 들어, 메모리 셀의 내구도가 만 번이라 함은 메모리 셀이 만 번 이상 소거된 경우에는 정상 동작이 보장되지 않음을 의미한다. 일반적으로, 멀티 레벨 셀은 싱글 레벨 셀에 비해 낮은 내구도를 갖는다. 따라서, 메모리 블록 내의 싱글 레벨 셀이 동작 가능함에도 불구하고 멀티 레벨 셀이 동작 불가능한 경우가 발생한다. 따라서, 멀티 레벨 셀의 서거 횟수를 조절할 필요가 있다. 본 발명에 있어서, 멀티 레벨 셀의 소거 횟수가 기준 횟수에 도달한 경우, 멀티 레벨 셀이 싱글 레벨 셀로 변환되어 사용될 수 있다.

도 7을 참조하면, S110 단계에서, 소거 횟수가 검출된다. 소거 횟수는 메모리 블록에 대해 수행된 소거 연산의 횟수를 의미한다. 소거 횟수는 플래시 메모리의 메모리 셀 어레이(131, 도 2 참조)에 저장되거나, 메모리 컨트롤러(120, 도 2 참조)에 저장될 수 있다. S120 단계에서, 소거 횟수가 기준 횟수를 초과하였는지 여부가 검출된다. 소거 횟수가 기준 횟수를 초과한 경우에는 S130 단계가 수행된다. S130 단계에서, 멀티 레벨 셀은 싱글 레벨 셀로 변환된다.

상술한 바와 같이, 소거 횟수에 따라 멀티 레벨 셀을 싱글 레벨 셀로 변환함으로써 멀티 레벨 셀의 동작 불능에 의한 신뢰성 저하가 방지될 수 있다. 단, 본 발명의 범위는 상기 실시 예에 국한되지 않는다. 즉, 소거 횟수에 따라 n-비트 멀티 레벨 셀이 m(n보다 작음)-비트 멀티 레벨 셀로 변환될 수 있다. 예를 들어, 소거 횟수에 따라 4-비트 멀티 레벨 셀이 3-비트 멀티 레벨 셀로 변환될 수 있다.

도 8은 본 발명에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템(200)을 개략적으로 보여주는 블록도이다. 도 8을 참조하면, 컴퓨팅 시스템(200)은 프로세서(210), 메모리 컨트롤러(220), 입력 장치들(230), 출력 장치들(240), 플래시 메모리(250), 그리고 주 기억 장치(260)를 포함한다. 도면에서 실선은 데이터 또는 명령이 이동하는 시스템 버스(System bus)를 나타낸다.

메모리 컨트롤러(220)와 플래시 메모리 장치(250)는 메모리 카드를 구성할 수 있다. 그리고, 프로세서(210), 입력 장치들(230), 출력 장치들(240), 그리고 주 기억 장치(260)는 메모리 카드를 기억 장치로 사용하는 호스트를 구성할 수 있다.

본 발명에 따른 컴퓨팅 시스템(200)은 입력 장치들(230)(키보드, 카메라 등)을 통해 외부로부터 데이터를 입력받는다. 입력된 데이터는 사용자에 의한 명령이거나 카메라 등에 의한 영상 데이터 등의 멀티 미디어 데이터일 수 있다. 입력된 데이터는 플래시 메모리(250) 또는 주 기억 장치(260)에 저장된다.

프로세서(210)에 의한 처리 결과는 플래시 메모리(250) 또는 주 기억 장치(260)에 저장된다. 출력 장치들(240)은 플래시 메모리(250) 또는 주 기억 장치(260)에 저장된 데이터를 출력한다. 출력 장치들(240)은 디지털 데이터를 인간이 감지 가능한 형태로 출력한다. 예를 들어, 출력 장치(240)는 디스플레이 또는 스피커 등을 포함한다.

플래시 메모리(250)에는 본 발명에 프로그램 방법이 적용될 것이다. 플래시 메모리(250)의 신뢰성이 향상됨에 따라 컴퓨팅 시스템(200)의 신뢰성도 이에 비례하여 향상될 것이다.

플래시 메모리(250), 그리고/또는 메모리 컨트롤러(220)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 플래시 메모리(250) 그리고/또는 컨트롤러(220)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.

비록 도면에는 도시되지 않았지만 컴퓨팅 시스템(200)의 동작에 필요한 전원을 공급하기 위한 전원 공급부(Power supply)가 요구됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 그리고, 컴퓨팅 시스템(200)이 휴대용 기기(mobile device)인 경우, 컴퓨팅 시스템(200)의 동작 전원을 공급하기 위한 배터리(battery)가 추가로 요구될 것이다.

도 9는 본 발명에 따른 SSD 시스템의 구성을 간략히 보여주는 블록도이다. 도 9를 참조하면, SSD 시스템(300)은 SSD 컨트롤러(310)와 플래시 메모리들(320~323)을 포함한다.

본 발명에 따른 반도체 메모리 시스템은 SSD(Solid State Drive)에도 적용될 수 있다. 최근 하드디스크 드라이브(HDD)를 교체해 나갈 것으로 예상되는 SSD 제품이 차세대 메모리 시장에서 각광을 받고 있다. SSD는 일반적인 하드 디스크 드라이브에서 사용되는 회전 접시 대신에 데이터를 저장하는데 플래시 메모리와 같은 메모리 칩들을 사용한 데이터 저장 장치이다. SSD는 기계적으로 움직이는 하드디스크 드라이브에 비해 속도가 빠르고 외부 충격에 강하며, 소비전력도 낮다는 장점을 가진다.

다시 도 9를 참조하면, 중앙처리장치(311)는 호스트로부터 명령어를 전달받아 호스트로부터의 데이터를 플래시 메모리에 저장할지 혹은 플래시 메모리의 저장 데이터를 독출하여 호스트로 전송할지의 여부를 결정하고 제어한다. ATA 인터페이스(312)는 상술한 중앙처리장치(311)의 제어에 따라 호스트 측과 데이터를 교환한다. ATA 인터페이스(312)는 호스트 측으로부터 명령어 및 어드레스를 패치하여 CPU 버스를 통해서 중앙처리장치(311)로 전달한다. ATA 인터페이스(312)를 통해 호스트로부터 입력되는 데이터나 호스트로 전송되어야 할 데이터는 중앙처리장치(311)의 제어에 따라 CPU 버스를 경유하지 않고 SRAM 캐시(313)를 통해 전달된다.

SRAM 캐시(313)는 호스트와 플래시 메모리들(320~323) 간의 이동 데이터를 일시 저장한다. 또한 SRAM 캐시(313)는 중앙처리장치(311)에 의해서 운용될 프로그램을 저장하는 데에도 사용된다. SRAM 캐시(313)는 일종의 버퍼 메모리로 간주할 수 있으며, 반드시 SRAM으로 구성할 필요는 없다. 플래시 인터페이스(814)는 저장 장치로 사용되는 불 휘발성 메모리들과 데이터를 주고받는다. 플래시 인터페이스(814)는 낸드 플래시 메모리, One-NAND 플래시 메모리, 혹은 멀티-레벨 플래시 메모리를 지원하도록 구성될 수 있다.

본 발명에 따른 반도체 메모리 시스템은 이동형 저장 장치로서 사용될 수 있다. 따라서, MP3, 디지털 카메라, PDA, e-Book의 저장 장치로서 사용될 수 있다. 또한, 디지털 TV나 컴퓨터 등의 저장 장치로서 사용될 수 있다.

도 10는 본 발명의 다른 예시적인 실시 예들에 따른 메모리 시스템을 보여주는 블록도이다. 도 10에 도시된 메모리 시스템은 메모리(410)와 메모리 제어기(420)가 카드(430)를 구성한다. 예를 들면, 카드(430)는 플래시 메모리 카드와 같은 메모리 카드일 수 있다. 즉, 카드(430)는 디지털, 카메라, 개인 컴퓨터 등과 같은 전자 장치를 사용하기 위한 어떤 산업 표준을 만족하는 카드일 수 있다. 메모리 제어기(420)가 카드(430)에 의해 또 다른 (예를 들면, 외부) 장치로부터 수신된 제어 신호들에 기초하여 메모리(410)를 제어할 수 있다는 것이 이해될 것이다.

도 11은 본 발명의 다른 예시적인 실시 예들에 따른 메모리 시스템을 보여주는 블록도이다. 도 11에 도시된 시스템은 휴대용 장치(500)를 나타낸다. 휴대용 장치(500)는 MP3 플레이어, 비디오 플레이어, 콤비네이션 비디오 및 오디오 플레이어 등일 수 있다. 도시된 바와 같이, 휴대용 장치(500)는 메모리(510) 및 메모리 제어기(520)를 포함한다. 휴대용 장치(500)는 또한 인코더 및 디코더(530), 프리젠테이션 구성요소들(540) 및 인터페이스(550)를 포함할 수 있다.

인코더 및 디코더(EDC)(530)에 의해 처리된 데이터(비디오, 오디오, 등)는 메모리 제어기(520)를 통해 메모리(510)로 입력되고 메모리(510)로부터 출력될 수 있다. 도 11에서 점선들에 의해 도시된 바와 같이, 데이터는 EDC(530)로부터 메모 리(510)로 직접 입력되고 그리고/또는 메모리(510)로부터 EDC(530)로 직접 출력될 수 있다.

EDC(530)는 메모리(510)에 저장하기 위해 데이터를 인코딩할 수 있다. 예를 들면, EDC(530)는 메모리(510)에 저장하기 위해 오디오 데이터에 대해 MP3 인코딩을 수행할 수 있다. 다른 방법으로, EDC(530)는 메모리(510)에 저장하기 위해 비디오 데이터에 대해 MPEG 인코딩(예를 들면, MPEG2, MPEG4, 등)을 수행할 수 있다. 또한, EDC(530)는 다른 데이터 포맷들에 따라 다른 타입들의 데이터를 인코딩하기 위한 복수의 인코더들을 포함할 수 있다. 예를 들면, EDC(530)는 오디오 데이터를 위한 MP3 인코더 및 비디오 데이터를 위한 MPEG 인코더를 포함할 수 있다.

EDC(530)는 메모리(510)로부터의 출력을 디코딩할 수 있다. 예를 들면, EDC(530)는 메모리(510)로부터 출력된 오디오 데이터에 대해 MP3 디코딩을 수행할 수 있다. 다른 방법으로, EDC(530)는 메모리(510)로부터 출력된 비디오 데이터에 대해 MPEG 디코딩(예를 들면, MPEG2, MPEG4, 등)을 수행할 수 있다. 또한, EDC(530)는 다른 데이터 포맷들에 따라 다른 타입들의 데이터를 디코딩하기 위한 복수의 디코더들을 포함할 수 있다. 예를 들면, EDC(530)는 오디오 데이터를 위한 MP3 디코더 및 비디오 데이터를 위한 MPEG 디코더를 포함할 수 있다.

EDC(530)가 디코더들만을 포함할 수 있다는 것이 또한 이해될 것이다. 예를 들면, 이미 인코딩된 데이터는 EDC(530)에 의해 수신될 수 있고 메모리 제어기(520) 및/또는 메모리(510)로 패스될 수 있다.

EDC(530)는 인터페이스(550)를 통해 인코딩을 위한 데이터를 수신하거나 이 미 인코딩된 데이터를 수신할 수 있다. 인터페이스(550)는 알려진 표준(예를 들면, 펌웨어, USB, 등)에 따를 수 있다. 인터페이스(550)는 또한 하나 이상의 인터페이스를 포함할 수 있다. 예를 들면, 인터페이스(550)는 펌웨어 인터페이스, USB 인터페이스, 등을 포함할 수 있다. 메모리(510)로부터의 데이터는 인터페이스(550)를 통해 출력될 수도 있다.

프리젠테이션 구성요소들(540)은 메모리로부터 출력되고 그리고/또는 EDC(530)에 의해 디코딩된 데이터를 사용자에게 표시할 수 있다. 예를 들면, 프리젠테이션 구성요소들(540)은 오디오 데이터를 출력하기 위한 스피커 잭, 비디오 데이터를 출력하기 위한 디스플레이 스크린, 등을 포함할 수 있다.

본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

도 1은 2 비트(MSB, LSB)를 저장하는 멀티 레벨 셀의 문턱 전압 분포와 그에 대응하는 데이터 값을 나타낸 도면이다.

도 2는 본 발명에 따른 메모리 시스템을 보여주는 도면이다.

도 3은 도 2에 도시된 메모리 셀 어레이를 자세히 보여주는 도면이다.

도 4는 본 발명에 따른 프로그램 방법의 제 1 실시 예를 설명하기 위한 도면이다.

도 5는 본 발명에 따른 프로그램 방법의 제 2 실시 예를 설명하기 위한 도면이다.

도 6은 도 2에 도시된 메모리 셀 어레이의 다른 실시 예를 자세히 보여주는 도면이다.

도 7은 본 발명에 따른 멀티 레벨 셀의 싱글 레벨 셀로의 변환 방법을 설명하기 위한 순서도이다.

도 8은 본 발명에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.

도 9는 본 발명에 따른 SSD 시스템의 구성을 간략히 보여주는 블록도이다.

도 10는 본 발명의 다른 예시적인 실시 예들에 따른 메모리 시스템을 보여주는 블록도이다.

도 11은 본 발명의 다른 예시적인 실시 예들에 따른 메모리 시스템을 보여주는 블록도이다.

Claims

불휘발성 메모리 장치에 있어서:

제 1 메모리 셀, 및 상기 제 1 메모리 셀에 인접한 제 2 및 제 3 메모리 셀을 포함하는 메모리 셀 어레이; 그리고

상기 제 1 메모리 셀을 m-비트 셀로 동작하도록, 상기 제 2 메모리 셀을 n-비트 셀로 동작하도록, 그리고 상기 제 3 메모리 셀을 k-비트 셀로 동작시키도록 구성된 데이터 입출력 회로를 포함하되,

상기 제 1 및 제 2 메모리 셀들은 동일한 워드 라인에 연결되고, 상기 제 1 및 제 3 메모리 셀들은 동일한 비트 라인에 연결되고, 그리고

상기 k, m, 및 n은 자연수이고, 상기 m은 상기 n과 동일하지 않고, 상기 m은 상기 k와 동일하지 않은 불휘발성 메모리 장치.
제 1 항에 있어서,

상기 m은 상기 n보다 큰 불휘발성 메모리 장치.
삭제
삭제
제 2 항에 있어서,

상기 k와 상기 n은 동일한 불휘발성 메모리 장치.
삭제
삭제
제 1 항에 있어서,

상기 데이터 입출력 회로는 상기 제 2 메모리 셀 및 상기 제 3 메모리 셀의 프로그래밍을 완료한 후에, 상기 제 1 메모리 셀의 마지막 비트를 프로그래밍하는 불휘발성 메모리 장치.
삭제
삭제
제 8 항에 있어서,

상기 데이터 입출력 회로는 상기 제 1 메모리 셀에 대한 첫 번째 비트를 프로그래밍하기 전에 상기 제 2 메모리 셀에 대한 예비 프로그램 동작을 수행하고, 상기 제 1 메모리 셀에 대한 첫 번째 비트를 프로그래밍한 후에 상기 제 2 메모리 셀에 대한 재프로그램 동작을 수행하는 불휘발성 메모리 장치.
제 1 항에 있어서,

상기 데이터 입출력 회로는 상기 제 1 메모리 셀에 대한 소거 횟수가 기준 횟수를 초과하는 경우, 상기 제 1 메모리 셀에 저장되는 비트 데이터 수를 감소시키는 불휘발성 메모리 장치.
삭제
제 1 메모리 셀, 및 상기 제 1 메모리 셀에 인접한 제 2 및 제 3 메모리 셀을 포함하는 메모리 셀 어레이를 포함하되, 상기 제 1 및 제 2 메모리 셀들은 동일한 워드 라인에 연결되고, 상기 제 1 및 제 3 메모리 셀들은 동일한 비트 라인에 연결되는 불휘발성 메모리 장치의 동작 방법에 있어서:

상기 제 1 메모리 셀을 m-비트 셀로 동작시키는 단계(m은 자연수);

상기 제 2 메모리 셀을 n-비트 셀로 동작시키는 단계(n은 m과 동일하지 않은 자연수); 그리고

상기 제 3 메모리 셀을 k-비트로 동작시키는 단계(k는 m과 동일하지 않은 자연수)를 포함하는 방법.
삭제
제 14 항에 있어서,

상기 제 1 메모리 셀에 대한 마지막 비트를 프로그래밍하기 전에, 상기 제 2 메모리 셀에 대한 프로그래밍을 완료하는 단계를 더 포함하는 방법.
제 14 항에 있어서,

상기 m은 1이고, 상기 n은 2인 방법.
제 17 항에 있어서,

상기 제 2 메모리 셀에 대한 예비 프로그램 동작을 수행하는 단계;

상기 제 2 메모리 셀에 대한 예비 프로그램 동작을 수행한 후, 상기 제 1 메모리 셀에 대한 첫 번째 비트를 프로그래밍하는 단계; 그리고

상기 제 1 메모리 셀에 대한 첫 번째 비트를 프로그래밍한 후, 상기 제 2 메모리 셀에 대한 재프로그램 동작을 수행하는 단계를 더 포함하는 방법.
삭제
삭제