CN104115231B - 用于确定对存储器阵列的访问的方法、装置和系统 - Google Patents

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Abstract

本发明涉及用于确定对存储器阵列的访问的序列的技术和机制。在实施例中，存储器阵列包括彼此交错的多级单元和单级单元，其中这些多级单元和单级单元的位不同地分配给不同的逻辑页。在另一个实施例中，访问存储器阵列的请求根据页轮序列排序以避免包括相邻多级单元的连续访问类型的访问事件。

Description

用于确定对存储器阵列的访问的方法、装置和系统
技术领域
本文论述的实施例大体上涉及对存储器的访问的控制。更特定地，某些实施例涉及确定对存储器单元阵列的访问顺序。
背景技术
在例如对于NAND闪存的常规闪速存储器技术中，存在至少两个明显的约束，其限制循环能力：固有电荷损失/快速电荷损失（ICL/QCL）和程序干扰/过编程（PD/OP）。
为了在耐力和数据保持中提供高水平可靠性，当前固态驱动系统（例如在企业应用中使用的那些）通常实现1位/单元-或单级单元（SLC）-存储方案。在SLC存储方案中，存储器单元具有阈值电压（Vt）分布用于容纳单个专用位以用于不同地存储逻辑级“1”或逻辑级“0”。因此，通常在SLC中存在足够的读窗口预算（RWB）来容纳降低的ICL/QCL和/或PD/OP。
另一方面，2位/单元-或多级单元（MLC）-存储方案具有相对更有限的循环能力。在MLC存储方案中，存储器单元具有四个或更多级阈值电压（Vt）分布，用于容纳至少两个位，因此RWB是相对紧凑的。由于大的相邻单元Vt摆动，MLC存储方案遭受显著的单元间干扰，包括字线到字线（WL-WL）浮栅到浮栅（FG-FG）电容耦合和位线到位线（BL-BL）FG-FG电容耦合。
尽管它们可靠，如与MLC存储方案相比，SLC方案通常与更高的制造成本关联。因此，现有的闪速存储器技术在成本与循环能力之间施加显著的权衡。
附图说明
本发明的各种实施例通过示例而不是通过限制的方式在附图中图示并且其中：
图1是图示常规浮栅晶体管的元件的电路图。
图2A是图示根据各种实施例的存储器阵列的元件的框图。
图2B是图示根据各种实施例的存储器阵列的元件的框图。
图3是图示根据实施例用于进行存储器访问的计算机平台的元件的框图。
图4是图示根据实施例用于确定存储器访问的顺序的存储器系统的元件的框图。
图5是图示根据实施例的存储器阵列的元件的框图。
图6是图示根据实施例用于确定存储器访问的顺序的存储器设备的元件的框图。
图7是图示根据实施例用于确定存储器访问的顺序的方法的要素的流程图。
图8是图示根据实施例存储器访问信息的处理的要素的流程图。
图9A和9B是图示根据实施例用于对存储器访问排序的相应页轮（page round）序列的要素的表。
具体实施方式
本文论述的实施例不同地提供对存储器阵列的访问的排序来避免对相邻多级单元的一个或多个类型的连续访问。某些实施例在存储器阵列中提供单元相邻MLC-SLC对，其中这样的对减少（或消除）存储器阵列中MLC-MLC相邻的实例。备选地或另外，对相应页和页轮序列的位的分页可用于使访问事件的可能性减少，访问事件包括在本文称为连续相邻MLC-MLC访问的事物。
各种实施例在本文参考单元集（其是“单元邻接”集）论述，该“单元邻接”集意指对于集中的任意两个单元，那两个单元之间的任何单元也在该集中。相似地，单元彼此“单元相邻”，在它们之间没有其他单元。
图1示出常规浮栅（FG）晶体管100的示意表示。根据实施例，FG晶体管100图示一个类型的晶体管，其可适于在存储器阵列的多级单元（MLC）中使用。FG晶体管100可包括漏极节点102、源节点112之间的沟道区和该沟道区上面的控制栅110。另外，FG晶体管100可具有控制栅110与沟道区之间的FG（在108处示意地示出）。在跨各种端子施加标称电压时，FG108可与控制栅110和沟道区电隔离。闪速存储器设备可在阵列中具有大量的FG晶体管闪存单元-例如，在每个闪存单元的控制栅连接到字线并且漏极连接到位线的情况下，闪存单元布置在字线和位线的网格中。
闪速存储器单元可例如通过栅极氧化物诱发从沟道区到FG 108的热电子注入或Fowler-Nordheim隧道化（通过施加相对高的控制栅电压和标称漏极电压）而编程。控制栅110处的电压确定在编程后FG 108上驻留的电荷量。电荷通过确定必须施加到控制栅110的电压来影响沟道区中的电流以便允许闪存单元在源节点112与漏极节点102之间传导电流。闪存单元的该“阈值电压”是存储在闪存单元中的数据的物理形式。当FG 108上的电荷增加时，阈值电压也增加。
在实施例中，存储器阵列包括多个存储器单元-例如，每个单元包括相应的晶体管，其具有FG晶体管100的特征中的一些或全部。例如，这样的多个存储器单元可包括第一单元，其中的每个具有用于作为MLC而操作的阈值电压分布。备选地或另外，多个存储器单元可包括第二单元，其中的每个具有用于作为SLC而操作的阈值电压分布。
在实施例中，对这样的多个存储器单元的访问可根据序列来排序-例如，其中根据该序列的排序使访问错误（其可由一个或多个类型的位访问序列产生）的可能性减少。
例如，图2A提供图示根据实施例的存储器阵列中多个存储器单元200的元件的框图视图。所述多个存储器单元200图示一个类型的单元邻接存储器单元集，其根据实施例包括在本文称为“单元相邻MLC-SLC对”的中的一个或多个-即，沿一些单元激活线的方向彼此单元相邻的存储器单元对，所述对包括一个MLC和一个SLC。
通过图示而非限制的方式，多个存储器单元200可包括单元相邻MLC-SLC对，其包括MLC 214和SLC 216。多个存储器单元200中的至少一些可共享单元激活线-例如，字线220。单元相邻MLC-SLC对中MLC、SLC（或SLC、MLC）顺序在某些实施例上不是限制性的。多个存储器单元200还可包括一个或多个额外的存储器单元（未示出）。为了图示根据不同实施例要避免的事件类型的目的，MLC 214示出为在字线200的方向上与MLC 212相邻。
根据不同的实施例可提供各种技术和/或机制，用于避免一个或多个类型的访问事件。为了说明不同实施例的特征，某些类型的访问事件在本文关于MLC 214的访问而论述。然而，这样的论述可扩展以也适应于可访问多种额外或备选存储器阵列中的任一个中的MLC单元的事件。
对MLC 214的位的访问可导致FG场特性，其造成FG-FG电容耦合的风险-例如，相对于对另一个存储器单元（其与MLC 214单元相邻）的位的后续访问。如果这样的后续访问是在紧接着对MLC 214的访问之后的访问周期期间和/或如果下一个访问的单元相邻位是另一个MLC（例如MLC 212），风险特别显著。为了简单起见，这样的情形在本文称为“连续相邻MLC-MLC访问”。
各种实施例避免一个或多个类型的连续相邻MLC-MLC访问-例如，通过使一个或多个MLC-SLC对中的MLC和SLC两者沿存储器阵列中的至少一个共享单元激活线分布。在某些实施例中，连续相邻MLC-MLC访问可通过进一步在这样的MLC和SLC中使用对各种相应逻辑页的位分配而避免。在实施例中，连续相邻MLC-MLC访问可通过进一步使用页轮的序列（或简单地，“页轮序列”）而避免-例如，其中页轮序列中的每个页轮是用于访问这样的多个逻辑页中的不同的相应一个。
在说明性场景中，MLC 214的某个第一位可属于存储器单元200的多个逻辑页中的第一逻辑页。对MLC 214的该第一位的访问可在页轮序列中的某个第一页轮期间发生-例如，其中该第一页轮专用于访问第一逻辑页。
在这样的场景中，某些实施例不同地规定紧接着页轮序列中的第一页轮之后的任何页轮将不访问如下的页，其具有在至少一个单元激活线方向上与MLC 214单元相邻的任何MLC的位。换句话说，可能与MLC 214单元相邻（至少在一个单元激活线方向上）的任何MLC单元不包括属于要在页轮序列的下一个页轮中访问的逻辑页的位。
因此，牵涉MLC 214的连续相邻MLC-MLC访问可至少部分通过不具有与MLC 214相邻-例如至少沿字线220的方向和/或沿对于MLC 214的位线的方向的任何MLC而避免。还可提供额外的分页和页轮定序技术-例如来避免更大的多个单元邻接存储器单元中的任何连续相邻MLC-MLC访问。
图2B提供图示根据另一个实施例的多个存储器单元250的元件的框图视图。该多个存储器单元250图示单元邻接存储器单元，其包括共享位线270的单元相邻MLC-SLC对。更特定地，多个存储器单元250可包括单元相邻MLC-SLC对，其包括MLC 264和SLC 266。多个存储器单元250可包括一个或多个额外的存储器单元（未示出）。为了说明根据不同的实施例要避免的事件类型的目的，MLC 264示出为在位线270的方向上与MLC 262相邻。
避免沿字线的连续相邻MLC-MLC访问的技术在实施例中可适于另外或备选地避免沿位线（例如位线270）的连续相邻MLC-MLC访问。通过说明而非限制的方式，实施例可通过访问例如MLC 262的可能沿共享位线270的方向与MLC 264单元相邻的任何MLC而不同地避免对跟随某个紧跟着的访问轮之后的MLC 264的访问。
例如，牵涉MLC 264的连续相邻MLC-MLC访问可至少部分通过不具有与MLC 264相邻-例如，至少沿位线270的访问和/或沿对于MLC 264的字线的方向相邻的任何MLC而避免。还可提供额外的分页和页轮定序技术-例如来避免更大的多个单元邻接存储器单元中的任何连续相邻MLC-MLC访问。
图3图示根据实施例用于处理存储器访问请求的计算机平台300的元件。计算机平台300可例如包括例如台式计算机、膝上型计算机、手持计算机-例如平板计算机、掌上型计算机、智能电话、媒体播放器和/或类似物的个人计算机-和/或其他这样的计算机系统的硬件平台。备选地或另外，计算机平台300可提供作为服务器、工作站或其他这样的计算机系统的操作。
在实施例中，计算机平台300包括处理器305和耦合于此的芯片集315-例如通过主机总线310。处理器305可包括多种类型的单核或多核架构（例如，CISC、RISC、VLIW、混合架构和/或类似物）中的任一个的应用处理器、微控制器、中央处理单元等。另外，处理器305可在一个或多个芯片上实现。芯片集315可进一步耦合于计算机平台300的存储器设备320，该存储器设备320包括存储器阵列325。
芯片集315可包括耦合于存储器设备320（例如，在存储器设备320的存储器阵列325包括例如NAND闪速存储器单元的闪速存储器单元的情况下）的存储器控制器316，并且在实施例中包括一个或多个接口设备（未示出），用于收集访问存储器阵列325的请求、对其分组、定优先级和/或用别的方式准备它-例如包括来自计算机平台300的各种总线的请求-并且将这样的请求汇集到存储器控制器316。
芯片集315还可负责对于与计算机平台300的一个或多个其他部件的处理器事务的各种桥接。通过说明而非限制的方式，计算机平台300可进一步包括图形设备340-例如，通过加速图形端口的方式耦合的。图形设备340可例如提供触屏输入功能性，但某些实施例在该方面不受限制。备选地或另外，计算机平台300可包括一个或多个其他I/O设备，由经由I/O总线330而耦合的说明性I/O设备335a、…335n所表示的。I/O总线330表示一个或多个接口机构中的多种组合中的任一个，其包括但不限于各种总线（例如，PCI、ISA、X总线、EISA、VESA，等）、桥（也叫作总线控制器）和/或类似物。
I/O设备335a、…335n可例如包括键盘或其他这样的设备，其包括用于接收用户输入的字母数字和/或其他键。另外或备选地，I/O设备335a、…335n可包括光标控制设备，例如鼠标、轨迹球、笔、触屏、光标方向键和/或类似物，用于将位置、选择或其他光标信息传递给处理器305，和/或控制光标移动-例如在图形设备340上。I/O设备335a、…335n可另外或备选地包括陀螺仪传感器，用于提供位置、运动和/或定向信息、硬拷贝设备（例如打印机、声音记录/重放设备（例如麦克风或扬声器））或用于提供计算机平台300的I/O的额外或备选硬件的多种组合中的任一个。
计算机平台300可另外或备选地包括网络接口设备350，用于使计算机平台300连接到一个或多个网络（未示出）-例如，包括专用存储区域网（SAN）、局域网（LAN）、广域网（WAN）、虚拟LAN（VLAN）、因特网和/或类似物。例如，网络接口设备350可包括网络接口卡（NIC）、有线或无线调制解调器、无线收发器等中的一个或多个-例如，用于计算机平台300根据例如3G、WiMAX、长期演进（LTE）、LTE高级和/或类似物的多种无线通信标准中的任一个来交换消息。例如，网络接口设备350可包括天线355（例如偶极天线）或以别的方式用天线355操作，但本发明的范围在该方面不受限制。
在操作期间，处理器305和/或计算机平台300的其他硬件可例如交换对存储器阵列325的相应访问的一个或多个请求。实施例不同地提供用于确定这样的存储器访问的顺序的技术和/或机制。例如，存储器设备320可包括定序逻辑，用于根据解释MLC和SLC在存储器阵列325中的分布和/或这样的MLC和SLC中的位到相应页的分配的序列来对存储器阵列325的访问排序。在备选实施例中，这样的定序逻辑可在例如存储器控制器316的另一个存储器设备中提供。在实施例中，存储器控制器316的控制器功能性中的一些或全部可并入对于处理器305的集成电路内，但某些实施例在该方面不受限制。
计算机平台300的架构说明根据实施例用于确定存储器访问序列的一个计算机系统。然而，计算机平台300的架构-例如，耦合来请求、定序或用别的方式确定对存储器阵列325的访问和/或这样的设备关于彼此的相对配置的设备的特定数量和类型-对某些实施例可不是限制性的。通过说明而非限制的方式，存储器设备320可备选地经由I/O总线330耦合于芯片集315-例如，其中存储器设备320包括固态驱动用于经由I/O总线330交换SATA通信，其中存储器设备320插入到I/O总线330和/或类似物的USB连接器。
图4图示根据实施例用于处理存储器访问请求的存储器系统400的框图形式元件。存储器系统400可驻存在例如计算机平台300内。在实施例中，存储器系统400驻存在具有存储器设备320的特征中的一些或全部的存储器设备中。在备选实施例中，存储器系统400跨越多个设备，包括这样的存储器设备和控制器设备-例如，存储器控制器316。
尽管某些实施例在该方面不受限制，存储器系统400可在单个半导体衬底上制造并且使用非易失性存储器单元将数据存储在存储器阵列422内。存储器系统400可配置成使用各种阈值电压集，用于将数据存储在存储器阵列422的不同的相应非易失性（例如，闪速）存储器单元中。存储器阵列422可例如包括具有可编程阈值电压的任何类型的存储器单元，例如具有捕获（trap）电介质或浮栅的存储器单元。在一个实施例中，存储器阵列422由NAND闪速存储器单元组成。
在一个实施例中，存储器系统400包括控制引擎436，其包括用于控制对存储器阵列422的读和/或写访问的电路逻辑。控制引擎436还可控制个体单元的选择性编程-例如，对于作为SLC和MLC中的相应一个操作的每个这样的单元，如在本文详细描述的。例如，控制引擎436可包括微控制器或其他处理器逻辑-例如，用于执行存储在片上存储器中的微代码。然而，各种其他类型的硬件可在控制引擎436中提供以根据不同的实施例实现用于确定对存储器阵列422的访问序列的技术。
控制引擎436可在地址线424上接收规定要访问的存储器阵列422的一个或多个位置的信号。存储器系统400的X解码器428可响应于施加于地址线424的地址信号在存储器阵列422内选择合适的行（例如，字线）。由于该原因，X解码器428也可叫作行解码器。相似地，存储器系统400的Y解码器430可响应于来自地址线424的地址信号在存储器阵列422内选择合适的列（例如，位线）。因为它的功能，Y解码器430也可叫作列解码器。
控制引擎436可管理对存储器阵列422的访问-例如，经由X解码器428、Y解码器430和电压开关438的控制。电压开关438可控制读取存储器阵列422中的数据、对其编程和/或擦除它所必需的各种电压电平。通过说明而非限制的方式，电压开关可基于设备电力供应Vcc、接地Vss和用于对存储在存储器阵列422内的数据编程或擦除它的程序/擦除电压Vpp中的一个或多个来操作。Vpp可在外部供应或在内部生成-例如，由电压开关438改变。
用于读取、擦除和编程的用户命令可传递给控制引擎436-例如，经由存储器系统400的命令接口440。在实施例中，外部代理可直接或间接向命令接口440发出命令-例如，经由三个控制引脚中的一个或多个：输出使能OEB、写使能WEB和芯片使能CEB。
用于进行个体单元位访问的存储器系统400的某些机制仅是说明性的，并且对某些实施例不是限制性的。例如，确定的存储器阵列422的有序访问序列中的特定位访问可内部和自身通过用于进行这样的位访问的多种常规机制中的任一个来实现。然而，例如存储器系统400的系统可进一步包括用于根据实施例确定对存储器阵列422的访问序列的机制。这样的机制可不同地定位在-控制引擎436、命令接口440、X解码器428和/或Y解码器430中的一个或多个中-例如，跨它们分布，但某些实施例在该方面不受限制。
图5图示根据实施例的存储器阵列500（其例如是排序的存储器访问的目标）的元件。在实施例中，存储器阵列500包括存储器阵列422的特征中的一些或全部。
存储器阵列500可包括字线、位线和存储器单元，其每个对应于字线中的一个和位线中的一个的不同的相应组合-例如，其每个由对应于字线中的一个和位线中的一个的不同的相应组合激活。通过说明而非限制的方式，存储器阵列500可包括多个字线和位线-由说明性字线WL0、…、WL7和位线BL0、…BL3表示-并且由此不同地可访问相应的存储器单元。存储器阵列500可进一步包括一个或多个常规的电路元件-例如，源选择线（SSL）、接地选择线（GSL）和/或类似物-来帮助从个体存储器单元读取和/或写入个体存储器单元。
在存储器阵列500的存储器单元之中，这样的存储器单元的一些单元邻接集可包括作为MLC操作的第一单元和作为SLC操作的第二单元两者。例如，MLC和SLC两者都可定位在相同的字线上和/或MLC和SLC两者可定位在相同的位线上。在实施例中，第一单元中的至少一些可与第二单元中的至少一些交错。例如，单元邻接集的至少一些子集可以是在沿给定单元激活线的方向的线中单元相邻的单元，其中这样的单元相邻单元沿该线形成交替的MLC和SLC。在某些实施例中，MLC和SLC沿WL0、…、WL7中的一个的字线方向彼此交错，而其他MLC和SLC沿位线BL0、…BL3中的一个的位线方向彼此交错。
如在图5中示出的，存储器阵列500可提供跨多个位线和多个字线两者的交错。例如，作为MLC操作的第一单元的分布和作为MLC操作的第二单元的分布可在存储器阵列500中形成棋格（checkered）模式。这样的棋格模式通过使存储器阵列500中的交替存储器单元灰色加亮而图示（例如，其中灰色加亮例如指示作为MLC操作的存储器单元）。
这样的棋格或用别的方式交错的存储器单元的分布可导致存储器阵列500具有多个单元相邻MLC-SLC对，其具有平均1.5个位/单元存储容量。利用这样的单元相邻MLC-SLC对，分页机制-并且在实施例中，页轮序列机制-可用于提供存储器访问序列，其避免至少某些类型的连续相邻MLC-MLC访问事件。例如，存储器阵列500可包括控制信号线BL_even和BL_odd，每个用于访问作为组的多个位线-例如，用于激活晶体管Tb0、Tb2来访问包括位线BL0和BL2的偶位线组，或用于激活晶体管Tb1、Tb3来访问包括位线BL1和BL3的奇位线组。控制信号BL_even和BL_odd表示用于提供分页方案（其至少在位线组基础上区分页）的硬件实现。在其他实施例中，这样的分页方案可例如至少部分由固件或在存储器控制器逻辑中执行的其他代码来实现。
图6图示用于根据实施例确定要进行的存储器访问的顺序的存储器设备600的元件。存储器设备600可提供存储器系统的功能性中的一些或全部，例如存储器系统400的那些。例如，存储器设备600可包括控制引擎436中的一个或多个特征。
在实施例中，存储器设备600包括硬件接口610，用于接收访问信息620以用于访问例如存储器阵列325的存储器阵列。硬件接口610可例如接收信号-例如在地址线424和/或数据线426上接收的那些-其包括或用别的方式表示多个访问请求，每个对于对应于存储器阵列422中的一些物理存储器位置的相应逻辑地址。
存储器设备600可包括耦合于硬件接口610的定序器630，该定序器630包括电路逻辑，用于基于接收的访问信息620生成访问信号650来对存储器阵列的存储器单元的单元邻接集的访问排序。在实施例中，要由访问信号650实现的排序可根据页轮的序列640，每个页轮用于访问-存储器阵列的多个逻辑页中的一个页-例如，仅一个页。序列640可例如表示查找表或其他这样的仓库，用于存储表示页轮的一些预定顺序性能的信息。这样的仓库可本地存储在存储器设备600中，但某些实施例在该方面不受限制。这样的信息可由定序器630访问来确定-由接收的访问信息620表示的存储器访问的排序-例如，重排序。在备选实施例中，序列640是一个或多个状态机或其他这样的逻辑（其提供这样的页轮顺序性能的硬接线实现）的集。
在由访问信息620中表示的访问所针对的存储器阵列中，存储器单元的单元邻接集可包括至少部分彼此交错的MLC和SLC-例如，其中多个单元相邻MLC-SLC对至少沿字线或沿单元邻接集的位线定位。在实施例中，由于多个单元相邻MLC-SLC对，存储器单元的单元邻接集具有平均每单元一又二分之一位。MLC的分布和SLC的分布可例如在单元邻接集中形成棋格分布模式。存储器阵列可定位在存储器设备600内，但某些实施例在该方面不受限制。
在实施例中，存储器单元的单元邻接集的位可不同地属于多个逻辑页的相应页。通过说明而非限制的方式，存储器阵列的一个或多个字线每个可对应于逻辑页的不同相应集-例如，其中，对于这样的一个或多个字线中的每个，逻辑页的对应集中的每个逻辑页仅包括经由该字线而访问的位。
在说明性场景中，存储器阵列的第一字线-例如WL1-可提供对作为MLC操作的第一存储器单元的访问，每个MLC包括用于表示逻辑状态的相应第一位和用于表示逻辑状态的相应第二位。第一存储器单元的相应第一位可彼此关联-例如，其中第一位与相同（例如，较低）的读出电压关联。相似地，第一存储器单元的相应第二位可例如通过某个（例如，较高）读出电压而相似地彼此关联。第一字线可进一步提供对作为SLC操作的第二存储器单元的访问，每个SLC包括用于表示逻辑状态的相应专用位。第二存储器单元的相应专用位可例如彼此关联-例如，通过某个相同的读出电压。
根据一个实施例的分页方案可实现页的集，其对应于这样的第一字线-例如，该页的集包括具有（例如，仅具有）第一存储器单元（其要用第一字线访问）的第一位的第一逻辑页。另外或备选地，这样的页的集可包括具有（例如，仅具有）第一存储器单元（其要用第一字线访问）的第二位的第二逻辑页。另外或备选地，这样的页的集可包括具有（例如，仅具有）第二存储器单元（其要用第一字线访问）的专用位的第三逻辑页。
在实施例中，存储器阵列的逻辑页中的一些或全部在字线基础、偶数/奇数位线基础和第一/第二位基础中的一个或多个上互相区分。在序列624中指示的说明性分页方案中，存储器阵列包括十八个（18）逻辑页-例如，其中三个逻辑页的相应集每个对应于存储器阵列的字线WL1、…、WL6中不同的一个。对于字线WL1、…、WL6中的每个，用该字线访问的MLC的第一位包括一个页，用该字线访问的MLC的第二位包括第二页，并且用该字线访问的SLC的专用位包括第三页。此外，对于WL1、…、WL6中连续相邻字线的页的集在具有每个对于相应偶位线MLC位（其中一个页对于奇位线SLC位）的两个页和具有每个对于相应奇位线MLC位（其中一个页对于偶位线SLC位）的两个页之间交替。序列624中指示的分页方案仅说明一个场景，并且可例如扩展以适应于包括多种额外或备选字线中的任一个、多种额外或备选MLC-SLC棋格分布模式中的任一个和/或类似物的存储器阵列。
利用MLC和SLC在存储器阵列中的指定分布和对相应页不同地分配MLC位和SLC位的指定分页方案，页轮序列可用于对存储器阵列的访问排序来避免一个或多个类型的连续相邻MLC-MLC访问。例如，页轮序列640可避免沿字线方向的连续相邻MLC-MLC访问和/或沿位线方向的连续相邻MLC-MLC访问。
在图6（其表示页轮序列640）的表中，行对应于字线并且列对应于偶数/奇位线和第一/第二位的组合。表中的每个单元表示用对应于对于该单元的表行的字线访问的页，其中该页的位是对应于对于该单元的表列的位类型，并且用对应于对于该单元的表列的位线类型的位线来访问。单元中的相应数字表示页轮序列640中每个页的顺序。阴影单元表示作为SLC而起作用的存储器单元的未使用位容量-例如，其中这样的SLC的相应第一位是这样的SLC的专用位。
序列640的回顾揭示没有可访问单元邻接的多个存储器单元的指定MLC的页轮紧跟另一个页轮，另一个页轮可访问与该指定MLC单元单元相邻的单元邻接的多个存储器单元的一些其他MLC。
图7图示根据实施例用于确定存储器访问的顺序的方法700的要素。方法700可由包括例如存储器设备600的特征中的一些或全部的设备执行。
方法700可包括在710处接收用于访问存储器阵列（其包括存储器单元的单元邻接集）的信息。该单元邻接集可例如包括作为多级单元（MLC）操作的第一存储器单元和作为单级单元（SLC）操作的第二存储器单元。在实施例中，第一存储器单元中的至少一些与第二存储器单元中的至少一些交错-例如，其中存储器单元的单元邻接集包括多个单元相邻MLC-SLC对。这样的单元相邻MLC-SLC对可包括沿单元激活线的方向-例如，字线的方向或位线的方向-彼此相邻的一对单元。例如，第一存储器单元的分布和第二存储器单元的分布可形成棋格分布模式。存储器单元的单元邻接集可具有平均每个单元一又二分之一位，但某些实施例在该方面不受限制。
在实施例中，存储器单元的单元邻接集的位属于多个逻辑页中的相应页。存储器阵列可包括多个字线-例如，每个字线对应于逻辑页中不同的相应集。对于这样的多个字线中的每个，对应用于字线的逻辑页的集可包括对于要用字线访问的MLC的第一位的第一逻辑页、对于要用字线访问的MLC的第二位的第二逻辑页和对于要用字线访问的SLC的专用位的第三逻辑页。方法700可进一步包括在720处基于在710处接收的信息生成信号以根据页轮序列对存储器单元的单元邻接集的访问排序。根据页轮序列对访问排序在实施例中可避免出现这样的访问事件，其包括连续相邻MLC-MLC访问，其中单元相邻MLC在连续页轮中的相应页轮中访问。
图8图示根据实施例用于对存储器访问排序的操作的序列800的要素。序列800可由例如计算机平台300的一个或多个部件执行。在非常简化的场景中，示出过程800，其确定对包括逻辑页A、B和C（其进而每个包括标记（1）、（2）和（3）的相应位置）的页的集的访问顺序。
在说明性场景中，地址x1、…、x9-例如逻辑地址-的集812是对于地址转换810的输入，该地址转换810对于地址x1、…、x9中的每个确定页A、B和C内的对应页/位置组合。地址转换810可对地址x1、…、x9中的相应地址提供页/位置组合的集814。该集814可进而作为对于将页/位置组合分组的分组820的输入而提供-例如基于页/位置组合中的相应页。
例如，分组820可产生页/位置组合的集822，该页/位置组合可根据它们相应的页来分组-例如，排序。集822可进而根据实施例对于定序830的输入而提供。定序830可例如由具有存储器设备600的特征中的一些或全部的设备进行-例如，其中定序830根据方法700来进行。通过说明而非限制的方式，定序840可根据页轮的序列840来对集822排序-例如，其中序列840包括用于访问页B的页轮，后跟用于访问页A的页轮、后跟用于访问页C的页轮。
序列840可与将存储器阵列中的位分配给相应逻辑页的页方案850关联-例如，其中序列840避免对存储器阵列的页的一个或多个类型的连续相邻MLC-MLC访问（其根据页方案850）。例如，页A、B和C可每个具有相应的位，其用相同的字线I来不同地访问，其中页A和C的位用奇位线不同地访问，而页B的位用偶位线来访问。此外，页A和B的位可用相对较低的读出电压来不同地访问，而页C的位可用相对较高的读出电压来访问。页方案850说明例如序列840的序列可与之关联的一个页方案。
定序830可产生页/位置组合的有序集832，其根据序列840在访问页A之前（其进而在访问页C之前）对页B的访问排序。然后可提供有序集832，用于解码来生成信号的序列862-例如对于存储器阵列中的存储器单元的第一/第二（例如，低/高）位的各种相应访问的字线信号和位线信号。
图9A和9B图示根据实施例用于对存储器访问不同地排序的相应页轮序列900a、900b。页轮序列900a、900b每个可用于对存储器阵列中的存储器单元的单元邻接集的访问排序-例如，具有棋格MLC-SLC分布模式（例如，存储器阵列500的）的单元邻接集。页轮序列900a、900b的回顾揭示根据页轮序列900a、900b中的任一个对访问排序可避免沿字线方向的连续相邻MLC-MLC访问和/或沿位线方向的连续相邻MLC-MLC访问。
在页轮序列中-例如页轮序列640、900a、900b中的一些或全部-SLC的专用位可根据用于读出MLC的低位的相同技术来读出。例如，SLC的专用位和MLC的较低位可具有相同的阈值电压分布或用别的方式用相同的读出电压访问。然而，某些实施例进一步提供用于将用于读出MLC较低位的技术和用于读出SLC专用位的技术区分开的机制。
通过说明而非限制的方式，控制逻辑（例如控制引擎436中的）可包括或以其它方式具有对一个或多个寄存器的访问，所述寄存器限定各种电压电平用于不同地访问MLC和SLC的不同位。这样的寄存器可例如对各种位类型中的每个-例如MLC的低位、MLC的高位和SLC的专用位中的一个或多个-限定相应的读参考电压电平和/或相应的程序验证电压电平。读参考电压电平指要施加用于确定存储在对应位类型的位中的值的电压电平。程序验证电压电平指要施加用于确定对应位类型的位的编程是否成功的电压电平。多种额外或备选的位访问电压电平中的任一个可根据不同的实施例限定。
控制引擎436或相似的控制逻辑中的寄存器可使相应的电压电平彼此区分-例如，读参考电压电平和/或程序验证电压电平-对于SLC专用位和对于MLC低位。这样的区分可例如允许更好的分辨率用于确定存储在SLC专用位中的逻辑值，而不增加与访问MLC位关联的错误的机会。在实施例中，限定位访问电压电平的寄存器可动态设置/重设-例如用进行中的设置特征命令-来配置存储器系统用于根据本文描述的技术来操作。
除避免连续相邻MLC-MLC访问外，页轮序列还可进一步避免或用别的方式限制某些其他访问事件的出现。例如，MLC可特定地倾向于在该MLC的较低位的编程与该MLC的较高位的编程之间的时段期间与相邻存储器单元（例如，相邻MLC或相邻SLC）的FG-FG耦合。MLC的较低位和较高位可分别对应于较低的读出电压和相对较高的读出电压。某些实施例防止在这样的MLC的较低位访问与该MLC的较高位的后续访问之间的时期期间与该MLC字线相邻或位线相邻的任何单元的访问。
例如，在页轮序列640中，页轮6和8允许这样的单元的编程，该单元在页轮5的MLC的较低位的编程与页轮10中该MLC的较高位的编程之间与该MLC字线相邻或位线相邻。相比之下，在页轮序列900b中，与MLC（在一个页轮或页轮1、4和5中）字线相邻或位线相邻的单元的任何编程未在页轮7中该MLC的较低位的编程与页轮9中该MLC的较高位的编程之间发生。
本文描述用于访问存储器阵列的技术和架构。在上文的描述中，为了解释目的，阐述许多具体细节以便提供对某些实施例的全面理解。然而，可在没有这些具体细节的情况下实践某些实施例，这对于本领域内技术人员将是明显的。在其它实例中，结构和设备采用框图形式示出以便避免混淆本描述。
在该说明书中对“一个实施例”或“实施例”的引用意指结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中。短语“在一个实施例中”在该说明书中各处的出现不一定都指相同的实施例。
在关于计算机存储器内的数据位的操作的算法和符号表示方面呈现本文的详细描述中的一些部分。这些算法描述和表示是由计算领域内的技术人员使用以最有效地向本领域内其他技术人员传达它们的工作实质的手段。算法在这里并且一般设想为导致期望结果的步骤的自一致顺序。这些步骤是需要物理操纵物理量的那些。通常，尽管不是必须的，这些量采取能够被存储、转移、组合、比较和用别的方式而操纵的电或磁信号的形式。已经证明有时主要由于常见使用的原因将这些信号称为位、值、要素、符号、字符、项、数字或类似物是方便的。
然而，应该牢记所有这些和相似的术语要与适当的物理量关联并且仅是应用于这些量的方便标签。除非另外具体阐述（如从上文论述显而易见的），意识到在整个描述中，利用例如“处理”或“计算”或“确定”或“显示”或类似物的术语的论述指计算机系统或相似的电子计算设备的行为和进程，其操纵表示为计算机系统的寄存器和存储器内的物理（电子）量的数据并且将其转换为相似地表示为计算机系统存储器或寄存器或其他这样的信息存储、传输或显示装置内的物理量的其他数据。
某些实施例还涉及用于执行本文的操作的装置。该装置可专门对于所需目的而构造，或它可包括由存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。这样的计算机程序可存储在计算机可读存储介质（例如但不限于任何类型的盘，其包括软盘、光盘、CD-ROM和磁光盘、只读存储器（ROM）、随机存取存储器（RAM）（例如动态RAM（DRAM）、EPROM、EEPROM）、磁或光卡或适合用于存储电子指令的任何类型的介质）中，并且耦合于计算机系统总线。
本文呈现的算法和显示不固有地涉及任何特定计算机或其他装置。各种通用系统可根据本文的教导与程序一起使用，或可证明便于构造更专业的装置来执行需要的方法步骤。多种的这些系统需要的结构将从下文的描述显而易见。另外，未参考任何特定编程语言来描述某些实施例。将意识到多种编程语言可用于实现如本文描述的这样的实施例的教导。
除上文描述的之外，还可对公开的实施例和其实现做出各种修改而不偏离它们的范围。因此，本文的说明和示例应在说明性而非限制性意义上解释。本发明的范围应仅仅通过参考随附的权利要求来度量。

Claims (37)

1.一种存储器设备，其包括：
硬件接口，用于接收信息以用于访问存储器阵列，所述存储器阵列包括存储器单元的单元邻接集，其包括作为多级单元MLC操作的第一存储器单元和至少部分与所述第一存储器单元交错的第二存储器单元，所述第二存储器单元作为单级单元SLC操作，其中存储器单元的所述单元邻接集的位属于多个逻辑页的相应页；
定序器，其耦合于所述硬件接口，所述定序器包括电路逻辑，所述电路逻辑用于基于接收的信息生成信号以根据页轮序列来对存储器单元的所述单元邻接集的访问排序以避免出现以下访问事件，其中第一MLC的位在第一页轮期间访问并且第二MLC的位在所述页轮序列中紧跟所述第一页轮的第二页轮期间访问，并且其中所述第一MLC和所述第二MLC在单元激活线的方向上彼此单元相邻。
2.如权利要求1所述的存储器设备，存储器单元的所述单元邻接集具有平均每单元一又二分之一位。
3.如权利要求1所述的存储器设备，其中所述单元激活线的所述方向是所述存储器阵列的字线的方向。
4.如权利要求1所述的存储器设备，其中所述单元激活线的所述方向是所述存储器阵列的位线的方向。
5.如权利要求1所述的存储器设备，其中所述第一存储器单元的分布和所述第二存储器单元的分布形成棋格分布模式。
6.如权利要求1所述的存储器设备，所述存储器阵列进一步包括第一字线，其中第一逻辑页包括要用所述第一字线来访问的所述第一存储器单元的第一位，其中第二逻辑页包括要用所述第一字线来访问的所述第一存储器单元的第二位，其中第三逻辑页包括要用所述第一字线来访问的所述第二存储器单元的专用位。
7.如权利要求6所述的存储器设备，其中所述第一逻辑页对应于MLC的第一位，其中所述第二逻辑页对应于MLC的第二位，并且其中所述第三逻辑页对应于SLC的专用位。
8.如权利要求1所述的存储器设备，所述存储器阵列包括多个字线，每个字线对应于逻辑页的不同相应集。
9.如权利要求8所述的存储器设备，其中对于所述多个字线中的每个，对应于所述字线的逻辑页的集中的每个逻辑页对应于以下中的不同的相应一个：
要用所述字线来访问的MLC的第一位；
要用所述字线来访问的MLC的第二位；以及
要用所述字线来访问的SLC的专用位。
10.一种用于确定对存储器单元阵列的访问顺序的方法，包括：
接收信息用于访问存储器阵列，所述存储器阵列包括存储器单元的单元邻接集，其包括作为多级单元MLC操作的第一存储器单元和至少部分与所述第一存储器单元交错的第二存储器单元，所述第二存储器单元作为单级单元SLC操作，其中存储器单元的所述单元邻接集的位属于多个逻辑页的相应页；
基于接收的信息生成信号以根据页轮序列来对存储器单元的所述单元邻接集的访问排序以避免出现以下访问事件，其中第一MLC的位在第一页轮期间访问并且第二MLC的位在所述页轮序列中紧跟所述第一页轮的第二页轮期间访问，并且其中所述第一MLC和所述第二MLC在单元激活线的方向上彼此单元相邻。
11.如权利要求10所述的方法，存储器单元的所述单元邻接集具有平均每单元一又二分之一位。
12.如权利要求10所述的方法，其中所述单元激活线的所述方向是所述存储器阵列的字线的方向。
13.如权利要求10所述的方法，其中所述单元激活线的所述方向是所述存储器阵列的位线的方向。
14.如权利要求10所述的方法，其中所述第一存储器单元的分布和所述第二存储器单元的分布形成棋格分布模式。
15.如权利要求10所述的方法，其中所述存储器阵列进一步包括第一字线，其中第一逻辑页包括要用所述第一字线来访问的所述第一存储器单元的第一位，其中第二逻辑页包括要用所述第一字线来访问的所述第一存储器单元的第二位，其中第三逻辑页包括要用所述第一字线来访问的所述第二存储器单元的专用位。
16.如权利要求15所述的方法，其中所述第一逻辑页对应于MLC的第一位，其中所述第二逻辑页对应于MLC的第二位，并且其中所述第三逻辑页对应于SLC的专用位。
17.如权利要求10所述的方法，所述存储器阵列包括多个字线，每个字线对应于逻辑页的不同相应集。
18.如权利要求17所述的方法，其中对于所述多个字线中的每个，对应于所述字线的逻辑页的集中的每个逻辑页对应于以下中的不同的相应一个：
要用所述字线来访问的MLC的第一位；
要用所述字线来访问的MLC的第二位；以及
要用所述字线来访问的SLC的专用位。
19.一种计算机平台，其包括：
处理器；
存储器设备，其耦合于所述处理器，所述存储器设备包括：
硬件接口，用于从所述处理器接收信息以用于访问所述计算机平台的存储器阵列，所述存储器阵列包括存储器单元的单元邻接集，其包括作为多级单元MLC操作的第一存储器单元和至少部分与所述第一存储器单元交错的第二存储器单元，所述第二存储器单元作为单级单元SLC操作，其中存储器单元的所述单元邻接集的位属于多个逻辑页的相应页；
定序器，其耦合于所述硬件接口，所述定序器包括电路逻辑，所述电路逻辑用于基于接收的信息生成信号以根据页轮序列来对存储器单元的所述单元邻接集的访问排序以避免出现以下访问事件，其中第一MLC的位在第一页轮期间访问并且第二MLC的位在所述页轮序列中紧跟所述第一页轮的第二页轮期间访问，并且其中所述第一MLC和所述第二MLC在单元激活线的方向上彼此单元相邻；以及
网络接口，其耦合于所述处理器和所述存储器设备，所述网络接口将所述计算机平台连接到网络。
20.如权利要求19所述的计算机平台，存储器单元的所述单元邻接集具有平均每单元一又二分之一位。
21.如权利要求19所述的计算机平台，其中所述单元激活线的所述方向是所述存储器阵列的字线的方向。
22.如权利要求19所述的计算机平台，其中所述单元激活线的所述方向是所述存储器阵列的位线的方向。
23.如权利要求19所述的计算机平台，其中所述第一存储器单元的分布和所述第二存储器单元的分布形成棋格分布模式。
24.如权利要求19所述的计算机平台，所述存储器阵列进一步包括第一字线，其中第一逻辑页包括要用所述第一字线来访问的所述第一存储器单元的第一位，其中第二逻辑页包括要用所述第一字线来访问的所述第一存储器单元的第二位，其中第三逻辑页包括要用所述第一字线来访问的所述第二存储器单元的专用位。
25.如权利要求24所述的计算机平台，其中所述第一逻辑页对应于MLC的第一位，其中所述第二逻辑页对应于MLC的第二位，并且其中所述第三逻辑页对应于SLC的专用位。
26.如权利要求19所述的计算机平台，所述存储器阵列包括多个字线，每个字线对应于逻辑页的不同相应集。
27.如权利要求26所述的计算机平台，其中对于所述多个字线中的每个，对应于所述字线的逻辑页的集中的每个逻辑页对应于以下中的不同的相应一个：
要用所述字线来访问的MLC的第一位；
要用所述字线来访问的MLC的第二位；以及
要用所述字线来访问的SLC的专用位。
28.一种计算机可读介质，在其上已存储指令，所述指令在被执行时使得处理器执行根据权利要求10-18的任一项的方法。
29.一种用于确定对存储器单元阵列的访问顺序的装置，包括：
用于接收信息用于访问存储器阵列的部件，所述存储器阵列包括存储器单元的单元邻接集，其包括作为多级单元MLC操作的第一存储器单元和至少部分与所述第一存储器单元交错的第二存储器单元，所述第二存储器单元作为单级单元SLC操作，其中存储器单元的所述单元邻接集的位属于多个逻辑页的相应页；
用于基于接收的信息生成信号以根据页轮序列来对存储器单元的所述单元邻接集的访问排序以避免出现以下访问事件的部件，其中第一MLC的位在第一页轮期间访问并且第二MLC的位在所述页轮序列中紧跟所述第一页轮的第二页轮期间访问，并且其中所述第一MLC和所述第二MLC在单元激活线的方向上彼此单元相邻。
30.如权利要求29所述的装置，存储器单元的所述单元邻接集具有平均每单元一又二分之一位。
31.如权利要求29所述的装置，其中所述单元激活线的所述方向是所述存储器阵列的字线的方向。
32.如权利要求29所述的装置，其中所述单元激活线的所述方向是所述存储器阵列的位线的方向。
33.如权利要求29所述的装置，其中所述第一存储器单元的分布和所述第二存储器单元的分布形成棋格分布模式。
34.如权利要求29所述的装置，其中所述存储器阵列进一步包括第一字线，其中第一逻辑页包括要用所述第一字线来访问的所述第一存储器单元的第一位，其中第二逻辑页包括要用所述第一字线来访问的所述第一存储器单元的第二位，其中第三逻辑页包括要用所述第一字线来访问的所述第二存储器单元的专用位。
35.如权利要求34所述的装置，其中所述第一逻辑页对应于MLC的第一位，其中所述第二逻辑页对应于MLC的第二位，并且其中所述第三逻辑页对应于SLC的专用位。
36.如权利要求29所述的装置，所述存储器阵列包括多个字线，每个字线对应于逻辑页的不同相应集。
37.如权利要求36所述的装置，其中对于所述多个字线中的每个，对应于所述字线的逻辑页的集中的每个逻辑页对应于以下中的不同的相应一个：
要用所述字线来访问的MLC的第一位；
要用所述字线来访问的MLC的第二位；以及
要用所述字线来访问的SLC的专用位。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104217762B (zh) * 2013-05-31 2017-11-24 慧荣科技股份有限公司 数据储存装置及其错误校正方法以及数据读取方法
US9361220B2 (en) * 2013-09-17 2016-06-07 Sandisk Technologies Inc. Apparatus and method of using dummy data while storing data at a multi-bit storage element
US9406385B2 (en) 2013-09-17 2016-08-02 Sandisk Technologies Llc Apparatus and method of storing data at a multi-bit storage element
US10096355B2 (en) * 2015-09-01 2018-10-09 Sandisk Technologies Llc Dynamic management of programming states to improve endurance
TWI603193B (zh) * 2016-03-31 2017-10-21 慧榮科技股份有限公司 資料儲存裝置及其資料維護方法
KR102400098B1 (ko) * 2017-01-25 2022-05-23 삼성전자주식회사 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 프로그램 방법
US10409726B2 (en) 2017-10-30 2019-09-10 Micron Technology, Inc. Dynamic L2P cache
US10521146B1 (en) 2017-11-09 2019-12-31 Micron Technology, Inc. UFS based idle time garbage collection management
US10636487B2 (en) * 2018-06-05 2020-04-28 Sandisk Technologies Llc Memory device with bit lines disconnected from NAND strings for fast programming
WO2021077322A1 (en) * 2019-10-23 2021-04-29 Yangtze Memory Technologies Co., Ltd. Method for reading three-dimensional flash memory
KR20210079894A (ko) * 2019-12-20 2021-06-30 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101266835A (zh) * 2007-01-17 2008-09-17 三星电子株式会社 包含多用户可选编程模式的非易失存储设备及相关的方法
CN101964208A (zh) * 2009-07-22 2011-02-02 株式会社东芝 半导体存储装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10241171A1 (de) * 2002-09-05 2004-03-18 Infineon Technologies Ag Wort- und Bitleitungsanordnung für einen FINFET-Halbleiterspeicher
KR100744132B1 (ko) * 2006-02-21 2007-08-01 삼성전자주식회사 싱글 레벨 셀 구조의 리던던시 셀을 갖는 멀티 레벨 반도체메모리 장치
KR100763353B1 (ko) * 2006-04-26 2007-10-04 삼성전자주식회사 인접하는 메모리셀과의 커플링 노이즈를 저감시키는불휘발성 반도체 메모리 장치
US7518914B2 (en) * 2006-08-07 2009-04-14 Micron Technology, Inc. Non-volatile memory device with both single and multiple level cells
EP1892720B1 (en) * 2006-08-24 2011-07-27 STMicroelectronics Srl A non-volatile, electrically-programmable memory with a plurality of storage densities and data transfer speeds
US7489547B2 (en) * 2006-12-29 2009-02-10 Sandisk Corporation Method of NAND flash memory cell array with adaptive memory state partitioning
US7619918B2 (en) * 2006-12-29 2009-11-17 Intel Corporation Apparatus, method, and system for flash memory
US7719889B2 (en) * 2007-06-25 2010-05-18 Sandisk Corporation Methods of programming multilevel cell nonvolatile memory
KR101227368B1 (ko) * 2007-11-05 2013-01-29 삼성전자주식회사 낸드 플래시 메모리 소자의 프로그래밍 방법 및 데이터읽기 방법.
US7746692B2 (en) * 2008-01-31 2010-06-29 Agere Systems Inc. Multiple-level memory with analog read
KR100967001B1 (ko) * 2008-05-29 2010-06-30 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 방법
KR101490421B1 (ko) * 2008-07-11 2015-02-06 삼성전자주식회사 메모리 셀 사이의 간섭을 억제할 수 있는 불휘발성 메모리장치, 컴퓨팅 시스템 및 그것의 프로그램 방법
KR20100010355A (ko) * 2008-07-22 2010-02-01 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 및 소거 방법
KR101572833B1 (ko) * 2009-06-24 2015-12-01 삼성전자주식회사 플래시 메모리 프리프로세싱 시스템 및 그 방법
US8144511B2 (en) * 2009-08-19 2012-03-27 Sandisk Technologies Inc. Selective memory cell program and erase
US9037777B2 (en) * 2009-12-22 2015-05-19 Densbits Technologies Ltd. Device, system, and method for reducing program/read disturb in flash arrays
US20120297116A1 (en) * 2011-05-16 2012-11-22 Anobit Technologies Sparse programming of analog memory cells

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101266835A (zh) * 2007-01-17 2008-09-17 三星电子株式会社 包含多用户可选编程模式的非易失存储设备及相关的方法
CN101964208A (zh) * 2009-07-22 2011-02-02 株式会社东芝 半导体存储装置

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