CN101847443B - 非易失性存储器器件和相关的编程方法 - Google Patents

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Abstract

本发明提供一种非易失性存储器器件和相关的编程方法。该非易失性存储器器件包括：存储器单元阵列，所述存储器单元阵列包括多个存储器单元；电压生成器，所述电压生成器被构造成产生电压，以对多个存储器单元进行编程；以及控制逻辑组件，所述控制逻辑组件被构造成控制电压生成器，以在编程循环的连续迭代期间向选定存储器单元提供多个编程电压。其中，在当前编程循环迭代期间判断与一个逻辑状态相对应的存储器单元被编程通过的情况下，控制逻辑组件控制电压生成器，使得在后续编程循环迭代期间，跳过与一个逻辑状态相对应的编程电压。

Description

非易失性存储器器件和相关的编程方法
本专利申请要求2009年3月25日提交的韩国专利申请No.10-2009-0025506，其全部内容通过引用结合于此。
技术领域
本发明构思的实施例一般涉及非易失性存储器器件。更具体来讲，本发明构思的实施例涉及非易失性存储器器件和相关的编程方法。
背景技术
基于在断开电源后半导体存储器器件是否还保持所存储的数据，半导体存储器器件可以被粗略地分为两种类型。这些类型包括易失性存储器器件和非易失性存储器器件，易失性存储器器件在断开电源时丢失所存储的数据，而非易失性存储器器件在断开电源时保持所存储的数据。
易失性存储器器件的示例包括动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)，并且非易失性存储器器件的示例包括电可擦除可编程只读存储器(EEPROM)、铁电随机存取存储器(FRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)和闪速存储器。
近年来，采用非易失性存储器器件的器件数目增加。作为示例，在MP3播放器、数字相机、蜂窝电话、摄像机、闪速卡、固态驱动器(SSD)等中正越来越多地使用非易失性存储器器件。另外，在非易失性存储器器件的整体存储能力也已经有所增加，这导致现今使用过程中非易失性数据存储的量非常大。
还可以通过在每个存储器单元中存储一比特以上的数据，进一步增加非易失性存储器器件的存储能力。在每个存储器单元中存储一比特以上数据的非易失性存储器器件被称为多层单元(MLC)器件，这是因为存储器单元存储多层数据，例如，低层比特、高层比特、中层比特等。可惜的是，用于编程MLC器件的传统技术会出现由于相邻的存储器单元之间的电干扰造成的误差。
发明内容
本发明构思的实施例提供非易失性存储器器件和相关的编程方法。这些实施例中的一些实施例使得与传统的非易失性存储器器件和编程方法相比能够以减小的功耗和电干扰来执行编程操作。
根据本发明构思的一个实施例，非易失性存储器器件包括：存储器单元阵列，所述存储器单元阵列包括多个存储器单元；电压生成器，所述电压生成器被构造成产生电压，以将多个存储器单元编程为多个逻辑状态；以及控制逻辑组件，所述控制逻辑组件被构造成控制电压生成器，以在多个编程循环迭代期间向选定存储器单元提供多个编程电压。在当前编程循环迭代期间判断与多个逻辑状态中的一个逻辑状态相对应的所有选定存储器单元被编程通过的情况下，控制逻辑组件控制电压生成器，使得在下一个编程循环迭代期间，跳过与多个逻辑状态中的一个逻辑状态相对应的编程电压。
在某些实施例中，多个编程电压对应于相应不同的逻辑状态。此外，在一些实施例中，控制逻辑组件进一步被构造成控制电压生成器，以在每个编程循环迭代内产生多个验证电压。在一些实施例中，控制逻辑组件被构造成控制电压生成器，以在多个编程电压中的每个之后产生多个验证电压中的一个。
在某些实施例中，多个编程电压中的每个编程电压对应于一个或多个逻辑状态。在某些实施例中，非易失性存储器器件还包括储存区，所述储存区被构造为存储表示与逻辑状态相对应的存储器单元是否被判断为编程通过的信息。在某些实施例中，多个存储器单元中的每个存储器单元存储两比特或更多比特的数据。在某些实施例中，在每个编程循环迭代内，多个编程电压单调递增。
根据本发明构思的另一实施例，在非易失性存储器器件中编程多比特数据的方法，所述方法包括：执行多个编程循环迭代，其中，多个编程电压和多个验证电压施加到选定字线，以将选定存储器单元编程为目标状态。在当前编程循环迭代中要被编程为目标状态中的至少一个目标状态的所有选定存储器单元被成功地编程的情况下，在随后的编程循环迭代中，跳过与至少一个目标状态相对应的编程电压和验证电压的产生。
在某些实施例中，多个编程电压和多个验证电压顺序施加到选定字线。在某些实施例中，多个编程电压中的每个编程电压用于将存储器单元编程为目标状态中的一个目标状态。在某些实施例中，多个编程电压中的至少一个用于将存储器单元编程为目标状态中的至少两个目标状态。
在某些实施例中，当至少一个编程电压施加到选定字线时，与至少两个目标状态中的一个目标状态相对应的位线被偏置为低于编程禁止电压并且高于地电压的电压，与至少两个目标状态中的另一个目标状态相对应的位线被偏置到地。
在某些实施例中，所述方法还包括将表示至少一个目标状态被编程通过的信息存储在非易失性存储器器件的寄存器中。在某些实施例中，寄存器中的信息被提供到非易失性存储器器件的外部。在某些实施例中，寄存器中的信息用于控制在随后的编程循环迭代中的多个编程电压和多个验证电压的产生。
根据本发明的又一个实施例，一种将多比特数据编程到非易失性存储器器件中的方法包括：给选定存储器单元提供多个编程电压，以将选定存储器单元编程为目标状态；给选定存储器单元提供多个编程电压，以验证选定存储器单元是否被编程为目标状态；判断选定存储器单元中的每个存储器单元是否被成功地编程为目标状态中的对应的目标状态；将判断结果存储在寄存器中；以及迭代编程循环，直到所有选定存储器单元被成功地编程为相对应的目标状态为止。在一个编程循环迭代中、与目标状态中的一个目标状态相对应的所有选定存储器单元被成功地编程的情况下，在随后的编程循环迭代期间跳过与一个目标状态相对应的编程电压和验证电压的产生。
在某些实施例中，多个编程电压中的至少一个用于将存储器单元编程为目标状态中的至少两个目标状态。在某些实施例中，当至少一个编程电压施加到选定存储器单元时，与至少两个目标状态中的一个目标状态相对应的位线被偏置为低于编程禁止电压并且高于地电压的电压，以及与至少两个目标状态中的另一个目标状态相对应的位线被偏置到地。在一些实施例中，所述方法还包括在编程循环的每个连续迭代中增加多个编程电压中的每个编程电压。
附图说明
通过下面结合附图的具体实施方式，将更清楚地理解本发明构思的实施例。在附图中，类似的附图标记表示类似的部件。
图1是示出根据本发明构思的实施例的非易失性存储器器件的框图。
图2是示出图1中的存储器单元阵列的电路图。
图3A是示出在完成LSB编程操作之后存储器单元的可能状态的阈值电压图。
图3B是示出在正执行MSB编程操作时存储器单元的可能状态的阈值电压图。
图3C是示出在完成MSB编程操作之后存储器单元的可能状态的阈值电压图。
图4是示出根据本发明构思的实施例的MSB编程操作中的编程电压和验证电压的电压图。
图5是示出根据本发明构思的另一实施例的MSB编程操作中的编程电压和验证电压的电压图。
图6是示出根据图5中的电压图的用于执行编程方法的方法的流程图。
图7是示出根据本发明构思的又一个实施例的MSB编程操作中的编程电压和验证电压的电压图。
图8A是示出在完成2比特编程操作之后的存储器单元的可能状态的阈值电压图。
图8B是示出在正执行3比特编程操作时的存储器单元的可能状态的阈值电压图。
图8C是示出在完成3比特编程操作之后的存储器单元的可能状态的阈值电压图。
图9是示出根据本发明的又一个实施例的3比特编程操作中的编程电压和验证电压的电压图。
图10是示出根据本发明构思的实施例的包括闪速存储器的半导体存储器器件的框图。
图11是示出根据本发明构思的实施例的用户器件的框图。
具体实施方式
下文中，将参照附图更充分地描述各种实施例。然而，本发明构思可以以许多不同的形式来实施，并且不应该被理解为只限于所示的实施例。而是，这些实施例被表现为教导示例。
应该理解的是，虽然术语“第一”、“第二”、“第三”等可以在本文中用于描述各种元件、组件、区域和/或部分，但是这些元件、组件、区域和/或部分应该不受这些术语限制。这些术语只是用于将一个元件、组件、区域或部分与另一区域或另一部分区分开。因此，在不脱离本发明构思的情况下，下面讨论的第一元件、第一组件、第一区域或第一部分可以被称为第二元件、第二组件、第二区域或第二部分。
为了便于说明，在本文中可以使用诸如“下面”、“以下”、“下”、“下方”、“上方”、“上”等的空间相对术语，以描述如图所示的一个元件或特征与其他元件或特征的关系。应该理解的是，除了附图所示的方位之外，这种空间相对术语旨在包含器件在使用和操作过程中的不同方位。例如，如果附图中的器件被颠倒，则被描述为在其他元件或特征“以下”、“下面”或“下方”的元件随后将被取向为在其他元件或特征“上方”。因此，术语“下面”和“下方”可以包含上方和下方这两个方位。器件可以以其他方式被定向(旋转90度或位于其他方位)，并且将相应解释本文所使用的空间相对描述符。另外，还应该理解的是，当元件被称为在其他两个元件之间时，它可以只是两个其他元件之间的元件，或者还可以存在一个或多个中间元件。
本文使用的术语只是出于描述特定实施例的目的，而不旨在限制本发明构思。如本文所使用的，除非上下文清楚地表示，单数形式也旨在包括复数形式。还应该理解的是，术语“包括”和/或“包含”当在该说明书中使用时指明存在特征、整体、步骤、操作、元件和/或组件，但是不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。如本文所使用的，术语“和/或”包括一个或多个相关所列项的任意以及全部组合。
应该理解的是，当元件被称作在另一元件“上”或者“连接到”、“耦合到”另一元件或者与另一元件“相邻”时，它可以直接在其他元件上、直接连接到、直接耦合到其他元件或者与其他元件相邻，或者可以存在中间元件。相比之下，当元件被称作“直接在”另一元件上、“直接连接到”、“直接耦合到”另一元件或者“与”另一元件“直接相邻”时，则不存在中间元件。
除非另外定义，否则本文所使用的所有术语(包括技术术语和科学术语)的含义与本发明构思所属的本领域的一个普通技术人员通常理解的含义相同。还应该理解的是，诸如在通用词典中定义的术语应该被理解为，其含义与相关领域背景和/或本说明书中的它们的含义一致，而不应该被理解为理想或者过度正式的含义，除非本文另外明确定义。
下文中，将参照附图以一些附加的细节来说明本发明构思的实施例。
图1是示出根据本发明构思的实施例的非易失性存储器器件100的框图。参照图1，非易失性存储器器件100包括存储器单元阵列110、读/写电路120、数据输入/输出电路130、地址解码器140、电压生成器150和控制逻辑组件160。
存储器单元阵列110通过字线WL连接到地址解码器140，并且通过位线BL连接到读/写电路120。存储器单元阵列110包括以行和列布置的多个存储器单元，其中，存储器单元中的每行对应于字线WL中的一个，以及存储器单元中的每列对应于位线BL中的一个。存储器单元中的每个通常每单元存储一比特或多比特。将参照图2更充分地描述存储器单元阵列110。
读/写电路120通过位线BL连接到存储器单元阵列110，并且通过数据线DL连接到数据输入/输出电路130。由电压生成器150产生的位线电压VBL提供给读/写电路120。读/写电路120通常在控制逻辑组件160的控制下进行操作，并且被构造成响应于从地址解码器140传输的解码的列地址来选择位线BL。
读/写电路120被构造为将从数据输入/输出电路130传输的数据存储到存储器单元阵列110。读/写电路120还被构造为从存储器单元阵列110读取数据并且将读取的数据传输到数据输入/输出电路130。读/写电路120还被构造为从存储器单元阵列110的第一储存区读取数据，并且将读取的数据存储到存储器单元阵列110的第二储存区中。这种操作可以被称作“回写(copy-back)”操作。
读/写电路120通常包括诸如页缓冲器、列选择电路等的元件。读/写电路120还可以包括诸如读出放大器、写驱动器、列选择电路等的元件。
数据输入/输出电路130通过数据线DL连接到读/写电路120。数据输入/输出电路130在控制逻辑组件160的控制下进行操作，并且通常被构造成与诸如存储器控制器或主机的外部设备交换数据。来自外部设备的数据通常由读/写电路120通过数据线DL来接收。来自读/写电路120的数据可以通过数据输入/输出电路130发送到外部设备。在一些实施例中，数据输入/输出电路130包括诸如数据缓冲器的元件。
地址解码器140通过字线WL连接到存储器单元阵列110。地址解码器140被提供有来自电压生成器150的字线电压VWL。地址解码器140通常在控制逻辑组件160的控制下进行操作，并且从外部设备接收地址ADDR。
地址解码器140对接收到的地址ADDR的行地址进行解码，以选择字线WL。地址解码器140对接收到的地址ADDR的列地址进行解码，并且将解码的列地址发送到读/写电路120。在一些实施例中，地址解码器140包括诸如行解码器、列解码器和地址缓冲器等的组成元件。
电压生成器150将字线电压VWL提供到地址解码器140，以通过字线WL被施加到存储器单元阵列110。在可替选的情况下，电压生成器150可以产生至读/写电路120的位线电压VBL，然后，该位线电压VBL可以通过位线BL施加到存储器单元阵列110。
在一些实施例中，电压生成器150在每个编程循环中产生多个编程电压和多个验证电压。将参照图3至图7对此进行更充分的描述。在一些实施例中，控制逻辑组件160被构造成合并电压生成器150。
控制逻辑组件160与读/写电路120、数据输入/输出电路130、地址解码器140和电压生成器150连接。控制逻辑组件160被构造成控制非易失性存储器器件100的整体操作。控制逻辑组件160响应于从外部设备传输的控制信号CTRL进行操作。
控制逻辑组件160包括编程控制部件161，该编程控制部件161被构造成控制存储器单元阵列110的编程操作。编程控制部件161通常被构造为控制电压生成器150，将参照图3至图7对其进行更充分地描述。
控制逻辑组件160还包括储存区162，该储存区162储存表示存储器单元阵列110中的存储器单元是否被编程的信息。储存区162通常包括多个寄存器，例如图6所示的三个寄存器162a、162b和162c。将参照图3至图7更充分地描述储存区162。
在图1中，编程控制部件161和储存区162是控制逻辑组件160中的元件。但是这些元件不限于是控制逻辑组件160的组成元件。在一些实施例中，编程控制部件161和储存区162包括独立于控制逻辑组件160的分开的功能块。
在一些实施例中，编程控制部件161和储存区162包括数字电路、模拟电路或数字电路和模拟电路的组合。可替选地，编程控制部件161和储存区162可以包括由非易失性存储器器件100操作的软件。在又一替选方案中，编程控制部件161和储存区162可以包括软件和硬件的组合。
图2是示出图1中的存储器单元阵列110的电路图。存储器单元阵列110包括多个存储器块。为了方便说明，在图2中示出具有NAND串结构的一个存储器块。但是，本发明构思不限于NAND构造，并且可以使用具有其他构造的闪速存储器来实现。
参照图2，存储器单元阵列110包括多个串，每个串具有串联连接的多个存储器单元。串选择晶体管SST将存储器单元的对应串与对应位线连接，并且地选择晶体管GST将对应串与公共源线CSL连接。
存储器单元的行与对应字线WL1至WLm连接。例如，存储器单元MC1至MCm与字线WL2连接。串选择晶体管SST与串选择线SSL连接，并且地选择晶体管GST与地选择线GSL连接。字线WL1至WLm、地选择线GSL和串选择线SSL连接到图1中的地址解码器140。位线BL1至BLm与相应列中的串选择晶体管SST连接，并且与图1中的读/写电路120连接。
为了进行说明，假定存储器单元MC1至MCm中的每个存储器单元存储两比特数据。存储器单元MC1至MCm中存储的低数据比特(例如，LSB数据)可以构成低页(lower page)，并且存储器单元MC1至MCm中存储的高数据比特(例如，MSB数据)可以构成高页(upper page)。更一般地来说，与相同字线连接的存储器单元的低比特构成数据的低页，并且与相同字线连接的存储器单元的高比特构成数据的高页。在随后的说明中，用于对低数据比特进行编程的操作被称作LSB编程操作，并且用于对高数据比特进行编程的操作被称作MSB编程操作。
在LSB编程操作中，向选定字线施加高电压，使得与选定字线相连接的单元的阈值电压被上移至目标电压。由LSB编程操作所编程的单元的阈值电压分布可以比在完成MSB编程之后得到的目标阈值电压分布更宽。
在LSB编程操作之后执行MSB编程操作。MSB编程操作使用递增步进脉冲编程(ISPP)技术，在该技术中，执行若干迭代过程的循环，每个循环包括用于使阈值电压递增的程序脉冲应用步骤和用于确定是否已经达到目标阈值电压的验证读取步骤。
通常，两比特存储器单元可以使用与逻辑状态“E”、P1、P2和P3相对应的四个阈值电压分布来存储两比特。例如，在一些实施例中，存储器单元MC1保持在逻辑状态“E”中，存储器单元MC2被编程为逻辑状态P1，存储器单元MC3被编程为逻辑状态P2，并且存储器单元MC4被编程为逻辑状态P3。以下，将参照附图更充分地描述根据本发明构思的实施例的非易失性存储器器件的编程操作。
图3A是示出在完成LSB编程操作之后存储器单元的可能状态的阈值电压图；图3B是示出在正执行MSB编程操作时存储器单元的可能状态的阈值电压图；并且图3C是示出在完成MSB编程操作之后存储器单元的可能状态的阈值电压图。在图3A至图3C中，水平轴表示阈值电压Vth，而垂直轴表示存储器单元的编号。标注VR1、VR2和VR3每个均表示读电压，并且标注Vf1、Vf2和Vf3每个均表示验证电压。
参照图3A，存储器单元可以保持在逻辑状态“E”或者被编程为逻辑状态P0。逻辑状态“E”被称作擦除状态。如图3B所示，处于擦除状态“E”的存储器单元可以保持在擦除状态“E”中或者被编程为逻辑状态P1，并且处于逻辑状态P0的存储器单元可以被编程为逻辑状态P2或逻辑状态P3。
在一些实施例中，完成MSB编程操作时的时间是基于每个存储器单元以及与每个存储器单元相对应的逻辑状态。例如，参照图3B，要被编程为逻辑状态P1的存储器单元被首先编程，并且随后要被编程为逻辑状态P2和P3的存储器单元被编程。为了进行说明，将假定在第一次尝试中，要被编程为逻辑状态P2或P3的存储器单元中的一些没有被成功编程。以下，将更充分地描述在第一次尝试中没有被成功编程的存储器单元的编程操作。
图4是示出根据本发明构思的实施例的MSB编程操作中的编程电压和验证电压的电压图。在图4中，水平轴表示时间，而垂直轴表示电压。
参照图2至图4，在MSB程序操作期间，三个起始编程电压Vpgm1至Vpgm3顺序施加到诸如字线WL2的选定字线。然后，三个验证电压Vf1至Vf3顺序施加到选定字线WL2。在第一编程循环中，三个编程电压Vpgm1至Vpgm3和三个验证电压Vf1至Vf3施加到选定字线WL2。
在第二编程循环中，分别从编程电压Vpgm1至Vpgm3增加了增量ΔV而得到的编程电压Vpgm4至Vpgm6施加到选定字线WL2。如在第一编程循环中一样，在第二编程循环期间，三个验证电压Vf1至Vf3提供到选定字线WL。
此后，使用从先前编程循环的对应编程电压增加了增量ΔV而得到的编程电压，来执行编程循环。即，可以使用ISPP技术执行编程操作。为了便于说明，将参照图2中的存储器单元MC1至MC4描述编程操作。在图4中，编程电压Vpgm1和Vpgm4对应于逻辑状态P1，编程电压Vpgm2和Vpgm5对应于逻辑状态P2，并且编程电压Vpgm3和Vpgm6对应于逻辑状态P3。
在第一编程循环中，编程电压Vpgm1施加到选定字线WL2。在一些实施例中，编程电压Vpgm1可以用于将存储器单元编程为逻辑状态P1。例如，在一个实施例中，编程电压Vpgm1施加到选定字线WL2，并且选定位线BL2连接到地，以将存储器单元MC2编程为逻辑状态P1。在存储器单元MC2的编程期间，位线BL1、BL3和BL4可以连接到编程禁止电压Vcc，使得存储器单元MC1、MC3和MC4保持在擦除状态“E”中，即，它们被禁止编程。
在编程电压Vpgm1施加到选定字线WL2之后，编程电压Vpgm2施加到选定字线WL2。编程电压Vpgm2用于将存储器单元编程为逻辑状态P2。在该示例中，位线BL3连接到地，使得存储器单元MC3被编程为逻辑状态P2，而与存储器单元MC1、MC2和MC4相对应的位线连接到编程禁止电压Vcc。在编程电压Vpgm2施加到选定字线WL2的情况下，存储器单元MC3被编程并且存储器单元MC1、MC2和MC4被禁止编程。
在编程电压Vpgm2之后，编程电压Vpgm3施加到选定字线WL2。编程电压Vgpm3用于将存储器单元编程为逻辑状态P3。例如，位线BL4连接到地，使得存储器单元MC4被编程为逻辑状态P3，同时将编程禁止电压Vcc提供给与存储器单元MC1至MC3连接的位线。在编程电压Vpgm3施加到选定字线WL2的情况下，存储器单元MC4被编程并且存储器单元MC1、MC2和MC3被禁止编程。
在根据编程电压Vpgm1、Vpgm2和Vpgm3执行编程操作之后，验证电压Vf1施加到选定字线WL2。验证电压Vf1用于确定存储器单元是否被编程为逻辑状态P1。在验证操作期间，位线BL1至BL4被预充电，并且验证电压Vf1施加到选定字线WL2。当验证电压Vf1施加到选定字线WL2时，确定与逻辑状态P1相对应的存储器单元是否被编程。存储器单元所得到的状态被存储在图1中的读/写电路120中。在一些实施例中，读/写电路120包括页缓冲器。
在施加了验证电压Vf1之后，验证电压Vf2施加到选定字线WL2。验证电压Vf2用于确定存储器单元是否被编程为逻辑状态P2。在验证操作期间，位线BL1至BL4被预充电，并且验证电压Vf2施加到选定字线WL2。验证电压Vf2施加到选定字线WL2，以确定与逻辑状态P2相对应的存储器单元是否被编程。存储器单元所得到的状态存储在读/写电路120中。在一些实施例中，读/写电路120包括页缓冲器。
在验证电压Vf2施加到选定字线WL2之后，验证电压Vf3施加到选定字线WL2。验证电压Vf3用于确定存储器单元是否被编程为逻辑状态P3。在验证操作期间，位线BL1至BL4被预充电，并且验证电压Vf3施加到选定字线WL2。验证电压Vf3施加到选定字线WL2，以确定与逻辑状态P3相对应的存储器单元是否被编程。存储器单元所得到的状态存储在读/写电路120中。在一些实施例中，读/写电路120包括页缓冲器。
可以在第一编程循环之后执行第二编程循环。在MSB编程的过程中，重复编程循环，直到存储器单元MC1至MCm被全部编程为它们的目标状态(即，它们是“编程通过”)为止或者直到执行了给定数目的编程循环为止。
为了便于描述，假定在第一编程循环之后，与逻辑状态P1相对应的存储器单元MC2被判断为编程通过，并且与逻辑状态P2和P3分别相对应的存储器单元MC3和MC4被判断为没有编程为它们的目标状态(即，它们是“编程失败”)。另外，假定当前编程循环的数目小于预定的编程循环数目。
在这种假定条件下，因为与逻辑状态P1相对应的存储器单元M2被判断为编程通过，所以对与存储器单元MC2相对应的位线BL2提供编程禁止电压Vcc。另一方面，因为与逻辑状态P2和P3相对应的存储器单元MC3和MC4被判断为编程失败，所以每个与存储器单元MC3和MC4相对应的位线BL3和BL4连接到地。然后，可以采用与上述相同的方式来执行第二编程循环。
在第二编程循环期间，虽然与逻辑状态P1相对应的存储器单元MC2是编程通过的，但是与逻辑状态P1相对应的编程电压施加到选定字线WL2，直到当前编程循环的数目达到预定的编程循环数目为止。
图5是示出根据本发明构思的另一实施例的MSB编程操作中的编程电压和验证电压的电压图。在图5中，水平轴表示时间，而垂直轴表示电压。
参照图2和图5，三个起始编程电压Vpgm1至Vpgm3作为编程电压顺序施加到选定字线WL2。接着，三个验证电压Vf1至Vf3顺序提供到选定字线WL2。对于第一编程循环，三个编程电压Vpgm1至Vpgm3和三个验证电压Vf1至Vf3施加到选定字线WL2。
可以采用与图4所描述的相同的方式来执行第一编程循环。再一次，为了便于说明，参照图2中的存储器单元MC1至MC4来描述编程操作。编程电压Vpgm1对应于逻辑状态P1，编程电压Vpgm2和Vpgm5对应于逻辑状态P2，并且编程电压Vpgm3和Vpgm6对应于逻辑状态P3。
为了便于说明，假定在第一编程循环期间，存储器单元MC2被判断为是编程通过的，但是要被编程为逻辑状态P2的一些存储器单元(在该示例中为存储器单元MC3)被判断为是编程失败的，并且要被编程为逻辑状态P3的一些存储器单元(在该示例中为存储器单元MC4)被判断为是编程失败的。逻辑状态P1、P2和P3的判断结果分别被存储在第一寄存器162a至第三寄存器162c中。在第M(M≥1)个编程循环内，对与逻辑状态Pn(1≤n≤4)相对应的存储器单元进行编程。
在这种情况下，表示与逻辑状态P1相对应的存储器单元MC2被判断为是编程通过的信息被存储在储存区162的第一寄存器162a中。表示与逻辑状态P2相对应的存储器单元MC3被判断为是编程失败的信息被存储在储存区162的第二寄存器162b中。表示与逻辑状态P3相对应的存储器单元MC4被判断为是编程失败的信息被存储在储存区162的第三寄存器162c中。
控制逻辑组件160的编程控制部件161基于储存区162中存储的信息来控制电压生成器150，所述信息表示与特定逻辑状态相对应的存储器单元是否被编程。例如，在重复的编程循环期间，在存储器单元MC2对于状态P1是编程通过的以上示例的情况下，编程控制部件161可以控制电压生成器150，以便不产生与逻辑状态P1相对应的编程电压Vpgm1和验证电压Vf1。另一方面，在存储器单元MC3是编程失败的以上示例中，编程控制部件161控制电压生成器150，以便产生与逻辑状态P2相对应的编程电压Vpgm5和验证电压Vf2。在本文中，编程电压Vpgm5比编程电压Vpgm2高ΔV的增量。同样，编程控制部件161控制电压生成器150，以便产生与逻辑状态P3相对应的编程电压Vpgm6和验证电压Vf3。在本文中，编程电压Vpgm6比编程电压Vpgm3高ΔV的增量。
电压生成器150响应于编程控制部件161产生编程电压Vpgm5和Vpgm6以及验证电压Vf2和Vf3。在第二编程循环期间，编程电压Vpgm5和Vpgm6以及验证电压Vf2和Vf3通过地址解码器140施加到选定字线WL2。
在第二编程循环中，与逻辑状态P1相对应的编程电压Vpgm4和验证电压Vf1没有提供到选定字线WL2。这消除了由图3中的编程电压Vpgm4或验证电压Vf1造成的任何编程干扰以及耦合效应，因而提高了编程操作的效率。另外，因为第二编程循环没有包括施加编程电压Vpgm4和验证电压Vf1的时间段，所以可以缩短总编程时间。
上述的编程方法不限于MSB编程操作。例如，上述编程方法可以应用到存储器单元从逻辑状态“E”被编程为逻辑状态P1、P2和P3的编程方案中。
在一个实施例中，非易失性存储器器件100被构造成使得第一寄存器162a至第三寄存器162c中的信息被提供到外部设备。外部设备基于第一寄存器162a至第三寄存器162c中的信息来管理非易失性存储器器件100。
图6是示出根据图5中的电压图来执行编程操作的方法的流程图。
参照图6，第一编程循环开始于步骤S110。编程控制部件161控制电压生成器150，以产生用于第一编程循环的电压。在步骤S110中，电压生成器150产生三个编程电压Vpgm1、Vpgm2和Vpgm3以及三个验证电压Vf1、Vf2和Vf3。与相应逻辑状态P1、P2和P3相对应的寄存器162a、162b和162c存储表示对逻辑状态P1、P2和P3编程失败的信息。
在步骤S120中，在控制逻辑组件160的控制下，具体来讲，在编程控制部件161的控制下，执行编程操作和验证操作。例如，编程电压Vpgm1、Vpgm2和Vpgm3可以通过选定字线WL2顺序施加到选定存储器单元。因此，与选定字线WL2连接的存储器单元被编程为具有对应的逻辑状态P1、P2和P3。在步骤S120中执行的编程操作可以与图4和图5所描述的编程操作相同，并因此省略对该编程操作的进一步描述，以避免冗余。
此后，由电压生成器150产生的验证电压Vf1、Vf2和Vf3顺序施加到选定字线WL2。例如，验证电压Vf1、Vf2和Vf3通过选定字线WL2施加到存储器单元。在该偏置条件下，可以确定存储器单元是否被编程为对应的逻辑状态P1、P2和P3。在步骤S120中执行的验证操作可以与图4和图5所描述的验证操作相同，并因此省略了对其的额外描述。与逻辑状态P1、P2和P3相对应的验证/判断结果分别存储在寄存器162a、162b和162c中。
在一些实施例中，根据从存储器单元读取的数据比特，来确定与逻辑状态相对应的存储器单元是否是编程通过的。由控制逻辑组件160进行该确定步骤。在这种情况下，读/写电路120针对与施加到选定字线的验证电压不相关联的存储器单元输出编程通过数据。
在随后的步骤S130中，控制逻辑组件160基于第一寄存器162a(对应于逻辑状态P1)中存储的信息，确定对逻辑状态(例如，P1)的编程是否通过。如果逻辑状态(例如，P1)的编程被判断为失败(S130＝否)，则进程进行至步骤S140，在步骤S140中，下一个编程循环，即第二编程循环开始。例如，在步骤S130中，编程控制部件161控制电压生成器150，以产生编程电压Vpgm4、Vpgm5和Vpgm6，编程电压Vpgm4、Vpgm5和Vpgm6分别相对于编程电压Vpgm1、Vpgm2和Vpgm3增加了ΔV。在这种情况下，电压生成器150产生验证电压Vf1、Vf2和Vf3，这些验证电压的幅值与先前编程循环内产生的验证电压的幅值相同。
如果对于逻辑状态(例如，P1)的编程被判断为通过(S130＝是)，则进程进行至步骤S150，在步骤S150中，下一个编程循环开始。例如，在步骤S150中，编程控制部件161控制电压生成器150，以产生比先前编程循环内产生的编程电压(例如，分别为Vpgm2和Vpgm3)高了增量ΔV的编程电压(例如，Vpgm5和Vpgm6)。在这种情况下，电压生成器150产生验证电压Vf2和Vf3，验证电压Vf2和Vf3的电平与先前编程循环内产生的验证电压的电平相同。
在随后的步骤S160中，在控制逻辑组件160的控制下，执行编程操作和验证操作。例如，编程电压Vpgm5和Vpgm6通过选定字线WL2顺序施加到选定存储器单元。步骤S160中执行的编程操作可以与图4和图5中描述的编程操作相同，并因此省略了对其的额外描述，以避免冗余。
此后，验证电压Vf2和Vf3顺序施加到选定字线WL2。在该示例中，验证电压Vf2和Vf3通过选定字线WL2施加到选定存储器单元。在该偏置条件下，确定存储器单元是否被编程为具有对应的逻辑状态P2和P3。步骤S160中执行的验证操作可以与图4和图5中描述的验证操作相同，并且省略了对其的描述。与逻辑状态P2和P3相对应的验证结果被分别存储在第二寄存器162b和第三寄存器162c中。
如从以上描述中理解的，在编程控制部件161的控制下，可以跳过通过的逻辑状态(即，所有对应的存储器单元的已经被成功编程的逻辑状态)的编程操作和验证操作。
在步骤S170中，控制逻辑组件160基于存储在第二寄存器162b和第三寄存器162c(对应于逻辑状态P2和P3)中存储的信息，确定对剩余逻辑状态(例如，P2和P3)的编程是否通过。当对剩余逻辑状态(例如，P2和P3)的编程被判断为通过(S170＝是)时，编程操作完成。另一方面，在一个或多个逻辑状态(例如，P2和P3)的编程被判断为失败(S170＝否)的情况下，进程进行至步骤S150。
在另一实施例中，在与逻辑状态P2和P3相对应的存储器单元被判断为编程通过的情况下，在重复的编程循环期间，可以跳过通过的逻辑状态P2或P3的编程操作和验证操作。在又一个实施例中，可以跳过与逻辑状态P2和P3相对应的验证操作，直到与逻辑状态P1相对应的存储器单元被判断为编程通过为止。可替选地，可以根据逻辑状态P1、P2和P3的通过次序来跳过编程操作和验证操作。
图7是示出根据本发明构思的又一个实施例的MSB编程操作中的编程电压和验证电压的电压图。在图7中，水平轴表示时间，而垂直轴表示电压。
参照图7，在第一编程循环期间，根据预定次序，两个编程电压Vpgm1和Vpgm2以及三个验证电压Vf1、Vf2和Vf3施加到选定字线(例如，字线WL2)。
为了进行说明，如图5所描述的一样，将假定编程电压Vpgm1用于将存储器单元编程为逻辑状态P1，并且编程电压Vpgm2用于将存储器单元编程为逻辑状态P2和逻辑状态P3。
当编程电压Vpgm2提供到选定字线WL2时，与逻辑状态P2相对应的位线BL3被偏置了低于编程禁止电压(例如，Vcc)并且高于地电压的电压(例如，1V)。另外，与逻辑状态P3相对应的位线BL4被偏置至地。此时，用编程禁止电压对与逻辑状态“E”和逻辑状态P1分别相对应的位线(例如，BL1和BL2)进行偏置。
在该实施例中，图1中的电压生成器150被构造成产生低于编程禁止电压(例如，Vcc)并且高于地的位线电压(例如，1V)。即，如图1中的虚线所示，电压生成器150包括位线电压生成器VBL，该位线电压生成器VBL被构造成产生位线电压。
采用该偏置条件，在编程电压Vpgm2提供到选定字线WL2的情况下，存储器单元被编程为对应于逻辑状态P2，并且另一存储器单元被编程为对应于逻辑状态P3。另一方面，在编程电压Vpgm2提供到选定字线WL2的情况下，与逻辑状态“E”和P1相对应的存储器单元被禁止编程。
在一些实施例中，验证电压Vf1用于判断要被编程为逻辑状态P1的存储器单元是否是编程通过的。类似地，验证电压Vf2用于判断要被编程为逻辑状态P2的存储器单元是否是编程通过的，以及验证电压Vf3用于判断要被编程为逻辑状态P3的存储器单元是否是编程通过的。
在一个示例中，假设要被编程为逻辑状态P1的存储器单元MC2是编程通过的，要被编程为逻辑状态P2的存储器单元MC3是编程失败的，并且要被编程为逻辑状态P3的存储器单元MC4是编程失败的。检测这些“失败”或“通过”的结果，并且然后将其存储在储存区162的对应部分中。具体来讲，与逻辑状态P1、P2和P3相关联的结果分别存储在第一寄存器162a、第二寄存器162b和第三寄存器163c中。
在这些假设前提下，基于第一寄存器162a、第二寄存器162b和第三寄存器163c中存储的信息，编程控制部件161控制电压生成器150，以便不产生与逻辑状态P1(即，通过的逻辑状态P1)相对应的编程电压Vpgm1和验证电压Vf1。
在第二编程循环中，编程电压Vpgm3施加到选定字线WL2。在该示例中，编程电压Vpgm3用于将存储器单元编程为逻辑状态P2和P3。此时，与逻辑状态P2相对应的位线BL3被偏置了低于编程禁止电压(例如，Vcc)并且高于地电压的电压(例如，1V)。与逻辑状态P3相对应的位线BL4被偏置了地电压。另一方面，与逻辑状态“E”或P1相对应的位线BL1和BL2被偏置了编程禁止电压。此后，编程电压Vpgm3施加到选定字线WL2。
在编程电压Vpgm2之后，验证电压Vf2和Vf3施加到选定字线WL2。验证电压Vf2和Vf3用于以图5所描述的方式来判断存储器单元MC1至MC4的编程状态。因此，省略进一步的描述，以避免冗余。
图7中的编程方案与图5中的编程方案相类似，不同之处在于，逻辑状态P2和P3的存储器单元由一个编程电压来编程。这减少了一个编程循环内施加到选定字线的编程电压的数目，并且还减小了编程干扰、耦合和总编程时间。该过程提高了编程操作的整体效率。
图8A是示出在完成2比特编程操作之后的存储器单元的可能状态的阈值电压图；图8B是示出在正执行3比特编程操作时的存储器单元的可能状态的阈值电压图；并且图8C是示出在完成3比特编程操作之后的存储器单元的可能状态的阈值电压图。在图8A至图8C中，标注Vf1、Vf2和Vf3表示验证电压，并且标注VR1至VR7表示读电压。
参照图8A和图8B，根据存储器单元和它们的逻辑状态，用3比特数据编程存储器单元所需的时间不同。
在该示例中，假设在第一编程循环之后，与逻辑状态P2相对应的存储器单元是编程通过的，并且在第一编程循环之后，与逻辑状态P1和P3至P7相对应的存储器单元不是编程失败的。将参照图9更详细地描述对第一编程循环和第二编程循环的执行。
图9是示出根据本发明的又一个实施例的3比特编程操作中的编程电压和验证电压的电压图。在图9中，水平轴表示时间，而垂直轴表示电压。
在图9中，编程电压Vpgm1至Vgpm7和验证电压Vf1至Vf7以给定次序施加到选定字线。编程电压Vpgm1至Vgpm7和验证电压Vf1至Vf7分别对应于逻辑状态P1至P7。例如，编程电压Vpgm1和验证电压Vf1对应于逻辑状态P1，而编程电压Vpgm2和验证电压Vf2对应于逻辑状态P2，并且编程电压Vpgm3和验证电压Vf3对应于逻辑状态P3。
在第一编程循环器件期间，编程电压Vpgm1至Vgpm7和验证电压Vf1至Vf7采用与参照图4和图5描述的方式相类似的方式施加到选定字线。在第一编程循环期间，与逻辑状态P2相对应的存储器单元被成功地编程，即，它们是编程通过的。
在与逻辑状态P2相对应的存储器单元已经被正确编程的情况下，编程控制部件161控制电压生成器150，使得在第二编程循环期间不产生与逻辑状态P2相对应的编程电压和验证电压。这是通过如下步骤来完成的：将判断结果存储在与逻辑状态P1至P7相对应的储存区162的寄存器中，并且判断结果表示与每个指定逻辑状态相对应的所有存储器单元是否已经被成功地编程。
在第二编程循环期间，使用编程电压Vpgm1、Vpgm3至Vpgm7和验证电压Vf1、Vf3至Vf7，进行编程操作和验证操作，并且编程电压Vpgm2和验证电压Vf2不施加到选定字线。换言之，一旦已经将存储器单元成功编程为逻辑状态P2，在随后的编程循环期间，不对那些存储器单元进行进一步编程。
以这种方式减少编程操作和验证操作的数目有助于减少编程干扰和耦合效应。另外，还可以缩短总编程时间并且提高编程效率。
图10是示出根据本发明构思的实施例的包括闪速存储器的半导体存储器器件200的框图。
半导体存储器器件200包括存储器控制器210和闪速存储器220。半导体存储器器件200还可以包括其他储存器件，诸如易失性或非易失性存储器或者非易失性存储器器件，并且可以包括诸如安全数字(SD)卡或多媒体卡(MMC)的存储器卡或者诸如USB存储器的可移除存储器和便携式储存器件。如图10所示，存储器控制器210包括CPU 211、主机接口212、RAM 213和闪速接口214。
图11是示出根据本发明构思的实施例的用户设备300的框图。用户设备300可以是个人计算机或者便携式电子设备，例如笔记本计算机、蜂窝手机、个人数字助理(PDA)、照相机等。
参照图11，用户设备300包括总线和电源线305、存储器系统310、电源320、CPU 330、RAM 340和用户接口350。存储器系统310包括非易失性存储器器件311和控制器312。
控制器312连接到非易失性存储器器件311，并且被构造成从非易失性存储器器件311读取数据并且将数据存储在非易失性存储器器件311中。
控制器312通常包括诸如RAM、处理单元、主机接口和存储器接口的元件。RAM用作处理单元的工作存储器。处理单元控制控制器312的整体操作。主机接口包括用于在主机与控制器312之间交换数据的协议。存储器接口通常实施用于与非易失性存储器器件311交互的协议。控制器312还包括ECC块，该ECC块被构造成检测和校正从非易失性存储器器件311读取的数据的错误。
非易失性存储器器件311包括：存储器单元阵列，该存储器单元阵列用于存储数据；读/写电路，该读/写电路用于将数据写入存储器单元阵列中并且从存储器单元阵列读取数据；地址解码器，该地址解码器被构造成对外部提供的地址进行解码并且将解码后的地址传递到读/写电路；以及控制逻辑组件，该控制逻辑组件被构造成控制非易失性存储器器件311的整体操作。
在一些实施例中，控制器312经由各种接口协议中的一个与诸如主机的外部设备进行通信，所述接口协议诸如是通用串行总线(USB)、多媒体卡(MMC)、外设部件互连标准(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)和集成驱动电子设备(IDE)。
将控制器312和非易失性存储器器件311集成，以形成一个半导体器件。在一个实施例中，将控制器312和非易失性存储器器件311集成，以形成存储器卡。例如，控制器312、非易失性存储器器件311和高速缓冲存储器(未示出)可以被集成，以形成PCMCIA卡、紧凑型闪速(CF)卡、智能多媒体卡(SM/SMC)、记忆棒、多媒体卡(MMC)、尺寸减小的多媒体卡(RS-MMC)、MMC微卡(MMCmicro card)、安全数字(SD)卡、迷你SD卡、微型SD卡或通用闪存(UFS)卡等，以上仅是举例。
可替选地，控制器312和非易失性存储器器件311可以被集成，以形成固态驱动器/盘(SSD)。使用存储器系统310作为SSD可以大幅度地提高与用户设备300连接的设备的操作速度。
在其他实施例中，存储器系统310实现为计算机、便携式计算机、超级移动PC(UMPC)、工作站、上网本(net book)、个人数字助理(PDA)、web板、无线电话、移动电话、智能电话、数字相机、数字音频记录器/播放器、数字图片/视频记录器/播放器、能够通过无线通信发送和接收信息的设备、构成家庭网络的各种电子设备中的一个、构成计算机网络的各种电子设备中的一个、构成信息通讯业务(telematics)网络的各种电子设备中的一个或者构成计算系统的各种电子设备中的一个，例如固态驱动器/盘SSD或存储器卡。
在另一实施例中，非易失性存储器器件311或者存储器系统310可以通过各种封装形式来封装，所述各种封装形式例如是层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫封装中管芯(die in waffle pack)、晶片形式的管芯(die in wafer form)、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制方型扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、薄四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)或晶片级处理堆叠封装(WSP)。
以上是实施例的示例，不应该被理解为是实施例的限制。虽然已经描述了几个实施例，但是本领域的技术人员应该容易理解，在本质上不脱离本发明构思的新颖性教导和优点的情况下，对于实施例的许多修改形式是可行的。因此，所有这类修改意图包括在权利要求限定的本发明构思的范围内。因此，应该理解的是，以上是各种实施例的示例并且不应该被理解为限于所公开的特定实施例，并且对所公开实施例的修改以及其他实施例意图包括在所附权利要求的范围内。

Claims (10)

1.一种非易失性存储器器件，包括：
存储器单元阵列，所述存储器单元阵列包括多个存储器单元；
电压生成器，所述电压生成器被构造成产生用于将所述多个存储器单元编程为多个逻辑状态的电压；以及
控制逻辑组件，所述控制逻辑组件被构造成控制所述电压生成器，以在多个编程循环迭代期间向选定存储器单元提供多个编程电压，
其中，在当前编程循环迭代期间判断与所述多个逻辑状态中的一个逻辑状态相对应的所有选定存储器单元是编程通过的情况下，所述控制逻辑组件控制所述电压生成器，使得在下一个编程循环迭代期间，跳过与编程通过的逻辑状态相对应的编程电压，
其中，在当前编程循环迭代期间判断与所述多个逻辑状态中的一个逻辑状态相对应的选定存储器单元中的一个是编程失败的情况下，所述控制逻辑组件控制所述电压生成器，使得在下一个编程循环迭代期间，增加与编程失败的逻辑状态相对应的编程电压的电压电平。
2.根据权利要求1所述的非易失性存储器器件，其中所述多个编程电压对应于不同的逻辑状态。
3.根据权利要求2所述的非易失性存储器器件，其中所述控制逻辑组件进一步被构造成控制所述电压生成器，以在每个编程循环迭代内产生多个验证电压。
4.根据权利要求3所述的非易失性存储器器件，其中所述控制逻辑组件被构造成控制所述电压生成器，以在所述多个编程电压中的每个编程电压之后产生所述多个验证电压中的一个。
5.根据权利要求2所述的非易失性存储器器件，其中所述多个编程电压中的每个编程电压对应于一个或多个逻辑状态。
6.根据权利要求1所述的非易失性存储器器件，还包括：储存区，所述储存区被构造成存储表示与所述逻辑状态相对应的存储器单元是否判断为是编程通过的信息。
7.一种在非易失性存储器器件中编程多比特数据的方法，所述方法包括：
执行多个编程循环迭代，在所述编程循环迭代中，多个编程电压和多个验证电压施加到选定字线，以将选定存储器单元编程为目标状态，
其中在当前编程循环迭代中要被编程为所述目标状态中至少一个目标状态的所有选定存储器单元被成功地编程的情况下，在随后的编程循环迭代中，跳过与所述至少一个目标状态相对应的编程电压和验证电压的产生，
其中在当前编程循环迭代中要被编程为所述目标状态中至少一个目标状态的选定存储器单元中的一个被编程失败的情况下，在随后的编程循环迭代中，增加与编程失败的目标状态相对应的编程电压的电压电平，而与编程失败的目标状态相对应的验证电压的电压电平是不变的。
8.根据权利要求7所述的方法，其中所述多个编程电压和所述多个验证电压顺序施加到选定字线。
9.根据权利要求7所述的方法，其中所述多个编程电压中的至少一个用于将存储器单元编程为所述目标状态中的至少两个目标状态。
10.根据权利要求9所述的方法，其中当所述至少一个编程电压施加到选定字线时，用低于编程禁止电压并且高于地电压的电压，对与所述至少两个目标状态中的一个目标状态相对应的位线进行偏置，并且与所述至少两个目标状态中的另一个目标状态相对应的位线被偏置到地。
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