CN109427400B - 存储器装置及其操作方法 - Google Patents

存储器装置及其操作方法 Download PDF

Info

Publication number
CN109427400B
CN109427400B CN201810343202.4A CN201810343202A CN109427400B CN 109427400 B CN109427400 B CN 109427400B CN 201810343202 A CN201810343202 A CN 201810343202A CN 109427400 B CN109427400 B CN 109427400B
Authority
CN
China
Prior art keywords
page
memory
memory cells
program operation
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810343202.4A
Other languages
English (en)
Other versions
CN109427400A (zh
Inventor
李熙烈
权景喆
李东训
郑玟珪
郑圣蓉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN109427400A publication Critical patent/CN109427400A/zh
Application granted granted Critical
Publication of CN109427400B publication Critical patent/CN109427400B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/345—Circuits or methods to detect overerased nonvolatile memory cells, usually during erasure verification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G11C16/3481—Circuits or methods to verify correct programming of nonvolatile memory cells whilst programming is in progress, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate programming
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

本发明涉及一种电子装置。根据实施例的具有改进的可靠性的存储器装置包括：存储器单元阵列，其包括多个存储器单元；外围电路，其对多个存储器单元之中的选择的存储器单元执行编程操作；以及控制逻辑，其在编程操作完成之后，控制外围电路对选择的存储器单元之中的、对应于深度擦除状态的存储器单元执行附加编程操作，对应于该深度擦除状态的存储器单元的阈值电压具有低于对应于擦除状态的阈值电压的电压电平。

Description

存储器装置及其操作方法
相关申请的交叉引用
本申请要求于2017年8月21日提交的申请号为10-2017-0105686的韩国专利申请的优先权，其整体通过引用并入本文。
技术领域
本发明的各个实施例总体涉及一种电子装置。特别地，本公开涉及一种半导体装置及其操作方法。
背景技术
半导体存储器装置是通过使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)的半导体来实现的存储器装置。半导体存储器装置被分类为易失性存储器装置和非易失性存储器装置。
非易失性存储器的示例可以包括只读存储器(ROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。
发明内容
各个实施例涉及一种具有改进可靠性的存储器装置及其操作方法。
根据实施例，一种存储器装置，其可以包括：存储器单元阵列，其包括多个存储器单元；外围电路，其对多个存储器单元之中的选择的存储器单元执行编程操作；以及控制逻辑，其在编程操作完成之后，控制外围电路对选择的存储器单元之中的、对应于深度擦除状态的存储器单元执行附加编程操作，对应于该深度擦除状态的存储器单元的阈值电压具有低于擦除状态的阈值电压的电压电平(voltage level)。
根据实施例，一种存储器装置，其可以包括：存储器单元阵列，其包括被划分成多个页面的多个存储器单元；外围电路，其对多个页面之中的选择的页面执行编程操作；以及编程操作控制单元，其在编程操作完成之后，控制外围电路对对应于深度擦除状态的存储器单元执行附加编程操作，处于该深度擦除状态的存储器单元的阈值电压具有低于对应于擦除状态的阈值电压的电压电平，存储器单元被包括在多个页面中的至少一个中。
根据实施例，一种存储器装置的操作方法，其可以包括：对形成多个页面的多个存储器单元之中的、包括在选择的页面中的存储器单元执行编程操作；以及在编程操作完成之后，对对应于深度擦除状态的存储器单元执行附加编程操作，对应于该深度擦除状态的存储器单元的阈值电压低于擦除状态的阈值电压，存储器单元被包括在多个页面中的至少一个中。
附图说明
图1是示出包括根据本公开的实施例的存储器装置的存储装置的示图；
图2是示出图1所示的存储器装置的结构的示图；
图3是示出图2所示的存储器单元阵列的实施例的示图；
图4是示出图3所示的存储块BLK1至BLKz中的存储块(BLKa)的电路图；
图5是示出图3所示的存储块BLK1至BLKz的存储块(BLKb)的另一实施例的电路图；
图6是示出图2所示的存储器单元阵列中包括的多个存储块中的存储块(BLKc)的实施例的电路图；
图7是示出编程操作期间施加到字线和位线的电压的示图；
图8是示出在附加编程操作之前和之后的存储器单元的阈值电压分布的示图；
图9是示出根据实施例的存储器装置的操作方法的流程图；
图10是示出根据另一实施例的存储器装置的操作方法的流程图；
图11是示出根据另一实施例的存储器装置的操作方法的流程图；
图12是示出根据另一实施例的半导体装置的操作方法的流程图；
图13是示出根据另一实施例的存储器装置的操作方法的流程图；
图14是示出图1所示的存储装置的另一实施例的框图；
图15是示出图14所示的存储装置的应用示例的框图；以及
图16是示出包括参照图15描述的存储装置的计算系统的框图。
具体实施方式
在下文中，示出根据本说明书中公开的构思的示例性实施例的具体结构或功能描述，以仅用于描述根据构思的示例性实施例，并且根据构思的示例性实施例可以通过各种形式来执行，但是描述不限于本说明书中描述的示例性实施例。
各种变型和改变可以被应用到根据构思的示例性实施例，使得示例性实施例将在附图中示出并且在说明书中描述。然而，根据构思的示例性实施例不限于具体实施例，而是包括包含在本公开的精神和技术范围内的所有改变、等同物或替代物。
诸如第一或第二的术语可以被用于描述各种部件，但是部件不受以上术语的限制。以上术语被用于区分一个部件与其它部件，例如，在不脱离根据本公开的构思的范围的情况下，第一部件可以被称为第二部件，并且类似地，第二部件可以被称为第一部件。
应当理解的是，当描述元件“联接”或“连接”到另一元件时，元件可以直接联接或直接连接到另一元件或者通过第三元件联接或连接到另一元件。相反，应当理解的是，当元件被称为“直接连接到”或“直接联接到”另一元件时，其它元件不介于其间。描述部件之间的关系的其它表述，即“在……之间”和“直接在……之间”，或“与……相邻”和“与……直接相邻”，需要以相同的方式解释。
本说明书中使用的术语仅用于描述实施例的具体示例，而不旨在限制本公开。如果在上下文中没有明显相反的含义，则单数形式可以包括复数形式。在本说明书中，应当理解的是，术语“包括”或“具有”表示存在说明书中描述的特征、数量、步骤、操作、部件、零件或其组合，但是不预先排除一个或多个其它特征、数量、步骤、操作、部件、零件或其组合存在或添加的可能性。
如果没有相反地定义，则本文使用的包括技术术语或科学术语的所有术语具有与本领域普通技术人员通常理解的含义相同的含义。如果在本说明书中没有明确定义，则在通常使用的词典中定义的术语应当被解释为具有与相关技术的背景中的含义相同的含义，而不被解释为理想化或过度正式的含义。
在一些实施例中，将不详细描述公知的进程、装置结构和技术，以避免模糊本发明。
在下文中，将通过参照附图解释示例性实施例来描述本公开。
图1是示出包括根据本公开的实施例的存储器装置100的存储装置50的示图。
参照图1，存储装置50可以包括存储器装置100和存储器控制器200。
存储器装置100可以存储数据。存储器装置100可以响应于存储器控制器200的控制而操作。存储器装置100可以包括存储器单元阵列，其中存储器单元阵列包括存储数据的多个存储器单元。
存储器单元阵列可以包括多个存储块，多个存储块中的每一个可以包括多个存储器单元。存储器装置100可以响应于存储器控制器200的控制而以顺序的次序或随机的次序将数据存储在存储块中。
根据实施例，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDRSDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪速存储器、垂直NAND、NOR闪速存储器、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移力矩随机存取存储器(STT-RAM)。
根据实施例，存储器装置100可以具有三维阵列结构。本发明可以应用于包括由绝缘层形成的电荷存储层的电荷捕获闪存(CTF)以及包括由浮栅(FG)形成的电荷存储层的闪速存储器装置。
存储器装置100可以从存储器控制器200接收命令CMD、地址ADD和数据DATA。存储器装置100可以对由从存储器控制器200接收的地址ADD选择的区域，执行与命令CMD对应的操作。
例如，存储器装置100可以执行写入操作(编程操作)、读取操作和擦除操作。在编程操作期间，存储器装置100可以将数据编程到由地址ADD选择的区域中。在读取操作期间，存储器装置100可以从由地址ADD选择的区域读取数据。在擦除操作期间，存储器装置100可以擦除存储在由地址ADD选择的区域中的数据。
根据实施例，存储器装置100可以进一步包括编程操作控制单元140。
包括在存储器装置100中的存储块可以包括多个页面。例如，联接到与存储块联接的字线中的一个字线的存储器单元可以形成单个页面。
在编程操作期间，存储器装置100可以将数据存储在由接收的地址选择的至少一个页面中。存储器装置100可以页面为单位执行编程操作。存储器装置100可以选择包括在存储块中的多个页面中的一个，并且执行编程操作以将数据存储在选择的页面中。在对选择的页面执行编程操作之后，编程操作控制单元140可执行附加编程操作以控制深度擦除(即，过擦除)状态下的存储器单元的阈值电压。
为了便于说明，可以假设选择的页面是第N页面，在选择的页面之前被编程的页面是第(N-1)页面，并且在选择的页面之后待编程的页面是第(N+1)页面。第N页面可以由联接到第N字线WLn的存储器单元配置，第(N-1)页面可以由联接到第(N-1)字线WLn-1的存储器单元配置，并且第(N+1)页面可以由联接到第(N+1)字线WLn+1的存储器单元配置。根据各个实施例，第(N-1)字线、第N字线和第(N+1)字线可以在一个存储块中以顺序的方式或随机的方式物理地定位成彼此相邻。
当选择的第N页面的编程操作完成时，编程操作控制单元140可以控制外围电路120对选择的第N页面执行附加编程操作。
附加编程操作可以是对将擦除状态作为目标编程状态的存储器单元的编程操作。
通过附加编程操作，具有低于对应于擦除状态的阈值电压的对应于深度擦除状态的阈值电压的存储器单元可以被编程为具有对应于擦除状态的阈值电压。
根据实施例，当选择的第N页面的编程操作完成时，编程操作控制单元140可以对选择的第N页面和在选择的第N页面之前被编程的前一页面第(N-1)页面执行附加编程操作。可以同时地或顺序地对选择的第N页面和前一页面第(N-1)页面执行附加编程操作。
根据实施例，当选择的第N页面的编程操作完成时，编程操作控制单元140可以对选择的第N页面、前一页面第(N-1)页面以及在选择的第N页面之后待编程的下一页面第(N+1)页面执行附加编程操作。可以同时地或顺序地对选择的第N页面、前一页面第(N-1)页面以及下一页面第(N+1)页面执行附加编程操作。
根据实施例，在对选择的第N页面的编程操作完成之后并且在附加编程操作开始之前，编程操作控制单元140可以附加地执行验证操作以确定是否存在对应于深度擦除状态的存储器单元。
在验证操作期间，深度擦除验证电压Vdeep_verify可以被施加到选择的第N字线WLn。根据验证结果，编程操作控制单元140可以仅当存在对应于深度擦除状态的存储器单元时，才执行附加编程操作。
存储器控制器200可以控制对存储器装置100的一般操作。存储器控制器200可以响应于或不管来自主机300的请求，来控制对存储器装置100的操作。
例如，存储器控制器200可以在主机300的请求下，控制存储器装置100执行编程操作、读取操作或擦除操作。在编程操作期间，存储器控制器200可以将编程命令、物理地址和数据提供至存储器装置100。在读取操作期间，存储器控制器200可以将读取命令和物理地址提供至存储器装置100。在擦除操作期间，存储器控制器200可以将擦除命令和物理地址提供至存储器装置100。
根据实施例，存储器控制器200可以在没有主机300的请求下生成编程命令、地址和数据并且将编程命令、地址和数据传输到存储器装置100。例如，存储器控制器200可以将命令、地址和数据提供至存储器装置100以执行后台操作，诸如用于磨损均衡的编程操作和用于垃圾收集的编程操作。
存储器控制器200可以执行固件(FW)以用于控制存储器装置100。当存储器装置100是闪速存储器装置时，存储器控制器200可以操作诸如闪存转换层(FTL)的固件以用于控制主机300与存储器装置100之间的通信。更具体地，存储器控制器200可以将包括在主机300的请求中的逻辑地址提供成物理地址，该物理地址是待被提供至存储器装置100的地址ADD。
主机300可以通过使用诸如以下的各种通信方法中的至少一种与存储装置50通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和低负载DIMM(LRDIMM)。
图2是示出图1所示的存储器装置100的结构的示图。
参照图2，存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可以通过行线RL联接到地址解码器121。存储块BLK1至BLKz可以通过位线BL1至BLm联接到读取和写入电路123。存储块BLK1至BLKz中的每一个可以包括多个存储器单元。根据实施例，多个存储器单元可以是非易失性存储器单元。多个存储器单元中的、联接到相同字线的存储器单元可以被定义为单个页面。换言之，存储器单元阵列110可以包括多个页面。根据实施例，包括在存储器单元阵列110中的存储块BLK1至BLKz中的每一个可以包括多个虚拟单元(dummy cell)。虚拟单元中的一个或多个可以串联地联接在漏极选择晶体管和存储器单元之间以及源极选择晶体管和存储器单元之间。
存储器装置100的存储器单元可以包括存储单个数据位的单层单元(SLC)、存储两个数据位的多层单元(MLC)、存储三个数据位的三层单元(TLC)和存储四个数据位的四层单元(QLC)。
外围电路120可以包括地址解码器121、电压发生器122、读取和写入电路123和数据输入/输出电路124。
外围电路120可以驱动存储器单元阵列110。例如，外围电路120可以驱动存储器单元阵列110执行编程操作、读取操作和擦除操作。
地址解码器121可以通过行线RL联接到存储器单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线和共源线。根据实施例，字线可以包括正常字线和虚拟字线。根据实施例，行线RL可以进一步包括管道选择线。
地址解码器121可以响应于控制逻辑130的控制来操作。地址解码器121可以从控制逻辑130接收地址ADDR。
地址解码器121可以解码接收的地址ADDR的块地址。地址解码器121可以根据解码的块地址在存储块BLK1至BLKz中选择至少一个存储块。地址解码器121可以解码接收的地址ADDR的行地址。地址解码器121可以根据解码的行地址，将从电压发生器122提供至选择的存储块的至少一个字线的电压施加到至少一个字线WL。
在编程操作期间，地址解码器121可以将编程电压施加到选择的字线并且将具有低于编程电压的电压电平的通过电压施加到未选择的字线。在编程验证操作期间，地址解码器121可以将验证电压施加到选择的字线并且将高于验证电压的验证通过电压施加到未选择的字线。
在读取操作期间，地址解码器121可以将读取电压施加到选择的字线并且将高于读取电压的读取通过电压施加到未选择的字线。
根据实施例，可以存储块为单位对存储器装置100执行擦除操作。在擦除操作期间，输入到存储器装置100的地址ADDR可以包括块地址。地址解码器121可以解码块地址并且根据解码的块地址选择一个存储块。在擦除操作期间，地址解码器121可将接地电压施加到与选择的存储块联接的字线。
根据实施例，地址解码器121可以解码传输的地址ADDR的列地址。解码的列地址DCA可以被传输到读取和写入电路123。例如，地址解码器121可以包括诸如行解码器、列解码器和地址缓冲器的部件。
电压发生器122可以通过使用供给到存储器装置100的外部电源电压来生成多个电压。电压发生器122可以响应于控制逻辑130的控制来操作。
根据实施例，电压发生器122可以通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压可以被用作存储器装置100的操作电压。
根据实施例，电压发生器122可通过使用外部电源电压或内部电源电压来生成多个电压。电压发生器122可以生成存储器装置100所需的各种电压。例如，电压发生器122可以生成多个擦除电压、多个编程电压、多个通过电压、多个选择的读取电压和多个未选择的读取电压。
根据实施例，电压发生器122可以生成被施加以执行附加编程操作的附加编程电压。附加编程电压可以被施加，以对具有对应于深度擦除状态的阈值电压的存储器单元进行编程，从而具有对应于擦除状态的阈值电压。换言之，存储器单元可能由于高擦除电压而具有对应于深度擦除状态的阈值电压，其中该对应于深度擦除状态的阈值电压低于对应于擦除状态的阈值电压。附加编程电压可以是编程电压，其被施加以对具有对应于深度擦除状态的阈值电压的编程存储器单元进行编程，从而具有对应于擦除状态的阈值电压，其中对应于擦除状态的阈值电压具有高于对应于深度擦除状态的阈值电压的电压电平。根据实施例，附加编程电压可以具有单个固定电压电平。
电压发生器122可以包括多个泵浦电容器(pumping capacitor)并且响应于控制逻辑130的控制通过选择性地激活多个泵浦电容器来生成多个电压，其中泵浦电容器接收内部电源电压以生成具有各种电压电平的多个电压的。
生成的电压可以通过地址解码器121被供给到存储器单元阵列110。
读取和写入电路123可以包括第一页面缓冲器PB1至第m页面缓冲器PBm。第一页面缓冲器PB1至第m页面缓冲器PBm中的每一个可以通过各个第一位线BL1至第m位线BLm中的每一个联接到存储器单元阵列110。第一页面缓冲器PB1至第m页面缓冲器PBm可以响应于控制逻辑130的控制来操作。
第一页面缓冲器PB1至第m页面缓冲器PBm可以与数据输入/输出电路124进行数据通信。在编程期间，第一页面缓冲器PB1至第m页面缓冲器PBm可以通过数据输入/输出电路124和数据线DL来接收待被存储的数据DATA。
在编程操作期间，当编程脉冲被施加到选择的字线时，第一页面缓冲器PB1至第m页面缓冲器PBm可以通过各自位线BL1至BLm，将通过数据输入/输出电路124接收的数据DATA传输到选择的存储器单元。可以根据传输的数据DATA来编程选择的页面的存储器单元。更具体地，与施加编程允许电压(例如，接地电压)的位线联接的存储器单元可以具有增加的阈值电压。与施加编程禁止电压(例如，电源电压)的位线联接的存储器单元的阈值电压可以被保持。在编程验证操作期间，第一页面缓冲器PB1至第m页面缓冲器PBm可以通过各自位线BL1至BLm读取存储在选择的存储器单元中的数据。
在读取操作期间，读取和写入电路123可以通过位线BL从选择的页面的存储器单元读取数据DATA并且将读取的数据DATA输出到数据输入/输出电路124。
在擦除操作期间，读取和写入电路123可以使位线BL浮动(float)。根据实施例，读取和写入电路123可以包括列选择电路。
数据输入/输出电路124可以通过数据线DL联接到第一页面缓冲器PB1至第m页面缓冲器PBm。数据输入/输出电路124可以响应于控制逻辑130的控制而操作。
数据输入/输出电路124可以包括可以接收输入数据的多个输入/输出缓冲器(未示出)。在编程操作期间，数据输入/输出电路124可以从外部控制器(未示出)接收待被存储的数据DATA。在读取操作期间，数据输入/输出电路124可以将从包括在读取和写入电路123中的第一页面缓冲器PB1至第m页面缓冲器PBm传输的数据输出到外部控制器。
控制逻辑130可以联接到地址解码器121、电压发生器122、读取和写入电路123和数据输入/输出电路124。控制逻辑130可以控制存储器装置100的一般操作。控制逻辑130可以响应于从外部装置传输的命令CMD而操作。根据实施例，由控制逻辑130接收的地址ADDR可以与参照图1描述的地址ADD相同。
根据本发明的实施例，控制逻辑130可以进一步包括编程操作控制单元140。
编程操作控制单元140可以控制存储器装置100的编程操作。
在编程操作期间，编程操作控制单元140可以从外部控制器(未示出)接收编程命令、地址和数据。编程操作控制单元140可以控制外围电路120对与地址对应的至少一个页面执行编程操作。
编程操作控制单元140可以控制外围电路120对至少一个页面中的、由与选择的字线联接的存储器单元限定的选择的页面执行编程操作。可以对选择的页面执行编程操作以增加与选择的字线联接的存储器单元的阈值电压，使得存储器单元中的每一个可以将基于阈值电压划分的多个编程状态中的一个编程状态作为目标编程状态。
根据实施例，当存储器单元是单层单元(SLC)时，多个编程状态可以是擦除状态和第一编程状态PV1。当存储器单元是多层单元(MLC)时，多个编程状态可以是擦除状态和第一编程状态PV1至第三编程状态PV3。当存储器单元是三层单元(TLC)时，多个编程状态可以是擦除状态和第一编程状态PV1至第七编程状态PV7。当存储器单元是四层单元(QLC)时，多个编程状态可以是擦除状态和第一编程状态PV1至第十五编程状态PV15。将参照图7更详细地描述对选择的页面的编程操作。
为了便于说明，可以假设选择的页面是第N页面，在选择的页面之前编程的页面是第(N-1)页面，并且在选择的页面之后待编程的页面是第(N+1)页面。第N页面可以由联接到第N字线WLn的存储器单元配置，第(N-1)页面可以由联接到第(N-1)字线WLn-1的存储器单元配置，并且第(N+1)页面可以由联接到第(N+1)字线WLn+1的存储器单元配置。根据各个实施例，第(N-1)字线、第N字线和第(N+1)字线可以在单个存储块中以顺序的方式或随机的方式物理地定位成彼此相邻。
当选择的第N页面的编程操作完成时，编程操作控制单元140可以控制外围电路120对选择的第N页面执行附加编程操作。
可以对将擦除状态作为目标编程状态的存储器单元执行附加编程操作。
在附加编程操作期间，编程操作控制单元140可以控制外围电路120向第N字线施加附加编程电压。根据实施例，编程操作控制单元140可以控制外围电路120向第N字线施加附加编程电压至少一次。
通过附加编程操作，具有低于对应于擦除状态的阈值电压的对应于深度擦除状态的阈值电压的存储器单元可以被编程为具有对应于擦除状态的阈值电压。
当附加编程电压被施加到选择的字线时，编程操作控制单元140可以控制外围电路120将编程允许电压(例如，0V)施加到与在联接到选择的字线的存储器单元之中的、具有对应于擦除状态的阈值电压的存储器单元联接的位线。编程操作控制单元140可以控制外围电路120将编程禁止电压(例如，电源电压)施加到与将除擦除状态之外的另一编程状态作为目标编程状态的存储器单元联接的位线。根据各个实施例，当附加编程电压被施加到选择的字线时，编程操作控制单元140可以控制外围电路120将编程允许电压施加到与联接到选择的字线的存储器单元联接的位线。
根据实施例，当选择的第N页面的编程操作完成时，编程操作控制单元140可以控制外围电路120对选择的第N页面和在选择的第N页面之前编程的前一个第(N-1)页面执行附加编程操作。可以同时地或顺序地对选择的第N页面和前一个第(N-1)页面执行附加编程操作。当同时对选择的第N页面和在选择的第N页面之前编程的前一个第(N-1)页面执行附加编程操作时，编程操作控制单元140可以控制外围电路120将编程允许电压施加到与包括在选择的第N页面和在选择的第N页面之前编程的前一个第(N-1)页面中的存储器单元联接的位线。
根据实施例，当选择的第N页面的编程操作完成时，编程操作控制单元140可以控制外围电路120对选择的第N页面、在选择的第N页面之前编程的前一页面第(N-1)页面以及在选择的第N页面之后待编程的下一页面第(N+1)页面执行附加编程操作。
可以同时地或顺序地对选择的第N页面、在选择的第N页面之前编程的前一页面第(N-1)页面以及在选择的第N页面之后待编程的下一页面第(N+1)页面执行附加编程操作。当同时对选择的第N页面、在选择的第N页面之前编程的前一页面第(N-1)页面以及在选择的第N页面之后待编程的下一页面第(N+1)页面执行附加编程操作时，编程操作控制单元140可以控制外围电路120将编程允许电压施加到与包括在选择的第N页面、在选择的第N页面之前编程的前一页面第(N-1)页面以及在选择的第N页面之后待编程的下一页面第(N+1)页面中的存储器单元联接的位线。
根据实施例，在对选择的第N页面的编程操作完成之后并且在附加编程操作开始之前，编程操作控制单元140可以附加地执行验证操作以确定是否存在对应于深度擦除状态的存储器单元。
在验证操作期间，深度擦除验证电压Vdeep_verify可以被施加到选择的第N字线。根据验证结果，编程操作控制单元140可以仅当存在对应于深度擦除状态的存储器单元时才执行附加编程操作。
将参照下面描述的图8至图13更详细地描述根据实施例的存储器装置100的附加编程操作。
图3示出图2所示的存储器单元阵列110的实施例。
参照图3，存储器单元阵列110可以包括存储块BLK1至BLKz。存储块中的每一个可以具有三维结构。每个存储块可以包括堆叠在衬底上的多个存储器单元。多个存储器单元可以在+X方向、+Y方向和+Z方向上布置。将参照图4和图5更详细地描述每个存储块的结构。
图4是示出图3所示的存储块BLK1至BLKz中的存储块BLKa的电路图。
参照图4，存储块BLKa可以包括多个单元串CS11至CS1m和CS21至CS2m。根据实施例，单元串CS11至CS1m和CS21至CS2m中的每一个可以形成为“U”形。在存储块BLKa中，“m”个单元串可以被布置在行方向(即，+X方向)上。为了便于说明，如图4所示，可以在列方向(即，+Y方向)上布置两个单元串。然而，可以在列方向上布置三个或更多个单元串。
单元串CS11至CS1m和CS21至CS2m中的每一个可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管道晶体管PT以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可以具有相似的结构。根据实施例，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。根据实施例，用于提供沟道层的柱状物(pillar)可以被提供至每个单元串。根据实施例，用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱状物可以被提供至每个单元串。
每个单元串的源极选择晶体管SST可以联接在共源线CSL与存储器单元MC1至MCp之间。
根据实施例，布置在相同行中的单元串的源极选择晶体管可以联接到在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管可以联接到不同的源极选择线。在图4中，第一行中的单元串CS11至CS1m的源极选择晶体管可以联接到第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管可以联接到第二源极选择线SSL2。
根据另一实施例，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同地联接到单个源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn可以联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可以被划分成第一存储器单元MC1至第p存储器单元MCp以及第(p+1)存储器单元MCp+1至第n存储器单元MCn。可以在与+Z方向相反的方向上顺序地布置第一存储器单元MC1至第p存储器单元MCp，并且串联地联接在源极选择晶体管SST与管道晶体管PT之间。可以在+Z方向上顺序地布置第(p+1)存储器单元MCp+1至第n存储器单元MCn，并且串联地联接在管道晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp以及第(p+1)存储器单元MCp+1至第n存储器单元MCn可以通过管道晶体管PT联接。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极可以分别联接到第一字线WL1至第n字线WLn。
每个单元串的管道晶体管PT的栅极可以联接到管线PL。
每个单元串的漏极选择晶体管DST可以联接在对应的位线和存储器单元MCp+1至MCn之间。在行方向上布置的单元串可以联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管可以联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管可以联接到第二漏极选择线DSL2。
在列方向上布置的单元串可以联接到在列方向上延伸的位线。在图4中，第一列中的单元串CS11和CS21可以联接到第一位线BL1。第m列中的单元串CS1m和CS2m可以联接到第m位线BLm。
在行方向上布置的单元串中的、联接到相同字线的存储器单元可以形成单个页面。例如，第一行中的单元串CS11至CS1m中的、联接到第一字线WL1的存储器单元可以形成单个页面。第二行中的单元串CS21到CS2m中的、联接到第一字线WL1的存储器单元可以形成另一页面。当漏极选择线DSL1和DSL2中的一个被选择时，在行方向上布置的单元串可以被选择。当字线WL1至WLn中的一个被选择时，可以从选择的单元串中选择一个页面。
根据本公开的另一实施例，偶数位线和奇数位线可以代替第一位线BL1至第m位线BLm。另外，在行方向上布置的单元串CS11至CS1m或CS21至CS2m的偶数单元串可以分别联接到偶数位线，并且在行方向上布置的单元串CS11至CS1m或CS21至CS2m的奇数单元串可以分别联接到奇数位线。
根据实施例，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚拟存储器单元。例如，可以提供至少一个虚拟存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。可选地，可以提供至少一个虚拟存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。当虚拟存储器单元的数量增加时，存储块BLKa的操作可靠性可以提高，并且存储块BLKa的大小可以增加。另一方面，当虚拟存储器单元的数量减小时，存储块BLKa的大小可以减小，并且存储块BLKa的操作可靠性可以降低。
为了有效地控制至少一个虚拟存储器单元，每个虚拟存储器单元可以具有所需的阈值电压。在对存储块BLKa进行擦除操作之前或之后，可以对部分虚拟存储器单元或全部虚拟存储器单元执行编程操作。当在编程操作之后执行擦除操作时，通过控制施加到与虚拟存储器单元联接的虚拟字线的电压，虚拟存储器单元可以具有所需的阈值电压。
图5是示出图3所示的存储块BLK1至BLKz中的存储块BLKb的另一实施例的电路图。
参照图5，存储块BLKb可以包括多个单元串CS11′至CS1m′和CS21′至CS2m′。单元串CS11′至CS1m′和CS21′至CS2m′可以在+Z方向上延伸。单元串CS11′至CS1m′和CS21′至CS2m′中的每一个可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST，其全部堆叠在存储块BLK1′下方的衬底(未示出)上方。
每个单元串的源极选择晶体管SST可以联接在共源线CSL与存储器单元MC1至MCn之间。在相同行中布置的单元串的源极选择晶体管可以联接到相同的源极选择线。在第一行中布置的单元串CS11′至CS1m′的源极选择晶体管可以联接到第一源极选择线SSL1。在第二行中布置的单元串CS21′至CS2m′的源极选择晶体管可以联接到第二源极选择线SSL2。根据本公开的另一实施例，单元串CS11′至CS1m′和CS21′至CS2m′的源极选择晶体管可以共同地联接到单个源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn可以串联地联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极可以联接到第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST可以联接在对应的位线和存储器单元MC1至MCn之间。在行方向上布置的单元串的漏极选择晶体管可以联接到在行方向(即，X方向)上延伸的漏极选择线。第一行中的单元串CS11′至CS1m′的漏极选择晶体管可以联接到第一漏极选择线DSL1。第二行中的单元串CS21′至CS2m′的漏极选择晶体管可以联接到第二漏极选择线DSL2。
因此，除了从存储块BLKb的每个单元串中去除了管道晶体管PT之外，图5所示的存储块BLKb可以具有与图4所示的存储块BLKa相似的等效电路。
根据本公开的另一实施例，偶数位线和奇数位线可以代替第一位线BL1至第m位线BLm。在行方向上布置的单元串CS11′至CS1m′或CS21′至CS2m′的偶数单元串可以分别联接到偶数位线，并且在行方向上布置的单元串CS11′至CS1m′或CS21′至CS2m′的奇数单元串可以分别联接到奇数位线。
根据实施例，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚拟存储器单元。例如，可以提供至少一个虚拟存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。可选地，可以提供至少一个虚拟存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。当提供较多的虚拟存储器单元时，存储块BLKb的操作可靠性可以提高，并且存储块BLKb的大小可以增加。当提供较少的虚拟存储器单元时，存储块BLKb的大小可以减小，并且存储块BLKb的操作可靠性可以降低。
为了有效地控制至少一个虚拟存储器单元，虚拟存储器单元中的每一个可以具有所需的阈值电压。在对存储块BLKb进行擦除操作之前或之后，可以对部分虚拟存储器单元或全部虚拟存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，通过控制施加到与虚拟存储器单元联接的虚拟字线的电压，虚拟存储器单元可以具有所需的阈值电压。
图6是示出图2所示的存储器单元阵列110中包括的存储块BLK1至BLKz中的存储块BLKc的实施例的电路图。
参照图6，存储块BLKc可以包括多个单元串SR。多个单元串SR可以分别联接到多个位线BL1到BLm。单元串SR中的每一个可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
每个单元串SR的源极选择晶体管SST可以联接在存储器单元MC与共源线CSL之间。单元串SR的源极选择晶体管SST可以共同联接到共源线CSL。
每个单元串SR的漏极选择晶体管DST可以联接在存储器单元MC与位线BL之间。多个单元串SR的漏极选择晶体管DST可以联接到位线BL1至BLn。
在每个单元串SR中，多个存储器单元MC可以被设置在源极选择晶体管SST和漏极选择晶体管DST之间。在每个单元串SR中，多个存储器单元MC可以串联联接。
在多个单元串SR中，距共源线CSL相同距离的存储器单元MC可以共同联接到单个字线。多个单元串SR中的存储器单元MC可以联接到多个字线WL1至WLm。
在存储块BLKc中，存储器单元MC可以存储块为单位被擦除。当存储器单元MC以存储块为单位被擦除时，存储块BLKc的所有存储器单元MC可以同时被擦除。
图7是示出编程操作期间施加到字线和位线的电压的示图。
参照图7，编程操作可以包括多个编程循环。单个编程循环可以包括编程电压施加进程和编程验证进程。图7示出编程电压施加进程。
编程电压Vpgm可以被施加到选择的字线Selected WL。根据实施例，可以根据增量步进脉冲编程(ISPP)方法生成编程电压Vpgm。换言之，当重复编程循环时，编程电压Vpgm的电平可以逐渐增加或减少预定的电压增量。在每个编程循环中施加的编程电压Vpgm的数量、其电压电平以及电压施加时间可以由图1的存储器控制器200内部地控制或者由图1的编程操作控制单元140外部地控制。
通过电压Vpass可以被施加到除选择的字线Selected WL之外的未选择的字线Unselected WLs。根据实施例，具有相同电压电平的通过电压Vpass可以被施加到未选择的字线Unselected WLs。根据实施例，通过电压Vpass的电压电平可以根据字线的位置而变化。
作为编程允许电压的接地电压GND(例如，0V)可以被施加到与待编程的存储器单元联接的选择的位线Selected BLs。
作为编程禁止电压的电源电压Vcc可以被施加到与除待编程的存储器单元之外的剩余存储器单元联接的未选择的位线Unselected BLs。
虽然未在图7中示出，但是存储器装置可以在编程验证进程期间，将验证电压Vverify施加到选择的字线Selected WL，并将验证通过电压Vverify_pass施加到未选择的字线Unselected WLs。存储器装置可以感测通过与联接到选择的字线Selected WL的存储器单元联接的位线输出的电压或电流，并且基于感测结果来确定编程验证是通过还是失败。
图8是示出根据实施例的在附加编程操作之前和之后的存储器单元的阈值电压分布的示图。
参照图8，(a)是示出执行附加编程操作之前的存储器单元的阈值电压分布的示图，并且(b)是示出执行附加编程操作之后的存储器单元的阈值电压分布的示图。
在图8的(a)中，存储器单元可以被编程以对应于基于阈值电压划分的擦除状态E和多个编程状态PV1至PV3中的一个。然而，对应于擦除状态E的一些存储器单元可能被示出为具有对应于深度擦除状态的阈值电压。对应于深度擦除状态的存储器单元可以属于阴影线区域。当与对应于深度擦除状态的存储器单元相邻的字线中存在对应于编程状态的存储器单元时，可能增加沟道方向上的横向电场。因此，存储器装置的保持特性可能劣化。
在图8的(b)中，当执行根据实施例的附加编程操作时，对应于深度擦除状态的存储器单元可以被示出为具有对应于正常擦除状态E的阈值电压。
图9是示出根据实施例的存储器装置的操作方法的流程图。
参照图9，在步骤901至步骤905处，存储器装置可以对选择的第N页面执行编程操作。
在步骤901处，存储器装置可以将编程电压施加到选择的第N字线。更具体地，存储器装置可以将编程电压施加到选择的第N字线并且将通过电压施加到未选择的字线。通过施加编程电压，联接到选择的第N字线的存储器单元的阈值电压可以增加。
在步骤903处，存储器装置可以确定验证操作是通过还是失败。更具体地，存储器装置可以将验证电压施加到选择的第N字线并且将验证通过电压施加到未选择的字线。存储器装置可以通过联接到存储器单元的位线，来确定联接到选择的第N字线的存储器单元的验证操作是失败还是通过。当验证操作通过时，进程流程可以进行到步骤907并且对选择的第N页面执行附加编程操作。当验证操作失败时，进程流程可以进行到步骤905以控制编程电压。步骤901至步骤905可以形成单个编程循环。可以通过多个编程循环来对存储器单元进行编程。当存储器单元达到目标编程状态时，步骤903处的验证操作通过。
在步骤907处，当对选择的第N页面的编程操作完成时，存储器装置可以对选择的第N页面执行附加编程操作。可以对将擦除状态作为目标编程状态的存储器单元执行附加编程操作。更具体地，存储器装置可以将附加编程电压施加到选择的第N字线。根据实施例，存储器装置可以向选择的第N字线施加附加编程电压至少一次。
通过附加编程操作，具有低于对应于擦除状态的阈值电压的对应于深度擦除状态的阈值电压的存储器单元可以被编程以具有对应于擦除状态的阈值电压。
当附加编程电压被施加到选择的第N字线时，存储器装置可以将编程允许电压(例如，0V)施加到与联接到选择的字线的存储器单元之中的、将擦除状态作为目标编程状态的存储器单元联接的位线，并且将编程禁止电压(例如，电源电压)施加到与将除擦除状态之外的另一编程状态作为目标编程状态的存储器单元联接的位线。根据各个实施例，当附加编程电压被施加到选择的第N字线时，存储器装置可以将编程允许电压施加到与联接到选择的第N字线的存储器单元联接的所有位线。
图10是示出根据另一实施例的存储器装置的操作方法的流程图。
参照图10，在步骤1001至步骤1003处，存储器装置可以对选择的第N页面执行编程操作。
可以与图9所示的步骤901至步骤905相同的方式执行步骤1001至步骤1003。更具体地，当参照图9描述的步骤903处的验证操作通过时，可以完成步骤1003处的编程操作。
在图10的实施例中，当对选择的第N页面的编程操作完成时，存储器装置可以对选择的第N页面和在选择的第N页面之前编程的前一页面第(N-1)页面执行附加编程操作。
在步骤1005处，存储器装置可以同时地或顺序地对选择的第N页面和在选择的第N页面之前编程的前一页面第(N-1)页面执行附加编程操作。
当存储器装置顺序地对选择的第N页面和在选择的第N页面之前编程的前一页面第(N-1)页面执行附加编程操作时，例如，存储器装置可以将附加编程电压施加到选择的第N字线。根据实施例，存储器装置可以将附加编程电压施加到选择的第N字线。当附加编程电压被施加到选择的第N字线时，存储器装置可以将编程允许电压(例如，0V)施加到与在联接到选择的字线的存储器单元之中的、将擦除状态作为目标编程状态的存储器单元联接的位线，并且将编程禁止电压(例如，电源电压)施加到与将除擦除状态之外的另一编程状态作为目标编程状态的存储器单元联接的位线。
随后，存储器装置可以对在选择的第N页面之前编程的前一页面第(N-1)页面执行附加编程操作。当附加编程电压被施加到前一字线第(N-1)字线时，存储器装置可以将编程允许电压(例如，0V)施加到与在联接到前一字线第(N-1)字线的存储器单元之中的、将擦除状态作为目标编程状态的存储器单元联接的位线，并且将编程禁止电压(例如，电源电压)施加到与将除擦除状态之外的另一编程状态作为目标编程状态的存储器单元联接的位线。
根据各个实施例，可以在对选择的第N页面执行附加编程操作之前，对在选择的第N页面之前编程的前一页面第(N-1)页面执行附加编程操作。
根据实施例，当存储器装置对选择的第N页面和在选择的第N页面之前编程的前一页面第(N-1)页面执行附加编程操作时，附加编程电压可以被施加到选择的第N字线和前一字线第(N-1)字线。存储器装置可以将编程允许电压施加到与选择的第N字线和前一字线第(N-1)字线的存储器单元联接的所有位线。
图11是示出根据另一实施例的存储器装置的操作方法的流程图。
参照图11，在步骤1101至步骤1103处，存储器装置可以对选择的第N页面执行编程操作。
可以与图9所示的步骤901至步骤905相同的方式执行步骤1101至步骤1103。更具体地，可以认为在图9所示的步骤903处的验证操作通过时，步骤1103处的编程操作完成。
在图11所示的实施例中，当选择的第N页面的编程操作完成时，存储器装置可以对选择的第N页面、在选择的第N页面之前编程的前一页面第(N-1)页面以及在选择的第N页面之后待编程的下一页面第(N+1)页面执行附加编程操作。
在步骤1105处，存储器装置可以同时地或顺序地对选择的第N页面、在选择的第N页面之前编程的前一页面第(N-1)页面以及在选择的第N页面之后待编程的下一页面第(N+1)页面执行附加编程操作。
当顺序地对选择的第N页面、在选择的第N页面之前编程的前一页面第(N-1)页面以及在选择的第N页面之后待编程的下一页面第(N+1)页面执行附加编程操作时，例如，存储器装置可以将附加编程电压施加到选择的第N字线。根据实施例，存储器装置可以向选择的第N字线施加附加编程电压至少一次。当附加编程电压被施加到选择的第N字线时，存储器装置可以将编程允许电压(例如，0V)施加到与在联接到选择的字线的存储器单元之中的、将擦除状态作为目标编程状态的存储器单元联接的位线，并且将编程禁止电压(例如，电源电压)施加到与将除擦除状态之外的另一编程状态作为目标编程状态的存储器单元联接的位线。
随后，存储器装置可以对在选择的第N页面之前编程的前一页面第(N-1)页面执行附加编程操作。当附加编程电压被施加到前一字线第(N-1)字线时，存储器装置可以将编程允许电压(例如，0V)施加到与在联接到前一字线第(N-1)字线的存储器单元之中的、将擦除状态作为目标编程状态的存储器单元联接的位线，并且将编程禁止电压(例如，电源电压)施加到与将除擦除状态之外的另一编程状态作为目标编程状态的存储器单元联接的位线。
随后，存储器装置可以对在选择的第N页面之后待编程的下一页面第(N+1)页面执行附加编程操作。当附加编程电压被施加到下一字线第(N+1)字线时，存储器装置可以将编程允许电压(例如，0V)施加到与在联接到下一字线第(N+1)字线的存储器单元之中的、将擦除状态作为目标编程状态的存储器单元联接的位线，并且将编程禁止电压(例如，电源电压)施加到与将除擦除状态之外的另一编程状态作为目标编程状态的存储器单元联接的位线。
根据各个实施例，不管页面的顺序如何，可以顺序地或随机地对选择的第N页面、在选择的第N页面之前编程的前一页面第(N-1)页面以及在选择的第N页面之后待编程的下一页面第(N+1)页面执行附加编程操作。
根据实施例，当存储器装置同时地对选择的第N页面、在选择的第N页面之前编程的前一页面第(N-1)页面以及在选择的第N页面之后待编程的下一页面第(N+1)页面执行附加编程操作时，存储器装置可以同时地将附加编程电压施加到选择的第N字线、前一字线第(N-1)字线以及下一字线第(N+1)字线。存储器装置可以将编程允许电压施加到与联接到选择的第N字线、前一字线第(N-1)字线以及下一字线第(N+1)字线的存储器单元联接的所有位线。
图12是示出根据另一实施例的存储器装置的操作方法的流程图。
参照图12，可以与图10所示的步骤1001至步骤1003相同的方式执行步骤1201至步骤1203，并且可以与图10所示的步骤1005相同的方式执行步骤1207。
图12所示的实施例与图10所示的实施例的不同之处可在于：在步骤1205处，可以附加地执行用于确定是否存在具有深度擦除状态的存储器单元的操作并且根据步骤1205中的结果，在步骤1207处选择性地执行附加编程操作。
在步骤1207处执行附加编程操作之前，在步骤1203处执行对选择的第N页面的编程操作之后，在步骤1205处，存储器装置可以附加地执行验证操作以确定是否存在具有深度擦除状态的存储器单元。
在验证操作期间，可以将深度擦除验证电压Vdeep_verify施加到选择的第N字线和前一字线第(N-1)字线。根据验证结果，存储器装置可以仅当存在对应于深度擦除状态的存储器单元时才执行附加编程操作。
图13是示出根据另一实施例的存储器装置的操作方法的流程图。
可以与图11所示的步骤1101至步骤1103相同的方式执行步骤1301至步骤1303，并且可以与图11所示的步骤1105相同的方式执行步骤1307。因此，将基于参照图11进行的描述来描述图13所示的实施例的操作方法。
图13的实施例与图11的实施例的不同之处可在于：在步骤1307处执行附加编程操作之前，在步骤1305处，确定是否存在具有深度擦除状态的存储器单元，并且根据确定的结果，可以选择性地执行附加编程操作。
在步骤1303处完成对选择的第N页面的编程操作之后，在步骤1307处执行附加编程操作之前，在步骤1305处，存储器装置可以附加地执行验证操作以确定是否存在对应于深度擦除状态的存储器单元。
在验证操作期间，可以将深度擦除验证电压Vdeep_verify施加到选择的第N字线、前一字线第(N-1)字线以及下一字线第(N+1)字线。根据验证结果，存储器装置可以仅当存在对应于深度擦除状态的存储器单元时才执行附加编程操作。
图14是示出图1所示的存储装置50的另一实施例的框图。
参照图14，存储装置1000可以包括半导体存储器装置1300和控制器1200。
半导体存储器装置1300可以与以上参照图1描述的半导体存储器装置100基本相同的方式来配置和操作。控制器1200可以与以上参照图1描述的存储器控制器200基本相同的方式来配置和操作。因此，将省略其详细描述。
控制器1200可以联接到主机和半导体存储器装置1300。控制器1200可以在主机的请求下访问半导体存储器装置1300。例如，控制器1200可以控制半导体存储器装置1300的读取操作、编程操作、擦除操作和/或后台操作。控制器1200可以提供半导体存储器装置1300和主机之间的接口。控制器1200可以驱动固件以控制半导体存储器装置1300。
控制器1200可以包括随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储器接口1240和错误校正块1250。
RAM 1210可以被用作处理单元1220的操作存储器、半导体存储器装置1300和主机之间的高速缓冲存储器和/或半导体存储器装置1300和主机之间的缓冲存储器。
处理单元1220可以控制控制器1200的操作。处理单元可以控制半导体存储器装置1300的读取操作、编程操作、擦除操作和后台操作。处理单元1220可以操作固件以控制半导体存储器装置1300。根据实施例，处理单元1220可以用作闪存转换层FTL。处理单元1220可以通过闪存转换层FTL，将由主机提供的逻辑块地址LBA转换成物理块地址PBA。闪存转换层FTL可以通过使用映射表接收逻辑块地址LBA并且将逻辑块地址LBA转换为物理块地址PBA。根据映射单元，可存在用于闪存转换层的多种地址映射方法。这些地址映射方法的示例可以包括页面映射方法、块映射方法和混合映射方法。
处理单元1220可以随机化从主机接收的数据。例如，处理单元1220可以通过使用随机化种子来随机化从主机接收的数据。随机化数据可以被提供至半导体存储器装置1300，使得可以利用随机化数据来对存储器单元阵列进行编程。
处理单元1220还可以在读取操作期间对来自半导体存储器装置1300的数据进行去随机化。例如，处理单元1220可以通过使用去随机化种子来对从半导体存储器装置1300接收的数据进行去随机化。去随机化数据可以被输出到主机。
根据实施例，处理单元1220可以通过驱动软件或固件来执行随机化操作和去随机化操作。
主机接口1230可以包括用于主机和控制器1200之间的数据交换的协议。根据实施例，控制器1200可以使用诸如以下的各种接口协议中的至少一种与主机通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、电子集成驱动器(IDE)协议和专用协议。
存储器接口1240可以与半导体存储器装置1300接口连接。例如，存储器接口1240可以包括NAND闪存接口或NOR闪存接口。
错误校正码电路1250可以通过使用错误校正码(ECC)来检测和校正从半导体存储器装置1300接收的数据中的错误。另外，错误校正码电路1250可以通过使用错误校正码(ECC)来校正读取页面数据中的错误。错误校正码电路1250可以通过使用诸如低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhuri-Hocquenghem，BCH)码、turbo码、里德-所罗门(Reed-Solomon，RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、分组编码调制(BCM)和汉明码的编码调制来校正错误。
控制器1200和半导体存储器装置1300可以被集成到一个半导体装置中。根据实施例，控制器1200和半导体存储器装置1300可以集成到单个半导体装置中以形成诸如以下的存储卡：PC卡(个人计算机存储卡国际协会(PCMCIA))、标准闪存卡(CF)、智能媒体卡(SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)、通用闪存(UFS)等。
控制器1200和半导体存储器装置1300可以被集成到单个半导体装置中以形成固态驱动器(SSD)。SSD可以包括用于将数据存储在半导体存储器装置中的存储装置。当存储装置1000被用作SSD时，联接到存储装置1000的主机的操作速率可以显著提高。
在另一示例中，存储装置1000可以被用作诸如以下的各种电子装置中的若干元件中的一个：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑盒、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、用于在无线环境下传输/接收信息的装置、用于家庭网络的装置、用于计算机网络的装置、用于远程信息处理网络的装置、RFID装置、用于计算系统的其它装置等。
根据示例性实施例，半导体存储器装置1300或存储装置1000可以各种形式被封装。例如，半导体存储器装置1300或存储装置1000可以通过诸如以下的各种方法被封装：堆叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体封装(PLCC)、塑料双列直插式封装(PDIP)、晶圆封装式管芯(a die in waffle pack)、晶圆形式管芯(a die inwafer form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理堆叠封装(WSP)等。
图15是示出图14所示的存储装置1000的示例性应用的框图。
参照图15，存储装置2000可以包括半导体存储器装置2100和控制器2200。半导体存储器装置2100可以包括半导体存储器芯片。半导体存储器芯片可以被划分成组。
图15示出通过第一通道CH1至第k通道CHk与控制器2200通信的组。半导体存储器芯片中的每一个可以与以上参照图1和图2描述的半导体存储器装置100基本相同的方式来配置和操作。
每个组可以通过单个公共通道与控制器2200通信。控制器2200可以与参照图14描述的控制器1200基本相同的方式来配置，并且可以通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。
如图15所示，多个半导体存储器芯片可以联接到单个通道。然而，存储装置2000可以被修改，使得单个半导体存储器芯片可以联接到单个通道。
图16是示出具有以上参照图15描述的存储装置2000的计算系统3000的框图。
参照图16，计算系统3000可以包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储装置2000。
存储装置2000可以通过系统总线3500电连接到中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的或由中央处理单元3100处理的数据可被存储在存储装置2000中。
如图16所示，半导体存储器装置2100可以通过控制器2200联接到系统总线3500。然而，半导体存储器装置2100可以直接联接到系统总线3500。中央处理单元3100和RAM3200可以执行控制器2200的功能。
如图16所示，图15所示的存储装置2000可以被设置为存储器系统3000。然而，存储装置2000可以由图14所示的存储装置1000替代。根据实施例，计算系统3000可以包括以上参照图14描述的存储器系统1000和参照图15描述的存储器系统2000两者。
根据本发明的实施例，可以提供具有改进可靠性的存储器装置及其操作方法。
对于本领域技术人员显而易见的是，在不脱离本发明的精神或范围的情况下，可以对本发明的上述示例性实施例进行各种变型。因此，本发明旨在涵盖所有这样的变型，只要它们落入所附权利要求及其等同物的范围内。

Claims (17)

1.一种存储器装置，其包括：
存储器单元阵列，其包括多个存储器单元；
外围电路，其对所述多个存储器单元之中的选择的存储器单元执行编程操作；以及
控制逻辑，其在所述编程操作完成之后，控制所述外围电路同时或顺序地对对应于深度擦除状态的存储器单元执行附加编程操作，对应于所述深度擦除状态的存储器单元的阈值电压具有低于对应于擦除状态的阈值电压的电压电平，所述存储器单元包括在所述选择的存储器单元和在所述选择的存储器单元之前编程的之前存储器单元两者中。
2.根据权利要求1所述的存储器装置，其中所述控制逻辑包括编程操作控制单元，所述编程操作控制单元在所述附加编程操作期间，控制所述外围电路将附加编程电压施加到与所述选择的存储器单元联接的选择的字线，使得对应于所述深度擦除状态的存储器单元的阈值电压增加至对应于所述擦除状态的阈值电压。
3.根据权利要求2所述的存储器装置，其中在所述附加编程操作期间，所述编程操作控制单元控制所述外围电路多次将所述附加编程电压施加到所述选择的字线。
4.根据权利要求2所述的存储器装置，其中所述外围电路包括用于生成所述附加编程电压的电压发生器。
5.根据权利要求1所述的存储器装置，其中在所述编程操作完成之后，所述控制逻辑控制所述外围电路以确定在所述选择的存储器单元之中是否存在对应于所述深度擦除状态的存储器单元，并且当存在对应于所述深度擦除状态的存储器单元时，所述控制逻辑控制所述外围电路执行所述附加编程操作。
6.一种存储器装置，其包括：
存储器单元阵列，其包括多个存储器单元，所述多个存储器单元被划分成多个页面；
外围电路，其对所述多个页面之中的选择的页面执行编程操作；以及
编程操作控制单元，其在所述编程操作完成之后，控制所述外围电路同时或顺序地对所述选择的页面和在所述选择的页面之前编程的前一页面执行附加编程操作，其中与深度擦除状态相对应的存储器单元包括在所述选择的页面和所述前一页面两者中，其中所述存储器单元的阈值电压具有比擦除状态的阈值电压低的电压电平。
7.根据权利要求6所述的存储器装置，其中当对所述选择的页面的所述编程操作完成时，所述编程操作控制单元控制所述外围电路对包括在所述选择的页面中的、对应于所述深度擦除状态的存储器单元执行所述附加编程操作。
8.根据权利要求7所述的存储器装置，其中所述编程操作控制单元确定在所述选择的页面中是否包括对应于所述深度擦除状态的存储器单元，并且根据确定结果执行所述附加编程操作。
9.根据权利要求6所述的存储器装置，其中所述编程操作控制单元确定在所述选择的页面以及所述前一页面中是否包括对应于所述深度擦除状态的存储器单元，并且根据确定结果执行所述附加编程操作。
10.根据权利要求6所述的存储器装置，其中当对所述选择的页面的所述编程操作完成时，所述编程操作控制单元控制所述外围电路同时地或顺序地对所述选择的页面、在所述选择的页面之前编程的前一页面以及在所述选择的页面之后待编程的下一页面执行所述附加编程操作。
11.根据权利要求10所述的存储器装置，其中所述编程操作控制单元确定在所述选择的页面、所述前一页面以及所述下一页面中是否包括对应于所述深度擦除状态的存储器单元，并且根据确定结果执行所述附加编程操作。
12.根据权利要求6所述的存储器装置，其中在所述附加编程操作期间，所述编程操作控制单元控制所述外围电路至少一次将附加编程电压施加到所述多个页面之中的、对其执行所述附加编程操作的页面。
13.根据权利要求12所述的存储器装置，其中施加所述附加编程电压以将对应于所述深度擦除状态的存储器单元的阈值电压增加至对应于所述擦除状态的阈值电压。
14.根据权利要求13所述的存储器装置，其中所述外围电路包括用于生成所述附加编程电压的电压发生器。
15.一种存储器装置的操作方法，所述方法包括：
对形成多个页面的多个存储器单元之中的、包括在选择的页面中的存储器单元执行编程操作；以及
在所述编程操作完成之后，同时或顺序地对所述选择的页面和在所述选择的页面之前编程的前一页面执行附加编程操作，其中对应于深度擦除状态的存储器单元包括在所述选择的页面和所述前一页面两者中，其中所述存储器单元具有比擦除状态更低的阈值电压。
16.根据权利要求15所述的方法，其中执行所述附加编程操作包括：
当在所述选择的页面以及所述前一页面中包括对应于所述深度擦除状态的存储器单元时，将附加编程电压供给到所述选择的页面以及所述前一页面，以将对应于所述深度擦除状态的存储器单元的阈值电压增加至对应于所述擦除状态的阈值电压。
17.根据权利要求15所述的方法，其中执行所述附加编程操作包括：
确定在所述选择的页面、在所述选择的页面之前编程的前一页面以及在所述选择的页面之后待编程的下一页面中是否包括对应于所述深度擦除状态的存储器单元；以及
当在所述选择的页面、所述前一页面以及所述下一页面中包括对应于所述深度擦除状态的存储器单元时，将附加编程电压供给到所述选择的页面、所述前一页面以及所述下一页面，以将对应于所述深度擦除状态的存储器单元的阈值电压增加至对应于所述擦除状态的阈值电压。
CN201810343202.4A 2017-08-21 2018-04-17 存储器装置及其操作方法 Active CN109427400B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2017-0105686 2017-08-21
KR1020170105686A KR20190020880A (ko) 2017-08-21 2017-08-21 메모리 장치 및 그 동작 방법

Publications (2)

Publication Number Publication Date
CN109427400A CN109427400A (zh) 2019-03-05
CN109427400B true CN109427400B (zh) 2022-09-27

Family

ID=65360663

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810343202.4A Active CN109427400B (zh) 2017-08-21 2018-04-17 存储器装置及其操作方法

Country Status (4)

Country Link
US (2) US10490284B2 (zh)
KR (1) KR20190020880A (zh)
CN (1) CN109427400B (zh)
TW (1) TWI725296B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190020880A (ko) * 2017-08-21 2019-03-05 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20200108713A (ko) * 2019-03-11 2020-09-21 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20200127758A (ko) * 2019-05-03 2020-11-11 에스케이하이닉스 주식회사 스토리지 장치 및 그 동작 방법
KR20200144000A (ko) * 2019-06-17 2020-12-28 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
KR20210000409A (ko) 2019-06-25 2021-01-05 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20210039837A (ko) * 2019-10-02 2021-04-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20210080987A (ko) * 2019-12-23 2021-07-01 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 동작방법
US11527291B2 (en) 2020-02-14 2022-12-13 Micron Technology, Inc Performing a program operation based on a high voltage pulse to securely erase data
KR20210111051A (ko) * 2020-03-02 2021-09-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
WO2022266985A1 (en) 2021-06-25 2022-12-29 Yangtze Memory Technologies Co., Ltd. Memory device and multi-pass program operation thereof
KR20230120930A (ko) * 2022-02-10 2023-08-17 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6504765B1 (en) * 2001-11-19 2003-01-07 Hynix Semiconductor Inc. Flash memory device and method of erasing the same
US6894925B1 (en) * 2003-01-14 2005-05-17 Advanced Micro Devices, Inc. Flash memory cell programming method and system
CN102800362A (zh) * 2011-05-26 2012-11-28 北京兆易创新科技有限公司 非易失存储器的过擦除处理方法和处理系统
CN104835524A (zh) * 2014-02-06 2015-08-12 爱思开海力士有限公司 半导体存储器件及其操作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8374036B2 (en) * 2008-11-14 2013-02-12 Hynix Semiconductor Inc. Method of operating nonvolatile memory device
US8120966B2 (en) * 2009-02-05 2012-02-21 Aplus Flash Technology, Inc. Method and apparatus for management of over-erasure in NAND-based NOR-type flash memory
KR101184803B1 (ko) * 2011-06-09 2012-09-20 에스케이하이닉스 주식회사 반도체 장치 및 이의 프로그램 방법
KR20130001442A (ko) * 2011-06-27 2013-01-04 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR101985952B1 (ko) * 2012-08-27 2019-06-05 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 구동 방법
KR20150063850A (ko) 2013-12-02 2015-06-10 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
US9390807B2 (en) * 2014-01-27 2016-07-12 Winbond Electronics Corp. Erase method for flash
KR20160008875A (ko) * 2014-07-15 2016-01-25 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102274280B1 (ko) 2015-06-22 2021-07-07 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법
JP6088602B2 (ja) * 2015-08-12 2017-03-01 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
KR102336730B1 (ko) * 2015-09-30 2021-12-07 에스케이하이닉스 주식회사 상태 신호를 출력하는 반도체 메모리 장치 및 그것의 동작 방법
US9734912B2 (en) * 2015-11-25 2017-08-15 Macronix International Co., Ltd. Reprogramming single bit memory cells without intervening erasure
KR20190020880A (ko) * 2017-08-21 2019-03-05 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6504765B1 (en) * 2001-11-19 2003-01-07 Hynix Semiconductor Inc. Flash memory device and method of erasing the same
US6894925B1 (en) * 2003-01-14 2005-05-17 Advanced Micro Devices, Inc. Flash memory cell programming method and system
CN102800362A (zh) * 2011-05-26 2012-11-28 北京兆易创新科技有限公司 非易失存储器的过擦除处理方法和处理系统
CN104835524A (zh) * 2014-02-06 2015-08-12 爱思开海力士有限公司 半导体存储器件及其操作方法

Also Published As

Publication number Publication date
US10672480B2 (en) 2020-06-02
US10490284B2 (en) 2019-11-26
KR20190020880A (ko) 2019-03-05
TW201913662A (zh) 2019-04-01
US20200020403A1 (en) 2020-01-16
US20190057744A1 (en) 2019-02-21
TWI725296B (zh) 2021-04-21
CN109427400A (zh) 2019-03-05

Similar Documents

Publication Publication Date Title
CN109410998B (zh) 存储器装置及其操作方法
CN109427400B (zh) 存储器装置及其操作方法
US10726932B2 (en) Storage device and method of operating the same
CN107808682B (zh) 控制电路、外围电路、半导体存储器件及其操作方法
CN107025923B (zh) 半导体存储器装置及其操作方法
CN108694977B (zh) 储存装置及其操作方法
US10515685B2 (en) Semiconductor memory device for performing erase operation and operating method thereof
CN107871515B (zh) 半导体存储器装置及其操作方法
KR102643658B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
CN106653083B (zh) 半导体存储器件及其操作方法
US10795607B2 (en) Memory device, a memory controller, a storage device including the memory device and the memory controller and operating method thereof
CN107170485B (zh) 半导体存储设备及其操作方法
US11061757B2 (en) Storage device and method of operating the same
CN109308923B (zh) 存储器装置及其操作方法
CN112908370B (zh) 存储器装置和操作该存储器装置的方法
US10170176B2 (en) Apparatus and methods for generating reference voltages for input buffers of a memory device
US11056204B2 (en) Memory device and method of operating the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant