KR20210000409A - 메모리 장치 및 이의 동작 방법 - Google Patents

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Abstract

본 기술은 워드 라인들에 연결된 다수의 메모리 셀들을 포함하는 메모리 블록; 상기 워드 라인들에 인가할 동작 전압들을 생성하는 주변 회로들; 및 프로그램 커맨드, 리드 커맨드 또는 소거 커맨드에 응답하여 상기 주변 회로들을 제어하는 제어 로직을 포함하고, 상기 주변 회로들은, 상기 워드 라인들의 간격에 따라, 상기 메모리 셀들 중 프로그램 대상이 되는 메모리 셀들의 문턱전압 분포들의 구간을 조절하는 전압 생성부를 포함하는 메모리 장치 및 이의 동작 방법을 포함한다.

Description

메모리 장치 및 이의 동작 방법{Memory device and operating method thereof}
본 발명은 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 불휘발성 메모리 장치에 관한 것이다.
메모리 장치는 데이터를 저장하거나, 저장된 데이터를 출력할 수 있다. 예를 들면, 메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치로 이루어지거나, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다. 이러한 메모리 장치는 데이터가 저장되는 메모리 셀 어레이와, 프로그램, 리드 및 소거 등의 다양한 동작을 수행하는 주변 회로들 및 주변 회로들을 제어하는 제어 로직을 포함할 수 있다.
메모리 컨트롤러는 호스트(host)와 메모리 장치 사이에서 데이터 통신을 제어할 수 있다.
메모리 장치는 채널(channel)을 통해 메모리 컨트롤러와 통신할 수 있으며, 메모리 컨트롤러로부터 수신된 커맨드에 따라 프로그램, 리드 또는 소거 동작 등을 수행할 수 있다.
메모리 장치는 크게 휘발성(volatile) 메모리 장치와 비휘발성(non-volatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원 공급이 중단되면 저장된 데이터가 소멸되는 장치이고, 비휘발성 메모리 장치는 전원 공급이 중단되더라도 저장된 데이터가 유지되는 장치이다. 휘발성 메모리 장치와 비휘발성 메모리 장치는 각각 장단점이 있으므로, 용도에 맞게 사용될 수 있다.
이 중에서, 휘발성 메모리 장치는 메모리 셀들이 기판에 평행하게 배열된 2D 구조, 또는 기판으로부터 수직방향으로 적층된 3D 구조로 구현될 수 있다.
3D 구조의 메모리 장치의 경우, 메모리 셀들이 기판에 대하여 수직 방향으로 적층되므로, 메모리 셀들에 연결된 워드라인들도 서로 이격되어 적층될 수 있다. 따라서, 프로그램 동작 시, 수직 방향으로 적층된 메모리 셀들 간 간섭이 발생할 수 있다.
본 발명의 실시예는 메모리 셀들 간 간섭을 저하시킬 수 있는 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 장치는, 워드 라인들에 연결된 다수의 메모리 셀들을 포함하는 메모리 블록; 상기 워드 라인들에 인가할 동작 전압들을 생성하는 주변 회로들; 및 프로그램 커맨드, 리드 커맨드 또는 소거 커맨드에 응답하여 상기 주변 회로들을 제어하는 제어 로직을 포함하고, 상기 주변 회로들은, 상기 워드 라인들의 간격에 따라, 상기 메모리 셀들 중 프로그램 대상이 되는 메모리 셀들의 문턱전압 분포들의 구간을 조절하는 전압 생성부를 포함한다.
본 발명의 실시예에 따른 메모리 장치는, 기판 상에 수직 방향으로 연장된 수직 채널막, 상기 수직 채널막을 따라 서로 이격되어 적층된 워드 라인들을 포함하는 메모리 블록; 및 프로그램 동작 시, 상기 워드 라인들에 인가할 프로그램 전압들, 패스 전압들 및 프로그램 검증전압들을 생성하는 전압 생성부를 포함하고, 상기 전압 생성부는, 서로 인접한 상기 워드 라인들의 간격에 따라 상기 프로그램 검증전압들의 레벨을 조절한다.
본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 워드 라인들 간의 간격에 따라, 프로그램 상태의 문턱전압 분포들이 포함되는 프로그램 윈도우를 설정하는 단계; 상기 프로그램 윈도우의 구간에 따라 프로그램 검증전압을 조절하는 단계; 및 상기 워드 라인들 중, 선택된 워드 라인에 프로그램 전압 및 상기 프로그램 검증전압을 순차적으로 인가하여, 선택된 메모리 셀들을 프로그램하는 단계를 포함한다.
본 기술은 프로그램 동작 시 메모리 셀들 간 발생할 수 있는 간섭을 저하시킬 수 있으므로, 메모리 장치의 프로그램 동작의 신뢰도를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록을 구체적으로 설명하기 위한 회로도이다.
도 4는 도 2의 메모리 블록을 구체적으로 설명하기 위한 사시도이다.
도 5는 워드 라인들 간의 간격을 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에 따른 프로그램 윈도우(window) 설정 방법을 설명하기 위한 도면이다.
도 7은 프로그램 윈도우(window)를 설정하는 구체적인 실시예를 설명하기 위한 도면이다.
도 8은 워드라인들 간의 간격과 프로그램 윈도우 간의 관계를 설명하기 위한 그래프이다.
도 9는 본 발명의 실시예에 따른 저장 장치를 포함하는 메모리 시스템의 다른 실시예를 설명하기 위한 도면이다.
도 10은 본 발명의 실시예에 따른 저장 장치를 포함하는 메모리 시스템의 다른 실시예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 메모리 시스템(1000)은 데이터가 저장되는 저장 장치(1100)와, 저장 장치(1100)와 호스트(2000) 사이에서 통신하는 컨트롤러(1200)를 포함할 수 있다.
저장 장치(1100)는 다수의 메모리 장치들(MD)을 포함할 수 있다. 예를 들면, 메모리 장치들(MD)은 전원 공급이 중단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치(volatile memory device) 또는 전원 공급이 중단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치(non-volatile memory device)로 구현될 수 있다. 이하 실시예에서는 비휘발성 메모리 장치로 구현된 메모리 장치들(MD)이 실시예로써 도시되었다. 비휘발성 메모리 장치는 낸드 플래시 메모리 장치(NAND flash memory device)일 수 있다.
메모리 장치들(MD)은 적어도 하나의 채널(channel)을 통해 컨트롤러(1200)에 연결될 수 있다. 예를 들면, 하나의 채널에 다수의 메모리 장치들(MD)이 연결될 수 있으며, 다수의 채널들이 컨트롤러(1200)에 연결된 경우에도 다수의 메모리 장치들(MD)이 각각의 채널에 연결될 수 있다.
컨트롤러(1200)는 호스트(2000)와 저장 장치(1100) 사이에서 통신할 수 있다. 컨트롤러(1200)는 호스트(2000)의 요청(request)에 따라 저장 장치(1100)를 제어하거나, 호스트(2000)의 요청이 없더라도 메모리 시스템(1000)의 성능 개선을 위한 백그라운드 동작을 수행할 수 있다. 호스트(2000)는 다양한 동작을 위한 요청들(RQ)을 생성하고, 생성된 요청들(RQ)을 메모리 시스템(1000)에게 출력할 수 있다. 예를 들면, 요청들(RQ)은 프로그램 동작(program operation)을 제어할 수 있는 프로그램 요청(program request), 리드 동작(read operation)을 제어할 수 있는 리드 요청(read request), 소거 동작(erase operation)을 제어할 수 있는 소거 요청(erase request) 등을 포함할 수 있다. 호스트(2000)는 PCIe(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), NVMe(Non-Volatile Memory Express), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들을 통해 메모리 시스템(1000)과 통신할 수 있다.
도 2는 본 발명의 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(MD)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(MD)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(MD)는 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; k는 양의 정수)을 포함할 수 있다. 메모리 블록들(MB1~MBk)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조를 가지는 메모리 블록들(MB1~MBk)은 기판(substrate)에 수평 방향으로 배열된 메모리 셀들을 포함할 수 있고, 3차원 구조를 가지는 메모리 블록들(MB1~MBk)은 기판에 대하여 수직으로 배열된 메모리 셀들을 포함할 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(Voltage Generator; 210), 로우 디코더(Row Decoder; 220), 페이지 버퍼 그룹(Page Buffer Group; 230), 컬럼 디코더(Column Decoder; 240), 입출력 회로(Input/Output Circuit; 250) 및 패스/페일 체크 회로(P/F Check Circuit; 260)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(V_SIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 동작 전압들(Vop)은 프로그램 전압, 패스 전압, 리드 전압 및 소거 전압을 포함할 수 있으며, 이 외에도 다양한 동작들에 사용될 수 있는 다양한 전압들이 포함될 수 있다. 또한, 전압 생성 회로(210)는 검증 전압(Vvfy)을 생성하기 위한 검증 전압 생성부(Vvfy Generator; 211)를 포함할 수 있다.
검증 전압 생성부(211)는 동작 신호(V_SIG)에 응답하여 다양한 레벨들을 가지는 검증 전압들(Vvfy)을 생성할 수 있다. 검증 전압들(Vvfy)은 프로그램 동작 시 수행되는 프로그램 검증 동작에서 사용될 수 있으며, 소거 동작 시 수행되는 소거 검증 동작에서 사용될 수도 있다. 따라서, 검증 동작들(Vvfy)은 프로그램 동작 또는 소거 동작에 따라 다양한 레벨들로 설정될 수 있다. 예를 들면, 검증 전압들(Vvfy)은 SLC(Single Level Cell), MLC(Multi Level Cell), TLC(Triple Level Cell) 또는 QLC(Quadruple Level Cell) 방식에 따라 다양한 레벨들로 설정될 수 있다. 예를 들면, 메모리 셀은 SLC 방식에서는 하나의 소거 상태와 하나의 프로그램 상태의 문턱전압들 중에서 어느 하나의 문턱전압을 가질 수 있고, MLC 방식에서는 하나의 소거 상태와 세 개의 프로그램 상태들의 문턱전압들 중에서 어느 하나의 문턱전압을 가질 수 있고, TLC 방식에서는 하나의 소거 상태와 일곱 개의 프로그램 상태들의 문턱전압들 중에서 어느 하나의 문턱전압을 가질 수 있고, QLC 방식에서는 하나의 소거 상태와 열 다섯 개의 프로그램 상태들의 문턱전압들 중에서 어느 하나의 문턱전압을 가질 수 있다. 이 외에도 메모리 셀들은 다양한 프로그램 방식들에 따라 다양한 문턱전압들을 가질 수 있다.
메모리 셀들이 가질 수 있는 문턱전압 분포들의 개수에 따라 다양한 검증 전압들(Vvfy)이 설정될 수 있으며, 설정된 검증 전압들(Vvfy)에 따라 프로그램 윈도우(window)가 결정될 수 있다. 프로그램 윈도우는 프로그램 상태에 해당되는 모든 문턱전압 분포들이 포함되는 구간일 수 있다. 예를 들면, 프로그램 상태에 해당되는 문턱전압 분포들 중에서 가장 낮은 문턱전압과 가장 높은 문턱전압 사이의 구간이 프로그램 윈도우가 될 수 있다. 따라서, 프로그램 윈도우가 높아질수록 프로그램 전압들 및 검증 전압들(Vvfy)은 높아질 수 있고, 프로그램 윈도우가 낮아질수록 프로그램 전압들 및 검증 전압들(Vvfy)은 낮아질 수 있다.
본 실시예에 따른 검증 전압 생성부(211)는 프로그램 윈도우의 레벨에 따라 설정된 검증 전압들(Vvfy)을 생성할 수 있다. 예를 들면, 검증 전압 생성부(211)는 프로그램 윈도우의 레벨이 높을수록 프로그램 동작에 사용될 검증 전압들(Vvfy)을 높은 레벨로 생성할 수 있고, 프로그램 윈도우의 레벨이 낮을수록 프로그램 동작에 사용될 검증 전압들(Vvfy)을 낮은 레벨로 생성할 수 있다.
메모리 셀들 간의 간격 또는 메모리 셀들에 연결된 워드라인들 간의 간격에 따라 예를 들면, 로우 디코더(220)는 로우 어드레스(RADD)에 응답하여, 메모리 셀 어레이(100)의 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(local lines; LL)에 동작 전압들(Vop)을 전달할 수 있다. 로컬 라인들(LL)은 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines), 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line)과 같이 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
페이지 버퍼 그룹(230)은 메모리 셀 어레이(100)의 메모리 블록들에 연결된 비트 라인들(BL)에 연결될 수 있다. 페이지 버퍼 그룹(230)은 비트 라인들(BL)에 연결된 다수의 페이지 버퍼들(PB1~PBn)을 포함할 수 있다. 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIG)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBn)은 비트 라인들(BL)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 컬럼 라인들(CL)을 통해 페이지 버퍼들(PB1~PBn)과 데이터를 주고받을 수 있고, 데이터 라인들(DL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 컨트롤러(도 1의 1200)로부터 커맨드(CMD), 어드레스(ADD) 및 데이터(DATA)를 수신받고, 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)으로 전달하고, 데이터를 컬럼 디코더(240)에 전송할 수 있다. 또한, 입출력 회로(250)는 컬럼 디코더(240)로부터 수신받은 데이터(DATA)를 컨트롤러(1200)로 출력할 수 있다.
패스/페일 체크 회로(260)는 검증 동작(verify operation)시 센싱된 데이터 중에 포함된 페일 비트의 개수를 설정된 허용 비트의 개수와 비교하고, 비교 결과로써 패스/페일 신호(PFS)를 출력할 수 있다. 예를 들면, 패스/페일 체크 회로(260)는 페이지 버퍼 그룹(230)으로부터 출력되는 검증 값(VF)의 페일 비트의 개수가 허용 비트의 개수보다 많으면 페일에 대응되는 패스/페일 신호(PFS)를 출력할 수 있고, 페일 비트의 개수가 허용 비트의 개수보다 적으면 패스에 대응되는 패스/페일 신호(PFS)를 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(V_SIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIG) 및 컬럼 어드레스(CADD)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스/페일 신호(PFS)에 따라 프로그램 동작의 완료 여부를 판단할 수 있다.
도 3은 도 2의 메모리 블록을 구체적으로 설명하기 위한 회로도이다.
도 3을 참조하면, 메모리 블록(MBk)은 비트 라인들(BL1~BLI)과 소스 라인(source line; SL) 사이에 연결된 다수의 스트링들(cell strings; ST)을 포함할 수 있다. 예를 들면, 스트링들(ST)은 비트 라인들(BL1~BLI)에 각각 연결되고, 소스 라인(SL)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 유사하게 구성되므로, 이 중 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 설명하면 다음과 같다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(source select transistor; SST), 제1 내지 제n 메모리 셀들(memory cells; F1~Fn; n은 양의 정수) 및 드레인 셀렉트 트랜지스터(drain select transistor; DST)를 포함할 수 있다. 소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)의 개수는 도 5에 도시된 개수로 한정되지 않는다. 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 제1 메모리 셀(F1) 사이에 연결될 수 있다. 제1 내지 제n 메모리 셀들(F1~Fn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)는 제n 메모리 셀(Fn)과 제1 비트 라인(BL1) 사이에 연결될 수 있다. 도면에는 도시되지 않았으나, 메모리 셀들(F1~Fn) 사이 또는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 더미 셀들(dummy cells)이 더 연결될 수도 있다
서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(source select line; SSL)에 연결될 수 있고, 제1 내지 제n 메모리 셀들(F1~Fn)의 게이트들은 제1 내지 제n 워드라인들(word lines; WL1~WLn)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인들(drain select lines; DSL)에 연결될 수 있다. 여기서, 워드 라인들(WL1~WLn) 각각에 연결된 메모리 셀들의 그룹을 페이지(page; PG)라 한다. 예를 들면, 서로 다른 스트링들(ST)에 포함된 메모리 셀들(F1~Fn) 중 제1 워드 라인(WL1)에 연결된 제1 메모리 셀들(F1)의 그룹이 하나의 페이지(PG)가 될 수 있다. 프로그램 및 리드 동작들은 페이지(PG) 단위로 수행될 수 있다.
도 4는 도 2의 메모리 블록을 구체적으로 설명하기 위한 사시도이다.
도 4를 참조하면, 3차원 구조로 형성된 메모리 블록(MBk)에서, 스트링들은 기판 상에 수직한(Z 방향) I자 형태로 형성될 수 있으며, 비트 라인들(BL)과 소스 라인(SL) 사이에 형성될 수 있다. 또는, 소스 라인(SL) 대신 웰(well)이 형성될 수도 있다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 소스 라인(SL)이 기판의 상부에 수평하게 형성된 경우, BiCS 구조를 갖는 스트링들(ST)은 소스 라인(SL)의 상부에 수직한 방향(Z 방향)으로 연장될 수 있다.
더욱 구체적으로 설명하면, 스트링들(ST)은 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 각각 배열될 수 있으며, 제3 방향(Z 방향)으로 연장될 수 있다. 스트링들(ST)은 서로 이격되어 적층된 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 포함할 수 있다. 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)의 개수는 도면에 도시된 개수로 제한되지 않으며, 메모리 장치(MD)에 따라 다를 수 있다. 스트링들(ST)은 소스 셀렉트 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 채널막들(CH)과, 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 수직 채널막들(CH)의 상부에 접하며 제2 방향(Y 방향)으로 연장된 비트 라인들(BL)을 포함할 수 있다. 메모리 셀들은 워드 라인들(WL)과 수직 채널막들(CH) 사이에 형성될 수 있다. 비트 라인들(BL)과 수직 채널막들(CH) 사이에는 콘택 플러그(CT)가 더 형성될 수도 있다.
3차원 구조로 형성된 메모리 블록(MBk)에서, 스트링은 도 4에 도시된 I자 형태뿐만 아니라, 수직 채널막들(CH)이 파이프 트랜지스터를 통해 서로 연결된 U자 형태(미도시)로도 형성될 수 있다.
3차원 구조로 형성된 메모리 블록(MBk)에서는 메모리 셀들이 수직 채널막들(CH)을 따라 제3 방향(Z 방향)으로 적층되므로, 메모리 장치(MD)의 집적도를 높이기 위해서는 메모리 셀들 간 간격이 감소되어야 한다. 3차원 구조로 형성된 메모리 블록(MBk)에서는 워드 라인들(WL)이 접하는 수직 채널막들(CH)에 메모리 셀들이 형성될 수 있으므로, 서로 이격된 워드 라인들(WL) 간 간격이 감소할수록 메모리 장치(MD)의 집적도가 높아질 수 있다. 하지만, 워드 라인들(WL) 간 간격이 좁아지면 메모리 셀들 간 간격도 동시에 좁아지기 때문에, 프로그램 동작 시 메모리 셀들 사이에서 간섭(interference)이 발생할 수 있다. 이와 관련하여, 메모리 블록(MBk)의 일부 영역(40)을 예를 들어 구체적으로 설명하면 다음과 같다.
도 5는 워드 라인들 간의 간격을 설명하기 위한 도면이다.
도 5를 참조하면, 워드 라인들(WL)은 수직 채널막(CH)을 따라 서로 이격되어 적층될 수 있으며, 워드 라인들(WL) 사이에는 층간 절연막들(IL)이 형성될 수 있다. 워드 라인들(WL)은 도전 물질로 형성될 수 있으며, 층간 절연막들(IL)은 절연 물질로 형성될 수 있다. 수직 채널막(CH)은 채널막(51), 터널 절연막(52), 트랩막(53) 및 블로킹막(54)을 포함할 수 있다. 예를 들면, 채널막(51)은 제3 방향(Z 방향)으로 연장된 원기둥 형태로 형성될 수 있으며, 터널 절연막(52), 트랩막(53) 및 블로킹막(54)이 채널막(51)을 감싸도록 순차적으로 형성될 수 있다. 도면에 도시되지는 않았으나, 채널막(51)의 중앙에 절연 물질로 이루어진 필라(pillar)가 더 형성될 수도 있다. 따라서, 워드 라인들(WL)은 블로킹막(54)을 따라 제3 방향(Z 방향)으로 서로 이격되어 적층될 수 있다.
도 5에서 ‘50a’는 워드 라인들(WL)이 제1 두께(DW1)를 가지고, 워드 라인들(WL) 간 간격이 제1 간격(DI1)을 가지는 단면도이고, ‘50b’는 워드 라인들(WL)이 제1 두께(DW1)보다 얇은 제2 두께(DW2)를 가지고, 워드 라인들(WL) 간 간격이 제1 간격(DI1)보다 좁은 제2 간격(DI2)을 가지는 단면도이고, ‘50c’는 워드 라인들(WL)이 제2 두께(DW2)보다 얇은 제3 두께(DW3)를 가지고, 워드 라인들(WL) 간 간격이 제2 간격(DI2)보다 좁은 제3 간격(DI3)을 가지는 단면도이다.
이처럼, 워드 라인들(WL)의 두께와 간격이 서로 다른 메모리 블록들의 경우, 워드 라인들(WL) 간 간격이 좁을수록 메모리 셀들 간 간섭이 증가할 수 있다. 도 5에서는 워드 라인들(WL)의 두께도 서로 다른 메모리 블록들의 단면(40)이 도시되었으나, 메모리 셀들 간 간섭은 워드 라인들(WL)의 두께 보다 간격에 의해 더 영향을 받을 수 있다. 예를 들면, 워드 라인들(WL)의 두께가 서로 동일하더라도, 워드 라인들(WL)의 간격이 좁아지면 메모리 셀들 간 간섭이 증가할 수 있다.
따라서, 메모리 셀들 간 간섭을 저하시키기 위하여, 워드 라인들(WL) 간 간격에 따라 프로그램 윈도우를 조절할 수 있다.
도 6은 본 발명의 실시예에 따른 프로그램 윈도우(window) 설정 방법을 설명하기 위한 도면이다.
도 6 및 도 5를 참조하면, TLC 방식으로 프로그램되는 메모리 셀들을 예를 들어 설명하면, 메모리 셀들은 소거 상태(ER) 및 제1 내지 제7 프로그램 상태들(PV1~PV7) 중 어느 하나의 문턱전압 분포를 가질 수 있다. 이 중에서 제1 내지 제7 프로그램 상태들(PV1~PV7)에 해당되는 문턱전압들은 프로그램 윈도우 내에 분포할 수 있다.
50a와 같이 워드 라인들(WL) 간 간격이 제1 간격(DL1)을 가지는 경우, 제1 내지 제7 프로그램 상태들(PV1~PV7)의 문턱전압들은 제1 시작전압(Vs1)과 제1 종료전압(Vs1) 사이의 제1 프로그램 윈도우(WIN_PGM1) 내에서 분포할 수 있다. 즉, 제1 내지 제7 프로그램 상태들(PV1~PV7)의 문턱전압들은 제1 프로그램 윈도우(WIN_PGM1) 내에서 변경될 수 있다. 50a, 50b 및 50c 중에서 워드 라인들(WL) 간 간격이 가장 넓은 실시예가 50a에 해당되므로, 제1 프로그램 윈도우(WIN_PGM1)는 50a, 50b 및 50c 중에서 가장 레벨이 높은 프로그램 윈도우가 될 수 있다.
50b에서는 워드 라인들(WL) 간 간격이 50a의 워드 라인들(WL) 간 간격보다 좁으므로, 제1 내지 제7 프로그램 상태들(PV1~PV7)의 문턱전압들은 제1 프로그램 윈도우(WIN_PGM1)보다 낮은 레벨을 가지는 제2 프로그램 윈도우(WIN_PGM2) 내에서 분포할 수 있다. 즉, 제1 내지 제7 프로그램 상태들(PV1~PV7)의 문턱전압들은 제2 프로그램 윈도우(WIN_PGM2) 내에서 변경될 수 있다. 예를 들면, 제2 프로그램 윈도우(WIN_PGM2)는 제2 시작전압(Vs2)과 제2 종료전압(Vs2) 사이에서 설정될 수 있다. 제2 시작전압(Vs2)은 제1 시작전압(Vs1)보다 낮을 수 있고, 제2 종료전압(Vf2)은 제1 종료전압(Vf1)보다 낮을 수 있다.
50c에서는 워드 라인들(WL) 간 간격이 50b의 워드 라인들(WL) 간 간격보다 좁으므로, 제1 내지 제7 프로그램 상태들(PV1~PV7)의 문턱전압들은 제2 프로그램 윈도우(WIN_PGM2)보다 낮은 레벨을 가지는 제3 프로그램 윈도우(WIN_PGM3) 내에서 분포할 수 있다. 즉, 제1 내지 제7 프로그램 상태들(PV1~PV7)의 문턱전압들은 제3 프로그램 윈도우(WIN_PGM3) 내에서 변경될 수 있다. 예를 들면, 제3 프로그램 윈도우(WIN_PGM3)는 제3 시작전압(Vs3)과 제3 종료전압(Vs3) 사이에서 설정될 수 있다. 제3 시작전압(Vs3)은 제2 시작전압(Vs2)보다 낮을 수 있고, 제3 종료전압(Vf3)은 제2 종료전압(Vf2)보다 낮을 수 있다. 제1 내지 제3 시작전압들(Vs1~Vs3)은 모두 소거 검증전압(Vevfy)보다 높은 레벨에서 설정될 수 있다.
소거 문턱전압이 일정하다는 가정하에, 제1 프로그램 윈도우(WIN_PGM1)와 소거 검증전압(Vevfy) 간 전압차를 제1 전압차(VD1)라 하면, 제2 프로그램 윈도우(WIN_PGM2)와 소거 검증전압(Vevfy) 간 전압차는 제1 전압차(VD1)보다 낮은 제2 전압차(VD2)를 가질 수 있고, 제3 프로그램 윈도우(WIN_PGM3)와 소거 검증전압(Vevfy) 간 전압차는 제2 전압차(VD2)보다 낮은 제3 전압차(VD3)를 가질 수 있다.
즉, 본 실시예와 같이, 워드 라인들(WL) 간 간격이 좁아질수록 프로그램 윈도우의 레벨을 낮게 설정하면, 메모리 셀들 간 간섭을 저하시킬 수 있으며, 소거 상태의 문턱전압과 프로그램 상태의 문턱전압 간 차이가 감소하기 때문에 프로그램 동작 시간도 단축될 수 있다.
도 7은 프로그램 윈도우(window)를 설정하는 구체적인 실시예를 설명하기 위한 도면이다.
도 7을 참조하면, 제1 내지 제3 프로그램 윈도우들(WIN_PGM1~3)은 프로그램 검증 전압을 변경하여 조절될 수도 있다. 예를 들면, 도 6에서는 제1 내지 제3 프로그램 윈도우들(WIN_PGM1~3)이 제1 내지 제3 시작전압들(Vs1~3)과 제1 내지 제3 종료전압들(Vf1~3)에 의해 설정되는 것으로 설명되었으나, 도 7에서는 제1 내지 제3 프로그램 윈도우들(WIN_PGM1~3)이 프로그램 상태들(PV1~PV7) 각각에 대응되는 검증 전압들에 의해 설정될 수도 있다. 예를 들면, 제1 프로그램 윈도우(WIN_PGM1)는 가장 낮은 제1 프로그램 상태(PV1)에 대응되는 제1 검증전압(Vpvfy1)과 가장 높은 제7 프로그램 상태(PV7)에 대응되는 제7 검증전압(Vpvfy7)에 따라 설정될 수도 있다.
따라서, 제2 프로그램 윈도우(WIN_PGM2)는 가장 낮은 제1 프로그램 상태(PV1)에 대응되는 제1 검증전압(Vpvfy1’)과 가장 높은 제7 프로그램 상태(PV7)에 대응되는 제7 검증전압(Vpvfy7’)에 따라 설정될 수도 있다. 제3 프로그램 윈도우(WIN_PGM3)는 가장 낮은 제1 프로그램 상태(PV1)에 대응되는 제1 검증전압(Vpvfy1”)과 가장 높은 제7 프로그램 상태(PV7)에 대응되는 제7 검증전압(Vpvfy7”)에 따라 설정될 수도 있다. Vpvfy1’에 대응되는 제1 검증전압은 Vpvfy1에 대응되는 제1 검증전압보다 낮고, Vpvfy1”에 대응되는 제1 검증전압은 Vpvfy1’에 대응되는 제1 검증전압보다 낮게 설정될 수 있다. 또한, Vpvfy7’에 대응되는 제7 검증전압은 Vpvfy7에 대응되는 제7 검증전압보다 낮고, Vpvfy7”에 대응되는 제7 검증전압은 Vpvfy7’에 대응되는 제7 검증전압보다 낮게 설정될 수 있다. 이러한 검증전압들은 검증전압 생성부(도 2의 211)에 설정된 프로그램 윈도우에 따라 출력될 수 있다.
예를 들면, 검증전압 생성부(211)가 제1 프로그램 윈도우(WIN_PGM1)로 설정되면, 검증전압 생성부(211)는 프로그램 검증 동작 시 제1 내지 제7 검증전압들(Vpvfy1~7)을 생성할 수 있다. 검증전압 생성부(211)가 제2 프로그램 윈도우(WIN_PGM2)로 설정되면, 검증전압 생성부(211)는 프로그램 검증 동작 시 제1 내지 제7 검증전압들(Vpvfy1’~7’)을 생성할 수 있다. 검증전압 생성부(211)가 제3 프로그램 윈도우(WIN_PGM3)로 설정되면, 검증전압 생성부(211)는 프로그램 검증 동작 시 제1 내지 제7 검증전압들(Vpvfy1”~7”)을 생성할 수 있다.
도 8은 워드 라인들 간의 간격과 프로그램 윈도우 간의 관계를 설명하기 위한 그래프이다.
도 8을 참조하면, 프로그램 윈도우(WIN_PGM)의 레벨은 워드 라인들(WL) 간 간격(DI)에 비례하여 설정될 수 있다. 즉, 워드 라인들(WL) 간 간격(DI)이 상승할수록(high) 프로그램 윈도우(WIN_PGM)의 레벨도 상승하고(high), 워드 라인들(WL) 간 간격(DI)이 낮아질수록(low) 프로그램 윈도우(WIN_PGM)의 레벨은 낮아지도록(low) 검증전압 생성부(도 2의 211)가 설정될 수 있다.
도 9는 본 발명의 실시예에 따른 저장 장치를 포함하는 메모리 시스템의 다른 실시예를 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 저장 장치(1100)와 상기 저장 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)를 포함할 수 있다. 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 저장 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
저장 장치(1100)에 프로그램된 데이터는 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
저장 장치(1100)는 적어도 하나 이상의 메모리 장치를 포함할 수 있으며, 상술한 실시예와 같이 메모리 장치는 워드 라인들 간 간격에 따라 설정된 프로그램 윈도우 내에서 검증전압을 생성하고, 생성된 검증전압을 사용하여 프로그램 검증 동작을 수행할 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 저장 장치(1100)에 전송할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 저장 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다.
도 10은 본 발명의 실시예에 따른 저장 장치를 포함하는 메모리 시스템의 다른 실시예를 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 저장 장치(1100), 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
저장 장치(1100)는 적어도 하나 이상의 메모리 장치를 포함할 수 있으며, 상술한 실시예와 같이 메모리 장치는 워드 라인들 간 간격에 따라 설정된 프로그램 윈도우 내에서 검증전압을 생성하고, 생성된 검증전압을 사용하여 프로그램 검증 동작을 수행할 수 있다.
컨트롤러(1200)는 저장 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(Inter Chip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(1200)를 통하여 저장 장치(1100)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 저장 장치
1200: 컨트롤러 2000: 호스트
MD: 메모리 장치 210: 전압 생성부
211: 검증전압 생성부
WL: 워드 라인
DI: 간격
WIN_PGM: 프로그램 윈도우

Claims (16)

  1. 워드 라인들에 연결된 다수의 메모리 셀들을 포함하는 메모리 블록;
    상기 워드 라인들에 인가할 동작 전압들을 생성하는 주변 회로들; 및
    프로그램 커맨드, 리드 커맨드 또는 소거 커맨드에 응답하여 상기 주변 회로들을 제어하는 제어 로직을 포함하고,
    상기 주변 회로들은,
    상기 워드 라인들의 간격에 따라, 상기 메모리 셀들 중 프로그램 대상이 되는 메모리 셀들의 문턱전압 분포들의 구간을 조절하는 전압 생성부를 포함하는 메모리 장치.
  2. 제1항에 있어서, 상기 메모리 블록은,
    기판에 수직한 제1 방향으로 연장된 수직 채널막; 및
    상기 수직 채널막을 따라 상기 제1 방향으로 서로 이격되어 적층된 상기 워드 라인들을 포함하는 메모리 장치.
  3. 제2항에 있어서,
    상기 워드 라인들의 간격은 상기 제1 방향으로 서로 인접한 워드 라인들 간의 간격인 메모리 장치.
  4. 제1항에 있어서, 상기 전압 생성부는,
    상기 워드 라인들의 간격이 넓을수록, 상기 메모리 셀들의 문턱전압 분포들이 포함되는 상기 구간의 레벨을 높이고,
    상기 워드 라인들의 간격이 좁을수록, 상기 메모리 셀들의 문턱전압 분포들이 포함되는 상기 구간의 레벨을 낮추도록 구성된 메모리 장치.
  5. 제1항에 있어서, 상기 전압 생성부는,
    상기 워드 라인들의 간격이 넓을수록 높은 레벨을 가지는 프로그램 검증전압들을 생성하고,
    상기 워드 라인들의 간격이 좁을수록 낮은 레벨을 가지는 프로그램 검증전압들을 생성하는 메모리 장치.
  6. 제1항에 있어서, 상기 전압 생성부는,
    상기 워드 라인들의 간격에 관계 없이, 소거 검증전압을 일정한 레벨로 생성하는 메모리 장치.
  7. 제1항에 있어서, 상기 전압 생성부는,
    상기 프로그램 커맨드에 대응되는 프로그램 전압, 패스 전압과,
    상기 리드 커맨드에 대응되는 리드 전압과,
    상기 소거 커맨드에 대응되는 소거 전압을 생성하는 메모리 장치.
  8. 제7항에 있어서, 상기 전압 생성부는,
    상기 프로그램 커맨드에 대응되는 프로그램 검증전압들을 생성하는 검증전압 생성부를 포함하는 메모리 장치.
  9. 기판 상에 수직 방향으로 연장된 수직 채널막, 상기 수직 채널막을 따라 서로 이격되어 적층된 워드 라인들을 포함하는 메모리 블록; 및
    프로그램 동작 시, 상기 워드 라인들에 인가할 프로그램 전압들, 패스 전압들 및 프로그램 검증전압들을 생성하는 전압 생성부를 포함하고,
    상기 전압 생성부는,
    서로 인접한 상기 워드 라인들의 간격에 따라 상기 프로그램 검증전압들의 레벨을 조절하는 메모리 장치.
  10. 제9항에 있어서, 상기 전압 생성부는,
    상기 워드 라인들의 간격에 따라 메모리 셀들의 문턱전압 분포들이 포함되는 프로그램 윈도우가 설정되고,
    설정된 상기 프로그램 윈도우에 따라 상기 프로그램 검증전압들의 레벨을 조절하는 메모리 장치.
  11. 제10항에 있어서, 상기 전압 생성부는,
    상기 프로그램 윈도우의 레벨이 높게 설정될수록 상기 프로그램 검증전압들의 레벨을 높이고,
    상기 프로그램 윈도우의 레벨의 낮게 설정될수록 상기 프로그램 검증전압들의 레벨을 낮추는 메모리 장치.
  12. 제10항에 있어서, 상기 전압 생성부는,
    상기 워드 라인들의 간격이 넓을수록 상기 프로그램 윈도우의 시작전압 및 종료전압을 높이고,
    상기 워드 라인들의 간격이 좁을수록 상기 프로그램 윈도우의 상기 시작전압 및 상기 종료전압을 낮추는 메모리 장치.
  13. 제9항에 있어서, 상기 전압 생성부는,
    상기 워드 라인들의 간격에 관계 없이, 소거 검증전압을 일정한 레벨로 생성하는 메모리 장치.
  14. 워드 라인들 간의 간격에 따라, 프로그램 상태의 문턱전압 분포들이 포함되는 프로그램 윈도우를 설정하는 단계;
    상기 프로그램 윈도우의 구간에 따라 프로그램 검증전압을 조절하는 단계; 및
    상기 워드 라인들 중, 선택된 워드 라인에 프로그램 전압 및 상기 프로그램 검증전압을 순차적으로 인가하여, 선택된 메모리 셀들을 프로그램하는 단계를 포함하는 메모리 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 프로그램 윈도우의 시작전압 및 종료전압은 상기 워드 라인들 간의 간격에 따라 설정되는 메모리 장치의 동작 방법.
  16. 제15항에 있어서,
    상기 프로그램 윈도우의 상기 시작전압 및 상기 종료전압은,
    상기 워드 라인들 간의 간격이 넓을수록 높게 설정되고,
    상기 워드 라인들 간의 간격이 좁을수록 낮게 설정되는 메모리 장치의 동작 방법.
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