KR20220064084A - 컨트롤러 및 그 동작 방법 - Google Patents

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KR20220064084A
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Abstract

컨트롤러는 기준 저장 영역 및 일반 저장 영역을 포함하는 반도체 메모리 장치의 동작을 제어한다. 상기 컨트롤러는 전원 공급 감지부, 커맨드 생성부 및 리프레쉬 카운트 관리부를 포함한다. 상기 전원 공급 감지부는 상기 컨트롤러를 포함하는 메모리 시스템이 파워-온 되었음을 나타내는 파워-온 신호를 생성한다. 상기 커맨드 생성부는 상기 파워-온 신호에 응답하여, 상기 기준 저장 영역에 대한 리드 커맨드를 생성한다. 상기 리프레쉬 카운트 관리부는 상기 리드 커맨드에 대한 응답으로 수신되는 데이터를 분석하여, 상기 기준 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포의 변화 여부를 판단한다. 상기 커맨드 생성부는, 상기 판단 결과에 기초하여 상기 기준 저장 영역에 대한 리프레쉬 동작을 수행하도록 상기 반도체 메모리 장치를 제어한다.

Description

컨트롤러 및 그 동작 방법 {CONTROLLER AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 컨트롤러 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 반도체 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 반도체 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
컨트롤러는 반도체 메모리 장치의 동작을 제어할 수 있다.
본 발명의 실시 예는 반도체 메모리 장치에 포함된 메모리 셀의 문턱 전압 분포의 변화를 분석할 수 있는 컨트롤러 및 그 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 컨트롤러는 기준 저장 영역 및 일반 저장 영역을 포함하는 반도체 메모리 장치의 동작을 제어한다. 상기 컨트롤러는 전원 공급 감지부, 커맨드 생성부 및 리프레쉬 카운트 관리부를 포함한다. 상기 전원 공급 감지부는 상기 컨트롤러를 포함하는 메모리 시스템이 파워-온 되었음을 나타내는 파워-온 신호를 생성한다. 상기 커맨드 생성부는 상기 파워-온 신호에 응답하여, 상기 기준 저장 영역에 대한 리드 커맨드를 생성한다. 상기 리프레쉬 카운트 관리부는 상기 리드 커맨드에 대한 응답으로 수신되는 데이터를 분석하여, 상기 기준 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포의 변화 여부를 판단한다. 상기 커맨드 생성부는, 상기 판단 결과에 기초하여 상기 기준 저장 영역에 대한 리프레쉬 동작을 수행하도록 상기 반도체 메모리 장치를 제어한다.
본 발명의 다른 실시 예에 따른, 기준 저장 영역 및 일반 저장 영역을 포함하는 반도체 메모리 장치의 동작을 제어하는 컨트롤러의 동작 방법은, 상기 컨트롤러를 포함하는 메모리 시스템의 턴-온을 감지하는 단계, 상기 기준 저장 영역에 저장되어 있는 데이터를 리드하는 단계, 상기 리드된 데이터에 기초하여, 상기 기준 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포의 변경 여부를 결정하는 단계 및 상기 문턱 전압 분포가 변경되었다는 결정에 응답하여, 상기 기준 저장 영역에 대한 리프레쉬 동작을 수행하는 단계를 포함한다.
본 기술은 반도체 메모리 장치에 포함된 메모리 셀의 문턱 전압 분포의 변화를 분석할 수 있는 컨트롤러 및 그 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 본 발명의 일 실시 예에 따른 컨트롤러(200)를 설명하기 위한 블록도이다.
도 8은 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 9는 도 8의 단계(S110) 내지 단계(S130)를 설명하기 위한 도면이다.
도 10은 도 8의 단계(S150) 내지 단계(S170)를 설명하기 위한 도면이다.
도 11a 내지 도 11d는 도 8의 단계(S130)의 일 실시 예를 설명하기 위한 도면들이다.
도 12a 내지 도 12d는 도 8의 단계(S130)의 다른 실시 예를 설명하기 위한 도면들이다.
도 13a 내지 도 13c는 도 8의 단계(S130)의 또다른 실시 예를 설명하기 위한 도면들이다.
도 14a 내지 도 14d는 도 8의 단계(S130)의 또다른 실시 예를 설명하기 위한 도면들이다.
도 15는 본 발명의 일 실시 예에 따른 배드 블록-리프레쉬 카운트 연관 테이블의 일 예를 나타내는 도면이다.
도 16은 도 1에 도시된 컨트롤러의 일 예를 나타내는 블록도이다.
도 17은 도 1의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 18은 도 17을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 또한 메모리 시스템(1000)은 호스트(300)와 통신한다. 컨트롤러(200)는 반도체 메모리 장치(100)의 제반 동작을 제어한다. 또한 컨트롤러(200)는 호스트(300)로부터 수신한 커맨드에 기초하여 반도체 메모리 장치(100)의 동작을 제어한다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 "읽기 회로(read circuit)"로 동작하고, 기입 동작시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 전술한 바와 같이, 전압 생성부(150)는 차지 펌프(charge pump)를 포함할 수 있으며, 상기 차지 펌프는 상술한 복수의 펌핑 커패시터들을 포함할 수 있다. 전압 생성부(150)에 포함되는 차지 펌프의 구체적인 구성은 필요에 따라 다양하게 설계될 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 7은 본 발명의 일 실시 예에 따른 컨트롤러(200)를 설명하기 위한 블록도이다.
도 7을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 반도체 메모리 장치(100)의 메모리 셀 어레이는 기준 저장 영역(111), 복수의 일반 저장 영역들(112a~112z), 시스템 저장 영역(113)을 포함할 수 있다. 도 7에서, 반도체 메모리 장치(100)의 메모리 셀 어레이 이외의 구성에 대한 도시는 생략하였다.
기준 저장 영역(111)은 반도체 메모리 장치(100)에 포함된 메모리 셀들의 문턱 전압 분포가 변경되었는지 여부를 판별하기 위해 사용되는 기준 데이터를 저장할 수 있다. 일 실시 예에서, 기준 데이터는 더미 데이터일 수 있다. 컨트롤러(200)는 메모리 시스템(1000)이 턴-오프 상태에서 턴-온 상태로 전환하는 경우, 기준 저장 영역(111)에 저장되어 있는 기준 데이터를 판독 및 분석하여, 반도체 메모리 장치(100)에 포함된 메모리 셀들의 문턱 전압 분포의 변화 여부를 결정할 수 있다.
일반 저장 영역(112a~112z)에는 호스트(300)로부터 전달되는 사용자 데이터가 저장될 수 있다. 한편, 시스템 저장 영역(113)에는 메모리 시스템(1000)의 구동을 위해 필요한 데이터가 저장될 수 있다. 예를 들어, 시스템 저장 영역(113)에는 반도체 메모리 장치(100)의 배드 블록 정보, 또는 “배드 블록-리프레쉬 카운트 연관 테이블” 등이 저장될 수 있다. 그 외에도, 시스템 저장 영역(113)에는 반도체 메모리 장치(100)에 저장된 데이터의 물리 주소와 논리 주소 사이의 연관 관계를 나타내는 맵 데이터 또한 저장될 수 있다.
도 7에 도시된 기준 저장 영역(111), 복수의 일반 저장 영역들(112a~112z), 시스템 저장 영역(113)은 임의의 크기의 데이터 저장 영역일 수 있다. 일 실시 예에서, 기준 저장 영역(111), 복수의 일반 저장 영역들(112a~112z), 시스템 저장 영역(113) 각각은 메모리 블록에 대응될 수 있다. 즉, 기준 저장 영역(111)은 기준 데이터가 저장되는 메모리 블록일 수 있다. 일반 저장 영역들(112a~112z) 각각은 사용자 데이터가 저장되는 메모리 블록들일 수 있다. 시스템 저장 영역(113)은 시스템 정보가 저장되는 메모리 블록일 수 있다.
본 발명의 일 실시 예에 따른 컨트롤러(200)는 전원 공급 감지부(201), 커맨드 생성부(203), 리프레쉬 카운트 관리부(205) 및 배드 블록 관리부(207)를 포함할 수 있다.
전원 공급 감지부(2000)는 메모리 시스템(1000)에 전원이 공급되어 턴-온 상태가 되었음을 감지할 수 있다. 커맨드 생성부(203)는 반도체 메모리 장치(100)를 제어하기 위한 커맨드를 생성할 수 있다. 예를 들어, 커맨드 생성부(203)는 리드 커맨드, 프로그램 커맨드 또는 소거 커맨드를 생성할 수 있다.
리프레쉬 카운트 관리부(205)는 기준 저장 영역(111)의 데이터가 리프레쉬 된 횟수를 카운트할 수 있다. 보다 구체적으로, 메모리 시스템(1000)이 턴-오프 상태에서 턴-온 상태로 전환되는 경우, 리프레쉬 카운트 관리부(205)는 반도체 메모리 장치(100)의 시스템 저장 영역(113)에 저장되어 있는 “배드 블록-리프레쉬 카운트 연관 테이블”을 로딩할 수 있다. 한편, 리프레쉬 카운트 관리부(205)는 반도체 메모리 장치(100)의 기준 저장 영역(111)에 저장되어 있는 데이터를 수신할 수 있다. 리프레쉬 카운트 관리부(205)는 기준 저장 영역(111)에 저장되어 있는 데이터를 분석하여, 반도체 메모리 장치(100)에 포함된 메모리 셀들의 문턱 전압 분포가 변경되었는지 여부를 결정할 수 있다. 메모리 셀들의 문턱 전압 분포가 변경된 것으로 결정된 경우, 리프레쉬 카운트 관리부(205)는 기준 저장 영역(111)에 저장된 데이터를 리프레쉬할 수 있다. 한편, 리프레쉬 카운트 관리부(205)는 상기 리프레쉬 동작에 따라, “배드 블록-리프레쉬 카운트 연관 테이블”에 포함된 리프레쉬 카운트 값을 갱신할 수 있다. 리프레쉬 카운트 값은 기준 저장 영역(111)에 대해 리프레쉬 동작이 수행된 누적 횟수를 나타낼 수 있다. 예를 들어, 기준 저장 영역(111)에 저장된 데이터가 리프레쉬 되는 경우, 리프레쉬 카운트 관리부(205)는 “배드 블록-리프레쉬 카운트 연관 테이블”에 포함된 리프레쉬 카운트 값을 “1” 증가시킬 수 있다.
배드 블록 관리부(207)는 반도체 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 배드 블록과 관련된 정보를 관리할 수 있다. 메모리 시스템(100)이 턴-오프 상태에서 턴-온 상태로 전환되는 경우, 배드 블록 관리부(207)는 시스템 저장 영역(113)에 저장되어 있는 배드 블록 정보를 로딩할 수 있다. 메모리 시스템이 동작하는 동안 신규 배드 블록이 발생하는 경우, 배드 블록 관리부(207)는 로딩된 배드 블록 정보를 갱신하고, 갱신된 배드 블록 정보를 시스템 저장 영역(113)에 저장할 수 있다.
한편, 리프레쉬 카운트 관리부(205)는 배드 블록 관리부(207)로부터 배드 블록 정보를 수신하여, “배드 블록-리프레쉬 카운트 연관 테이블”에 포함된 배드 블록 개수를 갱신할 수 있다. 배드 블록-리프레쉬 카운트 연관 테이블은 복수의 파워-온 시퀀스에 대응하는 배드 블록 개수와 리프레쉬 카운트 연관 테이블을 저장할 수 있다. “파워-온 시퀀스”는 메모리 시스템(1000)이 턴-온된 후 턴-오프될때까지의 구간을 의미할 수 있다. 예를 들어, 첫 번째 파워-온 시퀀스는, 메모리 시스템이 생산된 이후 최초로 턴-온되어 동작하는 시퀀스를 의미할 수 있다. 메모리 시스템이 턴-오프 됨에 따라 해당 파워-온 시퀀스는 종료될 것이다. 이후 메모리 시스템이 다시 턴-온되는 경우 두번째 파워-온 시퀀스가 시작된다. 이와 같이, 본 발명의 실시 예에 따른 컨트롤러(200)는 메모리 시스템이 턴-온 될 때마다 기준 저장 영역의 데이터에 대한 리프레쉬 동작을 선택적으로 수행하고, 해당 파워-온 시퀀스에 대응하는 누적 리프레쉬 카운트 값을 배드 블록-리프레쉬 카운트 연관 테이블에 기록한다. 한편, 컨트롤러(200)는 각 파워-온 시퀀스마다, 현재까지 생성된 배드 블록의 누적 개수를 배드 블록-리프레쉬 카운트 연관 테이블에 기록한다. 따라서, 배드 블록-리프레쉬 카운트 연관 테이블은 각각의 파워-온 시퀀스에 대응하는 배드 블록 개수와 리프레쉬 카운트 값을 포함할 수 있다. 따라서, 배드 블록-리프레쉬 카운트 연관 테이블의 데이터에 기초하여, 기준 저장 영역의 데이터에 대한 리프레쉬 카운트 값과 배드 블록의 개수에 대한 상관 관계를 분석할 수 있다.
반도체 메모리 장치(100)에 저장된 데이터는 열에 의한 스트레스에 영향을 받을 수 있다. 또한, 소형의 칩 형태의 반도체 메모리 장치(100)를 인쇄 회로 기판(printed circuit board; PCB)에 마운트하기 위해 솔더링 공정이 수행될 수 있다. 이를 표면 실장 기술(surface mount technology; SMT)이라 한다. 이와 같은 실장 과정에서도 고온의 스트레스가 반도체 메모리 장치(100)로 전달될 수 있다. 이는 반도체 메모리 장치(100)에 포함된 메모리 셀들에 대한 리텐션 불량을 야기할 수 있다.
메모리 시스템의 공정 상 이와 같은 고온 인가 과정이 불가피하게 발생할 수 있다. 고온 스트레스가 발생한 이후에 데이터를 반도체 메모리 장치(100)에 기입하거나, 또는 시스템 데이터와 같은 신뢰성을 필요로 하는 데이터는 싱글-레벨 셀(single-level cell; SLC) 방식으로 프로그램하여 이와 같은 문제에 대응할 수 있다.
그러나, 이와 같은 고온의 스트레스는 반드시 생산 과정에서만 발생하는 것은 아니며, 메모리 시스템의 제품 출하 후 운송 과정에서도 발생할 수 있다. 특히, 메모리 시스템이 파워-오프인 상태에서 고온의 스트레스가 가해지는 경우에는 해당 고온의 스트레스가 인가된 시점을 알기 어렵다.
본 발명에 의하면, 반도체 메모리 장치(100)의 저장 영역 중 일부 영역을 기준 저장 영역으로 할당하고, 기준 저장 영역에는 데이터의 리텐션 여부 또는 리텐션 정도를 판단하기 위한 기준 데이터를 저장하여 둔다. 한편, 메모리 시스템이 턴-오프 상태에서 턴-온 상태로 전환하는 경우, 기준 저장 영역에 저장되어 있는 기준 데이터를 리드한다. 리드된 데이터의 변화 정도에 따라, 메모리 시스템의 턴-오프 동안 반도체 메모리 장치에 고온의 스트레스가 가하여졌는지 여부 또는 그 정도에 대해 분석할 수 있다. 이에 따라, 반도체 메모리 장치(100)에 포함된 데이터의 열화 원인을 용이하게 파악할 수 있다.
도 8은 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다. 도 8을 참조하면, 메모리 시스템이 턴-오프 상태에서 턴-온 상태로 전환되는 경우 컨트롤러(200)는 메모리 시스템(1000)이 턴-온되었음을 감지할 수 있다(S110). 이후, 컨트롤러(120)는 반도체 메모리 장치(100)의 기준 저장 영역(111)에 저장되어 있는 기준 데이터를 리드한다(S120). 컨트롤러(200)는 리드된 기준 데이터에 기초하여, 반도체 메모리 장치(100)에 포함된 메모리 셀들의 문턱 전압 분포의 변경 정도를 확인한다(S130).
메모리 셀들의 문턱 전압 분포가 미리 결정된 임계치 이상으로 변경된 경우(S140: 예), 컨트롤러는 기준 저장 영역의 기준 데이터를 리프레쉬한다(S150). 이후 컨트롤러(200)는 기준 저장 영역의 리프레쉬 카운트 값을 업데이트한다(S160). 단계(S160)에서, 컨트롤러(200)는 기준 저장 영역의 리프레쉬 카운트 값을 “1” 증가시킬 수 있다. 이후 컨트롤러(200)는 업데이트된 리프레쉬 카운트 값에 기초하여, “배드 블록-리프레쉬 카운트 연관 테이블”에 포함된 리프레쉬 카운트 값을 업데이트할 수 있다. 단계(S160)에서 리프레쉬 카운트 값을 “1” 증가된 경우, 단계(S170)에서는, 해당 파워-온 시퀀스에 대응하는 “배드 블록-리프레쉬 카운트 연관 테이블”에 포함된 리프레쉬 카운트 값 또한 “1” 증가시킬 수 있다.
메모리 셀들의 문턱 전압 분포가 미리 결정된 임계치 이상으로 변경되지 않은 경우(S140: 아니오), 기준 저장 영역의 데이터에 대한 리프레쉬 동작이 수행되지 않는다. 따라서, 이 경우 단계(S170)로 진행하여 해당 파워-온 시퀀스에 대응하는 리프레쉬 카운트 값을 증가시키지 않은 상태로 배드 블록-리프레쉬 카운트 연관 테이블을 업데이트할 수 있다.
도 9는 도 8의 단계(S110) 내지 단계(S130)를 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 시스템(1000)이 턴-온되는 경우, 전원 공급 감지부(201)는 메모리 시스템(1000)의 턴-온을 감지한다(S110). 전원 공급 감지부(201)는 메모리 시스템(1000)이 턴-온되었음을 나타내는 파워-온 신호(POS)를 생성하고, 생성된 파워-온 신호(POS)를 커맨드 생성부(203)로 전달한다.
커맨드 생성부(203)는 파워-온 신호(POS)에 응답하여, 기준 저장 영역(111)에 저장되어 있는 기준 데이터(DATAREF)를 리드하기 위한 리드 커맨드(CMDREAD)를 생성한다. 생성된 리드 커맨드(CMDREAD)는 반도체 메모리 장치(100)로 전달된다. 반도체 메모리 장치(100)는 리드 커맨드(CMDREAD)에 응답하여, 기준 저장 영역(111)에 저장되어 있는 기준 데이터(DATAREF)를 리드하고, 리드된 기준 데이터(DATAREF)를 컨트롤러(200)로 전달한다. 이와 같은 방식으로, 컨트롤러(200)는 기준 저장 영역에 저장되어 있는 기준 데이터를 리드할 수 있다(S120).
한편, 도 9에는 구체적으로 도시되어 있지 않으나, 커맨드 생성부(200)는 시스템 저장 영역(113)에 저장되어 있는 배드 블록-리프레쉬 카운트 연관 테이블(BRT) 및 배드 블록 정보(BBI)를 리드하기 위한 리드 커맨드를 생성할 수 있다. 상기 리드 커맨드에 응답하여, 반도체 메모리 장치(100)는 시스템 저장 영역(113)에 저장되어 있는 배드 블록-리프레쉬 카운트 연관 테이블(BRT) 및 배드 블록 정보(BBI)를 리드하고, 리드된 배드 블록-리프레쉬 카운트 연관 테이블(BRT) 및 배드 블록 정보(BBI)를 컨트롤러(200)로 전달할 수 있다. 배드 블록-리프레쉬 카운트 연관 테이블(BRT)은 리프레쉬 카운트 관리부(205)로 전달될 수 있다. 한편, 배드 블록 정보(BBI)는 배드 블록 관리부(207)로 전달될 수 있다.
리프레쉬 카운트 관리부(205)는 수신된 기준 데이터(DATAREF)에 기초하여, 반도체 메모리 장치(100)에 포함된 메모리 셀들의 문턱 전압 분포의 변경 여부를 결정한다(S130). 메모리 시스템(1000)이 턴-오프된 상태에서 고온의 스트레스 등으로 인하여 반도체 메모리 장치(100)에 포함된 메모리 셀들의 문턱 전압 분포가 변경될 수 있다. 메모리 시스템(1000)이 턴-오프된 상태에서는 반도체 메모리 장치(100)에 포함된 전체 메모리 셀들의 문턱 전압 분포의 변화 양상이 동일할 수 있다. 따라서, 반도체 메모리 장치(100)에 포함된 메모리 셀들 중, 기준 저장 영역(111)에 포함된 메모리 셀들의 문턱 전압 분포 여부를 판단함으로써, 반도체 메모리 장치(100)에 포함된 전체 메모리 셀들의 문턱 전압 분포의 변화를 예측할 수 있다. 기준 데이터(DATAREF)에 기초하여, 반도체 메모리 장치(100)에 포함된 메모리 셀들의 문턱 전압 분포의 변경 여부를 결정하는 구체적인 실시 예들에 대해서는 도 11a 내지 도 14d를 참조하여 자세히 설명하기로 한다.
반도체 메모리 장치(100)에 포함된 메모리 셀들의 문턱 전압 분포가 미리 결정된 임계치 이상으로 변경된 경우(S140: 예), 도 8에 도시된 바와 같이 컨트롤러(200)는 기준 저장 영역의 기준 데이터를 리프레쉬하고(S150), 기준 저장 영역의 리프레쉬 카운트 값을 업데이트한다(S160). 또한, 컨트롤러(200)는 배드 블록-리프레쉬 카운트 연관 테이블을 업데이트한다(S170). 단계(S150) 내지 단계(S170)에 대해서는 도 10을 참조하여 설명하기로 한다.
도 10은 도 8의 단계(S150) 내지 단계(S170)를 설명하기 위한 도면이다.
반도체 메모리 장치(100)에 포함된 메모리 셀들의 문턱 전압 분포가 미리 결정된 임계치 이상으로 변경된 경우(S140: 예), 리프레쉬 카운트 관리부(205)는 리프레쉬 신호(RFS)를 생성하여 커맨드 생성부(203)로 전달한다. 커맨드 생성부(S203)는 리프레쉬 신호(RFS)에 응답하여, 기준 저장 영역(111)의 기준 데이터(DATAREF)를 리프레쉬하기 위한 커맨드들을 반도체 메모리 장치(100)로 전달할 수 있다. 예를 들어, 커맨드 생성부(203)는 기준 저장 영역(111)의 데이터를 소거하기 위한 소거 커맨드(CMDERS) 또는 기준 저장 영역(111)에 기준 데이터(DATAREF)를 프로그램하기 위한 프로그램 커맨드(CMDPGM) 중 적어도 어느 하나를 반도체 메모리 장치(100)로 전달할 수 있다. 또한, 커맨드 생성부(203)는 기준 저장 영역(111)에 프로그램 될 기준 데이터(DATAREF)를 프로그램 커맨드(CMDPGM)와 함께 반도체 메모리 장치(100)로 전달할 수 있다. 상기 커맨드에 응답하여, 반도체 메모리 장치(100)는 기준 저장 영역(111)에 기준 데이터(DATAREF)를 재저장할 것이다. 이와 같은 방식으로, 컨트롤러(200)는 기준 저장 영역의 기준 데이터(DATAREF)를 리프레쉬할 수 있다(S150).
한편, 리프레쉬 카운트 관리부(205)는 리프레쉬 신호(RFS)를 생성한 후에 리프레쉬 카운트 값을 업데이트할 수 있다(S160). 전술한 바와 같이, 리프레쉬 카운트 관리부(205)는 리프레쉬 카운트 값을 “1” 증가함으로써, 리프레쉬 카운트 값을 업데이트할 수 있다. 한편, 리프레쉬 카운트 관리부(205)는 업데이트된 리프레쉬 카운트 값에 기초하여, 배드 블록-리프레쉬 카운트 연관 테이블(BRT)을 업데이트할 수 있다.
한편, 배드 블록 관리부(207)는 메모리 시스템(1000)이 턴-온된 상태에서 배드 블록이 추가 발생하는 경우, 추가된 배드 블록 정보(BBI)를 리프레쉬 카운트 관리부(205)로 전달할 수 있다. 리프레쉬 카운트 관리부(205)는 수신된 배드 블록 정보(BBI)에 기초하여, 배드 블록-리프레쉬 카운트 연관 테이블(BRT)을 업데이트할 수 있다.
결과적으로, 리프레쉬 카운트 관리부(205)는 업데이트된 리프레쉬 카운트 값 및 수신된 배드 블록 정보(BBI)에 기초하여 배드 블록-리프레쉬 카운트 연관 테이블(BRT)을 업데이트할 수 있다. 업데이트 된 배드 블록-리프레쉬 카운트 연관 테이블(BRT)은 반도체 메모리 장치(100)의 시스템 저장 영역(113)에 저장될 수 있다. 따라서, 시스템 저장 영역(113)에 저장된 배드 블록-리프레쉬 카운트 연관 테이블(BRT)가 업데이트된다.
추가적으로, 업데이트 된 배드 블록 정보(BBI) 또한 반도체 메모리 장치(100)의 시스템 저장 영역(113)에 저장될 수 있다.
도 11a 내지 도 11d는 도 8의 단계(S130)의 일 실시 예를 설명하기 위한 도면들이다.
도 11a를 참조하면, 소거 상태(E)의 문턱 전압 분포가 도시되어 있다. 본 발명의 일 실시 예에 의하면, 기준 저장 영역(111)에 저장되는 데이터는 싱글-레벨 셀(single-level cell; SLC) 프로그램 방식으로 저장될 수 있다. 이에 따라, 도 11b에 도시된 바와 같이, 소거 상태(E)의 문턱 전압을 갖던 메모리 셀들이 프로그램 상태(P)로 프로그램될 수 있다.
SLC 프로그램 방식에서, 예시적으로 소거 상태(E)의 메모리 셀은 “1”의 비트를 저장하고, 프로그램 상태(P)의 메모리 셀은 “0”의 비트를 저장할 수 있다. 도 11b의 실시 예에서, 기준 데이터(DATAREF)는 “0”의 비트만을 갖는 데이터일 수 있다. 따라서, 소거 상태(E)의 문턱 전압을 갖던 모든 메모리 셀들이 프로그램 상태(P)로 프로그램된다. 이 경우, 제1 검증 전압(Vvrf1)에 기초하여 프로그램 동작이 수행될 수 있다. 기준 데이터(DATAREF)의 프로그램 동작이 완료된 직후에는, 메모리 셀들이 도 11b에 도시된 것과 같은 형태의 문턱 전압 분포를 갖게 된다. 이 경우, 리드 전압(R1)에 의해 리드 동작을 수행하는 경우 “0”의 비트만을 갖는 데이터가 리드될 것이다. 따라서, 기준 저장 영역에 포함된 메모리 셀들이 도 11b와 같은 문턱 전압 분포를 갖는 경우, 리드 동작(S120)에 의해 컨트롤러(200)로 전달된 기준 데이터(DATAREF)에는 “0”의 비트만이 포함되어 있을 것이다. 결과적으로, 이 경우 도 8의 단계(S130)에서는 메모리 셀들의 문턱 전압 분포가 변경되지 않은 것으로 결정할 것이다.
도 11c를 참조하면 프로그램 동작 이후 문턱 전압 분포가 열화된 메모리 셀들의 상태가 도시되어 있다. 도 11c에서 리텐션 현상에 의해 메모리 셀들의 문턱 전압 분포가 프로그램 상태(P)에서 열화 프로그램 상태(P')로 변화하였다. 예를 들어, 고온의 스트레스로 인해 메모리 셀들의 문턱 전압 분포가 프로그램 상태(P)에서 열화 프로그램 상태(P')로 변화할 수 있다. 이 경우, 리드 전압(R1)에 의해 리드 동작을 수행하는 경우, 빗금친 영역 “A”에 해당하는 메모리 셀들은 “1”의 비트를 저장하는 것으로 판독될 것이다. 따라서, 기준 저장 영역에 포함된 메모리 셀들이 도 11c와 같은 문턱 전압 분포를 갖는 경우, 리드 동작(S120)에 의해 컨트롤러(200)로 전달된 기준 데이터(DATAREF)에는 “0”의 비트와 “1”의 비트가 섞여 있을 것이다. 기준 데이터(DATAREF)에 포함된 “1”의 비트 수가 많으면 많을수록 프로그램 상태(P)에 해당하는 메모리 셀들의 리텐션 정도가 심하다. 따라서, 기준 데이터(DATAREF)에 포함된 “1”의 비트 수를 미리 결정된 특정의 임계 숫자와 비교하여, 메모리 셀들의 문턱 전압 분포의 변경 정도가 임계치를 넘었는지를 판단할 수 있다.
기준 데이터(DATAREF)에 포함된 “1”의 비트 수가 임계 숫자 이상인 경우, 리프레쉬 카운트 관리부(205)는 메모리 셀들의 문턱 전압 분포가 미리 결정된 임계치 이상으로 변경된 것으로 결정할 수 있다. 따라서, 이 경우 컨트롤러(200) 기준 저장 영역의 데이터를 리프레쉬하고(S150), 기준 저장 영역의 리프레쉬 카운트 값을 업데이트할 것이다(S160).
기준 데이터(DATAREF)에 포함된 “1”의 비트 수가 임계 숫자보다 적은 경우, 리프레쉬 카운트 관리부(205)는 메모리 셀들의 문턱 전압 분포가 미리 결정된 임계치 이상으로 변경되지 않은 것으로 결정할 수 있다. 따라서, 이 경우 컨트롤러(200) 기준 저장 영역의 데이터를 리프레쉬하지 않을 것이다.
도 11d에는 리프레쉬 동작을 위한 소거 동작 시 메모리 셀들의 문턱 전압 분포의 변화가 도시되어 있다. 커맨드 생성부(203)는 먼저 반도체 메모리 장치(100)로 소거 커맨드(CMDERS)를 전달할 수 있다. 반도체 메모리 장치(100)는 소거 검증 전압(Vvrf2)에 기초하여 메모리 셀들을 소거할 수 있다. 이에 따라, 열화 프로그램 상태(P')의 문턱 전압을 갖는 메모리 셀들이 소거 상태(E)로 소거된다.
이후, 커맨드 생성부(203)는 반도체 메모리 장치(100)로 프로그램 커맨드(CMDPGM) 및 기준 데이터(DATAREF)를 전달할 것이다. 이 경우, 기준 데이터(DATAREF)는 “0”의 비트만을 포함하는 데이터일 수 있다. 이에 따라, 반도체 메모리 장치(100)는 “0”의 비트만을 포함하는 기준 데이터(DATAREF)를 기준 저장 영역(111)에 다시 프로그램한다. 그 결과, 도 11b에 도시된 것과 같이 메모리 셀들이 프로그램될 것이다.
도 12a 내지 도 12d는 도 8의 단계(S130)의 다른 실시 예를 설명하기 위한 도면들이다.
도 12a를 참조하면, 소거 상태(E)의 문턱 전압 분포가 도시되어 있다. 본 발명의 일 실시 예에 의하면, 기준 저장 영역(111)에 저장되는 데이터는 싱글-레벨 셀(single-level cell; SLC) 프로그램 방식으로 저장될 수 있다. 이에 따라, 도 12b에 도시된 바와 같이, 소거 상태(E)의 문턱 전압을 갖던 메모리 셀들의 일부가 프로그램 상태(P)로 프로그램될 수 있다. 예시적으로, 기준 저장 영역(111)에 포함된 메모리 셀들 중 절반이 프로그램 상태(P)로 프로그램될 수 있다. 이 경우, 메모리 셀들 중 나머지 절반은 소거 상태(E)를 유지한다.
SLC 프로그램 방식에서, 예시적으로 소거 상태(E)의 메모리 셀은 “1”의 비트를 저장하고, 프로그램 상태(P)의 메모리 셀은 “0”의 비트를 저장할 수 있다. 도 12b의 실시 예에서, 기준 데이터(DATAREF)는 “0”과 “1”의 비트가 미리 결정된 비율로 존재하는 데이터일 수 있다. 일 실시 예에서, 기준 데이터(DATAREF)에 포함된 “0”과 “1”의 비트 수의 비율은 1 대 1일 수 있다. 따라서, 기준 데이터(DATAREF)의 프로그램 동작이 완료된 직후에는, 메모리 셀들이 도 12b에 도시된 것과 같은 형태의 문턱 전압 분포를 갖게 된다. 이 경우, 리드 전압(R2)에 의해 리드 동작을 수행하는 경우 “0”의 비트의 개수와 “1”의 비트의 개수는 서로 같을 것이다. 따라서, 기준 저장 영역에 포함된 메모리 셀들이 도 12b와 같은 문턱 전압 분포를 갖는 경우, 리드 동작(S120)에 의해 컨트롤러(200)로 전달된 기준 데이터(DATAREF)에는 동일한 개수의 “0”의 비트 및 “1”의 비트가 포함되어 있을 것이다. 결과적으로, 이 경우 도 8의 단계(S130)에서는 메모리 셀들의 문턱 전압 분포가 변경되지 않은 것으로 결정할 것이다.
도 12c를 참조하면 프로그램 동작 이후 문턱 전압 분포가 열화된 메모리 셀들의 상태가 도시되어 있다. 도 12c에서 리텐션 현상에 의해 메모리 셀들의 문턱 전압 분포가 프로그램 상태(P)에서 열화 프로그램 상태(P')로 변화하였다. 이 경우, 리드 전압(R2)에 의해 리드 동작을 수행하는 경우, 빗금친 영역 “B”에 해당하는 메모리 셀들은 “1”의 비트를 저장하는 것으로 판독될 것이다. 따라서, 기준 저장 영역에 포함된 메모리 셀들이 도 12c와 같은 문턱 전압 분포를 갖는 경우, 리드 동작(S120)에 의해 컨트롤러(200)로 전달된 기준 데이터(DATAREF)에 포함된 “0”의 비트와 “1”의 비트의 비율이 변화되었을 것이다. 즉, “1”의 비트의 개수가 “0”의 비트의 개수보다 더 클 것이다.
기준 데이터(DATAREF)에서, 늘어난 “1”의 비트 수가 임계 숫자 이상인 경우, 리프레쉬 카운트 관리부(205)는 메모리 셀들의 문턱 전압 분포가 미리 결정된 임계치 이상으로 변경된 것으로 결정할 수 있다. 따라서, 이 경우 컨트롤러(200) 기준 저장 영역의 데이터를 리프레쉬하고(S150), 기준 저장 영역의 리프레쉬 카운트 값을 업데이트할 것이다(S160).
기준 데이터(DATAREF)에서, 늘어난 “1”의 비트 수가 임계 숫자보다 적은 경우, 리프레쉬 카운트 관리부(205)는 메모리 셀들의 문턱 전압 분포가 미리 결정된 임계치 이상으로 변경되지 않은 것으로 결정할 수 있다. 따라서, 이 경우 컨트롤러(200) 기준 저장 영역의 데이터를 리프레쉬하지 않을 것이다.
도 12d에는 리프레쉬 동작을 위한 소거 동작 시 메모리 셀들의 문턱 전압 분포의 변화가 도시되어 있다. 커맨드 생성부(203)는 먼저 반도체 메모리 장치(100)로 소거 커맨드(CMDERS)를 전달할 수 있다. 반도체 메모리 장치(100)는 소거 검증 전압(Vvrf2)에 기초하여 메모리 셀들을 소거할 수 있다. 이에 따라, 열화 프로그램 상태(P')의 문턱 전압을 갖는 메모리 셀들이 소거 상태(E)로 소거된다.
이후, 커맨드 생성부(203)는 반도체 메모리 장치(100)로 프로그램 커맨드(CMDPGM) 및 기준 데이터(DATAREF)를 전달할 것이다. 이 경우, 기준 데이터(DATAREF)는 동일한 개수의 “0”의 비트 및 “1”의 비트를 포함하는 데이터일 수 있다. 이에 따라, 반도체 메모리 장치(100)는 동일한 개수의 “0”의 비트 및 “1”의 비트를 포함하는 기준 데이터(DATAREF)를 기준 저장 영역(111)에 다시 프로그램한다. 그 결과, 도 12b에 도시된 것과 같이 메모리 셀들이 프로그램될 것이다.
도 13a 내지 도 13c는 도 8의 단계(S130)의 또다른 실시 예를 설명하기 위한 도면들이다.
도 13a를 참조하면, 소거 상태(E)의 문턱 전압 분포가 도시되어 있다. 본 발명의 일 실시 예에 의하면, 기준 저장 영역(111)에 저장되는 데이터는 싱글-레벨 셀(single-level cell; SLC) 프로그램 방식으로 저장될 수 있다. SLC 프로그램 방식에서, 예시적으로 소거 상태(E)의 메모리 셀은 “1”의 비트를 저장하고, 프로그램 상태(P)의 메모리 셀은 “0”의 비트를 저장할 수 있다. 도 13a 내지 도 13b의 실시 예에서, 기준 데이터(DATAREF)는 “1”의 비트만을 갖는 데이터일 수 있다. 따라서, 소거 상태(E)의 문턱 전압을 갖던 모든 메모리 셀들의 문턱 전압이 유지된다. 이 경우, 리드 전압(R3)에 의해 리드 동작을 수행하는 경우 “0”의 비트만을 갖는 데이터가 리드될 것이다. 따라서, 기준 저장 영역에 포함된 메모리 셀들이 도 13a와 같은 문턱 전압 분포를 갖는 경우, 리드 동작(S120)에 의해 컨트롤러(200)로 전달된 기준 데이터(DATAREF)에는 “1”의 비트만이 포함되어 있을 것이다. 결과적으로, 이 경우 도 8의 단계(S130)에서는 메모리 셀들의 문턱 전압 분포가 변경되지 않은 것으로 결정할 것이다.
도 13b를 참조하면, 소거 동작 이후 문턱 전압 분포가 열화된 메모리 셀들의 상태가 도시되어 있다. 도 13b에서 디스터브 현상에 의해 메모리 셀들의 문턱 전압 분포가 소거 상태(E)에서 열화 소거 상태(E')로 변화하였다. 이 경우, 리드 전압(R3)에 의해 리드 동작을 수행하는 경우, 빗금친 영역 “C”에 해당하는 메모리 셀들은 “0”의 비트를 저장하는 것으로 판독될 것이다. 따라서, 기준 저장 영역에 포함된 메모리 셀들이 도 13b와 같은 문턱 전압 분포를 갖는 경우, 리드 동작(S120)에 의해 컨트롤러(200)로 전달된 기준 데이터(DATAREF)에는 “0”의 비트와 “1”의 비트가 섞여 있을 것이다.
기준 데이터(DATAREF)에 포함된 “0”의 비트 수가 임계 숫자 이상인 경우, 리프레쉬 카운트 관리부(205)는 메모리 셀들의 문턱 전압 분포가 미리 결정된 임계치 이상으로 변경된 것으로 결정할 수 있다. 따라서, 이 경우 컨트롤러(200) 기준 저장 영역의 데이터를 리프레쉬하고(S150), 기준 저장 영역의 리프레쉬 카운트 값을 업데이트할 것이다(S160).
기준 데이터(DATAREF)에 포함된 “0”의 비트 수가 임계 숫자보다 적은 경우, 리프레쉬 카운트 관리부(205)는 메모리 셀들의 문턱 전압 분포가 미리 결정된 임계치 이상으로 변경되지 않은 것으로 결정할 수 있다. 따라서, 이 경우 컨트롤러(200) 기준 저장 영역의 데이터를 리프레쉬하지 않을 것이다.
도 13c에는 리프레쉬 동작을 위한 소거 동작 시 메모리 셀들의 문턱 전압 분포의 변화가 도시되어 있다. 커맨드 생성부(203)는 먼저 반도체 메모리 장치(100)로 소거 커맨드(CMDERS)를 전달할 수 있다. 반도체 메모리 장치(100)는 소거 검증 전압(Vvrf2)에 기초하여 메모리 셀들을 소거할 수 있다. 이에 따라, 열화 소거 상태(E')의 문턱 전압을 갖는 메모리 셀들이 소거 상태(E)로 소거된다.
이후, 커맨드 생성부(203)는 별도의 프로그램 커맨드(CMDPGM)를 반도체 메모리 장치(100)로 전달하지 않을 수 있다. 이 경우, 기준 저장 영역(111)에 포함된 메모리 셀들의 문턱 전압은 모두 소거 상태(E)에 해당하므로, “1”의 비트만을 포함하는 기준 데이터(DATAREF)가 기준 저장 영역에 저장된 것으로 볼 수 있다.
도 14a 내지 도 14d는 도 8의 단계(S130)의 또다른 실시 예를 설명하기 위한 도면들이다.
도 14a를 참조하면, 소거 상태(E)의 문턱 전압 분포가 도시되어 있다. 본 발명의 일 실시 예에 의하면, 기준 저장 영역(111)에 저장되는 데이터는 싱글-레벨 셀(single-level cell; SLC) 프로그램 방식으로 저장될 수 있다. 이에 따라, 도 14b에 도시된 바와 같이, 소거 상태(E)의 문턱 전압을 갖던 메모리 셀들의 일부가 프로그램 상태(P)로 프로그램될 수 있다. 예시적으로, 기준 저장 영역(111)에 포함된 메모리 셀들 중 절반이 프로그램 상태(P)로 프로그램될 수 있다. 이 경우, 메모리 셀들 중 나머지 절반은 소거 상태(E)를 유지한다.
SLC 프로그램 방식에서, 예시적으로 소거 상태(E)의 메모리 셀은 “1”의 비트를 저장하고, 프로그램 상태(P)의 메모리 셀은 “0”의 비트를 저장할 수 있다. 도 14b의 실시 예에서, 기준 데이터(DATAREF)는 “0”과 “1”의 비트가 미리 결정된 비율로 존재하는 데이터일 수 있다. 일 실시 예에서, 기준 데이터(DATAREF)에 포함된 “0”과 “1”의 비트 수의 비율은 1 대 1일 수 있다. 따라서, 기준 데이터(DATAREF)의 프로그램 동작이 완료된 직후에는, 메모리 셀들이 도 14b에 도시된 것과 같은 형태의 문턱 전압 분포를 갖게 된다. 이 경우, 리드 전압(R1)에 의해 리드 동작을 수행하는 경우 “0”의 비트의 개수와 “1”의 비트의 개수는 서로 같을 것이다. 한편, 리드 전압(R4)과 리드 전압(R5) 사이의 문턱 전압을 갖는 메모리 셀은 존재하지 않을 것이다.
컨트롤러(200)는 리드 전압(R4)에 의한 리드 동작과 리드 전압(R5)에 의한 리드 동작을 각각 실시하도록 반도체 메모리 장치(100)를 제어할 수 있다. 컨트롤러(200)는 리드 전압(R4)에 의해 리드된 기준 데이터(DATAREF) 및 리드 전압(R5)에 의해 리드된 기준 데이터(DATAREF)를 비교하여, 리드 전압(R4)과 리드 전압(R5) 사이의 문턱 전압을 갖는 메모리 셀의 개수를 판단할 수 있다. 예를 들어, 리드 전압(R4)에 의해 리드된 기준 데이터(DATAREF)에서 “0”의 비트를 나타내고, 리드 전압(R5)에 의해 리드된 기준 데이터(DATAREF)에서 “1”의 비트를 나타내는 메모리 셀의 문턱 전압은 리드 전압(R4)과 리드 전압(R5) 사이에 존재한다. 이와 같은 방식으로, 리드 전압(R4)과 리드 전압(R5) 사이의 문턱 전압을 갖는 메모리 셀의 개수를 판별할 수 있다.
따라서, 기준 저장 영역에 포함된 메모리 셀들이 도 14b와 같은 문턱 전압 분포를 갖는 경우, 리드 전압(R4)과 리드 전압(R5) 사이의 문턱 전압을 갖는 메모리 셀의 개수는 0일 것이다. 결과적으로, 이 경우 도 8의 단계(S130)에서는 메모리 셀들의 문턱 전압 분포가 변경되지 않은 것으로 결정할 것이다.
도 14c를 참조하면 프로그램 동작 이후 문턱 전압 분포가 열화된 메모리 셀들의 상태가 도시되어 있다. 도 14c에서 리텐션 현상 및 디스터브에 의해 메모리 셀들의 문턱 전압 분포가 프로그램 상태(P) 및 소거 상태(E)에서에서 열화 프로그램 상태(P') 및 열화 소거 상태(E')로 각각 변화하였다. 이 경우, 리드 전압(R4)을 이용하여 리드 동작을 수행하는 경우, 빗금친 영역 “D”에 해당하는 메모리 셀들은 “0”의 비트를 저장하는 것으로 판독될 것이다. 또한, 리드 전압(R5)을 이용하여 리드 동작을 수행하는 경우, 빗금친 영역 “D”에 해당하는 메모리 셀들은 “1”의 비트를 저장하는 것으로 판독될 것이다.
빗금친 영역 “D”에 해당하는 메모리 셀들의 개수가 임계 숫자 이상인 경우, 리프레쉬 카운트 관리부(205)는 메모리 셀들의 문턱 전압 분포가 미리 결정된 임계치 이상으로 변경된 것으로 결정할 수 있다. 따라서, 이 경우 컨트롤러(200) 기준 저장 영역의 데이터를 리프레쉬하고(S150), 기준 저장 영역의 리프레쉬 카운트 값을 업데이트할 것이다(S160).
빗금친 영역 “D”에 해당하는 메모리 셀들의 개수가 임계 숫자보다 적은 경우, 리프레쉬 카운트 관리부(205)는 메모리 셀들의 문턱 전압 분포가 미리 결정된 임계치 이상으로 변경되지 않은 것으로 결정할 수 있다. 따라서, 이 경우 컨트롤러(200) 기준 저장 영역의 데이터를 리프레쉬하지 않을 것이다.
도 14d에는 리프레쉬 동작을 위한 소거 동작 시 메모리 셀들의 문턱 전압 분포의 변화가 도시되어 있다. 커맨드 생성부(203)는 먼저 반도체 메모리 장치(100)로 소거 커맨드(CMDERS)를 전달할 수 있다. 반도체 메모리 장치(100)는 소거 검증 전압(Vvrf2)에 기초하여 메모리 셀들을 소거할 수 있다. 이에 따라, 열화 프로그램 상태(P') 및 열화 소거 상태(E')의 문턱 전압을 갖는 메모리 셀들이 소거 상태(E)로 소거된다.
이후, 커맨드 생성부(203)는 반도체 메모리 장치(100)로 프로그램 커맨드(CMDPGM) 및 기준 데이터(DATAREF)를 전달할 것이다. 이 경우, 기준 데이터(DATAREF)는 동일한 개수의 “0”의 비트 및 “1”의 비트를 포함하는 데이터일 수 있다. 이에 따라, 반도체 메모리 장치(100)는 동일한 개수의 “0”의 비트 및 “1”의 비트를 포함하는 기준 데이터(DATAREF)를 기준 저장 영역(111)에 다시 프로그램한다. 그 결과, 도 14b에 도시된 것과 같이 메모리 셀들이 프로그램될 것이다.
도 11a 내지 도 14d를 참조하여 설명한 바와 같이, 메모리 셀들의 문턱 전압 분포의 변경 여부를 결정하는 단계(S130)는 기준 데이터(DATAREF)의 프로그램 방식에 따라 다양하게 구성될 수 있다. 도 11a 내지 도 14d를 참조하여 설명한 실시예들 이외에도, 다양한 방식으로 단계(S130)를 수행할 수 있다.
도 15는 본 발명의 일 실시 예에 따른 배드 블록-리프레쉬 카운트 연관 테이블의 일 예를 나타내는 도면이다.
도 15를 참조하면, 본 발명의 일 실시 예에 따른 배드 블록-리프레쉬 카운트 연관 테이블은, 시퀀스 번호를 나타내는 열(column), 배드 블록 개수를 나타내는 열 및 리프레쉬 카운트 값을 나타내는 열이 포함된다.
시퀀스 번호는 전술한 파워-온 시퀀스를 나타낸다. 시퀀스 번호가 1인 첫번째 열은, 해당 메모리 시스템(1000)이 생산된 후 첫번째로 턴-온된 파워-온 시퀀스를 나타낸다.
시퀀스 번호 1에 대응하는 배드 블록 개수는 0이며, 이는 첫 번째 파워-온 시퀀스 동안 발생한 배드 블록이 0임을 의미한다. 또한, 시퀀스 번호 1에 대응하는 리프레쉬 카운트 값은 0이며, 이는 첫 번째 파워-온 시퀀스에서, 기준 저장 영역(111)에 저장된 기준 데이터(DATAREF)에 대한 리프레쉬 동작이 수행되지 않았음을 의미한다.
시퀀스 번호 2에 대응하는 배드 블록 개수는 0이며, 이는 두 번째 파워-온 시퀀스 동안 발생한 배드 블록이 0임을 의미한다. 또한, 시퀀스 번호 2에 대응하는 리프레쉬 카운트 값은 0이며, 이는 두 번째 파워-온 시퀀스에서, 기준 저장 영역(111)에 저장된 기준 데이터(DATAREF)에 대한 리프레쉬 동작이 수행되지 않았음을 의미한다.
시퀀스 번호 3에 대응하는 배드 블록 개수는 0이며, 이는 세 번째 파워-온 시퀀스 동안 발생한 배드 블록이 0임을 의미한다. 또한, 시퀀스 번호 3에 대응하는 리프레쉬 카운트 값은 0이며, 이는 세 번째 파워-온 시퀀스에서, 기준 저장 영역(111)에 저장된 기준 데이터(DATAREF)에 대한 리프레쉬 동작이 수행되지 않았음을 의미한다. 이와 같은 방식으로, 메모리 시스템(1000)이 턴-오프 상태에서 턴-온 상태로 전환되는 경우, 새로운 파워-온 시퀀스가 시작되며 해당하는 파워-온 시퀀스에서의 리프레쉬 카운트 값 및 배드 블록 개수의 값이 업데이트되어 배드 블록-리프레쉬 카운트 연관 테이블에 포함될 수 있다.
도 15를 계속 참조하면, 시퀀스 번호 58에 대응하는 배드 블록 개수는 2이다. 이는 58번째 파워-온 시퀀스까지 발생한 배드 블록의 누적 개수가 2임을 의미한다. 한편, 시퀀스 번호 58에 대응하는 리프레쉬 카운트 값은 0이다. 이는 첫 번째 파워-온 시퀀스부터 58번째 파워-온 시퀀스까지 기준 저장 영역에 대한 리프레쉬 동작이 아직 한번도 수행되지 않았음을 의미한다. 이는 59번째 파워-온 시퀀스에 대해서도 동일하다.
한편, 시퀀스 번호 60에 대응하는 배드 블록 개수는 5이다. 이는 60번째 파워-온 시퀀스까지 발생한 배드 블록의 누적 개수가 5임을 의미한다. 시퀀스 번호 59에 대응하는 배드 블록의 개수는 2이므로, 60번째 파워-온 시퀀스에서 발생한 배드 블록의 개수는 3이 된다. 한편, 시퀀스 번호 60에 대응하는 리프레쉬 카운트 값은 1이다. 59번째 파워-온 시퀀스까지 리프레쉬 동작이 한번도 수행되지 않았으므로, 이는 60번째 파워-온 시퀀스에서 기준 저장 영역에 대한 리프레쉬 동작이 수행되었음을 의미한다.
60번째 파워-온 시퀀스에서, 기준 저장 영역에 대한 리프레쉬 동작이 수행되었고 배드 블록의 개수는 3이 증가하였다. 이는 59번째 파워-온 시퀀스가 종료되어 메모리 시스템이 턴-오프된 이후 60번째 파워-온 시퀀스가 시작되기 이전에 메모리 시스템(1000)에 고온 스트레스 등 어떠한 중요한 이벤트가 발생하였음을 의미할 수 있다. 이와 같이, 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법에 의하면, 메모리 시스템(1000)의 파워-온 시퀀스 초반부에 기준 저장 영역의 메모리 셀들에 대한 문턱 전압 분포의 변화 여부를 판단하여 리프레쉬 동작을 수행하고, 배드 블록-리프레쉬 카운트 연관 테이블의 리프레쉬 카운트 값을 업데이트한다.
배드 블록-리프레쉬 카운트 연관 테이블에는 각 파워-온 시퀀스에서 발생한 배드 블록의 개수와 관련된 정보도 함께 업데이트된다. 따라서, 배드 블록-리프레쉬 카운트 연관 테이블을 참조함으로써 각각의 파워-온 시퀀스에서 리프레쉬 카운트 값과 배드 블록의 개수를 비교할 수 있다. 이와 같은 비교를 통해, 메모리 시스템(1000)의 파워-오프 동안의 이벤트를 예측할 수 있다.
도 16은 도 1에 도시된 컨트롤러의 일 예를 나타내는 블록도이다.
도 16을 참조하면, 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(HOST)와 연결된다. 반도체 메모리 장치(100)는 도 2를 참조하여 설명된 반도체 메모리 장치일 수 있다. 컨트롤러(200)는 도 1 또는 도 7의 컨트롤러(200)에 대응된다. 이하, 중복되는 설명은 생략된다.
컨트롤러(200)는 호스트(Host)로부터의 요청에 응답하여, 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(200)는 램(210, Random Access Memory), 프로세싱 유닛(220, processing unit), 호스트 인터페이스(230, host interface), 메모리 인터페이스(240, memory interface) 및 에러 정정 블록(250)을 포함한다. 램(210)은 프로세싱 유닛(220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 또한, 램(210)은 반도체 메모리 장치(100)로 전달할 커맨드들을 임시 저장하는 커맨드 큐로서 이용될 수도 있다.
프로세싱 유닛(220)은 컨트롤러(200)의 제반 동작을 제어한다. 실시 예에 따라, 도 9에 도시된 전원 공급 감지부(201), 커맨드 생성부(203), 리프레쉬 카운트 관리부(205) 및 배드 블록 관리부(207)는 프로세싱 유닛(220)에 의해 구동되는 펌웨어의 형태로 구현될 수 있다.
호스트 인터페이스(230)는 호스트(Host) 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer system interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(220)은 에러 정정 블록(250)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(200)의 구성 요소로서 제공될 수 있다.
컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 메모리 시스템(1000)을 포함한다. 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 및 이를 포함하는 메모리 시스템은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 17은 도 1의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 17을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 17에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 17을 참조하여 설명된 컨트롤러(200)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 18은 도 17을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 18에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 18에서, 도 17을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은, 도 16을 참조하여 설명된 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 메모리 시스템으로 대체될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 200: 컨트롤러
201: 전원 공급 감지부 203: 커맨드 생성부
205: 리프레쉬 카운트 관리부 207: 배드 블록 관리부
300: 호스트 1000: 메모리 시스템

Claims (20)

  1. 기준 저장 영역 및 일반 저장 영역을 포함하는 반도체 메모리 장치의 동작을 제어하는 컨트롤러로서:
    상기 컨트롤러를 포함하는 메모리 시스템이 파워-온 되었음을 나타내는 파워-온 신호를 생성하는 전원 공급 감지부;
    상기 파워-온 신호에 응답하여, 상기 기준 저장 영역에 대한 리드 커맨드를 생성하는 커맨드 생성부; 및
    상기 리드 커맨드에 대한 응답으로 수신되는 데이터를 분석하여, 상기 기준 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포의 변화 여부를 판단하는 리프레쉬 카운트 관리부를 포함하고,
    상기 커맨드 생성부는, 상기 판단 결과에 기초하여 상기 기준 저장 영역에 대한 리프레쉬 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는, 컨트롤러.
  2. 제1 항에 있어서, 상기 리프레쉬 카운트 관리부는 상기 리프레쉬 동작에 응답하여 상기 기준 저장 영역에 대한 리프레쉬 카운트 값을 업데이트하는 것을 특징으로 하는, 컨트롤러,
  3. 제1 항에 있어서, 상기 반도체 메모리 장치에 포함된 복수의 메모리 블록들 중 배드 블록의 개수를 업데이트하는 배드 블록 관리부를 더 포함하는 것을 특징으로 하는, 컨트롤러.
  4. 제2 항에 있어서, SLC 프로그램 방식으로 상기 기준 저장 영역에 기준 데이터를 프로그램하도록 상기 반도체 메모리 장치를 제어하는, 컨트롤러.
  5. 제4 항에 있어서,
    상기 리프레시 카운트 관리부는, 상기 리드된 데이터에 포함된 “0”의 비트 수 또는 “1”의 비트 수 중 적어도 하나의 개수에 기초하여, 상기 기준 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포의 변화 여부를 결정하는 것을 특징으로 하는, 컨트롤러.
  6. 제5 항에 있어서, 상기 기준 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포가 변화한 것으로 결정된 경우, 상기 커맨드 생성부는:
    상기 기준 저장 영역을 소거하기 위한 커맨드 및 상기 소거된 기준 저장 영역에 상기 기준 데이터를 재프로그램하기 위한 커맨드를 생성하여, 상기 리프레시 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 것을 특징으로 하는, 컨트롤러.
  7. 제6 항에 있어서, 상기 리프레시 카운트 관리부는:
    상기 반도체 메모리 장치의 시스템 저장 영역에 저장되어 있는 배드 블록-리프레시 카운트 연관 테이블을 수신하고,
    상기 기준 저장 영역에 대한 리프레쉬 동작에 응답하여, 상기 갱신된 리프레쉬 카운트 값에 기초하여 상기 배드 블록-리프레쉬 카운트 연관 테이블을 업데이트하는 것을 특징으로 하는, 컨트롤러.
  8. 제5 항에 있어서, 상기 기준 데이터는 “0”의 비트만을 포함하고,
    상기 리프레시 카운트 관리부는 상기 리드된 데이터에 포함된 “1”의 비트 수가 미리 결정된 임계값 이상인 경우, 상기 기준 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포가 변화된 것으로 결정하는 것을 특징으로 하는, 컨트롤러.
  9. 제5 항에 있어서, 상기 기준 데이터는 “1”의 비트만을 포함하고,
    상기 리프레시 카운트 관리부는 상기 리드된 데이터에 포함된 “0”의 비트 수가 미리 결정된 임계값 이상인 경우, 상기 기준 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포가 변화된 것으로 결정하는 것을 특징으로 하는, 컨트롤러.
  10. 제5 항에 있어서, 상기 기준 데이터는 동일한 개수의 “0”의 비트 및 “1”의 비트를 포함하고,
    상기 리프레시 카운트 관리부는 상기 리드된 데이터에 포함된 “1”의 비트 수에서 상기 기준 데이터에 포함된 “1”의 비트 수를 뺀 값이 미리 결정된 임계값 이상인 경우, 상기 기준 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포가 변화된 것으로 결정하는 것을 특징으로 하는, 컨트롤러.
  11. 제5 항에 있어서, 상기 기준 데이터는 동일한 개수의 “0”의 비트 및 “1”의 비트를 포함하고,
    상기 리프레시 카운트 관리부는 제1 리드 전압 및 이보다 큰 제2 리드 전압 사이의 문턱 전압을 갖는 메모리 셀들의 개수가 미리 결정된 임계값 이상인 경우, 상기 기준 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포가 변화된 것으로 결정하는 것을 특징으로 하는, 컨트롤러.
  12. 기준 저장 영역 및 일반 저장 영역을 포함하는 반도체 메모리 장치의 동작을 제어하는 컨트롤러의 동작 방법으로서,
    상기 컨트롤러를 포함하는 메모리 시스템의 턴-온을 감지하는 단계;
    상기 기준 저장 영역에 저장되어 있는 데이터를 리드하는 단계;
    상기 리드된 데이터에 기초하여, 상기 기준 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포의 변경 정도를 결정하는 단계; 및
    상기 문턱 전압 분포가 임계치 이상으로 변경되었다는 결정에 응답하여, 상기 기준 저장 영역에 대한 리프레쉬 동작을 수행하는 단계를 포함하는, 컨트롤러의 동작 방법.
  13. 제12 항에 있어서, 상기 리프레쉬 동작에 응답하여 상기 기준 저장 영역에 대한 리프레쉬 카운트 값을 업데이트하는 단계를 더 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  14. 제13 항에 있어서, 상기 업데이트된 리프레쉬 카운트 값에 기초하여 배드 블록-리프레쉬 카운트 연관 테이블을 업데이트하는 단계를 더 포함하고,
    상기 배드 블록-리프레쉬 카운트 연관 테이블은, 상기 메모리 시스템의 파워-온 시퀀스에 대응하는 배드 블록의 숫자 및 상기 업데이트된 리프레쉬 카운트 값을 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  15. 제12 항에 있어서, 상기 기준 저장 영역에 대한 리프레쉬 동작을 수행하는 단계는, SLC 프로그램 방식으로 기준 데이터를 상기 기준 저장 영역에 프로그램하도록, 상기 반도체 메모리 장치를 제어하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  16. 제15 항에 있어서, 상기 SLC 프로그램 방식으로 기준 데이터를 상기 기준 저장 영역에 프로그램하도록, 상기 반도체 메모리 장치를 제어하는 단계는, 검증 전압을 이용하여 상기 기준 데이터를 프로그램하는 단계를 포함하고,
    상기 기준 저장 영역에 저장되어 있는 데이터를 리드하는 단계는 상기 검증 전압보다 낮은 리드 전압으로 상기 기준 저장 영역에 저장되어 있는 데이터를 리드하는 단계를 포함하는, 컨트롤러의 동작 방법.
  17. 제16 항에 있어서, 상기 리드된 데이터에 기초하여, 상기 기준 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포의 변경 여부를 결정하는 단계는:
    상기 리드된 데이터에 포함된 “0”의 비트 수 또는 “1”의 비트 수 중 적어도 하나의 개수에 기초하여, 상기 기준 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포의 변화 여부를 결정하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  18. 제17 항에 있어서, 상기 기준 데이터는 “0”의 비트만을 포함하고,
    상기 리드된 데이터에 기초하여, 상기 기준 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포의 변경 여부를 결정하는 단계는, 상기 리드된 데이터에 포함된 “1”의 비트 수가 미리 결정된 임계값 이상이라는 판단에 응답하여, 상기 기준 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포가 변화된 것으로 결정하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  19. 제17 항에 있어서, 상기 기준 데이터는 “1”의 비트만을 포함하고,
    상기 리드된 데이터에 기초하여, 상기 기준 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포의 변경 여부를 결정하는 단계는, 상기 리드된 데이터에 포함된 “0”의 비트 수가 미리 결정된 임계값 이상이라는 판단에 응답하여, 상기 기준 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포가 변화된 것으로 결정하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  20. 제17 항에 있어서, 상기 기준 데이터는 동일한 개수의 “0”의 비트 및 “1”의 비트를 포함하고,
    상기 리드된 데이터에 기초하여, 상기 기준 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포의 변경 여부를 결정하는 단계는, 제1 리드 전압 및 이보다 큰 제2 리드 전압 사이의 문턱 전압을 갖는 메모리 셀들의 개수가 미리 결정된 임계값 이상이라는 판단에 응답하여, 상기 기준 저장 영역에 포함된 메모리 셀들의 문턱 전압 분포가 변화된 것으로 결정하는, 컨트롤러의 동작 방법.
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