KR20190111608A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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서지현
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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 비트 데이터를 각각 저장하는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 메모리 셀 어레이를 구동하도록 구성된다. 상기 제어 로직은, 제1 부분 데이터에 기초하여 상기 복수의 메모리 셀들 중 타겟 워드 라인에 연결된 메모리 셀들에 대한 제1 프로그램 동작을 수행하고, 상기 제1 프로그램 동작의 완료 이후에 수신되는 제2 부분 데이터에 기초하여 상기 타겟 워드 라인에 연결된 메모리 셀들에 대한 제2 프로그램 동작을 수행하도록 상기 주변 회로를 제어한다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 일 실시 예는 동작 성능이 향상된 반도체 메모리 장치를 제공한다.
본 발명의 다른 실시 예는 동작 성능이 향상된 반도체 메모리 장치의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 비트 데이터를 각각 저장하는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 메모리 셀 어레이를 구동하도록 구성된다. 상기 제어 로직은, 제1 부분 데이터에 기초하여 상기 복수의 메모리 셀들 중 타겟 워드 라인에 연결된 메모리 셀들에 대한 제1 프로그램 동작을 수행하고, 상기 제1 프로그램 동작의 완료 이후에 수신되는 제2 부분 데이터에 기초하여 상기 타겟 워드 라인에 연결된 메모리 셀들에 대한 제2 프로그램 동작을 수행하도록 상기 주변 회로를 제어한다.
일 실시 예에서, 상기 제1 부분 데이터는 제1 페이지 데이터, 제2 페이지 데이터 및 제3 페이지 데이터를 포함할 수 있다. 이 경우, 상기 제1 프로그램 동작이 완료된 후에 상기 타겟 워드 라인에 연결된 메모리 셀들 각각에 3 비트의 데이터가 저장될 수 있다.
일 실시 예에서, 상기 제2 부분 데이터는 제4 페이지 데이터를 포함할 수 있다. 이 경우, 상기 제2 프로그램 동작이 완료된 후에 상기 타겟 워드 라인에 연결된 메모리 셀들 각각에 4 비트의 데이터가 저장될 수 있다.
일 실시 예에서, 상기 제1 부분 데이터는 제1 페이지 데이터 및 제2 페이지 데이터를 포함할 수 있다. 이 경우, 상기 제1 프로그램 동작이 완료된 후에 상기 타겟 워드 라인에 연결된 메모리 셀들 각각에 2 비트의 데이터가 저장될 수 있다.
일 실시 예에서, 상기 제2 부분 데이터는 제3 페이지 데이터 및 제4 페이지 데이터를 포함할 수 있다. 이 경우, 상기 제2 프로그램 동작이 완료된 후에 상기 타겟 워드 라인에 연결된 메모리 셀들 각각에 4 비트의 데이터가 저장될 수 있다.
일 실시 예에서, 상기 제2 부분 데이터는 제3 페이지 데이터를 포함할 수 있다. 이 경우, 상기 제2 프로그램 동작이 완료된 후에 상기 타겟 워드 라인에 연결된 메모리 셀들 각각에 3 비트의 데이터가 저장될 수 있다.
일 실시 예에서, 상기 제어 로직은, 상기 타겟 워드 라인에 연결된 메모리 셀들에 저장된 제1 부분 데이터를 리드하고, 상기 리드된 제1 부분 데이터 및 상기 수신된 제2 부분 데이터에 기초하여 상기 제2 프로그램 동작을 수행하도록 상기 주변 회로를 제어할 수 있다.
일 실시 예에서, 상기 제1 프로그램 동작 이후에 상기 제1 부분 데이터 및 상기 제2 부분 데이터가 수신될 수 있다. 이 경우, 상기 제어 로직은, 상기 수신된 제1 부분 데이터 및 제2 부분 데이터에 기초하여 상기 제2 프로그램 동작을 수행하도록 상기 주변 회로를 제어할 수 있다.
일 실시 예에서, 상기 주변 회로는 복수의 비트 라인을 통해 상기 메모리 셀 어레이와 연결되는 읽기 및 쓰기 회로를 포함할 수 있다. 상기 제1 프로그램 동작 시에 상기 제1 부분 데이터가 상기 읽기 및 쓰기 회로에 로딩될 수 있다. 상기 제2 프로그램 동작 시에 상기 제1 부분 데이터 및 상기 제2 부분 데이터가 상기 읽기 및 쓰기 회로에 로딩될 수 있다.
본 발명의 또다른 실시 예에 따른, 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작 방법은, 제1 부분 데이터를 수신하는 단계, 상기 제1 부분 데이터에 기초하여, 상기 복수의 메모리 셀들 중 선택된 메모리 셀들을 제1 프로그램 하는 단계, 제2 부분 데이터를 수신하는 단계 및 상기 제1 부분 데이터 및 상기 제2 부분 데이터에 기초하여, 상기 선택된 메모리 셀들을 제2 프로그램하는 단계를 포함한다.
일 실시 예에서, 상기 제1 부분 데이터 및 상기 제2 부분 데이터에 기초하여, 상기 선택된 메모리 셀들을 제2 프로그램하는 단계는, 상기 제2 부분 데이터를 상기 선택된 메모리 셀들과 연결된 읽기 및 쓰기 회로에 로딩하는 단계, 상기 선택된 메모리 셀들을 리드하여, 상기 제1 부분 데이터를 상기 읽기 및 쓰기 회로에 로딩하는 단계 및 상기 로딩된 제1 부분 데이터 및 제2 부분 데이터에 기초하여, 상기 선택된 메모리 셀들을 프로그램하는 단계를 포함할 수 있다.
일 실시 예에서, 제2 부분 데이터를 수신하는 단계에서는 상기 제1 부분 데이터도 함께 수신될 수 있다. 이 경우, 상기 제2 부분 데이터에 기초하여, 상기 선택된 메모리 셀들을 제2 프로그램하는 단계는, 상기 제1 부분 데이터 및 상기 제2 부분 데이터를 상기 선택된 메모리 셀들과 연결된 읽기 및 쓰기 회로에 로딩하는 단계 및 상기 로딩된 제1 부분 데이터 및 제2 부분 데이터에 기초하여, 상기 선택된 메모리 셀들을 프로그램하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 제2 부분 데이터에 기초하여, 상기 선택된 메모리 셀들을 제2 프로그램하는 단계는, 상기 제2 부분 데이터를 상기 선택된 메모리 셀들과 연결된 읽기 및 쓰기 회로에 로딩하는 단계, 상기 제2 부분 데이터와 함께 제1 부분 데이터가 수신되었는지 여부를 판단하는 단계, 상기 판단 결과에 기초하여 상기 제1 부분 데이터를 상기 읽기 및 쓰기 회로에 로딩하는 단계 및 상기 로딩된 제1 부분 데이터 및 상기 제2 부분 데이터에 기초하여, 상기 선택된 메모리 셀들을 프로그램하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 판단 결과에 기초하여 상기 제1 부분 데이터를 상기 읽기 및 쓰기 회로에 로딩하는 단계에서는, 상기 제1 부분 데이터가 상기 제2 부분 데이터와 함께 수신된 경우, 수신된 상기 제1 부분 데이터를 상기 읽기 및 쓰기 회로에 로딩할 수 있다.
일 실시 예에서, 상기 판단 결과에 기초하여 상기 제1 부분 데이터를 상기 읽기 및 쓰기 회로에 로딩하는 단계에서는, 상기 제1 부분 데이터가 상기 제2 부분 데이터와 함께 수신되지 않은 경우, 상기 선택된 메모리 셀들로부터 상기 제1 부분 데이터를 리드하여 상기 읽기 및 쓰기 회로에 로딩할 수 있다.
일 실시 예에서, 상기 제1 프로그램 하는 단계가 완료됨에 따라, 상기 선택된 메모리 셀들 각각에 3 비트의 데이터가 저장될 수 있다.
일 실시 예에서, 상기 제2 프로그램 하는 단계가 완료됨에 따라, 상기 선택된 메모리 셀들 각각에 4 비트의 데이터가 저장될 수 있다.
일 실시 예에서, 상기 제1 프로그램 하는 단계가 완료됨에 따라, 상기 선택된 메모리 셀들 각각에 2 비트의 데이터가 저장될 수 있다.
일 실시 예에서, 상기 제2 프로그램 하는 단계가 완료됨에 따라, 상기 선택된 메모리 셀들 각각에 2 비트의 데이터가 저장될 수 있다.
본 발명의 또 다른 실시 예에 따라 타겟 워드 라인과 연결된 복수의 메모리 셀들에 N 페이지의 데이터를 프로그램하는 반도체 메모리 장치의 동작 방법은, 제1 내지 제k 페이지 데이터를 포함하는 제1 부분 데이터를 수신하는 단계, 상기 제1 부분 데이터에 기초하여, 상기 타겟 워드 라인과 연결된 복수의 메모리 셀들을 제1 프로그램 하는 단계, 제(k+1) 내지 제N 페이지 데이터를 포함하는 제2 부분 데이터를 수신하는 단계 및 상기 제1 부분 데이터 및 상기 제2 부분 데이터에 기초하여, 상기 타겟 워드 라인과 연결된 복수의 메모리 셀들을 제2 프로그램 하는 단계를 포함한다.
본 발명의 일 실시 예에 의하면, 동작 성능이 향상된 반도체 메모리 장치를 제공할 수 있다.
본 발명의 다른 실시 예에 의하면, 동작 성능이 향상된 반도체 메모리 장치의 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 포함하는 저장 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 8은 도 7의 제2 프로그램 단계의 일 예를 보다 상세히 나타내는 순서도이다.
도 9는 제1 및 제2 부분 데이터의 일 예를 나타내는 도면이다.
도 10, 도 11 및 도 12는 도 8에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 블록도이다.
도 13 및 도 14는 제1 프로그램 및 제2 프로그램의 결과에 따른 메모리 셀들의 문턱 전압 분포를 나타내는 도면이다.
도 15는 도 7의 제2 프로그램 단계의 다른 예를 보다 상세히 나타내는 순서도이다.
도 16은 도 15에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 블록도이다.
도 17은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 18은 제1 및 제2 부분 데이터의 다른 예를 나타내는 도면이다.
도 19 및 도 20은 제1 프로그램 및 제2 프로그램의 결과에 따른 메모리 셀들의 문턱 전압 분포를 나타내는 또다른 도면이다.
도 21은 N개의 페이지를 구성하는 데이터의 제1 및 제2 부분 데이터를 예시적으로 나타내는 도면이다.
도 22는 도 1에 도시된 메모리 컨트롤러의 일 예를 나타내는 블록도이다.
도 23은 도 1의 저장 장치의 응용 예를 보여주는 블록도이다.
도 24는 도 23을 참조하여 설명된 저장 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 포함하는 저장 장치를 나타내는 블록도이다.
도 1을 참조하면, 저장 장치(10)는 반도체 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함한다. 또한 저장 장치(10)는 호스트(300)와 통신한다. 메모리 컨트롤러(200)는 반도체 메모리 장치(100)의 제반 동작을 제어한다. 또한 메모리 컨트롤러(200)는 호스트(300)로부터 수신한 커맨드에 기초하여 반도체 메모리 장치(100)의 동작을 제어한다.
메모리 컨트롤러(200)는 버퍼 메모리(215)를 포함한다. 버퍼 메모리(215)는 호스트(300)로부터 수신한 프로그램 데이터를 임시 저장할 수 있다. 버퍼 메모리(215)에 임시 저장된 프로그램 데이터는 반도체 메모리 장치(100)로 전달되고, 반도체 메모리 장치(100)는 수신한 프로그램 데이터에 기초하여 프로그램 동작을 수행할 수 있다. 또한, 버퍼 메모리(215)는 반도체 메모리 장치(100)로부터 수신한 리드 데이터를 임시 저장할 수 있다. 반도체 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 기초하여 리드 동작을 수행하고, 상기 동작의 수행 결과로서 리드 데이터를 메모리 컨트롤러(200)로 전달한다. 메모리 컨트롤러(200)는 수신한 리드 데이터를 버퍼 메모리(215)에 임시 저장하였다가 호스트(300)로 전달할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 기입 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)는, 제1 부분 데이터를 수신하여 선택된 메모리 셀들을 제1 프로그램 하고, 이후 제2 부분 데이터를 수신하여 선택된 메모리 셀들을 제2 프로그램 한다. 이에 따라, 반도체 메모리 장치(100)의 동작 성능이 향상된다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 7은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 7을 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 제1 부분 데이터를 수신하는 단계(S110), 상기 제1 부분 데이터에 기초하여, 상기 복수의 메모리 셀들 중 선택된 메모리 셀들을 제1 프로그램 하는 단계(S130), 제2 부분 데이터를 수신하는 단계(S150) 및 상기 제2 부분 데이터에 기초하여, 상기 선택된 메모리 셀들을 제2 프로그램하는 단계(S170)를 포함한다. 이하 각 단계에 대해서 설명하기로 한다.
단계(S110)에서, 반도체 메모리 장치(100)는 메모리 컨트롤러(200)로부터 제1 부분 데이터를 수신할 수 있다. 도 1을 함께 참조하면, 상기 제1 부분 데이터는 프로그램 데이터로서, 버퍼 메모리(215)에 임시 저장되어 있던 데이터일 수 있다.
본 명세서에서, "제1 부분 데이터" 및 "제2 부분 데이터"는 프로그램 동작을 위해 선택되는 타겟 워드 라인(target word line)과 연결된 메모리 셀들에 저장되는 데이터를 의미한다. 예를 들어, 상기 제1 부분 데이터는 타겟 워드 라인과 연결된 메모리 셀들에 각각 저장되는 적어도 하나의 논리 페이지 데이터(logical page data)를 포함할 수 있다. 또한, 상기 제2 부분 데이터는 상기 타겟 워드 라인과 연결된 메모리 셀들에 각각 저장되는 적어도 하나의 다른 논리 페이지 데이터를 포함할 수 있다. 제1 부분 데이터 및 제2 부분 데이터가 상기 타겟 워드 라인과 연결된 메모리 셀들에 프로그램 됨에 따라, 상기 메모리 셀들 각각은 적어도 2 비트 이상의 데이터를 저장할 수 있다. 상기 제1 부분 데이터 및 제2 부분 데이터에 대해서는 도 9 내지 도 12를 참조하여 더욱 자세히 설명하기로 한다.
단계(S130)에서, 수신된 제1 부분 데이터에 기초하여, 타겟 워드 라인과 연결된 메모리 셀들을 프로그램 한다. 단계(S130)의 프로그램 동작은 "제1 프로그램 동작"으로 지칭할 수 있다. 단계(S130)의 제1 프로그램 동작에 의해, 소거 상태에 있던 메모리 셀들의 적어도 일부가 프로그램 된다. 한편, 단계(S130)의 제1 프로그램 동작이 완료됨에 따라, 타겟 워드 라인과 연결된 메모리 셀들은 적어도 1 비트의 데이터를 저장하게 될 것이다. 제1 프로그램 동작이 완료됨에 따라 메모리 셀들에 저장되는 데이터의 비트 수는 제1 부분 데이터에 포함되는 페이지 데이터의 개수에 따라 결정될 수 있다. 예를 들어, 제1 부분 데이터가 하나의 논리 페이지 데이터를 포함하는 경우, 제1 프로그램 동작이 완료됨에 따라 타겟 워드 라인과 연결된 각 메모리 셀들은 1 비트의 데이터를 저장하게 된다. 다른 예에서, 제1 부분 데이터가 두 개의 논리 페이지 데이터를 포함하는 경우, 제1 프로그램 동작이 완료됨에 따라 타겟 워드 라인과 연결된 각 메모리 셀들은 2 비트의 데이터를 저장하게 된다. 또다른 예에서, 제1 부분 데이터가 세 개의 논리 페이지 데이터를 포함하는 경우, 제1 프로그램 동작이 완료됨에 따라 타겟 워드 라인과 연결된 각 메모리 셀들은 3 비트의 데이터를 저장하게 된다.
단계(S150)에서, 반도체 메모리 장치(100)는 메모리 컨트롤러(200)로부터 제2 부분 데이터를 수신할 수 있다. 단계(S130)과 유사하게, 상기 제2 부분 데이터는 프로그램 데이터로서, 버퍼 메모리(215)에 임시 저장되어 있던 데이터일 수 있다.
단계(S170)에서, 상기 제1 부분 데이터 및 상기 제2 부분 데이터에 기초하여, 상기 선택된 메모리 셀들을 제2 프로그램 한다. 단계(S130)를 수행함에 따라, 상기 타겟 워드 라인과 연결된 메모리 셀들에는 제1 부분 데이터가 저장되어 있는 상태이다. 이후 단계(S150)가 추가적으로 수행됨으로써, 상기 타겟 워드 라인과 연결된 메모리 셀들에는 제1 부분 데이터 및 제2 부분 데이터가 저장된다.
한편, 단계(S170)의 제2 프로그램 동작이 완료됨에 따라, 타겟 워드 라인과 연결된 메모리 셀들은 적어도 2 비트의 데이터를 저장하게 될 것이다. 제2 프로그램 동작이 완료됨에 따라 메모리 셀들에 저장되는 데이터의 비트 수는 제1 부분 데이터 및 제2 부분 데이터에 포함되는 페이지 데이터의 개수에 따라 결정될 수 있다. 예를 들어, 제1 부분 데이터 및 제2 부분 데이터가 총 두 개의 논리 페이지 데이터를 포함하는 경우, 제2 프로그램 동작이 완료됨에 따라 타겟 워드 라인과 연결된 각 메모리 셀들은 2 비트의 데이터를 저장하게 된다. 다른 예에서, 제1 부분 데이터 및 제2 부분 데이터가 총 세 개의 논리 페이지 데이터를 포함하는 경우, 제2 프로그램 동작이 완료됨에 따라 타겟 워드 라인과 연결된 각 메모리 셀들은 3 비트의 데이터를 저장하게 된다. 다른 예에서, 제1 부분 데이터 및 제2 부분 데이터가 총 네 개의 논리 페이지 데이터를 포함하는 경우, 제2 프로그램 동작이 완료됨에 따라 타겟 워드 라인과 연결된 각 메모리 셀들은 4 비트의 데이터를 저장하게 된다.
기존의 프로그램 방법에 의하면, 메모리 셀들에 저장될 전체 페이지 데이터가 수신된 후에 일괄적으로 프로그램 동작이 수행된다. 이에 따라, 프로그램 동작을 수행하는 과정에서 갑자기 전원 공급을 받지 못하게 되는 경우(SuddenPower Off; SPO), 전체 페이지 데이터를 잃게 된다.
본 발명에 따른 반도체 메모리 장치의 동작 방법에 의하면, 제1 부분 데이터에 기초한 제1 프로그램 동작을 수행하고, 제2 부분 데이터에 기초한 제2 프로그램 동작을 수행한다. 이에 따라, 선택된 메모리 셀들의 제1 프로그램 동작(S130)을 수행한 이후에 SPO가 발생하는 경우 제2 부분 데이터는 잃더라도 제1 부분 데이터는 유지할 수 있게 된다. 이에 따라, 반도체 메모리 장치의 동작 신뢰성이 향상된다.
또한, 기존의 프로그램 방법에 의하면, 타겟 워드 라인과 연결된 메모리 셀들 각각에 복수의 비트 데이터를 저장하고자 하는 경우에, 복수의 페이지 데이터 전체를 임시 저장하기 위한 버퍼 메모리(215)를 필요로 한다. 예를 들어, 타겟 워드 라인과 연결된 메모리 셀들을 트리플-레벨 셀(TLC)로 이용하고자 하는 경우, 프로그램 동작 시 버퍼 메모리(215)는 세 개의 페이지 데이터를 저장할 공간을 확보하여야 한다. 또한, 타겟 워드 라인과 연결된 메모리 셀들을 쿼드-레벨 셀(QLC)로 이용하고자 하는 경우, 프로그램 동작 시 버퍼 메모리(215)는 네 개의 페이지 데이터를 저장할 공간을 확보하여야 한다. 메모리 셀들 각각에 저장되는 비트 수가 많아질수록, 하나의 워드 라인과 연결된 메모리 셀들을 프로그램 하기 위한 버퍼 용량이 더욱 커지게 된다.
본 발명에 따른 반도체 메모리 장치의 동작 방법에 의하면, 제1 부분 데이터에 기초한 제1 프로그램 동작을 수행하고, 제2 부분 데이터에 기초한 제2 프로그램 동작을 수행한다. 이에 따라, 버퍼 메모리(215)는 제1 부분 데이터 또는 제2 부분 데이터를 저장할 공간만을 필요로 한다. 이는 메모리 컨트롤러(200)의 버퍼 메모리(215)를 보다 유연하게 운영할 수 있도록 한다. 따라서, 저장 장치(10)의 동작 유연성이 향상된다. 이하에서는 제1 부분 데이터 및 제2 부분 데이터를 통해 타겟 워드 라인에 연결된 메모리 셀들에 각각 4 비트의 데이터를 저장하는 예시, 즉 QLC의 프로그램 동작을 설명하도록 한다.
도 8은 도 7의 제2 프로그램 단계의 일 예를 보다 상세히 나타내는 순서도이다. 도 9는 제1 및 제2 부분 데이터의 일 예를 나타내는 도면이다. 이하에서는 도 8 및 도 9를 함께 참조하여 본 발명의 일 실시 예에 대해 설명하기로 한다.
먼저 도 9를 참조하면, 타겟 워드 라인과 연결된 메모리 셀들(예시적으로 QLC)에 저장될 네 개의 페이지 데이터가 도시되어 있다. 하나의 타겟 워드 라인과 연결된 메모리 셀들에 제1 내지 제4 페이지 데이터가 저장되므로, 메모리 셀 각각은 4 비트의 데이터를 저장하게 될 것이다. 또한, 도 9의 예시에서, 제1 부분 데이터는 제1 내지 제3 페이지 데이터를 포함하고, 제2 부분 데이터는 제4 페이지 데이터를 포함한다. 이에 따라, 도 7의 단계(S130)를 수행한 후에 각 메모리 셀들에는 3 비트의 데이터가 저장될 것이다.
도 7의 단계(S150)에 의해, 제2 부분 데이터인 제4 페이지 데이터가 메모리 컨트롤러(200)로부터 반도체 메모리 장치(100)로 수신될 것이다. 3 비트의 데이터가 이미 저장되어 있는 상기 메모리 셀들에 제4 페이지 데이터를 추가적으로 저장하기 위해, 읽기 및 쓰기 회로는 제4 페이지 데이터뿐만 아니라 제1 내지 제3 페이지 데이터 또한 필요로 한다. 단계(S130)의 제1 프로그램 동작이 완료되면 읽기 및 쓰기 회로(130)에 포함된 각 페이지 버퍼들(PB1~PBm)은 더 이상 제1 부분 데이터를 유지하지 않게 된다. 따라서, 도 7의 단계(S170)를 수신하기 위해서는 제2 부분 데이터 뿐만 아니라 제1 부분 데이터를 읽기 및 쓰기 회로(130)에 인가하여야 한다.
도 8의 실시 예를 참조하면, 제2 부분 데이터인 제4 페이지 데이터가 메모리 컨트롤러(200)로부터 반도체 메모리 장치(100)로 수신된 이후에, 수신된 제2 부분 데이터를 읽기 및 쓰기 회로(130)에 로딩한다. 다시 말하면, 제2 부분 데이터인 제4 페이지 데이터가 읽기 및 쓰기 회로(130)의 페이지 버퍼들(PB1~PBm) 각각에 포함된 데이터 래치에 저장될 것이다. 이에 따라 읽기 및 쓰기 회로(130)의 각 페이지 버퍼들은 제4 페이지 데이터에 포함되는 1 비트의 데이터를 저장하게 된다.
이후에, 단계(S230)에서 타겟 워드 라인에 연결된 메모리 셀들에 대한 리드 동작을 수행한다. 도 7의 단계(S130)에서 제1 부분 데이터인 제1 내지 제3 페이지 데이터가 상기 메모리 셀들에 저장되었으므로, 단계(S230)를 수행함에 따라 제1 부분 데이터가 읽기 및 쓰기 회로에 로딩될 것이다. 다시 말하면, 제1 부분 데이터인 제1 내지 제3 페이지 데이터가 읽기 및 쓰기 회로(130)의 페이지 버퍼들(PB1~PBm) 각각에 포함된 데이터 래치에 저장될 것이다. 이에 따라 읽기 및 쓰기 회로(130)의 각 페이지 버퍼들(PB1~PBm)은 제1 내지 제3 페이지 데이터에 포함되는 3 비트의 데이터를 추가적으로 저장하게 된다. 결과적으로, 단계(S230)가 수행된 이후에, 읽기 및 쓰기 회로(130)의 각 페이지 버퍼들(PB1~PBm)은 제1 내지 제4 페이지 데이터에 포함되는 4 비트의 데이터를 저장하게 된다.
이후에, 단계(S250)에서 읽기 및 쓰기 회로(130)에 로딩된 제1 및 제2 부분 데이터에 기초하여, 타겟 워드 라인과 연결된 메모리 셀들을 프로그램한다. 읽기 및 쓰기 회로(130)의 페이지 버퍼들에 제1 내지 제4 페이지 데이터가 모두 저장되어 있으므로, 단계(S250)를 수행함에 따라 선택된 메모리 셀들 각각에 4 비트의 데이터를 저장하게 된다.
도 8의 실시 예에서, 제1 부분 데이터를 프로그램 한 이후에 메모리 컨트롤러(200)는 버퍼 메모리(215)에서 제1 부분 데이터를 비울 수 있다. 이후에 제2 부분 데이터를 프로그램 하기 위해, 메모리 컨트롤러(200)는 버퍼 메모리(215)에 제2 부분 데이터만을 유지하고 제1 부분 데이터를 유지하지 않을 수 있다. 반도체 메모리 장치(100)는 제2 부분 데이터를 수신하고, 이미 프로그램 된 메모리 셀들로부터 제1 부분 데이터를 리드한다. 따라서, 메모리 컨트롤러(200)의 버퍼 메모리(215)가 제1 부분 데이터를 유지하지 않더라도, 제1 부분 데이터 및 제2 부분 데이터에 기초한 제2 프로그램 동작이 가능하다. 따라서, 버퍼 메모리(215)의 가용 용량을 보다 많이 확보할 수 있으며, 이는 메모리 컨트롤러(200)의 버퍼 메모리(215)를 보다 유연하게 운영할 수 있도록 한다. 결과적으로, 저장 장치(10)의 동작 유연성이 향상된다.
도 9에서는 제1 부분 데이터가 3 개의 페이지 데이터를 포함하고, 제2 부분 데이터가 1 개의 페이지 데이터를 포함하는 실시 예가 도시되어 있다. 그러나 이는 예시적인 것으로서, 제1 부분 데이터가 2 개의 페이지 데이터를 포함하고, 제2 부분 데이터 또한 2 개의 페이지 데이터를 포함할 수도 있다. 또한, 다른 예시로서 제1 부분 데이터가 1 개의 페이지 데이터를 포함하고, 제2 부분 데이터 또한 3 개의 페이지 데이터를 포함할 수도 있다.
도 9에서는 제1 및 제2 프로그램 동작을 통해 전체 4개의 페이지 데이터가 프로그램 되는 실시 예가 도시되어 있다. 즉, 도 9의 실시 예를 통해 메모리 셀들은 각각 4 비트의 데이터를 저장하는 QLC로서 동작한다. 그러나 이는 예시적인 것으로서, 메모리 셀들 각각이 3 비트의 데이터를 저장하는 TLC로 동작할 수도 있다. 이 경우 제1 및 제2 프로그램 동작을 통해 전체 3 개의 페이지 데이터가 하나의 타겟 워드 라인과 연결된 메모리 셀들에 프로그램 될 것이다. 다른 예로서, 메모리 셀들 각각이 5 비트 이상의 데이터를 저장하도록 구성될 수도 있다. 이 경우 제1 및 제2 프로그램 동작을 통해 전체 5 개 이상의 페이지 데이터가 하나의 타겟 워드 라인과 연결된 메모리 셀들에 프로그램 될 것이다.
이하에서는 도 10 내지 도 14를 참조하여, 도 7 및 도 8에 도시된 반도체 메모리 장치의 동작 방법을 보다 상세히 설명하기로 한다.
도 10, 도 11 및 도 12는 도 8에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 블록도이다.
도 10을 참조하면, 메모리 컨트롤러(200) 및 반도체 메모리 장치(100)가 도시되어 있다. 메모리 컨트롤러(200)는 버퍼 메모리(215)를 포함한다. 또한, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 제어 로직(140)을 포함한다. 한편, 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 프로그램 대상으로 선택된 타겟 워드 라인과 연결된 메모리 셀들(115)이 상기 복수의 메모리 셀들에 포함된다.
도시의 편의를 위해, 본 발명의 설명을 위해 직접적으로 필요하지 않은 구성 요소들의 도시는 생략하였다.
도 10을 참조하면, 도 7의 단계들(S110, S130)이 도시되어 있다. 제1 프로그램 동작을 위해, 메모리 컨트롤러(200)의 버퍼 메모리(215)는 제1 부분 데이터(PDATA1)를 저장한다. 도 9를 참조하여 전술한 바와 같이, 제1 부분 데이터(PDATA1)는 제1 내지 제3 페이지 데이터(PGD1, PGD2, PGD3)를 포함한다. 반도체 메모리 장치(100)는 메모리 컨트롤러(200)로부터 제1 부분 데이터(PDATA1)를 수신한다. 제1 부분 데이터(PDATA1)에 포함되는 제1 내지 제3 페이지 데이터(PGD1, PGD2, PGD3)는 읽기 및 쓰기 회로(130)에 로딩된다. 제어 로직(140)은 로딩된 제1 내지 제3 페이지 데이터(PGD1, PGD2, PGD3)가 선택된 메모리 셀들(115)에 프로그램 되도록 어드레스 디코더(120) 및 읽기 및 쓰기 회로(130)를 제어할 것이다. 이와 같은 제1 프로그램 동작에 의해 제1 부분 데이터(PDATA1)가 선택된 메모리 셀들(115)에 프로그램 된다. 제1 프로그램 동작이 완료된 후에 메모리 컨트롤러(200)의 버퍼 메모리(215)에 저장된 제1 부분 데이터(PDATA1)는 비워질 것이다.
이후 도 11을 참조하면, 도 8의 단계들(S210, S230)가 도시되어 있다. 제2 프로그램 동작을 위해, 메모리 컨트롤러(200)의 버퍼 메모리(215)는 제2 부분 데이터(PDATA2)를 저장한다. 도 9를 참조하여 전술한 바와 같이, 제2 부분 데이터(PDATA2)는 제4 페이지 데이터(PGD4)를 포함한다. 반도체 메모리 장치(100)는 메모리 컨트롤러(200)로부터 제2 부분 데이터(PDATA2)를 수신한다. 제2 부분 데이터(PDATA2)에 포함되는 제4 페이지 데이터(PGD4)는 읽기 및 쓰기 회로(130)에 로딩된다.
한편, 제2 프로그램 동작을 위해, 반도체 메모리 장치(100)는 선택된 메모리 셀들(115)에 대한 데이터 리드 동작을 수행한다. 이를 통해, 선택된 메모리 셀들(115)에 저장된 제1 부분 데이터(PDATA1), 즉 제1 내지 제3 페이지 데이터(PGD1, PGD2, PGD3)가 읽기 및 쓰기 회로(130)에 로딩된다. 결과적으로, 읽기 및 쓰기 회로(130)에 제1 내지 제4 페이지 데이터(PGD1, PGD2, PGD3, PGD4)가 모두 로딩된다.
이후 도 12를 참조하면, 도 8의 단계(S250)가 도시되어 있다. 제어 로직(140)은 읽기 및 쓰기 회로(130)에 로딩된 제1 내지 제4 페이지 데이터(PGD1, PGD2, PGD3, PGD4)에 기초하여, 선택된 메모리 셀들(115)에 대한 제2 프로그램 동작을 수행한다. 제2 프로그램 동작이 완료되면, 선택된 메모리 셀들에 제1 및 제2 부분 데이터(PDATA1, PDATA2)가 모두 저장된다.
도 13 및 도 14는 제1 프로그램 및 제2 프로그램의 결과에 따른 메모리 셀들의 문턱 전압 분포를 나타내는 도면이다.
도 13을 참조하면, 도 10을 통해 설명한 제1 프로그램 동작 결과 선택된 메모리 셀들(115)의 문턱 전압 분포가 도시되어 있다. 제1 프로그램 동작에 의해 제1 내지 제3 페이지 데이터(PGD1, PGD2, PGD3)가 메모리 셀들(115)에 프로그램된다. 이 과정은 트리플-레벨 셀(TLC)의 프로그램 동작과 실질적으로 동일하게 수행될 수 있다. 그 결과, 메모리 셀들(115)은 소거 상태(E) 및 제1 내지 제7 프로그램 상태(P1T, P2T, P3T, P4T, P5T, P6T, P7T) 중 어느 하나의 상태로 프로그램 된다.
도 14를 참조하면, 도 13의 문턱 전압 분포를 갖는 메모리 셀들(115)이 제2 프로그램 동작에 의해 열 여섯 개의 프로그램 상태로 제2 프로그램 된다. 예를 들어, 제2 프로그램 동작에 의해, 도 13의 소거 상태(E)의 메모리 셀들은 도 14의 소거 상태(E) 또는 제1 프로그램 상태(P1Q) 중 어느 하나의 상태를 갖게 된다. 또한, 제2 프로그램 동작에 의해, 도 13의 제1 프로그램 상태(P1T)의 메모리 셀들은 도 14의 제2 프로그램 상태(P2Q) 또는 제3 프로그램 상태(P3Q) 중 어느 하나의 상태를 갖게 된다. 또한, 제2 프로그램 동작에 의해, 도 13의 제2 프로그램 상태(P2T)의 메모리 셀들은 도 14의 제4 프로그램 상태(P4Q) 또는 제5 프로그램 상태(P5Q) 중 어느 하나의 상태를 갖게 된다. 또한, 제2 프로그램 동작에 의해, 도 13의 제3 프로그램 상태(P3T)의 메모리 셀들은 도 14의 제6 프로그램 상태(P6Q) 또는 제7 프로그램 상태(P7Q) 중 어느 하나의 상태를 갖게 된다. 또한, 제2 프로그램 동작에 의해, 도 13의 제4 프로그램 상태(P4T)의 메모리 셀들은 도 14의 제8 프로그램 상태(P8Q) 또는 제9 프로그램 상태(P9Q) 중 어느 하나의 상태를 갖게 된다. 또한, 제2 프로그램 동작에 의해, 도 13의 제5 프로그램 상태(P5T)의 메모리 셀들은 도 14의 제10 프로그램 상태(P10Q) 또는 제11 프로그램 상태(P11Q) 중 어느 하나의 상태를 갖게 된다. 또한, 제2 프로그램 동작에 의해, 도 13의 제6 프로그램 상태(P6T)의 메모리 셀들은 도 14의 제12 프로그램 상태(P12Q) 또는 제13 프로그램 상태(P13Q) 중 어느 하나의 상태를 갖게 된다. 마지막으로, 제2 프로그램 동작에 의해, 도 13의 제7 프로그램 상태(P7T)의 메모리 셀들은 도 14의 제14 프로그램 상태(P14Q) 또는 제15 프로그램 상태(P15Q) 중 어느 하나의 상태를 갖게 된다.
전술한 바와 같이, 제1 프로그램 동작이 수행된 이후에, 제2 프로그램 동작 수행 중 반도체 메모리 장치(100)의 전원 공급이 갑자기 중단되는 경우에, 제2 부분 데이터(PDATA2)는 잃게 된다. 그러나 이러한 경우에도 도 13에 도시된 것과 같이 제1 부분 데이터(PDATA1)인 제1 내지 제3 페이지 데이터(PGD1, PGD2, PGD3)는 유지할 수 있게 된다. 결과적으로, 반도체 메모리 장치(100)의 동작 신뢰성이 향상된다.
도 15는 도 7의 제2 프로그램 단계의 다른 예를 보다 상세히 나타내는 순서도이다. 도 16은 도 15에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 블록도이다. 이하에서는 도 15 및 도 16을 함께 참조하여, 제2 프로그램 단계의 다른 예시에 대해서 설명하기로 한다.
도 8 및 도 11에 도시된 예시에 의하면, 제1 부분 데이터(PDATA1)가 선택된 메모리 셀(115)의 리드 동작에 의해 읽기 및 쓰기 회로(130)로 로딩되는 실시 예가 도시되어 있다. 한편, 도 15의 실시 예에 의하면, 제1 부분 데이터(PDATA1)가 메모리 컨트롤러(200)로부터 수신된다. 즉, 도 7의 단계(S150)에서, 제2 부분 데이터(PDATA2)뿐만 아니라 제1 부분 데이터(PDATA1) 또한 메모리 컨트롤러(200)로부터 수신된다.
단계(S215)에서, 수신한 제1 및 제2 부분 데이터(PDATA1, PDATA2)를 읽기 및 쓰기 회로에 로딩한다(S215). 이후에 로딩된 제1 및 제2 부분 데이터(PDATA1, PDATA2)에 기초하여, 선택된 메모리 셀들을 프로그램 한다(S255). 도 8의 실시 예에 의하면 제2 프로그램 동작을 위해 필요한 제1 부분 데이터(PDATA1)가 메모리 셀들로부터 리드되어 읽기 및 쓰기 회로에 로딩되는 반면, 도 15의 실시 예에 의하면, 제1 부분 데이터(PDATA1)가 제2 부분 데이터(PDATA2)와 함께 메모리 컨트롤러(200)로부터 수신되고, 읽기 및 쓰기 회로(130)에 로딩된다.
이하에서는 순서대로 도 10, 도 16 및 도 12를 참조하여 설명한다. 도 10을 참조하여 전술한 바와 같이, 제1 부분 데이터(PDATA1)가 반도체 메모리 장치(100)로 전달되어 메모리 셀들(115)에 제1 내지 제3 페이지 데이터(PGD1, PGD2, PGD3)가 프로그램된다. 이후, 도 16에 도시된 바와 같이, 메모리 컨트롤러(200)의 버퍼 메모리(215)에 저장되어 있는 제1 및 제2 부분 데이터(PDATA1, PDATA2)가 반도체 메모리 장치(100)로 전달된다. 반도체 메모리 장치(100)는 리드 동작 없이 수신된 제1 및 제2 부분 데이터(PDATA1, PDATA2)를 읽기 및 쓰기 회로(130)에 로딩한다. 이에 따라, 제1 내지 제4 페이지 데이터(PGD1, PGD2, PGD3, PGD4)가 읽기 및 쓰기 회로(130)의 페이지 버퍼들(PB1~PBm) 각각에 포함된 데이터 래치들에 저장될 것이다. 이후, 도 12에 도시된 바와 같이, 읽기 및 쓰기 회로(130)에 로딩된 제1 및 제2 부분 데이터(PDATA1, PDATA2)에 기초하여 메모리 셀들(115)이 제2 프로그램될 것이다.
즉, 메모리 컨트롤러(200)는 버퍼 메모리(215)의 상황에 따라, 제1 프로그램 동작 이후에 제1 부분 데이터(PDATA1)를 유지할 수도 있고, 또는 제1 부분 데이터(PDATA1)를 버퍼 메모리(215)에서 삭제할 수도 있다. 버퍼 메모리(215)의 용량 확보를 위해 제1 부분 데이터(PDATA1)를 삭제하는 경우, 제2 프로그램 동작 시 메모리 컨트롤러(200)는 제2 부분 데이터(PDATA2)만을 반도체 메모리 장치(100)로 전달할 수 있다. 이 경우, 도 8 및 도 11에 도시된 바와 같이, 메모리 셀들(115)로부터 제1 부분 데이터(PDATA1)를 리드하여 읽기 및 쓰기 회로(130)에 로딩한다.
버퍼 메모리(215)에 여유가 있어 제2 프로그램 동작 시까지 제1 부분 데이터(PDATA1)를 유지하게 되는 경우, 메모리 컨트롤러(200)는 제2 부분 데이터(PDATA2)와 함께 제1 부분 데이터(PDATA1)를 반도체 메모리 장치(100)로 전달한다. 이 경우, 제1 부분 데이터(PDATA1)를 메모리 셀들(115)로부터 리드하는 동작이 생략되므로, 전체 프로그램 속도가 향상된다.
도 17은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 도 17을 참조하면, 도 8 및 도 15가 결합된 방법이 도시되어 있다. 도 7과의 관계에서, 단계(S170)를 구체화한 단계들이 도 17에 도시되어 있다.
도 7의 단계들(S110, S130)에 의해 제1 프로그램 동작이 완료된 이후에, 반도체 메모리 장치(100)는 메모리 컨트롤러(200)로부터 제2 부분 데이터(PDATA2)를 수신할 것이다(S150). 이후에, 도 17의 단계(S310)에서, 수신된 제2 부분 데이터(PDATA2)를 읽기 및 쓰기 회로(130)에 로딩한다. 이후, 단계(S315)에서, 제2 부분 데이터(PDATA2)와 함께 제1 부분 데이터(PDATA1)가 수신되었는지 여부를 판단한다. 제1 부분 데이터(PDATA1)가 함께 수신된 경우, 데이터 리드 동작을 수행할 필요가 없다. 따라서 단계(S320)로 진행하여, 수신된 제1 부분 데이터(PDATA1)를 읽기 및 쓰기 회로(320)에 로딩한다. 이후 로딩된 제1 및 제2 부분 데이터(PDATA1, PDATA2)에 기초하여 선택된 메모리 셀들(115)을 프로그램 한다.
단계(S315)의 판단 결과 제1 부분 데이터(PDATA1)가 메모리 컨트롤러(200)로부터 수신되지 않은 경우, 단계(S325)로 진행하여 메모리 셀들(115)로부터 제1 부분 데이터(PDATA1)를 리드한다. 리드된 제1 부분 데이터(PDATA1)는 읽기 및 쓰기 회로(130)에 로딩될 것이다. 이후에 단계(S330)로 진행하여, 로딩된 제1 및 제2 부분 데이터(PDATA1, PDATA2)에 기초하여 선택된 메모리 셀들(115)을 프로그램 한다.
도 18은 제1 및 제2 부분 데이터의 다른 예를 나타내는 도면이다. 도 18을 참조하면, 타겟 워드 라인과 연결된 메모리 셀들(예시적으로 QLC)에 저장될 네 개의 페이지 데이터가 도시되어 있다. 하나의 타겟 워드 라인과 연결된 메모리 셀들에 제1 내지 제4 페이지 데이터가 저장되므로, 메모리 셀 각각은 4 비트의 데이터를 저장하게 될 것이다. 앞서 설명한 도 9의 예시에 의하면, 제1 부분 데이터는 제1 내지 제3 페이지 데이터를 포함하고, 제2 부분 데이터는 제4 페이지 데이터를 포함한다. 반면 도 18의 예시에 의하면, 제1 부분 데이터는 제1 및 제2 페이지 데이터를 포함하고, 제2 부분 데이터는 제3 및 제4 페이지 데이터를 포함한다.
이에 따라, 도 7의 단계(S130)를 수행한 후에 각 메모리 셀들에는 2 비트의 데이터가 저장될 것이다. 한편, 도 7의 단계(S170)를 수행한 후에 각 메모리 셀들에는 4 비트의 데이터가 저장될 것이다.
도 19 및 도 20은 제1 프로그램 및 제2 프로그램의 결과에 따른 메모리 셀들의 문턱 전압 분포를 나타내는 또다른 도면이다.
도 19를 참조하면, 도 18의 예시에 따라 제1 프로그램 동작을 수행한 결과 선택된 메모리 셀들(115)의 문턱 전압 분포가 도시되어 있다. 제1 프로그램 동작에 의해 제1 내지 제2 페이지 데이터가 메모리 셀들(115)에 프로그램된다. 이 과정은 멀티-레벨 셀(MLC)의 프로그램 동작과 실질적으로 동일하게 수행될 수 있다. 그 결과, 메모리 셀들(115)은 소거 상태(E) 및 제1 내지 제3 프로그램 상태(P1M, P2M, P3M) 중 어느 하나의 상태로 프로그램 된다.
도 20를 참조하면, 도 19의 문턱 전압 분포를 갖는 메모리 셀들(115)이 제2 프로그램 동작에 의해 열 여섯 개의 프로그램 상태로 제2 프로그램 된다. 예를 들어, 제2 프로그램 동작에 의해, 도 19의 소거 상태(E)의 메모리 셀들은 도 20의 소거 상태 내지 제3 프로그램 상태(E ~ P3Q) 중 어느 하나의 상태를 갖게 된다. 또한, 제2 프로그램 동작에 의해, 도 19의 제1 프로그램 상태(P1M)의 메모리 셀들은 도 20의 제4 내지 제7 프로그램 상태(P4Q ~ P7Q) 중 어느 하나의 상태를 갖게 된다. 또한, 제2 프로그램 동작에 의해, 도 19의 제2 프로그램 상태(P2M)의 메모리 셀들은 도 20의 제8 내지 제11 프로그램 상태(P8Q ~ P11Q) 중 어느 하나의 상태를 갖게 된다. 마지막으로, 제2 프로그램 동작에 의해, 도 19의 제3 프로그램 상태(P3M)의 메모리 셀들은 도 20의 제12 내지 제15 프로그램 상태(P12Q ~ P15Q) 중 어느 하나의 상태를 갖게 된다.
전술한 바와 같이, 제1 프로그램 동작이 수행된 이후에, 제2 프로그램 동작 수행 중 반도체 메모리 장치(100)의 전원 공급이 갑자기 중단되는 경우에, 제2 부분 데이터(PDATA2)는 잃게 된다. 그러나 이러한 경우에도 도 13에 도시된 것과 같이 제1 부분 데이터(PDATA1)인 제1 내지 제3 페이지 데이터(PGD1, PGD2, PGD3)는 유지할 수 있게 된다. 결과적으로, 반도체 메모리 장치(100)의 동작 신뢰성이 향상된다.
도 9 및 도 18은 예시적인 것으로서, 다른 다양한 실시 예 또한 가능함을 알 수 있을 것이다. 예를 들어, 제1 부분 데이터가 제1 페이지 데이터를 포함하고, 제2 부분 데이터가 제2 내지 제4 페이지 데이터를 포함하는 실시 예 또한 가능하다.
한편, 전술한 실시 예에 의하면, 제1 및 제2 프로그램 동작에 의해 메모리 셀들이 각각 4 비트의 데이터를 저장하는 QLC로 동작한다. 그러나 본 발명의 실시 예들에 따른 반도체 메모리 장치 및 그 동작 방법은 이에 한정되지 않는다.
예를 들어, 제1 및 제2 프로그램 동작에 의해, 메모리 셀들이 각각 3 비트의 데이터를 저장하는 TLC로서 동작할 수도 있다. 이 경우, 일 실시 예에서, 제1 프로그램 동작에 의해 프로그램 되는 제1 부분 데이터는 제1 및 제2 페이지 데이터를 포함하고, 제2 프로그램 동작에 의해 프로그램 되는 제2 부분 데이터는 제3 페이지 데이터를 포함할 수 있다. 다른 실시 예에서, 제1 프로그램 동작에 의해 프로그램 되는 제1 부분 데이터는 제1 페이지 데이터를 포함하고, 제2 프로그램 동작에 의해 프로그램 되는 제2 부분 데이터는 제2 및 제3 페이지 데이터를 포함할 수도 있다.
또다른 예에서, 제1 및 제2 프로그램 동작에 의해, 메모리 셀들이 각각 5 비트이상의 데이터를 저장하도록 구성될 수도 있다. 이 경우 다양한 조합의 제1 및 제2 부분 데이터가 구성될 수 있음을 알 수 있을 것이다.
도 21은 N개의 페이지를 구성하는 데이터의 제1 및 제2 부분 데이터를 예시적으로 나타내는 도면이다.
도 21을 참조하면, 타겟 워드 라인과 연결된 메모리 셀들에 저장될 N 개의 페이지 데이터가 도시되어 있다. 상기 N 값은 2 이상의 자연수일 수 있다. 하나의 타겟 워드 라인과 연결된 메모리 셀들에 제1 내지 제N 페이지 데이터가 저장되므로, 메모리 셀 각각은 N 비트의 데이터를 저장하게 될 것이다. 이에 따라, 타겟 워드 라인과 연결된 메모리 셀들에 데이터가 저장되면, 상기 메모리 셀들은 소거 상태(E) 및 제1 내지 제(2N-1) 프로그램 상태 중 어느 하나의 상태로 프로그램될 것이다.
또한, 도 21의 예시에서, 제1 부분 데이터는 제1 내지 제k 페이지 데이터를 포함하고, 제2 부분 데이터는 제(k+1) 내지 제N 페이지 데이터를 포함한다. 상기 k 값은 1 이상 N 미만의 자연수일 수 있다.
이에 따라, 도 7의 단계(S130)를 수행한 후에 각 메모리 셀들에는 k 비트의 데이터가 저장될 것이다. 한편, 도 7의 단계(S170)를 수행한 후에 각 메모리 셀들에는 N 비트의 데이터가 저장될 것이다.
도 9 내지 도 20을 참조하면, 제1 및 제2 프로그램 동작을 통해 전체 4개의 페이지 데이터가 프로그램 되는 실시 예가 도시되어 있다. 즉, 도 9 내지 도 20의 실시 예를 통해 메모리 셀들은 각각 4 비트의 데이터를 저장하는 QLC로서 동작한다. 그러나 이는 예시적인 것으로서, 도 21에 도시된 바와 같이 메모리 셀들 각각이 N 비트의 데이터를 저장하는 메모리 셀로 동작할 수도 있다. 이 경우 제1 및 제2 프로그램 동작을 통해 전체 N 개의 페이지 데이터가 하나의 타겟 워드 라인과 연결된 메모리 셀들에 프로그램 될 것이다.
도 22는 도 1에 도시된 메모리 컨트롤러의 일 예를 나타내는 블록도이다.
도 22를 참조하면, 메모리 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(HOST)와 연결된다. 반도체 메모리 장치(100)는 도 2를 참조하여 설명된 반도체 메모리 장치일 수 있다. 메모리 컨트롤러(200)는 도 1의 메모리 컨트롤러(200)에 대응된다. 이하, 중복되는 설명은 생략된다.
메모리 컨트롤러(200)는 호스트(Host)로부터의 요청에 응답하여, 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 컨트롤러(200)는 램(210, Random Access Memory), 프로세싱 유닛(220, processing unit), 호스트 인터페이스(230, host interface), 메모리 인터페이스(240, memory interface) 및 에러 정정 블록(250)을 포함한다. 램(210)은 프로세싱 유닛(220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 예를 들어, 도 1의 버퍼 메모리(215)의 적어도 일부는 도 22의 램(210)의 일부로서 구성될 수 있다.
프로세싱 유닛(220)은 메모리 컨트롤러(200)의 제반 동작을 제어한다.
호스트 인터페이스(230)는 호스트(Host) 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 메모리 컨트롤러(200)는 USB (Universal Serial Bus)프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(220)은 에러 정정 블록(250)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 메모리 컨트롤러(200)의 구성 요소로서 제공될 수 있다.
메모리 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 메모리 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
메모리 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 저장 장치가 반도체 드라이브(SSD)로 이용되는 경우, 저장 장치에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 저장 장치는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimediaplayer), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audioplayer), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 및 이를 포함하는 저장 장치는 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic DualIn Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic DualIn Line Package(CERDIP), Plastic Metric QuadFlat Pack(MQFP), Thin QuadFlatpack(TQFP), Small Outline(SOIC),Shrink Small OutlinePackage(SSOP), Thin Small Outline(TSOP),Thin QuadFlatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 23은 도 1의 저장 장치의 응용 예를 보여주는 블록도이다.
도 23을 참조하면, 저장 장치(2000)는 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 23에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 22를 참조하여 설명된 메모리 컨트롤러(200)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 24는 도 16을 참조하여 설명된 저장 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 저장 장치(2000)를 포함한다.
저장 장치(2000)는 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 저장 장치(2000)에 저장된다.
도 24에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 24에서, 도 23을 참조하여 설명된 저장 장치(2000)가 제공되는 것으로 도시되어 있다. 그러나, 저장 장치(2000)는, 도 22를 참조하여 설명된 메모리 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 저장 장치로 대체될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
200: 메모리 컨트롤러 210: 램
215: 버퍼 메모리 220: 프로세싱 유닛
230: 호스트 인터페이스 240: 메모리 인터페이스
250: 에러 정정 블록 300: 호스트

Claims (20)

  1. 복수의 비트 데이터를 각각 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이를 구동하도록 구성되는 주변 회로; 및
    제1 부분 데이터에 기초하여 상기 복수의 메모리 셀들 중 타겟 워드 라인에 연결된 메모리 셀들에 대한 제1 프로그램 동작을 수행하고, 상기 제1 프로그램 동작의 완료 이후에 수신되는 제2 부분 데이터에 기초하여 상기 타겟 워드 라인에 연결된 메모리 셀들에 대한 제2 프로그램 동작을 수행하도록 상기 주변 회로를 제어하는 제어 로직을 포함하는, 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 제1 부분 데이터는 제1 페이지 데이터, 제2 페이지 데이터 및 제3 페이지 데이터를 포함하고,
    상기 제1 프로그램 동작이 완료된 후에 상기 타겟 워드 라인에 연결된 메모리 셀들 각각에 3 비트의 데이터가 저장되는 것을 특징으로 하는, 반도체 메모리 장치.
  3. 제2 항에 있어서,
    상기 제2 부분 데이터는 제4 페이지 데이터를 포함하고,
    상기 제2 프로그램 동작이 완료된 후에 상기 타겟 워드 라인에 연결된 메모리 셀들 각각에 4 비트의 데이터가 저장되는 것을 특징으로 하는, 반도체 메모리 장치.
  4. 제1 항에 있어서,
    상기 제1 부분 데이터는 제1 페이지 데이터 및 제2 페이지 데이터를 포함하고,
    상기 제1 프로그램 동작이 완료된 후에 상기 타겟 워드 라인에 연결된 메모리 셀들 각각에 2 비트의 데이터가 저장되는 것을 특징으로 하는, 반도체 메모리 장치.
  5. 제4 항에 있어서,
    상기 제2 부분 데이터는 제3 페이지 데이터 및 제4 페이지 데이터를 포함하고,
    상기 제2 프로그램 동작이 완료된 후에 상기 타겟 워드 라인에 연결된 메모리 셀들 각각에 4 비트의 데이터가 저장되는 것을 특징으로 하는, 반도체 메모리 장치.
  6. 제4 항에 있어서,
    상기 제2 부분 데이터는 제3 페이지 데이터를 포함하고,
    상기 제2 프로그램 동작이 완료된 후에 상기 타겟 워드 라인에 연결된 메모리 셀들 각각에 3 비트의 데이터가 저장되는 것을 특징으로 하는, 반도체 메모리 장치.
  7. 제1 항에 있어서, 상기 제어 로직은,
    상기 타겟 워드 라인에 연결된 메모리 셀들에 저장된 제1 부분 데이터를 리드하고, 상기 리드된 제1 부분 데이터 및 상기 수신된 제2 부분 데이터에 기초하여 상기 제2 프로그램 동작을 수행하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  8. 제1 항에 있어서, 상기 제1 프로그램 동작 이후에 상기 제1 부분 데이터 및 상기 제2 부분 데이터가 수신되고,
    상기 제어 로직은 상기 수신된 제1 부분 데이터 및 제2 부분 데이터에 기초하여 상기 제2 프로그램 동작을 수행하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  9. 제1 항에 있어서, 상기 주변 회로는 복수의 비트 라인을 통해 상기 메모리 셀 어레이와 연결되는 읽기 및 쓰기 회로를 포함하고,
    상기 제1 프로그램 동작 시에 상기 제1 부분 데이터가 상기 읽기 및 쓰기 회로에 로딩되고,
    상기 제2 프로그램 동작 시에 상기 제1 부분 데이터 및 상기 제2 부분 데이터가 상기 읽기 및 쓰기 회로에 로딩되는 것을 특징으로 하는, 반도체 메모리 장치.
  10. 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작 방법으로서,
    제1 부분 데이터를 수신하는 단계;
    상기 제1 부분 데이터에 기초하여, 상기 복수의 메모리 셀들 중 선택된 메모리 셀들을 제1 프로그램 하는 단계;
    제2 부분 데이터를 수신하는 단계; 및
    상기 제1 부분 데이터 및 상기 제2 부분 데이터에 기초하여, 상기 선택된 메모리 셀들을 제2 프로그램하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  11. 제10 항에 있어서, 상기 제1 부분 데이터 및 상기 제2 부분 데이터에 기초하여, 상기 선택된 메모리 셀들을 제2 프로그램하는 단계는:
    상기 제2 부분 데이터를 상기 선택된 메모리 셀들과 연결된 읽기 및 쓰기 회로에 로딩하는 단계;
    상기 선택된 메모리 셀들을 리드하여, 상기 제1 부분 데이터를 상기 읽기 및 쓰기 회로에 로딩하는 단계; 및
    상기 로딩된 제1 및 제2 부분 데이터에 기초하여, 상기 선택된 메모리 셀들을 프로그램하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  12. 제10 항에 있어서, 제2 부분 데이터를 수신하는 단계에서는 상기 제1 부분 데이터도 함께 수신되고,
    상기 제2 부분 데이터에 기초하여, 상기 선택된 메모리 셀들을 제2 프로그램하는 단계는:
    상기 제1 부분 데이터 및 상기 제2 부분 데이터를 상기 선택된 메모리 셀들과 연결된 읽기 및 쓰기 회로에 로딩하는 단계; 및
    상기 로딩된 제1 및 제2 부분 데이터에 기초하여, 상기 선택된 메모리 셀들을 프로그램하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  13. 제10 항에 있어서, 상기 제2 부분 데이터에 기초하여, 상기 선택된 메모리 셀들을 제2 프로그램하는 단계는:
    상기 제2 부분 데이터를 상기 선택된 메모리 셀들과 연결된 읽기 및 쓰기 회로에 로딩하는 단계;
    상기 제2 부분 데이터와 함께 제1 부분 데이터가 수신되었는지 여부를 판단하는 단계;
    상기 판단 결과에 기초하여 상기 제1 부분 데이터를 상기 읽기 및 쓰기 회로에 로딩하는 단계; 및
    상기 로딩된 제1 부분 데이터 및 상기 제2 부분 데이터에 기초하여, 상기 선택된 메모리 셀들을 프로그램하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  14. 제13 항에 있어서, 상기 판단 결과에 기초하여 상기 제1 부분 데이터를 상기 읽기 및 쓰기 회로에 로딩하는 단계에서는,
    상기 제1 부분 데이터가 상기 제2 부분 데이터와 함께 수신된 경우, 수신된 상기 제1 부분 데이터를 상기 읽기 및 쓰기 회로에 로딩하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  15. 제13 항에 있어서, 상기 판단 결과에 기초하여 상기 제1 부분 데이터를 상기 읽기 및 쓰기 회로에 로딩하는 단계에서는,
    상기 제1 부분 데이터가 상기 제2 부분 데이터와 함께 수신되지 않은 경우, 상기 선택된 메모리 셀들로부터 상기 제1 부분 데이터를 리드하여 상기 읽기 및 쓰기 회로에 로딩하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  16. 제10 항에 있어서, 상기 제1 프로그램 하는 단계가 완료됨에 따라, 상기 선택된 메모리 셀들 각각에 3 비트의 데이터가 저장되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  17. 제16 항에 있어서, 상기 제2 프로그램 하는 단계가 완료됨에 따라, 상기 선택된 메모리 셀들 각각에 4 비트의 데이터가 저장되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  18. 제10 항에 있어서, 상기 제1 프로그램 하는 단계가 완료됨에 따라, 상기 선택된 메모리 셀들 각각에 2 비트의 데이터가 저장되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  19. 제18 항에 있어서, 상기 제2 프로그램 하는 단계가 완료됨에 따라, 상기 선택된 메모리 셀들 각각에 2 비트의 데이터가 저장되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  20. 타겟 워드 라인과 연결된 복수의 메모리 셀들에 N 페이지의 데이터를 프로그램하는 반도체 메모리 장치의 동작 방법으로서(상기 N은 2 이상의 자연수),
    제1 내지 제k 페이지 데이터를 포함하는 제1 부분 데이터를 수신하는 단계(k는 1보다 크거나 같고 상기 N보다 작은 자연수);
    상기 제1 부분 데이터에 기초하여, 상기 타겟 워드 라인과 연결된 복수의 메모리 셀들을 제1 프로그램 하는 단계;
    제(k+1) 내지 제N 페이지 데이터를 포함하는 제2 부분 데이터를 수신하는 단계; 및
    상기 제1 부분 데이터 및 상기 제2 부분 데이터에 기초하여, 상기 타겟 워드 라인과 연결된 복수의 메모리 셀들을 제2 프로그램 하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
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