KR20220063609A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents
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Abstract
반도체 메모리 장치는 메모리 셀 어레이, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 메모리 셀 어레이에 대한 프로그램 동작 및 리드 동작을 수행하도록 구성된다. 상기 제어 로직은 상기 주변 회로의 동작을 제어하도록 구성된다. 상기 제어 로직은 상기 복수의 메모리 셀들 중 선택된 페이지에 포함된 메모리 셀들에 대한 SLC 프로그램 동작을 수행하도록 상기 주변 회로를 제어하고, 상기 선택된 페이지에 대한 일반 센싱 동작을 수행하여 카운트 된 제1 페일 비트 수와, 상기 선택된 페이지에 대한 멀티 센싱 동작을 수행하여 카운트 된 제2 페일 비트 수를 비교하고, 상기 비교 결과에 기초하여 리드 동작에 사용될 적어도 하나의 이벨류에이션 시간을 보정한다.
Description
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 반도체 메모리 장치는 2차원 반도체 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 실시 예는 리드 성능을 향상시킬 수 있는 반도체 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 메모리 셀 어레이에 대한 프로그램 동작 및 리드 동작을 수행하도록 구성된다. 상기 제어 로직은 상기 주변 회로의 동작을 제어하도록 구성된다. 상기 제어 로직은 상기 복수의 메모리 셀들 중 선택된 페이지에 포함된 메모리 셀들에 대한 SLC 프로그램 동작을 수행하도록 상기 주변 회로를 제어하고, 상기 선택된 페이지에 대한 일반 센싱 동작을 수행하여 카운트 된 제1 페일 비트 수와, 상기 선택된 페이지에 대한 멀티 센싱 동작을 수행하여 카운트 된 제2 페일 비트 수를 비교하고, 상기 비교 결과에 기초하여 리드 동작에 사용될 적어도 하나의 이벨류에이션 시간을 보정한다.
본 발명의 다른 실시 예에 따른, 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작 방법은, 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 SLC 프로그램 동작을 수행하는 단계, 상기 선택된 메모리 셀들에 대하여, 제1 전압에 기초하여 일반 센싱 동작을 수행하는 단계, 상기 일반 센싱 동작에 따른 제1 페일 비트 수를 카운트하는 단계, 상기 선택된 메모리 셀들에 대하여, 상기 제1 전압 및 상기 제1 전압보다 작은 보조 전압에 기초하여 멀티 센싱 동작을 수행하는 단계, 상기 멀티 센싱 동작에 따른 제2 페일 비트 수를 카운트하는 단계 및 상기 제1 페일 비트 수 및 상기 제2 페일 비트 수에 기초하여, 리드 동작에 사용되는 이벨류에이션 시간의 보정 방식을 결정하는 단계를 포함한다.
본 기술은 리드 성능을 향상시킬 수 있는 반도체 메모리 장치 및 그 동작 방법을 제공할 수 있다.
도 1은 컨트롤러 및 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 반도체 메모리 장치의 예시적인 실시 예를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7a 및 도 7b는 전체 비트 라인 센싱 방식의 검증 동작과 이후 리드 동작에서의 전압 보상을 설명하기 위한 도면이다.
도 8a 및 도 8b는 전체 비트 라인 센싱 방식을 이용한 검증 시, 기준 전류 하향의 효과가 주도적인 경우 및 소스 라인 노이즈의 효과가 주도적인 경우의 이벨류에이션 시간 보정 방식을 설명하기 위한 도면이다.
도 9a 및 도 9b는 선택 비트 라인 센싱 방식의 검증 동작과 이후 리드 동작에서의 전압 보상을 설명하기 위한 도면이다.
도 10a 및 도 10b는 선택 비트 라인 센싱 방식을 이용한 검증 시, 기준 전류 하향의 효과가 주도적인 경우 및 소스 라인 노이즈의 효과가 주도적인 경우의 이벨류에이션 시간 보정 방식을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 12a는 전체 비트 라인 센싱 방식에서, 기준 전류 하향의 효과가 주도적인 경우 일반 센싱 동작 및 멀티 센싱 동작에서의 페일 비트 수 차이를 설명하기 위한 도면이다. 도 12b는 전체 비트 라인 센싱 방식에서, 소스 라인 노이즈의 효과가 주도적인 경우 일반 센싱 동작 및 멀티 센싱 동작에서의 페일 비트 수 차이를 설명하기 위한 도면이다.
도 13은 도 11의 단계(S160)의 예시적인 실시 예를 나타내는 순서도이다.
도 14a 및 도 14b는 도 13의 단계(S250) 및 단계(S270)의 예시적인 실시 예를 각각 나타내는 순서도이다.
도 15는 도 11의 단계(S160)의 다른 예시적인 실시 예를 나타내는 순서도이다.
도 16a 및 도 16b는 도 15의 단계(S350) 및 단계(S370)의 예시적인 실시 예를 각각 나타내는 순서도이다.
도 17a 및 도 17b는 도 11에 기재된 멀티 센싱 동작 및 일반 센싱 동작을 설명하기 위한 도면이다.
도 18a 및 도 18b는 멀티 센싱 동작 및 일반 센싱 동작을 각각 설명하기 위한 순서도들이다.
도 19는 도 2의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 20은 도 19의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 21은 도 20을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 2는 도 1의 반도체 메모리 장치의 예시적인 실시 예를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7a 및 도 7b는 전체 비트 라인 센싱 방식의 검증 동작과 이후 리드 동작에서의 전압 보상을 설명하기 위한 도면이다.
도 8a 및 도 8b는 전체 비트 라인 센싱 방식을 이용한 검증 시, 기준 전류 하향의 효과가 주도적인 경우 및 소스 라인 노이즈의 효과가 주도적인 경우의 이벨류에이션 시간 보정 방식을 설명하기 위한 도면이다.
도 9a 및 도 9b는 선택 비트 라인 센싱 방식의 검증 동작과 이후 리드 동작에서의 전압 보상을 설명하기 위한 도면이다.
도 10a 및 도 10b는 선택 비트 라인 센싱 방식을 이용한 검증 시, 기준 전류 하향의 효과가 주도적인 경우 및 소스 라인 노이즈의 효과가 주도적인 경우의 이벨류에이션 시간 보정 방식을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 12a는 전체 비트 라인 센싱 방식에서, 기준 전류 하향의 효과가 주도적인 경우 일반 센싱 동작 및 멀티 센싱 동작에서의 페일 비트 수 차이를 설명하기 위한 도면이다. 도 12b는 전체 비트 라인 센싱 방식에서, 소스 라인 노이즈의 효과가 주도적인 경우 일반 센싱 동작 및 멀티 센싱 동작에서의 페일 비트 수 차이를 설명하기 위한 도면이다.
도 13은 도 11의 단계(S160)의 예시적인 실시 예를 나타내는 순서도이다.
도 14a 및 도 14b는 도 13의 단계(S250) 및 단계(S270)의 예시적인 실시 예를 각각 나타내는 순서도이다.
도 15는 도 11의 단계(S160)의 다른 예시적인 실시 예를 나타내는 순서도이다.
도 16a 및 도 16b는 도 15의 단계(S350) 및 단계(S370)의 예시적인 실시 예를 각각 나타내는 순서도이다.
도 17a 및 도 17b는 도 11에 기재된 멀티 센싱 동작 및 일반 센싱 동작을 설명하기 위한 도면이다.
도 18a 및 도 18b는 멀티 센싱 동작 및 일반 센싱 동작을 각각 설명하기 위한 순서도들이다.
도 19는 도 2의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 20은 도 19의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 21은 도 20을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 컨트롤러 및 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 또한 메모리 시스템(1000)은 호스트(300)와 통신한다. 또한 컨트롤러(200)는 호스트(300)로부터 수신한 요청들에 기초하여, 커맨드들(CMDs)을 전달함으로써 반도체 메모리 장치(100)의 제반 동작을 제어한다. 또한, 컨트롤러(200)는 각 커맨드들(CMDs)에 대응하는 데이터(DATA)를 반도체 메모리 장치(100)로 전달하거나, 또는 반도체 메모리 장치(100)로부터 수신한다. 예를 들어, 호스트(300)로부터 프로그램 요청 및 프로그램 데이터를 수신한 경우, 컨트롤러(200)는 이에 대응하는 프로그램 커맨드 및 프로그램 데이터를 반도체 메모리 장치(100)로 전달한다. 다른 예에서, 호스트(300)로부터 리드 요청을 수신한 경우, 컨트롤러(200)는 이에 대응하는 리드 커맨드를 반도체 메모리 장치(100)로 전달한다. 이후, 반도체 메모리 장치(100)는 리드 커맨드에 대응하는 리드 데이터를 컨트롤러(200)로 전달한다.
메모리 시스템(1000)이 턴-오프 상태에서 턴-온 상태로 전환하는 경우, 메모리 시스템(1000)의 부팅 동작이 수행될 수 있다. 메모리 시스템(1000)의 부팅 동작은 반도체 메모리 장치(100)에 포함된 복수의 메모리 블록들의 현재 상태를 스캔하고, 스캔된 각 메모리 블록들의 상태를 컨트롤러(200) 내 메모리에 저장하는 동작을 포함할 수 있다. 예를 들어, 반도체 메모리 장치(100)에 포함된 복수의 메모리 블록들은 소거 상태(Erased State), 프로그램 상태(Programmed State) 또는 오픈 상태(Opened Stat) 중 어느 하나의 상태에 있을 수 있다. 메모리 블록에 포함된 모든 물리 페이지에 데이터가 저장되어 있지 않아 해당 메모리 블록에 포함된 모든 셀들이 소거 상태에 있는 경우, 해당 메모리 블록은 소거 상태이다. 메모리 블록에 포함된 모든 물리 페이지에 데이터들이 저장되어 있는 경우, 메모리 블록은 프로그램 상태이다. 메모리 블록에 포함된 물리 페이지들 중 일부 물리 페이지에는 데이터가 저장되어 있고, 일부 물리 페이지에는 데이터가 저장되어 있지 않은 경우, 해당 메모리 블록은 오픈 상태이다. 메모리 블록에 포함된 페이지들의 데이터를 순차적으로 리드하여 해당 메모리 블록의 상태를 판단할 수 있다. 이를 위해, 컨트롤러(200)는 메모리 블록에 포함된 페이지들의 데이터를 리드하기 위한 복수의 리드 커맨드를 생성하여 반도체 메모리 장치(100)에 전달할 수 있다. 반도체 메모리 장치(100)는 수신한 리드 커맨드에 대응하는 리드 동작을 수행하고, 리드 동작의 결과로서 리드된 데이터를 컨트롤러(200)로 전달할 수 있다.
도 2는 도 1의 반도체 메모리 장치의 예시적인 실시 예를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 이 때 주변 회로는 제어 로직(140)의 제어에 의해 동작한다. 어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다. 하나의 워드 라인에 연결된 복수의 메모리 셀들은 하나의 물리 페이지(physical page)를 구성할 수 있다. 반도체 메모리 장치에 포함된 복수의 메모리 셀들 각각이 하나의 비트를 저장하는 싱글-레벨 셀(single-level cell; SLC)인 경우, 하나의 물리 페이지에는 하나의 논리 페이지 데이터(logical page data)가 저장될 수 있다. 반도체 메모리 장치에 포함된 복수의 메모리 셀들 각각이 두 개의 비트를 저장하는 멀티-레벨 셀(multi-level cell; MLC)인 경우, 하나의 물리 페이지에는 두 개의 논리 페이지 데이터, 예를 들어 MSB(Most Significant Bit) 페이지 데이터 및 LSB(Least Significant Bit) 페이지 데이터가 저장될 수 있다. 반도체 메모리 장치에 포함된 복수의 메모리 셀들 각각이 세 개의 비트를 저장하는 트리플-레벨 셀(triple-level cell; TLC)인 경우, 하나의 물리 페이지에는 세 개의 논리 페이지 데이터, 예를 들어 MSB 페이지 데이터, CSB(Central Significant Bit) 페이지 데이터 및 LSB 페이지 데이터가 저장될 수 있다. 반도체 메모리 장치에 포함된 복수의 메모리 셀들 각각이 네 개의 비트를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)인 경우, 하나의 물리 페이지에는 네 개의 논리 페이지 데이터, 예를 들어 MSB 페이지 데이터, HCSB(High Central Significant Bit) 페이지 데이터, LCSB(Low Central Significant Bit) 페이지 데이터 및 LSB 페이지 데이터가 저장될 수 있다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 기입 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어 신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다. 제어 로직은 메모리 셀 어레이(110)의 프로그램 동작 시 사용되는 다양한 전압들을 생성하도록 전압 생성부(150)를 제어한다. 또한, 제어 로직(140)은 전압 생성부(150)로부터 생성된 전압들을 글로벌 라인들을 통해 동작 대상인 메모리 블록의 로컬 라인들로 전달하도록 어드레스 디코더(120)를 제어한다. 한편, 제어 로직(140)은 리드 동작 시 비트 라인들(BL1~BLm)을 통해 메모리 블록의 선택된 페이지의 데이터를 리드하여 페이지 버퍼(PB1~PBm)에 저장하도록 읽기 및 쓰기 회로(130)를 제어한다. 또한, 제어 로직(140)은 프로그램 동작 시 페이지 버퍼(PB1~PBm)에 저장된 데이터를 선택된 페이지에 프로그램하도록 읽기 및 쓰기 회로(130)를 제어한다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 3은 도 2의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 3에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 5에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트 라인(BL1)에 연결되어 있다. 제m 열의 셀 스트링들(CS1m, CS2m)은 제m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결된다. 제2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 3 내지 도 5에 도시된 바와 같이, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 또한, 도 6에 도시된 바와 같이, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
도 7a 및 도 7b는 전체 비트 라인 센싱 방식의 검증 동작과 이후 리드 동작에서의 전압 보상을 설명하기 위한 도면이다.
도 7a를 참조하면, 프로그램 동작이 진행 중인 상황에서의 메모리 셀들의 문턱 전압 분포가 도시되어 있다. 도 7a에서, 메모리 셀들은 각각 3 개의 비트들을 저장할 수 있는 TLC이다. 따라서, 프로그램 동작이 완료되는 경우 각 메모리 셀들의 문턱 전압은 소거 상태 (E) 또는 제1 내지 제7 프로그램 상태 (PV1~PV7) 중 어느 하나의 상태를 갖게 될 것이다. 도 7a는 프로그램 동작 중 제1 및 제2 프로그램 상태 (PV1, PV2) 에 대한 프로그램이 완료되고, 제3 내지 제7 프로그램 상태(PV3~PV7)에 대한 프로그램은 완료되지 않은 상태에서 제3 프로그램 상태(PV3)에 대한 검증 동작이 수행되는 상황이 도시되어 있다. 제3 프로그램 상태(PV3)에 대한 검증 동작을 수행하기 위해, 선택된 워드 라인에 제3 검증 전압(VFY3)이 인가될 것이다.
도 7a에서, 검증 동작 시 전체 비트 라인들이 프리차지된다. 즉, 제3 프로그램 상태(PV3)로 프로그램 될 메모리 셀들의 프로그램 완료 여부를 검증하는 과정에서, 제3 프로그램 상태(PV3)로 프로그램될 메모리 셀들 뿐만 아니라 나머지 메모리 셀들과 각각 연결된 모든 비트 라인들이 함께 프리차지된다.
한편, 도 7b를 참조하면, 프로그램 동작이 완료된 이후에 리드 동작을 위해 제3 리드 전압(V3)이 인가되는 상황이 도시되어 있다. 제3 리드 전압이 인가됨에 따라, 제3 리드 전압보다 낮은 문턱 전압을 갖는 메모리 셀들과, 제3 리드 전압보다 높은 문턱 전압을 갖는 메모리 셀들이 구분된다. 즉, 제3 리드 전압의 인가로 인해 소거 상태(E), 제1 및 제2 프로그램 상태(PV1, PV2) 중 어느 하에 속하는 메모리 셀들과, 제3 내지 제7 프로그램 상태(PV3~PV7)에 속하는 메모리 셀들이 구분된다.
도 7a와 도 7b를 비교하면, 검증 동작 시 메모리 셀들의 문턱 전압 분포는 프로그램 완료 이후의 메모리 셀들의 문턱 전압 분포와 상이하다. 즉, 검증 동작에서의 메모리 셀들의 문턱 전압 상태가 리드 동작 시의 메모리 셀들의 문턱 전압 상태와 상이하므로, 센싱 동작에서 사용되는 기준 전류의 차이가 발생할 수 있다. 예를 들어, 제1 프로그램 상태(PV1)에 대한 검증 동작 시 대부분의 메모리 셀들이 상대적으로 낮은 문턱 전압 상태에 있기 때문에, 프로그램이 완료된 상태에서의 메모리 셀들의 문턱 전압 분포와 차이가 상당히 크다. 반면, 제7 프로그램 상태(PV7)에 대한 검증 동작 시, 소거 상태(E) 및 제1 내지 제6 프로그램 상태(PV1~PV6)의 메모리 셀들은 분포 형성이 완료되었으므로 프로그램이 완료된 상태에서의 메모리 셀들의 문턱 전압 분포와 차이가 작다. 이에 따라, 리드 동작 시 각 프로그램 상태에 대응하는 센싱 동작에서의 이벨류에이션 시간을 개별적으로 보상할 필요가 있다.
도 8a 및 도 8b는 전체 비트 라인 센싱 방식을 이용한 검증 시, 기준 전류 하향의 효과가 주도적인 경우 및 소스 라인 노이즈의 효과가 주도적인 경우의 이벨류에이션 시간 보정 방식을 설명하기 위한 도면이다.
도 8a를 참조하면, 전체 비트 라인 센싱 방식을 사용하는 경우, 기준 전류 하향의 효과가 소스 라인 노이즈의 효과보다 주도적인 경우의 이벨류에이션 시간 보정 방식이 도시되어 있다. 기준 전류 하향의 효과가 소스 라인 노이즈의 효과보다 주도적인 경우에는 전체적으로 리드 동작에서의 이벨류에이션 시간을 검증 동작 시 사용한 이벨류에이션 시간보다 증가시킬 필요가 있다. 이 경우, 제1 프로그램 상태(PV1) 검증 시 메모리 셀들의 문턱 전압 분포 상태가 프로그램 이후의 문턱 전압 분포 상태와 가장 차이가 크므로, 제1 리드 전압을 이용한 센싱 동작 시의 이벨류에이션 시간의 증가 폭을 가장 크게 설정하고, 반대로 제7 리드 전압을 이용한 센싱 동작 시의 이벨류에이션 시간의 증가 폭을 가장 적게 설정한다. 즉, 제1 리드 전압에 대응하는 이벨류이에션 시간(tEV - R1)은 검증 동작 시 사용한 이벨류에이션 시간(tEV - VFY1~VFY7)보다 제1 시간폭(Δt1)만큼 증가된 값이 된다. 한편, 제7 리드 전압에 대응하는 이벨류이에션 시간(tEV - R7)은 검증 동작 시 사용한 이벨류에이션 시간(tEV - VFY1~VFY7)보다 제2 시간폭(Δt2)만큼 증가된 값이 된다. 여기에서, 제1 시간폭(Δt1)은 제2 시간폭(Δt2)보다 큰 값이다.
도 8a에서는 편의상 제1 리드 전압을 이용한 센싱 동작의 이벨류에이션 시간 및 제7 리드 전압을 이용한 센싱 동작의 이벨류에이션 시간만을 도시하였으나, 제2 내지 제6 리드 전압에 대응하는 이벨류에이션 시간은 제1 및 제7 리드 전압에 대응하는 이벨류에이션 시간 사이에서, 순차적으로 감소하는 크기로 적용 가능함을 알 수 있을 것이다.
도 8b를 참조하면, 전체 비트 라인 센싱 방식을 사용하는 경우, 소스 라인 노이즈의 효과가 기준 전류 하향의 효과보다 주도적인 경우의 이벨류에이션 시간 보정 방식이 도시되어 있다. 소스 라인 노이즈의 효과가 기준 전류 하향의 효과보다 주도적인 경우에는 전체적으로 리드 동작에서의 이벨류에이션 시간을 검증 동작 시 사용한 이벨류에이션 시간보다 감소시킬 필요가 있다. 이 경우, 제1 리드 전압을 이용한 센싱 동작 시의 이벨류에이션 시간의 감소 폭을 가장 크게 설정하고, 반대로 제7 리드 전압을 이용한 센싱 동작 시의 이벨류에이션 시간의 감소 폭을 가장 적게 설정한다. 즉, 제1 리드 전압에 대응하는 이벨류이에션 시간(tEV - R1)은 검증 동작 시 사용한 이벨류에이션 시간(tEV - VFY1~VFY7)보다 제3 시간폭(Δt3)만큼 감소된 값이 된다. 한편, 제7 리드 전압에 대응하는 이벨류이에션 시간(tEV - R7)은 검증 동작 시 사용한 이벨류에이션 시간(tEV - VFY1~VFY7)보다 제4 시간폭(Δt4)만큼 감소된 값이 된다. 여기에서, 제3 시간폭(Δt3)은 제4 시간폭(Δt4)보다 큰 값이다.
도 9a 및 도 9b는 선택 비트 라인 센싱 방식의 검증 동작과 이후 리드 동작에서의 전압 보상을 설명하기 위한 도면이다.
도 9a를 참조하면, 프로그램 동작이 진행 중인 상황에서의 메모리 셀들의 문턱 전압 분포가 도시되어 있다. 도 9a에서, 메모리 셀들은 각각 3 개의 비트들을 저장할 수 있는 TLC이다. 따라서, 프로그램 동작이 완료되는 경우 각 메모리 셀들의 문턱 전압은 소거 상태 (E) 또는 제1 내지 제7 프로그램 상태 (PV1~PV7) 중 어느 하나의 상태를 갖게 될 것이다. 도 9a는 프로그램 동작 중 제1 및 제2 프로그램 상태 (PV1, PV2)에 대한 프로그램이 완료되고, 제3 내지 제7 프로그램 상태(PV3~PV7)에 대한 프로그램은 완료되지 않은 상태에서 제3 프로그램 상태(PV3)에 대한 검증 동작이 수행되는 상황이 도시되어 있다. 제3 프로그램 상태(PV3)에 대한 검증 동작을 수행하기 위해, 선택된 워드 라인에 제3 검증 전압(VFY3)이 인가될 것이다.
도 9a에서, 검증 동작 시 선택된 비트 라인들만이 프리차지된다. 즉, 제3 프로그램 상태(PV3)로 프로그램 될 메모리 셀들의 프로그램 완료 여부를 검증하는 과정에서, 제3 프로그램 상태(PV3)로 프로그램될 메모리 셀들 중 프로그램이 완료되지 않은 셀들과 각각 연결된 모든 비트 라인들이 함께 프리차지된다. 도 9a에서 빗금친 부분은 제3 프로그램 상태(PV3)로 프로그램될 메모리 셀들 중 프로그램이 완료되지 않은 셀들, 즉 페일 비트 셀의 개수(NFBC)를 나타낸다.
한편, 도 9b를 참조하면, 도 7b와 마찬가지로 프로그램 동작이 완료된 이후에 리드 동작을 위해 제3 리드 전압(V3)이 인가되는 상황이 도시되어 있다. 제3 리드 전압이 인가됨에 따라, 제3 리드 전압보다 낮은 문턱 전압을 갖는 메모리 셀들과, 제3 리드 전압보다 높은 문턱 전압을 갖는 메모리 셀들이 구분된다. 즉, 제3 리드 전압의 인가로 인해 소거 상태(E), 제1 및 제2 프로그램 상태(PV1, PV2) 중 어느 하에 속하는 메모리 셀들과, 제3 내지 제7 프로그램 상태(PV3~PV7)에 속하는 메모리 셀들이 구분된다.
도 9a와 도 9b를 비교하면, 검증 동작 시 메모리 셀들의 문턱 전압 분포는 프로그램 완료 이후의 메모리 셀들의 문턱 전압 분포와 상이하다. 즉, 검증 동작에서의 메모리 셀들의 문턱 전압 상태가 리드 동작 시의 메모리 셀들의 문턱 전압 상태와 상이하므로, 센싱 동작에서 사용되는 기준 전류의 차이가 발생할 수 있다. 이에 따라, 리드 동작 시 각 프로그램 상태에 대응하는 센싱 동작에서의 이벨류에이션 시간을 개별적으로 보상할 필요가 있다.
도 10a 및 도 10b는 선택 비트 라인 센싱 방식을 이용한 검증 시, 기준 전류 하향의 효과가 주도적인 경우 및 소스 라인 노이즈의 효과가 주도적인 경우의 이벨류에이션 시간 보정 방식을 설명하기 위한 도면이다.
도 10a 및 도 10b는 선택 비트 라인 센싱 방식을 이용한 검증 시, 기준 전류 하향의 효과가 주도적인 경우 및 소스 라인 노이즈의 효과가 주도적인 경우의 이벨류에이션 시간 보정 방식을 설명하기 위한 도면이다.
도 10a를 참조하면, 선택 비트 라인 센싱 방식을 사용하는 경우, 기준 전류 하향의 효과가 소스 라인 노이즈의 효과보다 주도적인 경우의 이벨류에이션 시간 보정 방식이 도시되어 있다. 기준 전류 하향의 효과가 소스 라인 노이즈의 효과보다 주도적인 경우에는 전체적으로 리드 동작에서의 이벨류에이션 시간을 검증 동작 시 사용한 이벨류에이션 시간보다 감소시킬 필요가 있다. 이 경우, 제1 리드 전압을 이용한 센싱 동작 시의 이벨류에이션 시간의 감소 폭을 가장 작게 설정하고, 반대로 제7 리드 전압을 이용한 센싱 동작 시의 이벨류에이션 시간의 감소 폭을 가장 크게 설정한다. 즉, 제1 리드 전압에 대응하는 이벨류이에션 시간(tEV - R1)은 검증 동작 시 사용한 이벨류에이션 시간(tEV - VFY1~VFY7)보다 제5 시간폭(Δt5)만큼 감소된 값이 된다. 한편, 제7 리드 전압에 대응하는 이벨류이에션 시간(tEV - R7)은 검증 동작 시 사용한 이벨류에이션 시간(tEV - VFY1~VFY7)보다 제6 시간폭(Δt6)만큼 감소된 값이 된다. 여기에서, 제5 시간폭(Δt5)은 제6 시간폭(Δt6)보다 작은 값이다.
도 10b를 참조하면, 선택 비트 라인 센싱 방식을 사용하는 경우, 소스 라인 노이즈의 효과가 기준 전류 하향의 효과보다 주도적인 경우의 이벨류에이션 시간 보정 방식이 도시되어 있다. 소스 라인 노이즈의 효과가 기준 전류 하향의 효과보다 주도적인 경우에는 전체적으로 리드 동작에서의 이벨류에이션 시간을 검증 동작 시 사용한 이벨류에이션 시간보다 증가시킬 필요가 있다. 이 경우, 제1 리드 전압을 이용한 센싱 동작 시의 이벨류에이션 시간의 증가 폭을 가장 작게 설정하고, 반대로 제7 리드 전압을 이용한 센싱 동작 시의 이벨류에이션 시간의 증가 폭을 가장 크게 설정한다. 즉, 제1 리드 전압에 대응하는 이벨류이에션 시간(tEV - R1)은 검증 동작 시 사용한 이벨류에이션 시간(tEV - VFY1~VFY7)보다 제7 시간폭(Δt7)만큼 증가한 값이 된다. 한편, 제7 리드 전압에 대응하는 이벨류이에션 시간(tEV - R7)은 검증 동작 시 사용한 이벨류에이션 시간(tEV - VFY1~VFY7)보다 제8 시간폭(Δt8)만큼 증가된 값이 된다. 여기에서, 제7 시간폭(Δt7)은 제8 시간폭(Δt8)보다 작은 값이다.
도 11은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 11을 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 선택된 페이지에 대한 SLC 프로그램 동작을 수행하는 단계(S110), 제1 전압에 기초하여, 선택된 페이지에 대한 일반 센싱 동작을 수행하는 단계(S120), 제1 페일 비트 수(NFB1)를 카운트하는 단계(S130), 제1 전압 및 제1 보조 전압에 기초하여, 선택된 페이지에 대한 멀티 센싱 동작을 수행하는 단계(S140), 제2 페일 비트 수(NFB2)를 카운트하는 단계(S150), 제1 및 제2 페일 비트 수에 기초하여, 리드 동작 시 사용될 이벨류에이션 시간(tEV) 보정 방식을 결정하는 단계(S160) 및 결정된 보정 방식에 기초하여, 리드 동작을 위한 이벨류에이션 시간(tEV)의 세트를 보정하는 단계(S170)를 포함한다.
단계(S110)에서는 선택된 페이지에 대해 SLC 프로그램 동작을 수행한다. 이는 해당 페이지에 대한 리드 동작 시 기준 전류 하향의 효과가 보다 주도적인지, 또는 소스 라인 노이즈의 효과가 보다 주도적인지를 테스트하기 위한 프로그램 동작이다.
단계(S120)에서, 제1 전압에 기초하여 SLC 프로그램 동작이 수행된 선택된 페이지에 대하여 일반 센싱 동작을 수행한다. 일반 센싱 동작은 제1 전압을 선택된 페이지에 연결된 워드 라인에 인가한 상태에서 각 메모리 셀들의 문턱 전압을 1회적으로 센싱하는 동작일 수 있다.
단계(S130)에서, 제1 전압에 기초한 일반 센싱 동작 결과 제1 페일 비트 수(NFB1)를 카운트한다. 제1 페일 비트 수(NFB1)는 선택된 페이지에 포함된 메모리 셀들 중 일반 센싱 동작 결과 제1 전압보다 문턱 전압이 낮은 메모리 셀들의 개수를 의미할 수 있다.
단계(S140)에서, 제1 전압 및 제1 보조 전압에 기초하여 선택된 페이지에 대한 멀티 센싱 동작을 수행한다. 멀티 센싱 동작은 먼저 해당 페이지에 제1 전압보다 작은 제1 보조 전압을 선택된 페이지에 연결된 워드 라인에 인가한 상태에서 각 메모리 셀들의 문턱 전압을 1차적으로 센싱한 이후에, 다시 한번 제1 전압을 선택된 페이지에 연결된 워드 라인에 인가하여 메모리 셀들의 문턱 전압을 2차적으로 센싱하는 동작일 수 있다. 이때, 제1 전압을 이용한 2차 센싱 동작에서는 1차 센싱 동작에서 온-셀로 판별된 메모리 셀들에 대해서는 센싱 동작이 수행되지 않는다. 이에 따라, 2차 센싱 동작 시 소거 셀 노이즈를 최대한 억제할 수 있다. 멀티 센싱 동작에 대해서는 도 17a 내지 도 18b를 참조하여 더욱 자세히 설명하기로 한다.
단계(S150)에서, 제1 전압 및 제1 보조 전압에 기초한 멀티 센싱 동작 결과 제2 페일 비트 수(NFB2)를 카운트한다. 제2 페일 비트 수(NFB2)는 선택된 페이지에 포함된 메모리 셀들 중 멀티 센싱 동작 결과 제1 전압보다 문턱 전압이 낮은 메모리 셀들의 개수를 의미할 수 있다.
단계(S160)에서, 제1 페일 비트 수(NFB1) 및 제2 페일 비트 수(NFB2)에 기초하여 이벨류에이션 시간(tEV) 보정 방식을 결정한다. 단계(S160)의 자세한 실시 예에 대해서는 도 13을 참조하여 후술하기로 한다.
단계(S170)에서, 결정된 보정 방식에 기초하여, 리드 동작을 위한 이벨류에이션 시간(tEV)의 세트를 보정한다. TLC의 경우 리드 전압이 총 7개이므로, 리드 동작을 위한 이벨류에이션 시간(tEV)는 7개의 리드 전압(R1~R7)에 대하여 개별적으로 정해질 수 있다. 즉 이벨류에이션 시간(tEV)의 세트는 7개의 이벨류에이션 시간들을 포함할 수 있다. 이후 리드 동작에서는 단계(S170)에 의해 보정된 이벨류에이션 시간(tEV)의 세트에 기초하여 센싱 동작이 수행된다.
도 11에서는 일반 센싱 동작 및 이에 따른 페일 비트 수를 카운트하는 단계들(S120, S130)이 먼저 수행되고 그 이후에 멀티 센싱 동작 및 이에 따른 페일 비트 수를 카운트하는 단계들(S140, S150)이 수행되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 단계(S110)의 수행 이후에 멀티 센싱 동작 및 이에 따른 페일 비트 수를 카운트하는 단계들(S140, S150)이 먼저 수행되고, 그 후에 일반 센싱 동작 및 이에 따른 페일 비트 수를 카운트하는 단계들(S120, S130)이 수행될 수도 있다.
도 12a는 전체 비트 라인 센싱 방식에서, 기준 전류 하향의 효과가 주도적인 경우 일반 센싱 동작 및 멀티 센싱 동작에서의 페일 비트 수 차이를 설명하기 위한 도면이다. 도 12b는 전체 비트 라인 센싱 방식에서, 소스 라인 노이즈의 효과가 주도적인 경우 일반 센싱 동작 및 멀티 센싱 동작에서의 페일 비트 수 차이를 설명하기 위한 도면이다.
도 12a를 참조하면, SLC 프로그램된 페이지에 대하여 제1 전압(V1)으로 일반 센싱 동작을 수행한 결과 나타나는 문턱 전압 분포가 실선으로 도시되어 있다. 한편, SLC 프로그램된 페이지에 대하여 제1 전압(V1)으로 멀티 센싱 동작을 수행한 결과 나타나는 문턱 전압 분포는 점선으로 도시되어 있다.
즉, 제1 전압(V1)으로 일반 센싱 동작 시 카운트 되는 페일 비트 수, 즉 제1 페일 비트 수(NFB1)는 제1 전압(V1)으로 멀티 센싱 동작 시 카운트 되는 페일 비트 수, 즉 제2 페일 비트 수(NFB2)보다 작다. 이는 제1 전압(V1)으로 일반 센싱 동작 시 관측되는 문턱 전압 분포보다 제1 전압(V1)으로 멀티 센싱 동작 시 관측되는 문턱 전압 분포가 왼쪽으로 이동하였음을 의미한다. 따라서, 멀티 센싱 동작 시 사용되는 리드 전압은 제1 전압(V1)보다 낮은 제1 보상 전압(V1CP)으로 이동되어야 할 것이다. 이 경우 이벨류에이션 시간(tEV)이 증가되어야 함을 의미한다.
한편, 도 12b를 참조하면, 제1 전압(V1)으로 일반 센싱 동작 시 카운트 되는 페일 비트 수, 즉 제1 페일 비트 수(NFB1)는 제1 전압(V1)으로 멀티 센싱 동작 시 카운트 되는 페일 비트 수, 즉 제2 페일 비트 수(NFB2)보다 크다. 이는 제1 전압(V1)으로 일반 센싱 동작 시 관측되는 문턱 전압 분포보다 제1 전압(V1)으로 멀티 센싱 동작 시 관측되는 문턱 전압 분포가 오른쪽으로 이동하였음을 의미한다. 따라서, 멀티 센싱 동작 시 사용되는 리드 전압은 제1 전압(V1)보다 높은 제1 보상 전압(V1CP)으로 이동되어야 할 것이다. 이 경우 이벨류에이션 시간(tEV)이 감소되어야 함을 의미한다.
도 13은 도 11의 단계(S160)의 예시적인 실시 예를 나타내는 순서도이다. 도 13은 전체 비트 라인 센싱 방식을 통해 검증 동작을 수행하는 경우 이벨류에이션 시간(tEV)의 보정 방식을 결정하는 실시 예이다.
도 13을 참조하면, 도 11의 단계(S160)는 제1 페일 비트 수(NFB1)를 제2 페일 비트 수(NFB2)와 비교하는 단계(S210), 제1 페일 비트 수(NFB1)가 제2 페일 비트 수(NFB2)보다 작은 경우(S230: 예), 리드 동작 시 사용되는 이벨류에이션 시간(tEV)을 증가시키는 단계(S250) 또는 제1 페일 비트 수(NFB1)가 제2 페일 비트 수(NFB2)보다 작지 않은 경우(S230: 아니오), 리드 동작 시 사용되는 이벨류에이션 시간(tEV)을 감소시키는 단계(S270)를 포함한다. 도 12a 및 도 12b를 참조하여 전술한 바와 같이, 제1 페일 비트 수(NFB1)가 제2 페일 비트 수(NFB2)보다 작은 경우 이는 멀티 센싱 방식으로 리드 시 관측되는 문턱 전압 분포가 왼쪽으로 이동하였음을 의미한다. 따라서 리드 전압 보상을 위해 이벨류에이션 시간을 증가시킨다. 한편, 제1 페일 비트 수(NFB1)가 제2 페일 비트 수(NFB2)보다 큰 경우 이는 멀티 센싱 방식으로 리드 시 관측되는 문턱 전압 분포가 오른쪽으로 이동하였음을 의미한다. 따라서 리드 전압 보상을 위해 이벨류에이션 시간을 감소시킨다.
도 14a 및 도 14b는 도 13의 단계(S250) 및 단계(S270)의 예시적인 실시 예를 각각 나타내는 순서도이다.
도 14a를 참조하면, 전체 비트 라인 센싱 방식에서 리드 동작 시 사용되는 이벨류에이션 시간(tEV)을 증가시키는 단계(250)는, 낮은 리드 전압에 대응하는 이벨류에이션 시간의 증가 폭을 높은 리드 전압에 대응하는 이벨류에이션 시간의 증가 폭보다 상대적으로 크게 설정하는 단계(S251)를 포함한다. 멀티 센싱 방식으로 리드 시 관측되는 문턱 전압 분포가 왼쪽으로 이동하였다는 것은 기준 전류 하향의 효과가 소스 라인 노이즈의 효과보다 주도적인 경우임을 의미한다. 따라서 도 8a를 참조하여 전술한 바와 같이, 제1 프로그램 상태(PV1) 검증 시 메모리 셀들의 문턱 전압 분포 상태가 프로그램 이후의 문턱 전압 분포 상태와 가장 차이가 크므로, 제1 리드 전압을 이용한 센싱 동작 시의 이벨류에이션 시간의 증가 폭을 가장 크게 설정하고, 반대로 제7 리드 전압을 이용한 센싱 동작 시의 이벨류에이션 시간의 증가 폭을 가장 적게 설정한다.
한편, 도 14b를 참조하면, 전체 비트 라인 센싱 방식에서 리드 동작 시 사용되는 이벨류에이션 시간(tEV)을 감소시키는 단계(270)는, 낮은 리드 전압에 대응하는 이벨류에이션 시간의 감소 폭을 높은 리드 전압에 대응하는 이벨류에이션 시간의 감소 폭보다 상대적으로 크게 설정하는 단계(S271)를 포함한다. 멀티 센싱 방식으로 리드 시 관측되는 문턱 전압 분포가 오른쪽으로 이동하였다는 것은 소스 라인 노이즈의 효과가 기준 전류 하향의 효과보다 주도적인 경우임을 의미한다. 따라서 도 8b를 참조하여 전술한 바와 같이, 제1 프로그램 상태(PV1) 검증 시 메모리 셀들의 문턱 전압 분포 상태가 프로그램 이후의 문턱 전압 분포 상태와 가장 차이가 크므로, 제1 리드 전압을 이용한 센싱 동작 시의 이벨류에이션 시간의 감소 폭을 가장 크게 설정하고, 반대로 제7 리드 전압을 이용한 센싱 동작 시의 이벨류에이션 시간의 감소 폭을 가장 적게 설정한다.
도 15는 도 11의 단계(S160)의 다른 예시적인 실시 예를 나타내는 순서도이다. 도 13은 선택 비트 라인 센싱 방식을 통해 검증 동작을 수행하는 경우 이벨류에이션 시간(tEV)의 보정 방식을 결정하는 실시 예이다.
도 15를 참조하면, 도 11의 단계(S160)는 제1 페일 비트 수(NFB1)를 제2 페일 비트 수(NFB2)와 비교하는 단계(S310), 제1 페일 비트 수(NFB1)가 제2 페일 비트 수(NFB2)보다 작은 경우(S330: 예), 리드 동작 시 사용되는 이벨류에이션 시간(tEV)을 감소시키는 단계(S350) 또는 제1 페일 비트 수(NFB1)가 제2 페일 비트 수(NFB2)보다 작지 않은 경우(S330: 아니오), 리드 동작 시 사용되는 이벨류에이션 시간(tEV)을 증가시키는 단계(S370)를 포함한다. 도 12a 및 도 12b를 참조하여 전술한 바와는 달리, 선택 비트 라인 센싱 방식을 통해 검증 동작을 수행하는 경우의 이벨류에이션 시간(tEV)의 보정 방식은 전체 비트 라인 센싱 방식을 통해 검증 동작을 수행하는 경우의 이벨류에이션 시간(tEV)의 보정 방식과 반대 방향으로 수행될 수 있다.
도 16a 및 도 16b는 도 15의 단계(S350) 및 단계(S370)의 예시적인 실시 예를 각각 나타내는 순서도이다.
도 16a를 참조하면, 선택 비트 라인 센싱 방식에서 리드 동작 시 사용되는 이벨류에이션 시간(tEV)을 감소시키는 단계(350)는, 높은 리드 전압에 대응하는 이벨류에이션 시간의 감소 폭을 낮은 리드 전압에 대응하는 이벨류에이션 시간의 감소 폭보다 상대적으로 크게 설정하는 단계(S351)를 포함한다. 즉, 도 10a를 참조하여 전술한 바와 같이, 제7 리드 전압을 이용한 센싱 동작 시의 이벨류에이션 시간의 감소 폭을 가장 크게 설정하고, 반대로 제1 리드 전압을 이용한 센싱 동작 시의 이벨류에이션 시간의 감소 폭을 가장 적게 설정한다.
한편, 도 16b를 참조하면, 선택 비트 라인 센싱 방식에서 리드 동작 시 사용되는 이벨류에이션 시간(tEV)을 증가시키는 단계(370)는, 높은 리드 전압에 대응하는 이벨류에이션 시간의 증가 폭을 낮은 리드 전압에 대응하는 이벨류에이션 시간의 증가 폭보다 상대적으로 크게 설정하는 단계(S371)를 포함한다. 즉, 도 10b를 참조하여 전술한 바와 같이, 제7 리드 전압을 이용한 센싱 동작 시의 이벨류에이션 시간의 증가 폭을 가장 크게 설정하고, 반대로 제1 리드 전압을 이용한 센싱 동작 시의 이벨류에이션 시간의 증가 폭을 가장 적게 설정한다.
도 17a 및 도 17b는 도 11에 기재된 멀티 센싱 동작 및 일반 센싱 동작을 설명하기 위한 도면이다.
도 17a를 참조하면, 제1 리드 전압(R1) 및 이와 연관된 보조 전압(R1')을 이용한 멀티 센싱 동작을 설명하기 위한 그래프가 도시되어 있다. 도 17a에서, 설명의 편의를 위해 소거 상태(E), 제1 프로그램 상태(PV1)의 문턱 전압 분포만이 도시하였다.
본 발명의 일 실시 예에 따른 멀티 센싱 동작에서는, 먼저 제1 리드 전압보다 작은 보조 전압(R1')을 이용하여 메모리 셀들의 문턱 전압을 센싱한다. 보다 구체적으로, 선택된 페이지에 포함된 메모리 셀들을 보조 전압(R1')보다 작은 문턱 전압을 갖는 메모리 셀들과, 보조 전압(R1')보다 큰 문턱 전압을 갖는 메모리 셀들로 구분할 수 있다.
도 17a에 도시된 바와 같이, 보조 전압(R1')을 이용하여 메모리 셀들의 문턱 전압을 1차적으로 센싱한 결과, 제1 메모리 셀들(MCs1)은 온-셀(on-cell)로 판별되고, 제2 메모리 셀들(MCs2) 및 제3 메모리 셀들(MCs3)은 오프-셀(off-cell)로 판별될 것이다. 상기 판별 결과는 페이지 버퍼들(PB1~PNm) 내 래치들에 저장될 수 있다.
이후, 제1 리드 전압(R1)을 이용하여 메모리 셀들의 문턱 전압을 2차적으로 센싱한다. 이 때, 이미 온-셀로 판별된 제1 메모리 셀들(MCs1)에 대해서는 센싱 동작을 수행하지 않는다. 제1 리드 전압(R1)이 보조 전압(R1')보다 크므로, 제1 메모리 셀들(MCs1)에 대해서는 센싱 결과가 바뀌지 않을 것이기 때문이다. 이에 따라, 1차 센싱 결과 오프-셀로 판별된 제2 메모리 셀들(MCs2) 및 제3 메모리 셀들(MCS3)에 대해서만 제1 리드 전압(R1)을 이용한 2차 센싱 동작을 진행한다. 2차 센싱 결과, 제2 메모리 셀들(MCs2)은 온-셀로 판별될 것이고, 제3 메모리 셀들(MCs3)은 오프-셀(off-cell)로 판별될 것이다.
제2 메모리 셀들(MCs2) 및 제3 메모리 셀들(MCS3)에 대한 2차 센싱 동작 중에, 제1 메모리 셀들(MCs1)에 대해서는 센싱 동작이 수행되지 않는다. 일 예로서, 2차 센싱 동작을 위한 비트 라인 프리차지 과정에서 제1 메모리 셀들(MCs1)과 연결된 비트 라인들은 프리차지 되지 않을 수 있다. 이 경우 제2 메모리 셀들(MCs2) 및 제3 메모리 셀들(MCS3)과 연결된 비트 라인들만이 프리차지 될 수 있다.
또다른 예로서, 2차 센싱 동작 중에 제1 메모리 셀들(MCs1)과 연결된 페이지 버퍼들은 동작하지 않을 수 있다. 이 경우 제2 메모리 셀들(MCs2) 및 제3 메모리 셀들(MCS3)과 연결된 페이지 버퍼들만이 동작할 수 있다.
2차 센싱 동작 동안 중에 제1 메모리 셀들(MCs1)과 연결된 페이지 버퍼들은 동작하지 않으므로, 제1 메모리 셀들(MCs1)과 연결된 비트 라인들에 셀 전류가 흐르지 않을 것이다. 이에 따라 제1 메모리 셀들(MCs1)과 연관된 셀 전류로 인한 소스 라운 바운싱 문제 또는 전원 전압의 일시적인 강하 문제가 완화될 수 있다. 또한, 비트 라인 커플링 문제도 완화될 수 있다. 결과적으로, 2차 센싱 동작 동안 중에 제1 메모리 셀들(MCs1)과 연결된 페이지 버퍼들은 동작하지 않음으로써, 제2 메모리 셀들(MCs2) 및 제3 메모리 셀들(MCS3)의 문턱 전압 센싱에 영향을 줄 수 있는 노이즈를 최소화할 수 있다. 결과적으로, 센싱 정확도가 향상될 수 있다.
도 17b를 참조하면, 제1 리드 전압(R1)을 이용한 일반 센싱 동작을 설명하기 위한 그래프가 도시되어 있다. 도 17b에 도시된 바와 같이, 일반 센싱 동작에서는 제1 리드 전압(R1)을 이용하여 메모리 셀들의 문턱 전압을 1회 센싱한다.
도 18a 및 도 18b는 멀티 센싱 동작 및 일반 센싱 동작을 각각 설명하기 위한 순서도들이다. 도 18a를 참조하면, 도 11의 단계(S140)의 예시적인 실시 예를 나타내는 순서도가 도시되어 있다. 이하에서는 도 17a 및 도 18a를 참조하여 멀티 센싱 동작을 설명하기로 한다.
선택된 페이지에 대한 멀티 센싱 동작을 수행하기 위해, 먼저 선택된 페이지에 포함된 모든 메모리 셀들과 연결된 비트 라인들을 프리차지한다(S410). 단계(S410)에서 도 17a에 도시된 제1 메모리 셀들(MCs1), 제2 메모리 셀들(MCs2) 및 제3 메모리 셀들(MCs3)과 각각 연결된 비트 라인들이 프리차지될 것이다.
이후, 제1 전압보다 작은 제1 보조 전압에 기초하여, 선택된 페이지에 포함된 모든 메모리 셀들의 제1 문턱 전압 센싱 동작을 수행한다(S420). 단계(S420)에 기재된 제1 전압은 도 17a에 도시된 제1 리드 전압(R1)에 대응할 수 있고, 단계(S420)에 기재된 제1 보조 전압은 도 17a에 도시된 보조 전압(R1')에 대응할 수 있다.
이후, 제1 보조 전압보다 낮은 문턱 전압을 갖는 메모리 셀들을 제1 셀 그룹으로 결정하고, 제1 보조 전압보다 높은 문턱 전압을 갖는 메모리 셀들을 제2 셀 그룹으로 결정한다(S430). 즉, 제1 문턱 전압 센싱 결과 온-셀로 판별된 제1 메모리 셀들(MCs1)은 제1 셀 그룹으로 결정되고, 오프-셀로 판별된 제2 및 제3 메모리 셀들(MCs2, MCs3)은 제2 셀 그룹으로 결정된다.
이후, 선택된 페이지에 포함된 메모리 셀들 중, 제2 셀 그룹에 포함된 메모리 셀들과 연결된 비트 라인들을 프리차지 한다(S440). 도 17a를 참조하여 전술한 바와 같이, 단계(S440)에서는 제2 및 제3 메모리 셀들(MCs2, MCs3)과 연결된 비트 라인들만이 프리차지 될 수 있다.
이후, 제1 전압에 기초하여, 제2 셀 그룹에 포함된 메모리 셀들의 제2 문턱 전압 센싱 동작을 수행한다(S450). 단계(S450)에서, 제1 메모리 셀들(MCs1)에 대해서는 제2 문턱 전압 센싱 동작이 수행되지 않고, 제2 및 제3 메모리 셀들(MCs2, MCs3)에 대해서만 문턱 전압 센싱 동작이 수행된다. 제2 문턱 전압 센싱 결과, 제2 메모리 셀들(MCs2)은 오프-셀에서 온-셀로 판정이 변경될 것이다. 한편, 제2 문턱 전압 센싱 결과, 제3 메모리 셀들(MCs3)은 오프-셀의 판정을 유지할 것이다. 또한, 제2 문턱 전압 센싱과 무관하게, 제1 메모리 셀들(MCs1)은 온-셀의 판정을 유지할 것이다.
도 18b를 참조하면, 도 11의 단계(S120)의 예시적인 실시 예를 나타내는 순서도가 도시되어 있다. 이하에서는 도 17b 및 도 18b를 참조하여 멀티 센싱 동작을 설명하기로 한다.
선택된 페이지에 대한 일반 센싱 동작을 수행하기 위해, 먼저 선택된 페이지에 포함된 모든 메모리 셀들과 연결된 비트 라인들을 프리차지한다(S510). 이후, 제1 전압에 기초하여, 선택된 페이지에 포함된 모든 메모리 셀들의 문턱 전압 센싱 동작을 수행한다(S520). 단계(S520)에 기재된 제1 전압은 도 17b에 도시된 제1 리드 전압(R1)에 대응할 수 있다. 도 18b에 도시된 바와 같이, 일반 센싱 동작은 보조 전압의 이용 없이 제1 전압, 즉 제1 리드 전압만으로 1회의 센싱 동작을 수행한다.
도 17a 및 도 17b를 참조하여, 제1 리드 전압(R1) 및 이보다 작은 크기의 보조 전압(R1')을 이용하여 멀티 센싱 동작 및 일반 센싱 동작을 수행하는 예시를 설명하였다. 그러나 이는 예시적인 것으로서, 제2 리드 전압(R2) 내지 제7 리드 전압(R7) 각각에 대해서도 적절한 보조 전압들을 설정하여 멀티 센싱 동작을 수행할 수 있다.
도 19는 도 2의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 19를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 2를 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 컨트롤러(1100)는 호스트(Host)로부터의 요청에 응답하여, 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer system interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 20은 도 19의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 20을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 20에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 19를 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 21은 도 20을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 21에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 21에서, 도 20을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 19를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 19 및 도 20을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
200: 컨트롤러
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
200: 컨트롤러
Claims (21)
- 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
상기 메모리 셀 어레이에 대한 프로그램 동작 및 리드 동작을 수행하도록 구성되는 주변 회로; 및
상기 주변 회로의 동작을 제어하도록 구성되는 제어 로직을 포함하는 반도체 메모리 장치로서,
상기 제어 로직은:
상기 복수의 메모리 셀들 중 선택된 페이지에 포함된 메모리 셀들에 대한 SLC 프로그램 동작을 수행하도록 상기 주변 회로를 제어하고;
상기 선택된 페이지에 대한 일반 센싱 동작을 수행하여 카운트 된 제1 페일 비트 수와, 상기 선택된 페이지에 대한 멀티 센싱 동작을 수행하여 카운트 된 제2 페일 비트 수를 비교하고, 상기 비교 결과에 기초하여 리드 동작에 사용될 적어도 하나의 이벨류에이션 시간을 보정하는, 반도체 메모리 장치. - 제1 항에 있어서, 상기 제어 로직은, 검증 동작 시 전체 비트 라인 센싱 방식을 사용하도록 상기 주변 회로를 제어하고,
상기 제1 페일 비트 수가 상기 제2 페일 비트 수보다 작은 경우, 리드 동작 시 사용되는 상기 이벨류에이션 시간을 증가시키는 것을 특징으로 하는, 반도체 메모리 장치. - 제2 항에 있어서, 상기 제어 로직은,
낮은 리드 전압에 대응하는 이벨류에이션 시간의 증가 폭을 높은 리드 전압에 대응하는 이벨류에이션 시간의 증가 폭보다 상대적으로 크게 결정하는 것을 특징으로 하는, 반도체 메모리 장치. - 제1 항에 있어서, 상기 제어 로직은, 검증 동작 시 전체 비트 라인 센싱 방식을 사용하도록 상기 주변 회로를 제어하고,
상기 제1 페일 비트 수가 상기 제2 페일 비트 수보다 큰 경우, 리드 동작 시 사용되는 상기 이벨류에이션 시간을 감소시키는 것을 특징으로 하는, 반도체 메모리 장치. - 제4 항에 있어서, 상기 제어 로직은,
낮은 리드 전압에 대응하는 이벨류에이션 시간의 감소 폭을 높은 리드 전압에 대응하는 이벨류에이션 시간의 감소 폭보다 상대적으로 크게 결정하는 것을 특징으로 하는, 반도체 메모리 장치. - 제1 항에 있어서, 상기 제어 로직은, 검증 동작 시 선택 비트 라인 센싱 방식을 사용하도록 상기 주변 회로를 제어하고,
상기 제1 페일 비트 수가 상기 제2 페일 비트 수보다 작은 경우, 리드 동작 시 사용되는 상기 이벨류에이션 시간을 감소시키는 것을 특징으로 하는, 반도체 메모리 장치. - 제6 항에 있어서, 상기 제어 로직은,
높은 리드 전압에 대응하는 이벨류에이션 시간의 감소 폭을 낮은 리드 전압에 대응하는 이벨류에이션 시간의 감소 폭보다 상대적으로 크게 결정하는 것을 특징으로 하는, 반도체 메모리 장치. - 제1 항에 있어서, 상기 제어 로직은, 검증 동작 시 선택 비트 라인 센싱 방식을 사용하도록 상기 주변 회로를 제어하고,
상기 제1 페일 비트 수가 상기 제2 페일 비트 수보다 큰 경우, 리드 동작 시 사용되는 상기 이벨류에이션 시간을 증가시키는 것을 특징으로 하는, 반도체 메모리 장치. - 제1 항에 있어서, 상기 멀티 센싱 동작은, 상기 선택된 페이지에 연결된 워드 라인에 미리 결정된 보조 전압을 인가한 상태에서 상기 선택된 페이지에 포함된 메모리 셀들의 문턱 전압을 1차 센싱하고, 상기 보조 전압보다 큰 메인 전압을 상기 선택된 페이지에 연결된 워드 라인에 인가하여 상기 1차 센싱 결과 온-셀로 판별된 메모리 셀들을 제외한 나머지 메모리 셀들의 문턱 전압을 2차 센싱하여 수행되는 것을 특징으로 하는, 반도체 메모리 장치.
- 제8 항에 있어서, 상기 제어 로직은,
높은 리드 전압에 대응하는 이벨류에이션 시간의 증가 폭을 낮은 리드 전압에 대응하는 이벨류에이션 시간의 증가 폭보다 상대적으로 크게 결정하는 것을 특징으로 하는, 반도체 메모리 장치. - 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작 방법으로서,
상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 SLC 프로그램 동작을 수행하는 단계;
상기 선택된 메모리 셀들에 대하여, 제1 전압 및 상기 제1 전압보다 작은 보조 전압에 기초하여 일반 센싱 동작을 수행하는 단계;
상기 일반 센싱 동작에 따른 제1 페일 비트 수를 카운트하는 단계;
상기 선택된 메모리 셀들에 대하여, 상기 제1 전압에 기초하여 멀티 센싱 동작을 수행하는 단계;
상기 멀티 센싱 동작에 따른 제2 페일 비트 수를 카운트하는 단계; 및
상기 제1 페일 비트 수 및 상기 제2 페일 비트 수에 기초하여, 리드 동작에 사용되는 이벨류에이션 시간의 보정 방식을 결정하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법. - 제11 항에 있어서, 상기 제1 페일 비트 수 및 상기 제2 페일 비트 수에 기초하여, 리드 동작에 사용되는 이벨류에이션 시간의 보정 방식을 결정하는 단계는:
상기 제1 페일 비트 수와 상기 제2 페일 비트 수를 비교하는 단계; 및
상기 제1 페일 비트 수가 상기 제2 페일 비트 수보다 작다는 결정에 응답하여, 리드 동작 시 사용되는 적어도 하나의 이벨류에이션 시간을 증가시킬 것을 결정하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법. - 제12 항에 있어서, 상기 제1 페일 비트 수가 상기 제2 페일 비트 수보다 작다는 결정에 응답하여, 리드 동작 시 사용되는 적어도 하나의 이벨류에이션 시간을 증가시킬 것을 결정하는 단계는, 낮은 리드 전압에 대응하는 이벨류에이션 시간의 증가 폭을 높은 리드 전압에 대응하는 이벨류에이션 시간의 증가 폭보다 상대적으로 크게 결정하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
- 제11 항에 있어서, 상기 제1 페일 비트 수 및 상기 제2 페일 비트 수에 기초하여, 리드 동작에 사용되는 이벨류에이션 시간의 보정 방식을 결정하는 단계는:
상기 제1 페일 비트 수와 상기 제2 페일 비트 수를 비교하는 단계; 및
상기 제1 페일 비트 수가 상기 제2 페일 비트 수보다 크다는 결정에 응답하여, 리드 동작 시 사용되는 적어도 하나의 이벨류에이션 시간을 감소시킬 것을 결정하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법. - 제14 항에 있어서, 상기 제1 페일 비트 수가 상기 제2 페일 비트 수보다 크다는 결정에 응답하여, 리드 동작 시 사용되는 적어도 하나의 이벨류에이션 시간을 감소시킬 것을 결정하는 단계는, 낮은 리드 전압에 대응하는 이벨류에이션 시간의 감소 폭을 높은 리드 전압에 대응하는 이벨류에이션 시간의 감소 폭보다 상대적으로 크게 결정하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
- 제11 항에 있어서, 상기 제1 페일 비트 수 및 상기 제2 페일 비트 수에 기초하여, 리드 동작에 사용되는 이벨류에이션 시간의 보정 방식을 결정하는 단계는:
상기 제1 페일 비트 수와 상기 제2 페일 비트 수를 비교하는 단계; 및
상기 제1 페일 비트 수가 상기 제2 페일 비트 수보다 작다는 결정에 응답하여, 리드 동작 시 사용되는 적어도 하나의 이벨류에이션 시간을 감소시킬 것을 결정하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법. - 제16 항에 있어서, 상기 제1 페일 비트 수가 상기 제2 페일 비트 수보다 작다는 결정에 응답하여, 리드 동작 시 사용되는 적어도 하나의 이벨류에이션 시간을 감소시킬 것을 결정하는 단계는, 높은 리드 전압에 대응하는 이벨류에이션 시간의 감소 폭을 낮은 리드 전압에 대응하는 이벨류에이션 시간의 감소 폭보다 상대적으로 크게 결정하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
- 제11 항에 있어서, 상기 제1 페일 비트 수 및 상기 제2 페일 비트 수에 기초하여, 리드 동작에 사용되는 이벨류에이션 시간의 보정 방식을 결정하는 단계는:
상기 제1 페일 비트 수와 상기 제2 페일 비트 수를 비교하는 단계; 및
상기 제1 페일 비트 수가 상기 제2 페일 비트 수보다 크다는 결정에 응답하여, 리드 동작 시 사용되는 적어도 하나의 이벨류에이션 시간을 증가시킬 것을 결정하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법. - 제18 항에 있어서, 상기 제1 페일 비트 수가 상기 제2 페일 비트 수보다 크다는 결정에 응답하여, 리드 동작 시 사용되는 적어도 하나의 이벨류에이션 시간을 증가시킬 것을 결정하는 단계는, 높은 리드 전압에 대응하는 이벨류에이션 시간의 증가 폭을 낮은 리드 전압에 대응하는 이벨류에이션 시간의 증가 폭보다 상대적으로 크게 결정하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
- 제11 항에 있어서, 상기 결정된 보정 방식에 기초하여, 상기 리드 동작에 사용되는 적어도하나의 이벨류에이션 시간을 보정하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
- 제11 항에 있어서, 상기 선택된 메모리 셀들에 대하여, 상기 제1 전압에 기초하여 멀티 센싱 동작을 수행하는 단계는:
상기 선택된 메모리 셀들과 연결된 비트 라인들을 프리차지하는 단계;
상기 보조 전압에 기초하여, 상기 선택된 메모리 셀들의 문턱 전압을 센싱하는 단계;
상기 선택된 메모리 셀들 중, 상기 센싱 결과 오프-셀로 판별된 제1 메모리 셀들을 프리차지하는 단계; 및
상기 제1 전압에 기초하여, 상기 제1 메모리 셀들의 문턱 전압을 재-센싱하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
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