CN114464221A - 半导体存储器设备及其操作方法 - Google Patents

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Abstract

本公开的各实施例涉及半导体存储器设备和及其操作方法。一种半导体存储器设备包括存储器单元阵列、外围电路和控制逻辑。存储器单元阵列包括多个存储器单元。外围电路被配置成对存储器单元阵列执行编程操作和读取操作。控制逻辑被配置成控制外围电路的操作。控制逻辑控制外围电路对在多个存储器单元中的、被包括在选定页中的存储器单元执行SLC编程操作；将通过对选定页执行正常感测操作所计数的第一故障位的数量与通过对选定页执行多感测操作所计数的第二故障位的数量进行比较；以及基于比较的结果来校正要被用于读取操作的至少一个评估时间。

Description

半导体存储器设备及其操作方法
相关申请的交叉引用
本申请要求于2020年11月10日提交的第10-2020-0149655号韩国专利申请的优先权，该申请的全部内容通过引用并入本文。
技术领域
本公开涉及一种电子设备，并且更具体地，涉及一种半导体存储器设备及其操作方法。
背景技术
半导体存储器设备可以被形成为二维结构或三维结构，在该二维结构中串被水平地布置在半导体衬底上，在该三维结构中串被竖直地堆叠在半导体衬底上。三维半导体存储器设备是被设计以便克服二维半导体存储器设备的集成度的限制的存储器设备，并且包括被竖直堆叠在半导体衬底上的多个存储器单元。
发明内容
本公开的实施例提供了一种能够改善读取性能的半导体存储器设备及其操作方法。
根据本公开的实施例，半导体存储器设备包括存储器单元阵列、外围电路和控制逻辑。存储器单元阵列包括多个存储器单元。外围电路被配置成对存储器单元阵列执行编程操作和读取操作。控制逻辑被配置成控制外围电路的操作。控制逻辑控制外围电路对在多个存储器单元中的、被包括在选定页中的存储器单元执行单级单元(SLC)编程操作；将第一故障位的数量与第二故障位的数量进行比较，第一故障位通过对选定页执行正常感测操作被确定，并且第二故障位通过对选定页执行多感测操作被确定；以及基于比较的结果来校正要被用于读取操作的至少一个评估时间。
根据本公开的另一实施例，一种操作包括多个存储器单元的半导体存储器设备的方法包括：对多个存储器单元中的选定存储器单元执行单级单元(SLC)编程操作；基于第一电压和小于该第一电压的辅助电压来对选定存储器单元执行正常感测操作；根据该正常感测操作来确定第一故障位的数量；基于第一电压来对选定存储器单元执行多感测操作；根据该多感测操作来确定第二故障位的数量；以及基于第一故障位的数量和第二故障位的数量来确定被用于读取操作的至少一个评估时间的校正方法。
根据本公开的又一实施例，半导体存储器设备包括存储器单元阵列和控制逻辑。存储器单元阵列包括多个存储器单元。控制逻辑被配置成：对在多个存储器单元中的、被包括在选定页中的存储器单元执行编程操作；通过对选定页执行正常感测操作来确定第一故障位；通过对选定页执行多感测操作来确定第二故障位；将第一故障位的数量与第二故障位的数量进行比较；基于比较结果和位线感测方案，针对与读取操作相关联的一个或多个读取电压来调整至少一个评估时间；以及基于调整后的评估时间来对选定页执行读取操作。
本技术可以提供一种能够改善读取性能的半导体存储器设备及其操作方法。
附图说明
图1是图示了根据本公开的实施例的包括控制器和半导体存储器设备的存储器系统的框图。
图2是图示了根据本公开的实施例的图1的半导体存储器设备的框图。
图3是图示了根据本公开的实施例的图2的存储器单元阵列110的框图。
图4是图示了根据本公开的实施例的图3的存储器块BLK1至BLKz中的一个存储器块BLKa的电路图。
图5是图示了根据本公开的实施例的图3的存储器块BLK1至BLKz中的另一存储器块BLKb的电路图。
图6是图示了根据本公开的实施例的存储器块BLK1至BLKz中的一个存储器块BLKc的电路图，这些存储器块被包括在图2的存储器单元阵列110中。
图7A和7B是图示了根据本公开的实施例的在全位线感测方法的验证操作和随后的读取操作中的电压补偿的图。
图8A和8B是图示了根据本公开的实施例的在使用全位线感测方法的验证期间降低参考电流的效果占主导以及源极线噪声的效果占主导的情况下的评估时间校正方法的图。
图9A和9B是图示了根据本公开的实施例的在选择位线感测方法的验证操作和随后的读取操作中的电压补偿的图。
图10A和10B是图示了根据本公开的实施例的在使用选择位线感测方法的验证期间降低参考电流的效果占主导以及源极线噪声的效果占主导的情况下的评估时间校正方法的图。
图11是图示了根据本公开的实施例的操作半导体存储器设备的方法的流程图。
图12A和12B是图示了根据本公开的实施例的分别在全位线感测方法中在降低参考电流的效果占主导的情况下以及在全位线感测方法中在源极线噪声的效果占主导的情况下，在正常感测操作和多感测操作中故障位的数量的差异的图。
图13是图示了根据本公开的实施例的图11的操作S160的流程图。
图14A和14B是分别图示了根据本公开的实施例的图13的操作S250和S270的流程图。
图15是图示了根据本公开的实施例的图11的另一操作S160的流程图。
图16A和16B是分别图示了根据本公开的实施例的图15的操作S350和S370的流程图。
图17A和17B是图示了根据本公开的实施例的图11中所示出的多感测操作和正常感测操作的图。
图18A和18B是分别图示了根据本公开的实施例的多感测操作和正常感测操作的流程图。
图19是图示了根据本公开的实施例的包括图2的半导体存储器设备100的存储器系统1000的框图。
图20是图示了根据本公开的实施例的图19的存储器系统的应用示例的框图。
图21是图示了根据本公开的实施例的包括参考图20所描述的存储器系统的计算系统的框图。
具体实施方式
根据本说明书或申请中被公开的概念的实施例的特定结构或功能描述仅被说明以描述根据本公开的概念的实施例。根据本公开的概念的实施例可以以各种形式被实行，并且描述不限于在本说明书或申请中所描述的实施例。
图1是图示了根据本公开的实施例的包括控制器200和半导体存储器设备100的存储器系统1000的框图。
参照图1，存储器系统1000包括半导体存储器设备100和控制器200。存储器系统1000与主机300通信。控制器200通过基于从主机300接收到的请求传送命令CMD来控制半导体存储器设备100的整体操作。控制器200将对应于每个命令CMD的数据DATA传送给半导体存储器设备100，或从半导体存储器设备100接收数据DATA。例如，当编程请求和编程数据从主机300被接收到时，控制器200将编程命令和对应于其的编程数据传送给半导体存储器设备100。在另一示例中，当读取请求从主机300被接收到时，控制器200将对应于其的读取命令传送给半导体存储器设备100。此后，半导体存储器设备100将对应于读取命令的读取数据传送给控制器200。
当存储器系统1000从关断状态切换到接通状态时，存储器系统1000的引导操作可以被执行。存储器系统1000的引导操作可以包括以下操作：扫描被包括在半导体存储器设备100中的多个存储器块的当前状态，并将每个存储器块的扫描状态存储在控制器200内部的存储器中。例如，被包括在半导体存储器设备100中的多个存储器块可以处于擦除状态(或已擦除状态)、编程状态(或已编程状态)和开放状态(或已开放状态)中的一个状态。当数据没有被存储在被包括在存储器块中的所有物理页中并且被包括在对应的存储器块中的所有单元都处于擦除状态时，对应的存储器块处于擦除状态。当数据被存储在被包括在存储器块中的所有物理页中时，存储器块处于编程状态。当数据被存储在被包括在存储器块中的一些物理页中并且数据没有被存储在一些物理页中时，对应的存储器块处于开放状态。对应的存储器块的状态可以通过顺序地读取被包括在存储器块中的页的数据而被确定。为此，控制器200可以生成多个读取命令，以供读取被包括在存储器块中的页的数据，并将多个读取命令传送给半导体存储器设备100。半导体存储器设备100可以执行对应于接收到的读取命令的读取操作，并将作为读取操作的结果而读取的数据传送给控制器200。
图2是图示了根据本公开的实施例的图1的半导体存储器设备100的框图。
参照图2，半导体存储器设备100包括存储器单元阵列110、地址解码器120、读取和写入电路130、控制逻辑140和电压生成器150。
存储器单元阵列110包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz通过字线WL被连接到地址解码器120。多个存储器块BLK1至BLKz通过位线BL1至BLm被连接到读取和写入电路130。多个存储器块BLK1至BLKz中的每个存储器块包括多个存储器单元。在实施例中，多个存储器单元是非易失性存储器单元，并且可以被具有竖直通道结构的非易失性存储器单元配置。存储器单元阵列110可以被配置成二维结构的存储器单元阵列。根据实施例，存储器单元阵列110可以被配置成三维结构的存储器单元阵列。被包括在存储器单元阵列中的多个存储器单元中的每个存储器单元可以存储至少一位数据。在实施例中，被包括在存储器单元阵列110中的多个存储器单元中的每个存储器单元可以是存储一位数据的单级单元(SLC)。在另一实施例中，被包括在存储器单元阵列110中的多个存储器单元中的每个存储器单元可以是存储两位数据的多级单元(MLC)。在再一实施例中，被包括在存储器单元阵列110中的多个存储器单元中的每个存储器单元可以是存储三位数据的三级单元(TLC)。在再一实施例中，被包括在存储器单元阵列110中的多个存储器单元中的每个存储器单元可以是存储四位数据的四级单元(QLC)。根据实施例，存储器单元阵列110可以包括多个存储器单元，每个存储器单元存储五位或更多位数据。
地址解码器120、读取和写入电路130以及电压生成器150用作驱动存储器单元阵列110的外围电路。此时，外围电路在控制逻辑140的控制下操作。地址解码器120通过字线WL被连接到存储器单元阵列110。地址解码器120被配置成响应于控制逻辑140的控制而操作。地址解码器120通过半导体存储器设备100内部的输入/输出缓冲器(未示出)接收地址。
地址解码器120被配置成对接收到的地址中的块地址进行解码。地址解码器120根据解码的块地址来选择至少一个存储器块。此外，地址解码器120在读取操作期间的读取电压施加操作时，将由电压生成器150所生成的读取电压Vread施加到选定存储器块的选定字线，并且将通过电压Vpass施加到剩余的未选择字线。此外，在编程验证操作期间，地址解码器120将由电压生成器150所生成的验证电压施加到选定存储器块的选定字线，并将通过电压Vpass施加到剩余的未选择字线。
地址解码器120被配置成对接收到的地址的列地址进行解码。地址解码器120向读取和写入电路130发送解码的列地址。
半导体存储器设备100的读取操作和编程操作以页为单位被执行。在请求读取操作和编程操作时所接收到的地址包括块地址、行地址和列地址。地址解码器120根据块地址和行地址来选择一个存储器块和一个字线。列地址被地址解码器120解码，并被提供给读取和写入电路130。被连接到一个字线的多个存储器单元可以配置一个物理页。当被包括在半导体存储器设备中的多个存储器单元中的每个存储器单元是存储一位的单级单元(SLC)时，一个逻辑页数据可以被存储在一个物理页中。当被包括在半导体存储器设备中的多个存储器单元中的每个存储器单元是存储两位的多级单元(MLC)时，两个逻辑页数据(例如最高有效位(MSB)页数据和最低有效位(LSB)页数据)可以被存储在一个物理页中。当被包括在半导体存储器设备中的多个存储器单元中的每个存储器单元是存储三位的三级单元(TLC)时，三个逻辑页数据(例如MSB页数据、中间有效位(CSB)页数据和LSB页数据)可以被存储在一个物理页中。当被包括在半导体存储器设备中的多个存储器单元中的每个存储器单元是存储四位的四级单元(QLC)时，四个逻辑页数据(例如MSB页数据、高中间有效位(HCSB)页数据、低中间有效位(LCSB)页数据和LSB页数据)可以被存储在一个物理页中。
地址解码器120可以包括块解码器、行解码器、列解码器、地址缓冲器等。
读取和写入电路130包括多个页缓冲器PB1至PBm。读取和写入电路130可以在存储器单元阵列110的读取操作期间作为“读取电路”操作，并且可以在存储器单元阵列110的写入操作期间作为“写入电路”操作。多个页缓冲器PB1至PBm通过位线BL1至BLm被连接到存储器单元阵列110。在读取操作和编程验证操作期间，为了感测存储器单元的阈值电压，多个页缓冲器PB1至PBm根据对应存储器单元的编程状态，通过感测节点来感测流过的电流量的变化，同时连续地向被连接到存储器单元的位线供应感测电流。此外，多个页缓冲器PB1至PBm锁存感测到的变化作为感测数据。读取和写入电路130响应于从控制逻辑140所输出的页缓冲器控制信号而操作。
在读取操作期间，读取和写入电路130感测存储器单元的数据，临时存储读取的数据，并将数据DATA输出给半导体存储器设备100的输入/输出缓冲器(未示出)。在实施例中，除了页缓冲器(或页寄存器)之外，读取和写入电路130还可以包括列选择电路。
控制逻辑140被连接到地址解码器120、读取和写入电路130以及电压生成器150。控制逻辑140通过半导体存储器设备100的输入/输出缓冲器(未示出)接收命令CMD和控制信号CTRL。控制逻辑140被配置为响应于控制信号CTRL来控制半导体存储器设备100的整体操作。此外，控制逻辑140输出用于调整多个页缓冲器PB1至PBm的感测节点预充电电位电平的控制信号。控制逻辑140可以控制读取和写入电路130以执行存储器单元阵列110的读取操作。控制逻辑140控制电压生成器150以生成在存储器单元阵列110的编程操作期间所使用的各种电压。此外，控制逻辑140控制地址解码器120以将由电压生成器150所生成的电压传送给要通过全局线被操作的存储器块的局部线。在读取操作期间，控制逻辑140控制读取和写入电路130以通过位线BL1至BLm读取存储器块的选定页的数据，并且将数据存储在页缓冲器PB1至PBm中。在编程操作期间，控制逻辑140控制读取和写入电路130以对在选定页中的页缓冲器PB1至PBm中所存储的数据进行编程。
在读取操作期间，电压生成器150响应于从控制逻辑140所输出的控制信号来生成读取电压Vread和通过电压Vpass。为了生成具有各种电压电平的多个电压，电压生成器150可以包括多个泵浦电容器，这些泵浦电容器接收内部电源电压，并且通过响应于控制逻辑140的控制来选择性地激活多个泵浦电容器而生成多个电压。
地址解码器120、读取和写入电路130以及电压生成器150可以用作对存储器单元阵列110执行读取操作、写入操作和擦除操作的“外围电路”。外围电路基于控制逻辑140的控制来对存储器单元阵列110执行读取操作、写入操作和擦除操作。
图3是图示了根据本公开的实施例的图2的存储器单元阵列110的框图。
参照图3，存储器单元阵列110包括多个存储器块BLK1至BLKz。每个存储器块具有三维结构。每个存储器块包括被堆叠在衬底上的多个存储器单元。这种多个存储器单元沿+X方向、+Y方向和+Z方向被布置。每个存储器块的结构参考图3和4被更详细地描述。
图4是图示了根据本公开的实施例的图3的存储器块BLK1至BLKz中的一个存储器块BLKa的电路图。
参照图4，存储器块BLKa包括多个单元串CS11至CS1m和CS21至CS2m。在实施例中，多个单元串CS11至CS1m和CS21至CS2m中的每个单元串可以被形成为‘U’形。在存储器块BLKa中，m个单元串在行方向(即+X方向)上被布置。在图4中，通过示例，两个单元串在列方向(即，+Y方向)上被布置。然而，可以理解的是，三个或更多个单元串可以在列方向上被布置。
多个单元串CS11至CS1m和CS21至CS2m中的每个单元串包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、管道晶体管PT和至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn中的每个可以具有类似的结构。在实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每个可以包括通道层、隧穿绝缘膜、电荷存储膜和阻挡绝缘膜。在实施例中，用于提供通道层的支柱可以被设置在每个单元串中。在实施例中，用于提供通道层、隧穿绝缘膜、电荷存储膜和阻挡绝缘膜中的至少一个的支柱可以被提供在每个单元串中。
每个单元串的源极选择晶体管SST被连接在公共源极线CSL与存储器单元MC1至MCp之间。
在实施例中，被布置在同一行中的单元串的源极选择晶体管被连接到在行方向上延伸的源极选择线，并且被布置在不同行中的单元串的源极选择晶体管被连接到不同源极选择线。在图4中，第一行的单元串CS11至CS1m的源极选择晶体管被连接到第一源极选择线SSL1。第二行的单元串CS21至CS2m的源极选择晶体管被连接到第二源极选择线SSL2。
在另一实施例中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以被共同连接到一个源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn被连接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可以被划分为第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp被顺序地布置在与+Z方向相反的方向上，并被串联连接在源极选择晶体管SST与管道晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn被顺序地布置在+Z方向上，并被串联连接在管道晶体管PT与漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn通过管道晶体管PT被彼此连接。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极被分别连接到第一字线WL1至第n字线WLn。
每个单元串的管道晶体管PT的栅极被连接到管道线PL。
每个单元串的漏极选择晶体管DST被连接在对应位线与存储器单元MCp+1至MCn之间。在行方向上所布置的单元串被连接到在行方向上延伸的漏极选择线。第一行的单元串CS11至CS1m的漏极选择晶体管被连接到第一漏极选择线DSL1。第二行的单元串CS21至CS2m的漏极选择晶体管被连接到第二漏极选择线DSL2。
在列方向上所布置的单元串被连接到在列方向上延伸的位线。在图4中，第一列的单元串CS11和CS21被连接到第一位线BL1。第m列的单元串CS1m和CS2m被连接到第m位线BLm。
被连接到在行方向上所布置的单元串中的相同字线的存储器单元配置一个页。例如，在第一行的单元串CS11至CS1m中的被连接到第一字线WL1的存储器单元配置一个页。在第二行的单元串CS21至CS2m中的被连接到第一字线WL1的存储器单元配置另一页。在一个行方向上所布置的单元串可以通过选择漏极选择线DSL1和DSL2中的一个漏极选择线而被选择。选定单元串的一个页可以通过选择字线WL1至WLn中的一个字线而被选择。
在另一实施例中，可以提供偶数位线和奇数位线代替第一位线BL1至第m位线BLm。此外，在行方向上所布置的单元串CS11至CS1m或CS21至SC2m中的偶数编号的单元串可以被分别连接到偶数位线，并且在行方向上所布置的单元串CS11至CS1m或CS21至CS2m中的奇数编号的单元串可以被分别连接到奇数位线。
在实施例中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以被用作虚设存储器单元。例如，至少一个虚设存储器单元被提供以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。备选地，至少一个虚设存储器单元被提供以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。当更多的虚设存储器单元被提供时，针对存储器块BLKa的操作的可靠性被提高，然而，存储器块BLKa的大小增大。当较少的存储器单元被提供时，存储器块BLKa的大小可以被减小，然而，针对存储器块BLKa的操作的可靠性可能被减小。
为了有效地控制至少一个虚设存储器单元，每个虚设存储器单元可以具有所需的阈值电压。在针对存储器块BLKa的擦除操作之前或之后，对全部或部分虚设存储器单元的编程操作可以被执行。当擦除操作在编程操作被执行之后被执行时，虚设存储器单元可以通过控制被施加到被连接到相应虚设存储器单元的虚设字线的电压而具有所需的阈值电压。
图5是图示了根据本公开的实施例的图3的存储器块BLK1至BLKz中的另一存储器块BLKb的电路图。
参照图5，存储器块BLKb包括多个单元串CS11’至CS1m’和CS21’至CS2m’。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每个单元串在+Z方向上延伸。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每个单元串包括被堆叠在存储器块BLK1’下的衬底(未示出)上的至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn和至少一个漏极选择晶体管DST。
每个单元串的源极选择晶体管SST被连接在公共源极线CSL与存储器单元MC1至MCn之间。在同一行中所布置的单元串的源极选择晶体管被连接到相同的源极选择线。在第一行中所布置的单元串CS11’至CS1m’的源极选择晶体管被连接到第一源极选择线SSL1。在第二行中所布置的单元串CS21’至CS2m’的源极选择晶体管被连接到第二源极选择线SSL2。在另一实施例中，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管可以被共同连接到一个源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn被串联连接在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极被分别连接到第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST被连接在对应位线与存储器单元MC1至MCn之间。在行方向上所布置的单元串的漏极选择晶体管被连接到在行方向上延伸的漏极选择线。第一行的单元串CS11’至CS1m’的漏极选择晶体管被连接到第一漏极选择线DSL1。第二行的单元串CS21’至CS2m’的漏极选择晶体管被连接到第二漏极选择线DSL2。
因此，除了管道晶体管PT从每个单元串中被排除之外，图5的存储器块BLKb具有与图4的存储器块BLKa的等效电路类似的等效电路。
在另一实施例中，可以提供偶数位线和奇数位线代替第一位线BL1至第m位线BLm。此外，在行方向上所布置的单元串CS11’至CS1m’或CS21’至CS2m’中的偶数编号的单元串可以被分别连接到偶数位线，并且在行方向上所布置的单元串CS11’至CS1m’或CS21’至CS2m’中的奇数编号的单元串可以被分别连接到奇数位线。
在实施例中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以被用作虚设存储器单元。例如，至少一个虚设存储器单元被提供以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。备选地，至少一个虚设存储器单元被提供以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。当更多的虚设存储器单元被提供时，针对存储器块BLKb的操作的可靠性被提高，然而，存储器块BLKb的大小增大。当较少的存储器单元被提供时，存储器块BLKb的大小可以被减小，然而，针对存储器块BLKb的操作的可靠性可能被减小。
为了有效地控制至少一个虚设存储器单元，每个虚设存储器单元可以具有所需的阈值电压。在对存储器块BLKb的擦除操作之前或之后，对全部或部分虚设存储器单元的编程操作可以被执行。当擦除操作在编程操作被执行之后被执行时，虚设存储器单元可以通过控制被施加到被连接到相应虚设存储器单元的虚设字线的电压而具有所需的阈值电压。
图6是图示了根据本公开的实施例的图2的存储器块BLK1至BLKz中的存储器块BLKc的电路图，这些存储器块被包括在存储器单元阵列110中。
参照图6，存储器块BLKc包括多个单元串CS1至CSm。多个单元串CS1至CSm可以被分别连接到多个位线BL1至BLm。单元串CS1至CSm中的每个单元串包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn和至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn中的每个可以具有类似的结构。在实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每个可以包括通道层、隧穿绝缘膜、电荷存储膜和阻挡绝缘膜。在实施例中，用于提供通道层的支柱可以被设置在每个单元串中。在实施例中，用于提供通道层、隧穿绝缘膜、电荷存储膜和阻挡绝缘膜中的至少一个的支柱可以被设置在每个单元串中。
每个单元串的源极选择晶体管SST被连接在公共源极线CSL与存储器单元MC1至MCn之间。
每个单元串的第一存储器单元MC1至第n存储器单元MCn被连接在源极选择晶体管SST与漏极选择晶体管DST之间。
每个单元串的漏极选择晶体管DST被连接在对应的位线与存储器单元MC1至MCn之间。
被连接到同一字线的存储器单元配置一个页。单元串CS1至CSm可以通过选择漏极选择线DSL而被选择。选定单元串中的一个页可以通过选择字线WL1至WLn中的一个字线被选择。
在另一实施例中，可以提供偶数位线和奇数位线代替第一位线BL1至第m位线BLm。单元串CS1至CSm中的偶数编号的单元串可以被分别连接到偶数位线，并且奇数编号的单元串可以被分别连接到奇数位线。
如图3至5中所示出，半导体存储器设备100的存储器单元阵列110可以被配置成三维结构的存储器单元阵列。此外，如图6中所示出，半导体存储器设备100的存储器单元阵列110可以被配置成二维结构的存储器单元阵列。
图7A和7B是图示了根据本公开的实施例的在全位线感测方法的验证操作和随后的读取操作中的电压补偿的图。
参照图7A，在编程操作正在进行的状态中的存储器单元的阈值电压分布被示出。在图7A中，每个存储器单元是能够存储三位的TLC。因此，当编程操作被完成时，每个存储器单元的阈值电压可以具有擦除状态E或第一编程状态PV1至第七编程状态PV7中的一个。图7A示出了在编程操作期间在针对第一编程状态PV1和第二编程状态PV2的编程被完成并且针对第三编程状态PV3至第七编程状态PV7的编程未被完成的状态中针对第三编程状态PV3的验证操作被执行的情况。为了针对第三编程状态PV3执行验证操作，第三验证电压VFY3可以被施加到选定字线。
在图7A中，全部位线在验证操作期间被预充电。即，在验证要被编程为第三编程状态PV3的存储器单元的编程是否被完成的过程中，不仅要被编程为第三编程状态PV3的存储器单元而且被连接到剩余存储器单元的全部位线都被一起预充电。
参照图7B，第三读取电压R3针对在编程操作被完成之后的读取操作被施加的情况被示出。当第三读取电压被施加时，具有低于第三读取电压的阈值电压的存储器单元与具有高于第三读取电压的阈值电压的存储器单元被划分。即，由于施加第三读取电压，属于擦除状态E以及第一编程状态PV1和第二编程状态PV2中的一个的存储器单元与属于第三编程状态PV3至第七编程状态PV7的存储器单元被划分。
将图7A与7B进行比较，在验证操作期间的存储器单元的阈值电压分布不同于在编程完成之后的存储器单元的阈值电压分布。即，由于在验证操作中的存储器单元的阈值电压状态不同于在读取操作中的存储器单元的阈值电压状态，所以被用于感测操作的参考电流的差异可能出现。例如，由于在针对第一编程状态PV1的验证操作期间，大多数存储器单元处于相对低的阈值电压状态，所以与处于编程被完成的状态的存储器单元的阈值电压分布的差异相当大。另一方面，在针对第七编程状态PV7的验证操作期间，由于处于擦除状态E和第一编程状态PV1至第六编程状态PV6的存储器单元的分布形成完成，所以与处于编程被完成的状态的存储器单元的阈值电压分布的差异小。因此，在读取操作期间，对应于每个编程状态的感测操作中的评估时间需要被单独地补偿。
图8A和8B是图示了根据本公开的实施例的在使用全位线感测方法的验证期间降低参考电流的效果占主导以及源极线噪声的效果占主导的情况下的评估时间校正方法的图。
参照图8A，当全位线感测方法被使用时，在降低参考电流的效果比源极线噪声的效果更占主导的情况下的评估时间校正方法被示出。在降低参考电流的效果比源极线噪声的效果更占主导的情况下，相较于在验证操作期间所使用的评估时间，在读取操作中评估时间通常可以被增加。在该情况下，当验证第一编程状态PV1时，由于存储器单元的阈值电压分布状态与编程之后的阈值电压分布状态具有最大的差异，所以在感测操作期间使用第一读取电压的评估时间的增加宽度被设置为最大，而相反，在感测操作期间使用第七读取电压的评估时间的增加宽度被设置为最小。即，对应于第一读取电压R1的评估时间{tEV-R1}变为通过将在验证操作期间所使用的评估时间{tEV-VFY1至VFY7}增加第一时间宽度Δt1所获得的值。此外，对应于第七读取电压R7的评估时间{tEV-R7}变为通过将在验证操作期间所使用的评估时间{tEV-VFY1至VFY7}增加第二时间宽度Δt2所获得的值。在此，第一时间宽度Δt1是大于第二时间宽度Δt2的值。
在图8A中，通过示例，仅使用第一读取电压R1的感测操作的评估时间和使用第七读取电压R7的感测操作的评估时间被示出，但是对应于第二至第六读取电压的评估时间可以以顺序地减小对应于第一及第七读取电压的评估时间之间的大小而被施加。
参照图8B，当全位线感测方法被使用时，在源极线噪声的效果比降低参考电流的效果更占主导的情况下的评估时间校正方法被示出。当源极线噪声的效果比降低参考电流的效果更占主导时，相较于在验证操作期间所使用的评估时间，在读取操作中评估时间通常可以被减少。在该情况下，在感测操作期间使用第一读取电压R1的评估时间的减少宽度被设置为最大，而相反，在感测操作期间使用第七读取电压R7的评估时间的减少宽度被设置为最小。即，对应于第一读取电压R1的评估时间{tEV-R1}变为通过将在验证操作期间所使用的评估时间{tEV-VFY1至VFY7}减少第三时间宽度Δt3所获得的值。此外，对应于第七读取电压R7的评估时间{tEV-R7}变为通过将在验证操作期间所使用的评估时间{tEV-VFY1至VFY7}减少第四时间宽度Δt4所获得的值。在此，第三时间宽度Δt3是大于第四时间宽度Δt4的值。
图9A和9B是图示了根据本公开的实施例的在选择位线感测方法的验证操作和随后的读取操作中的电压补偿的图。
参照图9A，在编程操作正在进行的状态中的存储器单元的阈值电压分布被示出。在图9A中，每个存储器单元是能够存储三位的TLC。因此，当编程操作被完成时，每个存储器单元的阈值电压可以具有擦除状态E或第一编程状态PV1至第七编程状态PV7中的一个。通过示例，图9A示出了在编程操作期间在针对第一编程状态PV1和第二编程状态PV2的编程被完成并且针对第三编程状态PV3至第七编程状态PV7的编程未被完成的状态中针对第三编程状态PV3的验证操作被执行的情况。为了针对第三编程状态PV3执行验证操作，第三验证电压VFY3可以被施加到选定字线。
在图9A中，仅选定位线在验证操作期间被预充电。即，在验证要被编程为第三编程状态PV3的存储器单元的编程是否被完成的过程中，被分别连接到在要被编程为第三编程状态PV3的存储器单元中的编程未被完成的单元的全部位线被一起预充电。在图9A中，阴影线部分指示在要被编程为第三编程状态PV3的存储器单元中的编程未被完成的单元的故障位单元的数量NFBC。
参照图9B，类似于图7B，第三读取电压R3针对在编程操作被完成之后的读取操作被施加的情况被示出。当第三读取电压R3被施加时，具有低于第三读取电压的阈值电压的存储器单元与具有高于第三读取电压的阈值电压的存储器单元被划分。即，由于施加第三读取电压R3，存储器单元被划分为属于擦除状态E以及第一编程状态PV1和第二编程状态PV2中的一个的存储器单元以及属于第三编程状态PV3至第七编程状态PV7的存储器单元。
将图9A与9B进行比较，在验证操作期间的存储器单元的阈值电压分布不同于在编程完成之后的存储器单元的阈值电压分布。即，由于在验证操作中的存储器单元的阈值电压状态不同于在读取操作中的存储器单元的阈值电压状态，所以被用于感测操作的参考电流的差异可能出现。因此，在读取操作期间，对应于每个编程状态的感测操作中的评估时间需要被单独地补偿。
图10A和10B是图示了根据本公开的实施例的在使用选择位线感测方法的验证期间降低参考电流的效果占主导以及源极线噪声的效果占主导的情况下的评估时间校正方法的图。
参照图10A，当选择位线感测方法被使用时，在降低参考电流的效果比源极线噪声的效果更占主导的情况下的评估时间校正方法被示出。在降低参考电流的效果比源极线噪声的效果更占主导的情况下，相较于在验证操作期间所使用的评估时间，在读取操作中评估时间通常可以被减少。在该情况下，在感测操作期间使用第一读取电压R1的评估时间的减少宽度被设置为最小，而相反，在感测操作期间使用第七读取电压R7的评估时间的减少宽度被设置为最大。即，对应于第一读取电压R1的评估时间{tEV-R1}变为通过将在验证操作期间所使用的评估时间{tEV-VFY1至VFY7}减少第五时间宽度Δt5所获得的值。此外，对应于第七读取电压R7的评估时间{tEV-R7}变为通过将在验证操作期间所使用的评估时间{tEV-VFY1至VFY7}减少第六时间宽度Δt6所获得的值。在此，第五时间宽度Δt5是小于第六时间宽度Δt6的值。
参照图10B，当选择位线感测方法被使用时，在源极线噪声的效果比降低参考电流的效果更占主导的情况下的评估时间校正方法被示出。当源极线噪声的效果比降低参考电流的效果更占主导时，相较于在验证操作期间所使用的评估时间，在读取操作中评估时间通常可以被增加。在该情况下，在感测操作期间使用第一读取电压R1的评估时间的增加宽度被设置为最小，而相反，在感测操作期间使用第七读取电压R7的评估时间的增加宽度被设置为最大。即，对应于第一读取电压R1的评估时间{tEV-R1}变为通过将在验证操作期间所使用的评估时间{tEV-VFY1至VFY7}增加第七时间宽度Δt7所获得的值。此外，对应于第七读取电压R7的评估时间{tEV-R7}变为通过将在验证操作期间所使用的评估时间{tEV-VFY1至VFY7}增加第八时间宽度Δt8所获得的值。在此，第七时间宽度Δt7是小于第八时间宽度Δt8的值。
图11是图示了根据本公开的实施例的操作半导体存储器设备的方法的流程图。
参照图11，操作半导体存储器设备的方法包括：对选定页执行SLC编程操作(S110)；基于第一电压来对选定页执行正常感测操作(S120)；对第一故障位的数量NFB1进行计数(S130)；基于第一电压和第一辅助电压来对选定页执行多感测操作(S140)；对第二故障位的数量NFB2进行计数(S150)；基于第一和第二故障位的数量来确定在读取操作期间要被使用的评估时间tEV校正方法(S160)；以及基于确定的校正方法来校正用于读取操作的评估时间tEV的集合(S170)。
在操作S110中，SLC编程操作在选定页上被执行。这是用以测试在对应页上的读取操作期间是降低参考电流的效果更占主导还是源极线噪声的效果更占主导的编程操作。
在操作S120中，正常感测操作基于第一电压在SLC编程操作被执行的选定页上被执行。正常感测操作可以是在第一电压被施加到被连接到选定页字线的状态中感测每个存储器单元的阈值电压一次的操作。
在操作S130中，作为基于第一电压的正常感测操作的结果，第一故障位的数量NFB1被计数。第一故障位的数量NFB1可以意味着在被包括在选定页中的存储器单元中的、阈值电压作为正常感测操作的结果而低于第一电压的存储器单元的数量。
在操作S140中，多感测操作基于第一电压和第一辅助电压在选定页上被执行。多感测操作可以是在小于第一电压的第一辅助电压被施加到被连接到选定页的字线状态中，首先感测每个存储器单元的阈值电压，并且随后通过将第一电压再次施加到被连接到选定页的字线，来其次感测存储器单元的阈值电压的操作。此时，在使用第一电压的第二感测操作中，感测操作未在第一感测操作中被确定为导通单元的存储器单元上被执行。因此，擦除单元噪声可以在第二感测操作期间被尽可能地抑制。多感测操作参考图17A至18B被更详细地描述。
在操作S150中，作为基于第一电压和第一辅助电压的多感测操作的结果，第二故障位的数量NFB2被计数。第二故障位的数量NFB2可以意味着在被包括在选定页中的存储器单元中的阈值电压作为多感测操作的结果而低于第一电压的存储器单元的数量。
在操作S160中，评估时间tEV校正方法基于第一故障位的数量NFB1和第二故障位的数量NFB2被确定。操作S160的详细实施例稍后参考图13被描述。
在操作S170中，用于读取操作的评估时间tEV的集合基于确定的校正方法被校正。在TLC的情况下，由于读取电压的总数为7，所以用于读取操作的评估时间tEV可以相对于七个读取电压R1至R7被单独确定。即，评估时间tEV的集合可以包括七个评估时间。此后，在读取操作中，感测操作基于通过操作S170被校正的评估时间tEV的集合而被执行。
在图11中，正常感测操作和根据正常感测操作而对故障位的数量进行计数的操作(S120和130)被首先执行，并且然后，多感测操作和根据多感测操作而对故障位的数量进行计数的操作(S140和S150)被执行。然而，本公开不限于此。例如，在执行操作S110之后，多感测操作和根据多感测操作而对故障位的数量进行计数的操作(S140和S150)可以被首先执行，并且然后正常感测操作和根据正常感测操作而对故障位的数量进行计数的操作(S120和130)可以被执行。
图12A是图示了根据本公开的实施例的在全位线感测方法中在降低参考电流的效果占主导的情况下在正常感测操作和多感测操作中故障位的数量的差异的图。图12B是图示了根据本公开的实施例的在全位线感测方法中在源极线噪声的效果占主导的情况下在正常感测操作和多感测操作中故障位的数量的差异的图。
参照图12A，通过实线示出了由在SLC编程页上利用第一电压V1执行正常感测操作引起的阈值电压分布。此外，通过虚线示出由在SLC编程页上利用第一电压V1执行多感测操作引起的阈值电压分布。
即，在正常感测操作期间利用第一电压V1被计数的故障位的数量(即第一故障位的数量NFB1)小于在多感测操作期间利用第一电压V1被计数的故障位的数量(即第二故障位的数量NFB2)。这种情况意味着在所观察到的在多感测操作期间利用第一电压V1的阈值电压分布相较于所观察到的在正常感测操作期间利用第一电压V1的阈值电压分布被移动到左侧。因此，在多感测操作期间所使用的读取电压可以被移动到低于第一电压V1的第一补偿电压V1CP。该情况意味着评估时间tEV可能被增加。
参照图12B，在正常感测操作期间利用第一电压V1被计数的故障位的数量(即第一故障位的数量NFB1)大于在多感测操作期间利用第一电压V1被计数的故障位的数量(即第二故障位的数量NFB2)。这种情况意味着所观察到的在多感测操作期间利用第一电压V1的阈值电压分布相较于所观察到的在正常感测操作期间利用第一电压V1的阈值电压分布被移动到右侧。因此，在多感测操作期间所使用的读取电压可以被移动到高于第一电压V1的第一补偿电压V1CP。该情况意味着评估时间tEV可能被减少。
图13是图示了根据本公开的实施例的图11的操作S160的流程图。即，图13是用于当验证操作通过全位线感测方法被执行时确定评估时间tEV的校正方法的实施例。
参照图13，图11的操作S160包括：将第一故障位的数量NFB1与第二故障位的数量NFB2进行比较(S210)；当第一故障位的数量NFB1小于第二故障位的数量NFB2(S230：是)时，增加在读取操作期间所使用的评估时间tEV(S250)；或当第一故障位的数量NFB1不小于第二故障位的数量NFB2(S230：否)时，减少在读取操作期间所使用的评估时间tEV(S270)。如上文参考图12A和12B所描述，当第一故障位的数量NFB1小于第二故障位的数量NFB2时，这种情况意味着所观察到的当通过多感测方法读取时的阈值电压分布被移动到左侧。因此，评估时间被增加以补偿读取电压。另一方面，当第一故障位的数量NFB1大于第二故障位的数量NFB2时，这种情况意味着所观察到的当通过多感测方法读取时的阈值电压分布被移动到右侧。因此，评估时间被减少以补偿读取电压。
图14A和14B是分别图示了根据本公开的实施例的图13的操作S250和S270的流程图。
参照图14A，增加在全位线感测方法中的读取操作期间所使用的评估时间tEV(S250)包括：将对应于低读取电压的评估时间的增加宽度设置为相对大于对应于高读取电压的评估时间的增加宽度(S251)。事实上，所观察到的在多感测方法中当读取时的阈值电压分布被移动到左侧的意味着降低参考电流的效果比源极线噪声的效果更占主导。因此，如上文参考图8A所描述，由于在第一编程状态PV1的验证期间的存储器单元的阈值电压分布状态与编程之后的阈值电压分布状态具有最大的差异，所以在感测操作期间使用第一读取电压R1的评估时间{tEV-R1}的增加宽度被设置为最大，而相反，在感测操作期间使用第七读取电压R7的评估时间{tEV–R7}的增加宽度被设置为最小。
参照图14B，减少在全位线感测方法中的读取操作期间所使用的评估时间tEV(S270)包括：将对应于低读取电压的评估时间的减少宽度设置为相对大于对应于高读取电压的评估时间的减少宽度(S271)。事实上，在所观察到的多感测方法中当读取时的阈值电压分布被移动到右侧的意味着源极线噪声的效果比降低参考电流的效果更占主导。因此，如上文参考图8B所描述，由于在第一编程状态PV1的验证期间的存储器单元的阈值电压分布状态与编程之后的阈值电压分布状态具有最大的差异，所以在感测操作期间使用第一读取电压的评估时间{tEV-R1}的减少宽度被设置为最大，而相反，在感测操作期间使用第七读取电压的评估时间{tEV–R7}的减少宽度被设置为最小。
图15是图示了根据本公开的实施例的图11的操作S160的流程图。即，图15是用于当验证操作通过选择位线感测方法被执行时确定评估时间tEV的校正方法的实施例。
参照图15，图11的操作S160包括：将第一故障位的数量NFB1与第二故障位的数量NFB2进行比较(S310)；当第一故障位的数量NFB1小于第二故障位的数量NFB2(S330：是)时，减少在读取操作期间所使用的评估时间tEV(S350)；以及当第一故障位的数量NFB1大于或等于第二故障位的数量NFB2(S330：否)时，增加在读取操作期间所使用的评估时间tEV(S370)。与上文参考图12A和12B不同，在验证操作通过选择位线感测方法被执行的情况下的评估时间tEV的校正方法可以在与在验证操作通过全位线感测方法被执行的情况下的评估时间tEV的校正方法的方向相反的方向上被执行。
图16A和16B是分别图示了根据本公开的实施例的图15的操作S350和S370的流程图。
参照图16A，减少在选择位线感测方法中的读取操作期间所使用的评估时间tEV(S350)包括：将对应于高读取电压的评估时间的减少宽度设置为相对大于对应于低读取电压的评估时间的减少宽度(S351)。即，如上文参考图10A所描述，在感测操作期间使用第七读取电压的评估时间{tEV–R7}的减少宽度被设置为最大，而相反，在感测操作期间使用第一读取电压的评估时间{tEV-R1}的减少宽度被设置为最小。
参照图16B，增加在选择位线感测方法中的读取操作期间所使用的评估时间tEV(S370)包括：将对应于高读取电压的评估时间的增加宽度设置为相对大于对应于低读取电压的评估时间的增加宽度(S371)。即，如上文参考图10B所描述，在感测操作期间使用第七读取电压的评估时间{tEV–R7}的增加宽度被设置为最大，而相反，在感测操作期间使用第一读取电压的评估时间{tEV-R1}的增加宽度被设置为最小。
图17A和17B是分别图示了根据本公开的实施例的图11中所示出的多感测操作和正常感测操作的图。
参照图17A，用于描述使用第一读取电压R1和与其相关联的辅助电压R1’的多感测操作的曲线图被示出。在图17A中，通过示例，仅擦除状态E和第一编程状态PV1的阈值电压分布被示出。
在根据本公开的实施例的多感测操作中，首先，存储器单元的阈值电压使用小于第一读取电压R1的辅助电压R1’而被感测。更具体地，被包括在选定页中的存储器单元可以被划分为具有小于辅助电压R1’的阈值电压的存储器单元以及具有大于辅助电压R1’的阈值电压的存储器单元。
如图17A中所示出，作为使用辅助电压R1’首先感测存储器单元的阈值电压的结果，第一存储器单元MCs1被确定为导通单元，并且第二存储器单元MCs2和第三存储器单元MCs3可以被确定为关断单元。确定的结果可以被存储在页缓冲器PB1至PNm内部的锁存器中。
此后，存储器单元的阈值电压使用第一读取电压R1而被其次感测。此时，感测操作未在已经被确定为导通单元的第一存储器单元MCs1上被执行。这是因为第一读取电压R1大于辅助电压R1’，并且因此关于第一存储器单元MCs1，感测结果可能不会改变。因此，使用第一读取电压R1的第二感测操作仅在作为首先感测的结果而被确定为关断单元的第二存储器单元MCs2和第三存储器单元MCs3上被执行。作为第二感测的结果，第二存储器单元MCs2可以被确定为导通单元，并且第三存储器单元MCs3可以被确定为关断单元。
在对第二存储器单元MCs2和第三存储器单元MCs3的第二感测操作期间，感测操作未在第一存储器单元MCs1上被执行。作为示例，在针对第二感测操作的位线预充电过程期间，被连接到第一存储器单元MCs1的位线可以不被预充电。在该情况下，仅被连接到第二存储器单元MCs2以及第三存储器单元MCs3的位线可以被预充电。
作为另一示例，被连接到第一存储器单元MCs1的页缓冲器在第二感测操作期间可以不操作。在该情况下，仅被连接到第二存储器单元MCs2和第三存储器单元MCs3的页缓冲器可以操作。
在第二感测操作期间，由于被连接到第一存储器单元MCs1的页缓冲器不操作，所以单元电流可以不流过被连接到第一存储器单元MCs1的位线。因此，由于与第一存储器单元MCs1相关联的单元电流而引起的源极回弹或电源电压的暂时下降可以被缓和。此外，位线耦合可以被缓和。因此，在第二感测操作期间，被连接到第一存储器单元MCs1的页缓冲器不操作，从而使可能影响第二存储器单元MCs2和第三存储器单元MCs3的阈值电压感测的噪声最小化。因此，感测准确性可以被提高。
参照图17B，根据本公开的实施例的用于描述使用第一读取电压R1的正常感测操作的曲线图被示出。如图17B中所示出，在正常感测操作中，存储器单元的阈值电压使用第一读取电压R1被感测一次。
图18A和18B是分别图示了根据本公开的实施例的多感测操作和正常感测操作的流程图。参照图18A，图示了图11的操作S140的实施例的流程图被示出。在下文中，多感测操作参考图17A和18A被描述。
为了对选定页执行多感测操作，首先，被连接到被包括在选定页中的全部存储器单元的位线被预充电(S410)。在操作S410中，分别被连接到图17A中所示出的第一存储器单元MCs1、第二存储器单元MCs2和第三存储器单元MCs3的位线可以被预充电。
此后，被包括在选定页中的全部存储器单元的第一阈值电压感测操作基于小于第一电压的第一辅助电压而被执行(S420)。在操作S420中所描述的第一电压可以对应于图17A中所示出的第一读取电压R1，并且操作S420中所描述的第一辅助电压可以对应于图17A中所示出的辅助电压R1’。
此后，具有低于第一辅助电压的阈值电压的存储器单元被确定为第一单元组，并且具有高于第一辅助电压的阈值电压的存储器单元被确定为第二单元组(S430)。即，作为第一阈值电压感测的结果，被确定为导通单元的第一存储器单元MCs1被确定为第一单元组，并且被确定为关断单元的第二存储器单元MCs2和第三存储器单元MCs3被确定为第二单元组。
此后，在被包括在选定页中的存储器单元中，被连接到被包括在第二单元组中的存储器单元的位线被预充电(S440)。如上文参考图17A所描述，在操作S440中，仅被连接到第二存储器单元MCs2和第三存储器单元MCs3的位线可以被预充电。
此后，被包括在第二单元组中的存储器单元的第二阈值电压感测操作基于第一电压被执行(S450)。在操作S450中，第二阈值电压感测操作未在第一存储器单元MCs1上被执行，并且阈值电压感测操作仅在第二存储器单元MCs2和第三存储器单元MCs3上被执行。作为第二阈值电压感测的结果，第二存储器单元MCs2的确定可以从关断单元被改变为导通单元。作为第二阈值电压感测的结果，第三存储器单元MCs3可以维持对关断单元的确定。此外，不论第二阈值电压感测如何，第一存储器单元MCs1可以维持对导通单元的确定。
参照图18B，图示了根据本公开的实施例的图11的操作S120的流程图被示出。在下文中，多感测操作参考图17B和18B而被描述。
为了对选定页执行正常感测操作，首先，被连接到被包括在选定页中的全部存储器单元的位线被预充电(S510)。此后，被包括在选定页中的全部存储器单元的阈值电压感测操作基于第一电压被执行(S520)。在操作S520中所描述的第一电压可以对应于图17B中所示出的第一读取电压R1。如图18B中所示出，正常感测操作在不使用辅助电压的情况下利用第一电压(即第一读取电压)执行一个感测操作。
使用第一读取电压R1和大小小于第一读取电压R1的大小的辅助电压R1’执行多感测操作和正常感测操作的示例参考图17A和17B而被描述。然而，这是示例，并且多感测操作可以通过相对于第二读取电压R2至第七读取电压R7中的每个来设置适当的辅助电压而被执行。
图19是图示了根据本公开的实施例的包括图2的半导体存储器设备100的存储器系统1000的框图。
参照图19，存储器系统1000包括半导体存储器设备100和控制器1100。半导体存储器设备100可以是参考图2所描述的半导体存储器设备。在下文中，重复的描述被省略。
控制器1100被连接到主机Host和半导体存储器设备100。控制器1100被配置成响应于来自主机Host的请求来访问半导体存储器设备100。例如，控制器1100被配置成控制半导体存储器设备100的读取、写入、擦除和背景操作。控制器1100被配置成提供半导体存储器设备100与主机Host之间的接口。控制器1100被配置成驱动用于控制半导体存储器设备100的固件。
控制器1100包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和纠错块1150。RAM 1110被用作处理单元1120的操作存储器、半导体存储器设备100与主机Host之间的高速缓冲存储器以及半导体存储器设备100与主机Host之间的缓冲存储器中的任一个。处理单元1120控制了控制器1100的整体操作。此外，控制器1100可以在写入操作期间临时存储从主机Host所提供的编程数据。
主机接口1130包括用于在主机Host与控制器1100之间执行数据交换的协议。在实施例中，控制器1100被配置成通过各种接口协议(诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI快速(PCI-e或PCIe)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机系统接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议和专用协议)中的至少一个与主机Host通信。
存储器接口1140与半导体存储器设备100进行接口连接。例如，存储器接口1140包括NAND接口或NOR接口。
纠错块1150被配置成使用纠错码(ECC)来检测和校正从半导体存储器设备100所接收到的数据的错误。在实施例中，纠错块1150可以被提供作为控制器1100的组件。
控制器1100和半导体存储器设备100可以被集成到一个半导体设备中。在实施例中，控制器1100和半导体存储器设备100可以被集成到一个半导体设备中以配置存储器卡。例如，控制器1100和半导体存储器设备100可以被集成到一个半导体设备中以形成存储器卡，诸如PC卡(个人计算机存储器卡国际协会(PCMCIA))、紧凑型闪存卡(CF)、智能媒体卡(例如SM和SMC)、存储器棒、多媒体卡(例如MMC、RS-MMC或MMCmicro)、安全数字(SD)卡(例如SD、miniSD、microSD或SDHC)和通用闪速存储装置(UFS)。
控制器1100和半导体存储器设备100可以被集成到一个半导体设备中以形成半导体驱动器(固态驱动器(SSD))。半导体驱动器(SSD)包括被配置成将数据存储在半导体存储器中的存储设备。当存储器系统1000被用作半导体驱动器(SSD)时，被连接到存储器系统1000的主机Host的操作速度被大大提高。
作为另一示例，存储器系统1000被提供作为电子设备(诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、web平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑匣子、数字相机、3维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送和接收信息的设备、配置家庭网络的各种电子设备中的一个、配置计算机网络的各种电子设备种的一个、配置远程信息处理网络的各种电子设备中的一个、RFID设备或配置计算系统的各种组件中的一个)的各种组件中的一个。
在实施例中，半导体存储器设备100或存储器系统1000可以被安装为各种类型的封装体。例如，半导体存储器设备100或存储器系统1000可以以方法(诸如叠层封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插式封装(PDIP)、叠片内裸片封装、晶片内裸片形式、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四边扁平封装(MQFP)、薄型四边扁平封装(TQFP)、小外形(SOIC)、收缩小外形封装(SSOP)、薄型小外形(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)或晶片级加工堆叠封装(WSP))而被封装和安装。
图20是图示了根据本公开的实施例的图19的存储器系统1000的应用示例的框图。
参照图20，存储器系统2000包括半导体存储器设备2100和控制器2200。半导体存储器设备2100包括多个半导体存储器芯片。多个半导体存储器芯片被划分为多个组。
在图20中，多个组分别通过第一通道CH1至第k通道CHk与控制器2200通信。每个半导体存储器芯片可以类似于参考图2所描述的半导体存储器设备100的配置和操作而被配置和操作。
每个组被配置成通过一个公共通道与控制器2200通信。控制器2200类似于参考图19所描述的控制器1100而被配置，并且被配置成通过多个通道CH1至CHk来控制半导体存储器设备2100的多个存储器芯片。
图21是图示了根据本公开的实施例的包括参考图20所描述的存储器系统2000的计算系统3000的框图。
参照图21，计算系统3000包括中央处理设备3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000通过系统总线3500被电连接到中央处理设备3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300所提供或由中央处理设备3100所处理的数据被存储在存储器系统2000中。
在图21中，半导体存储器设备2100通过控制器2200被连接到系统总线3500。然而，半导体存储器设备2100可以被配置成被直接连接到系统总线3500。此时，控制器2200的功能被中央处理设备3100和RAM 3200执行。
在图21中，参考图20所描述的存储器系统2000被提供。然而，存储器系统2000可以被参考图19所描述的存储器系统1000替换。在实施例中，计算系统3000可以被配置成包括参考图19和20所描述的存储器系统1000和2000两者。
本文中所描述的方法、过程和/或操作可以由将由计算机、处理器、控制器或其他信号处理设备执行的代码或指令来执行。计算机、处理器、控制器或其他信号处理设备可以是本文中所描述的计算机、处理器、控制器或其他信号处理设备或除本文中所描述的元件之外的计算机、处理器、控制器或其他信号处理设备。因为形成方法(或计算机、处理器、控制器或其他信号处理设备的操作)的基础的算法被详细描述，所以用于实施方法实施例的操作的代码或指令可以将计算机、处理器、控制器或其他信号处理设备转变成专用处理器，以执行本文中的方法。
当至少部分地以软件实施时，控制器、处理器、设备、模块、管理器、单元、压缩器、解压缩器、复用器、生成器、逻辑、接口、解码器、驱动器以及其他信号生成和信号处理特征可以包括例如存储器或其他存储设备，该存储器或其他存储设备用于存储要被例如计算机、处理器、微处理器、控制器或其他信号处理设备执行的代码或指令。计算机、处理器、微处理器、控制器或其他信号处理设备可以是本文中所描述的计算机、处理器、微处理器、控制器或其他信号处理设备或除本文中所描述的元件之外的计算机、处理器、微处理器、控制器或其他信号处理设备。因为形成方法(或计算机、处理器、微处理器、控制器或其他信号处理设备的操作)的基础的算法被详细描述，所以用于实施方法实施例的操作的代码或指令可以将计算机、处理器、控制器或其他信号处理设备转变成专用处理器，以执行本文中所描述的方法。
虽然上文已经描述了各种实施例，但是本领域的技术人员将理解，所描述的实施例仅是示例。因此，本文中已经描述的数据存储装置和操作方法不应基于所描述的实施例而受到限制。应该理解，本文中所描述的基本发明构思的许多变化和修改仍将落入如所附权利要求书所限定的本公开的精神和范围内。

Claims (22)

1.一种半导体存储器设备，包括：
存储器单元阵列，包括多个存储器单元；
外围电路，对所述存储器单元阵列执行编程操作和读取操作；以及
控制逻辑，控制所述外围电路的操作，
其中所述控制逻辑控制所述外围电路对在所述多个存储器单元中的、被包括在选定页中的存储器单元执行单级单元(SLC)编程操作；将第一故障位的数量与第二故障位的数量进行比较，所述第一故障位通过对所述选定页执行正常感测操作被确定，并且所述第二故障位通过对所述选定页执行多感测操作被确定；以及基于所述比较的结果来校正要被用于读取操作的至少一个评估时间。
2.根据权利要求1所述的半导体存储器设备，其中所述控制逻辑控制所述外围电路在验证操作期间使用全位线感测方法，以及
当所述第一故障位的所述数量小于所述第二故障位的所述数量时，所述控制逻辑增加要被用于所述读取操作的所述评估时间。
3.根据权利要求2所述的半导体存储器设备，其中所述控制逻辑将对应于低读取电压的评估时间的增加宽度确定为大于对应于高读取电压的评估时间的增加宽度。
4.根据权利要求1所述的半导体存储器设备，其中所述控制逻辑控制所述外围电路在验证操作期间使用全位线感测方法，以及
其中当所述第一故障位的所述数量大于所述第二故障位的所述数量时，所述控制逻辑减少要被用于所述读取操作的所述评估时间。
5.根据权利要求4所述的半导体存储器设备，其中所述控制逻辑将对应于低读取电压的评估时间的减少宽度确定为大于对应于高读取电压的评估时间的减少宽度。
6.根据权利要求1所述的半导体存储器设备，其中所述控制逻辑控制所述外围电路在验证操作期间使用选择位线感测方法，以及
其中当所述第一故障位的所述数量少于所述第二故障位的所述数量时，所述控制逻辑减少要被用于所述读取操作的所述评估时间。
7.根据权利要求6所述的半导体存储器设备，其中所述控制逻辑将对应于高读取电压的评估时间的减少宽度确定为大于对应于低读取电压的评估时间的减少宽度。
8.根据权利要求1所述的半导体存储器设备，其中所述控制逻辑控制所述外围电路在验证操作期间使用选择位线感测方法，以及
其中当所述第一故障位的所述数量大于所述第二故障位的所述数量时，所述控制逻辑增加要被用于所述读取操作的所述评估时间。
9.根据权利要求1所述的半导体存储器设备，其中所述多感测操作通过以下各项被执行：在预定辅助电压被施加到被连接到所述选定页的字线的状态中，首先感测被包括在所述选定页中的存储器单元的阈值电压；以及通过将大于所述辅助电压的主电压施加到被连接到所述选定页的所述字线，来其次感测除了作为所述首先感测的结果而被确定为导通单元的存储器单元之外的剩余存储器单元的阈值电压。
10.根据权利要求8所述的半导体存储器设备，其中所述控制逻辑将对应于高读取电压的评估时间的增加宽度确定为大于对应于低读取电压的评估时间的增加宽度。
11.一种操作包括多个存储器单元的半导体存储器设备的方法，所述方法包括：
对所述多个存储器单元中的选定存储器单元执行单级单元(SLC)编程操作；
基于第一电压和小于所述第一电压的辅助电压来对所述选定存储器单元执行正常感测操作；
根据所述正常感测操作来确定第一故障位的数量；
基于所述第一电压来对所述选定存储器单元执行多感测操作；
根据所述多感测操作来确定第二故障位的数量；以及
基于所述第一故障位的所述数量和所述第二故障位的所述数量来确定被用于读取操作的至少一个评估时间的校正方法。
12.根据权利要求11所述的方法，其中基于所述第一故障位的所述数量和所述第二故障位的所述数量来确定被用于所述读取操作的所述评估时间的所述校正方法包括：
将所述第一故障位的所述数量与所述第二故障位的所述数量进行比较；以及
响应于所述第一故障位的所述数量小于所述第二故障位的所述数量的确定来确定增加要被用于所述读取操作的所述评估时间。
13.根据权利要求12所述的方法，其中响应于所述第一故障位的所述数量小于所述第二故障位的所述数量的所述确定来确定增加被用于所述读取操作的至少一个评估时间包括：确定对应于低读取电压的评估时间的增加宽度大于对应于高读取电压的评估时间的增加宽度。
14.根据权利要求11所述的方法，其中基于所述第一故障位的所述数量和所述第二故障位的所述数量来确定被用于所述读取操作的所述评估时间的所述校正方法包括：
将所述第一故障位的所述数量与所述第二故障位的所述数量进行比较；以及
响应于所述第一故障位的所述数量大于所述第二故障位的所述数量的确定来确定减少要被用于所述读取操作的所述评估时间。
15.根据权利要求14所述的方法，其中响应于所述第一故障位的所述数量大于所述第二故障位的所述数量的所述确定来确定减少在所述读取操作期间所使用的至少一个评估时间包括：确定对应于低读取电压的评估时间的减少宽度大于对应于高读取电压的评估时间的减少宽度。
16.根据权利要求11所述的方法，其中基于所述第一故障位的所述数量和所述第二故障位的所述数量来确定被用于所述读取操作的所述评估时间的所述校正方法包括：
将所述第一故障位的所述数量与所述第二故障位的所述数量进行比较；以及
响应于所述第一故障位的所述数量小于所述第二故障位的所述数量的确定来确定减少要被用于所述读取操作的所述评估时间。
17.根据权利要求16所述的方法，其中响应于所述第一故障位的所述数量小于所述第二故障位的所述数量的所述确定来确定减少在所述读取操作期间所使用的至少一个评估时间包括：确定对应于高读取电压的评估时间的减少宽度大于对应于低读取电压的评估时间的减少宽度。
18.根据权利要求11所述的方法，其中基于所述第一故障位的所述数量和所述第二故障位的所述数量来确定被用于所述读取操作的所述评估时间的所述校正方法包括：
将所述第一故障位的所述数量与所述第二故障位的所述数量进行比较；以及
响应于所述第一故障位的所述数量大于所述第二故障位的所述数量的确定来确定增加要被用于所述读取操作的所述评估时间。
19.根据权利要求18所述的方法，其中响应于所述第一故障位的所述数量大于所述第二故障位的所述数量的所述确定来确定增加在所述读取操作期间所使用的至少一个评估时间包括：确定对应于高读取电压的评估时间的增加宽度大于对应于低读取电压的评估时间的增加宽度。
20.根据权利要求11所述的方法，还包括：
基于所确定的校正方法来校正被用于所述读取操作的至少一个评估时间。
21.根据权利要求11所述的方法，其中基于所述第一电压来对所述选定存储器单元执行所述多感测操作包括：
对被连接到所述选定存储器单元的位线进行预充电；
基于所述辅助电压来感测所述选定存储器单元的阈值电压；
对在所述选定存储器单元中的、作为所述感测的结果而被确定为关断单元的第一存储器单元进行预充电；以及
基于所述第一电压来重新感测所述第一存储器单元的阈值电压。
22.一种半导体存储器设备，包括：
存储器单元阵列，包括多个存储器单元；以及
控制逻辑，执行以下操作：
对在所述多个存储器单元中的、被包括在选定页中的存储器单元执行编程操作；
通过对所述选定页执行正常感测操作来确定第一故障位；
通过对所述选定页执行多感测操作来确定第二故障位；
将所述第一故障位的数量与第二故障位的数量进行比较；
基于所述比较结果和位线感测方案，针对与读取操作相关联的一个或多个读取电压来调整至少一个评估时间；以及
基于调整后的所述评估时间来对所述选定页执行所述读取操作。
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