CN114724606A - 半导体存储器设备和操作该半导体存储器设备的方法 - Google Patents

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Abstract

一种半导体存储器设备和操作该半导体存储器设备的方法，包括存储器单元阵列、外围电路和控制逻辑。存储器单元阵列包括耦合到共用源极线的多个存储器块。外围电路对从存储器块之中选择的存储器块执行编程操作。控制逻辑控制外围电路的编程操作。存储器块分别耦合到对应的源极选择线。编程操作包括多个编程循环，每个编程循环包括通道预充电操作。在通道预充电操作期间，控制逻辑控制外围电路，使得：共用源极线浮置，并且与存储器块之中的未被选择的存储器块耦合的源极选择线的电压增加。

Description

半导体存储器设备和操作该半导体存储器设备的方法
相关申请的交叉引用
本申请要求于2021年1月5日在韩国知识产权局提交的韩国专利申请号10-2021-0001137的优先权，该申请的整体公开内容通过引用并入本文。
技术领域
本公开的各种实施例总体上涉及电子设备，并且更具体地，涉及半导体存储器设备和操作该半导体存储器设备的方法。
背景技术
半导体存储器设备可以具有二维(2D)结构，在2D结构中，串被水平布置在半导体衬底上。备选地，存储器设备可以具有三维(3D)结构，在3D结构中，串被垂直布置在半导体衬底之上。由于具有2D结构的存储器设备达到它们的物理规模极限(即，集成度的极限)，包括垂直布置在半导体衬底之上的多个存储器单元的3D存储器设备已经被生产。
发明内容
本公开的各种实施例涉及具有增强编程特性的半导体存储器设备、以及操作该半导体存储器设备的方法。
本公开的一个实施例涉及一种半导体存储器设备。该半导体存储器设备可以包括存储器单元阵列、外围电路和控制逻辑。存储器单元阵列可以包括耦合到共用源极线的多个存储器块。外围电路可以被配置成对被选择的存储器块执行编程操作，被选择的存储器块从存储器单元阵列中包括的多个存储器块之中被选择。控制逻辑可以控制外围电路的编程操作。多个存储器块可以分别耦合到对应的源极选择线。编程操作可以包括多个编程循环，每个编程循环包括通道预充电操作。在通道预充电操作期间，控制逻辑可以控制外围电路，使得：共用源极线浮置，并且与多个存储器块之中的未被选择的存储器块耦合的源极选择线的电压增加。
在一个实施例中，控制逻辑可以被配置成：在共用源极线浮置之前，控制外围电路，使得：导通电压被施加到与被选择的存储器块耦合的源极选择线，并且共用源极线的电压增加。
在一个实施例中，控制逻辑可以被配置成：在与未被选择的存储器块耦合的源极选择线的电压已经增加之后，控制外围电路，使得关断电压被施加到与被选择的存储器块耦合的源极选择线。
在一个实施例中，未被选择的存储器块可以耦合到多个源极选择线。控制逻辑可以被配置成：在通道预充电操作期间，控制外围电路，使得与未被选择的存储器块耦合的多个源极选择线之中的、与共用源极线相邻设置的源极选择线的电压增加。
在一个实施例中，控制逻辑可以被配置成控制外围电路，使得：在与未被选择的存储器块耦合的多个源极选择线之中的、与共用源极线相邻设置的源极选择线的电压增加的同时，与未被选择的存储器块耦合的多个源极选择线之中的、不与共用源极线相邻设置的附加源极选择线的电压被保持。
本公开的一个实施例涉及一种半导体存储器设备。该半导体存储器设备可以包括存储器单元阵列、外围电路和控制逻辑。存储器单元阵列可以包括耦合到共用源极线的多个存储器块。外围电路可以对被选择的存储器块执行编程操作，被选择的存储器块从存储器单元阵列中包括的多个存储器块之中被选择。控制逻辑可以控制外围电路的编程操作。多个存储器块分别耦合到对应的源极选择线。编程操作可以包括多个编程循环，每个编程循环包括通道预充电操作、编程脉冲施加操作和编程验证操作。在通道预充电操作期间，控制逻辑可以控制外围电路，使得：第一电压被施加到共用源极线；共用源极线浮置；并且通过增加与多个存储器块之中的未被选择的存储器块耦合的源极选择线的电压，使共用源极线的电压从第一电压增加耦合电压。
在一个实施例中，控制逻辑可以被配置成：在第一电压被施加到共用源极线之前，控制外围电路，使得：导通电压被施加到与被选择的存储器块耦合的源极选择线，并且接地电压被施加到共用源极线。
在一个实施例中，控制逻辑可以被配置成：在共用源极线的电压已经从第一电压增加耦合电压之后，控制外围电路，使得关断电压被施加到与被选择的存储器块耦合的源极选择线。
在一个实施例中，未被选择的存储器块可以耦合到第一源极选择线和第二源极选择线，第一源极选择线与共用源极线相邻设置，第二源极选择线不与共用源极线相邻。控制逻辑可以被配置成：在通道预充电操作期间，控制外围电路，使得与未被选择的存储器块耦合的第一源极选择线的电压增加。
在一个实施例中，控制逻辑可以被配置成控制外围电路，使得：在与未被选择的存储器块耦合的第一源极选择线的电压增加的同时，与未被选择的存储器块耦合的第二源极选择线的电压被保持。
本公开的一个实施例涉及一种操作半导体存储器设备的方法，该半导体存储器设备对从耦合到共用源极线的多个存储器块之中选择的存储器块执行编程操作。多个存储器块可以分别耦合到对应的源极选择线。方法可以包括：使共用源极线浮置；以及增加与多个存储器块之中的未被选择的存储器块耦合的源极选择线的电压。
在一个实施例中，方法可以进一步包括：在使共用源极线浮置之前，将导通电压施加到与被选择的存储器块耦合的源极选择线；以及增加共用源极线的电压。
在一个实施例中，方法可以进一步包括：在增加与未被选择的存储器块耦合的源极选择线的电压之后，将关断电压施加到与被选择的存储器块耦合的源极选择线。
在一个实施例中，方法可以进一步包括：在增加与多个存储器块之中的未被选择的存储器块耦合的源极选择线的电压之后，将通过电压施加到与被选择的存储器块耦合的多个字线之中的未被选择的字线，并且将编程电压施加到被选择的字线。
在一个实施例中，方法可以进一步包括对耦合到被选择的字线的存储器单元执行编程验证操作。
在一个实施例中，未被选择的存储器块可以耦合到多个源极选择线。增加与多个存储器块之中的未被选择的存储器块耦合的源极选择线的电压可以包括：增加与未被选择的存储器块耦合的多个源极选择线之中的、与共用源极线相邻设置的源极选择线的电压。
在一个实施例中，增加与多个存储器块之中的未被选择的存储器块耦合的源极选择线的电压可以进一步包括：在增加与共用源极线相邻设置的源极选择线的电压的同时，保持与未被选择的存储器块耦合的多个源极选择线之中的、不与共用源极线相邻设置的附加源极选择线的电压。
附图说明
图1是图示根据本公开的一个实施例的半导体存储器设备的框图。
图2是图示图1的存储器单元阵列的一个实施例的框图。
图3是图示图2的存储器块中的任一个存储器块的电路图。
图4是图示图2的存储器块中的任一个存储器块的一个示例的电路图。
图5是图示图1的存储器单元阵列中包括的存储器块中的任一个存储器块的一个示例的电路图。
图6是图示对半导体存储器设备的编程操作中包括的多个编程循环的图。
图7是图示对被选择的存储器块执行的编程操作的电路图。
图8是用于描述由未被选择的存储器块引起的通道电位的增加的图。
图9是用于描述在串结构的一个示例中，通过耦合到未被选择的存储器块的源极选择线而引起的通道电位的增加的图。
图10是用于描述图6中所示的通道预充电步骤的一个实施例的时序图。
图11是用于描述图6中所示的编程脉冲施加步骤的一个实施例的时序图。
图12是图示根据本公开的一个实施例的操作半导体存储器设备的方法的流程图。
图13是用于描述在串结构的一个示例中，通过耦合到未被选择的存储器块的源极选择线而引起的通道电位的增加的图。
图14是用于描述图6中所示的通道预充电步骤的一个实施例的时序图。
图15是图示根据本公开的一个实施例的操作半导体存储器设备的方法的流程图。
图16是图示具有图1的半导体存储器设备的存储器系统的框图。
图17是图示图16的存储器系统的应用的框图。
图18是图示计算系统的框图，该计算系统包括参考图17描述的存储器系统。
具体实施方式
在本说明书或申请中介绍的本公开的实施例中的具体结构和功能描述被例示，以描述根据本公开的概念的实施例。根据本公开的概念的实施例可以以各种形式被实践，并且不应当被解释为限于说明书或申请中描述的实施例。
图1是图示根据本公开的一个实施例的半导体存储器设备的框图。
参考图1，半导体存储器设备100可以包括存储器单元阵列110、地址解码器120、读取和写入电路130、控制逻辑140和电压生成器150。
存储器单元阵列110可以包括多个存储器块BLK1至BLKz。存储器块BLK1至BLKz可以通过字线WL耦合到地址解码器120。存储器块BLK1至BLKz可以通过位线BL1至BLm耦合到读取和写入电路130。存储器块BLK1至BLKz中的每个存储器块可以包括多个存储器单元。在一个实施例中，该多个存储器单元可以是非易失性存储器单元，并且可以被实现为具有垂直通道结构的非易失性存储器单元。存储器单元阵列110可以被实现为具有二维(2D)结构的存储器单元阵列。在一个实施例中，存储器单元阵列110可以被实现为具有三维(3D)结构的存储器单元阵列。存储器单元阵列110中包括的存储器单元中的每个存储器单元可以存储至少一位数据。在一个实施例中，存储器单元阵列110中包括的存储器单元中的每个存储器单元可以是存储一位数据的单级单元(SLC)。在一个实施例中，存储器单元阵列110中包括的存储器单元中的每个存储器单元可以是存储两位数据的多级单元(MLC)。在一个实施例中，存储器单元阵列110中包括的存储器单元中的每个存储器单元可以是存储三位数据的三级单元(TLC)。在一个实施例中，存储器单元阵列110中包括的存储器单元中的每个存储器单元可以是存储四位数据的四级单元(QLC)。在各种实施例中，存储器单元阵列110可以包括多个存储器单元，该多个存储器单元中的每个存储器单元存储5位或更多位数据。
地址解码器120、读取和写入电路130和电压生成器150作为用于驱动存储器单元阵列110的外围电路160而进行操作。这里，外围电路160在控制逻辑140的控制下操作。地址解码器120通过字线WL耦合到存储器单元阵列110。地址解码器120可以在控制逻辑140的控制下操作。地址解码器120可以通过被提供在半导体存储器设备100中的输入/输出缓冲器(未图示)接收地址。
地址解码器120可以对所接收的地址之中的块地址进行解码。地址解码器120基于经解码的块地址来选择至少一个存储器块。当在读取操作期间执行读取电压施加操作时，地址解码器120可以将由电压生成器150生成的读取电压Vread施加到被选择的存储器块的被选择的字线，并且可以将通过电压Vpass施加到其余未被选择的字线。在编程验证操作期间，地址解码器120可以将由电压生成器150生成的验证电压施加到被选择的存储器块的被选择的字线，并且可以将通过电压Vpass施加到其余未被选择的字线。
地址解码器120可以对所接收的地址之中的列地址进行解码。地址解码器120可以将经解码的列地址传输给读取和写入电路130。
半导体存储器设备100的读取和编程操作均在页的基础上执行。应读取和编程操作的请求而接收的地址可以包括块地址、行地址和列地址。地址解码器120可以依照块地址和行地址来选择一个存储器块和一个字线。列地址可以由地址解码器120解码，并且然后可以被提供给读取和写入电路130。
地址解码器120可以包括块解码器、行解码器、列解码器、地址缓冲器等。
读取和写入电路130包括多个页缓冲器PB1至PBm。读取和写入电路130可以在对存储器单元阵列110的读取操作期间作为“读取电路”进行操作，并且可以在对其的写入操作期间作为“写入电路”进行操作。多个页缓冲器PB1至PBm通过位线BL1至BLm耦合到存储器单元阵列110。在读取或编程验证操作期间，为了感测存储器单元的阈值电压，页缓冲器PB1至PBm可以连续地向耦合到存储器单元的位线供应感测电流，同时页缓冲器PB1至PBm中的每个页缓冲器通过感测节点来感测(依赖于对应存储器单元的编程状态的)流动电流的量的改变，并且将其锁存为感测数据。读取和写入电路130响应于从控制逻辑140输出的页缓冲器控制信号而操作。
在读取操作期间，读取和写入电路130可以感测存储在存储器单元中的数据，并且临时存储读取的数据，并且然后可以将数据DATA输出给半导体存储器设备100的输入/输出缓冲器(未图示)。在一个实施例中，读取和写入电路130可以包括列选择电路等、以及页缓冲器(或页寄存器)。
控制逻辑140耦合到地址解码器120、读取和写入电路130和电压生成器150。控制逻辑140可以通过半导体存储器设备100的输入/输出缓冲器(未图示)，接收命令CMD和控制信号CTRL。控制逻辑140可以响应于控制信号CTRL来控制半导体存储器设备100的整体操作。而且，控制逻辑140可以输出控制信号，该控制信号用于控制多个页缓冲器PB1至PBm的感测节点的预充电电位电平。控制逻辑140可以控制读取和写入电路130，以执行对存储器单元阵列110的读取操作。控制逻辑140可以控制电压生成器150，使得要被用于对存储器单元阵列110的编程操作的各种电压被生成。而且，控制逻辑140可以控制地址解码器120，使得由电压生成器150生成的电压通过全局线被传送给存储器块的局部线，该存储器块是操作的目标。同时，控制逻辑140可以控制读取和写入电路130，使得在读取操作期间，读取和写入电路130通过位线BL1至BLm从存储器块的被选择的页读取数据，并且将读取的数据存储在页缓冲器PB1至PBm中。此外，控制逻辑140可以控制读取和写入电路130，使得在编程操作期间，读取和写入电路130将页缓冲器PB1至PBm中存储的数据编程到被选择的页。控制逻辑140可以被实现为硬件、软件、或硬件和软件的组合。例如，控制逻辑140可以是依照算法操作的控制逻辑电路、和/或执行控制逻辑代码的处理器。
电压生成器150可以响应于从控制逻辑140输出的控制信号，来生成读取操作所需的读取电压Vread和通过电压Vpass。电压生成器150可以包括多个泵浦电容器，用于接收内部供应电压以生成具有各种电压电平的多个电压，并且电压生成器150可以在控制逻辑140的控制下，通过选择性地启用该多个泵浦电容器来生成多个电压。
地址解码器120、读取和写入电路130和电压生成器150可以起外围电路160的作用，外围电路160对存储器单元阵列110执行读取操作、写入操作和擦除操作。外围电路160可以在控制逻辑140的控制下，对存储器单元阵列110执行读取操作、写入操作和擦除操作。
图2是图示图1的存储器单元阵列110的一个实施例的框图。
参考图2，存储器单元阵列110包括多个存储器块BLK1至BLKz。每个存储器块具有三维(3D)结构。存储器块中的每个存储器块可以包括堆叠在衬底上的多个存储器单元。该多个存储器单元被布置在+X、+Y和+Z方向上。下面将参考图3和图4更详细地描述每个存储器块的结构。
图3是图示图2的存储器块BLK1至BLKz中的任一个存储器块BLKa的电路图。
参考图3，存储器块BLKa可以包括多个单元串CS11至CS1m和CS21至CS2m。在一个实施例中，单元串CS11至CS1m和CS21至CS2m中的每个单元串可以被形成为‘U’形。在存储器块BLKa中，可以在行方向(即，正(+)X方向)上布置m个单元串。在图3中，两个单元串被图示为被布置在列方向(即，正(+)Y方向)上。然而，为了描述方便而做出该图示，并且将理解，可以在列方向上布置三个或更多单元串。
多个单元串CS11至CS1m和CS21至CS2m中的每个单元串包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管道晶体管PT和至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可以具有类似的结构。在一个实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一者可以包括通道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在一个实施例中，可以在每个单元串中提供用于提供通道层的柱。在一个实施例中，可以在每个单元串中提供柱，该柱用于提供通道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一者。
每个单元串的源极选择晶体管SST耦合在共用源极线CSL与存储器单元MC1至MCp之间。
在一个实施例中，布置在相同行中的单元串的源极选择晶体管耦合到在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管耦合到不同的源极选择线。在图3中，第一行中的单元串CS11至CS1m的源极选择晶体管耦合到第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管耦合到第二源极选择线SSL2。
在一个实施例中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同耦合到一个源极选择线。
每个单元串中的第一存储器单元MC1至第n存储器单元MCn耦合在源极选择晶体管SST与漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可以被划分成第一存储器单元MC1至第p存储器单元MCp以及第p+1存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp被依次布置在与正(+)Z方向相反的方向上，并且串联耦合在源极选择晶体管SST与管道晶体管PT之间。第p+1存储器单元MCp+1至第n存储器单元MCn被依次布置在+Z方向上，并且串联耦合在管道晶体管PT与漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp以及第p+1存储器单元MCp+1至第n存储器单元MCn通过管道晶体管PT彼此耦合。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极分别耦合到第一字线WL1至第n字线WLn。
每个单元串的管道晶体管PT的栅极耦合到管道线PL。
每个单元串的漏极选择晶体管DST耦合在对应位线与存储器单元MCp+1至MCn之间。在行方向上布置的单元串耦合到在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管耦合到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管耦合到第二漏极选择线DSL2。
布置在列方向上的单元串可以耦合到在列方向上延伸的位线。在图3中，第一列中的单元串CS11和CS21耦合到第一位线BL1。第m列中的单元串CS1m和CS2m耦合到第m位线BLm。
在行方向上布置的单元串中的、耦合到相同字线的存储器单元形成单个页。例如，在第一行中的单元串CS11至CS1m之中的、耦合到第一字线WL1的存储器单元形成单个页。在第二行中的单元串CS21至CS2m之中的、耦合到第一字线WL1的存储器单元形成另外的单个页。可以通过选择漏极选择线DSL1和DSL2中的任一个漏极选择线，来选择在单个行的方向上布置的单元串。通过选择字线WL1至WLn中的任一个字线，可以从被选择的单元串中选择一个页。
在一个实施例中，可以提供偶数位线和奇数位线，来代替第一位线BLl至第m位线BLm。在行方向上布置的单元串CS11至CS1m或CS21至CS2m之中的、偶数编号的单元串可以耦合到相应的偶数位线。在行方向上布置的单元串CS11至CS1m或CS21至CS2m之中的、奇数编号的单元串可以耦合到相应的奇数位线。
在一个实施例中，第一存储器单元MC1至第n存储器单元MCn中的一个或多个存储器单元可以被用作虚设存储器单元。例如，提供一个或多个虚设存储器单元，以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。备选地，提供一个或多个虚设存储器单元，以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。随着提供的虚设存储器单元的数目增加，可以提高存储器块BLKa的操作的可靠性，而存储器块BLKa的尺寸可能增加。随着提供的虚设存储器单元的数目减小，存储器块BLKa的尺寸可以减小，而存储器块BLKa的操作的可靠性可能恶化。
为了高效地控制一个或多个虚设存储器单元，相应虚设存储器单元可以具有所需的阈值电压。在对存储器块BLKa执行擦除操作之前或之后，可以对虚设存储器单元中的所有或一些虚设存储器单元执行编程操作。当在已经执行编程操作之后执行擦除操作时，通过控制要被施加到与相应虚设存储器单元耦合的虚设字线的电压，相应的虚设存储器单元可以具有所需的阈值电压。
图4是图示图2的存储器块BLK1至BLKz中的任一个存储器块BLKb的一个示例的电路图。
参考图4，存储器块BLKb可以包括多个单元串CS11’至CS1m’和CS21’至CS2m’。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每个单元串沿正Z(+Z)方向延伸。单元串CS11’至CS1m’和CS21’至CS2m’中的每个单元串可以包括堆叠在存储器块BLKb下方的衬底(未图示)上的至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn和至少一个漏极选择晶体管DST。
每个单元串的源极选择晶体管SST连接在共用源极线CSL与存储器单元MC1至MCn之间。布置在相同行中的单元串的源极选择晶体管耦合到相同的源极选择线。布置在第一行中的单元串CS11’至CS1m’的源极选择晶体管耦合到第一源极选择线SSL1。布置在第二行中的单元串CS21’至CS2m’的源极选择晶体管耦合到第二源极选择线SSL2。在一个实施例中，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管可以共同耦合到单个源极选择线。
每个单元串中的第一存储器单元MC1至第n存储器单元MCn串联连接在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别耦合到第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST连接在对应的位线与存储器单元MC1至MCn之间。在行方向上布置的单元串的漏极选择晶体管耦合到在行方向上延伸的漏极选择线。第一行中的单元串CS11’至CS1m’的漏极选择晶体管耦合到第一漏极选择线DSL1。第二行中的单元串CS21’至CS2m’的漏极选择晶体管耦合到第二漏极选择线DSL2。
结果，除了从每个单元串中排除管道晶体管PT之外，图4的存储器块BLKb具有与图3的存储器块BLKa的等效电路类似的等效电路。
在一个实施例中，可以提供偶数位线和奇数位线，来代替第一位线BL1至第m位线BLm。进一步地，在行方向上布置的单元串CS11’至CS1m’或CS21’至CS2m’之中的、偶数编号的单元串可以分别耦合到偶数位线，并且在行方向上布置的单元串CS11’至CS1m’或CS21’至CS2m’之中的、奇数编号的单元串可以分别耦合到奇数位线。
在一个实施例中，第一存储器单元MC1至第n存储器单元MCn中的一个或多个存储器单元可以被用作虚设存储器单元。例如，提供一个或多个虚设存储器单元，以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。备选地，提供一个或多个虚设存储器单元，以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。随着提供的虚设存储器单元越多，提高了存储器块BLKb的操作的可靠性，但是存储器块BLKb的尺寸增加。随着提供的虚设存储器单元越少，存储器块BLKb的尺寸减小，但是存储器块BLKb的操作的可靠性可能恶化。
为了高效地控制一个或多个虚设存储器单元，虚设存储器单元中的每个虚设存储器单元可以具有所需的阈值电压。在执行对存储器块BLKb的擦除操作之前或之后，可以对虚设存储器单元中的所有或一些虚设存储器单元执行编程操作。当在已经执行编程操作之后执行擦除操作时，通过控制要被施加到与相应虚设存储器单元耦合的虚设字线的电压，虚设存储器单元可以具有所需的阈值电压。
图5是图示图1的存储器单元阵列110中包括的存储器块BLK1至BLKz中的任一个存储器块BLKc的一个示例的电路图。
参考图5，存储器块BLKc可以包括多个单元串CS1至CSm。多个单元串CS1至CSm可以分别耦合到多个位线BL1到BLm。单元串CS1至CSm中的每个单元串包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、和至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可以具有类似的结构。在一个实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一者可以包括通道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在一个实施例中，可以在每个单元串中提供用于提供通道层的柱。在一个实施例中，可以在每个单元串中提供柱，该柱用于提供通道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一者。
每个单元串的源极选择晶体管SST耦合在共用源极线CSL与存储器单元MC1至MCn之间。
每个单元串中的第一存储器单元MC1至第n存储器单元MCn耦合在源极选择晶体管SST与漏极选择晶体管DST之间。
每个单元串的漏极选择晶体管DST耦合在对应位线与存储器单元MC1至MCn之间。
耦合到相同字线的存储器单元可以构成单个页。可以通过选择漏极选择线DSL来选择单元串CS1至CSm。通过选择字线WL1至WLn中的任一个字线，可以从被选择的单元串中选择一个页。
在其他实施例中，可以提供偶数位线和奇数位线，来代替第一位线BL1至第m位线BLm。在单元串CS1至CSm之中，偶数编号的单元串可以分别耦合到偶数位线，并且奇数编号的单元串可以分别耦合到奇数位线。
如图2至图4中所示，半导体存储器设备100的存储器单元阵列110可以被实现为具有3D结构的存储器单元阵列。进一步地，如图5中所示，半导体存储器设备100的存储器单元阵列110可以被实现为具有2D结构的存储器单元阵列。
图6是图示对半导体存储器设备的编程操作中包括的多个编程循环的图。
参考图6，对半导体存储器设备的编程操作可以包括多个编程循环。如图6中所示，可以执行第一编程循环(1st PGM Loop)。在已经执行第一编程循环(1st PGM Loop)之后，可以执行第二编程循环(2nd PGM Loop)，除非对被选择的页中包括的存储器单元执行的编程操作完成。在已经执行了第二编程循环(2nd PGM Loop)之后，可以执行第三编程循环(3rdPGM Loop)，除非对被选择的页中包括的存储器单元执行的编程操作完成。以这种方式，直到对被选择的页中包括的存储器单元执行的编程操作完成为止，或者直到当前编程循环达到最大编程循环为止，可以重复多个编程循环。
同时，可以使用增量阶跃脉冲编程(ISPP)方案来执行对半导体存储器设备的编程操作。ISPP方案可以是用于在逐渐增加编程电压的情况下对存储器单元进行编程的方案。随着执行的编程循环的数目被迭代，在每个编程循环中施加的编程电压可以逐渐增加。
同时，如图6中所示，多个编程循环中的每个编程循环可以包括通道预充电步骤、编程脉冲施加步骤和编程验证步骤。在通道预充电步骤处，在被选择为编程操作的目标的存储器块中包括的单元串的通道电压可以被预充电。详细地，为了增加包括禁止编程的单元(或编程禁止单元)的单元串的通道电位电平，通道电压可以预先被预充电。关于包括禁止编程的单元的单元串的通道电位的增加，稍后将参考图7进行描述。
在编程脉冲施加步骤处，可以通过将编程电压施加到被选择的字线，来增加允许编程的单元(或编程允许单元)的阈值电压。稍后将参考图11详细描述编程脉冲施加步骤。
在编程验证步骤处，可以验证被选择为编程目标的存储器单元是否已经被编程到期望电平处的电压(在下文中被称为‘基准电压’)或更高的电压。作为验证操作的结果，未被编程到基准电压或更高电压的存储器单元在后续编程循环中可以作为允许编程的单元进行操作。这里，具有比先前编程循环中的电压电平高的电压电平的编程脉冲可以被施加到允许编程的单元。同时，被编程到基准电压或更高电压的存储器单元在后续编程循环中可以作为禁止编程的单元进行操作。即使向被选择的字线施加编程脉冲，禁止编程的单元的阈值电压也不增加。
图7是图示对被选择的存储器块执行的编程操作的电路图。在图7中，被选择的存储器块中包括的多个单元串之中的仅一些单元串111和112被图示。在图7的示例中，单元串111包括禁止编程的单元M14，并且单元串112包括允许编程的单元M11。半导体存储器设备100可以包括多个存储器块，并且如图7中所示，该多个存储器块之中的、作为编程操作的目标的存储器块可以包括：单元串111和112，在单元串111和112中，用于存储数据的多个存储器单元串联耦合；耦合在单元串111和112与位线之间的漏极选择晶体管113；以及耦合在单元串111和112与共用源极线CSL之间的源极选择晶体管114。这里，所配置的单元串111和112的数目可以与位线的数目相同，并且因此所配置的漏极选择晶体管113和源极选择晶体管114的数目也与位线的数目相同。而且，为了对存储器单元执行预定操作，可以通过字线WL向存储器单元的栅极施加预定偏置，可以通过位线BL向漏极选择晶体管113的漏极施加预定偏置，并且可以通过共用源极线CSL向源极选择晶体管114的源极施加预定偏置。
通过使用福勒-诺德海姆(FN)隧穿，将电子注入到根据本公开的一个实施例的半导体存储器设备中包括的每个存储器单元的浮置栅极中，或者从该浮置栅极发射电子，来执行编程操作或擦除操作，其中擦除操作在块的基础上被执行，并且对被选择的单元执行编程操作。
半导体存储器设备中的每个被选择的页可以包括多个存储器单元。在每个被选择的页中包括的该多个存储器单元之中，允许编程的单元可以表示其阈值电压尚未增加到目标电压的存储器单元。当编程电压被施加到被选择的字线时，允许编程的单元的阈值电压可以增加。在每个被选择的页中包括的该多个存储器单元之中，禁止编程的单元可以表示其阈值电压已经向上增加到目标电压的存储器单元。当编程电压被施加到被选择的字线时，禁止编程的单元的阈值电压不增加。
在图7的示例中，存储器单元M11是允许编程的单元，并且存储器单元M14可以是禁止编程的单元。同时，耦合到未被选择的字线的存储器单元M12和M13可以是未被选择的存储器单元。为了对被选择的页中包括的允许编程的单元M11进行编程，可以向被选择的字线Selected WL施加大约18V的编程电压，可以向未被选择的字线Unselected WL施加大约8V的通过电压，可以向被选择的位线Selected BL施加接地电压VSS，并且可以向未被选择的位线Unselected BL施加电源电压VCC。这里，电源电压VCC可以被施加到漏极选择线DSL，接地电压VSS可以被施加到源极选择线SSL，并且电源电压VCC可以被施加到共用源极线CSL。
借助于该方案，编程电压被施加到禁止编程的单元M14的控制栅极，但是在包括禁止编程的单元M14的单元串111中，通道的电位可以以如下电压比率来增加，该电压比率由编程电压、通过电压和来自位线的预充电电压之间的耦合引起。由于以该方式增加的通道电位，可以通过阻止与未被选择的位线Unselected BL耦合的单元串111中的禁止编程的单元M14的FN隧穿，来减轻或防止编程扰动。同时，在与被选择的位线Selected BL耦合的单元串112中包括的存储器单元之中，其中向其施加通过电压的存储器单元被编程的情况发生，并且这种情况被称为‘通过扰动’。
在半导体存储器设备100中，编程扰动特性可能是影响产品性能的重要因素。为了减轻或防止禁止编程的单元M14的编程扰动，与未被选择的位线Unselected BL耦合的单元串111的通道电位电平应当被充分保证。即，当通道电位增加时，与未被选择的位线Unselected BL耦合的单元串111的通道电位应当足够高。针对该操作，在诸如图6中所示的通道预充电步骤处，通道电位可以预先增加。同时，因为在共用源极线CSL与源极选择线SSL之间的电容值大，所以可能出现通道电位电平未充分增加的问题。这可能是使编程扰动恶化的原因，因为随着单元串中包括的存储器单元的数目变大，通道长度增加。
依照本公开的一个实施例，可以通过增加耦合到未被选择的存储器块的源极选择线的电压，来增加被选择的存储器块中的单元串的通道电压。相应地，当通道电位增加时，耦合到未被选择的位线Unselected BL的单元串111的通道电压可以变得足够高。结果，在编程操作期间，可以有效地减轻或防止禁止编程的单元M14的编程扰动。
图8是图示由未被选择的存储器块引起的通道电位的增加的图。
参考图8，描绘了被选择的存储器块Selected BLK 115和未被选择的存储器块Unselected BLK 117。被选择的存储器块115可以是作为编程操作的目标的存储器块，并且可以是包括要被编程的存储器单元的存储器块。同时，未被选择的存储器块117可以是：不是编程操作的目标的存储器块。被选择的存储器块115可以耦合到被选择的块漏极选择线Selblk DSL、被选择的块字线Selblk WLs和未被选择的块源极选择线Selblk SSL。同时，被选择的存储器块115可以耦合到共用源极线CSL。进一步地，未被选择的存储器块117可以耦合到未被选择的块漏极选择线Unselblk DSL、未被选择的块字线Unselblk WLs和未被选择的块源极选择线Unselblk SSL。同时，未被选择的存储器块117可以耦合到共用源极线CSL。
被选择的存储器块115和未被选择的存储器块117两者可以耦合到共用源极线CSL。依照根据本公开的一个实施例的半导体存储器设备和操作该半导体存储器设备的方法，耦合到未被选择的存储器块117的源极选择线(即未被选择的块源极选择线UnselblkSSL)的电压增加。在这种情况下，共用源极线CSL可以浮置。相应地，共用源极线CSL的电压由于耦合而增加。由于共用源极线CSL的电压增加，被选择的存储器块115中包括的单元串的通道电压可以增加。相应地，被包括在被选择的存储器块115中的、包括禁止编程的单元的单元串的通道电压可以被充分增加。因此，当通道电位增加时，包括禁止编程的单元的单元串的通道电压也可以变得足够高。结果，在编程操作期间，可以有效地减轻或防止禁止编程的单元M14的编程扰动。下面，将参考图9进行详细描述。
图9是用于描述在串结构的一个示例中，通过耦合到未被选择的存储器块的源极选择线而引起的通道电位的增加的图。
参考图9，在共用源极线CSL上形成被选择的串(Selected String)、未被选择的串(Unselected String)和未被选择的存储器块串(Unselected Memory Block String)。详细地，在共用源极线CSL上形成柱，在该柱上要配置被选择的串(Selected String)和未被选择的串(Unselected String)的相应通道，并且被选择的块源极选择线Selblk SSL、被选择的块字线Selblk WL1至Selblk WL8和被选择的块漏极选择线Selblk DSL形成在柱周围。进一步地，在共用源极线CSL上形成柱，在该柱上要配置未被选择的存储器块串(Unselected Memory Block String)的通道，并且未被选择的块源极选择线UnselblkSSL、未被选择的块字线Unselblk WL1至Unselblk WL8和未被选择的块漏极选择线Unselblk DSL形成在柱周围。
图9中所示的被选择的串(Selected String)和未被选择的串(UnselectedString)可以是被包括在图8中所示的被选择的存储器块115中的单元串。尽管被选择的存储器块115可以包括多个被选择的串和多个未被选择的串，但作为一个示例，图9中仅图示了一个被选择的串和一个未被选择的串。
同时，图9中所示的未被选择的存储器块串(Unselected Memory Block String)可以是图8中所示的未被选择的存储器块117中包括多个单元串中的任一个单元串。尽管未被选择的存储器块117可以包括多个单元串，但作为一个示例，图9中仅图示了未被选择的存储器块中包括的一个单元串。
在图9中，电荷俘获层、通道层、和形成在它们之间的绝缘层的图示被省略。同时，在图9中，图示了其中每个单元串耦合到八个字线的一个实施例。即，图9中所示的每个单元串可以包括八个存储器单元。然而，可以看出，本公开的实施例不限于此，并且可以实现包括各种数目的存储器单元的单元串。
参考图9，可以看出，被选择的串(Selected String)、未被选择的串(UnselectedString)和未被选择的存储器块串(Unselected Memory Block String)耦合到一个共用源极线CSL。同时，使用在与共用源极线CSL相邻设置的未被选择的块源极选择线UnselblkSSL与共用源极线CSL之间的电容，共用源极线CSL的预充电电压电平可以增加。即，在其中共用源极线CSL浮置的状态中，当未被选择的块源极选择线Unselblk SSL的电压增加时，共用源极线CSL的电压也可以增加。依照本公开的一个实施例，可以通过增加耦合到未被选择的存储器块的源极选择线的电压，来增加被选择的存储器块中的单元串的通道电压。相应地，当通道电位增加时，耦合到未被选择的位线Unselected BL的单元串111的通道电压可以变得足够高。结果，在编程操作期间，可以有效地减轻或防止禁止编程的单元M14的编程扰动。
图10是用于描述图6中所示的通道预充电步骤的一个实施例的时序图。
参考图10，图示了在通道预充电步骤处，被选择的块漏极选择线Selblk DSL、被选择的块源极选择线Selblk SSL、未被选择的块源极选择线Unselblk SSL和共用源极线CSL的电压的时序图。在时间t1之前，被选择的块漏极选择线Selblk DSL、被选择的块源极选择线Selblk SSL、未被选择的块源极选择线Unselblk SSL和共用源极线CSL的电压可以是接地电压VSS。然而，这仅是示例性的，并且可以将任意电压施加到被选择的块漏极选择线Selblk DSL、被选择的块源极选择线Selblk SSL、未被选择的块源极选择线Unselblk SSL和共用源极线CSL。
在时间tl处，被选择的块源极选择线Selblk SSL的电压可以从接地电压VSS朝向电源电压VCC增加。相应地，被选择的存储器块Selected BLK中包括的源极选择晶体管可以被导通。因此，共用源极线CSL的电压可以被传送到被选择的存储器块Selected BLK中包括的串的通道。
同时，在时间tl处，共用源极线CSL的电压可以从接地电压VSS朝向第一电压Vl增加。第一电压V1可以是从电压生成器150直接施加到共用源极线CSL的电压。在共用源极线CSL的电压已经增加到第一电压V1之后，共用源极线CSL可以浮置。由于共用源极线CSL浮置，共用源极线CSL的电压可以保持在第一电压V1。
此后，在时间t2处，未被选择的块源极选择线Unselblk SSL的电压可以从接地电压VSS朝向电源电压VCC增加。相应地，由于耦合，共用源极线CSL的电压可以从第一电压V1增加耦合电压Vcp。由于共用源极线CSL的电压增加，被选择的存储器块Selected BLK中包括的串的通道电压也可以进一步增加。
此后，在时间t3处，被选择的块源极选择线Selblk SSL的电压可以从电源电压VCC朝向接地电压VSS减小。相应地，被选择的存储器块Selected BLK中包括的源极选择晶体管可以被关断。因此，被选择的存储器块Selected BLK中包括的串的通道可以与共用源极线CSL电隔离。
此后，在时间t4处，共用源极线CSL的电压和未被选择的块源极选择线UnselblkSSL的电压可以朝向接地电压VSS减小。相应地，在时间t5处，通道预充电步骤可以终止。
如图10中所示，在通道预充电步骤期间，被选择的块漏极选择线Selblk DSL的电压可以被保持在接地电压VSS。在这种情况下，在通道预充电步骤期间，被选择的存储器块Selected BLK中包括的串的通道可以与位线隔离。
图11是用于描述图6中所示的编程脉冲施加步骤的一个实施例的时序图。
参考图11，在时间t6处，编程允许电压(例如接地电压VSS)可以被施加到被选择的位线Selected BL，被选择的位线Selected BL耦合到包括允许编程的单元的被选择的串，并且编程禁止电压Vinh可以被施加到未被选择的位线Unselected BL，未被选择的位线Unselected BL耦合到包括禁止编程的单元的未被选择的串。这里，编程禁止电压Vinh可以是大于编程允许电压(即接地电压VSS)的电压。
在时间t7处，电源电压VCC可以被施加到被选择的块漏极选择线Selblk DSL。相应地，被选择的存储器块中包括的相应单元串可以电耦合到对应位线。同时，接地电压VSS可以被施加到被选择的块源极选择线Selblk SSL。
在时间t8处，通过电压Vpass被施加到被选择的块字线Selblk WLs。同时，在时间t9处，被选择的块字线Selblk WLs之中的被选择的字线Selected WL的电压从通过电压Vpass朝向编程电压VPGM增加。被选择的块字线Selblk WLs之中的未被选择的字线Unselected WL的电压被保持在通过电压Vpass。
相应地，在耦合到被选择的字线Selected WL的存储器单元之中，耦合到被选择的位线Selected BL的允许编程的单元被编程，向被选择的位线Selected BL施加编程允许电压(即接地电压VSS)。同时，在耦合到被选择的字线Selected WL的存储器单元之中，耦合到未被选择的位线Unselected BL(向未被选择的位线Unselected BL施加编程禁止电压Vinh)的单元串的通道电位从通过图10的过程增加的电压(即“V1+Vcp”的电压)，增加到高于该电压的电位。相应地，禁止编程的单元不被编程。
此后，在时间t10处，被选择的块漏极选择线Selblk DSL、被选择的块字线SelblkWLs和未被选择的位线Unselected BL的电压可以减小到接地电压VSS。相应地，在时间t10处，编程脉冲施加步骤可以终止。
同时，图6中所示的编程验证的详细时序图在这里将被省略。
图12是图示根据本公开的一个实施例的操作半导体存储器设备的方法的流程图。详细地，图12是图示图6中所示的通道预充电步骤的一个实施例的流程图。在下文中，将一起参考图10和图12进行描述。
参考图12，在步骤S110处，导通电压可以被施加到与被选择的存储器块耦合的源极选择线。在图10的时间t1处，电源电压VCC被施加到被选择的块源极选择线Selblk SSL。在步骤S110处，被选择的存储器块中包括的源极选择晶体管被导通。
此后，在步骤S130处，共用源极线的电压可以增加。在图10的时间t1处，共用源极线CSL的电压从接地电压VSS朝向第一电压V1增加。相应地，被选择的存储器块中包括的单元串的通道电压可以被首次增加。在一个实施例中，第一电压V1可以是电源电压VCC。
此后，在步骤S150处，共用源极线CSL可以浮置。如图10中所示，共用源极线CSL浮置时的时间点可以是在共用源极线CSL的电压增加到第一电压时的时间点与时间点t2之间的任意时间点，在时间点t2处，未被选择的块源极选择线Unselblk SSL的电压增加。
此后，在步骤S170处，耦合到未被选择的存储器块的源极选择线的电压可以增加。在图10的时间t2处，未被选择的块源极选择线Unselblk SSL的电压可以从接地电压VSS朝向电源电压VCC增加。随着步骤S170被执行，共用源极线CSL的电压从第一电压V1增加耦合电压Vcp。结果，被选择的存储器块中包括的单元串的通道电压可以被二次增加。
此后，在步骤S190处，关断电压可以被施加到与被选择的存储器块耦合的源极选择线。在图10的时间t3处，被选择的块源极选择线Selblk SSL的电压可以从电源电压VCC朝向接地电压VSS减小。相应地，被选择的存储器块中包括的源极选择晶体管被关断。因此，被选择的存储器块中包括的单元串的通道可以浮置。
借助于参考图12描述的根据本公开的实施例的操作半导体存储器设备的方法，在编程操作期间的通道预充电步骤处，选择的存储器块中包括的串的通道电压可以被充分增加。因此，在后续编程电压施加步骤处，包括禁止编程的单元的单元串的通道电位可以被充分增加。结果，在编程操作期间，可以有效地减轻或防止禁止编程的单元M14的编程扰动。
图13是用于描述在串结构的一个示例中，通过耦合到未被选择的存储器块的源极选择线而引起的通道电位的增加的图。
参考图13，在共用源极线CSL上形成被选择的串(Selected String)、未被选择的串(Unselected String)和未被选择的存储器块串(Unselected Memory Block String)。详细地，在共用源极线CSL上形成柱，在该柱上要配置被选择的串(Selected String)和未被选择的串(Unselected String)的相应通道。被选择的块下源极选择线Selblk SSLd、被选择的块上源极选择线Selblk SSLu、被选择的块字线Selblk WL1至Selblk WL8、被选择的块下漏极选择线Selblk DSLd和被选择的块上漏极选择线Selblk DSLu形成在柱周围。进一步地，在共用源极线CSL上形成柱，在该柱上要配置未被选择的存储器块串(UnselectedMemory Block String)的通道。未被选择的块下源极选择线Unselblk SSLd、未被选择的块上源极选择线Unselblk SSLu、未被选择的块字线Unselblk WL1至Unselblk WL8、未被选择的块下漏极选择线Unselblk DSLd和未被选择的块上漏极选择线Unselblk DSLu形成在柱周围。即，在图13中所示的单元串结构中，两个源极选择线和两个漏极选择线可以耦合到单元串中的每个单元串。
参考图13，可以看出，被选择的串(Selected String)、未被选择的串(UnselectedString)和未被选择的存储器块串(Unselected Memory Block String)耦合到一个共用源极线CSL。同时，使用在未被选择的块下源极选择线Unselblk SSLd和未被选择的块上源极选择线Unselblk SSLu中的、与共用源极线CSL相邻设置的未被选择的块下源极选择线Unselblk SSLd与共用源极线之间的电容，共用源极线的预充电电压电平可以增加。即，在其中共用源极线CSL浮置的状态中，当未被选择的块下源极选择线Unselblk SSLd的电压增加时，共用源极线CSL的电压也可以增加。依照本公开的一个实施例，可以通过增加耦合到未被选择的存储器块的源极选择线的电压，来增加被选择的存储器块中的单元串的通道电压。相应地，当通道电位增加时，耦合到未被选择的位线Unselected BL的单元串111的通道电压可以变得足够高。结果，在编程操作期间，可以有效地减轻或防止禁止编程的单元M14的编程扰动。
图14是用于描述图6中所示的通道预充电步骤的一个实施例的时序图。
参考图14，图示了在通道预充电步骤处，被选择的块下漏极选择线Selblk DSLd、被选择的块上漏极选择线Selblk DSLu、被选择的块下源极选择线Selblk SSLd、被选择的块上源极选择线Selblk SSLu、未被选择的块下源极选择线Unselblk SSLd、未被选择的块上源极选择线Unselblk SSLu和共用源极线CSL的电压的时序图。在时间t11之前，被选择的块下漏极选择线Selblk DSLd和被选择的块上漏极选择线Selblk DSLu、被选择的块下源极选择线Selblk SSLd和被选择的块上源极选择线Selblk SSLu、未被选择的块下源极选择线Unselblk SSLd和未被选择的块上源极选择线Unselbk SSLu、和共用源极线CSL的电压可以是接地电压VSS。
在时间t11处，被选择的块下源极选择线Selblk SSLd和被选择的块上源极选择线Selblk SSLu的电压可以从接地电压VSS朝向电源电压VCC增加。相应地，被选择的存储器块Selected BLK中包括的源极选择晶体管可以被导通。因此，共用源极线CSL的电压可以被传送到被选择的存储器块Selected BLK中包括的串的通道。
同时，在时间t11处，共用源极线CSL的电压可以从接地电压VSS朝向第一电压V1增加。第一电压V1可以是从电压生成器150直接施加到共用源极线CSL的电压。在共用源极线CSL的电压已经增加到第一电压V1之后，共用源极线CSL可以浮置。由于共用源极线CSL浮置，共用源极线CSL的电压可以被保持在第一电压V1。
之后，在时间t12处，未被选择的块下源极选择线Unselblk SSLd的电压可以从接地电压VSS朝向电源电压VCC增加。相应地，由于耦合，共用源极线CSL的电压可以从第一电压V1增加耦合电压Vcp。由于共用源极线CSL的电压增加，被选择的存储器块Selected BLK中包括的串的通道电压也可以进一步增加。
此后，在时间t13处，被选择的块下源极选择线Selblk SSLd和被选择的块上源极选择线Selblk SSLu的电压可以从电源电压VCC朝向接地电压VSS减小。相应地，被选择的存储器块Selected BLK中包括的源极选择晶体管可以被关断。因此，被选择的存储器块Selected BLK中包括的串的通道可以与共用源极线CSL电隔离。
此后，在时间t14处，共用源极线CSL的电压和未被选择的块下源极选择线Unselblk SSLd的电压可以朝向接地电压VSS减小。相应地，在时间t15处，通道预充电步骤可以终止。
如图14中所示，在通道预充电步骤期间，被选择的块下漏极选择线Selblk DSLd和被选择的块上漏极选择线Selblk DSLu的电压可以被保持在接地电压VSS。在这种情况下，在通道预充电步骤期间，被选择的存储器块Selected BLK中包括的串的通道可以与位线隔离。
图15是图示根据本公开的一个实施例的操作半导体存储器设备的方法的流程图。
详细地，图15是图示图6中所示的通道预充电步骤的一个实施例的流程图。在下文中，将一起参考图14和图15进行描述。
参考图15，在步骤S210处，导通电压可以被施加到与被选择的存储器块耦合的源极选择线。在图14的时间t11处，电源电压VCC可以被施加到被选择的块下源极选择线Selblk SSLd和被选择的块上源极选择线Selblk SSLu。在步骤S210处，被选择的存储器块中包括的源极选择晶体管被导通。
此后，在步骤S230处，共用源极线的电压可以增加。在图14的时间t11处，共用源极线CSL的电压从接地电压VSS朝向第一电压V1增加。相应地，被选择的存储器块中包括的单元串的通道电压可以被首次增加。在一个实施例中，第一电压V1可以是电源电压VCC。
此后，在步骤S250处，共用源极线CSL可以浮置。如图14中所示，共用源极线CSL浮置时的时间点可以是在共用源极线CSL的电压增加到第一电压时的时间点与时间点t12之间的任意时间点，在时间点t12处，未被选择的块下源极选择线Unselblk SSLd的电压增加。
此后，在步骤S270处，耦合到未被选择的存储器块的上源极选择线的电压可以被保持，并且下源极选择线的电压可以增加。在图14的时间t12处，未被选择的块上源极选择线Unselblk SSLu的电压被保持在接地电压VSS，并且未被选择的块下源极选择线UnselblkSSLd的电压从接地电压VSS朝向电源电压VCC增加。随着步骤S270被执行，共用源极线CSL的电压可以从第一电压V1增加耦合电压Vcp。结果，被选择的存储器块中包括的单元串的通道电压可以被二次增加。
此后，在步骤S290处，关断电压可以被施加到与被选择的存储器块耦合的源极选择线。在图10的时间t14处，被选择的块下源极选择线Selblk SSLd和被选择的块上源极选择线Selblk SSLu的电压可以从电源电压VCC朝向接地电压VSS减小。相应地，被选择的存储器块中包括的源极选择晶体管被关断。因此，被选择的存储器块中包括的单元串的通道可以浮置。
借助于参考图15描述的根据本公开的一个实施例的操作半导体存储器设备的方法，在编程操作期间的通道预充电步骤处，选择的存储器块中包括的串的通道电压可以被充分增加。因此，在后续编程电压施加步骤处，包括禁止编程的单元的单元串的通道电位可以被充分增加。结果，在编程操作期间，可以有效地减轻或防止禁止编程的单元M14的编程扰动。
图16是图示存储器系统1000的框图，存储器系统1000具有图1的半导体存储器设备100。
参考图16，存储器系统1000可以包括半导体存储器设备100和存储器控制器1100。半导体存储器设备100可以是参考图1描述的半导体存储器设备。在下文中，将省略重复的说明。
存储器控制器1100耦合到主机Host和半导体存储器设备100。存储器控制器1100可以响应于来自主机Host的请求来访问半导体存储器设备100。例如，存储器控制器1100可以控制对半导体存储器设备100的读取、写入、擦除和后台操作。存储器控制器1100可以提供在半导体存储器设备100与主机Host之间的接口。存储器控制器1100可以运行用于控制半导体存储器设备100的固件。
存储器控制器1100包括随机存取存储器(RAM)1110、处理器1120、主机接口1130、存储器接口1140和错误校正块1150。RAM 1110被用作以下中的至少一者：用于处理器1120的工作存储器、在半导体存储器设备100与主机Host之间的高速缓冲存储器、以及在半导体存储器设备100与主机之间的缓冲存储器。处理器1120可以控制存储器控制器1100的整体操作。另外，在写入操作期间，存储器控制器1100可以临时存储从主机Host提供的编程数据。
主机接口1130包括用于在主机Host与存储器控制器1100之间执行数据交换的协议。在一个实施例中，存储器控制器1100可以通过各种接口协议中的至少一种与主机Host通信，该各种接口协议诸如为通用串行总线(USB)协议、多媒体卡(MMC)协议、外围部件互连(PCI)协议、PCI快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机系统接口(SCSI)协议、增强型小型盘接口(ESDI)协议、集成驱动电子器件(IDE)协议和私有协议。
存储器接口1140与半导体存储器设备100接口连接。例如，存储器接口可以包括NAND接口或NOR接口。
错误校正块1150可以使用错误校正码(ECC)，来检测和校正从半导体存储器设备100接收的数据中的错误。在一个示例实施例中，错误校正块可以被提供为存储器控制器1100的元件。
存储器控制器1100和半导体存储器设备100可以被集成到单个半导体设备中。在一个实施例中，存储器控制器1100和半导体存储器设备100可以被集成到单个半导体设备中以形成存储器卡。例如，存储器控制器1100和半导体存储器设备100可以被集成到单个半导体设备中，以形成诸如以下的存储器卡：个人计算机存储器卡国际协会(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)或通用闪存存储(UFS)。
存储器控制器1100和半导体存储器设备100可以被集成到单个半导体设备中以形成固态驱动器(SSD)。SSD包括被配置成将数据存储在半导体存储器中的存储设备。当存储器系统1000被用作SSD时，可以显著提高与存储器系统1000耦合的主机Host的操作速度。
在一个实施例中，存储器系统1000可以被提供为电子设备的各种元件中的一种元件，该电子设备诸如为计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、web平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏控制台、导航设备、黑匣子、数字相机、三维(3D)电视、数字录音机、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中发射/接收信息的设备、用于形成家庭网络的各种电子设备之一、用于形成计算机网络的各种电子设备之一、用于形成远程信息处理网络的各种电子设备之一、射频标识(RFID)设备、或用于形成计算系统的各种元件之一。
在一个实施例中，半导体存储器设备100或存储器系统1000可以被安装在各种类型的封装中。例如，半导体存储器设备100或存储器系统1000可以以诸如以下的类型被封装和安装：封装上封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包装中的裸片、晶片形式的裸片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方平坦包装(MQFP)、薄型四方平坦包装(TQFP)、小外形(SOIC)、收缩小外形封装(SSOP)、薄型小外形(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)或晶片级处理的堆叠封装(WSP)。
图17是图示图16的存储器系统的一个示例应用的框图。
参考图17，存储器系统2000可以包括半导体存储器设备2100和存储器控制器2200。半导体存储器设备2100可以包括多个半导体存储器芯片。半导体存储器芯片被划分成多个组。
在图17中，图示了：多个组通过第一信道CH1至第k信道CHk与存储器控制器2200通信。每个半导体存储器芯片可以以与参考图1描述的半导体存储器设备100的那些相同的方式被配置和操作。
每个组可以通过一个共用信道与存储器控制器2200通信。存储器控制器2200可以具有与参考图16描述的存储器控制器1100相同的配置，并且可以通过多个信道CH1至CHk来控制半导体存储器设备2100的多个存储器芯片。
图18是图示计算系统3000的框图，计算系统3000包括参考图17描述的存储器系统2000。
计算系统3000包括中央处理单元(CPU)3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000通过系统总线3500电耦合到CPU 3100、RAM3200、用户接口3300和电源3400。通过用户接口3300提供的数据或由CPU 3100处理的数据可以被存储在存储器系统2000中。
在图18中，半导体存储器设备2100被图示为通过存储器控制器2200耦合到系统总线3500。然而，半导体存储器设备2100可以直接耦合到系统总线3500。这里，存储器控制器2200的功能可以通过CPU3100和RAM 3200执行。
在图18中，参考图17描述的存储器系统2000被图示为被提供。然而，存储器系统2000可以用参考图16描述的存储器系统1000代替。在一个实施例中，计算系统3000可以包括参考图16和图17描述的存储器系统1000和2000两者。
本公开可以提供具有增强编程特性的半导体存储器设备、和操作该半导体存储器设备的方法。

Claims (17)

1.一种半导体存储器设备，包括：
存储器单元阵列，包括耦合到共用源极线的多个存储器块；
外围电路，被配置成对被选择的存储器块执行编程操作，所述被选择的存储器块从所述存储器单元阵列中包括的所述多个存储器块之中被选择；以及
控制逻辑，被配置成控制所述外围电路的所述编程操作，
其中所述多个存储器块分别耦合到对应的源极选择线，
其中所述编程操作包括多个编程循环，每个编程循环包括通道预充电操作，并且
其中所述控制逻辑被配置成在所述通道预充电操作期间控制所述外围电路，使得：
所述共用源极线浮置，并且
与所述多个存储器块之中的未被选择的存储器块耦合的源极选择线的电压增加。
2.根据权利要求1所述的半导体存储器设备，其中所述控制逻辑被配置成在所述共用源极线浮置之前控制所述外围电路，使得：
导通电压被施加到与所述被选择的存储器块耦合的源极选择线，并且
所述共用源极线的电压增加。
3.根据权利要求1所述的半导体存储器设备，其中所述控制逻辑被配置成：在与所述未被选择的存储器块耦合的所述源极选择线的所述电压已经增加之后，控制所述外围电路，使得关断电压被施加到与所述被选择的存储器块耦合的源极选择线。
4.根据权利要求1所述的半导体存储器设备，其中：
所述未被选择的存储器块耦合到多个源极选择线，并且
所述控制逻辑被配置成：在所述通道预充电操作期间，控制所述外围电路，使得与所述未被选择的存储器块耦合的所述多个源极选择线之中的、与所述共用源极线相邻设置的源极选择线的电压增加。
5.根据权利要求4所述的半导体存储器设备，其中所述控制逻辑被配置成控制所述外围电路，使得：在与所述未被选择的存储器块耦合的所述多个源极选择线之中的、与所述共用源极线相邻设置的所述源极选择线的所述电压增加的同时，与所述未被选择的存储器块耦合的所述多个源极选择线之中的、不与所述共用源极线相邻设置的附加源极选择线的电压被保持。
6.一种半导体存储器设备，包括：
存储器单元阵列，包括耦合到共用源极线的多个存储器块；
外围电路，被配置成对被选择的存储器块执行编程操作，所述被选择的存储器块从所述存储器单元阵列中包括的所述多个存储器块之中被选择；以及
控制逻辑，被配置成控制所述外围电路的所述编程操作，
其中所述多个存储器块分别耦合到对应的源极选择线，
其中所述编程操作包括多个编程循环，每个编程循环包括通道预充电操作、编程脉冲施加操作和编程验证操作，并且
其中所述控制逻辑被配置成在所述通道预充电操作期间控制所述外围电路，使得：
第一电压被施加到所述共用源极线，
所述共用源极线浮置，并且
通过增加与所述多个存储器块之中的未被选择的存储器块耦合的源极选择线的电压，使所述共用源极线的电压从所述第一电压增加耦合电压。
7.根据权利要求6所述的半导体存储器设备，其中所述控制逻辑被配置成：在所述第一电压被施加到所述共用源极线之前，控制所述外围电路，使得：
导通电压被施加到与所述被选择的存储器块耦合的源极选择线，并且
接地电压被施加到所述共用源极线。
8.根据权利要求6所述的半导体存储器设备，其中所述控制逻辑被配置成：在所述共用源极线的所述电压已经从所述第一电压增加所述耦合电压之后，控制所述外围电路，使得关断电压被施加到与所述被选择的存储器块耦合的源极选择线。
9.根据权利要求6所述的半导体存储器设备，其中：
所述未被选择的存储器块耦合到第一源极选择线和第二源极选择线，所述第一源极选择线与所述共用源极线相邻设置，所述第二源极选择线不与所述共用源极线相邻，并且
所述控制逻辑被配置成：在所述通道预充电操作期间，控制所述外围电路，使得与所述未被选择的存储器块耦合的所述第一源极选择线的电压增加。
10.根据权利要求9所述的半导体存储器设备，其中所述控制逻辑被配置成控制所述外围电路，使得：在与所述未被选择的存储器块耦合的所述第一源极选择线的所述电压增加的同时，与所述未被选择的存储器块耦合的所述第二源极选择线的电压被保持。
11.一种操作半导体存储器设备的方法，所述半导体存储器设备对被选择的存储器块执行编程操作，所述被选择的存储器块从耦合到共用源极线的多个存储器块之中被选择，所述方法包括：
使所述共用源极线浮置；以及
增加与所述多个存储器块之中的未被选择的存储器块耦合的源极选择线的电压。
12.根据权利要求11所述的方法，进一步包括在使所述共用源极线浮置之前：
将导通电压施加到与所述被选择的存储器块耦合的源极选择线；以及
增加所述共用源极线的电压。
13.根据权利要求11所述的方法，进一步包括在增加与所述未被选择的存储器块耦合的所述源极选择线的所述电压之后：
将关断电压施加到与所述被选择的存储器块耦合的源极选择线。
14.根据权利要求11所述的方法，进一步包括在增加与所述未被选择的存储器块耦合的所述源极选择线的所述电压之后：
将通过电压施加到与所述被选择的存储器块耦合的多个字线之中的未被选择的字线，并且将编程电压施加到所述多个字线之中的被选择的字线。
15.根据权利要求14所述的方法，进一步包括：
对耦合到所述被选择的字线的存储器单元执行编程验证操作。
16.根据权利要求11所述的方法，其中：
所述未被选择的存储器块耦合到多个源极选择线，并且
增加与所述未被选择的存储器块耦合的所述源极选择线的所述电压包括：增加与所述未被选择的存储器块耦合的所述多个源极选择线之中的、与所述共用源极线相邻设置的源极选择线的电压。
17.根据权利要求16所述的方法，其中增加与所述未被选择的存储器块耦合的所述源极选择线的所述电压进一步包括：
在增加与所述共用源极线相邻设置的所述源极选择线的所述电压的同时，保持与所述未被选择的存储器块耦合的所述多个源极选择线之中的、不与所述共用源极线相邻设置的附加源极选择线的电压。
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