KR20190017526A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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KR20190017526A
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Abstract

반도체 메모리 장치는 셀 스트링 및 주변 회로를 포함한다. 상기 셀 스트링은 공통 소스 라인과 비트 라인 사이에서 연결된 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 프로그램 구간, 디트랩 구간 및 검증 구간을 포함하는 프로그램 루프를 수행하여 상기 셀 스트링의 선택된 메모리 셀을 프로그램 하도록, 상기 셀 스트링에 공급되는 전압을 제어한다. 또한, 상기 주변 회로는 상기 프로그램 구간 동안 상기 복수의 메모리 셀들 중 선택된 메모리 셀과 연결된 워드 라인으로 프로그램 전압을 공급하고, 상기 디트랩 구간 동안 상기 셀 스트링에 디트랩 전압을 공급하며, 상기 검증 구간 동안 상기 워드 라인으로 검증 전압을 공급하도록 구성된다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 일 실시 예는 프로그램 동작의 신뢰성이 향상된 반도체 메모리 장치를 제공한다.
본 발명의 다른 실시 예는 신뢰성이 향상된 반도체 메모리 장치의 프로그램 방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 셀 스트링 및 주변 회로를 포함한다. 상기 셀 스트링은 공통 소스 라인과 비트 라인 사이에서 연결된 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 프로그램 구간, 디트랩 구간 및 검증 구간을 포함하는 프로그램 루프를 수행하여 상기 셀 스트링의 선택된 메모리 셀을 프로그램 하도록, 상기 셀 스트링에 공급되는 전압을 제어한다. 또한, 상기 주변 회로는 상기 프로그램 구간 동안 상기 복수의 메모리 셀들 중 선택된 메모리 셀과 연결된 워드 라인으로 프로그램 전압을 공급하고, 상기 디트랩 구간 동안 상기 셀 스트링에 디트랩 전압을 공급하며, 상기 검증 구간 동안 상기 워드 라인으로 검증 전압을 공급하도록 구성된다.
일 실시 예에서, 상기 주변 회로는 어드레스 디코더, 바이어스 제어기 및 읽기 및 쓰기 회로를 포함할 수 있다. 상기 어드레스 디코더는 행 어드레스를 디코딩 하여, 상기 선택된 메모리 셀과 연결된 워드 라인에 상기 프로그램 전압 및 상기 검증 전압을 전달할 수 있다. 상기 바이어스 제어기는 상기 디트랩 구간 동안 상기 셀 스트링의 채널 전위를 상승 시키는 상기 디트랩 전압을 공급할 수 있다. 상기 읽기 및 쓰기 회로는 상기 셀 스트링의 비트 라인과 연결되어, 프로그램 될 데이터를 상기 셀 스트링으로 전달할 수 있다.
일 실시 예에서, 상기 바이어스 제어기는 상기 셀 스트링의 공통 소스 라인에 연결될 수 있다. 또한, 상기 바이어스 제어기는 상기 디트랩 구간 동안 상기 공통 소스 라인에 상기 디트랩 전압을 공급하여, 상기 선택된 메모리 셀의 채널 전위를 상승시키도록 할 수 있다.
일 실시 예에서, 상기 바이어스 제어기는 상기 비트 라인에 연결될 수 있다. 또한, 상기 바이어스 제어기는 상기 디트랩 구간 동안 상기 비트 라인에 상기 디트랩 전압을 공급하여, 상기 선택된 메모리 셀의 채널 전위를 상승시키도록 할 수 있다.
일 실시 예에서, 상기 바이어스 제어기는 상기 디트랩 구간 동안 상기 셀 스트링이 형성된 벌크 영역에 상기 디트랩 전압을 공급하여, 상기 선택된 메모리 셀의 채널 전위를 상승시키도록 할 수 있다. 이 경우, 상기 셀 스트링의 공통 소스 라인은 플로팅 되고, 상기 벌크 영역의 전위가 상승함에 따라 상기 셀 스트링의 채널 영역에 홀이 공급되어 채널 전위가 상승할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 셀 스트링에 포함된 복수의 메모리 셀들 중 선택된 메모리 셀과 연결된 워드 라인에 프로그램 전압을 인가하고, 디트랩 전압을 이용하여, 상기 선택된 메모리 셀에 디트랩 동작을 수행하며, 상기 선택된 메모리 셀에 대하여 검증 동작을 수행한다.
일 실시 예에서, 상기 디트랩 동작을 수행하는 단계에서는 상기 셀 스트링에 상기 디트랩 전압을 인가하여, 상기 셀 스트링의 채널 영역 전위를 상승시킬 수 있다.
예시적인 실시 예에서, 상기 셀 스트링의 공통 소스 라인에 상기 디트랩 전압을 인가하여, 상기 선택된 메모리 셀의 채널 영역 전위를 상승시킬 수 있다.
예시적인 실시 예에서, 상기 셀 스트링과 연결된 비트 라인에 상기 디트랩 전압을 인가하여, 상기 선택된 메모리 셀의 채널 영역 전위를 상승시킬 수 있다.
예시적인 실시 예에서, 상기 셀 스트링이 형성된 벌크 영역에 상기 디트랩 전압을 인가하여, 상기 선택된 메모리 셀의 채널 영역 전위를 상승시킬 수 있다. 이 경우, 상기 셀 스트링의 공통 소스 라인은 플로팅 될 수 있다.
본 발명의 일 실시 예에 의하면, 프로그램 동작의 신뢰성이 향상된 반도체 메모리 장치를 제공할 수 있다.
본 발명의 다른 실시 예에 의하면, 신뢰성이 향상된 반도체 메모리 장치의 프로그램 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들 중 어느 하나의 일 실시 예를 보여주는 회로도이다.
도 4는 도 2의 메모리 블록들 중 어느 하나의 다른 실시 예를 보여주는 회로도이다.
도 5는 메모리 셀에 프로그램 동작이 정상적으로 완료된 경우의 에너지 밴드 다이어그램을 나타내는 도면이다.
도 6은 메모리 셀에 프로그램 동작이 정상적으로 수행되지 않은 경우의 에너지 밴드 다이어그램을 나타내는 도면이다.
도 7은 도 3에 도시된 셀 스트링들 중 어느 하나를 나타내는 도면이다.
도 8은 본 발명에 따른 반도체 메모리 장치의 동작 방법의 일 실시 예를 나타내는 타이밍도이다.
도 9는 도 8에 도시된 동작 방법에 따라 도 7의 셀 스트링으로 공급되는 전압들을 나타내는 도면이다.
도 10은 도 8의 동작에 의한 디트랩핑 효과를 나타내는 에너지 밴드 다이어그램을 나타내는 도면이다.
도 11은 본 발명에 따른 반도체 메모리 장치의 동작 방법의 다른 실시 예를 나타내는 타이밍도이다.
도 12는 도 11에 도시된 동작 방법에 따라 도 7의 셀 스트링으로 공급되는 전압들을 나타내는 도면이다.
도 13은 본 발명에 따른 반도체 메모리 장치의 동작 방법의 또다른 실시 예를 나타내는 타이밍도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 15는 도 14에 도시된 디트랩 전압을 인가하는 단계의 일 예를 보다 상세히 나타내는 순서도이다.
도 16은 도 14에 도시된 디트랩 전압을 인가하는 단계의 다른 예를 보다 상세히 나타내는 순서도이다.
도 17은 도 14에 도시된 디트랩 전압을 인가하는 단계의 또다른 예를 보다 상세히 나타내는 순서도이다.
도 18은 도 1의 메모리 셀 어레이의 다른 실시 예를 보여주는 블록도이다.
도 19는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 20은 도 19의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 21은 도 20을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 바이어스 제어기(130), 전압 발생기(140), 읽기 및 쓰기 회로(150), 데이터 버퍼(160) 및 제어 로직(170)을 포함한다.
메모리 셀 어레이(110)는 행 라인들(RL)을 통해 어드레스 디코더(120)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(150)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)는 공통 소스 라인(CSL)을 통해 바이어스 제어기(130)에 연결된다. 다른 실시 예에서, 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 바이어스 제어기(130)에 연결된다. 비트 라인들(BL)은 비트 라인들(BL1~BLm)을 포함할 수 있다. 또다른 실시 예에서, 바이어스 제어기(130)는 메모리 셀 어레이(110) 내 셀 스트링의 벌크 영역과 연결된다. 이에 따라, 바이어스 제어기(130)는 전압 발생기(140)로부터 제공받은 전압을 메모리 셀 어레이(110)의 공통 소스 라인(CSL), 비트 라인(BL) 및 벌크 영역(BULK) 중 적어도 하나에 전달하도록 구성된다.
도 1에서, 바이어스 제어기(130)는 어드레스 디코더(120)와 별개의 구성요소인 것으로 도시되어 있다. 그러나, 실시 예에 따라 바이어스 제어기(130)는 어드레스 디코더(120)와 통합되도록 구성될 수 있다. 이 경우 어드레스 디코더(120)는 전압 발생기(140)로부터 제공받은 전압을 메모리 셀 어레이(110)의 공통 소스 라인(CSL), 비트 라인(BL) 및 벌크 영역(BULK) 중 적어도 하나에 전달하도록 구성될 것이다.
실시 예로서, 복수의 셀 스트링들 각각은 기판 위(above)에 적층되는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 실시 예로서, 복수의 메모리 셀들 각각은 싱글 레벨 셀(singl level cell) 또는 멀티 레벨 셀(multi level cells)로 정의될 수 있다. 메모리 셀 어레이(110)에 대해서 도 2 내지 도 4를 참조하여 더 상세히 설명된다.
어드레스 디코더(120)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드 라인들 및 소스 선택 라인들을 포함한다. 실시 예로서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(120)는 제어 로직(170)의 제어에 응답하여 동작한다. 어드레스 디코더(120)는 제어 로직(170)로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)에 따라 행 라인들(RL)을 구동하도록 구성된다.
실시 예로서, 프로그램 동작 시에 어드레스(ADDR)는 블록 어드레스 및 행 어드레스를 포함한다. 어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다. 어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 전압 발생기(140)로부터 제공받은 프로그램 전압 및 검증 전압 전압을 선택된 메모리 블록의 선택된 워드 라인에 인가하고, 전압 발생기(140)로부터 제공되는 프로그램 패스 전압 및 검증 패스 전압을 선택된 메모리 블록의 비선택된 워드 라인들에 인가한다.
어드레스 디코더(120)는 블록 디코더, 행 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
바이어스 제어기(130)는 제어 로직(170)의 제어에 응답하여, 셀 스트링의 채널 영역에 인가되는 바이어스를 제어하도록 구성된다. 바이어스 제어기(130)는 메모리 셀 어레이(110)의 프로그램 구간 및 검증 구간 사이의 디트랩(detrap) 구간에, 셀 스트링에 양전압인 디트랩 전압을 인가하도록 구성된다. 바이어스 제어기(130)의 상기 디트랩 전압 인가에 따라, 디트랩 구간 동안 셀 스트링의 채널 영역으로 홀이 주입될 수 있다(Hole injection). 즉, 바이어스 제어기(130)는 프로그램 동작 시에 전압 발생기(140)로부터 제공받은 디트랩 전압을 셀 스트링에 공급하여, 상기 셀 스트링의 채널 영역에 홀이 주입되도록 한다. 디트랩 전압이 셀 스트링에 공급되는 구체적인 실시 예에 대해서는 도 7 내지 도 17을 참조하여 후술하기로 한다.
전압 발생기(140)은 반도체 메모리 장치(100)에 공급되는 외부 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(140)은 제어 로직(170)의 제어에 응답하여 동작한다.
실시 예로서, 전압 발생기(140)은 외부 전압을 레귤레이팅하여 전원 전압을 생성하는 회로를 포함할 수 있다. 실시 예로서, 전압 발생기(140)은 복수의 펌핑 커패시터들을 포함하고, 전원 전압을 제공받는 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 수 있다. 생성된 복수의 전압들은 어드레스 디코더(120), 바이어스 제어기(130), 읽기 및 쓰기 회로(150), 데이터 버퍼(160) 및 제어 로직(170)에 제공될 것이다.
읽기 및 쓰기 회로(150)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(150)은 제어 로직(170)의 제어에 응답하여 동작한다.
읽기 및 쓰기 회로(150)는 제 1 내지 제 m 비트 라인들(BL1~BLm)에 각각 연결되는 제 1 내지 제 m 페이지 버퍼들(150)을 포함한다. 프로그램 동작 시에, 프로그램 될 데이터(DATA)가 데이터 버퍼(160)로 입력된다. 데이터 버퍼(160)에 임시 저장된 데이터는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(150)로 전달된다. 제 1 내지 제 m 페이지 버퍼들(150)로 전달된 데이터에 기초하여, 메모리 셀 어레이(110)의 선택된 메모리 셀들이 프로그램 된다.
실시 예로서, 읽기 및 쓰기 회로(150)은 열 선택 회로를 더 포함할 수 있다.
데이터 버퍼(160)는 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(150)에 연결된다. 데이터 버퍼(160)는 제어 로직(170)의 제어에 응답하여 동작한다. 데이터 버퍼(160)는 읽기 및 쓰기 회로(150)로부터 제공된 데이터(DATA)를 외부로 출력할 수 있다.
상기 어드레스 디코더(120), 바이어스 제어기(130), 전압 발생기(140), 읽기 및 쓰기 회로(150) 및 데이터 버퍼(160)는 주변 회로(peripheral circuit)를 구성할 수 있다. 상기 주변 회로는 제어 로직(170)의 제어에 기초하여, 메모리 셀 어레이(110)에 대해 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 본 발명의 일 실시예에 따른 주변 회로는, 프로그램 구간 동안 메모리 셀 어레이(110) 중 선택된 메모리 셀과 연결된 워드 라인으로 프로그램 전압을 공급하고, 디트랩 구간 동안 상기 셀 스트링에 디트랩 전압을 공급하며, 검증 구간 동안 상기 워드 라인으로 검증 전압을 공급하도록 동작할 수 있다. 상기 디트랩 전압은, 상기 셀 스트링의 채널 영역 전위를 상승시키도록 하는 전압값일 수 있다. 예를 들어, 상기 디트랩 전압을 인가함으로써, 상기 셀 스트링의 소스 선택 트랜지스터에서 GIDL(gate-induced drain leakage) 전류가 발생할 수 있다. 또는, 상기 디트랩 전압을 인가함으로써, 상기 셀 스트링의 드레인 선택 트랜지스터에서 GIDL 전류가 발생할 수 있다. 상기 GIDL 전류에 의해 상기 셀 스트링의 채널 영역에 홀이 주입되어 채널 전위가 상승할 수 있다. 또다른 예에서, 상기 디트랩 전압을 인가함으로써, 상기 셀 스트링이 형성된 벌크 영역의 전위가 상승할 수 있다. 이 경우, 벌크 영역으로부터 공급되는 홀이 상기 셀 스트링의 채널 영역에 주입되어 채널 전위가 상승할 수 있다.
제어 로직(170)은 어드레스 디코더(120), 바이어스 제어기(130), 전압 발생기(140), 읽기 및 쓰기 회로(150) 및 데이터 버퍼(160)에 연결된다. 제어 로직(170)은 외부로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신한다. 제어 로직(170)은 커맨드(CMD)에 응답하여 어드레스 디코더(120), 바이어스 제어기(130), 전압 발생기(140), 읽기 및 쓰기 회로(150) 및 데이터 버퍼(160)를 제어하도록 구성된다. 제어 로직(170)은 어드레스(ADDR)를 어드레스 디코더(120)에 제공한다.
도 1에서, 하나의 비트 라인마다 하나의 페이지 버퍼가 제공되는 것이 도시된다. 그러나, 이는 예시적인 것으로서 본 발명의 기술적 사상은 여기에 한정되지 않는다. 실시 예로서, 2개의 비트 라인들 마다 하나의 페이지 버퍼가 제공되고 2개의 비트 라인들 중 어느 하나와 페이지 버퍼를 전기적으로 연결하기 위한 스위칭 유닛이 제공될 수 있다. 예를 들면, 이븐-오드(even-odd) 라인 구조의 반도체 메모리 장치가 제공될 수 있다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 일 실시 예를 보여주는 회로도이다.
도 3을 참조하면, 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 행 방향으로 배열되는 m개의 셀 스트링들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 열 방향(즉 +Y 방향)으로 q개(q는 자연수)의 셀 스트링들이 배열된다. 도 3에서, 설명의 편의를 위해 열 방향으로 배열되는 2개의 셀 스트링들만 도시된다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성된다. 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은, 메모리 블록(BLK1) 하부의 기판(미도시) 위에 적층된 파이프 트랜지스터(PT), 메모리 셀들(MC1~MCn), 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 예를 들면, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 해당 행 라인과 연결되는 블로킹 절연막을 포함할 수 있다.
각 셀 스트링(each cell string)의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다. 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 공통 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 적층되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들(DST)은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결국 동일한 행(+X 방향)에 배열된 셀 스트링들(예를 들면 CS11~CS1m)은 해당 드레인 선택 트랜지스터들을 통해 동일한 드레인 선택 라인(예를 들면 DSL1)에 연결된다. 상이한 행에 배열된 셀 스트링들(예를 들면 CS11 및 CS21)은 상이한 드레인 선택 라인들(DSL1 및 DSL2)에 연결된다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 다른 실시 예(BLK1')를 보여주는 회로도이다.
도 4를 참조하면 제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 제 1 메모리 블록(BLK1') 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 행 방향으로 배열되는 m개의 셀 스트링들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 열 방향(즉 +Y 방향)으로 q개(q는 자연수)의 셀 스트링들이 배열된다. 도 4에서, 설명의 편의를 위해 열 방향으로 배열되는 2개의 셀 스트링들만 도시된다.
복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)에 공통 연결된다. 각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 각 셀 스트링의 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 동일한 높이의 메모리 셀들은 동일한 워드 라인에 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행(+X 방향)에 배열된 셀 스트링들의 드레인 선택 트랜지스터들은 동일한 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들(DST)은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 선택 트랜지스터(PT)가 제외된 것을 제외하면 도 4의 메모리 블록(BLK1')은 도 3의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
도 4에서, 행 방향으로 배열되는 제 1 내지 제 m 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m')은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결되어 있다. 다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있음이 이해될 것이다.
도 5는 메모리 셀에 프로그램 동작이 정상적으로 완료된 경우의 에너지 밴드 다이어그램을 나타내는 도면이다.
도 5를 참조하면, 에너지 밴드 다이어그램은 채널 영역(210), 터널 절연막 영역(220), 전하 저장막 영역(230), 게이트 절연막 영역(240) 및 게이트 영역(250)을 도시한다. 프로그램 동작 동안에, 게이트 영역(250)에 고전압의 프로그램 전압이 인가되면, 채널 영역(210)의 전자들이 터널 절연막 영역(220)을 통과하여 전하 저장막 영역(230)에 진입하게 된다. 정상적인 프로그램 동작이 완료되면, 터널 절연막 영역(220)을 통과한 전자들은 영역(231) 내에 위치하게 된다. 이에 따라, 프로그램 된 메모리 셀을 구성하는 트랜지스터의 문턱 전압이 유지된다.
도 6은 메모리 셀에 프로그램 동작이 정상적으로 수행되지 않은 경우의 에너지 밴드 다이어그램을 나타내는 도면이다.
도 6을 참조하면, 도 5와 유사하게, 에너지 밴드 다이어그램은 채널 영역(210), 터널 절연막 영역(220), 전하 저장막 영역(230), 게이트 절연막 영역(240) 및 게이트 영역(250)을 도시한다. 프로그램 동작 동안에, 게이트 영역(250)에 고전압의 프로그램 전압이 인가되면, 채널 영역(210)의 전자들이 터널 절연막 영역(220)을 통과하여 전하 저장막 영역(230)에 진입하게 된다. 도 6을 참조하면, 프로그램 동작 이후에, 미처 터널 절연막 영역(220)을 통과하지 못한 전자들이 존재할 수 있다. 또한, 전하 저장막 영역(230)의 안정적인 영역(231) 이외에, 전하 저장막 영역(230)과 터널 절연막 영역(220)의 계면 가까운 영역에 얕게 트랩된(shallowly trapped) 전자들이 존재할 수 있다. 즉, 경계(A)를 기준으로 좌측에 위치한 영역(235)에 전자들이 존재할 수 있다.
위와 같은 영역(235)의 전자들은, 검증 구간 동안 메모리 셀을 구성하는 트랜지스터의 문턱 전압을 높이도록 한다. 영역(235)의 전자들은 안정적으로 트랩된 전하가 아니므로, 프로그램이 완료된 이후 메모리 셀 어레이에 대한 다른 동작들이 진행됨에 따라 채널 영역(210)으로 빠져나갈 수 있다. 이 경우, 메모리 셀을 구성하는 트랜지스터의 문턱 전압이 낮아지게 된다. 즉, 영역(235)의 전자들이 프로그램이 완료된 이후에 채널 영역(210)으로 빠져 나가게 되면 문턱 전압이 하락하여 문턱 전압 분포가 열화될 수 있다. 이에 따라, 검증 구간 이전에 영역(235)의 전자들을 미리 제거해주면, 위와 같은 문턱 전압 분포의 열화 현상을 개선시킬 수 있다.
도 7은 도 3에 도시된 셀 스트링들 중 어느 하나를 나타내는 도면이다.
도 7에서, 설명의 편의를 위해, 셀 스트링들(CS11, CS21) 중 선택된 셀 스트링(CS11)만 도시한다. 한편, 도 5에서 제i 메모리 셀(MCi)이 프로그램 된다고 가정하자. 즉, 프로그램 구간 동안 제1 내지 제(i-1) 워드 라인(WL1 ~ WLi-1) 및 제(i+1) 내지 제n 워드 라인(WLi+1 ~ WLn)에는 프로그램 패스 전압이 인가 되고, 제i 워드 라인(WLi)에는 프로그램 전압이 인가된다.
도 8은 본 발명에 따른 반도체 메모리 장치의 동작 방법의 일 실시 예를 나타내는 타이밍도이다. 도 8을 참조하면, 본 발명에 따른 반도체 메모리 장치의 동작 방법은 프로그램 구간(PROGRAM), 디트랩 구간(DETRAP), 검증 구간(VERIFY)을 포함한다. 상기 프로그램 구간(PROGRAM), 디트랩 구간(DETRAP) 및 검증 구간(VERIFY)은 하나의 프로그램 루프를 구성하며, 상기 프로그램 루프을 반복 수행함에 따라 셀 스트링의 선택된 메모리 셀에 대한 프로그램 동작이 수행된다.
프로그램 구간(PROGRAM) 동안 어드레스 디코더(120)는 로우 어드레스들에 응답하여 전압 발생기(140)로부터 출력되는 프로그램 전압(도 8의 Vpgm)을 복수의 워드 라인들(WL1 ~ WLn) 중에서 선택된 워드 라인(WLi)으로 공급하고, 프로그램 패스 전압(도 8의 Vpass1)을 제1 내지 제(i-1) 워드 라인(WL1 ~ WLi-1) 및 제(i+1) 내지 제n 워드 라인(WLi+1 ~ WLn)에 공급하며, 전원 전압 드레인 선택 트랜지스터(DST)의 게이트와 연결된 드레인 선택 라인(DSL)으로 공급한다. 이때, 소스 선택 트랜지스터(SST)의 게이트와 연결된 소스 선택 라인(SSL)에 접지 전압이 공급된다. 한편, 프로그램 구간(PROGRAM) 동안 공통 소스 라인(CSL)에는 접지 전압이 제공될 수도 있으며, 또는 도 8에 도시된 바와 같이, 공통 소스 라인(CSL)에는 접지 전압보다 다소 높은 전압이 인가될 수 있다. 이는 디트랩 구간(DETRAP) 동안 공통 소스 라인(CSL)에 디트랩 전압(Vdtr1)을 인가할 때, 급격한 전압 상승을 완화하기 위함이다. 한편, 벌크(BULK) 영역에는 접지 전압이 공급될 수 있다.
프로그램 구간(PROGRAM)에서, 셀 스트링(CS11)의 비트 라인(BL1)으로 양의 전압과 접지 전압 중에서 어느 하나가 공급될 수 있다. 예컨대, 상기 양의 전압은 전원 전압일 수 있다. 데이터를 저장하기 위해 선택된 메모리 셀(MCi)이 목표로 하는 프로그램 상태로 프로그램 될 때, 상기 접지 전압이 비트 라인(BL1)으로 공급된다. 선택된 메모리 셀(MCi)이 소거 상태이거나, 또는 선택된 메모리 셀(MCi)이 이전의 검증 동작에서 목표로 하는 프로그램 상태로 성공적으로 프로그램 되었음이 검증되었을 때, 상기 양의 전압(예컨대, 전원 전압(VDD))이 비트 라인(BL1)으로 공급된다. 상기 양의 전압이 비트 라인(BL1)에 공급될 때, 비트 라인(BL1)은 금지 상태(inhibit state)로 된다.
반도체 메모리 메모리 장치(100)는 선택된 메모리 셀(MCi)에 데이터를 프로그램할 때 증가형 스텝 펄스 프로그램 방식(incremental step pulse programming (ISPP) scheme)을 이용하여 프로그램할 수 있다. 즉, 선택된 메모리 셀(MCi)가 목표로 하는 프로그램 상태로 성공적으로 프로그램 될 때까지(또는 정해진 프로그램 회수에 이를 때까지) 도 8에 도시된 프로그램 동작, 디트랩 동작 및 검증 동작을 반복하여 수행할 수 있다.
도 9는 도 8에 도시된 동작 방법에 따라 도 7의 셀 스트링으로 공급되는 전압들을 나타내는 도면이다. 즉, 도 9는 도 8의 디트랩 구간(DETRAP) 동안 셀 스트링(CS11)으로 공급되는 전압들을 도시한다.
도 8 및 도 9를 함께 참조하면, 디트랩 구간(DETRAP) 동안, 셀 스트링(CS11)에 디트랩 전압이 인가된다. 이를 위하여, 도 1에 도시된 바이어스 제어기(130)가 메모리 셀(MCi)을 포함하는 셀 스트링(CS11)에 디트랩 전압을 인가한다. 보다 구체적으로, 도 8에 도시된 실시 예에서, 셀 스트링(CS11)의 공통 소스 라인(CSL)에 디트랩 전압(Vdtr1)이 인가 된다. 한편, 디트랩 구간(DETRAP) 동안 공통 소스 라인(CSL)에 양의 전압값을 갖는 디트랩 전압(Vdtr1)이 인가됨에 따라, 셀 스트링(CS11)의 소스 선택 트랜지스터(SST)의 채널 영역에서, GIDL(Gate-induced drain leakage) 현상에 따른 전류가 발생한다. 이에 따라 셀 스트링(CS11)의 채널 영역에 홀이 주입된다. 이어 셀 스트링의 채널 영역 전위가 상승하며, 특히 선택된 메모리 셀(MCi)의 채널 전위가 상승한다.
한편, 일 실시 예에서, 디트랩 구간(DETRAP) 동안, 선택된 메모리 셀(MCi)과 연결된 워드 라인(WLi)에는 접지 전압, 즉 0V의 전압이 인가될 수 있다. 선택된 메모리 셀(MCi)과 연결된 워드 라인(WLi)에 인가되는 상기 접지 전압(0V)은 예시적인 것이다. 즉, 선택된 메모리 셀(MCi)과 연결된 워드 라인(WLi)에는 접지 전압 이외에도, 다른 전압이 인가될 수 있다. 상기 선택된 메모리 셀(MCi)의 채널 영역과, 메모리 셀(MCi)과 연결된 워드 라인(WLi)의 전위 차이에 의해, 선택된 메모리 셀(MCi)의 영역(235, 도 6에 도시)의 전자들이 제거될 수 있다. 구체적으로, GIDL 전류에 의해 채널 영역으로 주입된 홀이 선택된 메모리 셀(MCi)의 영역(235)에 주입될 수 있다. 즉, 디트랩 구간(DETRAP) 동안 선택된 메모리 셀(MCi)의 워드 라인(WLi)에 인가되는 전압은 필요에 따라 다양하게 결정될 수 있다. 워드 라인(WLi)에 인가되는 전압이 작아질수록 도 6의 영역(235)에 트랩된 전자가 보다 많이 디트랩 될 것이다. 그러나 워드 라인(WLi)에 인가되는 전압이 너무 작은 경우 도 6의 영역(231)에 트랩된 전자들까지 디트랩 되어, 프로그램 기간이 증가할 수 있다. 워드 라인(WLi)에 인가되는 전압이 너무 큰 경우, 워드 라인(WLi)과 채널 영역 사이의 전위 차이가 작아지게 되어 도 6의 영역(231)에 트랩된 전자들의 디트랩이 잘 이루어지지 않는다.
채널에 주입된 홀, 즉 정공을 도 6의 영역(235)에 주입하기 위해서, 선택된 메모리 셀(MCi)의 워드 라인(WLi)에 인가되는 전압은 디트랩 전압(Vdtr1)보다 작은 전압값을 갖는다. 한편, 디트랩 구간(DETRAP) 동안 소스 선택 라인(SSL)에는 접지 전압이 인가될 수 있다.
도 10은 도 8의 동작에 의한 디트랩핑 효과를 나타내는 에너지 밴드 다이어그램을 나타내는 도면이다. 도 8, 도 9 및 도 10을 함께 참조하면, 디트랩 구간(DETRAP) 동안 공통 소스 라인(CSL)에 디트랩 전압(Vdtr1)이 인가되어 셀 스트링(CS11)의 채널 영역에 홀이 주입되어 채널 전위가 상승한다. 선택된 메모리 셀(MCi)과 연결된 워드 라인(WLi)에는 접지 전압이 인가되므로, 셀 스트링(CS11)의 채널 영역에 주입된 홀의 일부(237)가 채널 영역(210)으로부터 터널 절연막 영역(220) 방향으로 주입된다. 터널 절연막 영역(220)으로 홀들이 주입되므로, 터널 절연막 영역(220) 내에 존재하는 전자들, 또는 전하 저장막(230) 내에 얕게 트랩된 전자들이 제거된다. 이에 따라, 프로그램 동작이 완료된 이후의 문턱 전압 강하 현상을 완화할 수 있으며, 반도체 메모리 장치의 프로그램 신뢰성이 향상된다.
한편, 프로그램 대상으로 선택된 메모리 셀(MCi) 이외의 메모리 셀들(MC1 ~ MCi-1, MCi+1 ~ MCn)에 대해서는 디트랩 동작이 수행되어서는 안된다. 따라서, 일 실시 예에서, 디트랩 구간(DETRAP) 동안, 선택되지 않은 메모리 셀들(MC1 ~ MCi-1, MCi+1 ~ MCn)의 게이트 단자에 연결된 워드 라인들(WL1 ~ WLi-1, WLi+1 ~ WLn)에는 접지 전압(0V)보다 높은 디트랩 패스 전압(V1)이 인가된다. 디트랩 패스 전압(V1)은 선택되지 않은 메모리 셀들(MC1 ~ MCi-1, MCi+1 ~ MCn)에 디트랩이 발생하지 않도록 선택되는 전압이다. 즉, 디트랩 패스 전압(V1)은 워드 라인(WLi)에 인가되는 전압보다 상대적으로 높은 전압값을 갖기 때문에, 채널 영역으로 주입된 정공들이 비선택된 메모리 셀들(MC1 ~ MCi-1, MCi+1 ~ MCn)의 문턱 전압에 영향을 주지 않는다. 이를 위해, 디트랩 구간(DETRAP) 동안 비선택된 워드 라인들(WL1 ~ WLi-1, WLi+1 ~ WLn)에 인가되는 디트랩 패스 전압(V1)은 선택된 워드 라인(WLi)에 인가되는 전압(예: 접지 전압)보다 크다. 또다른 실시 예에서, 디트랩 구간(DETRAP) 동안, 선택되지 않은 메모리 셀들(MC1 ~ MCi-1, MCi+1 ~ MCn)의 게이트 단자에 연결된 워드 라인들(WL1 ~ WLi-1, WLi+1 ~ WLn)은 플로팅 될 수도 있다.
검증 구간(VERIFY)에, 선택된 메모리 셀(MCi)의 문턱 전압이 목표로 하는 상태까지 상승하였는지 여부를 판별하기 위해, 선택된 메모리 셀(MCi)과 연결된 워드 라인(WLi)에는 검증 전압(Vvrf)이 인가된다. 한편, 비선택된 메모리 셀들(MC1 ~ MCi-1, MCi+1 ~ MCn)과 연결된 워드 라인들(WL1 ~ WLi-1, WLi+1 ~ WLn)에는 검증 패스 전압(Vpass2)이 인가될 것이다. 한편, 공통 소스 라인(CSL)에는 접지 전압이 인가되고, 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL1)에는 전원 전압이 인가되어, 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)를 턴온 시킬 것이다. 이에 따라, 선택된 메모리 셀(MCi)의 프로그램 상태가 페이지 버퍼로 검출된다. 선택된 메모리 셀(MCi)의 문턱 전압이 검증 전압(Vvrf)보다 높은 경우, 프로그램 동작이 완료될 것이다. 선택된 메모리 셀(MCi)의 문턱 전압이 검증 전압(Vvrf)보다 낮은 경우, 다시 프로그램 구간(PROGRAM), 디트랩 구간(DETRAP) 및 검증 구간(VERIFY)을 포함하는 프로그램 루프가 반복된다.
상술한 바와 같이, 본 발명의 일 실시 예에 따른 반도체 메모리 장치에 의하면, 프로그램 구간(PROGRAM)과 검증 구간(VERIFY) 사이에 디트랩 구간(DETRAP)을 두어, 디트랩 구간(DETRAP) 동안 셀 스트링의 채널 영역에 GIDL 현상에 따른 홀 주입을 발생시킨다. 이에 따라 셀 스트링의 채널 전위가 상승하며, 선택된 메모리 셀에 얕게 트랩된 전하 일부가 디트랩된다. 보다 구체적으로, 도 8 및 도 9에 도시된 실시 예에 의하면, 바이어스 제어기(130)가 셀 스트링(CS11)의 공통 소스 라인(CSL) 전압을 상승 시킴으로써, 셀 스트링(CS11)의 소스 선택 트랜지스터(SST)와 인접한 채널 영역에서 홀 주입이 발생한다. 이에 따라 채널 영역 전위가 상승하고, 채널 영역에 유입된 홀의 일부가 선택된 메모리 셀(MCi)의 터널 절연막 영역으로 주입된다. 따라서, 선택된 메모리 셀(MCi)의 터널 절연막 영역에 남아있던 전하들 또는 전하 저장막 영역에 얕게 트랩된 전하들이 제거되어, 프로그램 동작이 완료된 이후 선택된 메모리 셀(MCi)의 문턱 전압 변동이 최소화된다. 따라서, 반도체 메모리 장치(100)의 동작 신뢰성이 향상된다.
도 11은 본 발명에 따른 반도체 메모리 장치의 동작 방법의 다른 실시 예를 나타내는 타이밍도이다. 한편, 도 12는 도 11에 도시된 동작 방법에 따라 도 7의 셀 스트링으로 공급되는 전압들을 나타내는 도면이다.
도 11 및 도 12를 함께 참조하면, 프로그램 구간(PROGRAM) 동안 데이터를 저장하기 위해 비트 라인(BL1)에 접지 전압이 공급된다. 한편, 선택된 메모리 셀(MCi)과 연결된 워드 라인(WLi)에는 프로그램 전압(Vpgm)이 공급되고, 비선택된 메모리 셀(MC1 ~ MCi-1, MCi+1 ~ MCn)과 연결된 워드 라인(WL1 ~ WLi-1, WLi+1 ~ WLn)에는 프로그램 패스 전압(Vpass1)이 공급된다. 또한, 공통 소스 라인(CSL)에는 접지 전압이 제공될 수 있고, 드레인 선택 라인(DSL1)에는 전원 전압이 제공되어 드레인 선택 트랜지스터(DST)가 턴온 될 수 있다. 도 11에 도시된 프로그램 구간(PROGRAM)의 동작은 도 8에 도시된 프로그램 구간(PROGRAM)의 동작과 유사하다.
디트랩 구간(DETRAP) 동안, 셀 스트링(CS11)에 디트랩 전압이 인가된다. 이를 위하여, 도 1에 도시된 바이어스 제어기(130)가 메모리 셀(MCi)을 포함하는 셀 스트링(CS11)에 디트랩 전압을 인가한다. 보다 구체적으로, 도 11에 도시된 실시 예에서, 셀 스트링(CS11)과 연결된 비트 라인(BL1)에 디트랩 전압(Vdtr2)이 인가된다. 디트랩 전압(Vdtr2)은 디트랩 구간(DETRAP) 전체에 걸쳐서 인가될 수도 있고, 디트랩 구간(DETRAP) 중 일부 기간 동안에만 인가될 수도 있다. 비트 라인(BL1)에 디트랩 전압(Vdtr2)이 인가됨에 따라, 셀 스트링(CS11)의 드레인 선택 트랜지스터(DST)의 채널 영역에서, GIDL 현상에 따른 전류가 발생한다. 이에 따라 셀 스트링(CS11)의 채널 영역에 홀이 주입된다. 이어 셀 스트링의 채널 영역 전위가 상승하며, 특히 선택된 메모리 셀(MCi)의 채널 전위가 상승한다.
한편, 일 실시 예에서, 디트랩 구간(DETRAP) 동안, 선택된 메모리 셀(MCi)과 연결된 워드 라인(WLi)에는 접지 전압, 즉 0V의 전압이 인가될 수 있다. 선택된 메모리 셀(MCi)과 연결된 워드 라인(WLi)에 인가되는 상기 접지 전압(0V)은 예시적인 것이다. 즉, 선택된 메모리 셀(MCi)과 연결된 워드 라인(WLi)에는 접지 전압 이외에도, 다른 전압이 인가될 수 있다. 상기 선택된 메모리 셀(MCi)의 채널 영역과, 메모리 셀(MCi)과 연결된 워드 라인(WLi)의 전위 차이에 의해, 선택된 메모리 셀(MCi)의 영역(235, 도 6에 도시)의 전자들이 제거될 수 있다. 구체적으로, GIDL 전류에 의해 채널 영역으로 주입된 홀이 선택된 메모리 셀(MCi)의 영역(235)에 주입될 수 있다. 즉, 디트랩 구간(DETRAP) 동안 선택된 메모리 셀(MCi)의 워드 라인(WLi)에 인가되는 전압은 필요에 따라 다양하게 결정될 수 있다. 워드 라인(WLi)에 인가되는 전압이 작아질수록 도 6의 영역(235)에 트랩된 전자가 보다 많이 디트랩 될 것이다. 그러나 워드 라인(WLi)에 인가되는 전압이 너무 작은 경우 도 6의 영역(231)에 트랩된 전자들까지 디트랩 되어, 프로그램 기간이 증가할 수 있다. 워드 라인(WLi)에 인가되는 전압이 너무 큰 경우, 워드 라인(WLi)과 채널 영역 사이의 전위 차이가 작아지게 되어 도 6의 영역(231)에 트랩된 전자들의 디트랩이 잘 이루어지지 않는다.
채널에 주입된 홀, 즉 정공을 도 6의 영역(235)에 주입하기 위해서, 선택된 메모리 셀(MCi)의 워드 라인(WLi)에 인가되는 전압은 디트랩 전압(Vdtr2)보다 작은 전압값을 갖는다. 한편, 디트랩 구간(DETRAP) 동안 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL1)에는 접지 전압이 인가될 수 있다.
도 11 및 도 12에 도시된 디트랩 구간(DETRAP)의 디트랩 동작에 따라, 도 10에 도시된 것과 같이 디트랩핑 효과가 발생한다. 디트랩 구간(DETRAP) 동안 비트 라인(BL1)에 디트랩 전압(Vdtr2)이 인가되어, 셀 스트링(CS11)의 드레인 선택 트랜지스터(DST)에서 발생한 GIDL 전류에 의해 셀 스트링(CS11)의 채널 영역에 홀이 주입된다. 이에 따라 채널 전위가 상승한다. 선택된 메모리 셀(MCi)과 연결된 워드 라인(WLi)에는 접지 전압이 인가되므로, 채널 영역과 워드 라인(WLi)의 전위 차이가 발생한다. 이에 의하여 셀 스트링(CS11)의 채널 영역에 주입된 홀의 일부(237)가 채널 영역(210)으로부터 터널 절연막 영역(220) 방향으로 주입된다. 터널 절연막 영역(220)으로 홀, 즉 정공들이 주입되므로, 터널 절연막 영역(220) 내에 존재하는 전자들, 또는 전하 저장막(230) 내에 얕게 트랩된 전자들이 제거된다. 이에 따라, 프로그램 동작이 완료된 이후의 문턱 전압 강하 현상을 완화할 수 있으며, 반도체 메모리 장치의 프로그램 신뢰성이 향상된다.
한편, 프로그램 대상으로 선택된 메모리 셀(MCi) 이외의 메모리 셀들(MC1 ~ MCi-1, MCi+1 ~ MCn)에 대해서는 디트랩 동작이 수행되어서는 안된다. 따라서, 일 실시 예에서, 디트랩 구간(DETRAP) 동안, 선택되지 않은 메모리 셀들(MC1 ~ MCi-1, MCi+1 ~ MCn)의 게이트 단자에 연결된 워드 라인들(WL1 ~ WLi-1, WLi+1 ~ WLn)에는 접지 전압(0V)보다 높은 디트랩 패스 전압(V2)이 인가된다. 디트랩 패스 전압(V2)은 선택되지 않은 메모리 셀들(MC1 ~ MCi-1, MCi+1 ~ MCn)에 디트랩이 발생하지 않도록 선택되는 전압이다. 즉, 디트랩 패스 전압(V2)은 워드 라인(WLi)에 인가되는 전압보다 상대적으로 높은 전압값을 갖기 때문에, 채널 영역으로 주입된 정공들이 비선택된 메모리 셀들(MC1 ~ MCi-1, MCi+1 ~ MCn)의 문턱 전압에 영향을 주지 않는다. 이를 위해, 디트랩 구간(DETRAP) 동안 비선택된 워드 라인들(WL1 ~ WLi-1, WLi+1 ~ WLn)에 인가되는 디트랩 패스 전압(V2)은 선택된 워드 라인(WLi)에 인가되는 전압(예: 접지 전압)보다 크다. 또다른 실시 예에서, 디트랩 구간(DETRAP) 동안, 선택되지 않은 메모리 셀들(MC1 ~ MCi-1, MCi+1 ~ MCn)의 게이트 단자에 연결된 워드 라인들(WL1 ~ WLi-1, WLi+1 ~ WLn)은 플로팅 될 수도 있다.
검증 구간(VERIFY)에, 선택된 메모리 셀(MCi)의 문턱 전압이 목표로 하는 상태까지 상승하였는지 여부를 판별하기 위해, 선택된 메모리 셀(MCi)과 연결된 워드 라인(WLi)에는 검증 전압(Vvrf)이 인가된다. 검증 구간(VERIFY) 동안 셀 스트링(CS11)의 동작은 도 8 및 9를 참조하여 설명한 것과 동일하다. 따라서 반복되는 설명은 생략하기로 한다.
상술한 바와 같이, 본 발명의 일 실시 예에 따른 반도체 메모리 장치에 의하면, 프로그램 구간(PROGRAM)과 검증 구간(VERIFY) 사이에 디트랩 구간(DETRAP)을 두어, 디트랩 구간(DETRAP) 동안 셀 스트링의 채널 영역에 GIDL 현상에 따른 홀 주입을 발생시킨다. 보다 구체적으로, 도 11 및 도 12에 도시된 실시 예에 의하면, 바이어스 제어기(130)가 셀 스트링(CS11)과 연결된 비트 라인(BL1) 전압을 상승 시킴으로써, 셀 스트링(CS11)의 드레인 선택 트랜지스터(DST)와 인접한 채널 영역에서 홀 주입이 발생한다. 이에 따라 채널 영역에서 발생한 홀의 일부가 선택된 메모리 셀(MCi)의 터널 절연막 영역으로 주입된다. 따라서, 선택된 메모리 셀(MCi)의 터널 절연막 영역에 남아있던 전하들 또는 전하 저장막 영역에 얕게 트랩된 전하들이 제거되어, 프로그램 동작이 완료된 이후 선택된 메모리 셀(MCi)의 문턱 전압 변동이 최소화된다. 따라서, 반도체 메모리 장치(100)의 동작 신뢰성이 향상된다.
도 13은 본 발명에 따른 반도체 메모리 장치의 동작 방법의 또다른 실시 예를 나타내는 타이밍도이다. 도 13을 참조하면, 프로그램 구간(PROGRAM) 동안 데이터를 저장하기 위해 비트 라인(BL1)에 접지 전압이 공급된다. 한편, 선택된 메모리 셀(MCi)과 연결된 워드 라인(WLi)에는 프로그램 전압(Vpgm)이 공급되고, 비선택된 메모리 셀(MC1 ~ MCi-1, MCi+1 ~ MCn)과 연결된 워드 라인(WL1 ~ WLi-1, WLi+1 ~ WLn)에는 프로그램 패스 전압(Vpass1)이 공급된다. 또한, 도 8에 도시된 것과 유사하게, 공통 소스 라인(CSL)에는 접지 전압보다 다소 높은 전압이 인가될 수 있다. 이는 이후 디트랩 구간(DETRAP) 동안 공통 소스 라인(CSL) 전압이 급격히 상승하는 것을 완화시키기 위함이다. 드레인 선택 라인(DSL1)에는 전원 전압이 제공되어 드레인 선택 트랜지스터(DST)가 턴온 될 수 있다. 한편, 벌크(BULK) 영역에는 접지 전압이 공급될 수 있다. 도 13에 도시된 프로그램 구간(PROGRAM)의 동작은 도 8에 도시된 프로그램 구간(PROGRAM)의 동작과 유사하다.
디트랩 구간(DETRAP) 동안, 셀 스트링(CS11)에 디트랩 전압이 인가된다. 이를 위하여, 도 1에 도시된 바이어스 제어기(130)가 메모리 셀(MCi)을 포함하는 셀 스트링(CS11)에 디트랩 전압을 인가한다. 보다 구체적으로, 도 13에 도시된 실시 예에서, 셀 스트링(CS11)이 형성된 벌크 영역(BULK)에 디트랩 전압(Vdtr3)이 인가된다. 디트랩 전압(Vdtr3)은 디트랩 구간(DETRAP) 전체에 걸쳐서 인가될 수도 있고, 디트랩 구간(DETRAP) 중 일부 구간 동안에만 인가될 수도 있다. 한편, 디트랩 구간(DETRAP) 동안 셀 스트링(CS11)과 연결된 공통 소스 라인은 플로팅(floating)된다.
벌크 영역(BULK) 전압이 상승함에 따라, 커플링에 의해 공통 소스 라인(CSL) 전압도 상승한다. 공통 소스 라인(CSL)의 전압이 상승함에 따라, 셀 스트링(CS11)의 소스 선택 트랜지스터(SST)의 채널 영역에서, GIDL 현상에 따른 전류가 발생한다. 이에 따라 셀 스트링(CS11)의 채널 영역에 홀이 주입된다. 이에 따라 셀 스트링(CS11)의 채널 전위가 상승한다. 또는, 벌크 영역(BULK) 전압이 상승함에 따라, 벌크 영역으로부터 셀 스트링(CS11)의 채널 영역으로 홀이 직접 공급될 수도 있다. 이러한 과정에 의해서도 셀 스트링(CS11)의 채널 전위가 상승한다.
한편, 일 실시 예에서, 디트랩 구간(DETRAP) 동안, 선택된 메모리 셀(MCi)과 연결된 워드 라인(WLi)에는 접지 전압, 즉 0V의 전압이 인가될 수 있다. 선택된 메모리 셀(MCi)과 연결된 워드 라인(WLi)에 인가되는 상기 접지 전압(0V)은 예시적인 것이다. 즉, 선택된 메모리 셀(MCi)과 연결된 워드 라인(WLi)에는 접지 전압 이외에도, 다른 전압이 인가될 수 있다. 상기 선택된 메모리 셀(MCi)의 채널 영역과, 메모리 셀(MCi)과 연결된 워드 라인(WLi)의 전위 차이에 의해, 선택된 메모리 셀(MCi)의 영역(235, 도 6에 도시)의 전자들이 제거될 수 있다. 구체적으로, 채널 영역에 주입된 홀이 선택된 메모리 셀(MCi)의 영역 (235)에 주입될 수 있다. 즉, 디트랩 구간(DETRAP) 동안 선택된 메모리 셀(MCi)의 워드 라인(WLi)에 인가되는 전압은 필요에 따라 다양하게 결정될 수 있 다. 워드 라인(WLi)에 인가되는 전압이 작아질수록 도 6의 영역(235)에 트랩된 전자가 보다 많이 디트랩 될 것이다. 그러나 워드 라인(WLi)에 인가되는 전압이 너무 작은 경우 도 6의 영역(231)에 트랩된 전자들까지 디트랩 되어, 프로그램 기간이 증가할 수 있다. 워드 라인(WLi)에 인가되는 전압이 너무 큰 경우, 워드 라인(WLi)과 채널 영역 사이의 전위 차이가 작아지게 되어 도 6의 영역(231)에 트랩된 전자들의 디트랩이 잘 이루어지지 않는다.
채널에 주입된 홀, 즉 정공을 도 6의 영역(235)에 주입하기 위해서, 선택된 메모리 셀(MCi)의 워드 라인(WLi)에 인가되는 전압은 디트랩 전압(Vdtr3)보다 작은 전압값을 갖는다. 한편, 디트랩 구간(DETRAP) 동안 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL1)에는 접지 전압이 인가될 수 있다.
도 13에 도시된 디트랩 구간(DETRAP)의 디트랩 동작에 따라, 도 10에 도시된 것과 같이 디트랩핑 효과가 발생한다. 디트랩 구간(DETRAP) 동안 벌크 영역(BULK)에 디트랩 전압(Vdtr3)이 인가되고, 이에 따라 공통 소스 라인(CSL) 전압이 상승한다. 공통 소스 라인(CSL)의 전압이 상승함에 따라 셀 스트링(CS11)의 채널 영역에 홀이 주입되어 채널 전위가 상승한다. 한편, GIDL 전류 이외에도 벌크 영역으로부터 셀 스트링(CS11)의 채널 영역으로 직접 공급되는 홀에 의해서도 셀 스트링(CS11)의 채널 전위가 상승할 수 있다.
한편, 선택된 메모리 셀(MCi)과 연결된 워드 라인(WLi)에 접지 전압이 인가되므로, 셀 스트링(CS11)의 채널 영역에 주입된 홀의 일부(237)가 채널 영역(210)으로부터 터널 절연막 영역(220) 방향으로 주입된다. 터널 절연막 영역(220)으로 홀, 즉 정공들이 주입되므로, 터널 절연막 영역(220) 내에 존재하는 전자들, 또는 전하 저장막(230) 내에 얕게 트랩된 전자들이 제거된다. 이에 따라, 프로그램 동작이 완료된 이후의 문턱 전압 강하 현상을 완화할 수 있으며, 반도체 메모리 장치의 프로그램 신뢰성이 향상된다.
한편, 프로그램 대상으로 선택된 메모리 셀(MCi) 이외의 메모리 셀들(MC1 ~ MCi-1, MCi+1 ~ MCn)에 대해서는 디트랩 동작이 수행되어서는 안된다. 따라서, 일 실시 예에서, 디트랩 구간(DETRAP) 동안, 선택되지 않은 메모리 셀들(MC1 ~ MCi-1, MCi+1 ~ MCn)의 게이트 단자에 연결된 워드 라인들(WL1 ~ WLi-1, WLi+1 ~ WLn)에는 접지 전압(0V)보다 높은 디트랩 패스 전압(V3)이 인가된다. 디트랩 패스 전압(V3)은 선택되지 않은 메모리 셀들(MC1 ~ MCi-1, MCi+1 ~ MCn)에 디트랩이 발생하지 않도록 선택되는 전압이다. 즉, 디트랩 패스 전압(V3)은 워드 라인(WLi)에 인가되는 전압보다 상대적으로 높은 전압값을 갖기 때문에, 채널 영역으로 주입된 정공들이 비선택된 메모리 셀들(MC1 ~ MCi-1, MCi+1 ~ MCn)의 문턱 전압에 영향을 주지 않는다. 이를 위해, 디트랩 구간(DETRAP) 동안 비선택된 워드 라인들(WL1 ~ WLi-1, WLi+1 ~ WLn)에 인가되는 디트랩 패스 전압(V3)은 선택된 워드 라인(WLi)에 인가되는 전압(예: 접지 전압)보다 크다. 또다른 실시 예에서, 디트랩 구간(DETRAP) 동안, 선택되지 않은 메모리 셀들(MC1 ~ MCi-1, MCi+1 ~ MCn)의 게이트 단자에 연결된 워드 라인들(WL1 ~ WLi-1, WLi+1 ~ WLn)은 플로팅 될 수도 있다.
검증 구간(VERIFY)에, 선택된 메모리 셀(MCi)의 문턱 전압이 목표로 하는 상태까지 상승하였는지 여부를 판별하기 위해, 선택된 메모리 셀(MCi)과 연결된 워드 라인(WLi)에는 검증 전압(Vvrf)이 인가된다. 검증 구간(VERIFY) 동안 셀 스트링(CS11)의 동작은 도 8 및 9를 참조하여 설명한 것과 동일하다. 따라서 반복되는 설명은 생략하기로 한다.
상술한 바와 같이, 본 발명의 일 실시 예에 따른 반도체 메모리 장치에 의하면, 프로그램 구간(PROGRAM)과 검증 구간(VERIFY) 사이에 디트랩 구간(DETRAP)을 두어, 디트랩 구간(DETRAP) 동안 셀 스트링의 채널 영역에 GIDL 현상에 따른 홀 주입을 발생시킨다. 보다 구체적으로, 도 13에 도시된 실시 예에 의하면, 바이어스 제어기(130)가 셀 스트링(CS11)이 형성된 벌크 영역(BULK) 전압을 상승 시킴으로써, 공통 소스 라인(CSL)의 전압을 상승 시키며, 이에 따라 셀 스트링(CS11)의 소스 선택 트랜지스터(SST)와 인접한 채널 영역에서 홀 주입이 발생한다. 이에 더하여, 벌크 영역으로부터 셀 스트링(CS11)의 채널 영역으로 직접 홀이 공급될 수 있다. 따라서, 채널 영역으로 공급된 홀에 의해 채널 전위가 상승한다. 채널 영역과 워드 라인(WLi)의 전위 차에 의해 채널 영역에 유입된 홀의 일부가 선택된 메모리 셀(MCi)의 터널 절연막 영역으로 주입된다. 결과적으로, 선택된 메모리 셀(MCi)의 터널 절연막 영역에 남아있던 전하들 또는 전하 저장막 영역에 얕게 트랩된 전하들이 제거되어, 프로그램 동작이 완료된 이후 선택된 메모리 셀(MCi)의 문턱 전압 변동이 최소화된다. 따라서, 반도체 메모리 장치(100)의 동작 신뢰성이 향상된다.
도 8 내지 도 12에 도시된 방법은, 바이어스 제어기(130)가 공통 소스 라인(CSL)의 전압 또는 비트 라인(BL1)의 전압을 제어하므로, 도 3 및 도 4에 도시된 메모리 셀 어레이 구조에 모두 사용 가능하다. 그러나, 도 13에 도시된 방법은, 바이어스 제어기(130)가 셀 스트링이 형성된 벌크 영역(BULK)의 전압을 제어하므로, 파이프 트랜지스터(PT)를 포함하는, 도 3에 도시된 메모리 셀 어레이 구조에는 사용하기 어려울 것이다.
도 14는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 14를 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 선택된 메모리 셀에 프로그램 전압을 인가하는 단계(S110), 선택된 셀 스트링의 채널 영역에 디트랩 전압을 인가하는 단계(S130) 및 선택된 메모리 셀에 대하여 검증 동작을 수행하는 단계(S150)를 포함한다.
단계(S110)는 도 8, 도 11 및 도 13의 프로그램 구간(PROGRAM)동안 수행되는 동작에 대응될 수 있다. 즉, 단계(S110)에서, 선택된 메모리 셀(MCi)과 연결된 워드 라인(WLi)에 프로그램 전압(Vpgm)이 인가되어 선택된 메모리 셀(MCi)의 문턱 전압이 상승하게 된다. 선택되지 않은 메모리 셀(MC1 ~ MCi-1, MCi+1 ~ MCn)과 연결된 워드 라인들(WL1 ~ WLi-1, WLi+1 ~ WLn)에는 프로그램 패스 전압(Vpass1)이 인가된다.
단계(S130)는 도 8, 도 11 및 도 13의 디트랩 구간(DETRAP) 동안 수행되는 동작에 대응될 수 있다. 즉, 단계(S130)에서, 셀 스트링(CS11)의 채널 영역에 홀이 주입되어 채널 전위가 상승한다. 또한 선택된 메모리 셀(MCi)과 연결된 워드 라인(WLi)에, 예시적으로 0V의 전압이 인가되어 디트랩 동작이 수행된다. 한편, 선택되지 않은 메모리 셀(MC1 ~ MCi-1, MCi+1 ~ MCn)과 연결된 워드 라인들(WL1 ~ WLi-1, WLi+1 ~ WLn)에는 디트랩 패스 전압(V1, V2 또는 V3)이 인가되어, 선택되지 않은 메모리 셀(MC1 ~ MCi-1, MCi+1 ~ MCn)에는 디트랩 동작이 수행되지 않는다.
단계(S150)는 도 8, 도 11 및 도 13의 검증 구간(VERIFY) 동안 수행되는 동작에 대응될 수 있다. 단계(S150)에서, 선택된 메모리 셀(MCi)과 연결된 워드 라인(WLi)에 프로그램 검증 전압(Vvrf)이 인가되어 선택된 메모리 셀(MCi)의 검증 동작을 수행하게 된다. 선택되지 않은 메모리 셀(MC1 ~ MCi-1, MCi+1 ~ MCn)과 연결된 워드 라인들(WL1 ~ WLi-1, WLi+1 ~ WLn)에는 검증 패스 전압(Vpass2)이 인가된다.
상기 단계들(S110, S130, S150)은 하나의 프로그램 루프를 구성할 수 있다. 상기 프로그램 루브가 반복 수행됨에 따라 선택된 메모리 셀에 대한 프로그램 동작이 수행된다.
도 15는 도 14에 도시된 디트랩 전압을 인가하는 단계의 일 예를 보다 상세히 나타내는 순서도이다. 보다 구체적으로, 도 15는 도 8 및 도 9를 참조하여 설명한 디트랩 동작의 순서도이다.
도 15를 참조하면, 디트랩 구간(DETRAP) 동안, 선택된 워드 라인(WLi)에 0V의 전압이 인가된다(S210). 다만 이는 예시적인 것으로서, 디트랩 현상을 발생시킬 수 있는 다른 전압이 선택된 워드 라인(WLi)에 인가될 수 있다. 한편, 비선택된 워드 라인(WL1 ~ WLi-1, WLi+1 ~ WLn)에는 디트랩 패스 전압이 인가 된다(S230). 상기 디트랩 패스 전압은 도 8에 도시된 전압(V1)일 수 있다. 또한, 바이어스 제어기(130)에 의해, 셀 스트링(CS11)의 공통 소스 라인(CSL)에 디트랩 전압(Vdtr1)이 인가된다(S150). 도 15에 도시된 디트랩 동작에 의해, 셀 스트링(CS11)의 채널 영역에 홀이 주입되며, 채널 전위가 상승한다. 채널 전위와 워드 라인(WLi) 전위 차이에 의해, 채널 영역의 홀의 일부가 선택된 메모리 셀(MCi)의 채널 영역(210)으로부터 터널 절연막 영역(220) 방향으로 주입된다. 이에 따라 터널 절연막 영역(220)에 존재하는 전자 또는 전하 저장막 영역(230)에 얕게 트랩된 전자들이 제거되어, 선택된 메모리 셀(MCi)의 문턱 전압이 안정적으로 유지된다. 따라서, 반도체 메모리 장치(100)의 동작 신뢰성이 향상된다.
도 16은 도 14에 도시된 디트랩 전압을 인가하는 단계의 다른 예를 보다 상세히 나타내는 순서도이다. 보다 구체적으로, 도 16은 도 11 및 도 12를 참조하여 설명한 디트랩 동작의 순서도이다.
도 16을 참조하면, 디트랩 구간(DETRAP) 동안, 선택된 워드 라인(WLi)에 0V의 전압이 인가된다(S210). 다만 이는 예시적인 것으로서, 디트랩 현상을 발생시킬 수 있는 다른 전압이 선택된 워드 라인(WLi)에 인가될 수 있다. 한편, 비선택된 워드 라인(WL1 ~ WLi-1, WLi+1 ~ WLn)에는 디트랩 패스 전압이 인가 된다(S230). 상기 디트랩 패스 전압은 도 11에 도시된 전압(V2)일 수 있다. 또한, 바이어스 제어기(130)에 의해, 셀 스트링(CS11)과 연결된 비트 라인(BL1)에 디트랩 전압(Vdtr2)이 인가된다(S250). 도 16에 도시된 디트랩 동작에 의해, 셀 스트링(CS11)의 채널 영역에 홀이 주입되며, 채널 전위가 상승한다. 채널 전위와 워드 라인(WLi) 전위 차이에 의해, 선택된 메모리 셀(MCi)의 채널 영역(210)으로부터 터널 절연막 영역(220) 방향으로 홀이 주입된다. 이에 따라 터널 절연막 영역(220)에 존재하는 전자 또는 전하 저장막 영역(230)에 얕게 트랩된 전자들이 제거되어, 선택된 메모리 셀(MCi)의 문턱 전압이 안정적으로 유지된다. 따라서, 반도체 메모리 장치(100)의 동작 신뢰성이 향상된다.
도 17은 도 14에 도시된 디트랩 전압을 인가하는 단계의 또다른 예를 보다 상세히 나타내는 순서도이다. 보다 구체적으로, 도 17은 도 13을 참조하여 설명한 디트랩 동작의 순서도이다.
도 17을 참조하면, 디트랩 구간(DETRAP) 동안, 선택된 워드 라인(WLi)에 0V의 전압이 인가된다(S310). 다만 이는 예시적인 것으로서, 디트랩 현상을 발생시킬 수 있는 다른 전압이 선택된 워드 라인(WLi)에 인가될 수 있다. 한편, 비선택된 워드 라인(WL1 ~ WLi-1, WLi+1 ~ WLn)에는 디트랩 패스 전압이 인가 된다(S330). 상기 디트랩 패스 전압은 도 13에 도시된 전압(V3)일 수 있다. 또한, 바이어스 제어기(130)에 의해, 셀 스트링(CS11)이 형성된 벌크 영역(BULK)에 디트랩 전압(Vdtr3)이 인가된다(S350). 단계(S350)에서, 셀 스트링(CS11)에 연결된 공통 소스 라인(CSL)은 플로팅될 수 있다. 이에 따라, 커플링 현상에 의해 공통 소스 라인(CSL)의 전압이 상승한다. 도 17에 도시된 디트랩 동작에 의해, 셀 스트링(CS11)의 채널 영역에 홀이 주입된다. 또는, 벌크 영역(BULK)으로부터 셀 스트링(CS11)의 채널 영역으로 직접 홀이 공급될 수 있다. 채널 영역에 공급된 홀에 의해 채널 전위가 상승한다. 채널 전위와 워드 라인(WLi) 전위 차이에 의해, 채널 영역의 홀의 일부가 선택된 메모리 셀(MCi)의 터널 절연막 영역(220) 방향으로 주입된다. 이에 따라 터널 절연막 영역(220)에 존재하는 전자 또는 전하 저장막 영역(230)에 얕게 트랩된 전자들이 제거되어, 선택된 메모리 셀(MCi)의 문턱 전압이 안정적으로 유지된다. 따라서, 반도체 메모리 장치(100)의 동작 신뢰성이 향상된다.
전술한 바와 같이, 도 15 및 도 16을 참조하여 설명한 디트랩 동작은 도 3 및 도 4에 도시된 메모리 셀 어레이 구조에 모두 적용 가능하다. 그러나 도 17을 참조하여 설명한 디트랩 동작은 도 4에 도시된 메모리 셀 어레이 구조에는 적용 가능하나 도 3에 도시된 메모리 셀 어레이 구조에는 사용하기 어려울 것이다.
도 18은 도 1의 메모리 셀 어레이(110)의 다른 실시 예를 보여주는 블록도이다.
본 발명의 기술적 사상은 메모리 셀들이 2차원으로 배열된 경우에도 적용될 수 있다. 도 18을 참조하면, 메모리 셀 어레이(110)는 복수의 플래너(planar) 메모리 블록들(PBLK1~PBLKz)을 포함한다. 복수의 플래너 메모리 블록들(PBLK1~PBLKz) 각각은 제 1 내지 제 m 셀 스트링들(CS1~CSm)을 포함한다. 제 1 내지 제 m 셀 스트링들(CS1~CSm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다.
복수의 셀 스트링들(CS1~CSm) 각각은 소스 선택 트랜지스터(SST), 직렬 연결된 복수의 메모리 셀들(M1~Mn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)에 연결된다. 제 1 내지 제 n 메모리 셀들(M1~Mn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)은 도 1의 행 라인들(RL)에 포함된다. 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)은 어드레스 디코더(120)에 의해 구동된다. 공통 소스 라인(CSL)은 바이어스 제어기(130)에 의해 구동된다.
도 19는 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 19를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(100)는 도 1 내지 도 18을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다. 램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다.
컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 20은 도 19의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.
도 20을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 20에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 19를 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 21에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 21은 도 20을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
도 21을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 21에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 21에서, 도 20을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 19를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 19 및 도 20을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 바이어스 제어기
140: 전압 발생기
150: 읽기 및 쓰기 회로
PB1~PBm: 제 1 내지 제 m 페이지 버퍼들
160: 데이터 버퍼
170: 제어 로직

Claims (20)

  1. 공통 소스 라인과 비트 라인 사이에서 연결된 복수의 메모리 셀들을 포함하는 셀 스트링; 및
    프로그램 구간, 디트랩 구간 및 검증 구간을 포함하는 프로그램 루프를 수행하여 상기 셀 스트링의 선택된 메모리 셀을 프로그램 하도록, 상기 셀 스트링에 공급되는 전압을 제어하는 주변 회로를 포함하는 반도체 메모리 장치로서,
    상기 주변 회로는, 상기 프로그램 구간 동안 상기 복수의 메모리 셀들 중 선택된 메모리 셀과 연결된 워드 라인으로 프로그램 전압을 공급하고, 상기 디트랩 구간 동안 상기 셀 스트링에 디트랩 전압을 공급하며, 상기 검증 구간 동안 상기 워드 라인으로 검증 전압을 공급하도록 구성되는, 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 주변 회로는:
    행 어드레스를 디코딩 하여, 상기 선택된 메모리 셀과 연결된 워드 라인에 상기 프로그램 전압 및 상기 검증 전압을 전달하도록 구성되는 어드레스 디코더;
    상기 디트랩 구간 동안, 상기 셀 스트링의 채널 전위를 상승 시키는 상기 디트랩 전압을 공급하도록 구성되는 바이어스 제어기; 및
    상기 셀 스트링의 비트 라인과 연결되어, 프로그램 될 데이터를 상기 셀 스트링으로 전달하는 읽기 및 쓰기 회로를 포함하는, 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 바이어스 제어기는 상기 셀 스트링의 공통 소스 라인에 연결되며, 상기 디트랩 구간 동안 상기 공통 소스 라인에 상기 디트랩 전압을 공급하여, 상기 선택된 메모리 셀의 채널 전위를 상승시키도록 구성되는 것을 특징으로 하는, 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 디트랩 구간 동안 상기 어드레스 디코더는, 상기 선택된 메모리 셀과 연결된 워드 라인에 제1 전압을 공급하고, 상기 메모리 셀들 중 비선택된 메모리 셀과 연결된 워드 라인에 디트랩 패스 전압을 공급하되,
    상기 제1 전압은 상기 디트랩 전압보다 작고, 상기 디트랩 패스 전압은 상기 제1 전압보다 큰 것을 특징으로 하는, 반도체 메모리 장치.
  5. 제2 항에 있어서, 상기 바이어스 제어기는 상기 비트 라인에 연결되며, 상기 디트랩 구간 동안 상기 비트 라인에 상기 디트랩 전압을 공급하여, 상기 선택된 메모리 셀의 채널 전위를 상승시키도록 구성되는 것을 특징으로 하는, 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 디트랩 구간 동안 상기 어드레스 디코더는, 상기 선택된 메모리 셀과 연결된 워드 라인에 제1 전압을 공급하고, 상기 메모리 셀들 중 비선택된 메모리 셀과 연결된 워드 라인에 디트랩 패스 전압을 공급하되,
    상기 제1 전압은 상기 디트랩 전압보다 작고, 상기 디트랩 패스 전압은 상기 제1 전압보다 큰 것을 특징으로 하는, 반도체 메모리 장치.
  7. 제2 항에 있어서, 상기 바이어스 제어기는 상기 디트랩 구간 동안 상기 셀 스트링이 형성된 벌크 영역에 상기 디트랩 전압을 공급하여, 상기 선택된 메모리 셀의 채널 전위를 상승시키도록 구성되는 것을 특징으로 하는, 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 공통 소스 라인은 플로팅 되고,
    상기 벌크 영역의 전위가 상승함에 따라 상기 셀 스트링의 채널 영역에 홀이 공급되어 채널 전위가 상승하는 것을 특징으로 하는, 반도체 메모리 장치.
  9. 제7 항에 있어서, 상기 디트랩 구간 동안 상기 어드레스 디코더는, 상기 선택된 메모리 셀과 연결된 워드 라인에 제1 전압을 공급하고, 상기 메모리 셀들 중 비선택된 메모리 셀과 연결된 워드 라인에 디트랩 패스 전압을 공급하되,
    상기 제1 전압은 상기 디트랩 전압보다 작고, 상기 디트랩 패스 전압은 상기 제1 전압보다 큰 것을 특징으로 하는, 반도체 메모리 장치.
  10. 제1 항에 있어서, 상기 디트랩 전압은 상기 셀 스트링의 채널 영역에 홀 주입을 발생시켜, 상기 선택된 메모리 셀의 터널 절연막에 트랩된 전자를 제거할 수 있는 전압값으로 결정되는 것을 특징으로 하는, 반도체 메모리 장치.
  11. 제1 항에 있어서, 상기 디트랩 전압은 상기 상기 셀 스트링의 채널 영역에 홀 주입을 발생시켜, 상기 선택된 메모리 셀의 전하 저장막 중 터널 절연막에 인접한 제1 영역에 트랩된 전자를 제거할 수 있는 전압값으로 결정되는 것을 특징으로 하는, 반도체 메모리 장치.
  12. 셀 스트링에 포함된 복수의 메모리 셀들 중 선택된 메모리 셀과 연결된 워드 라인에 프로그램 전압을 인가하는 단계;
    디트랩 전압을 이용하여, 상기 선택된 메모리 셀에 디트랩 동작을 수행하는 단계; 및
    상기 선택된 메모리 셀에 대하여 검증 동작을 수행하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  13. 제12 항에 있어서, 상기 디트랩 동작을 수행하는 단계에서는,
    상기 셀 스트링에 상기 디트랩 전압을 인가하여, 상기 셀 스트링의 채널 영역전위를 상승시키는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  14. 제13 항에 있어서, 상기 셀 스트링의 공통 소스 라인에 상기 디트랩 전압을 인가하여, 상기 선택된 메모리 셀의 채널 영역 전위를 상승 시키는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  15. 제13 항에 있어서, 상기 셀 스트링과 연결된 비트 라인에 상기 디트랩 전압을 인가하여, 상기 선택된 메모리 셀의 채널 영역 전위를 상승 시키는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  16. 제13 항에 있어서, 상기 셀 스트링이 형성된 벌크 영역에 상기 디트랩 전압을 인가하여, 상기 선택된 메모리 셀의 채널 영역 전위를 상승 시키는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  17. 제16 항에 있어서, 상기 벌크 영역에 상기 디트랩 전압을 인가하는 동안, 상기 공통 소스 라인은 플로팅 되고,
    상기 벌크 영역의 전위가 상승함에 따라 상기 셀 스트링의 채널 영역에 홀이 공급되어 채널 전위가 상승하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  18. 제13 항에 있어서, 상기 디트랩 동작을 수행하는 단계에서는,
    상기 선택된 메모리 셀과 연결된 워드 라인에 제1 전압을 공급하고, 상기 메모리 셀들 중 비선택된 메모리 셀과 연결된 워드 라인에 디트랩 패스 전압을 공급하되,
    상기 제1 전압은 상기 디트랩 전압보다 작고, 상기 디트랩 패스 전압은 상기 제1 전압보다 큰 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  19. 제18 항에 있어서, 상기 디트랩 전압과 상기 제1 전압의 차이에 의하여 상기 선택된 메모리 셀의 터널 절연막에 정공을 공급하도록, 상기 디트랩 전압과 상기 제1 전압의 전압값이 결정되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  20. 제18 항에 있어서, 상기 디트랩 전압과 상기 디트랩 패스 전압의 차이에 의하여 상기 선택된 메모리 셀의 터널 절연막에 정공이 공급되지 않도록, 상기 디트랩 전압과 상기 디트랩 패스 전압의 전압값이 결정되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
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