KR20170079832A - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 기술은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 반도체 메모리 장치는 다수의 메모리 스트링들을 포함하는 메모리 셀 어레이와, 상기 다수의 메모리 스트링들에 대한 프로그램 동작을 수행하기 위한 주변 회로, 및 상기 다수의 메모리 스트링들의 다수의 워드라인들 중 선택된 워드라인에 적어도 두 단계로 상승하는 프로그램 전압을 인가하고 상기 선택된 워드라인과 인접한 워드라인들에 초기 설정 전압 및 패스 전압을 순차적으로 인가하도록 상기 주변 회로를 제어하기기 위한 제어 로직을 포함하며, 상기 프로그램 전압이 증가할수록 상기 초기 설정 전압은 감소한다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로서, 좀 더 구체적으로는 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(ProgrammaBL1e ROM), EPROM(ErasaBL1e ProgrammaBL1e ROM), EEPROM(Electrically ErasaBL1e ProgrammaBL1e ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
플래시 메모리에 포함된 다수의 메모리 셀들의 프로그램 특성은 서로 상이할 수 있다. 예를 들어 동일한 프로그램 전압에 따라 상승하는 문턱 전압의 크기가 서로 상이하여 프로그램 동작시 빠르게 프로그램되는 패스트 셀과 상대적으로 늦게 프로그램되는 슬로우 셀이 존재할 수 있다. 이러한 패스트 셀과 슬로우 셀에 의해 플래시 메모리의 문턱 전압 분포 폭은 넓어질 수 있다.
본 발명의 실시 예는 반도체 메모리 장치의 프로그램 동작시 메모리 셀들의 프로그램 속도가 균일하도록 조절하여 문턱 전압 분포를 개선할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명에 따른 반도체 메모리 장치는 다수의 메모리 스트링들을 포함하는 메모리 셀 어레이와, 상기 다수의 메모리 스트링들에 대한 프로그램 동작을 수행하기 위한 주변 회로, 및 상기 다수의 메모리 스트링들의 다수의 워드라인들 중 선택된 워드라인에 적어도 두 단계로 상승하는 프로그램 전압을 인가하고 상기 선택된 워드라인과 인접한 워드라인들에 초기 설정 전압 및 패스 전압을 순차적으로 인가하도록 상기 주변 회로를 제어하기기 위한 제어 로직을 포함하며, 상기 프로그램 전압이 증가할수록 상기 초기 설정 전압은 감소한다.
본 발명에 따른 반도체 메모리 장치의 동작 방법은 다수의 워드라인들 중 선택된 워드라인에 제1 패스 전압 및 프로그램 전압을 연속적으로 인가하는 단계 및 상기 선택된 워드라인과 인접한 워드라인들에 초기 설정 전압 및 제2 패스 전압을 연속적으로 인가하는 단계를 포함하며, 상기 프로그램 전압이 증가할수록 상기 초기 설정 전압은 하강한다.
본 발명에 따른 반도체 메모리 장치는 다수의 메모리 스트링들을 포함하는 메모리 셀 어레이와, 상기 다수의 메모리 스트링들에 대한 프로그램 동작을 수행하기 위한 주변 회로, 및 상기 다수의 메모리 스트링들의 다수의 워드라인들 중 선택된 워드라인에 초기 설정 전압 및 패스 전압을 순차적으로 인가하고 상기 선택된 워드라인과 인접한 워드라인들에 제1 패스 전압 및 제2 패스 전압을 순차적으로 인가하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하며, 상기 프로그램 전압이 증가할수록 상기 초기 설정 전압이 증가한다.
본 기술에 따르면, 반도체 메모리 장치의 프로그램 동작시 메모리 셀들의 프로그램 속도가 균일하도록 조절하여 문턱 전압 분포를 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 도 1의 메모리 셀 어레이의 실시 예를 보여주는 블럭도이다.
도 3은 도 1의 메모리 블럭을 설명하기 위한 회로도이다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 프로그램 전압과 패스 전압의 파형도이다.
도 6은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 7은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 프로그램 전압과 패스 전압의 파형도이다.
도 8은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 9는 도 8의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 10은 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 그리고 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의할 수 있다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다.
또한 메모리 셀 어레이(110)의 복수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 스트링을 포함한다. 메모리 셀 어레이(110)에 포함된 다수의 메모리 스트링들은 배치 위치에 따라 어드레스 디코더(120)와의 거리가 상이하며, 이로 인하여 어드레스 디코더(120)와 메모리 스트링들을 연결하는 워드라인들의 길이가 상이하다. 즉, 어드레스 디코더(120)와 인접한 셀 스트링은 어드레스 디코더(120)와 멀리 떨어져 배치된 셀 스트링에 비해 워드라인의 길이가 짧다. 따라서, 각 메모리 스트링들은 서로 다른 워드라인 저항값에 대응되며, 이로 인해 프로그램 동작시 워드라인에 프로그램 전압이 인가되어도 어드레스 디코더(120)와 인접한 메모리 스트링에 포함된 메모리 셀의 프로그램 속도가 어드레스 디코더(120)와 상대적으로 멀리 떨어져 배치된 메모리 스트링에 포함된 메모리 셀의 프로그램 속도보다 따르게 된다.
다수의 메모리 스트링 각각은 비트라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터, 다수의 메모리 셀들, 및 소스 선택 트랜지스터를 포함한다. 메모리 셀 어레이(110)의 상세한 설명은 후술하도록 한다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다.
어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 프로그램 동작 시 전압 생성부(150)에서 생성된 프로그램 전압 및 패스 전압(Vpass)을 포함하는 다수의 동작 전압들을 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하고 디코딩된 행 어드레스에 따라 메모리 셀 어레이(110)의 다수의 메모리 셀들, 드레인 및 소스 선택 트랜지스터에 인가한다.
어드레스 디코더(120)는 프로그램 동작 및 리드 동작시 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(130)에 전송한다.
프로그램 동작 및 리드 동작시 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작 중 프로그램 전압 인가 동작시 프로그램할 데이터(DATA)에 따라 대응하는 비트라인들(BL1 내지 BLm)의 전위를 제어한다. 또한 복수의 페이지 버퍼들(PB1~PBm)은 프로그램 검증 동작시 대응하는 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하여 검증 동작을 수행한다.
읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
본 발명의 일 실시 예에 따른 제어 로직(140)은 프로그램 동작 중 프로그램 전압 인가 동작시 선택된 워드라인에 인가되는 프로그램 전압(Vpgm)이 적어도 두 단계로 상승하도록 전압 생성부(150)를 제어한다. 제어 로직(140)은 선택된 워드라인과 인접한 워드라인들에 인가되는 전압을 초기 설정 전압(Vint)이 먼저 인가된 후 초기 설정 전압(Vint)에서 패스 전압(Vpass2)으로 상승하도록 전압 생성부(150)를 제어한다. 제어 로직(140)은 프로그램 전압(Vpgm)이 상승할수록 초기 설정 전압(Vint)은 점차 감소하도록 전압 생성부(150)를 제어한다. 제어 로직(140)은 선택된 워드라인 및 인접한 워드라인들을 제외한 나머지 워드라인들에는 패스 전압(Vpass1)이 인가되도록 전압 생성부(150) 및 어드레스 디코더(120)를 제어한다.
본 발명의 다른 실시 예에 따른 제어 로직(140)은 프로그램 동작 중 프로그램 전압 인가 동작시 선택된 워드라인에 인가되는 프로그램 전압(Vpgm)이 적어도 두 단계로 상승하도록 전압 생성부(150)를 제어한다. 좀 더 상세하게는 제어 로직(140)은 전압 생성부(150)를 제어하여 선택된 워드라인에 초기 설정 전압(Vint)을 인가한 후, 초기 설정 전압(Vint)에서 프로그램 전압(Vpgm)으로 전위 레벨이 상승하도록 한다. 제어 로직(140)은 프로그램 전압(Vpgm)이 상승할수록 초기 설정 전압(Vint)이 점차 증가하도록 전압 생성부(150)를 제어한다. 제어 로직(140)은 선택된 워드라인과 인접한 워드라인들에 인가되는 패스 전압(Vpass2)이 적어도 두 단계로 상승하도록 전압 생성부(150)를 제어한다. 제어 로직(140)은 선택된 워드라인 및 인접한 워드라인들을 제외한 나머지 워드라인들에는 패스 전압(Vpass1)이 인가되도록 전압 생성부(150) 및 어드레스 디코더(120)를 제어한다.
전압 생성부(150) 프로그램 동작시 제어 로직(140)의 제어에 따라 프로그램 전압(Vpgm), 초기 설정 전압(Vint), 및 패스 전압(Vpass1, Vpass2)을 생성하여 출력한다.
도 2는 도 1의 메모리 셀 어레이의 실시 예를 보여주는 블럭도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 다수의 메모리 셀들을 포함한다. 이러한 다수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3을 참조하여 더 상세히 설명된다.
도 3은 도 1의 메모리 블럭을 설명하기 위한 회로도이다.
도 3을 참조하면, 메모리 블럭(BLK1)은 복수의 셀 스트링들(ST1 내지 STm)을 포함한다. 복수의 셀 스트링들(ST1 내지 STm)은 각각 복수의 비트 라인들(BL1~BLm)에 연결된다.
복수의 메모리 스트링들(ST1 내지 STm) 각각은 소스 선택 트랜지스터(SST), 직렬 연결된 복수의 메모리 셀들(MC0~MCn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)에 연결된다. 복수의 메모리 셀들(MC0~MCn)은 각각 워드 라인들(WL0~WLn)에 연결된다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL)에 연결된다. 소스 라인(SL)은 소스 선택 트랜지스터(SST)의 소스 측에 연결된다. 비트 라인들(BL1~BLm) 각각은 해당 드레인 선택 트랜지스터(DST)의 드레인 측에 연결된다. 도 1을 참조하여 설명된 복수의 워드라인들(WL)은 소스 선택 라인(SSL), 워드 라인들(WL0~WLn) 및 드레인 선택 라인(DSL)을 포함한다. 소스 선택 라인(SSL), 워드 라인들(WL0~WLn) 및 드레인 선택 라인(DSL)은 어드레스 디코더(120)에 의해 구동된다. 도면에 도시되진 않았으나, 어드레스 디코더(120)는 메모리 셀 어레이(110)의 일측 방향에 배치되며, 예를 들어 메모리 스트링(ST1)과 인접한 위치에 배치된다. 따라서, 메모리 스트링(ST1)은 어드레스 디코더(120)와의 거리가 인접하여 워드 라인들(WL0~WLn)의 연결 거리가 짧으며, 어드레스 디코더(120)가 배치된 반대 방향으로 배치된 메모리 스트링들(ST2 내지 STm)은 워드 라인들(WL0~WLn)의 연결 거리가 점차 길어진다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 프로그램 전압과 패스 전압의 파형도이다.
도 1 내지 도 5를 참조하여, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하면 다음과 같다.
1) 프로그램 명령 입력(S110)
외부로부터 프로그램 명령에 대한 커맨드(CMD) 및 제어 신호(CTRL)가 입력되면, 제어 로직(140)은 반도체 메모리 장치의 프로그램 동작을 수행하기 위하여 주변 회로들을 제어한다. 읽기 및 쓰기 회로(130)는 외부로부터 입력되는 프로그램할 데이터(DATA)를 임시 저장한다.
2) 프로그램 전압 및 패스 전압 인가(S120)
제어 로직(140)은 전압 생성부(150)를 제어하여 선택된 워드라인에 인가하기 위한 프로그램 전압(Vpgm), 선택된 워드라인과 인접한 워드라인들에 인가하기 위한 패스 전압(Vpass2) 및 나머지 워드라인들에 인가하기 위한 패스 전압(Vpass1)을 생성한다. 인접한 워드라인들은 선택된 워드라인과 인접한 하나 또는 두 개의 워드라인들일 수 있다. 다른 일 실시예에 의하면, 인접한 워드라인들은 선택된 워드라인과 인접한 적절히 정해진 개수(즉, 하나 또는 둘 이상)의 워드라인들일 수 있다. 예컨대, WL2가 선택된 워드라인이라면 WL0, WL1이 인접한 워드라인으로 정의될 수 있다.
이때 어드레스 디코더(120) 및 전압 생성부(150)는 선택된 워드라인(WL1)에 패스전압(Vpass1)을 먼저 인가한 후 이를 상승시켜 프로그램 전압(Vpgm)이 인가되도록 한다. 이로 인하여 선택된 워드라인(WL1)과 연결된 메모리 셀들(MC1)은 어드레스 디코더(120)와의 거리에 따라 연결된 워드라인(WL1)의 길이가 상이하더라도, 프로그램 전압(Vpgm)이 적어도 두 단계에 걸쳐 상승함으로써 워드라인(WL1) 로딩 값에 따른 전위 레벨 차이가 감소하게 된다. 즉, 선택된 워드라인(WL1)에 패스전압(Vpass1)을 인가하여 전위 레벨을 일정 레벨만큼 상승시킨 후, 패스전압(Vpass1)에서 프로그램 전압(Vpgm) 레벨로 상승시킴으로써 전위 레벨을 다수의 단계로 분할하여 상승시킬 수 있다. 이로 인하여, 워드라인(WL1) 로딩 값에 따른 전위 레벨 차이를 감소시킬 수 있다.
이때 어드레스 디코더(120) 및 전압 생성부(150)는 인접한 워드라인들(WL0, WL2)에 초기 설정 전압(Vint)을 먼저 인가한 후 이를 상승시켜 패스 전압(Vpass2)이 인가되도록 한다. 인접한 워드라인들(WL0, WL2)에 인가되는 초기 설정 전압(Vint)이 패스 전압(Vpass2)으로 상승되는 타이밍은 선택된 워드라인(WL1)에 인가되는 패스전압(Vpass1)이 프로그램 전압(Vpgm)으로 상승하는 타이밍과 같을 수 있다.
최초 인가되는 초기 설정 전압(Vint)은 패스 전압(Vpass1)과 전위 레벨이 같을 수 있다. 또한 패스 전압(Vpass2)는 다른 워드라인들(WL3 내지 WLn)에 인가되는 패스 전압(Vpass1) 보다 높은 전위 레벨을 갖을 수 있다. 즉, 선택된 워드라인(WL1)과 인접한 워드라인들(WL0, WL2)에 상대적으로 전위 레벨이 높은 패스 전압(Vpass2)이 인가되므로 커플링 현상에 의해 선택된 워드라인(WL1)에 인가되는 패스전압(Vpass1)을 프로그램 전압(Vpgm) 레벨로 상승시키는 것이 용이하여 어드레스 디코더(120)와 인접한 메모리 셀과 상대적으로 멀리 떨어진 메모리 셀에 인가되는 프로그램 전압(Vpgm)이 균일하게 인가될 수 있다.
3) 프로그램 검증 동작(S130)
읽기 및 쓰기 회로(130)의 복수의 페이지 버퍼들(PB1 내지 PBm)은 대응하는 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전위량을 센싱하여, 대응하는 비트라인들(BL1 내지 BLm)에 연결된 선택된 메모리 셀들(MC1)이 프로그램 데이터에 대응하는 문턱 전압 값 이상으로 프로그램되었는지를 판단한다.
선택된 메모리 셀들(MC1)이 모두 프로그램 패스로 판단될 경우 프로그램 동작을 종료한다.
4) 프로그램 전압 증가(S140)
상술한 프로그램 검증 동작(S130)의 결과 일부 메모리 셀들이 프로그램 페일로 판단될 경우, 프로그램 전압(Vpgm)의 전위 레벨을 제1 스텝 전압(△V1) 만큼 상승시켜 새롭게 설정한다.
5) 초기 설정 전압 감소(S150)
상술한 프로그램 전압 증가(S140) 단계 이후, 초기 설정 전압(Vint)을 제2 스텝 전압(△V2) 만큼 감소시켜 새롭게 설정한다. 제2 스텝 전압(△V2)은 제1 스텝 전압(△V1) 보다 낮은 전압 값을 갖을 수 있다.
즉, 프로그램 전압 인가 동작 및 프로그램 검증 동작을 포함하는 프로그램 루프가 반복 수행될수록 프로그램 전압(Vpgm)은 제1 스텝 전압(△V1) 만큼 상승하고, 초기 설정 전압(Vint)은 제2 스텝 전압(△V1) 만큼 하강한다.
프로그램 전압(Vpgm) 및 초기 설정 전압(Vint)을 새롭게 설정한 후, 상술한 프로그램 전압 및 패스 전압 인가(S120) 단계부터 재수행한다.
상술한 바와 같이 ISPP(Incremental Step Pulse Program) 방식을 이용한 프로그램 동작시 프로그램 전압(Vpgm)이 제1 스텝 전압(△V1) 만큼 상승하여 선택된 워드라인(WL1)에 인가되는 패스 전압(Vpass1)에서 프로그램 전압(Vpgm)으로 상승하는 전위 레벨 차이가 증가하는 것에 따라, 초기 설정 전압(Vint)의 전위 레벨을 제2 스텝 전압(△V2) 만큼 하강시켜 새롭게 설정함으로써 인접한 워드라인들(WL0, WL2)에 인가되는 초기 설정 전압(Vint)이 패스 전압(Vpass2)으로 상승되는 전위 레벨 차이를 증가시킬 수 있다. 이로 인하여 패스 전압(Vpass1)에서 프로그램 전압(Vpgm)으로 상승하는 전위 레벨 차이가 증가하여 인접한 워드라인에 인가되는 패스 전압(Vpass2)에 의한 커플링 현상에 의해 선택된 워드라인(WL1)의 전위 레벨이 부스팅되는 효과가 감소하는 것을 개선할 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 7은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 프로그램 전압과 패스 전압의 파형도이다.
도 1 내지 도 3, 도 6 및 도 7을 이용하여, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하면 다음과 같다.
1) 프로그램 명령 입력(S210)
외부로부터 프로그램 명령에 대한 커맨드(CMD) 및 제어 신호(CTRL)가 입력되면, 제어 로직(140)은 반도체 메모리 장치의 프로그램 동작을 수행하기 위하여 주변 회로들을 제어한다. 읽기 및 쓰기 회로(130)는 외부로부터 입력되는 프로그램할 데이터(DATA)를 임시 저장한다.
2) 프로그램 전압 및 패스 전압 인가(S220)
제어 로직(140)은 전압 생성부(150)를 제어하여 선택된 워드라인(예를 들어 WL1)에 인가하기 위한 프로그램 전압(Vpgm), 선택된 워드라인과 인접한 워드라인들(예를 들어 WL0, WL1)에 인가하기 위한 패스 전압(Vpass2) 및 나머지 워드라인들(예를 들어 WL3 내지 WLn)에 인가하기 위한 패스 전압(Vpass1)을 생성한다.
이때 어드레스 디코더(120) 및 전압 생성부(150)는 선택된 워드라인(WL1)에 초기 설정 전압(Vint)을 먼저 인가한 후 이를 상승시켜 프로그램 전압(Vpgm)이 인가되도록 한다. 이로 인하여 선택된 워드라인(WL1)과 연결된 메모리 셀들(MC1)은 어드레스 디코더(120)와의 거리에 따라 연결된 워드라인(WL1)의 길이가 상이하더라도, 프로그램 전압(Vpgm)이 적어도 두 단계에 걸쳐 상승함으로써 워드라인(WL1) 로딩 값에 따른 전위 레벨 차이가 감소하게 된다. 즉, 선택된 워드라인(WL1)에 초기 설정 전압(Vint)을 인가하여 전위 레벨을 일정 레벨만큼 상승시킨 후, 초기 설정 전압(Vint)에서 프로그램 전압(Vpgm) 레벨로 상승시킴으로써 전위 레벨을 다수의 단계로 분할하여 상승시킬 수 있다. 이로 인하여, 워드라인(WL1) 로딩 값에 따른 전위 레벨 차이를 감소시킬 수 있다.
이때 어드레스 디코더(120) 및 전압 생성부(150)는 인접한 워드라인들(WL0, WL2)에 패스 전압(Vpass1)을 먼저 인가한 후 이를 상승시켜 패스 전압(Vpass2)이 인가되도록 한다. 인접한 워드라인들(WL0, WL2)에 인가되는 패스 전압(Vpass1)이 패스 전압(Vpass2)으로 상승되는 타이밍은 선택된 워드라인(WL1)에 인가되는 초기 설정 전압(Vint)이 프로그램 전압(Vpgm)으로 상승하는 타이밍과 같을 수 있다.
최초 인가되는 초기 설정 전압(Vint)은 패스 전압(Vpass1)과 전위 레벨이 같을 수 있다. 또한 패스 전압(Vpass2)는 다른 워드라인들(WL3 내지 WLn)에 인가되는 패스 전압(Vpass1) 보다 높은 전위 레벨을 갖을 수 있다. 즉, 선택된 워드라인(WL1)과 인접한 워드라인들(WL0, WL2)에 상대적으로 전위 레벨이 높은 패스 전압(Vpass2)이 인가되므로 커플링 현상에 의해 선택된 워드라인(WL1)에 인가되는 초기 설정 전압(Vint)을 프로그램 전압(Vpgm) 레벨로 상승시키는 것이 용이하여 어드레스 디코더(120)와 인접한 메모리 셀과 상대적으로 멀리 떨어진 메모리 셀에 인가되는 프로그램 전압(Vpgm)이 균일하게 인가될 수 있다.
3) 프로그램 검증 동작(S230)
읽기 및 쓰기 회로(130)의 복수의 페이지 버퍼들(PB1 내지 PBm)은 대응하는 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전위량을 센싱하여, 대응하는 비트라인들(BL1 내지 BLm)에 연결된 선택된 메모리 셀들(MC1)이 프로그램 데이터에 대응하는 문턱 전압 값 이상으로 프로그램되었는지를 판단한다.
선택된 메모리 셀들(MC1)이 모두 프로그램 패스로 판단될 경우 프로그램 동작을 종료한다.
4) 프로그램 전압 증가, 초기 설정 전압 증가(S240)
상술한 프로그램 검증 동작(S230)의 결과 일부 메모리 셀들이 프로그램 페일로 판단될 경우, 프로그램 전압(Vpgm)의 전위 레벨을 제1 스텝 전압(△V1) 만큼 상승시켜 새롭게 설정한다. 또한, 초기 설정 전압(Vint)의 전위 레벨을 제3 스텝 전압(△V3) 만큼 상승시켜 새롭게 설정한다. 제3 스텝 전압(△V3)은 제1 스텝 전압(△V1) 보다 낮은 전압 값을 갖을 수 있다.
프로그램 전압(Vpgm) 및 초기 설정 전압(Vint)을 새롭게 설정한 후, 상술한 프로그램 전압 및 패스 전압 인가(S220) 단계부터 재수행한다.
상술한 바와 같이 ISPP(Incremental Step Pulse Program) 방식을 이용한 프로그램 동작시 프로그램 전압(Vpgm)이 제1 스텝 전압(△V1) 만큼 상승하더라도, 초기 설정 전압(Vint)이 제3 스텝 전압(△V3) 만큼 증가하여 초기 설정 전압(Vint)에서 프로그램 전압(Vpgm)으로 상승하는 전위 레벨 차이는 균일하게 유지되거나, 전위 레벨 차이가 증가하는 값을 제어할 수 있다.
이로 인하여 초기 설정 전압(Vint)에서 프로그램 전압(Vpgm)으로 상승하는 전위 레벨 차이가 증가하여 인접한 워드라인에 인가되는 패스 전압(Vpass2)에 의한 커플링 현상에 의해 선택된 워드라인(WL1)의 전위 레벨이 부스팅되는 효과가 감소하는 것을 개선할 수 있다.
상술한 실시 예에서는 기재의 편의상 명시적으로 개시되어 있지는 않으나, 도 7에 개시된 실시 예와 같이 프로그램 루프가 진행됨에 따라 선택된 워드라인(WL1)에 대한 프로그램 초기 설정 전압(Vint)을 점진적으로 상승시키면서, 도 5에 개시된 실시 예와 같이 인접한 워드라인들(WL0, WL2)에 인가되는 패스 전압(Vpass1)을 점진적으로 감소시키는 실시 예도 가능하다.
도 8은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 8을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치와 동일하며 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 9는 도 8의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 9를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 98에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 8을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 10은 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 10을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 10에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 10에서, 도 9를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 8을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 8 및 도 9를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 읽기 및 쓰기 회로
140: 제어 로직
150 : 전압 생성부

Claims (20)

  1. 다수의 메모리 스트링들을 포함하는 메모리 셀 어레이;
    상기 다수의 메모리 스트링들에 대한 프로그램 동작을 수행하기 위한 주변 회로; 및
    상기 다수의 메모리 스트링들의 다수의 워드라인들 중 선택된 워드라인에 적어도 두 단계로 상승하는 프로그램 전압을 인가하고 상기 선택된 워드라인과 인접한 워드라인들에 초기 설정 전압 및 패스 전압을 순차적으로 인가하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하며,
    상기 프로그램 전압이 증가할수록 상기 초기 설정 전압은 감소하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 주변 회로는 상기 선택된 워드라인에 인가하기 위한 제1 패스 전압 및 상기 프로그램 전압, 상기 인접한 워드라인들에 인가하기 위한 상기 초기 설정 전압 및 제2 패스 전압, 상기 선택된 워드라인 및 상기 인접한 워드라인들을 제외한 나머지 워드라인들에 인가하기 위한 상기 제1 패스 전압을 생성하기 위한 전압 제공부를 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제2 패스 전압은 상기 제1 패스 전압보다 높은 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 프로그램 전압은 프로그램 루프가 진행될수록 제1 스텝 전압값 만큼 상승하고, 상기 초기 설정 전압은 상기 프로그램 루프가 진행될수록 제2 스텝 전압값 만큼 하강하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제2 스텝 전압값은 상기 제1 스텝 전압값과 같거나 낮은 반도체 메모리 장치.
  6. 제 2 항에 있어서,
    상기 전압 제공부는 상기 선택된 워드라인에 상기 제1 패스 전압을 인가한 후 상기 제1 패스 전압을 상기 프로그램 전압 레벨로 상승시켜 인가하고,
    상기 인접한 워드라인에 상기 초기 설정 전압을 인가한 후 상기 초기 설정 전압을 상기 제2 패스 전압 레벨로 상승시켜 인가하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제1 패스 전압에서 상기 프로그램 전압으로 상승하는 타이밍과 상기 초기 설정 전압에서 상기 제2 패스 전압으로 상승하는 타이밍은 동일한 반도체 메모리 장치.
  8. 다수의 워드라인들 중 선택된 워드라인에 제1 패스 전압 및 프로그램 전압을 연속적으로 인가하는 단계; 및
    상기 선택된 워드라인과 인접한 워드라인들에 초기 설정 전압 및 제2 패스 전압을 연속적으로 인가하는 단계를 포함하며,
    상기 프로그램 전압이 증가할수록 상기 초기 설정 전압은 하강하는 반도체 메모리 장치의 동작 방법.
  9. 제 8 항에 있어서,
    상기 선택된 워드라인과 상기 인접한 워드라인들을 제외한 나머지 워드라인들에는 상기 제1 패스 전압을 인가하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  10. 제 8 항에 있어서,
    상기 제2 패스 전압은 상기 제1 패스 전압보다 높은 반도체 메모리 장치의 동작 방법.
  11. 제 8 항에 있어서,
    상기 선택된 워드라인에 상기 프로그램 전압을 인가하고 상기 인접한 워드라인들에 상기 제2 패스 전압을 인가한 후,
    프로그램 검증 동작을 수행하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  12. 제 11 항에 있어서,
    상기 프로그램 검증 동작 결과 페일로 판단될 경우, 상기 프로그램 전압을 제1 스텝 전압값 만큼 상승시켜 새로운 프로그램 전압을 설정하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  13. 제 12 항에 있어서,
    상기 새로운 프로그램 전압을 설정하는 단계 이 후, 상기 초기 설정 전압을 제2 스텝 전압값 만큼 하강시켜 새로운 초기 설정 전압을 설정하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  14. 제 13 항에 있어서,
    상기 제2 스텝 전압값은 상기 제1 스텝 전압값과 같거나 낮은 반도체 메모리 장치의 동작 방법.
  15. 다수의 메모리 스트링들을 포함하는 메모리 셀 어레이;
    상기 다수의 메모리 스트링들에 대한 프로그램 동작을 수행하기 위한 주변 회로; 및
    상기 다수의 메모리 스트링들의 다수의 워드라인들 중 선택된 워드라인에 초기 설정 전압 및 패스 전압을 순차적으로 인가하고 상기 선택된 워드라인과 인접한 워드라인들에 제1 패스 전압 및 제2 패스 전압을 순차적으로 인가하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하며,
    상기 프로그램 전압이 증가할수록 상기 초기 설정 전압이 증가하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제2 패스 전압은 상기 제1 패스 전압보다 높은 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 프로그램 전압은 프로그램 루프가 진행될수록 제1 스텝 전압값 만큼 상승하고, 상기 초기 설정 전압은 상기 프로그램 루프가 진행될수록 제2 스텝 전압값 만큼 증가하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제2 스텝 전압값은 상기 제1 스텝 전압값과 같거나 낮은 반도체 메모리 장치.
  19. 제 1 항에 있어서,
    상기 주변 회로부는 상기 선택된 워드라인에 상기 초기 설정 전압을 인가한 후 상기 초기 설정 전압을 상기 프로그램 전압 레벨로 상승시켜 인가하고,
    상기 인접한 워드라인에 상기 제1 패스 전압을 인가한 후 상기 제1 패스 전압을 상기 제2 패스 전압 레벨로 상승시켜 인가하는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 초기 설정 전압에서 상기 프로그램 전압으로 상승하는 타이밍과 상기 제1 패스 전압에서 상기 제2 패스 전압으로 상승하는 타이밍은 동일한 반도체 메모리 장치.
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