KR20180032427A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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Abstract

본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 메모리 셀 어레이 내 상기 메모리 셀들에 대한 프로그램 동작을 수행한다. 상기 제어 로직은 상기 메모리 셀들에 대한 프로그램 동작 시, 상기 메모리 셀들에 연결된 복수의 워드 라인들에 프리 바이어스 전압을 인가하여 상기 메모리 셀들의 채널 영역을 프리차지 하도록 상기 주변 회로 및 상기 메모리 셀 어레이를 제어한다. 또한, 상기 복수의 워드 라인들의 위치에 따라 상이한 프리 바이어스 전압이 인가된다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리 장치는 셀 스트링이 반도체 기판에 수평하게 형성된 2차원 반도체 메모리 장치와, 셀 스트링이 반도체 기판에 수직으로 형성된 3차원 반도체 메모리 장치로 구분될 수 있다. 3차원 반도체 메모리 장치는 2차원 반도체 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직으로 형성된 다수의 셀 스트링들을 포함한다. 셀 스트링들은 비트 라인과 공통 소스 라인(SL) 사이에 직렬로 연결된 드레인 선택 트랜지스터, 메모리 셀들 및 소스 선택 트랜지스터를 포함한다.
본 발명의 실시 예는 프로그램 디스터브 현상을 개선시킬 수 있는 반도체 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 메모리 셀 어레이 내 상기 메모리 셀들에 대한 프로그램 동작을 수행한다. 상기 제어 로직은 상기 메모리 셀들에 대한 프로그램 동작 시, 상기 메모리 셀들에 연결된 복수의 워드 라인들에 프리 바이어스 전압을 인가하여 상기 메모리 셀들의 채널 영역을 프리차지 하도록 상기 주변 회로 및 상기 메모리 셀 어레이를 제어한다. 또한, 상기 복수의 워드 라인들의 위치에 따라 상이한 프리 바이어스 전압이 인가된다.
일 실시예에서, 상기 워드 라인은 복수의 워드 라인 그룹들로 그룹화될 수 있다. 또한 상기 메모리 셀 어레이 내 최초 프로그램된 메모리 셀과 가까운 워드 라인 그룹에 속한 워드 라인일수록 상대적으로 낮은 프리 바이어스 전압이 인가될 수 있다.
일 실시예에서, 상기 워드 라인은 복수의 워드 라인 그룹들로 그룹화될 수 있다. 이 경우, 상기 메모리 셀들은 소스 선택 트랜지스터에 인접한 메모리 셀부터 순차적으로 프로그램될 수 있다. 또한, 상기 메모리 셀 어레이 내 드레인 선택 트랜지스터에 가까운 워드 라인 그룹에 속한 워드 라인일수록 상대적으로 높은 프리 바이어스 전압이 인가될 수 있다.
일 실시예에서, 상기 복수의 워드 라인 그룹들 각각은 서로 동일한 개수의 워드라인들을 포함할 수 있다.
일 실시예에서, 상기 메모리 셀 어레이 내 소스 선택 트랜지스터에 가까운 워드 라인 그룹일수록 상대적으로 많은 개수의 워드 라인들을 포함할 수 있다.
일 실시예에서, 프로그램 셀과 연결된 워드 라인이 속한 워드 라인 그룹들의 워드 라인들에 인가되는 프리 바이어스 전압은 디폴트 값(default value)을 가지고, 상기 프로그램 셀과 연결된 워드 라인이 속한 워드 라인 그룹과 소스 선택 트랜지스터 사이에 위치한 워드 라인들에 인가되는 프리 바이어스 전압 또한 디폴트 값을 가질 수 있다.
일 실시예에서, 상기 제어 로직은 프로그램 셀의 위치에 기초하여 공통 소스 라인에 인가되는 프리차지 전압을 결정할 수 있다.
일 실시예에서, 상기 제어 로직은 상기 프로그램 셀이 상기 소스 선택 트랜지스터에 가까울수록 상대적으로 높은 프리 차지 전압을 상기 공통 소스 라인에 인가되도록 상기 주변 회로 및 상기 메모리 셀 어레이를 제어할 수 있다.
일 실시예에서, 상기 워드 라인은 복수의 워드 라인 그룹들로 그룹화되고, 상기 메모리 셀들은 드레인 선택 트랜지스터에 인접한 메모리 셀부터 순차적으로 프로그램될 수 있다. 이 경우, 상기 메모리 셀 어레이 내 소스 선택 트랜지스터에 가까운 워드 라인 그룹에 속한 워드 라인일수록 상대적으로 높은 프리 바이어스 전압이 인가될 수 있다.
일 실시예에서, 프로그램 셀과 연결된 워드 라인이 속한 워드 라인 그룹들의 워드 라인들에 인가되는 프리 바이어스 전압은 디폴트 값(default value)을 가지고, 상기 프로그램 셀과 연결된 워드 라인이 속한 워드 라인 그룹과 드레인 선택 트랜지스터 사이에 위치한 워드 라인들에 인가되는 프리 바이어스 전압 또한 디폴트 값을 가질 수 있다.
일 실시예에서, 상기 제어 로직은 프로그램 셀의 위치에 기초하여 공통 소스 라인에 인가되는 프리차지 전압을 결정하고, 상기 프로그램 셀이 상기 드레인 선택 트랜지스터에 가까울수록 상대적으로 높은 프리 차지 전압을 상기 공통 소스 라인에 인가되도록 상기 주변 회로 및 상기 메모리 셀 어레이를 제어할 수 있다.
일 실시예에서, 상기 제어 로직은 상기 프리 바이어스 전압의 인가 후에 선택된 프로그램 셀에 대한 프로그램 루프를 수행하도록 상기 주변 회로 및 상기 메모리 셀 어레이를 제어할 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법은, 메모리 셀 어레이 내 다수의 메모리 셀들과 연결된 복수의 워드 라인들을 복수의 워드 라인 그룹으로 그룹화 하는 단계, 상기 워드 라인의 그룹화 결과에 기초하여, 선택된 프로그램 워드 라인이 속한 그룹의 위치에 따라 상기 복수의 워드 라인들이 속한 상기 각 그룹별로 상이한 프리 바이어스 전압을 인가하여 상기 메모리 셀들의 채널 영역을 프리차지 하는 단계 및 상기 메모리 셀들 중 선택된 프로그램 셀에 대한 프로그램 동작을 수행하는 단계를 포함한다.
일 실시예에서, 상기 워드 라인의 그룹화 결과에 기초하여, 선택된 프로그램 워드 라인이 속한 그룹의 위치에 따라 상기 복수의 워드 라인들이 속한 상기 각 그룹별로 상이한 프리 바이어스 전압을 인가하여 상기 메모리 셀들의 채널 영역을 프리차지 하는 단계에서는, 상기 메모리 셀 어레이 내 최초 프로그램된 메모리 셀과 가까운 워드 라인 그룹에 속한 워드 라인일수록 상대적으로 낮은 프리 바이어스 전압을 인가할 수 있다.
일 실시예에서, 상기 메모리 셀들은 소스 선택 트랜지스터에 인접한 메모리 셀부터 순차적으로 프로그램될 수 있다. 또한, 상기 워드 라인의 그룹화 결과에 기초하여, 상기 선택된 프로그램 워드 라인이 속한 그룹의 위치에 따라 상기 복수의 워드 라인들이 속한 상기 각 그룹별로 상이한 프리 바이어스 전압을 인가하여 상기 메모리 셀들의 채널 영역을 프리차지 하는 단계에서는, 상기 메모리 셀 어레이 내 드레인 선택 트랜지스터에 가까운 워드 라인 그룹에 속한 워드 라인일수록 상대적으로 높은 프리 바이어스 전압을 인가할 수 있다.
일 실시예에서, 상기 메모리 셀 어레이 내 다수의 메모리 셀들과 연결된 복수의 워드 라인들을 복수의 워드 라인 그룹으로 그룹화 하는 단계에서는, 상기 복수의 워드 라인 그룹들 각각이 서로 동일한 개수의 워드라인들을 포함하도록 그룹화 할 수 있다.
일 실시예에서, 상기 메모리 셀 어레이 내 다수의 메모리 셀들과 연결된 복수의 워드 라인들을 복수의 워드 라인 그룹으로 그룹화 하는 단계에서는, 상기 메모리 셀 어레이 내 소스 선택 트랜지스터에 가까운 워드 라인 그룹일수록 상대적으로 많은 개수의 워드 라인들이 포함되도록 그룹화 할 수 있다.
일 실시예에서, 상기 워드 라인의 그룹화 결과에 기초하여, 상기 선택된 워드 라인이 속한 그룹의 위치에 따라 상기 복수의 워드 라인들이 속한 상기 각 그룹별로 상이한 프리 바이어스 전압을 인가하여 상기 메모리 셀들의 채널 영역을 프리차지 하는 단계에서는, 상기 프로그램 셀이 상기 메모리 셀 어레이 내 최초 프로그램 된 메모리 셀과 가까울수록 공통 소스 라인에 인가되는 프리 차지 전압을 상대적으로 높은 전압 값으로 결정할 수 있다.
일 실시예에서, 상기 메모리 셀 어레이 내 최초 프로그램 된 메모리 셀과 가까울수록 공통 소스 라인에 인가되는 프리 차지 전압을 상대적으로 높은 전압 값으로 결정하는 단계에서는, 상기 프로그램 셀이 상기 소스 선택 트랜지스터에 가까울수록 공통 소스 라인에 인가되는 프리 차지 전압을 상대적으로 높은 전압 값으로 결정할 수 있다.
일 실시예에서, 상기 메모리 셀들은 드레인 선택 트랜지스터에 인접한 메모리 셀부터 순차적으로 프로그램될 수 있다. 또한, 상기 워드 라인의 그룹화 결과에 기초하여, 상기 선택된 워드 라인이 속한 그룹의 위치에 따라 상기 복수의 워드 라인들이 속한 상기 각 그룹별로 상이한 프리 바이어스 전압을 인가하여 상기 메모리 셀들의 채널 영역을 프리차지 하는 단계에서는, 상기 메모리 셀 어레이 내 소스 선택 트랜지스터에 가까운 워드 라인 그룹에 속한 워드 라인일수록 상대적으로 높은 프리 바이어스 전압을 인가할 수 있다.
일 실시예에서, 상기 워드 라인의 그룹화 결과에 기초하여, 상기 선택된 워드 라인이 속한 그룹의 위치에 따라 상기 복수의 워드 라인들이 속한 상기 각 그룹별로 상이한 프리 바이어스 전압을 인가하여 상기 메모리 셀들의 채널 영역을 프리차지 하는 단계에서는, 상기 프로그램 셀이 상기 드레인 선택 트랜지스터에 가까울수록 공통 소스 라인에 인가되는 프리 차지 전압을 상대적으로 높은 전압 값으로 결정할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치에 의하면, 프로그램 동작 시 인접 메모리 셀의 프로그램 디스터브 현상이 개선된다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법에 의하면, 프로그램 동작 시 인접한 메모리 셀의 프로그램 디스터브 현상이 개선된다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 도 1의 메모리 셀 어레이의 실시 예를 설명하기 위한 블럭도이다.
도 3은 메모리 셀 어레이 내 셀 스트링들의 일부를 나타내는 회로도이다.
도 4a는 본 발명의 일 실시예에 따라, 복수의 워드 라인들을 그룹화하여 프리 바이어스 전압을 인가하는 방법을 설명하기 위한 도면이다.
도 4b는 본 발명의 다른 실시예에 따라, 복수의 워드 라인들을 그룹화하여 프리 바이어스 전압을 인가하는 방법을 설명하기 위한 도면이다.
도 4c는 본 발명의 다른 실시예에 따라, 복수의 워드 라인들을 그룹화하여 프리 바이어스 전압을 인가하는 방법을 설명하기 위한 도면이다.
도 5a는 본 발명의 다른 실시예에 따라, 복수의 워드 라인들을 그룹화하여 프리 바이어스 전압을 인가하는 방법을 설명하기 위한 도면이다.
도 5b는 본 발명의 다른 실시예에 따라, 복수의 워드 라인들을 그룹화하여 프리 바이어스 전압을 인가하는 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
도 7은 도 5에서 워드라인 그룹화 결과에 기초하여 프로그램 동작을 수행하는 단계를 보다 상세히 나타내는 예시적인 실시예이다.
도 8은 도 5에서 워드라인 그룹화 결과에 기초하여 프로그램 동작을 수행하는 단계를 보다 상세히 나타내는 또다른 예시적인 실시예이다.
도 9는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템의 실시 예를 설명하기 위한 블럭도이다.
도 10은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 블럭도이다.
도 11은 도 10의 메모리 시스템을 포함하는 컴퓨팅 시스템을 설명하기 위한 블럭도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 그리고 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이다. 하나의 워드 라인에 공통적으로 연결된 다수의 메모리 셀들은 하나의 페이지로 정의된다. 또한 하나의 메모리 블록은 다수의 페이지들을 포함한다. 다수의 페이지들에 포함된 다수의 메모리 셀들은 반도체 기판 상에 수직한 플러그를 따라 순차적으로 적층된다.
반도체 메모리 장치(100)의 프로그램 동작은 페이지 단위로 수행된다. 메모리 셀 어레이(110)의 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 셀 스트링들을 포함한다. 다수의 셀 스트링들 각각은 반도체 기판 상에 적층된 다수의 메모리 셀들을 포함한다. 다수의 셀 스트링들 각각은 비트 라인(BL)과 공통 소스 라인(SL) 사이에 연결된 드레인 선택 트랜지스터, 다수의 메모리 셀들 및 소스 선택 트랜지스터를 포함한다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로들로서 동작한다.
어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다. 어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 프로그램 동작 시 전압 생성부(150)에서 생성된 프로그램 전압들(Vpgm), 패스 전압들(Vpass) 및 다수의 동작 전압들을 수신된 어드레스(ADDR) 중 디코딩된 행 어드레스에 따라 메모리 셀 어레이(110)의 다수의 메모리 셀들, 드레인 및 소스 선택 트랜지스터에 인가한다. 어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스(Yi)를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(130)에 전송한다.
프로그램 동작 요청 시에 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스(Yi)를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스(Yi)는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작 시 프로그램 데이터(DATA)를 전송받아 임시 저장하고, 프로그램 데이터(DATA)에 따라 대응하는 비트 라인들(BL1 내지 BLm)중 어느 하나의 전위를 프로그램 허용 전압 또는 프로그램 금지 전압으로 제어한다. 또한 다수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 검증 동작 시 대응하는 메모리 셀의 프로그램 상태를 센싱하여 이를 프로그램 동작 시 임시 저장된 프로그램 데이터(DATA)와 비교하여 대응하는 메모리 셀이 프로그램 완료되었는지를 검증한다.
읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 제어 로직(140)은 커맨드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
본 발명의 일 실시 예에 따른 제어 로직(140)은 프로그램 동작 시 복수의 워드 라인들에 프리 바이어스 전압을 인가할 수 있다. 이 때, 제어 로직(140)은 복수의 워드 라인들 각각의 위치에 따라 상이한 프리 바이어스 전압을 인가할 수 있다.
전압 생성부(150)는 프로그램 동작 시 제어 로직(140)의 제어에 따라 프로그램 전압들(Vpgm), 패스 전압들(Vpass) 및 다수의 동작 전압들을 생성하여 출력한다. 다수의 동작 전압들에는 파이프 트랜지스터 동작 전압 등이 포함될 수 있다. 본 명세서에서, 메모리 셀 어레이(110) 및 제어 로직(140)을 제외한 구성 요소는 모두 주변 회로로서 통칭할 수 있다.
도 2는 도 1의 메모리 셀 어레이의 실시 예를 설명하기 위한 블럭도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있는다. 각 메모리 블록은 반도체 기판 상에 수직한 플러그를 따라 적층된 다수의 메모리 셀들을 포함한다. 이러한 다수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열될 수 있다.
도 3은 메모리 셀 어레이 내 셀 스트링들의 일부를 나타내는 회로도이다. 도 3에는 메모리 셀 어레이의 복수의 블록들에 포함된 다수의 셀 스트링들 중에서, 두 개의 셀 스트링만이 도시되었다. 즉, 프로그램 동작의 대상이 되는 선택된 셀 스트링과, 프로그램 동작의 대상이 아닌 다수의 비선택 셀 스트링 중 선택된 셀 스트링에 인접하여 위치한 하나의 비선택 셀 스트링이 도시되었다. 선택된 셀 스트링은 비트 라인(BLk)에 연결되고, 비선택 셀 스트링은 비트 라인(BLk+1)과 연결된다.
도 3을 참조하면, 선택된 셀 스트링은 공통 소스 라인(CSL)과 대응하는 비트 라인들(BLk) 사이에 연결되며, 소스 선택 트랜지스터(SST0), 메모리 셀들(MC00~MC0(n-1)) 및 드레인 선택 트랜지스터(DST0)를 포함한다. 소스 선택 트랜지스터(SST0) 및 드레인 선택 트랜지스터(DST0)는 각각 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)에 연결되고, 메모리 셀들(MC00~MC0(n-1))은 각각 워드 라인들(WL0~WLn-1)에 연결된다. 서로 다른 워드 라인들(WL0~WLn-1)에 연결된 메모리 셀들(MC00~MC0(n-1))은 서로 다른 페이지들에 포함된다. 또한, 비선택된 셀 스트링은 공통 소스 라인(CSL)과 대응하는 비트 라인들(BLk+1) 사이에 연결되며, 소스 선택 트랜지스터(SST1), 메모리 셀들(MC10~MC1(n-1)) 및 드레인 선택 트랜지스터(DST1)를 포함한다. 소스 선택 트랜지스터(SST1) 및 드레인 선택 트랜지스터(DST1)는 각각 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)에 연결되고, 메모리 셀들(MC10~MC1(n-1))은 각각 워드 라인들(WL0~WLn-1)에 연결된다. 서로 다른 워드 라인들(WL0~WLn-1)에 연결된 메모리 셀들(MC10~MC1(n-1))은 서로 다른 페이지들에 포함된다
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 메모리 블록 내 메모리 스트링에 연결된 워드 라인들을 그룹화 하고, 셀 스트링의 프리차지 동작 시 각 그룹별로 서로 다른 프리 바이어스 전압을 인가할 수 있다. 이에 따라, 전체 셀 스트링 내 균일한 프리차지 레벨을 달성할 수 있다.
본 발명의 일 실시예에 따라 프로그램 동작 시 프리차징 단계에서 워드 라인들에 서로 다른 프리 바이어스 전압을 인가하는 구체적인 내용에 대해서는 도 4a 내지 도 8을 참조하여 후술하기로 한다.
도 4a는 본 발명의 일 실시예에 따라, 복수의 워드 라인들을 그룹화하여 프리 바이어스 전압을 인가하는 방법을 설명하기 위한 도면이다.
도 4a를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제어 로직은 메모리 블록 내 워드 라인들을 그룹화할 수 있다. 도 4a에서 메모리 블록은 32개의 워드 라인들(WL0~WL31)을 포함한다. 한편, 도 4a에서 제어 로직은 32개의 워드 라인을 2개의 워드 라인 그룹으로 그룹화할 수 있다. 제 1 워드 라인 그룹(Group1) 및 제 2 워드 라인 그룹(Group2)은 각각 16개의 워드 라인들을 포함한다.
제어 로직은 그룹화 결과에 기초하여, 프로그램 대상인 메모리 셀과 연결된 워드 라인의 위치에 따라 각 워드 라인들(WL0~WL31)에 인가되는 프리 바이어스 전압을 결정할 수 있다. 상기 프리 바이어스 전압은 프로그램 셀의 프로그램 동작시, 프리차지 단계에서 각 워드 라인들(WL0~WL31)에 인가되는 전압이다.
도 4a에는 프로그램 대상이 되는 프로그램 셀이 제 1 워드 라인 그룹(Group1) 내에 속하는 제 10 워드 라인(WL10)과 연결된 경우를 도시하고 있다. 이는, 상대적으로 소스 선택 트랜지스터와 가까운 메모리 셀이 프로그램 되는 경우이다. 즉, 도 4a의 실시예에서, 프로그램 방향은 제 0 워드 라인(WL0)에서 제 31 워드 라인(WL31)으로 향하는 방향이다. 통상적인 프로그램 동작의 경우, 비 선택된 메모리 스트링의 프리차지 동작시 소스 선택 트랜지스터와 드레인 선택 트랜지스터 사이의 저항 성분으로 인해 메모리 셀의 문턱 전압이 상승한다. 이에 따라 소스 선택 트랜지스터 측의 채널 내 프리차지 레벨이 감소하여 채널 부스팅이 효과적으로 일어나지 않는다. 따라서 프로그램 디스터브가 발생한다. 본 발명의 실시예에 따른 반도체 메모리 장치의 경우, 프리차지 과정에서 드레인 선택 트랜지스터에 가까운 워드 라인 그룹에 속한 워드 라인일수록 상대적으로 높은 프리 바이어스 전압을 인가할 수 있다. 다르게 말하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 경우, 프리차지 과정에서 최초 프로그램된 메모리 셀과 연결된 워드 라인(WL0)을 포함하는 워드 라인 그룹 또는 그에 가까운 워드 라인 그룹일수록 상대적으로 낮은 프리 바이어스 전압을 인가하고, 가장 나중에 프로그램될 메모리 셀과 연결된 워드 라인(WL31)을 포함하는 워드 라인 그룹 또는 그에 가까운 워드 라인 그룹일수록 상대적으로 높은 프리 바이어스 전압을 인가할 수 있다. 따라서 소스 선택 트랜지스터와 드레인 선택 트랜지스터 사이의 저항 성분에 따른 효과를 상쇄하여, 채널 내 프리차지 레벨을 균일하게 달성할 수 있다. 이에 따라 프로그램 디스터브 현상이 개선된다.
도 4a를 다시 참조하면, 프로그램 셀과 연결된 워드 라인이 제 1 그룹(Group1)에 포함된 경우, 프리차지 동안 제 1 그룹(Group1)에 속하는 워드 라인들(WL0~WL15)에는 디폴트 값(default value)을 갖는 프리 바이어스 전압을 인가하고, 제 2 그룹(Group2)에 속하는 워드 라인들(WL16~WL31)에는 상기 디폴트 값보다 일정 크기만큼 큰 프리 바이어스 전압을 인가할 수 있다. 즉, 제 1 그룹(Group1)에 속하는 워드 라인들에 인가되는 프리 바이어스 전압보다 제 2 그룹(Group2)에 속하는 워드 라인들에 인가되는 프리 바이어스 전압이 크다.
한편, 본 발명의 일 실시예에서는, 선택된 워드 라인의 위치에 따라 프리차지 동작시 공통 소스 라인에 인가되는 프리 차지 전압을 다르게 설정할 수 있다. 예를 들어, 프로그램 대상이 되는 프로그램 셀이 소스 선택 트랜지스터에 가까울수록 상대적으로 높은 프리차지 전압을 공통 소스 라인에 인가할 수 있다. 또한, 프로그램 대상이 되는 프로그램 셀이 드레인 선택 트랜지스터에 가까울수록 상대적으로 낮은 프리차지 전압을 공통 소스 라인에 인가할 수 있다.
프리 바이어스 전압을 각 워드 라인들에 인가하고 프리차지 동작이 완료된 이후에, 선택된 워드 라인(WL10)에는 프로그램 전압을 인가하고, 비선택된 워드 라인들(WL0~WL9, WL11~WL31)에는 패스 전압을 인가할 수 있다. 상기 동작을 메모리 셀의 프로그램 루프로서, 상기 프로그램 루프는 반복적으로 수행될 수 있다.
한편, 도 4a와 달리 프로그램 셀이 제 2 워드 라인 그룹(Group2)에 속하는 워드 라인과 연결된 경우 전체 워드 라인들(WL0~WL16)에 동일한 디폴트 값을 프리 바이어스 전압으로서 인가할 수 있다. 예를 들어, 프로그램 셀이 제 29 워드 라인(WL28)과 연결된 경우, 제 1 내지 제 28 워드 라인(WL0~WL27)과 연결된 메모리 셀들은 프로그램이 완료된 상태이다. 이 경우, 드레인 선택 트랜지스터에 상대적으로 가까운 워드 라인에 보다 높은 프리 바이어스 전압을 인가할 필요성이 낮다. 따라서, 이와 같은 경우에는 제 1 그룹 및 제 2 그룹(Group1, Group2)에 연결된 전체 워드 라인들(WL0~WL31)에 동일한 값의 프리 바이어스 전압을 인가할 수 있다.
도 4a에는 워드 라인들을 2개의 워드 라인 그룹으로 그룹화한 실시예를 도시하고 있다. 그러나 본 발명에 따른 반도체 메모리 장치의 워드 라인들은 3개 또는 그 이상의 워드 라인 그룹들로 그룹화될 수 있다.
도 4b는 본 발명의 다른 실시예에 따라, 복수의 워드 라인들을 그룹화하여 프리 바이어스 전압을 인가하는 방법을 설명하기 위한 도면이다.
도 4b를 참조하면, 제어 로직은 32개의 워드 라인을 4개의 워드 라인 그룹으로 그룹화할 수 있다. 제 1 내지 제 4 워드 라인 그룹(Group1~Group4)은 각각 8개의 워드 라인들을 포함한다. 여기에서는 12번째 워드 라인(WL11)이 선택된 경우에 대해서 설명하기로 한다.
도 4a를 참조하여 설명한 바와 같이, 선택된 워드 라인이 속하는 그룹을 기준으로 하여, 드레인 선택 트랜지스터에 가까운 그룹일수록 워드 라인들에 상대적으로 높은 프리 바이어스 전압이 인가된다. 즉, 제 3 그룹(Group3)에 속하는 워드 라인들(WL16~WL23)에 인가되는 프리 바이어스 전압은 제 2 그룹(Group2)에 속하는 워드 라인들(WL8~WL15)에 인가되는 프리 바이어스 전압보다 더 클 수 있다. 또한, 제 4 그룹(Group4)에 속하는 워드 라인들(WL24~WL32)에 인가되는 프리 바이어스 전압은 제 3 그룹(Group3)에 속하는 워드 라인들(WL16~WL23)에 인가되는 프리 바이어스 전압보다 더 클 수 있다. 한편, 선택 트랜지스터와 연결된 워드 라인(WL11)이 속한 그룹(Group2)에 연결된 워드 라인들(WL8~WL15)에는 디폴트 값의 프리 바이어스 전압이 인가된다. 또한, 제 2 그룹보다 소스 선택 트랜지스터 측에 가까운 그룹(Group1)에 속하는 워드 라인들(WL0~WL7)에도 또한 디폴트 값의 프리 바이어스 전압이 인가된다.
다른 예에서, 선택된 트랜지스터가 제 3 그룹(Group3)에 속하는 워드 라인과 연결된 경우, 제 1 내지 제 3 그룹(Group1~Group3)에 속한 워드 라인들(WL0~WL23)에는 디폴트 값의 프리 바이어스 전압이 인가되고, 제 4 그룹(Group4)에 속하는 워드 라인들(WL24~WL31)에는 상기 디폴트 값보다 큰 값의 프리 바이어스 전압이 인가될 수 있다.
도 4c는 본 발명의 다른 실시예에 따라, 복수의 워드 라인들을 그룹화하여 프리 바이어스 전압을 인가하는 방법을 설명하기 위한 도면이다.
도 4a 내지 도 4b에서는 각 워드 라인 그룹이 동일한 개수의 워드 라인들을 포함하는 실시예가 도시되어 있으나, 본 발명에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 각 워드 라인 그룹은 서로 다른 개수의 워드 라인들을 포함할 수 있다. 예를 들어, 도 4c에 도시된 바와 같이, 드레인 선택 트랜지스터에 가까운 워드 라인 그룹일수록 더 적은 워드 라인들을 포함할 수 있다.
도 5a는 본 발명의 다른 실시예에 따라, 복수의 워드 라인들을 그룹화하여 프리 바이어스 전압을 인가하는 방법을 설명하기 위한 도면이다.
도 5a를 참조하면, 도 4a 내지 도 4c와는 달리 비트 라인들(BL0~BLk)에 가까운 메모리 셀들부터 프로그램되는 실시예가 도시되어 있다. 즉, 도 5a의 실시예에서, 프로그램 방향은 제 31 워드 라인(WL31)에서 제 0 워드 라인(WL0)으로 향하는 방향이다. 이를 위하여, 드레인 선택 라인(DSL)과 워드 라인들 사이에 추가적인 드레인 측 전원 워드 라인(DPWL)이 포함될 수 있고, 관련된 트랜지스터들 또한 구비될 수 있다. 또한, 소스 선택 라인(SSL)과 워드 라인들 사이에 추가적인 소스 측 전원 워드 라인(SPWL)이 포함될 수 있고, 관련된 트랜지스터들 또한 구비될 수 있다.
도 5a의 실시예에 의하면, 예를 들어 선택된 워드 라인(WL26)이 제 2 그룹(Group2)에 속하는 경우, 제 2 그룹(Group2)에 속하는 워드 라인들(WL16~WL31)에는 디폴트 값의 프리 바이어스 전압이 인가되고, 제 1 그룹(Group1)에 속하는 워드 라인들(WL0~WL15)에는 상기 디폴트 값보다 큰 값의 프리 바이어스 전압이 인가된다. 즉, 본 발명의 실시예에 따른 반도체 메모리 장치의 경우, 프로그램 동작이 드레인 선택 트랜지스터와 인접한 메모리 셀부터 수행되는 경우에, 소스 선택 트랜지스터에 가까운 워드 라인 그룹에 속한 워드 라인일수록 상대적으로 높은 프리 바이어스 전압이 인가될 수 있다. 다르게 말하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 경우, 프리차지 과정에서 최초 프로그램된 메모리 셀과 연결된 워드 라인(WL31)을 포함하는 워드 라인 그룹 또는 그에 가까운 워드 라인 그룹일수록 상대적으로 낮은 프리 바이어스 전압을 인가하고, 가장 나중에 프로그램될 메모리 셀과 연결된 워드 라인(WL0)을 포함하는 워드 라인 그룹 또는 그에 가까운 워드 라인 그룹일수록 상대적으로 높은 프리 바이어스 전압을 인가할 수 있다.
도 5b는 본 발명의 다른 실시예에 따라, 복수의 워드 라인들을 그룹화하여 프리 바이어스 전압을 인가하는 방법을 설명하기 위한 도면이다.
도 5b에서는 제 13 워드 라인(WL12)이 선택되었다. 따라서, 제 2 내지 제 4 그룹(Group2~Group4)에 속하는 워드 라인들(WL8~WL31)에는 디폴트 값의 프리 바이어스 전압이 인가되고, 제 1 그룹(Group1)에 속하는 워드 라인들(WL0~WL7)에는 상기 디폴트 값보다 큰 값의 프리 바이어스 전압이 인가된다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 프로그램 방법은 메모리 셀들과 연결된 워드 라인들을 복수의 워드 라인 그룹으로 그룹화하는 단계(S101) 및 상기 워드 라인의 그룹화 결과에 기초하여, 프로그램 동작을 수행하는 단계(S103)를 포함한다. 단계(S101)에서는 그룹화 할 워드 라인 그룹의 개수 및 각 워드 라인 그룹이 포함하게 될 워드 라인들의 개수를 결정할 수 있다. 단계(S103)에서는 결정된 워드 라인 그룹화 결과에 기초하여, 선택된 워드 라인이 어느 워드 라인 그룹에 속하는지에 따라 각 그룹에 속하는 워드 라인들에 인가되는 프리 바이어스 전압을 결정하여 프로그램 동작을 수행할 수 있다.
도 7은 도 6에서 워드라인 그룹화 결과에 기초하여 프로그램 동작을 수행하는 단계를 보다 상세히 나타내는 예시적인 실시예이다.
도 7을 참조하면, 워드 라인의 그룹화 결과에 기초하여, 프로그램 동작을 수행하는 단계는, 프로그램 셀과 연결된 워드 라인이 포함된 워드 라인 그룹을 판별하는 단계(S201), 상기 그룹 판별 결과에 기초하여, 각 워드 라인 그룹들에 적용되는 프리 바이어스 전압을 결정하는 단계(S203), 결정된 프리 바이어스 전압에 기초하여 메모리 셀들의 채널 영역을 프리차지하는 단계(S205) 및 프로그램 루프를 실행하는 단계(S207)를 포함한다. 프로그램 셀과 연결된 워드 라인이 포함된 워드 라인 그룹을 판별하는 단계(S201)에서는, 프로그램 셀과 연결된 워드 라인이 복수의 워드 라인 그룹들 중 어느 워드 라인 그룹에 속하는지 판별한다. 상기 그룹 판별 결과에 기초하여, 각 워드 라인 그룹들에 적용되는 프리 바이어스 전압을 결정하는 단계(S203)에서는 각 워드 라인 그룹들에 속하는 워드 라인들에 인가될 프리 바이어스 전압을 결정한다. 도 4a 내지 도 4c를 참조하여 전술한 바와 같이, 드레인 선택 트랜지스터에 가까운 워드 라인 그룹일수록 높은 프리 바이어스 전압이 인가될 수 있다. 결정된 프리 바이어스 전압에 기초하여 메모리 셀들의 채널 영역을 프리차지하는 단계(S205)에서는 결정된 프리 바이어스 전압을 각 워드 라인에 인가하고 공통 소스 라인에 프리차지 전압을 인가한다. 프로그램 루프를 실행하는 단계(S207)에서는 선택된 워드 라인에 프로그램 전압을 인가하고, 비선택된 워드 라인에 패스 전압을 인가한다.
도 8은 도 6에서 워드라인 그룹화 결과에 기초하여 프로그램 동작을 수행하는 단계를 보다 상세히 나타내는 또다른 예시적인 실시예이다.
도 8을 참조하면, 워드 라인의 그룹화 결과에 기초하여, 프로그램 동작을 수행하는 단계는, 프로그램 셀과 연결된 워드 라인이 포함된 워드 라인 그룹을 판별하는 단계(S301), 상기 그룹 판별 결과에 기초하여, 각 워드 라인 그룹들에 적용되는 프리 바이어스 전압을 결정하는 단계(S303a), 그룹 판별 결과에 기초하여 공통 소스 라인에 인가되는 프리차지 전압을 결정하는 단계(S303b), 결정된 프리차지 전압 및 프리 바이어스 전압에 기초하여 메모리 셀들의 채널 영역을 프리차지하는 단계(S305) 및 프로그램 루프를 실행하는 단계(S307)를 포함한다. 도 8의 실시예가 도 7의 실시예와 다른 점은, 단계(S301)에서 수행된 그룹 판별 결과에 기초하여, 공통 소스 라인에 인가되는 소스 전압을 결정하는 단계(S303b)가 더 포함된다는 것이다.
단계(S303b)에서는, 프로그램 동작을 위해 선택된 메모리 셀에 연결된 워드라인이 최초 프로그램된 메모리 셀과 가까울수록 공통 소스 라인에 인가되는 프리차지 전압을 상승시킬 수 있다. 예를 들어 도 4b를 함께 참조하면, 프로그램 동작의 대상으로서 선택된 워드 라인이 제 2 그룹(Group2)에 속하는 경우 공통 소스 라인(CSL)에 인가되는 프리차지 전압은, 프로그램 동작의 대상으로 선택된 워드 라인이 제 1 그룹(Group1)에 속하는 경우 공통 소스 라인(CSL)에 인가되는 프리차지 전압보다 크다. 다른 예에서, 프로그램 동작의 대상으로서 선택된 워드 라인이 제 3 그룹(Group3)에 속하는 경우 공통 소스 라인(CSL)에 인가되는 프리차지 전압은, 프로그램 동작의 대상으로 선택된 워드 라인이 제 2 그룹(Group2)에 속하는 경우 공통 소스 라인(CSL)에 인가되는 프리차지 전압보다 크다. 또다른 예로서, 프로그램 동작의 대상으로서 선택된 워드 라인이 제 4 그룹(Group4)에 속하는 경우 공통 소스 라인(CSL)에 인가되는 프리차지 전압은, 프로그램 동작의 대상으로 선택된 워드 라인이 제 3 그룹(Group3)에 속하는 경우 공통 소스 라인(CSL)에 인가되는 프리차지 전압보다 크다.
다른 실시예에서, 단계(S303b)에서는, 프로그램 동작을 위해 선택된 메모리 셀에 연결된 워드라인이 최초 프로그램된 메모리 셀과 가까울수록 공통 소스 라인에 인가되는 프리차지 전압을 하강시킬 수 있다. 예를 들어 도 4b를 함께 참조하면, 프로그램 동작의 대상으로서 선택된 워드 라인이 제 1 그룹(Group1)에 속하는 경우 공통 소스 라인(CSL)에 인가되는 프리차지 전압은, 프로그램 동작의 대상으로 선택된 워드 라인이 제 2 그룹(Group2)에 속하는 경우 공통 소스 라인(CSL)에 인가되는 프리차지 전압보다 크다. 다른 예에서, 프로그램 동작의 대상으로서 선택된 워드 라인이 제 2 그룹(Group2)에 속하는 경우 공통 소스 라인(CSL)에 인가되는 프리차지 전압은, 프로그램 동작의 대상으로 선택된 워드 라인이 제 3 그룹(Group3)에 속하는 경우 공통 소스 라인(CSL)에 인가되는 프리차지 전압보다 크다. 또다른 예로서, 프로그램 동작의 대상으로서 선택된 워드 라인이 제 3 그룹(Group3)에 속하는 경우 공통 소스 라인(CSL)에 인가되는 프리차지 전압은, 프로그램 동작의 대상으로 선택된 워드 라인이 제 4 그룹(Group4)에 속하는 경우 공통 소스 라인(CSL)에 인가되는 프리차지 전압보다 크다.
한편, 단계(S305)에서는 단계(S303a)에서 결정된 프리바이어스 전압과, 단계(S303b)에서 결정된 소스 전압에 기초하여 채널 프리차지를 수행할 수 있다(S305).
도 9는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템의 실시 예를 설명하기 위한 블럭도이다.
도 9를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 10은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 블럭도이다.
도 10을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 20에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 9를 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 11은 도 10의 메모리 시스템을 포함하는 컴퓨팅 시스템을 설명하기 위한 블럭도이다.
도 11을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 11에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 11에서, 도 10을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 9를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 9 및 도 10을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.본 명세서와 도면에 개시된 본 발명의 실시예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 페이지 버퍼
140: 제어 로직 150: 전압 생성부

Claims (20)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이 내 상기 메모리 셀들에 대한 프로그램 동작을 수행하기 위한 주변 회로; 및
    상기 메모리 셀들에 대한 프로그램 동작 시, 상기 메모리 셀들에 연결된 복수의 워드 라인들에 프리 바이어스 전압을 인가하여 상기 메모리 셀들의 채널 영역을 프리차지 하도록 상기 주변 회로 및 상기 메모리 셀 어레이를 제어하는 제어 로직을 포함하는 반도체 메모리 장치로서,
    상기 복수의 워드 라인들의 위치에 따라 상이한 프리 바이어스 전압이 인가되는, 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 워드 라인은 복수의 워드 라인 그룹들로 그룹화되고,
    상기 메모리 셀 어레이 내 최초 프로그램된 메모리 셀과 가까운 워드 라인 그룹에 속한 워드 라인일수록 상대적으로 낮은 프리 바이어스 전압이 인가되는 것을 특징으로 하는, 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 워드 라인은 복수의 워드 라인 그룹들로 그룹화되고,
    상기 메모리 셀들은 소스 선택 트랜지스터에 인접한 메모리 셀부터 순차적으로 프로그램되며,
    상기 메모리 셀 어레이 내 드레인 선택 트랜지스터에 가까운 워드 라인 그룹에 속한 워드 라인일수록 상대적으로 높은 프리 바이어스 전압이 인가되는 것을 특징으로 하는, 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 복수의 워드 라인 그룹들 각각은 서로 동일한 개수의 워드라인들을 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 메모리 셀 어레이 내 소스 선택 트랜지스터에 가까운 워드 라인 그룹일수록 상대적으로 많은 개수의 워드 라인들을 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  6. 제 3 항에 있어서,
    프로그램 셀과 연결된 워드 라인이 속한 워드 라인 그룹들의 워드 라인들에 인가되는 프리 바이어스 전압은 디폴트 값(default value)을 가지고, 상기 프로그램 셀과 연결된 워드 라인이 속한 워드 라인 그룹과 소스 선택 트랜지스터 사이에 위치한 워드 라인들에 인가되는 프리 바이어스 전압 또한 디폴트 값을 갖는 것을 특징으로 하는, 반도체 메모리 장치.
  7. 제 3 항에 있어서,
    상기 제어 로직은 프로그램 셀의 위치에 기초하여 공통 소스 라인에 인가되는 프리차지 전압을 결정하는 것을 특징으로 하는, 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제어 로직은 상기 프로그램 셀이 상기 소스 선택 트랜지스터에 가까울수록 상대적으로 높은 프리 차지 전압을 상기 공통 소스 라인에 인가되도록 상기 주변 회로 및 상기 메모리 셀 어레이를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 워드 라인은 복수의 워드 라인 그룹들로 그룹화되고,
    상기 메모리 셀들은 드레인 선택 트랜지스터에 인접한 메모리 셀부터 순차적으로 프로그램되며,
    상기 메모리 셀 어레이 내 소스 선택 트랜지스터에 가까운 워드 라인 그룹에 속한 워드 라인일수록 상대적으로 높은 프리 바이어스 전압이 인가되는 것을 특징으로 하는, 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    프로그램 셀과 연결된 워드 라인이 속한 워드 라인 그룹들의 워드 라인들에 인가되는 프리 바이어스 전압은 디폴트 값(default value)을 가지고, 상기 프로그램 셀과 연결된 워드 라인이 속한 워드 라인 그룹과 드레인 선택 트랜지스터 사이에 위치한 워드 라인들에 인가되는 프리 바이어스 전압 또한 디폴트 값을 갖는 것을 특징으로 하는, 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 제어 로직은 프로그램 셀의 위치에 기초하여 공통 소스 라인에 인가되는 프리차지 전압을 결정하고,
    상기 제어 로직은 상기 프로그램 셀이 상기 드레인 선택 트랜지스터에 가까울수록 상대적으로 높은 프리 차지 전압을 상기 공통 소스 라인에 인가되도록 상기 주변 회로 및 상기 메모리 셀 어레이를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  12. 제 1 항에 있어서,
    상기 제어 로직은 상기 프리 바이어스 전압의 인가 후에 선택된 프로그램 셀에 대한 프로그램 루프를 수행하도록 상기 주변 회로 및 상기 메모리 셀 어레이를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  13. 메모리 셀 어레이 내 다수의 메모리 셀들과 연결된 복수의 워드 라인들을 복수의 워드 라인 그룹으로 그룹화 하는 단계;
    상기 워드 라인의 그룹화 결과에 기초하여, 선택된 프로그램 워드 라인이 속한 그룹의 위치에 따라 상기 복수의 워드 라인들이 속한 상기 각 그룹별로 상이한 프리 바이어스 전압을 인가하여 상기 메모리 셀들의 채널 영역을 프리차지 하는 단계; 및
    상기 메모리 셀들 중 선택된 프로그램 셀에 대한 프로그램 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  14. 제 13 항에 있어서,
    상기 워드 라인의 그룹화 결과에 기초하여, 상기 선택된 프로그램 워드 라인이 속한 그룹의 위치에 따라 상기 복수의 워드 라인들이 속한 상기 각 그룹별로 상이한 프리 바이어스 전압을 인가하여 상기 메모리 셀들의 채널 영역을 프리차지 하는 단계에서는,
    상기 메모리 셀 어레이 내 최초 프로그램된 메모리 셀과 가까운 워드 라인 그룹에 속한 워드 라인일수록 상대적으로 낮은 프리 바이어스 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  15. 제 13 항에 있어서,
    상기 메모리 셀들은 소스 선택 트랜지스터에 인접한 메모리 셀부터 순차적으로 프로그램되고,
    상기 워드 라인의 그룹화 결과에 기초하여, 상기 선택된 프로그램 워드 라인이 속한 그룹의 위치에 따라 상기 복수의 워드 라인들이 속한 상기 각 그룹별로 상이한 프리 바이어스 전압을 인가하여 상기 메모리 셀들의 채널 영역을 프리차지 하는 단계에서는,
    상기 메모리 셀 어레이 내 드레인 선택 트랜지스터에 가까운 워드 라인 그룹에 속한 워드 라인일수록 상대적으로 높은 프리 바이어스 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  16. 제 15 항에 있어서,
    상기 메모리 셀 어레이 내 다수의 메모리 셀들과 연결된 복수의 워드 라인들을 복수의 워드 라인 그룹으로 그룹화 하는 단계에서는,
    상기 복수의 워드 라인 그룹들 각각이 서로 동일한 개수의 워드라인들을 포함하도록 그룹화 하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  17. 제 15 항에 있어서,
    상기 메모리 셀 어레이 내 다수의 메모리 셀들과 연결된 복수의 워드 라인들을 복수의 워드 라인 그룹으로 그룹화 하는 단계에서는,
    상기 메모리 셀 어레이 내 소스 선택 트랜지스터에 가까운 워드 라인 그룹일수록 상대적으로 많은 개수의 워드 라인들이 포함되도록 그룹화 하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  18. 제 13 항에 있어서,
    상기 워드 라인의 그룹화 결과에 기초하여, 상기 선택된 워드 라인이 속한 그룹의 위치에 따라 상기 복수의 워드 라인들이 속한 상기 각 그룹별로 상이한 프리 바이어스 전압을 인가하여 상기 메모리 셀들의 채널 영역을 프리차지 하는 단계에서는,
    상기 프로그램 셀이 상기 메모리 셀 어레이 내 최초 프로그램 된 메모리 셀과 가까울수록 공통 소스 라인에 인가되는 프리 차지 전압을 상대적으로 높은 전압 값으로 결정하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  19. 제 13 항에 있어서,
    상기 메모리 셀들은 드레인 선택 트랜지스터에 인접한 메모리 셀부터 순차적으로 프로그램되고,
    상기 워드 라인의 그룹화 결과에 기초하여, 상기 선택된 워드 라인이 속한 그룹의 위치에 따라 상기 복수의 워드 라인들이 속한 상기 각 그룹별로 상이한 프리 바이어스 전압을 인가하여 상기 메모리 셀들의 채널 영역을 프리차지 하는 단계에서는,
    상기 메모리 셀 어레이 내 소스 선택 트랜지스터에 가까운 워드 라인 그룹에 속한 워드 라인일수록 상대적으로 높은 프리 바이어스 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  20. 제 19 항에 있어서,
    상기 워드 라인의 그룹화 결과에 기초하여, 상기 선택된 워드 라인이 속한 그룹의 위치에 따라 상기 복수의 워드 라인들이 속한 상기 각 그룹별로 상이한 프리 바이어스 전압을 인가하여 상기 메모리 셀들의 채널 영역을 프리차지 하는 단계에서는,
    상기 프로그램 셀이 상기 드레인 선택 트랜지스터에 가까울수록 공통 소스 라인에 인가되는 프리 차지 전압을 상대적으로 높은 전압 값으로 결정하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
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