KR20210010726A - 불휘발성 메모리 장치 및 그것의 프로그램 방법 - Google Patents
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Abstract
본 발명의 실시 예에 기판에 수직인 방향으로 메모리 셀들이 적층되는 셀 스트링을 포함하는 불휘발성 메모리 장치의 프로그램 방법은, 상기 메모리 셀들 중 제 1 워드 라인에 연결된 제 1 메모리 셀을 프로그램하되, 상기 제 1 워드 라인의 상측 또는 하측에 위치하는 워드 라인들에 제 1 패스 전압을 인가하는 제 1 프로그램 단계, 그리고 상기 제 1 워드 라인의 프로그램이 완료된 후에, 제 2 워드 라인에 연결된 제 2 메모리 셀을 프로그램하되, 상기 제 2 워드 라인의 하측에 위치하는 제 1 워드 라인 그룹에는 상기 제 1 패스 전압보다 낮은 제 2 패스 전압을, 상기 제 2 워드 라인의 상측에 위치하는 제 2 워드 라인 그룹에는 상기 제 1 패스 전압보다 높은 제 3 패스 전압을 인가하는 제 2 프로그램 단계를 포함하되, 상기 제 2 워드 라인은 상기 제 1 워드 라인보다 상기 기판에 더 가깝다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불휘발성 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 불휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존할 수 있다. 그러므로, 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
불휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리 장치는 컴퓨터, 휴대폰, PDA, 디지털카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등과 같은 정보기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다. 최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여 3차원으로 적층되는 메모리 셀을 갖는 반도체 메모리 장치가 활발히 연구되고 있다.
3차원 반도체 메모리 장치는 집적도를 향상시키기 위해 메모리 셀들을 기판에 수직인 방향으로 적층하여 셀 스트링을 구성할 수 있다. 다만, 3차원 반도체 메모리 장치는 집적도 향상과 함께 신뢰성을 유지해야 한다. 특히, 3차원 반도체 메모리 장치의 셀 스트링을 구성하는 채널 홀들은, 식각 공정에 의해 위치에 따라 사이즈가 달라진다. 3차원 반도체 메모리 장치에서는 이러한 기하적인 특징을 고려한 메모리 셀을 프로그램 방법이 활발히 연구되고 있다.
본 발명의 목적은 셀 스트링의 기하 구조를 고려한 프로그램을 수행하는 불휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 기판에 수직인 방향으로 메모리 셀들이 적층되는 셀 스트링을 포함하는 불휘발성 메모리 장치의 프로그램 방법은, 상기 메모리 셀들 중 제 1 워드 라인에 연결된 제 1 메모리 셀을 프로그램하되, 상기 제 1 워드 라인의 상측 또는 하측에 위치하는 워드 라인들에 제 1 패스 전압을 인가하는 제 1 프로그램 단계, 그리고 상기 제 1 워드 라인의 프로그램이 완료된 후에, 제 2 워드 라인에 연결된 제 2 메모리 셀을 프로그램하되, 상기 제 2 워드 라인의 하측에 위치하는 제 1 워드 라인 그룹에는 상기 제 1 패스 전압보다 낮은 제 2 패스 전압을, 상기 제 2 워드 라인의 상측에 위치하는 제 2 워드 라인 그룹에는 상기 제 1 패스 전압보다 높은 제 3 패스 전압을 인가하는 제 2 프로그램 단계를 포함하되, 상기 제 2 워드 라인은 상기 제 1 워드 라인보다 상기 기판에 더 가깝다.
본 발명의 실시 예에 따른, 기판에 수직인 방향으로 메모리 셀들이 적층되는 셀 스트링을 포함하는 불휘발성 메모리 장치의 프로그램 방법은, 선택 워드 라인에는 검증 전압을, 비선택된 워드 라인들에는 읽기 패스 전압을 인가하여 선택된 메모리 셀의 프로그램 여부를 검증하는 단계, 상기 셀 스트링의 공통 소스 라인으로 프리차지 전압을 인가하면서 상기 선택 워드 라인 및 상기 비선택 워드 라인에 리커버리 전압을 인가하는 단계, 그리고 상기 비선택 워드 라인들 중 적어도 하나를 접지로 디스차지하는 단계를 포함하되, 상기 셀 스트링의 워드 라인들 중 상기 기판에 더 멀리 위치하는 워드 라인이 먼저 프로그램된다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 기판에 수직인 방향으로 메모리 셀들이 적층되는 셀 스트링을 포함하는 메모리 셀 어레이, 상기 메모리 셀들을 프로그램하기 위해 워드 라인을 선택하는 어드레스 디코더, 상기 셀 스트링의 비트 라인을 제어하는 페이지 버퍼, 그리고 프로그램 동작시 상기 셀 스트링의 워드 라인들 중 상기 기판에 더 멀리 위치하는 워드 라인이 먼저 프로그램되도록 상기 어드레스 디코더 및 상기 페이지 버퍼를 제어하는 제어 로직 회로를 포함하되, 상기 제어 로직 회로는 프로그램 검증 동작후 상기 셀 스트링의 공통 소스 라인으로 프리차지 전압을 인가하면서 상기 셀 스트링의 선택 워드 라인 및 비선택 워드 라인들에 리커버리 전압을 인가한다.
이상과 같은 본 발명의 실시 예에 따르면, 프로그램 동작시 로컬화된 채널들간의 전위차가 감소할 수 있어 열 전자 주입에 의한 신뢰성 저하 문제를 해결할 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 예시적으로 보여주는 도면이다.
도 3a는 도 2의 메모리 블록(BLKa)의 하나의 셀 스트링(CS)의 구조를 예시적으로 보여주는 도면이다.
도 3b는 도 3a의 하나의 메모리 셀(MC)의 구조를 예시적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 하나의 셀 스트링이 구성하는 메모리 셀들 및 그것들의 프로그램 순서를 예시적으로 보여주는 도면들이다.
도 5는 본 발명의 프로그램 동작을 간략히 보여주는 파형도이다.
도 6은 본 발명의 리커버리 동작시 워드 라인 전압의 변화 양상을 보여주는 도면이다.
도 7은 도 6의 제 1 리커버리 단계(RCV1)에서의 채널 초기화 효과를 간략히 보여주는 도면이다.
도 8a 내지 도 8b는 본 발명의 리커버리 동작의 실시 예들을 보여주는 파형도들이다.
도 9a 내지 도 9d는 본 발명의 리커버리 동작의 다른 실시 예들을 보여주는 파형도들이다.
도 10은 본 발명의 설명하기 위하여 3-비트 메모리 셀에 대한 문턱전압 산포를 예시적으로 보여주는 도면이다.
도 11a 및 도 11b는 본 발명의 프로그램 실행 단계에서 워드 라인에 인가되는 전압의 특징을 보여주는 도면들이다.
도 12a는 기준 워드 라인(RWL)보다 상측에 위치하는 워드 라인들의 프로그램시에 적용되는 제 1 패스 조건에 따른 워드 라인 전압을 보여주는 파형도이다.
도 12b는 기준 워드 라인(RWL)보다 하측에 위치하는 워드 라인들의 프로그램시에 적용되는 제 2 패스 조건에서의 워드 라인 전압을 보여주는 파형도이다.
도 13은 도 12에서 설명된 제 2 패스 조건에 비해 불휘발성 메모리 장치의 구동 온도가 기준 온도(TH) 미만으로 낮아지는 경우에 적용하는 제 3 패스 조건에서의 워드 라인 전압을 보여주는 파형도이다.
도 14는 본 발명의 프로그램 실행 동작시 패스 전압을 제공하는 방법을 각 조건에 따라 보여주는 순서도이다.
도 15는 본 발명의 실시 예에 따른 프로그램 방법을 적용할 수 있는 셀 스트링 구조의 다른 예를 보여주는 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 예시적으로 보여주는 도면이다.
도 3a는 도 2의 메모리 블록(BLKa)의 하나의 셀 스트링(CS)의 구조를 예시적으로 보여주는 도면이다.
도 3b는 도 3a의 하나의 메모리 셀(MC)의 구조를 예시적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 하나의 셀 스트링이 구성하는 메모리 셀들 및 그것들의 프로그램 순서를 예시적으로 보여주는 도면들이다.
도 5는 본 발명의 프로그램 동작을 간략히 보여주는 파형도이다.
도 6은 본 발명의 리커버리 동작시 워드 라인 전압의 변화 양상을 보여주는 도면이다.
도 7은 도 6의 제 1 리커버리 단계(RCV1)에서의 채널 초기화 효과를 간략히 보여주는 도면이다.
도 8a 내지 도 8b는 본 발명의 리커버리 동작의 실시 예들을 보여주는 파형도들이다.
도 9a 내지 도 9d는 본 발명의 리커버리 동작의 다른 실시 예들을 보여주는 파형도들이다.
도 10은 본 발명의 설명하기 위하여 3-비트 메모리 셀에 대한 문턱전압 산포를 예시적으로 보여주는 도면이다.
도 11a 및 도 11b는 본 발명의 프로그램 실행 단계에서 워드 라인에 인가되는 전압의 특징을 보여주는 도면들이다.
도 12a는 기준 워드 라인(RWL)보다 상측에 위치하는 워드 라인들의 프로그램시에 적용되는 제 1 패스 조건에 따른 워드 라인 전압을 보여주는 파형도이다.
도 12b는 기준 워드 라인(RWL)보다 하측에 위치하는 워드 라인들의 프로그램시에 적용되는 제 2 패스 조건에서의 워드 라인 전압을 보여주는 파형도이다.
도 13은 도 12에서 설명된 제 2 패스 조건에 비해 불휘발성 메모리 장치의 구동 온도가 기준 온도(TH) 미만으로 낮아지는 경우에 적용하는 제 3 패스 조건에서의 워드 라인 전압을 보여주는 파형도이다.
도 14는 본 발명의 프로그램 실행 동작시 패스 전압을 제공하는 방법을 각 조건에 따라 보여주는 순서도이다.
도 15는 본 발명의 실시 예에 따른 프로그램 방법을 적용할 수 있는 셀 스트링 구조의 다른 예를 보여주는 도면이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는 설명의 편의를 위해 위치에 따라 워드 라인들의 명칭이 정의될 것이다. 메모리 블록 또는 셀 스트링에서, 프로그램을 위해서 선택되는 워드 라인은 선택 워드 라인(Selected WL)이라 칭하기로 한다. 그리고 전체 워드 라인들 중에서 선택 워드 라인(Selected WL)을 제외한 워드 라인을 비선택 워드 라인(Unselected WL)이라 칭하기로 한다. 또한, 비선택 워드 라인(Unselected WL)들은 기판에 대해 선택 워드 라인보다 상측에 위치하는 특정 수의 워드 라인들을 제 1 워드 라인 그룹(1st WL Group)이라 칭하기로 한다. 그리고 기판에 대해 선택 워드 라인보다 하측에 위치하는 특정 수의 워드 라인들을 제 2 워드 라인 그룹(2nd WL Group)이라 칭하기로 한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 페이지 버퍼(130), 입출력 버퍼(140), 제어 로직 회로(150), 전압 발생기(160), 그리고 온도 센서(170)를 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WL), 선택 라인들(SSL, GSL) 및 공통 소스 라인(CSL)을 통해 어드레스 디코더(120)에 연결될 수 있다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해서 페이지 버퍼(130)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 낸드형 셀 스트링들(NAND Cell Strings)을 포함할 수 있다. 각각의 셀 스트링들은 수직 방향으로 채널을 형성할 수 있다. 메모리 셀 어레이(110)에는 복수의 워드 라인들이 기판에 수직인 방향으로 적층될 수 있다.
적층된 복수의 워드 라인 층들 각각에 대응하는 메모리 셀들은 프로그램 동작 시 특성의 차이를 나타낼 수 있다. 수직 구조로 메모리 셀들을 적층하기 위해서는 식각(Etching) 공정에 의해서 수직으로 워드 라인들을 관통하는 채널을 형성하게 된다. 예를 들면, 수직 방향으로의 식각 공정에서, 필라(Pillar)의 종횡비(Aspect ratio)가 크지 않으면, 채널 홀(Channel hole)의 직경은 채널 홀의 깊이에 따라 감소하게 될 수 있다. 즉, 식각 공정에 따라, 층들 각각에 대응하는 메모리 셀들의 크기가 달라질 수 있다. 결국, 메모리 셀들의 터널링 절연막이나, 플로팅 게이트(Floating gate) 등의 크기가 채널의 깊이에 따라 달라질 수 있다.
이러한 조건에서는 동일한 프로그램 전압을 인가하더라도 크기가 다른 메모리 셀들의 플로팅 게이트들에는 서로 다른 세기의 전계(Electric field)가 인가된다. 동일한 프로그램 전압 조건에서 크기가 작은 메모리 셀들의 플로팅 게이트에 더 큰 전계가 형성될 것이다. 따라서, 채널 홀의 직경이 상대적으로 작은 메모리 셀들의 프로그램 속도가 더 빠르다.
이러한 셀 스트링의 기하적인 특징에 의하여 야기되는 문제를 해결하기 위해, 본 발명에서는 기판으로부터 먼 거리에 위치하는 메모리 셀들이 먼저 프로그램된다. 하지만, 이러한 프로그램 순서에 따라 프로그램하는 경우, 기판에 가까운 셀들의 프로그램시에 셀 스트링의 채널이 분리되어 부스팅된다. 그리고 부스팅된 채널들의 전위차가 발생하게 되고, 이러한 부스팅된 채널들의 전위차에 의해서 열전자 주입이 발생할수 있다. 본 발명에서는 프로그램 동작시 발생하는 이러한 열전자 주입(HCI) 현상을 차단하기 위한 워드 라인 전압의 인가 방법이 제공될 것이다.
어드레스 디코더(120)는 어드레스(ADD)에 응답하여 메모리 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 어드레스 디코더(120)는 선택된 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 어드레스 디코더(120)는 선택된 메모리 블록의 워드 라인에 전압 발생기(160)로부터 제공되는 워드 라인 전압을 전달할 수 있다. 프로그램 동작 시 어드레스 디코더(120)는 선택 워드 라인(Selected WL)에 프로그램 전압(Vpgm)과 검증 전압(Vfy)을, 비선택 워드 라인(Unselected WL)에는 패스 전압(Vpass)을 전달할 수 있다. 어드레스 디코더(120)는 선택 워드 라인(Selected WL)의 위치가 기판에 대해 기준 위치보다 가까워지는 경우, 패스 전압(Vpass)의 레벨을 가변할 수 있다. 예를 들면, 어드레스 디코더(120)는 선택 워드 라인(Selected WL)보다 상측에 위치하는 일부 워드 라인(제 1 워드 라인 그룹)에 제공되는 패스 전압의 레벨을 높이고, 선택 워드 라인(Selected WL)보다 하측에 위치하는 일부 워드 라인(제 2 워드 라인 그룹)에 제공되는 패스 전압의 레벨은 낮출 수 있다.
어드레스 디코더(120)는 프로그램 동작시 스트링 선택 라인(SSL)에 가까운 메모리 셀들을 먼저 프로그램하도록 워드 라인을 선택할 수 있다. 이러한 프로그램 순서를 충족시키기 위해, 프로그램 동작은 셀 스트링의 메모리 셀들 중 어떤 위치에서든지 시작될 수 있다. 특히, 스트링 선택 라인(SSL)에 인접한 메모리 셀이 먼저 프로그램 되는 경우, 스트링 선택 라인 및 비트 라인을 통해 채널 초기화를 실행할 수 없는 경우가 발생한다. 따라서, 어드레스 디코더(120)는 상술한 프로그램 순서에 기초하여 다양한 채널 초기화 동작을 수행할 수 있다. 예를 들면, 어드레스 디코더(120)는 메모리 셀들의 프로그램 순서에 대응하는 채널 초기화 동작을 수행하기 위해 스트링 선택 라인, 접지 선택 라인 및 공통 소스 라인에 제공되는 전압들의 인가 시점을 결정할 수 있다.
페이지 버퍼(130)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 프로그램 동작 시, 페이지 버퍼(130)는 메모리 셀 어레이(110)의 비트 라인으로 프로그램 될 데이터(DATA)에 대응하는 비트 라인 전압을 전달할 수 있다. 읽기 동작 시, 페이지 버퍼(130)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지할 수 있다. 페이지 버퍼(130)는 감지된 데이터(DATA)를 래치하여 출력할 수 있다. 페이지 버퍼(130)는 각각의 비트 라인들에 연결되는 복수의 페이지 버퍼(Page buffer)들을 포함할 수 있다.
제어 로직 회로(150)는 외부로부터 전달되는 명령(CMD) 및 어드레스(ADD)에 응답하여 어드레스 디코더(120), 페이지 버퍼(130) 및 전압 발생기(160)를 제어할 수 있다. 제어 로직 회로(150)는 프로그램 동작 시, 기판에서 먼 방향의 메모리 셀들을 먼저 프로그램 하도록 어드레스 디코더(120), 페이지 버퍼(130) 및 전압 발생기(160)를 제어할 수 있다.
제어 로직 회로(150)는 프로그램 검증 동작 이후에 수행되는 리커버리 동작 및 프로그램 실행 동작을 수행하기 위해 어드레스 디코더(120), 페이지 버퍼(130) 및 전압 발생기(160)를 제어한다. 본 발명의 리커버리 동작은 제 1 리커버리 동작(RCV1) 및 제 2 리커버리 동작(RCV2)을 포함한다. 제 1 리커버리 동작시 모든 워드 라인들에 리커버리 전압(Vrcv)이 인가된다. 이어서, 후속되는 제 2 리커버리 동작시, 선택 워드 라인 및 그 주변에 위치하는 일부 워드 라인들(제 1 워드 라인 그룹 및 제 2 워드 라인 그룹)에는 리커버리 전압(Vrcv)이 제공되고, 나머지 워드 라인들은 접지 레벨로 디스차지된다. 이러한 동작은 후술하는 도면들을 통해서 보다 상세히 설명될 것이다. 이러한 리커버리 동작을 위해 제어 로직 회로(150)는 어드레스 디코더(120), 페이지 버퍼(130) 및 전압 발생기(160)를 제어할 것이다.
제어 로직 회로(150)는 또한 프로그램 실행 동작시 본 발명의 실시 예에 따른 패스 전압을 워드 라인들에 인가하도록 어드레스 디코더(120), 페이지 버퍼(130) 및 전압 발생기(160)를 제어할 것이다. 제어 로직 회로(150)는 선택 워드 라인(Selected WL)보다 하측에 위치하는 일부 워드 라인(제 1 워드 라인 그룹)에 제공되는 패스 전압의 레벨을 낮추고, 선택 워드 라인(Selected WL)보다 상측에 위치하는 일부 워드 라인(제 2 워드 라인 그룹)에 제공되는 패스 전압의 레벨은 높일 수 있다.
특히, 제어 로직 회로(150)는 온도 센서(170)로부터 제공되는 온도 정보(Temp_Info)를 참조하여 프로그램 동작시 제공되는 패스 전압(Vpass)의 레벨을 조정하도록 어드레스 디코더(120)를 제어한다. 어드레스 디코더(120)는 특정 위치의 선택 워드 라인(Selected WL)에 대해서는 상측의 일부 워드 라인에 제공되는 패스 전압의 레벨을 높이고, 하측에 위치하는 일부 워드 라인에 제공되는 패스 전압의 레벨은 낮추도록 동작한다. 하지만, 특정 구동 온도 이하에서 제어 로직 회로(150)는 선택 워드 라인(Selected WL)의 상측의 일부 워드 라인에 제공되는 패스 전압(Vpass)의 레벨을 추가적으로 높이도록 어드레스 디코더(120)를 제어한다. 그리고 특정 구동 온도 이하에서 제어 로직 회로(150)는 선택 워드 라인(Selected WL)의 하측의 일부 워드 라인에 제공되는 패스 전압(Vpass)의 레벨을 추가적으로 낮추도록 어드레스 디코더(120)를 제어한다.
전압 발생기(160)는 제어 로직 회로(150)의 제어에 따라 각각의 워드 라인들로 공급될 다양한 종류의 워드 라인 전압들과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 발생할 수 있다. 각각의 워드 라인들로 공급될 워드 라인 전압들로는 프로그램 전압(Vpgm), 패스 전압(Vpass), 선택 및 비선택 읽기 전압들(VRD, VREAD) 등이 있다. 전압 발생기(160)는 읽기 동작 및 프로그램 동작 시에 선택 라인들(SSL, GSL)에 제공되는 선택 라인 전압들(VSSL, VGSL)을 생성할 수 있다.
온도 센서(170)는 센싱된 불휘발성 메모리 장치(100)의 온도 정보(Temp_Info)를 제어 로직 회로(150)에 제공한다. 온도 센서(170)는 불휘발성 메모리 장치(170)의 내부의 온도를 측정하여 수치 정보로 변환된 구동 온도(Temp_Info)를 생성할 수 있다. 예를 들면, 온도 센서(170)는 온도에 따라 변하는 기전력을 사용하는 열기전력형(또는, 열전쌍) 센서, 온도에 따라 변화하는 저항의 크기를 감지하는 열도전형 센서 등이 사용될 수 있다. 하지만, 온도 센서(170)의 온도 측정 방식은 여기에 국한되지 않으며 다양하게 적용될 수 있음은 잘 이해될 것이다.
본 발명의 불휘발성 메모리 장치(100)는 기판에 수직 방향으로 셀 스트링이 형성되는 메모리 블록을 포함한다. 불휘발성 메모리 장치(100)는 기판에서 먼 거리에 위치하는 메모리 셀들부터 먼저 프로그램한다. 더불어, 이러한 프로그램 시퀀스에서, 특정 워드 라인(또는, 기준 워드 라인)보다 하측에 위치하는 메모리 셀들이 프로그램되는 경우, 선택 워드 라인의 상측에 위치하는 적어도 하나의 비선택 워드 라인에 제공되는 패스 전압이 상대적으로 상향되도록 제어된다. 그리고 특정 워드 라인보다 하측에 위치하는 메모리 셀들이 프로그램되는 경우, 선택 워드 라인의 하측에 위치하는 적어도 하나의 비선택 워드 라인에 제공되는 패스 전압은 하향되도록 제어된다.
도 2는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 예시적으로 보여주는 도면이다. 도 2를 참조하면, 복수의 셀 스트링들(CS)이 기판(SUB) 위에서 행들 및 열들로 배치될 수 있다. 복수의 셀 스트링들(CS)은 기판(SUB) 상에 형성되는 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 도 2에서, 메모리 블록(BLKa)의 구조의 이해를 돕기 위하여, 기판(SUB)의 위치가 예시적으로 표시되어 있다. 도 2에서, 셀 스트링들(CS)의 하단에 공통 소스 라인(CSL)이 연결되는 것으로 도시되어 있다. 그러나 공통 소스 라인(CSL)은 셀 스트링들(CS)의 하단에 전기적으로 연결되는 것으로 충분하며, 물리적으로 셀 스트링들(CS)의 하단에 위치하는 것으로 한정되지 않는다. 예시적으로, 도 2에서 셀 스트링들(CS)은 4X4로 배열되는 것으로 도시되나 본 발명의 기술적 사상은 한정되지 않는다.
각 행의 셀 스트링들(CS)은 제 1 내지 제 4 접지 선택 라인들(GSL1~GSL4) 중 대응하는 접지 선택 라인 또는 제 1 내지 제 4 스트링 선택 라인들(SSL1~SSL4) 중 대응하는 스트링 선택 라인에 연결될 수 있다. 다만, 제 1 내지 제 4 접지 선택 라인들(GSL1~GSL4)은 하나로 연결될 수 있다. 각 열의 셀 스트링들(CS)은 제 1 내지 제 4 비트 라인들(BL1~BL4) 중 대응하는 비트 라인에 연결될 수 있다. 도면이 복잡해지는 것을 방지하기 위하여, 제 2 및 제 3 접지 선택 라인들(GSL2, GSL3) 또는 제 2 및 제 3 스트링 선택 라인들(SSL2, SSL3)에 연결된 셀 스트링들(CS)은 옅게 도시되어 있다.
각 셀 스트링(CS)은 대응하는 접지 선택 라인에 연결되는 적어도 하나의 접지 선택 트랜지스터(GST), 복수의 워드 라인들(WLs)에 각각 연결되는 복수의 메모리 셀들(MC), 그리고 대응하는 스트링 선택 라인에 연결되는 적어도 하나(또는 두 개)의 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 각 셀 스트링(CS)에서, 접지 선택 트랜지스터(GST), 메모리 셀들(MC) 및 스트링 선택 트랜지스터(SST)는 기판과 수직인 방향을 따라 직렬 연결되고, 기판과 수직인 방향을 따라 순차적으로 적층될 수 있다. 또한, 복수의 메모리 셀들(MC)은 데이터 저장에 사용되지 않는 더미 메모리 셀을 포함할 수 있다. 더미 메모리 셀은 다양한 용도로 사용될 수 있다.
기판(SUB) 또는 접지 선택 트랜지스터(GST)로부터 동일한 높이(또는 순서)에 위치한 셀 스트링들(CS)의 메모리 셀들은 동일한 워드 라인에 공통으로 연결될 수 있다. 기판(SUB) 또는 접지 선택 트랜지스터(GST)로부터 상이한 높이(또는 순서)에 위치한 셀 스트링들(CS)의 메모리 셀들은 상이한 워드 라인들에 연결될 수 있다.
메모리 블록(BLKa)은 3차원 메모리 어레이로 제공될 수 있다. 3차원 메모리 어레이는, 실리콘 기판(SUB) 및 메모리 셀들(MC)의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들(MC)의 어레이들의 하나 또는 그 이상의 물리 레벨들에 일체로(monolithically) 형성될 수 있다. 메모리 셀들(MC)의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 일체로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 메모리 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미할 수 있다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 셀 스트링들(CS)(또는 NAND 스트링들)을 포함할 수 있다. 적어도 하나의 메모리 셀은 전하 포획 레이어를 포함할 수 있다. 각 셀 스트링은 메모리 셀들(MC) 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들(MC)과 동일한 구조를 갖고, 메모리 셀들(MC)과 함께 일체로 형성될 수 있다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함될 수 있다.
도 3a 및 도 3b는 도 2의 메모리 블록(BLKa)의 하나의 셀 스트링(CS)의 구조를 예시적으로 보여주는 도면들이다.
도 2, 도 3a 및 도 3b를 참조하면, 기판(SUB) 위에 기판과 수직인 방향으로 신장되어 기판(SUB)과 접촉하는 필라(PL)가 제공될 수 있다. 도 3a에 도시된 접지 선택 라인(GSL), 워드 라인들(WLs), 그리고 스트링 선택 라인들(SSL)은 각각 기판(SUB)과 평행한 도전 물질들, 예를 들어 금속 물질들로 형성될 수 있다. 필라(PL)는 접지 선택 라인(GSL), 워드 라인들(WLs), 그리고 스트링 선택 라인들(SSL)을 형성하는 도전 물질들을 관통하여 기판(SUB)과 접촉할 수 있다. 또한, 워드 라인들(WLs)은 데이터 저장에 사용되지 않는 더미(dummy) 워드 라인을 포함할 수 있다. 더미 워드 라인은 다양한 용도로 사용될 수 있다.
도 3b는 도 3a의 절단 선(A-A')에 따른 단면도를 보여준다. 예시적으로, 하나의 워드 라인에 대응하는 메모리 셀(MC)의 단면도가 도시될 수 있다. 필라(PL)는 원통형의 바디(BD)를 포함할 수 있다. 바디(BD)의 내부에 에어갭(AG)이 제공될 수 있다. 바디(BD)는 P-타입 실리콘을 포함하며, 채널이 형성되는 영역일 수 있다. 필라(PL)는 바디(BD)를 둘러싸는 원통형의 터널 절연막(TI) 및 터널 절연막(TI)을 둘러싸는 원통형의 전하 포획 막(CT)을 더 포함할 수 있다. 하나의 워드 라인 및 필라(PL)의 사이에 블로킹 절연막(BI)이 제공될 수 있다. 바디(BD), 터널 절연막(TI), 전하 포획 막(CT), 블로킹 절연막(BI), 그리고 하나의 워드 라인은 기판(SUB) 또는 기판(SUB)의 상부 면과 수직인 방향으로 형성된 전하 포획형 트랜지스터일 수 있다. 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST) 및 다른 메모리 셀들은 메모리 셀(MC)과 동일한 구조를 가질 수 있다.
예시적으로, 셀 스트링(CS)의 제조 공정에서, 필라(PL)의 폭 또는 기판(SUB)의 상부 면과 평행한 단면적은 기판(SUB)과의 거리가 감소할수록 작게 형성될 수 있다. 따라서, 접지 선택 트랜지스터(GST), 메모리 셀들(MCs) 및 스트링 선택 트랜지스터들(SSTs)의 바디들에 동일한 전압이 인가되고 그리고 접지 선택 라인(GSL), 워드 라인들(WLs) 및 스트링 선택 라인들(SSLs)에 동일한 전압이 인가될 때에, 기판(SUB)에 가까운 메모리 셀 또는 접지 선택 트랜지스터(GST)에 형성되는 전기장(Electric Field)은 기판(SUB)과 먼 메모리 셀 또는 스트링 선택 트랜지스터(SST)에 형성되는 전기장보다 세다. 이러한 특징은 프로그램 동작이 수행되는 동안에 발생하는 프로그램 교란에 영향을 준다. 이러한 셀 스트링(CS)의 기하적인 특징에 따른 문제를 해소하기 위해 앞서 설명한 바와 같이 기판에서 먼곳에 위치하는 메모리 셀들이 먼저 프로그램되도록 프로그램 순서가 정해질 수 있다.
도 4는 본 발명의 실시 예에 따른 하나의 셀 스트링이 구성하는 메모리 셀들 및 그것들의 프로그램 순서를 예시적으로 보여주는 도면들이다. 여기서, 하나의 셀 스트링(CS1)은 복수의 메모리 셀들(MC0~MCn-1, n은 1보다 큰 자연수)을 포함할 수 있다. 예를 들면, 메모리 셀(MC0)은 기판에서 가장 가까운 메모리 셀이고, 메모리 셀(MCn-1)은 기판에서 가장 먼 메모리 셀이다.
도 4를 참조하면, 제 1 셀 스트링(CS1)에서 기판(SUB)과의 거리가 증가할수록 메모리 셀의 크기는 커진다. 본 발명의 실시 예로서, 프로그램 속도가 상대적으로 느린(또는 채널 홀의 직경이 상대적으로 큰) 메모리 셀이 먼저 프로그램 된다. 예를 들면, 불휘발성 메모리 장치(100)는 메모리 셀(MCn-1)의 워드 라인(WLn-1)이 프로그램을 위해 가장 먼저 선택될 수 있다. 그리고 워드 라인들(WLn-2, WLn-3, …, WL0)이 상부에서 하부 방향으로 순차적으로 선택되어 프로그램된다.
도 5는 본 발명의 프로그램 동작을 간략히 보여주는 파형도이다. 도 5를 참조하면, 본 발명의 프로그램 동작은 프로그램 검증 구간(VFY)과 리커버리 구간(RCV), 그리고 프로그램 실행 구간(PGM_EXE)을 포함한다.
프로그램을 위해 선택된 워드 라인으로는 프로그램 펄스(Vpgm1, Vpgm2,…)이 점진적 증가형 스텝 펄스(ISPP) 형태로 제공된다. 먼저, 프로그램 펄스(Vpgm1)이 선택된 워드 라인에 제공된 이후에, 복수 레벨의 검증 전압들(Vfy1, Vfy2, Vfy3)이 선택된 워드 라인에 제공된다. 여기서, 검증 전압들(Vfy1, Vfy2, Vfy3)의 펄스가 3개로 도시되었으나, 이는 예시에 불과하다. 프로그램 검증 구간(VFY)에서 다양한 레벨의 검증 전압들 중 적어도 하나가 펄스 형태로 선택된 워드 라인에 인가될 수 있음은 잘 이해될 것이다. 본 발명의 기술적 특징은 리커버리 구간(RCV) 그리고 프로그램 실행 구간(PGM_EXE)에서 적용된다.
리커버리 구간(RCV)에서는 워드 라인들의 리커버리와 채널 초기화(Initialize)가 병행된다. 즉, 읽기 패스 전압(Vread) 또는 검증 전압(Vfy1, Vfy2, Vfy3)이 인가된 워드 라인들 모두에 리커버리 전압(Vrcv)이 인가될 것이다. 이후, 선택 워드 라인 및 그 주변 워드 라인들에는 리커버리 전압(Vrcv)이 공급되고, 나머지 워드 라인들은 접지 레벨로 디스차지될 것이다. 더불어, 셀 스트링의 공통 소스 라인(CSL)에 프리차지 전압(Vprch)이 인가될 수 있다. 따라서, 셀 스트링의 채널은 프리차지 전압(Vprch)에 대응하는 레벨로 초기화될 것이다. 그러면 최악의 경우에 발생 가능한 네거티브 부스팅에 의한 열전자 주입 현상도 차단될 수 있다. 이러한 이점은 후술하는 도면들을 통해서 보다 상세히 설명될 것이다.
프로그램 실행 구간(PGM_EXE)에서는 선택 워드 라인의 위치에 따라 비선택 워드 라인들에 인가되는 패스 전압의 레벨이 가변된다. 선택 워드 라인이 기준 위치의 상측에 대응하는 경우, 비선택 워드 라인들에는 제 1 패스 전압(Vpass1)이 인가된다. 추가적으로 이때, 선택 워드 라인과 인접한 비선택 워드 라인에는 제 1 패스 전압보다 낮은 제 2 패스 전압(Vpass2)이 인가될 수도 있다.
하지만, 선택 워드 라인이 기준 위치에 대응하거나 기준 위치의 하측에 대응하는 경우, 선택 워드 라인의 상측에 위치하는 비선택 워드 라인의 일부(제 2 워드 라인 그룹)에는 제 3 패스 전압(Vpass3 > Vpass1)이 인가된다. 그리고, 선택 워드 라인의 하측에 위치하는 비선택 워드 라인의 일부(제 1 워드 라인 그룹)에는 제 2 패스 전압(Vpass2) 또는 그보다 낮은 전압이 인가된다. 더불어, 불휘발성 메모리 장치(100)의 구동 온도가 기준 온도(TH)보다 낮아지는 경우, 제 3 패스 전압(Vpass3)의 레벨은 더욱 상승하고, 제 2 패스 전압(Vpass2)의 레벨은 더욱 낮아질 수 있다.
도 6은 본 발명의 리커버리 동작시 워드 라인 전압의 변화 양상을 보여주는 도면이다. 도 6을 참조하면, 본 발명의 리커버리 동작은 제 1 리커버리 단계(RCV1)와 제 2 리커버리 단계(RCV2)를 포함할 수 있다. 여기서, 프로그램을 위해 선택 워드 라인이 접지 선택 라인(GSL)으로부터 3번째 상측에 위치하는 워드 라인(WL2)이라 가정하기로 한다.
리커버리 동작 이전에 먼저 프로그램 검증 동작(① VFY)이 실행된다. 선택 워드 라인(WL2)에는 메모리 셀의 프로그램 성공 여부를 검증하기 위한 검증 전압(Vfy)이 인가된다. 그리고 동시에 나머지 워드 라인들에는 읽기 패스 전압(Vread)이 인가된다. 읽기 패스 전압(Vread)은 실질적으로 모든 프로그램 상태의 메모리 셀들을 턴온 시킬 수 있는 레벨에 대응한다.
이어서, 본 발명의 리커버리 동작이 수행된다. 본 발명의 리커버리 동작은 제 1 리커버리 단계(② RCV1)와 제 2 리커버리 단계(③ RCV2)로 구성된다. 여기서, 하나의 셀 스트링에는 91개의 워드 라인들(WL0~WL90)이 연결되는 경우를 가정하기로 한다. 하지만, 워드 라인의 개수는 여기의 개시에만 국한되지 않음은 잘 이해될 것이다.
제 1 리커버리 단계(RCV1)에서, 모든 워드 라인들(WL0~WL90)에는 리커버리 전압(Vrcv)이 인가된다. 그리고 셀 스트링의 채널을 초기화하기 위해 공통 소스 라인(CSL)을 통해서 프리차지 전압(Vprch)이 공급된다. 공통 소스 라인(CSL)을 통한 채널의 초기화를 위해 스트링 선택 라인(SSL)에는 스트링 선택 트랜지스터(SST)의 턴오프를 위한 접지 전압(GND)이 제공될 수 있다. 더불어, 접지 선택 라인(GSL)에는 접지 선택 트랜지스터(GST)의 턴온을 위해 리커버리 전압(Vrcv)이 인가될 수 있다. 여기서, 리커버리 전압(Vrcv)은 바람직하게는 읽기 패스 전압(Vread)보다는 낮고 0V보다 높은 전압일 수 있다. 또한, 프리차지 전압(Vprch)은 바람직하게는 전원 전압(VDD)보다는 낮고 0V보다 높은 전압일 수 있다.
제 2 리커버리 단계(RCV2)에서, 공통 소스 라인(CSL)을 통해서 채널 초기화를 위해 제공되는 프리차지 전압(Vprch)은 유지된다. 그리고 선택 워드 라인(WL2) 및 제 2 워드 라인 그룹(G2)에는 리커버리 전압(Vrcv)이 지속적으로 공급된다. 제 2 워드 라인 그룹(G2)은 선택 워드 라인의 상측에 위치하는 적어도 하나의 워드 라인들을 의미한다. 하지만, 제 1 워드 라인 그룹(G1)에는 접지 전압(Vss) 또는 리커버리 전압(Vrcv)이 공급될 수 있다. 제 1 워드 라인 그룹(G1)은 선택 워드 라인의 하측에 위치하는 적어도 하나의 워드 라인들을 의미한다. 도시된 실시 예에서, 제 1 워드 라인 그룹(G1)의 워드 라인(WL1)에 리커버리 전압(Vrcv)이, 워드 라인(WL0)에는 접지 전압(GND)이 인가되는 것으로 도시되어 있다. 하지만, 다른 실시 예에서는 제 1 워드 라인 그룹(G1)의 모든 워드 라인들(WL0, WL1)에 접지 전압(GND)이 인가될 수도 있을 것이다. 더불어, 제 3 워드 라인 그룹(G3)에는 접지 전압(GND)이 인가된다. 제 3 워드 라인 그룹(G3)은 제 1 및 제 2 워드 라인 그룹들(G1, G2)을 제외한 나머지 워드 라인들을 의미한다.
도 7은 도 6의 제 1 리커버리 단계(RCV1)에서의 채널 초기화 효과를 간략히 보여주는 도면이다. 도 7을 참조하면, 설명의 편의를 위하여 선택 워드 라인(WL2) 및 제 1 워드 라인 그룹(G1)의 메모리 셀들은 소거 상태(E)이고, 제 2 워드 라인 그룹(G2)의 메모리 셀들은 특정 상태로 프로그램된 것으로 가정하기로 한다. 즉, 워드 라인(WL3)의 메모리 셀은 상태(P7), 워드 라인(WL4)의 메모리 셀은 상태(P2), 워드 라인(WL5)의 메모리 셀은 소거 상태(E)인 것으로 가정하기로 한다.
본 발명의 리커버리 전압(Vrcv)을 사용하는 제 1 리커버리 단계(RCV1)가 적용되지 않는 경우, 제 2 워드 라인 그룹(G2)의 메모리 셀들에 대응하는 채널에 채널 오프 구간, 즉, 로컬 부스팅(Local boosting) 영역이 형성될 것이다. 일반적인 리커버리 동작을 수행할 경우, 선택 워드 라인의 상측 워드 라인들(WL3~WL90)은 읽기 패스 전압(Vread)을 공급받은 후 접지 전압(GND) 레벨로 디스차지된다. 이에 따라 부스팅된 채널 오프 구간은 음(Negative)으로 다운 커플링(Down coupling)을 받게 될 것이다. 이를 네거티브 부스팅(Negative boosting)이라 부른다. 결국, 채널 오프 구간에 음전하들이 많아지게 될 것이다.
그런데, 로컬화된 채널이 오프된 상태이기 때문에 많아진 음전하들이 빠져나갈 곳이 없다. 이때, 네거티브 부스팅에 의하여 채널 오프 구간의 전압은 음전압이 되고, 선택 워드라인(WL2)의 하측 워드 라인들(WL0, WL1)에 연결된 메모리 셀들에 대응하는 채널의 전압은 공통 소스 라인(CSL)에 연결된 상태로써 접지 전압(GND, 예를 들어 0V)일 것이다. 이에, 채널 오프 구간의 음전압과 접지 전압(0V) 사이의 전압 차이가 커짐에 따라 열전자 주입(HCI)에 의하여 워드 라인(WL2)의 소거 상태(E)의 메모리 셀이 프로그램될 수 있다.
반면에, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 리커버리 동작시 네거티브 부스팅에 의하여 유발되는 읽기 디스터번스를 줄이기 위하여, 모든 워드 라인들(WL0~WL90)을 리커버리 전압(Vrcv)을 사용하여 플로팅시킨다. 즉, 0V보다 높은 리커버리 전압(Vrcv)으로 워드 라인들(WL0 ~ WL90)을 디스차지 시킨다. 이로써, 채널 내에 채널 오프 구간이 원천적으로 발생되지 않게 된다. 그 결과로써, 열전자 주입(HCI)에 의한 디스터번스가 차단될 수 있다.
실시 예에 있어서, 리커버리 전압(Vrcv)은 읽기 패스 전압(Vread) 보다 낮고 0V보다 높다. 리커버리 전압(Vrcv)은 최상위 상태(예를 들면, TLC에서 P7)의 메모리 셀을 턴온시킬 수 있는 양의 전압일 수 있다. 예를 들어, 리커버리 전압(Vrcv)은 불휘발성 메모리 장치(100)를 구동하기 위한 구동 전압(VDD)일 수 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 리커버리 동작시 워드라인들을 리커버리 전압(Vrcv)에서 플로팅시킴으로써 읽기 디스터번스를 차단시킬 수 있다.
도 8은 본 발명의 리커버리 동작의 일 실시 예를 보여주는 파형도이다. 도 8을 참조하면, 프로그램 검증 단계(VFY)에 후속하여 본 발명의 리커버리 동작이 수행된다. 본 발명의 리커버리 동작은 제 1 리커버리 단계(RCV1)와 제 2 리커버리 단계(RCV2)로 구분될 수 있다.
t0 시점에서 t1 시점 사이에서 프로그램 검증 단계(VFY)가 진행된다. 프로그램의 성공 여부를 판단하기 위해 선택된 워드 라인(WL2)으로는 검증 전압(Vfy)이 인가되고, 나머지 비선택 워드 라인들(WL0~WL1, WL3~WL90)에는 읽기 패스 전압(Vread)이 인가될 것이다. 그리고 접지 선택 라인(GSL)에는 접지 선택 전압(VGSL)이 인가되고, 공통 소스 라인(CSL)은 접지 상태를 유지한다.
t1 시점에서 t2 시점 사이에서 제 1 리커버리 단계(RCV1)가 진행된다. 제 1 리커버리 단계(RCV1)의 실행을 위해, 모든 워드 라인들(WL0~WL90)에는 리커버리 전압(Vrcv)이 인가될 것이다. 그리고 접지 선택 라인(GSL)으로는 접지 선택 전압(VGSL)이 인가된다. 특히, 공통 소스 라인(CSL)으로는 채널의 초기화를 위한 프리차지 전압(Vprch)이 인가된다.
t2 시점에서 t3 시점 사이에서 제 앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는 설명의 편의를 위해 위치에 따라 워드 라인들의 명칭이 정의될 것이다. 메모리 블록 또는 셀 스트링에서, 프로그램을 위해서 선택되는 워드 라인은 선택 워드 라인(Selected WL)이라 칭하기로 한다. 그리고 전체 워드 라인들 중에서 선택 워드 라인(Selected WL)을 제외한 워드 라인을 비선택 워드 라인(Unselected WL)이라 칭하기로 한다. 또한, 비선택 워드 라인(Unselected WL)들은 기판에 대해 선택 워드 라인보다 상측에 위치하는 특정 수의 워드 라인들을 제 1 워드 라인 그룹(1st WL Group)이라 칭하기로 한다. 그리고 기판에 대해 선택 워드 라인보다 하측에 위치하는 특정 수의 워드 라인들을 제 2 워드 라인 그룹(2nd WL Group)이라 칭하기로 한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 페이지 버퍼(130), 입출력 버퍼(140), 제어 로직 회로(150), 전압 발생기(160), 그리고 온도 센서(170)를 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WL), 선택 라인들(SSL, GSL) 및 공통 소스 라인(CSL)을 통해 어드레스 디코더(120)에 연결될 수 있다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해서 페이지 버퍼(130)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 낸드형 셀 스트링들(NAND Cell Strings)을 포함할 수 있다. 각각의 셀 스트링들은 수직 방향으로 채널을 형성할 수 있다. 메모리 셀 어레이(110)에는 복수의 워드 라인들이 기판에 수직인 방향으로 적층될 수 있다.
적층된 복수의 워드 라인 층들 각각에 대응하는 메모리 셀들은 프로그램 동작 시 특성의 차이를 나타낼 수 있다. 수직 구조로 메모리 셀들을 적층하기 위해서는 식각(Etching) 공정에 의해서 수직으로 워드 라인들을 관통하는 채널을 형성하게 된다. 예를 들면, 수직 방향으로의 식각 공정에서, 필라(Pillar)의 종횡비(Aspect ratio)가 크지 않으면, 채널 홀(Channel hole)의 직경은 채널 홀의 깊이에 따라 감소하게 될 수 있다. 즉, 식각 공정에 따라, 층들 각각에 대응하는 메모리 셀들의 크기가 달라질 수 있다. 결국, 메모리 셀들의 터널링 절연막이나, 플로팅 게이트(Floating gate) 등의 크기가 채널의 깊이에 따라 달라질 수 있다.
이러한 조건에서는 동일한 프로그램 전압을 인가하더라도 크기가 다른 메모리 셀들의 플로팅 게이트들에는 서로 다른 세기의 전계(Electric field)가 인가된다. 동일한 프로그램 전압 조건에서 크기가 작은 메모리 셀들의 플로팅 게이트에 더 큰 전계가 형성될 것이다. 따라서, 채널 홀의 직경이 상대적으로 작은 메모리 셀들의 프로그램 속도가 더 빠르다.
이러한 셀 스트링의 기하적인 특징에 의하여 야기되는 문제를 해결하기 위해, 본 발명에서는 기판으로부터 먼 거리에 위치하는 메모리 셀들이 먼저 프로그램된다. 하지만, 이러한 프로그램 순서에 따라 프로그램하는 경우, 기판에 가까운 셀들의 프로그램시에 셀 스트링의 채널이 분리되어 부스팅된다. 그리고 부스팅된 채널들의 전위차가 발생하게 되고, 이러한 부스팅된 채널들의 전위차에 의해서 열전자 주입이 발생할수 있다. 본 발명에서는 프로그램 동작시 발생하는 이러한 열전자 주입(HCI) 현상을 차단하기 위한 워드 라인 전압의 인가 방법이 제공될 것이다.
어드레스 디코더(120)는 어드레스(ADD)에 응답하여 메모리 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 어드레스 디코더(120)는 선택된 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 어드레스 디코더(120)는 선택된 메모리 블록의 워드 라인에 전압 발생기(160)로부터 제공되는 워드 라인 전압을 전달할 수 있다. 프로그램 동작 시 어드레스 디코더(120)는 선택 워드 라인(Selected WL)에 프로그램 전압(Vpgm)과 검증 전압(Vfy)을, 비선택 워드 라인(Unselected WL)에는 패스 전압(Vpass)을 전달할 수 있다. 어드레스 디코더(120)는 선택 워드 라인(Selected WL)의 위치가 기판에 대해 기준 위치보다 가까워지는 경우, 패스 전압(Vpass)의 레벨을 가변할 수 있다. 예를 들면, 어드레스 디코더(120)는 선택 워드 라인(Selected WL)보다 상측에 위치하는 일부 워드 라인(제 1 워드 라인 그룹)에 제공되는 패스 전압의 레벨을 높이고, 선택 워드 라인(Selected WL)보다 하측에 위치하는 일부 워드 라인(제 2 워드 라인 그룹)에 제공되는 패스 전압의 레벨은 낮출 수 있다.
어드레스 디코더(120)는 프로그램 동작시 스트링 선택 라인(SSL)에 가까운 메모리 셀들을 먼저 프로그램하도록 워드 라인을 선택할 수 있다. 이러한 프로그램 순서를 충족시키기 위해, 프로그램 동작은 셀 스트링의 메모리 셀들 중 어떤 위치에서든지 시작될 수 있다. 특히, 스트링 선택 라인(SSL)에 인접한 메모리 셀이 먼저 프로그램 되는 경우, 스트링 선택 라인 및 비트 라인을 통해 채널 초기화를 실행할 수 없는 경우가 발생한다. 따라서, 어드레스 디코더(120)는 상술한 프로그램 순서에 기초하여 다양한 채널 초기화 동작을 수행할 수 있다. 예를 들면, 어드레스 디코더(120)는 메모리 셀들의 프로그램 순서에 대응하는 채널 초기화 동작을 수행하기 위해 스트링 선택 라인, 접지 선택 라인 및 공통 소스 라인에 제공되는 전압들의 인가 시점을 결정할 수 있다.
페이지 버퍼(130)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 프로그램 동작 시, 페이지 버퍼(130)는 메모리 셀 어레이(110)의 비트 라인으로 프로그램 될 데이터(DATA)에 대응하는 비트 라인 전압을 전달할 수 있다. 읽기 동작 시, 페이지 버퍼(130)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지할 수 있다. 페이지 버퍼(130)는 감지된 데이터(DATA)를 래치하여 출력할 수 있다. 페이지 버퍼(130)는 각각의 비트 라인들에 연결되는 복수의 페이지 버퍼(Page buffer)들을 포함할 수 있다.
제어 로직 회로(150)는 외부로부터 전달되는 명령(CMD) 및 어드레스(ADD)에 응답하여 어드레스 디코더(120), 페이지 버퍼(130) 및 전압 발생기(160)를 제어할 수 있다. 제어 로직 회로(150)는 프로그램 동작 시, 기판에서 먼 방향의 메모리 셀들을 먼저 프로그램 하도록 어드레스 디코더(120), 페이지 버퍼(130) 및 전압 발생기(160)를 제어할 수 있다.
제어 로직 회로(150)는 프로그램 검증 동작 이후에 수행되는 리커버리 동작 및 프로그램 실행 동작을 수행하기 위해 어드레스 디코더(120), 페이지 버퍼(130) 및 전압 발생기(160)를 제어한다. 본 발명의 리커버리 동작은 제 1 리커버리 동작(RCV1) 및 제 2 리커버리 동작(RCV2)을 포함한다. 제 1 리커버리 동작시 모든 워드 라인들에 리커버리 전압(Vrcv)이 인가된다. 이어서, 후속되는 제 2 리커버리 동작시, 선택 워드 라인 및 그 주변에 위치하는 일부 워드 라인들(제 1 워드 라인 그룹 및 제 2 워드 라인 그룹)에는 리커버리 전압(Vrcv)이 제공되고, 나머지 워드 라인들은 접지 레벨로 디스차지된다. 이러한 동작은 후술하는 도면들을 통해서 보다 상세히 설명될 것이다. 이러한 리커버리 동작을 위해 제어 로직 회로(150)는 어드레스 디코더(120), 페이지 버퍼(130) 및 전압 발생기(160)를 제어할 것이다.
제어 로직 회로(150)는 또한 프로그램 실행 동작시 본 발명의 실시 예에 따른 패스 전압을 워드 라인들에 인가하도록 어드레스 디코더(120), 페이지 버퍼(130) 및 전압 발생기(160)를 제어할 것이다. 제어 로직 회로(150)는 선택 워드 라인(Selected WL)보다 하측에 위치하는 일부 워드 라인(제 1 워드 라인 그룹)에 제공되는 패스 전압의 레벨을 낮추고, 선택 워드 라인(Selected WL)보다 상측에 위치하는 일부 워드 라인(제 2 워드 라인 그룹)에 제공되는 패스 전압의 레벨은 높일 수 있다.
특히, 제어 로직 회로(150)는 온도 센서(170)로부터 제공되는 온도 정보(Temp_Info)를 참조하여 프로그램 동작시 제공되는 패스 전압(Vpass)의 레벨을 조정하도록 어드레스 디코더(120)를 제어한다. 어드레스 디코더(120)는 특정 위치의 선택 워드 라인(Selected WL)에 대해서는 상측의 일부 워드 라인에 제공되는 패스 전압의 레벨을 높이고, 하측에 위치하는 일부 워드 라인에 제공되는 패스 전압의 레벨은 낮추도록 동작한다. 하지만, 특정 구동 온도 이하에서 제어 로직 회로(150)는 선택 워드 라인(Selected WL)의 상측의 일부 워드 라인에 제공되는 패스 전압(Vpass)의 레벨을 추가적으로 높이도록 어드레스 디코더(120)를 제어한다. 그리고 특정 구동 온도 이하에서 제어 로직 회로(150)는 선택 워드 라인(Selected WL)의 하측의 일부 워드 라인에 제공되는 패스 전압(Vpass)의 레벨을 추가적으로 낮추도록 어드레스 디코더(120)를 제어한다.
전압 발생기(160)는 제어 로직 회로(150)의 제어에 따라 각각의 워드 라인들로 공급될 다양한 종류의 워드 라인 전압들과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 발생할 수 있다. 각각의 워드 라인들로 공급될 워드 라인 전압들로는 프로그램 전압(Vpgm), 패스 전압(Vpass), 선택 및 비선택 읽기 전압들(VRD, VREAD) 등이 있다. 전압 발생기(160)는 읽기 동작 및 프로그램 동작 시에 선택 라인들(SSL, GSL)에 제공되는 선택 라인 전압들(VSSL, VGSL)을 생성할 수 있다.
온도 센서(170)는 센싱된 불휘발성 메모리 장치(100)의 온도 정보(Temp_Info)를 제어 로직 회로(150)에 제공한다. 온도 센서(170)는 불휘발성 메모리 장치(170)의 내부의 온도를 측정하여 수치 정보로 변환된 구동 온도(Temp_Info)를 생성할 수 있다. 예를 들면, 온도 센서(170)는 온도에 따라 변하는 기전력을 사용하는 열기전력형(또는, 열전쌍) 센서, 온도에 따라 변화하는 저항의 크기를 감지하는 열도전형 센서 등이 사용될 수 있다. 하지만, 온도 센서(170)의 온도 측정 방식은 여기에 국한되지 않으며 다양하게 적용될 수 있음은 잘 이해될 것이다.
본 발명의 불휘발성 메모리 장치(100)는 기판에 수직 방향으로 셀 스트링이 형성되는 메모리 블록을 포함한다. 불휘발성 메모리 장치(100)는 기판에서 먼 거리에 위치하는 메모리 셀들부터 먼저 프로그램한다. 더불어, 이러한 프로그램 시퀀스에서, 특정 워드 라인(또는, 기준 워드 라인)보다 하측에 위치하는 메모리 셀들이 프로그램되는 경우, 선택 워드 라인의 상측에 위치하는 적어도 하나의 비선택 워드 라인에 제공되는 패스 전압이 상대적으로 상향되도록 제어된다. 그리고 특정 워드 라인보다 하측에 위치하는 메모리 셀들이 프로그램되는 경우, 선택 워드 라인의 하측에 위치하는 적어도 하나의 비선택 워드 라인에 제공되는 패스 전압은 하향되도록 제어된다.
도 2는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 예시적으로 보여주는 도면이다. 도 2를 참조하면, 복수의 셀 스트링들(CS)이 기판(SUB) 위에서 행들 및 열들로 배치될 수 있다. 복수의 셀 스트링들(CS)은 기판(SUB) 상에 형성되는 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 도 2에서, 메모리 블록(BLKa)의 구조의 이해를 돕기 위하여, 기판(SUB)의 위치가 예시적으로 표시되어 있다. 도 2에서, 셀 스트링들(CS)의 하단에 공통 소스 라인(CSL)이 연결되는 것으로 도시되어 있다. 그러나 공통 소스 라인(CSL)은 셀 스트링들(CS)의 하단에 전기적으로 연결되는 것으로 충분하며, 물리적으로 셀 스트링들(CS)의 하단에 위치하는 것으로 한정되지 않는다. 예시적으로, 도 2에서 셀 스트링들(CS)은 4X4로 배열되는 것으로 도시되나 본 발명의 기술적 사상은 한정되지 않는다.
각 행의 셀 스트링들(CS)은 제 1 내지 제 4 접지 선택 라인들(GSL1~GSL4) 중 대응하는 접지 선택 라인 또는 제 1 내지 제 4 스트링 선택 라인들(SSL1~SSL4) 중 대응하는 스트링 선택 라인에 연결될 수 있다. 다만, 제 1 내지 제 4 접지 선택 라인들(GSL1~GSL4)은 하나로 연결될 수 있다. 각 열의 셀 스트링들(CS)은 제 1 내지 제 4 비트 라인들(BL1~BL4) 중 대응하는 비트 라인에 연결될 수 있다. 도면이 복잡해지는 것을 방지하기 위하여, 제 2 및 제 3 접지 선택 라인들(GSL2, GSL3) 또는 제 2 및 제 3 스트링 선택 라인들(SSL2, SSL3)에 연결된 셀 스트링들(CS)은 옅게 도시되어 있다.
각 셀 스트링(CS)은 대응하는 접지 선택 라인에 연결되는 적어도 하나의 접지 선택 트랜지스터(GST), 복수의 워드 라인들(WLs)에 각각 연결되는 복수의 메모리 셀들(MC), 그리고 대응하는 스트링 선택 라인에 연결되는 적어도 하나(또는 두 개)의 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 각 셀 스트링(CS)에서, 접지 선택 트랜지스터(GST), 메모리 셀들(MC) 및 스트링 선택 트랜지스터(SST)는 기판과 수직인 방향을 따라 직렬 연결되고, 기판과 수직인 방향을 따라 순차적으로 적층될 수 있다. 또한, 복수의 메모리 셀들(MC)은 데이터 저장에 사용되지 않는 더미 메모리 셀을 포함할 수 있다. 더미 메모리 셀은 다양한 용도로 사용될 수 있다.
기판(SUB) 또는 접지 선택 트랜지스터(GST)로부터 동일한 높이(또는 순서)에 위치한 셀 스트링들(CS)의 메모리 셀들은 동일한 워드 라인에 공통으로 연결될 수 있다. 기판(SUB) 또는 접지 선택 트랜지스터(GST)로부터 상이한 높이(또는 순서)에 위치한 셀 스트링들(CS)의 메모리 셀들은 상이한 워드 라인들에 연결될 수 있다.
메모리 블록(BLKa)은 3차원 메모리 어레이로 제공될 수 있다. 3차원 메모리 어레이는, 실리콘 기판(SUB) 및 메모리 셀들(MC)의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들(MC)의 어레이들의 하나 또는 그 이상의 물리 레벨들에 일체로(monolithically) 형성될 수 있다. 메모리 셀들(MC)의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 일체로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 메모리 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미할 수 있다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 셀 스트링들(CS)(또는 NAND 스트링들)을 포함할 수 있다. 적어도 하나의 메모리 셀은 전하 포획 레이어를 포함할 수 있다. 각 셀 스트링은 메모리 셀들(MC) 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들(MC)과 동일한 구조를 갖고, 메모리 셀들(MC)과 함께 일체로 형성될 수 있다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함될 수 있다.
도 3a 및 도 3b는 도 2의 메모리 블록(BLKa)의 하나의 셀 스트링(CS)의 구조를 예시적으로 보여주는 도면들이다.
도 2, 도 3a 및 도 3b를 참조하면, 기판(SUB) 위에 기판과 수직인 방향으로 신장되어 기판(SUB)과 접촉하는 필라(PL)가 제공될 수 있다. 도 3a에 도시된 접지 선택 라인(GSL), 워드 라인들(WLs), 그리고 스트링 선택 라인들(SSL)은 각각 기판(SUB)과 평행한 도전 물질들, 예를 들어 금속 물질들로 형성될 수 있다. 필라(PL)는 접지 선택 라인(GSL), 워드 라인들(WLs), 그리고 스트링 선택 라인들(SSL)을 형성하는 도전 물질들을 관통하여 기판(SUB)과 접촉할 수 있다. 또한, 워드 라인들(WLs)은 데이터 저장에 사용되지 않는 더미(dummy) 워드 라인을 포함할 수 있다. 더미 워드 라인은 다양한 용도로 사용될 수 있다.
도 3b는 도 3a의 절단 선(A-A')에 따른 단면도를 보여준다. 예시적으로, 하나의 워드 라인에 대응하는 메모리 셀(MC)의 단면도가 도시될 수 있다. 필라(PL)는 원통형의 바디(BD)를 포함할 수 있다. 바디(BD)의 내부에 에어갭(AG)이 제공될 수 있다. 바디(BD)는 P-타입 실리콘을 포함하며, 채널이 형성되는 영역일 수 있다. 필라(PL)는 바디(BD)를 둘러싸는 원통형의 터널 절연막(TI) 및 터널 절연막(TI)을 둘러싸는 원통형의 전하 포획 막(CT)을 더 포함할 수 있다. 하나의 워드 라인 및 필라(PL)의 사이에 블로킹 절연막(BI)이 제공될 수 있다. 바디(BD), 터널 절연막(TI), 전하 포획 막(CT), 블로킹 절연막(BI), 그리고 하나의 워드 라인은 기판(SUB) 또는 기판(SUB)의 상부 면과 수직인 방향으로 형성된 전하 포획형 트랜지스터일 수 있다. 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST) 및 다른 메모리 셀들은 메모리 셀(MC)과 동일한 구조를 가질 수 있다.
예시적으로, 셀 스트링(CS)의 제조 공정에서, 필라(PL)의 폭 또는 기판(SUB)의 상부 면과 평행한 단면적은 기판(SUB)과의 거리가 감소할수록 작게 형성될 수 있다. 따라서, 접지 선택 트랜지스터(GST), 메모리 셀들(MCs) 및 스트링 선택 트랜지스터들(SSTs)의 바디들에 동일한 전압이 인가되고 그리고 접지 선택 라인(GSL), 워드 라인들(WLs) 및 스트링 선택 라인들(SSLs)에 동일한 전압이 인가될 때에, 기판(SUB)에 가까운 메모리 셀 또는 접지 선택 트랜지스터(GST)에 형성되는 전기장(Electric Field)은 기판(SUB)과 먼 메모리 셀 또는 스트링 선택 트랜지스터(SST)에 형성되는 전기장보다 세다. 이러한 특징은 프로그램 동작이 수행되는 동안에 발생하는 프로그램 교란에 영향을 준다. 이러한 셀 스트링(CS)의 기하적인 특징에 따른 문제를 해소하기 위해 앞서 설명한 바와 같이 기판에서 먼곳에 위치하는 메모리 셀들이 먼저 프로그램되도록 프로그램 순서가 정해질 수 있다.
도 4는 본 발명의 실시 예에 따른 하나의 셀 스트링이 구성하는 메모리 셀들 및 그것들의 프로그램 순서를 예시적으로 보여주는 도면들이다. 여기서, 하나의 셀 스트링(CS1)은 복수의 메모리 셀들(MC0~MCn-1, n은 1보다 큰 자연수)을 포함할 수 있다. 예를 들면, 메모리 셀(MC0)은 기판에서 가장 가까운 메모리 셀이고, 메모리 셀(MCn-1)은 기판에서 가장 먼 메모리 셀이다.
도 4를 참조하면, 제 1 셀 스트링(CS1)에서 기판(SUB)과의 거리가 증가할수록 메모리 셀의 크기는 커진다. 본 발명의 실시 예로서, 프로그램 속도가 상대적으로 느린(또는 채널 홀의 직경이 상대적으로 큰) 메모리 셀이 먼저 프로그램 된다. 예를 들면, 불휘발성 메모리 장치(100)는 메모리 셀(MCn-1)의 워드 라인(WLn-1)이 프로그램을 위해 가장 먼저 선택될 수 있다. 그리고 워드 라인들(WLn-2, WLn-3, …, WL0)이 상부에서 하부 방향으로 순차적으로 선택되어 프로그램된다.
도 5는 본 발명의 프로그램 동작을 간략히 보여주는 파형도이다. 도 5를 참조하면, 본 발명의 프로그램 동작은 프로그램 검증 구간(VFY)과 리커버리 구간(RCV), 그리고 프로그램 실행 구간(PGM_EXE)을 포함한다.
프로그램을 위해 선택된 워드 라인으로는 프로그램 펄스(Vpgm1, Vpgm2,…)이 점진적 증가형 스텝 펄스(ISPP) 형태로 제공된다. 먼저, 프로그램 펄스(Vpgm1)이 선택된 워드 라인에 제공된 이후에, 복수 레벨의 검증 전압들(Vfy1, Vfy2, Vfy3)이 선택된 워드 라인에 제공된다. 여기서, 검증 전압들(Vfy1, Vfy2, Vfy3)의 펄스가 3개로 도시되었으나, 이는 예시에 불과하다. 프로그램 검증 구간(VFY)에서 다양한 레벨의 검증 전압들 중 적어도 하나가 펄스 형태로 선택된 워드 라인에 인가될 수 있음은 잘 이해될 것이다. 본 발명의 기술적 특징은 리커버리 구간(RCV) 그리고 프로그램 실행 구간(PGM_EXE)에서 적용된다.
리커버리 구간(RCV)에서는 워드 라인들의 리커버리와 채널 초기화(Initialize)가 병행된다. 즉, 읽기 패스 전압(Vread) 또는 검증 전압(Vfy1, Vfy2, Vfy3)이 인가된 워드 라인들 모두에 리커버리 전압(Vrcv)이 인가될 것이다. 이후, 선택 워드 라인 및 그 주변 워드 라인들에는 리커버리 전압(Vrcv)이 공급되고, 나머지 워드 라인들은 접지 레벨로 디스차지될 것이다. 더불어, 셀 스트링의 공통 소스 라인(CSL)에 프리차지 전압(Vprch)이 인가될 수 있다. 따라서, 셀 스트링의 채널은 프리차지 전압(Vprch)에 대응하는 레벨로 초기화될 것이다. 그러면 최악의 경우에 발생 가능한 네거티브 부스팅에 의한 열전자 주입 현상도 차단될 수 있다. 이러한 이점은 후술하는 도면들을 통해서 보다 상세히 설명될 것이다.
프로그램 실행 구간(PGM_EXE)에서는 선택 워드 라인의 위치에 따라 비선택 워드 라인들에 인가되는 패스 전압의 레벨이 가변된다. 선택 워드 라인이 기준 위치의 상측에 대응하는 경우, 비선택 워드 라인들에는 제 1 패스 전압(Vpass1)이 인가된다. 추가적으로 이때, 선택 워드 라인과 인접한 비선택 워드 라인에는 제 1 패스 전압보다 낮은 제 2 패스 전압(Vpass2)이 인가될 수도 있다.
하지만, 선택 워드 라인이 기준 위치에 대응하거나 기준 위치의 하측에 대응하는 경우, 선택 워드 라인의 상측에 위치하는 비선택 워드 라인의 일부(제 2 워드 라인 그룹)에는 제 3 패스 전압(Vpass3 > Vpass1)이 인가된다. 그리고, 선택 워드 라인의 하측에 위치하는 비선택 워드 라인의 일부(제 1 워드 라인 그룹)에는 제 2 패스 전압(Vpass2) 또는 그보다 낮은 전압이 인가된다. 더불어, 불휘발성 메모리 장치(100)의 구동 온도가 기준 온도(TH)보다 낮아지는 경우, 제 3 패스 전압(Vpass3)의 레벨은 더욱 상승하고, 제 2 패스 전압(Vpass2)의 레벨은 더욱 낮아질 수 있다.
도 6은 본 발명의 리커버리 동작시 워드 라인 전압의 변화 양상을 보여주는 도면이다. 도 6을 참조하면, 본 발명의 리커버리 동작은 제 1 리커버리 단계(RCV1)와 제 2 리커버리 단계(RCV2)를 포함할 수 있다. 여기서, 프로그램을 위해 선택 워드 라인이 접지 선택 라인(GSL)으로부터 3번째 상측에 위치하는 워드 라인(WL2)이라 가정하기로 한다.
리커버리 동작 이전에 먼저 프로그램 검증 동작(① VFY)이 실행된다. 선택 워드 라인(WL2)에는 메모리 셀의 프로그램 성공 여부를 검증하기 위한 검증 전압(Vfy)이 인가된다. 그리고 동시에 나머지 워드 라인들에는 읽기 패스 전압(Vread)이 인가된다. 읽기 패스 전압(Vread)은 실질적으로 모든 프로그램 상태의 메모리 셀들을 턴온 시킬 수 있는 레벨에 대응한다.
이어서, 본 발명의 리커버리 동작이 수행된다. 본 발명의 리커버리 동작은 제 1 리커버리 단계(② RCV1)와 제 2 리커버리 단계(③ RCV2)로 구성된다. 여기서, 하나의 셀 스트링에는 91개의 워드 라인들(WL0~WL90)이 연결되는 경우를 가정하기로 한다. 하지만, 워드 라인의 개수는 여기의 개시에만 국한되지 않음은 잘 이해될 것이다.
제 1 리커버리 단계(RCV1)에서, 모든 워드 라인들(WL0~WL90)에는 리커버리 전압(Vrcv)이 인가된다. 그리고 셀 스트링의 채널을 초기화하기 위해 공통 소스 라인(CSL)을 통해서 프리차지 전압(Vprch)이 공급된다. 공통 소스 라인(CSL)을 통한 채널의 초기화를 위해 스트링 선택 라인(SSL)에는 스트링 선택 트랜지스터(SST)의 턴오프를 위한 접지 전압(GND)이 제공될 수 있다. 더불어, 접지 선택 라인(GSL)에는 접지 선택 트랜지스터(GST)의 턴온을 위해 리커버리 전압(Vrcv)이 인가될 수 있다. 여기서, 리커버리 전압(Vrcv)은 바람직하게는 읽기 패스 전압(Vread)보다는 낮고 0V보다 높은 전압일 수 있다. 또한, 프리차지 전압(Vprch)은 바람직하게는 전원 전압(VDD)보다는 낮고 0V보다 높은 전압일 수 있다.
제 2 리커버리 단계(RCV2)에서, 공통 소스 라인(CSL)을 통해서 채널 초기화를 위해 제공되는 프리차지 전압(Vprch)은 유지된다. 그리고 선택 워드 라인(WL2) 및 제 2 워드 라인 그룹(G2)에는 리커버리 전압(Vrcv)이 지속적으로 공급된다. 제 2 워드 라인 그룹(G2)은 선택 워드 라인의 상측에 위치하는 적어도 하나의 워드 라인들을 의미한다. 하지만, 제 1 워드 라인 그룹(G1)에는 접지 전압(Vss) 또는 리커버리 전압(Vrcv)이 공급될 수 있다. 제 1 워드 라인 그룹(G1)은 선택 워드 라인의 하측에 위치하는 적어도 하나의 워드 라인들을 의미한다. 도시된 실시 예에서, 제 1 워드 라인 그룹(G1)의 워드 라인(WL1)에 리커버리 전압(Vrcv)이, 워드 라인(WL0)에는 접지 전압(GND)이 인가되는 것으로 도시되어 있다. 하지만, 다른 실시 예에서는 제 1 워드 라인 그룹(G1)의 모든 워드 라인들(WL0, WL1)에 접지 전압(GND)이 인가될 수도 있을 것이다. 더불어, 제 3 워드 라인 그룹(G3)에는 접지 전압(GND)이 인가된다. 제 3 워드 라인 그룹(G3)은 제 1 및 제 2 워드 라인 그룹들(G1, G2)을 제외한 나머지 워드 라인들을 의미한다.
도 7은 도 6의 제 1 리커버리 단계(RCV1)에서의 채널 초기화 효과를 간략히 보여주는 도면이다. 도 7을 참조하면, 설명의 편의를 위하여 선택 워드 라인(WL2) 및 제 1 워드 라인 그룹(G1)의 메모리 셀들은 소거 상태(E)이고, 제 2 워드 라인 그룹(G2)의 메모리 셀들은 특정 상태로 프로그램된 것으로 가정하기로 한다. 즉, 워드 라인(WL3)의 메모리 셀은 상태(P7), 워드 라인(WL4)의 메모리 셀은 상태(P2), 워드 라인(WL5)의 메모리 셀은 소거 상태(E)인 것으로 가정하기로 한다.
본 발명의 리커버리 전압(Vrcv)을 사용하는 제 1 리커버리 단계(RCV1)가 적용되지 않는 경우, 제 2 워드 라인 그룹(G2)의 메모리 셀들에 대응하는 채널에 채널 오프 구간, 즉, 로컬 부스팅(Local boosting) 영역이 형성될 것이다. 일반적인 리커버리 동작을 수행할 경우, 선택 워드 라인의 상측 워드 라인들(WL3~WL90)은 읽기 패스 전압(Vread)을 공급받은 후 접지 전압(GND) 레벨로 디스차지된다. 이에 따라 부스팅된 채널 오프 구간은 음(Negative)으로 다운 커플링(Down coupling)을 받게 될 것이다. 이를 네거티브 부스팅(Negative boosting)이라 부른다. 결국, 채널 오프 구간에 음전하들이 많아지게 될 것이다.
그런데, 로컬화된 채널이 오프된 상태이기 때문에 많아진 음전하들이 빠져나갈 곳이 없다. 이때, 네거티브 부스팅에 의하여 채널 오프 구간의 전압은 음전압이 되고, 선택 워드라인(WL2)의 하측 워드 라인들(WL0, WL1)에 연결된 메모리 셀들에 대응하는 채널의 전압은 공통 소스 라인(CSL)에 연결된 상태로써 접지 전압(GND, 예를 들어 0V)일 것이다. 이에, 채널 오프 구간의 음전압과 접지 전압(0V) 사이의 전압 차이가 커짐에 따라 열전자 주입(HCI)에 의하여 워드 라인(WL2)의 소거 상태(E)의 메모리 셀이 프로그램될 수 있다.
반면에, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 리커버리 동작시 네거티브 부스팅에 의하여 유발되는 읽기 디스터번스를 줄이기 위하여, 모든 워드 라인들(WL0~WL90)을 리커버리 전압(Vrcv)을 사용하여 플로팅시킨다. 즉, 0V보다 높은 리커버리 전압(Vrcv)으로 워드 라인들(WL0 ~ WL90)을 디스차지 시킨다. 이로써, 채널 내에 채널 오프 구간이 원천적으로 발생되지 않게 된다. 그 결과로써, 열전자 주입(HCI)에 의한 디스터번스가 차단될 수 있다.
실시 예에 있어서, 리커버리 전압(Vrcv)은 읽기 패스 전압(Vread) 보다 낮고 0V보다 높다. 리커버리 전압(Vrcv)은 최상위 상태(예를 들면, TLC에서 P7)의 메모리 셀을 턴온시킬 수 있는 양의 전압일 수 있다. 예를 들어, 리커버리 전압(Vrcv)은 불휘발성 메모리 장치(100)를 구동하기 위한 구동 전압(VDD)일 수 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 리커버리 동작시 워드라인들을 리커버리 전압(Vrcv)에서 플로팅시킴으로써 읽기 디스터번스를 차단시킬 수 있다.
도 8a 내지 도 8b는 본 발명의 리커버리 동작의 실시 예들을 보여주는 파형도들이다. 도 8a를 참조하면, 프로그램 검증 단계(VFY)에 후속하여 본 발명의 리커버리 동작이 수행된다. 본 발명의 리커버리 동작은 제 1 리커버리 단계(RCV1)와 제 2 리커버리 단계(RCV2)로 구분될 수 있다.
t0 시점에서 t1 시점 사이에서 프로그램 검증 단계(VFY)가 진행된다. 프로그램의 성공 여부를 판단하기 위해 선택된 워드 라인(WL2)으로는 검증 전압(Vfy)이 인가되고, 나머지 비선택 워드 라인들(WL0~WL1, WL3~WL90)에는 읽기 패스 전압(Vread)이 인가될 것이다. 그리고 접지 선택 라인(GSL)에는 접지 선택 전압(VGSL)이 인가되고, 공통 소스 라인(CSL)은 접지 상태를 유지한다.
t1 시점에서 t2 시점 사이에서 제 1 리커버리 단계(RCV1)가 진행된다. 제 1 리커버리 단계(RCV1)의 실행을 위해, 모든 워드 라인들(WL0~WL90)에는 리커버리 전압(Vrcv)이 인가될 것이다. 그리고 접지 선택 라인(GSL)으로는 접지 선택 전압(VGSL)이 인가된다. 특히, 공통 소스 라인(CSL)으로는 채널의 초기화를 위한 프리차지 전압(Vprch)이 인가된다.
t2 시점에서 t4 시점 사이에서 제 2 리커버리 단계(RCV2)가 진행된다. 제 2 리커버리 단계(RCV2)의 실행을 위해, 선택 워드 라인(WL2) 및 선택 워드 라인의 상측에 위치하는 제 2 워드 라인 그룹(G2)으로는 리커버리 전압(Vrcv)의 계속 공급된다. 반면, 선택 워드 라인(WL2)의 하측에 위치하는 제 1 워드 라인 그룹(G1)과 제 3 워드 라인 그룹(G3)의 리커버리 전압은 접지 레벨(GND)로 디스차지된다.
이후, t4 시점에 프로그램 실행 단계(PGM_EXE)를 위하여 접지 선택 라인(GSL)은 접지 레벨로 디스차지된다. 그리고 선택 워드 라인(WL2)으로는 프로그램 전압(Vpgm)이 인가되고, 비선택 워드 라인들(WL0~WL1, WL3~90)로는 패스 전압(Vpass)이 인가된다.
상술한 바와 같이 채널 초기화 동작시 수행되는 본 발명의 리커버리 동작을 통해서 리커버리 동작 중에 채널에서 발생할 수 있는 네거티브 부스팅(Negative boosting)이 차단될 수 있다.
도 8b를 참조하면, 프로그램 검증 단계(VFY)에 후속하여 본 발명의 리커버리 동작이 수행된다. 본 발명의 리커버리 동작은 제 1 리커버리 단계(RCV1)와 제 2 리커버리 단계(RCV2)로 구분될 수 있다. t0 시점 내지 t2 시점에 대응하는 프로그램 검증 단계(VFY) 및 제 1 리커버리 단계(RCV1)는 도 8a와 실질적으로 동일하다. 그러므로, 이 실시 예에서 t0 시점 내지 t2 시점에 대응하는 프로그램 검증 단계(VFY) 및 제 1 리커버리 단계(RCV1)에 대한 설명은 생략하기로 한다.
t2 시점에서 t4 시점 사이에서 제 2 리커버리 단계(RCV2)가 진행된다. 이 실시 예에서, 제 2 리커버리 단계(RCV2)의 실행을 위해, 선택 워드 라인(WL2) 및 선택 워드 라인(WL2)의 상측에 위치하는 제 2 워드 라인 그룹(G2)으로는 제 2 리커버리 전압(Vpre)이 공급된다. 제 2 리커버리 전압(Vpre)은 제 1 리커버리 단계(RCV1)에서 제공된 제 1 리커버리 전압(Vrcv)보다 낮은 레벨일 수 있다. 예컨대, 제 2 리커버리 전압(Vpre)은 접지 레벨(GND) 이상 그리고 제 1 리커버리 전압(Vrcv)보다 낮은 값으로 제공될 수 있다. 반면, 선택 워드 라인(WL2)의 하측에 위치하는 제 1 워드 라인 그룹(G1)과 제 3 워드 라인 그룹(G3)의 리커버리 전압은 접지 레벨(GND)로 디스차지된다.
이후, t4 시점에 프로그램 실행 단계(PGM_EXE)를 위하여 접지 선택 라인(GSL)은 접지 레벨(GND)로 디스차지된다. 그리고 선택 워드 라인(WL2)으로는 프로그램 전압(Vpgm)이 인가되고, 비선택 워드 라인들(WL0~WL1, WL3~90)로는 패스 전압(Vpass)이 인가된다.
상술한 바와 같이 채널 초기화 동작시 수행되는 본 발명의 리커버리 동작을 통해서 리커버리 동작 중에 채널에서 발생할 수 있는 네거티브 부스팅(Negative boosting)이 차단될 수 있다.
도 9a 내지 도 9d는 본 발명의 리커버리 동작의 다른 실시 예들을 보여주는 파형도들이다.
도 9a를 참조하면, 이 실시 예에 따른 본 발명의 리커버리 동작은 제 1 리커버리 단계(RCV1)와 제 2 리커버리 단계(RCV2)를 포함한다. 이 실시 예에서, 프로그램 검증 단계(VFY), 제 1 리커버리 단계(RCV1) 및 프로그램 실행 단계(PGM_EXE)는 앞서 도 8a에서 설명한 바와 동일하다. 즉, t0 시점에서 t2까지의 동작은 도 8a의 동작과 동일하다. 따라서, 프로그램 검증 단계(VFY), 제 1 리커버리 단계(RCV1)에 대한 설명은 이하에서 생략하기로 한다. 제 2 리커버리 단계(RCV2)에 대해서만 자세히 설명하기로 한다.
t2 시점에서 t3 시점 사이에서 제 2 리커버리 단계(RCV2)가 진행된다. 제 2 리커버리 단계(RCV2)의 실행을 위해, 선택 워드 라인(WL2) 및 선택 워드 라인(WL2)의 상측에 위치하는 제 2 워드 라인 그룹(G2, WL3~WL5)으로는 리커버리 전압(Vrcv)이 계속 공급된다. 반면, 선택 워드 라인(WL2)의 하측에 위치하는 제 1 워드 라인 그룹(G1, WL0~WL1) 및 제 2 워드 라인 그룹(G2)의 상측에 위치하는 제 3 워드 라인 그룹(G3, WL6~WL90)의 리커버리 전압은 접지 레벨(GND)로 디스차지된다.
t3 시점에서, 선택 워드 라인(WL2)은 접지 레벨(GND)로 디스차지될 수 있다. 선택 워드 라인(WL2)의 디스차지를 통해서 프로그램 실행 단계(PGM_EXE)에 제공되는 프로그램 전압(Vpgm)의 정밀도를 높일 수 있다. 그리고 t4 시점에서 선택 워드 라인(WL2)으로는 프로그램 전압(Vpgm)이, 비선택 워드 라인들(WL0~WL1, WL3~WL90)으로는 패스 전압(Vpass)이 인가된다.
도 9b를 참조하면, 이 실시 예에 따른 본 발명의 리커버리 동작은 제 1 리커버리 단계(RCV1)와 제 2 리커버리 단계(RCV2)를 포함한다. 이 실시 예에서, 프로그램 검증 단계(VFY), 제 1 리커버리 단계(RCV1) 및 프로그램 실행 단계(PGM_EXE)는 앞서 도 9a에서 설명한 바와 동일하다. 즉, t0 시점에서 t2까지의 동작은 도 8a의 동작과 동일하다. 따라서, 프로그램 검증 단계(VFY), 제 1 리커버리 단계(RCV1)에 대한 설명은 이하에서 생략하기로 한다.
t2 시점에서 t3 시점 사이에서 제 2 리커버리 단계(RCV2)가 진행된다. 제 2 리커버리 단계(RCV2)의 실행을 위해, 선택 워드 라인(WL2) 및 선택 워드 라인(WL2)의 상측에 위치하는 제 2 워드 라인 그룹(G2, WL3~WL5)에는 제 2 리커버리 전압(Vpre)이 공급될 수 있다. 제 2 리커버리 전압(Vpre)은 제 1 리커버리 단계(RCV1)에서 제공된 제 1 리커버리 전압(Vrcv)보다 낮은 레벨일 수 있다. 예컨대, 제 2 리커버리 전압(Vpre)은 접지 레벨(GND) 이상 그리고 제 1 리커버리 전압(Vrcv)보다 낮은 값으로 제공될 수 있다. 반면, 제 1 워드 라인 그룹(G1, WL0~WL1)과 제 3 워드 라인 그룹(G3, WL6~WL90)의 리커버리 전압은 접지 레벨(GND)로 디스차지된다.
t3 시점에서, 선택 워드 라인(WL2)은 접지 레벨(GND)로 디스차지될 수 있다. 이때, 제 2 워드 라인 그룹(G2, WL3~WL5)에는 제 2 리커버리 전압(Vpre)이 지속적으로 공급되고, 제 1 워드 라인 그룹(G1, WL0~WL1) 및 제 3 워드 라인 그룹(G3, WL6~WL90)은 접지 레벨(GND)로 유지될 것이다.
t4 시점에서, 프로그램 실행 단계(PGM_EXE)를 위하여 접지 선택 라인(GSL)은 접지 레벨(GND)로 디스차지된다. 그리고 선택 워드 라인(WL2)으로는 프로그램 전압(Vpgm)이 인가되고, 비선택 워드 라인들(WL0~WL1, WL3~90)로는 패스 전압(Vpass)이 인가된다.
상술한 바와 같이 채널 초기화 동작시 수행되는 본 발명의 리커버리 동작을 통해서 리커버리 동작 중에 채널에서 발생할 수 있는 네거티브 부스팅(Negative boosting)이 효과적으로 차단될 수 있다.
도 9c를 참조하면, 다른 실시 예에 따른 본 발명의 리커버리 동작은 제 1 리커버리 단계(RCV1)와 제 2 리커버리 단계(RCV2)를 포함한다. 이 실시 예에서, 프로그램 검증 단계(VFY), 제 1 리커버리 단계(RCV1) 및 프로그램 실행 단계(PGM_EXE)는 앞서 도 9a에서 설명한 바와 동일하다. 즉, t0 시점에서 t2까지의 동작은 도 9a의 동작과 동일하다. 따라서, 프로그램 검증 단계(VFY), 제 1 리커버리 단계(RCV1)에 대한 설명은 생략하기로 한다. 제 2 리커버리 단계(RCV2)에 대해서만 자세히 설명하기로 한다.
t2 시점에서 t3 시점 사이에서 제 2 리커버리 단계(RCV2)가 진행된다. 제 2 리커버리 단계(RCV2)의 실행을 위해, 선택 워드 라인(WL2) 및 선택 워드 라인의 상측에 위치하는 제 2 워드 라인 그룹(G2)으로는 리커버리 전압(Vrcv)의 계속 공급된다. 반면, 선택 워드 라인(WL2)의 하측에 위치하는 제 1 워드 라인 그룹(G1) 및 제 2 워드 라인 그룹(G2)의 상측에 위치하는 제 3 워드 라인 그룹(G3)의 리커버리 전압은 접지 레벨(GND)로 디스차지된다.
t3 시점에서, 선택 워드 라인(WL2)과 선택 워드 라인(WL2)의 상부 방향으로 인접한 비선택 워드 라인(WL3)이 접지 레벨(GND)로 디스차지될 수 있다. 선택 워드 라인(WL2) 및 비선택 워드 라인(WL3)의 디스차지를 통해서 프로그램 실행 단계(PGM_EXE)에 제공되는 프로그램 전압(Vpgm)의 정밀도를 높일 수 있다.
t4 시점에서 선택 워드 라인(WL2)으로는 프로그램 전압(Vpgm)이, 비선택 워드 라인들(WL0~WL1, WL3~90)로는 패스 전압(Vpass)이 인가된다.
도 9d를 참조하면, 이 실시 예에 따른 본 발명의 리커버리 동작은 제 1 리커버리 단계(RCV1)와 제 2 리커버리 단계(RCV2)를 포함한다. 이 실시 예에서, 프로그램 검증 단계(VFY), 제 1 리커버리 단계(RCV1) 및 프로그램 실행 단계(PGM_EXE)는 앞서 도 9a에서 설명한 바와 동일하다. 즉, t0 시점에서 t2까지의 동작은 도 9a의 동작과 동일하다. 따라서, 프로그램 검증 단계(VFY), 제 1 리커버리 단계(RCV1)에 대한 설명은 생략하기로 한다. 제 2 리커버리 단계(RCV2)에 대해서만 자세히 설명하기로 한다.
t2 시점에서 t3 시점 사이에서 제 2 리커버리 단계(RCV2)가 진행된다. 제 2 리커버리 단계(RCV2)의 실행을 위해, 선택 워드 라인(WL2) 및 선택 워드 라인(WL2)의 상측에 위치하는 제 2 워드 라인 그룹(G2, WL3~WL5)에는 제 2 리커버리 전압(Vpre)이 공급될 수 있다. 반면, 제 1 워드 라인 그룹(G1, WL0~WL1)과 제 3 워드 라인 그룹(G3, WL6~WL90)은 접지 레벨(GND)로 디스차지된다. 여기서, 제 2 리커버리 전압(Vpre)은 제 1 리커버리 단계(RCV1)에서 제공된 제 1 리커버리 전압(Vrcv)보다 낮은 레벨일 수 있다. 예컨대, 제 2 리커버리 전압(Vpre)은 접지 레벨(GND) 이상 그리고 제 1 리커버리 전압(Vrcv)보다 낮은 값으로 제공될 수 있다.
t3 내지 t4 시점에서, 선택 워드 라인(WL2) 및 선택 워드 라인(WL2)의 상측에 인접한 비선택 워드 라인(WL3)은 접지 레벨(GND)로 디스차지될 수 있다. 이때, 비선택 워드 라인(WL3)을 제외한 제 2 워드 라인 그룹(G2, WL43~WL5)에는 제 2 리커버리 전압(Vpre)이 지속적으로 공급된다. 그리고, 제 1 워드 라인 그룹(G1, WL0~WL1) 및 제 3 워드 라인 그룹(G3, WL6~WL90)의 전압은 접지 레벨(GND)로 유지될 것이다.
t4 시점에서 선택 워드 라인(WL2)으로는 프로그램 전압(Vpgm)이, 비선택 워드 라인들(WL0~WL1, WL3~90)로는 패스 전압(Vpass)이 인가된다.
도 10은 본 발명의 설명하기 위하여 3-비트 메모리 셀에 대한 문턱전압 산포를 예시적으로 보여주는 도면이다. 도 10을 참조하면, 메모리 셀은 소거 상태(E) 및 복수의 프로그램 상태들(P1~P7) 중 어느 하나로 프로그램될 것이다.
앞서 설명된 검증 전압(Vfy)은 복수의 프로그램 상태들(P1~P7)을 각각 식별하기 위한 전압들일 수 있다. 예를 들면, 검증 전압(Vfy4)은 프로그램 상태(P4)로 프로그램되는 메모리 셀들의 프로그램 성공 여부를 식별하기 위한 레벨이다.
본 발명의 리커버리 전압(Vrcv)은 읽기 패스 전압(Vread)보다 낮고 최상위 프로그램 상태(P7)보다는 높을 수 있다. 하지만, 리커버리 전압(Vrcv)의 레벨은 여기의 개시에만 국한되지 않는다. 리커버리 전압(Vrcv)은 네거티브 부스팅과 읽기 디스터번스를 모두 고려하여 조정될 수 있을 것이다. 예를 들면, 리커버리 전압(Vrcv)은 불휘발성 메모리 장치(100)의 전원으로 사용하는 구동 전압(VDD) 레벨일 수 있다.
도 11a 및 도 11b는 본 발명의 프로그램 실행 단계에서 워드 라인에 인가되는 전압의 특징을 보여주는 도면들이다. 도 11a는 프로그램을 위한 선택 워드 라인이 기준 워드 라인(RWL)보다 상측에 위치하는 경우의 채널 및 워드 라인 전압을 보여준다. 도 11b는 선택 워드 라인이 기준 워드 라인(RWL)보다 하측에 위치하는 경우의 채널 및 워드 라인 전압을 보여준다.
여기서, 상측 워드 라인으로부터 하측 워드 라인 순으로 프로그램되는 시퀀스에서, 기준 워드 라인(RWL)의 위치가 워드 라인(WL15)인 것으로 가정하기로 한다. 기준 워드 라인(RWL)은 로컬 부스팅 채널들의 전위차에 의한 열전자 주입(HCI) 문제가 심각해지기 시작하여, 프로그램 동작시 패스 전압의 인가 조건을 변경하는 워드 라인을 의미한다. 기준 워드 라인(RWL)보다 상측에 위치하는 워드 라인들의 프로그램시에 적용되는 패스 전압의 인가 조건을 제 1 패스 조건이라 칭하기로 한다. 그리고 기준 워드 라인(RWL) 및 기준 워드 라인(RWL)보다 하측에 위치하는 워드 라인들의 프로그램시에 적용되는 패스 전압의 인가 조건을 제 2 패스 조건이라 칭하기로 한다. 후술하겠지만, 온도에 따라 열전자 주입에 의한 효과를 고려하여, 제 2 패스 조건에 오프셋을 부가한 제 3 패스 조건도 고려될 수 있다.
도 11a는 기준 워드 라인(RWL)보다 상측에 위치하는 워드 라인들의 프로그램시에 적용되는 제 1 패스 조건을 예시적으로 보여준다. 예컨대, 선택 워드 라인(WL47)이 프로그램을 위해 선택되는 경우, 선택 워드 라인(WL47)은 기준 워드 라인(RWL)보다 훨씬 기판으로부터 상측에 위치하는 워드 라인에 대응한다. 따라서, 프로그램시 인가되는 패스 전압은 제 1 패스 조건에 따라 제공될 것이다. 제 1 패스 조건의 적용을 위해, 선택 워드 라인(WL47)의 상측에 위치하는 워드 라인들(WL48~WL90)에는 제 1 패스 전압(Vpass1) 또는 제 2 패스 전압(Vpass2<Vpass1)이 인가된다. 그리고 선택 워드 라인(WL47)의 하측에 위치하는 워드 라인들(WL0~WL46)에도 제 1 패스 전압(Vpass1) 또는 제 2 패스 전압(Vpass2<Vpass1)이 인가된다. 특히, 선택 워드 라인(WL47)에 인접한 워드 라인들(WL46, WL48)에는 상대적으로 낮은 제 2 패스 전압(Vpass2)이, 그리고 나머지 워드 라인들(WL0~WL45, WL49~90)에는 제 1 패스 전압(Vpass1)이 제공될 수 있다.
도 11b는 기준 워드 라인(RWL)보다 하측에 위치하는 워드 라인들의 프로그램시에 적용되는 제 2 패스 조건을 예시적으로 보여준다. 예컨대, 선택 워드 라인(WL2)이 프로그램을 위해 선택되는 경우, 기준 워드 라인(RWL)보다 훨씬 기판에 가까이 위치하는 워드 라인에 대응한다. 따라서, 프로그램시 인가되는 패스 전압은 제 2 패스 조건에 따라 제공될 것이다. 제 2 패스 조건의 적용을 위해, 선택 워드 라인(WL2)의 상측에 위치하는 제 1 워드 라인 그룹(WL3~WLj)에는 제 3 패스 전압(Vpass3>Vpass1)이 인가된다. 그리고 선택 워드 라인(WL2)의 하측에 위치하는 제 2 워드 라인 그룹(WL0~WL1)에는 제 2 패스 전압(Vpass2<Vpass1)이 인가될 수 있다. 여기서, 제 2 패스 조건에서 제 1 워드 라인 그룹(WL3~WLj)의 수는 제 1 패스 건에 비해서 증가될 수 있다. 또한, 제 1 패스 조건과 제 2 패스 조건으로의 패스 전압들의 레벨 변경은 여기의 개시에만 국한되지 않는다.
도 12a는 기준 워드 라인(RWL)보다 상측에 위치하는 워드 라인들의 프로그램시에 적용되는 제 1 패스 조건에 따른 워드 라인 전압을 보여주는 파형도이다. 도 12a를 참조하면, 선택 워드 라인(WL47)이 프로그램을 위해 선택되는 경우, 기준 워드 라인(RWL)보다 훨씬 기판으로부터 상측에 위치하는 워드 라인에 대응한다. 따라서, 프로그램시 인가되는 패스 전압은 제 1 패스 조건에 따라 제공될 것이다.
TO 시점에서, 프로그램 금지된 비선택 비트 라인으로는 제 2 비트 라인 전압(VBL2)이 인가될 수 있다. 예를 들면, 제 2 비트 라인 전압(VBL2)은 전원 전압(VDD)일 수 있다. 이로 인해, 비선택된 비트 라인에 연결된 메모리 셀들은 프로그램 금지될 것이다. 프로그램을 위해 선택된 비트 라인으로는 제 1 비트 라인 전압(VBL1)의 레벨로 유지될 것이다. 예를 들면, 제 1 비트 라인 전압(VBL1)은 접지 레벨(GND)일 수 있다. 더불어, TO 시점에서 선택된 스트링의 스트링 선택 라인(SSL)으로는 제 2 스트링 선택 전압(VSSL2)이, 비선택된 스트링 선택 라인으로는 제 1 스트링 선택 전압(VSSL1)이 인가될 수 있다. 예를 들면, 제 2 스트링 선택 전압(VSSL2)은 전원 전압(VDD)일 수 있다.
T1 시점에서, 패스 전압들(Vpass1, Vpass2)이 워드 라인들에 인가될 수 있다. 여기서, 선택 워드 라인(WL47)의 상측에 위치하는 워드 라인들(WL48~WL90)에는 제 1 패스 전압(Vpass1) 또는 제 2 패스 전압(Vpass2<Vpass1)이 인가된다. 즉, 워드 라인들(WL49~WL90)에는 제 1 패스 전압(Vpass1)이 인가되고, 선택 워드 라인(WL47)에 인접한 워드 라인(WL48)에는 제 2 패스 전압(Vpass2)이 인가될 수 있다. 그리고 선택 워드 라인(WL47)에도 제 2 패스 전압(Vpass2)이 제공될 수도 있을 것이다. 또한, 선택 워드 라인(WL47)의 하측에 위치하는 워드 라인들(WL0~WL46)에도 제 1 패스 전압(Vpass1) 또는 제 2 패스 전압(Vpass2)이 인가된다. 특히, 선택 워드 라인(WL47)에 인접한 워드 라인들(WL46, WL48)에는 상대적으로 낮은 제 2 패스 전압(Vpass2)이, 그리고 나머지 워드 라인들(WL0~WL45, WL49~90)에는 제 1 패스 전압이 제공될 수 있다.
T2 시점에서, 선택 워드 라인(WL47)으로 프로그램 전압(Vpgm)이 인가된다. 선택된 셀 스트링의 선택 워드 라인(WL47)에 연결된 메모리 셀들은 프로그램된다. 그리고 비선택 워드 라인들(WL0~WL46, WL48~WL90)은 이전의 제 1 패스 조건에 대응하는 전압들이 지속적으로 공급될 것이다. 이로 인해 비선택된 스트링 선택 라인에 연결된 셀 스트링의 채널은 T1 시점에서 T3 시점까지 부스팅 상태를 유지한다. 따라서, 비선택된 셀 스트링들의 선택 워드 라인(WL47)에 연결된 메모리 셀들의 프로그램이 방지될 수 있다.
T3 시점에서, 워드 라인들에 공급된 프로그램 전압(Vpgm) 및 패스 전압들(Vpass1, Vpass2)은 리커버리될 수 있다.
이상에서는 기준 워드 라인(RWL)보다 상측에 위치하는 워드 라인들의 프로그램시에 적용되는 제 1 패스 조건에 따른 워드 라인 전압의 파형이 설명되었다.
도 12b는 기준 워드 라인(RWL)보다 하측에 위치하는 워드 라인들의 프로그램시에 적용되는 제 2 패스 조건에서의 워드 라인 전압을 보여주는 파형도이다. 도 12b를 참조하면, 선택 워드 라인(WL2)이 프로그램을 위해 선택되는 경우, 기준 워드 라인(RWL=WL15)보다 훨씬 기판으로부터 하측에 위치하는 워드 라인에 대응한다. 따라서, 프로그램시 인가되는 패스 전압은 제 2 패스 조건에 따라 제공될 것이다.
TO 시점 내지 T1 시점에서의 비트 라인 전압 및 스트링 선택 라인 전압은 도 12a와 동일하므로 구체적인 설명은 생략하기로 한다.
T1 시점에서, 패스 전압들(Vpass1, Vpass2, Vpass3)이 워드 라인들에 인가될 수 있다. 여기서, 선택 워드 라인(WL2)의 상측에 위치하는 제 2 워드 라인 그룹(WL3~WLi, 4<i<90인 자연수)에는 제 1 패스 전압(Vpass1)보다 높은 제 3 패스 전압(Vpass3)이 인가된다. 더불어, 제 2 워드 라인 그룹(WL3~WLi-1, 4<i<90인 자연수)보다 상측에 위치하는 제 3 워드 라인 그룹(WLi~WL90)에는 제 3 패스 전압(Vpass3)보다 낮은 제 1 패스 전압(Vpass1)이 인가될 수 있다. 그리고 선택 워드 라인(WL2)의 하측에 위치하는 제 1 워드 라인 그룹(WL0~WL1)에는 제 1 패스 전압(Vpass1)보다 낮은 제 2 패스 전압(Vpass2)이 인가된다. 이때, 선택 워드 라인(WL2)에는 제 1 내지 제 3 패스 전압(Vpass1, Vpass2, Vpass3) 중 어느 하나가 인가될 수 있다.
여기서, 제 1 패스 전압보다 높은 제 3 패스 전압(Vpass3)이 인가되는 제 2 워드 라인 그룹(WL3~WLi-1)의 수는 디스터번스(Disturbance)와 열전자 주입(HCI)을 고려하여 적절한 크기로 선택될 수 있을 것이다. 제 2 워드 라인 그룹(WL3~WLi-1)이 많을수록 로컬 부스팅된 제 1 채널(CH1)의 전위가 높아져 열전자 주입(HCH) 현상의 가능성은 낮아질 것이다. 하지만, 그만큼 제 3 패스 전압(Vpass3)에 의한 메모리 셀들의 디스터번스는 증가하게 된다.
T2 시점에서, 선택 워드 라인(WL2)으로 프로그램 전압(Vpgm)이 인가된다. 선택된 셀 스트링의 선택 워드 라인(WL2)에 연결된 메모리 셀들은 프로그램된다. 그리고 비선택 워드 라인들(WL0~WL1, WL3~WL90)에는 T1 시점에 제공된 제 2 패스 조건의 전압들이 지속적으로 공급될 것이다. 이로 인해 비선택된 스트링 선택 라인에 연결된 셀 스트링의 채널들(CH1, CH2)은 T1 시점에서 T3 시점까지 부스팅 상태를 유지한다. 이러한 이유로, 비선택된 셀 스트링들의 선택 워드 라인(WL2)에 연결된 메모리 셀들의 프로그램이 방지될 수 있다.
T3 시점에서, 워드 라인들에 공급된 프로그램 전압(Vpgm) 및 패스 전압들(Vpass1, Vpass2, Vpass3)은 리커버리될 수 있다.
이상에서는 기준 워드 라인(RWL)보다 상측에 위치하는 워드 라인들의 프로그램시에 적용되는 제 2 패스 조건에 따른 워드 라인 전압의 파형이 설명되었다.
도 13은 도 12에서 설명된 제 2 패스 조건에 비해 불휘발성 메모리 장치의 구동 온도가 기준 온도(TH) 미만으로 낮아지는 경우에 적용하는 제 3 패스 조건에서의 워드 라인 전압을 보여주는 파형도이다. 도 13을 참조하면, 선택 워드 라인(WL2)이 프로그램을 위해 선택되는 경우, 기준 워드 라인(RWL=WL15)보다 훨씬 기판으로부터 하측에 위치하는 워드 라인에 대응한다. 만일, 온도 센서(170, 도 1 참조)로부터 제공되는 온도 정보(Temp_Info)에 포함된 현재의 구동 온도(Current Temp.)가 기준 온도(TH) 이상인 경우, 앞서 도 12b에서 설명된 제 2 패스 조건이 적용될 것이다. 하지만, 현재의 구동 온도(Current Temp.)가 기준 온도(TH)보다 낮은 것으로 판단되면, 이하에서 설명되는 제 3 패스 조건이 적용될 것이다.
TO 시점 내지 T1 시점에서의 비트 라인 전압 및 스트링 선택 라인 전압은 도 12a와 동일하므로 구체적인 설명은 생략하기로 한다.
T1 시점에서, 패스 전압들(Vpass1, Vpass2-β, Vpass3+α)이 워드 라인들에 인가될 수 있다. 여기서, 선택 워드 라인(WL2)의 상측에 위치하는 제 2 워드 라인 그룹(WL3~WLi-1, 4<i<90인 자연수)에는 제 3 패스 전압(Vpass3)보다 높은 제 5 패스 전압(Vpass3+α)이 인가된다. 여기서, α는 현재 온도에 의존하는 오프셋일 수 있다. 그리고 선택 워드 라인(WL2)의 상측에 위치하는 제 3 워드 라인 그룹(WLi~WL90)에는 제 3 패스 전압(Vpass3) 또는 제 1 패스 전압(Vpass1)이 인가될 수 있을 것이다. 그리고 선택 워드 라인(WL2)의 하측에 위치하는 제 1 워드 라인 그룹(WL0~WL1)에는 제 2 패스 전압(Vpass2)보다 낮은 제 4 패스 전압(Vpass2-β)이 인가된다. 여기서, β는 현재 온도에 의존하는 오프셋일 수 있다. 이때, 선택 워드 라인(WL2)에는 제 1 내지 제 3 패스 전압(Vpass1, Vpass2, Vpass3) 중 어느 하나가 인가될 수 있다.
T2 시점에서, 선택 워드 라인(WL2)으로 프로그램 전압(Vpgm)이 인가된다. 선택된 셀 스트링의 선택 워드 라인(WL2)에 연결된 메모리 셀들은 프로그램된다. 그리고 비선택 워드 라인들(WL0~WL1, WL3~WL90)에는 T1 시점에 제공된 제 3 패스 조건의 전압들이 지속적으로 공급될 것이다. 이로 인해 비선택된 스트링 선택 라인에 연결된 셀 스트링의 채널들(CH1, CH2)은 T1 시점에서 T3 시점까지 부스팅 상태를 유지한다. 이러한 이유로, 비선택된 셀 스트링들의 선택 워드 라인(WL2)에 연결된 메모리 셀들의 프로그램이 방지될 수 있다.
T3 시점에서, 워드 라인들에 공급된 프로그램 전압(Vpgm) 및 패스 전압들(Vpass1, Vpass2-β, Vpass3+α)은 리커버리될 수 있다.
이상에서는 현재의 구동 온도(Current Temp.)가 기준 온도(TH)보다 낮은 것으로 판단될 때 수행되는 제 3 패스 조건에 따른 워드 라인 전압들의 파형이 설명되었다.
도 14는 본 발명의 프로그램 실행 동작시 패스 전압을 제공하는 방법을 각 조건에 따라 보여주는 순서도이다. 도 1 및 도 14를 참조하면, 프로그램 동작시 선택 워드 라인의 위치와 구동 온도에 따라 최적의 패스 전압 조건들이 선택될 수 있다. 여기서, 셀 스트링에서 프로그램을 위한 워드 라인의 선택 순서는 기판에서 먼 거리에 있는 워드 라인들이 먼저 선택되는 경우에 한한다.
S110 단계에서, 제어 로직 회로(150, 도 1 참조)에 의해서 프로그램 전압(Vpgm)을 인가할 워드 라인(WL)이 선택된다. 이 단계에서 선택된 워드 라인을 선택 워드 라인(Selected WL)이라 칭하기로 한다. 본 발명에서는 기판에서 멀리 있는 워드 라인들이 프로그램 전압을 제공하기 위해 먼저 선택된다.
S120 단계에서, 제어 로직 회로(150)에 의해 기준 워드 라인(RWL)에 대비하여 선택 워드 라인(Selected WL)의 상대적 위치에 따른 동작 분기가 발생한다. 만일, 선택 워드 라인(Selected WL)이 기준 워드 라인(RWL)보다 기판에 대해 더 상측에 위치하는 경우(Yes 방향), 절차는 S130 단계로 이동한다. 반면, 선택 워드 라인(Selected WL)이 기준 워드 라인(RWL)보다 하측에 위치하는 경우, 또는, 선택 워드 라인(Selected WL)이 기준 워드 라인(RWL)보다 기판에 더 가까운 경우(No 방향), 절차는 S140 단계로 이동한다. 예를 들면, 기준 워드 라인(RWL)은 91개 워드 라인들(WL0~WL90) 중에서 기판으로부터 16번째 위치하는 워드 라인(WL15)일 수 있다. 하지만, 기준 워드 라인(RWL)의 위치는 3차원 반도체 메모리의 레이어 수에 따라 또는 공정의 특성에 따라 다양하게 가변될 수 있음은 잘 이해될 것이다.
S130 단계에서, 제어 로직 회로(150)는 제 1 패스 조건(1st Vpass condition)에 따라 비선택 워드 라인들에 패스 전압을 인가한다. 물론, 이때, 선택 워드 라인으로는 프로그램 전압(Vpgm)이 인가될 것이다. 제 1 패스 조건(1st Vpass condition)에 대응하는 패스 전압의 예시적인 레벨은 도 12a에 도시된 파형도에 나타나 있다. 즉, 비선택 워드 라인들에는 제 1 패스 전압(Vpass1) 또는 제 2 패스 전압(Vpass2<Vpass1)이 인가된다.
S140 단계에서, 제어 로직 회로(150)는 온도 센서(170)로부터 제공되는 온도 정보(Temp_Info)로부터 불휘발성 메모리 장치(100)가 구동되는 현재 온도(Current Temp)를 획득한다. 그리고 제어 로직 회로(150)는 현재 온도(Current Temp)가 기준 온도(TH)와 비교하여 패스 조건을 선택하기 위한 동작 분기를 수행한다. 만일, 현재 온도(Current Temp)가 기준 온도(TH)보다 높거나 같으면(No 방향), 절차는 S150 단계로 이동한다. 반면, 현재 온도(Current Temp)가 기준 온도(TH)보다 낮으면(Yes 방향), 절차는 S160 단계로 이동한다.
S150 단계에서, 제어 로직 회로(150)는 구동 온도가 열전자 주입(HCI)에 크게 영향을 미치지 않을 정도라 판단하고 제 2 패스 조건(2nd Vpass condition)에 따라 비선택 워드 라인들에 패스 전압을 인가한다. 선택 워드 라인으로는 프로그램 전압(Vpgm)이 인가될 것이다. 제 2 패스 조건(2nd Vpass condition)에 대응하는 패스 전압의 예시적인 레벨은 도 12b에 도시된 파형도에 나타나 있다. 즉, 비선택 워드 라인들 중에서 선택 워드 라인의 상측에 위치하는 제 1 워드 라인 그룹에는 제 1 패스 전압(Vpass1)보다 높은 제 3 패스 전압(Vpass3)이 인가된다. 그리고 비선택 워드 라인들 중에서 선택 워드 라인의 하측에 위치하는 제 2 워드 라인 그룹에는 제 1 패스 전압(Vpass1)보다 낮은 제 2 패스 전압(Vpass2)이 인가된다. 더불어, 제 1 워드 라인 그룹의 상측에 위치하는 나머지 워드 라인들(제 3 워드 라인 그룹)에는 제 1 패스 전압(Vpass1)이 인가될 것이다.
S160 단계에서, 제어 로직 회로(150)는 구동 온도가 열전자 주입(HCI) 현상을 심화시킬 정도라 판단하고 제 3 패스 조건(3rd Vpass condition)에 따라 비선택 워드 라인들에 패스 전압을 인가한다. 물론, 선택 워드 라인으로는 프로그램 전압(Vpgm)이 인가될 것이다. 제 3 패스 조건에 대응하는 패스 전압의 예시적인 레벨은 도 13에 도시된 파형도에 나타나 있다. 즉, 비선택 워드 라인들 중에서 선택 워드 라인의 상측에 위치하는 제 2 워드 라인 그룹에는 제 3 패스 전압(Vpass3)보다 높은 패스 전압(Vpass3+α)이 인가된다. 그리고 비선택 워드 라인들 중에서 선택 워드 라인의 하측에 위치하는 제 1 워드 라인 그룹에는 제 2 패스 전압(Vpass2)보다 낮은 패스 전압(Vpass2-β)이 인가된다. 또한, 제 2 워드 라인 그룹의 상측에 위치하는 나머지 워드 라인들(제 3 워드 라인 그룹)에는 제 1 패스 전압(Vpass1)이 인가될 것이다.
이상에서는 프로그램 동작시 선택 워드 라인의 위치와 구동 온도에 따라 최적의 패스 전압을 제공하기 위한 절차들이 간략히 설명되었다.
도 15는 본 발명의 실시 예에 따른 프로그램 방법을 적용할 수 있는 셀 스트링 구조의 다른 예를 보여주는 도면이다. 도 15를 참조하면, 셀 스트링(CS2)은 기판(SUB)과의 거리가 증가할수록 메모리 셀의 크기가 증가하는 두 개의 셀 그룹들(CG1, CG2)을 포함할 수 있다.
제 1 셀 그룹(CG1)은 메모리 셀의 크기가 순서대로 증가하는 메모리 셀(MC0) 내지 메모리 셀(MCm)을 포함할 수 있다. 제 2 셀 그룹(CG2)은 메모리 셀의 크기가 순서대로 증가하는 메모리 셀(MCm+1) 내지 메모리 셀(MCn-1)을 포함할 수 있다. 그리고 프로그램 순서는 기판(SUB)으로부터 상대적으로 먼 거리에 위치하는 메모리 셀(MCn-1)부터 시작하여 마지막에 메모리 셀(MC0)이 프로그램되는 순서에 따를 것이다.
하지만, 셀 스트링(CS2)은 채널 홀의 사이즈가 일정하게 감소하다가 중간 위치에서 다시 채널 홀의 사이즈가 증가하는 형태를 갖는다. 따라서, 채널 홀의 사이즈가 기준 이하로 감소되는 워드 라인의 범위에서는 앞서 도 5에서 설명된 리커버리 동작(RCV) 및 프로그램 실행 동작(PGM_EXE)을 적용할 수 있을 것이다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
Claims (23)
- 기판에 수직인 방향으로 메모리 셀들이 적층되는 셀 스트링을 포함하는 불휘발성 메모리 장치의 프로그램 방법에 있어서:
상기 메모리 셀들 중 제 1 워드 라인에 연결된 제 1 메모리 셀을 프로그램하되, 상기 제 1 워드 라인의 상측 또는 하측에 위치하는 워드 라인들에 제 1 패스 전압을 인가하는 제 1 프로그램 단계; 그리고
상기 제 1 워드 라인의 프로그램이 완료된 후에, 제 2 워드 라인에 연결된 제 2 메모리 셀을 프로그램하되, 상기 제 2 워드 라인의 하측에 위치하는 제 1 워드 라인 그룹에는 상기 제 1 패스 전압보다 낮은 제 2 패스 전압을, 상기 제 2 워드 라인의 상측에 위치하는 제 2 워드 라인 그룹에는 상기 제 1 패스 전압보다 높은 제 3 패스 전압을 인가하는 제 2 프로그램 단계를 포함하되,
상기 제 2 워드 라인은 상기 제 1 워드 라인보다 상기 기판에 더 가까운 프로그램 방법. - 제 1 항에 있어서,
상기 제 2 워드 라인은 상기 셀 스트링의 워드 라인들 중 기준 워드 라인보다 상기 기판에 더 가까운 프로그램 방법. - 제 1 항에 있어서,
상기 제 2 프로그램 단계에서, 상기 제 2 워드 라인 그룹의 상측에 위치하는 제 3 워드 라인 그룹에는 상기 제 1 패스 전압이 인가되는 프로그램 방법. - 제 1 항에 있어서,
상기 불휘발성 메모리 장치의 구동 온도를 센싱하는 단계를 더 포함하되,
상기 구동 온도에 따라 상기 제 2 프로그램 단계에서 제공되는 상기 제 2 패스 전압 또는 상기 제 3 패스 전압이 조정되는 프로그램 방법. - 제 4 항에 있어서,
상기 구동 온도가 기준 온도보다 낮은 경우, 상기 제 3 패스 전압은 제 1 오프셋만큼 증가하는 프로그램 방법. - 제 4 항에 있어서,
상기 구동 온도가 기준 온도보다 낮은 경우, 상기 제 2 패스 전압은 제 2 오프셋만큼 감소되는 프로그램 방법. - 제 4 항에 있어서,
상기 제 2 워드 라인 그룹에 포함되는 워드 라인들의 수는 상기 구동 온도에 따라 가변되는 프로그램 방법. - 제 7 항에 있어서,
상기 구동 온도가 기준 온도보다 낮은 경우의 상기 제 2 워드 라인 그룹에 포함되는 제 1 워드 라인들의 수는, 상기 구동 온도가 상기 기준 온도와 같거나 높은 경우의 상기 제 2 워드 라인 그룹에 포함되는 제 2 워드 라인들의 수보다 많은 프로그램 방법. - 제 1 항에 있어서,
상기 제 1 메모리 셀의 채널 홀은 상기 제 2 메모리 셀의 채널 홀보다 큰 프로그램 방법. - 기판에 수직인 방향으로 메모리 셀들이 적층되는 셀 스트링을 포함하는 불휘발성 메모리 장치의 프로그램 방법에 있어서:
선택 워드 라인에는 검증 전압을, 비선택 워드 라인들에는 읽기 패스 전압을 인가하여 선택된 메모리 셀의 프로그램 여부를 검증하는 단계;
상기 셀 스트링의 공통 소스 라인으로 프리차지 전압을 인가하면서 상기 선택 워드 라인 및 상기 비선택 워드 라인들에 제 1 리커버리 전압을 인가하는 단계; 그리고
상기 비선택 워드 라인들 중 적어도 하나를 접지로 디스차지하는 단계를 포함하되,
상기 셀 스트링의 워드 라인들 중 상기 기판에 더 멀리 위치하는 워드 라인이 먼저 프로그램되는 프로그램 방법. - 제 10 항에 있어서,
상기 제 1 리커버리 전압은 접지 전압보다 높고 상기 읽기 패스 전압보다 낮은 프로그램 방법. - 제 10 항에 있어서,
상기 디스차지하는 단계에서, 상기 선택 워드 라인 및 상기 선택 워드 라인과 인접하는 비선택 워드 라인으로는 상기 제 1 리커버리 전압이 인가되는 프로그램 방법. - 제 10 항에 있어서,
상기 디스차지하는 단계에서, 상기 선택 워드 라인으로는 상기 제 1 리커버리 전압과 다른 레벨의 제 2 리커버리 전압이 인가되는 프로그램 방법. - 제 13 항에 있어서,
상기 디스차지하는 단계에서, 상기 선택 워드 라인의 상측에 위치하는 적어도 하나의 비선택 워드 라인으로는 상기 제 1 리커버리 전압과 다른 레벨의 제 2 리커버리 전압이 인가되는 프로그램 방법. - 제 14 항에 있어서,
상기 제 2 리커버리 전압은 상기 제 1 리커버리 전압보다 낮은 레벨을 갖는 프로그램 방법. - 제 10 항에 있어서,
상기 디스차지 하는 단계에서, 상기 선택 워드 라인 및 상기 선택 워드 라인의 상측에 위치하는 제 1 그룹의 비선택 워드 라인들로 상기 제 1 리커버리 전압이 인가되는 프로그램 방법. - 제 16 항에 있어서,
상기 디스차지 하는 단계에서, 상기 선택 워드 라인의 하측에 위치하는 적어도 하나의 비선택 워드 라인은 접지되는 프로그램 방법. - 제 10 항에 있어서,
상기 선택 워드 라인을 상기 접지로 디스차지하는 단계를 더 포함하는 프로그램 방법. - 제 18 항에 있어서,
상기 선택 워드 라인의 상측에서 상기 선택 워드 라인과 인접한 비선택 워드 라인은 상기 선택 워드 라인의 디스차지와 동기하여 상기 접지로 디스차지되는 프로그램 방법. - 제 10 항에 있어서,
상기 프리차지 전압은 상기 불휘발성 메모리 장치의 구동 온도가 기준 온도보다 낮거나 또는 상기 셀 스트링에서 프로그램되지 않은 메모리 셀들의 수가 기준 숫자 이하인 경우에 증가되는 프로그램 방법. - 기판에 수직인 방향으로 메모리 셀들이 적층되는 셀 스트링을 포함하는 메모리 셀 어레이;
상기 메모리 셀들을 프로그램하기 위해 워드 라인을 선택하는 어드레스 디코더;
상기 셀 스트링의 비트 라인을 제어하는 페이지 버퍼; 그리고
프로그램 동작시 상기 셀 스트링의 워드 라인들 중 상기 기판에 더 멀리 위치하는 워드 라인이 먼저 프로그램되도록 상기 어드레스 디코더 및 상기 페이지 버퍼를 제어하는 제어 로직 회로를 포함하되,
상기 제어 로직 회로는 프로그램 검증 동작후 상기 셀 스트링의 공통 소스 라인으로 프리차지 전압을 인가하면서 상기 셀 스트링의 선택 워드 라인 및 비선택 워드 라인들에 리커버리 전압을 인가하는 불휘발성 메모리 장치. - 제 21 항에 있어서,
상기 제어 로직 회로는 프로그램 동작시,
상기 메모리 셀들 중 제 1 워드 라인에 연결된 제 1 메모리 셀을 프로그램하되, 상기 제 1 워드 라인의 상측 또는 하측에 위치하는 워드 라인들에 제 1 패스 전압을 인가하는 제 1 프로그램 동작 및 상기 제 1 워드 라인보다 상기 기판에 더 가까운 제 2 워드 라인에 연결된 제 2 메모리 셀을 프로그램하되, 상기 제 2 워드 라인의 하측에 위치하는 제 1 워드 라인 그룹에는 상기 제 1 패스 전압보다 낮은 제 2 패스 전압을, 상기 제 2 워드 라인의 상측에 위치하는 제 2 워드 라인 그룹에는 상기 제 1 패스 전압보다 높은 제 3 패스 전압을 인가하는 제 2 프로그램 동작을 수행하는 불휘발성 메모리 장치. - 제 20 항에 있어서,
구동 온도를 측정하여 상기 제어 로직 회로에 제공하는 온도 센서를 더 포함하는 불휘발성 메모리 장치.
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