KR102533016B1 - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 기판 상에 수직하게 형성되고, 높이에 따라 하부 영역과 상부 영역으로 구분된 필라(pillar)를 따라 적층된 다수의 메모리 셀들; 상기 메모리 셀들을 프로그램하고 검증하도록 구성된 주변 회로들; 및 상기 메모리 셀들 중 선택된 메모리 셀을 검증할 때, 상기 선택된 메모리 셀이 상기 필라의 상기 상부 영역에 위치하면 상기 선택된 메모리 셀에 연결된 선택된 워드라인을 제외한 비선택된 워드라인들에 제1 패스 전압을 인가하고, 상기 선택된 메모리 셀이 상기 필라의 상기 하부 영역에 위치하면 상기 선택된 워드라인에 인접한 비선택된 워드라인들 중 적어도 하나에 제2 패스 전압을 인가하도록 상기 주변 회로들을 제어하는 제어 로직을 포함하는 메모리 장치 및 이의 동작 방법을 포함한다.

Description

메모리 장치 및 이의 동작 방법{Memory device and operating method thereof}
본 발명은 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 3차원 메모리 장치 및 이의 동작 방법에 관한 것이다.
메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분될 수 있다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 휘발성 메모리 장치에 비하여 상대적으로 느리지만, 전원 공급이 차단되더라도 저장된 데이터를 유지할 수 있다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위하여, 휴대용 전자 기기에 불휘발성 메모리 장치가 많이 사용된다. 불휘발성 메모리 장치는 데이터가 저장되는 방식에 따라 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등으로 구분될 수 있다.
이 중에서, 플래시 메모리 장치는 셀 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 셀 스트링이 반도체 기판에 수직으로 배열된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함한다.
본 발명의 실시예는 3차원 메모리 장치의 프로그램 동작의 신뢰도를 개선할 수 있는 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 장치는, 기판 상에 수직하게 형성되고, 높이에 따라 하부 영역과 상부 영역으로 구분된 필라(pillar)를 따라 적층된 다수의 메모리 셀들; 상기 메모리 셀들을 프로그램하고 검증하도록 구성된 주변 회로들; 및 상기 메모리 셀들 중 선택된 메모리 셀을 검증할 때, 상기 선택된 메모리 셀이 상기 필라의 상기 상부 영역에 위치하면 상기 선택된 메모리 셀에 연결된 선택된 워드라인을 제외한 비선택된 워드라인들에 제1 패스 전압을 인가하고, 상기 선택된 메모리 셀이 상기 필라의 상기 하부 영역에 위치하면 상기 선택된 워드라인에 인접한 비선택된 워드라인들 중 적어도 하나에 제2 패스 전압을 인가하도록 상기 주변 회로들을 제어하는 제어 로직을 포함할 수 있다.
본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 기준 폭(width)보다 좁을 폭을 갖는 필라 영역을 설정하는 단계; 프로그램 동작시, 선택된 워드 라인이 상기 필라 영역에 포함되는지 판단하는 단계; 상기 선택된 워드 라인이 상기 필라 영역에 포함되지 않으면 제1 패스 전압을 설정하고, 상기 선택된 워드 라인이 상기 필라 영역에 포함되면 상기 제1 패스 전압과 상기 제1 패스 전압보다 높은 제2 패스 전압을 설정하는 단계; 상기 선택된 워드 라인에 연결된 메모리 셀들을 프로그램하는 단계; 및 상기 선택된 워드 라인에 검증 전압을 인가하고, 상기 선택된 워드 라인을 제외한 비선택된 워드 라인들에 상기 제1 패스 전압 또는 상기 제1 및 제2 패스 전압들을 인가하여, 상기 메모리 셀들을 검증하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 필라(pillar)의 폭(width)에 따라 다수의 필라 영역들을 정의하는 단계; 상기 필라를 따라 적층된 메모리 셀들을 프로그램하되, 상기 필라 영역들 중 선택된 메모리 셀이 포함된 상기 필라 영역에 따라 패스 전압을 설정하는 단계; 상기 선택된 메모리 셀에 연결된 선택된 워드 라인에 프로그램 전압을 인가하는 단계; 및 상기 선택된 워드 라인에 검증 전압을 인가하고, 상기 선택된 워드 라인을 제외한 나머지 비선택된 워드 라인들에 상기 검증 패스 전압을 인가하는 단계를 포함할 수 있다.
본 기술은 3차원 메모리 장치의 프로그램 동작의 신뢰도를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3은 3차원으로 구성된 메모리 블록의 일 실시예를 설명하기 위한 사시도이다.
도 4는 본 발명의 실시예에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 5는 싱글 스택(single stack)으로 형성된 셀 스트링을 설명하기 위한 단면도이다.
도 6은 도 5의 셀 스트링이 포함된 메모리 장치의 프로그램 검증 동작을 설명하기 위한 도면이다.
도 7은 도 5의 셀 스트링이 다수의 그룹들로 구분된 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 8은 멀티 스택(multi stack)으로 형성된 셀 스트링을 설명하기 위한 단면도이다.
도 9는 도 8의 셀 스트링이 포함된 메모리 장치의 프로그램 검증 동작을 설명하기 위한 도면이다.
도 10은 3차원으로 구성된 메모리 블록의 다른 실시예를 설명하기 위한 사시도이다.
도 11은 싱글 스택으로 형성된 셀 스트링을 설명하기 위한 단면도이다.
도 12는 도 11의 셀 스트링이 포함된 메모리 장치의 프로그램 검증 동작을 설명하기 위한 도면이다.
도 13은 도 11의 셀 스트링이 포함된 메모리 장치의 다른 실시예에 따른 프로그램 검증 동작을 설명하기 위한 도면이다.
도 14는 도 11의 셀 스트링이 포함된 메모리 장치의 또 다른 실시예에 따른 프로그램 검증 동작을 설명하기 위한 도면이다.
도 15는 도 11의 셀 스트링이 다수의 그룹들로 구분된 메모리 장치의 프로그램 검증 동작을 설명하기 위한 도면이다.
도 16은 멀티 스택으로 형성된 셀 스트링을 설명하기 위한 단면도이다.
도 17은 도 16의 셀 스트링이 포함된 메모리 장치의 프로그램 금증 동작을 설명하기 위한 도면이다.
도 18은 도 2의 메모리 장치를 포함하는 메모리 시스템의 실시 예를 설명하기 위한 블록도이다.
도 19는 도 2의 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 블록도이다.
도 20은 도 19의 메모리 시스템을 포함하는 컴퓨팅 시스템을 설명하기 위한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 저장 장치(storage device; 1100)와, 저장 장치(1100)를 제어하는 호스트(host; 1200)로 구성될 수 있다. 저장 장치(1100)는 데이터가 저장되는 메모리 장치(1110)와 메모리 장치(1110)를 제어하는 메모리 컨트롤러(1120)를 포함할 수 있다.
호스트(1200)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 저장 장치(1100)와 통신할 수 있다. 또한, 호스트(1200)와 저장 장치(1100) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(1120)는 저장 장치(1100)의 동작을 전반적으로 제어하며, 호스트(1200)와 메모리 장치(1110) 사이의 데이터 교환을 제어한다. 예를 들면, 메모리 컨트롤러(1120)는 호스트(1200)의 요청에 따라 프로그램, 리드 또는 소거 동작이 수행되도록 메모리 장치(1110)를 제어할 수 있다.
메모리 장치(1110)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래시 메모리(FLASH Memory)를 포함할 수 있다. 본 실시예에서는 플래시 메모리로 이루어진 메모리 장치(1110)를 예를 들어 설명하도록 한다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1110)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1110)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1110)는 메모리 컨트롤러(도 1의 1120)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; k는 양의 정수)을 포함할 수 있다. 각각의 메모리 블록들(MB1~MBk)에는 워드 라인들(WL)과 비트 라인들(BL1~BLI; I는 양의 정수)이 연결될 수 있다. 워드 라인들(WL)은 각각의 메모리 블록들에 연결되며, 비트 라인들(BL1~BLI)은 메모리 블록들(MB1~MBk)에 공통으로 연결될 수 있다. 메모리 블록들(MB1~MBk)은 2차원 또는 3차원 구조로 구현될 수 있다. 메모리 블록들(MB1~MBk)이 3차원 구조로 이루어진 경우, 메모리 블록들(MB1~MBk) 각각에는 워드 라인들(WL) 외에도 소스 셀렉트 라인들(source select lines), 드레인 셀렉트 라인들(drain select lines) 및 소스 라인(source line)이 연결될 수 있고, 파이프 라인들(pipe lines)이 추가로 연결될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 페이지에 포함된 메모리 셀들을 프로그램, 리드 및 소거하도록 구성될 수 있다. 프로그램 동작은 선택된 페이지에 연결된 선택된 워드 라인에 프로그램 전압을 인가하는 프로그램 전압 인가 동작과, 선택된 워드 라인에 연결된 메모리 셀들의 문턱전압이 목표 레벨에 도달했는지를 판단하는 검증 동작을 포함할 수 있다. 프로그램 전압 인가 동작과 검증 동작이 하나의 루프(loop)를 이루며, 프로그램 동작 동안 다수의 루프들이 반복될 수 있다. 프로그램 동작은 루프들이 수행될 때마다 프로그램 전압이 단계적으로 높아지는 ISPP(Incremental Step Pulse Program) 방식으로 수행될 수 있다.
프로그램 동작시 수행되는 검증 동작은 리드 동작과 유사한 방식으로 수행될 수 있다. 예를 들면, 검증 동작에서 선택된 워드 라인에 검증 전압이 인가될 때, 나머지 비선택된 워드 라인들에는 패스 전압이 인가된다. 리드 동작에서도, 선택된 워드 라인에 리드 전압이 인가될 때, 나머지 비선택된 워드 라인들에는 패스 전압이 인가된다.
다만, 본 발명의 실시예에서는, 3차원 셀 스트링들의 필라(pillar)의 폭 또는 프로그램 동작 순서를 고려하여 패스 전압이 조절될 수 있다. 예를 들면, 필라의 폭이 기준 폭보다 넓은 영역에 포함된 메모리 셀들이 검증될 때에는, 리드 동작의 패스 전압과 동일한 패스 전압이 사용될 수 있다. 하지만, 필라의 폭이 기준 폭보다 좁은 영역에 포함된 메모리 셀들이 검증될 때에는, 리드 동작의 패스 전압과 동일한 패스 전압, 그리고 리드 동작의 패스 전압보다 높은 패스 전압이 모두 사용될 수 있다. 예를 들면, 상대적으로 높은 패스 전압은 비선택된 워드라인들 중에서 선택된 워드라인에 인접한 워드라인들에 인가될 수 있다. 이때, 상대적으로 낮은 패스 전압은 나머지 비선택된 워드라인들에 인가될 수 있고, 검증 전압은 선택된 워드라인에 인가될 수 있다.
주변 회로들(200)은 전압 생성 회로(210), 로우 디코더(220), 페이지 버퍼부(230), 컬럼 디코더(240), 입출력 회로(250) 및 전류 센싱 회로(260)를 포함할 수 있다.
각 회로들을 구체적으로 설명하면 다음과 같다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(210)는 프로그램 전압, 검증 전압, 패스 전압, 리드 전압, 소거 전압 및 턴온 전압 등을 생성할 수 있다.
로우 디코더(row decoder; 220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록에 연결된 워드 라인들(WL)에 전달할 수 있다. 도 2에는 도시되지 않았으나, 로우 디코더(220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 워드 라인들(WL)에 전달할 수 있으며, 워드 라인들(WL)외에도 소스 셀렉트 라인들, 드레인 셀렉트 라인들, 소스 라인 및 파이프 라인들에 동작 전압들(Vop)을 전달할 수 있다.
페이지 버퍼부(230)는 비트 라인들(BL1~BLI)에 연결된 다수의 페이지 버퍼들(PB1~PBI)을 포함할 수 있다. 페이지 버퍼들(PB1~PBI)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBI)은 비트 라인들(BL1~BLI)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작시, 비트 라인들(BL1~BLI)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼부(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1120)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
전류 센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준전류를 생성하고, 페이지 버퍼부(230)로부터 수신받은 센싱 전압(VPB)과 기준전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일되었는지를 판단할 수 있다. 특히, 프로그램 검증 동작시, 제어 로직(300)은 선택된 워드 라인의 위치에 따라 패스 전압을 조절하기 위한 동작 신호(OP_CMD)를 출력할 수 있다.
도 3은 3차원으로 구성된 메모리 블록의 일 실시예를 설명하기 위한 사시도이다.
도 3을 참조하면, 3차원 구조로 구현된 메모리 블록은 기판 상에 수직한(Z 방향) I자 형태로 형성될 수 있으며, 비트 라인들(BL)과 소스 라인(SL) 사이에 배열된 셀 스트링들(cell strings; ST)을 포함할 수 있다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 소스 라인(SL)이 기판의 상부에 수평하게 형성된 경우, BiCS 구조를 갖는 셀 스트링들(ST)은 소스 라인(SL)의 상부에 수직한 방향으로 형성될 수 있다. 더욱 구체적으로 설명하면, 셀 스트링들(ST)은, 제1 방향(Y 방향)으로 배열되며 서로 이격되어 적층된 소스 셀렉트 라인들(source selecte lines; SSL), 워드 라인들(word lines; WL) 및 드레인 셀렉트 라인들(drain select lines; DSL)을 포함할 수 있다. 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)의 개수는 도 3에 도시된 개수에 한정되지 않으며, 메모리 장치에 따라 다를 수 있다.
셀 스트링들(ST)은 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 필라(pillar; PIL)와, 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 필라(PIL)의 상부에 접하며 제1 방향(Y 방향)에 직교하는 제2 방향(X 방향)으로 배열된 비트 라인들(BL)을 포함할 수 있다.
필라(PIL)는 수직 채널막 및 메모리막을 포함할 수 있다. 예를 들면, 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 홀의 내부 측면을 따라 메모리막이 원통 형태로 형성될 수 있고, 메모리 막의 내부에 원기둥 또는 원통 형태의 수직 채널막이 형성될 수 있다. 수직 채널막이 원통 형태로 형성된 경우, 수직 채널막의 내부에는 수직 절연막이 채워질 수 있다. 수직 채널막은 폴리실리콘막으로 형성될 수 있다. 메모리막은 수직 채널막을 감싸는 원통 형태로 형성될 수 있으며, 터널 절연막, 전하 트랩막 및 블로킹막을 포함할 수 있다. 메모리막 중에서 워드 라인들(WL)에 접하는 부분들이 메모리 셀들리 될 수 있다.
비트 라인들(BL)과 필라(PIL) 사이에 콘택 플러그(CT)가 더 형성될 수 있다. 동일한 워드 라인에 연결된 메모리 셀들을 페이지(page)라 부른다. 여기서 페이지는 물리적인 구조를 의미하며, 각각의 물리 페이지들은 다수의 논리 페이지들을 포함할 수 있다. 페이지들
프로그램 동작은 페이지 단위로 수행될 수 있으며, 부분 소거 동작은 하나 이상의 페이지들에 수행될 수 있다. 프로그램 동작은 페이지 단위로 수행될 수 있다.
도 4는 본 발명의 실시예에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 4를 참조하면, 프로그램 동작은 선택된 워드 라인의 위치에 따라 패스 전압을 설정하는 단계와, 선택된 워드 라인에 프로그램 전압을 인가하는 단계와, 설정된 패스 전압을 사용하여 선택된 워드 라인에 연결된 메모리 셀들을 검증하는 단계를 포함할 수 있다. 상술한 단계들이 포함된 프로그램 동작을 구체적으로 설명하면 다음과 같다.
프로그램 동작이 수행되기에 앞서, 셀 스트링은 필라(pillar)의 폭(width)에 따라 다수의 필라 영역들로 구분될 수 있다. 각각의 필라 영역들에 대한 정보는 제어 로직(도 2의 300)에 저장될 수 있다. 예를 들면, 하나의 기준 폭이 설정된 경우, 기준 폭보다 좁은 폭을 갖는 필라 영역이 설정될 수 있다(S41). 또는 다수의 기준 폭들이 설정된 경우, 기준 폭들에 따라 다수의 필라 영역들이 설정될 수 있다. 도 4의 실시예에서는 설명의 편의를 위하여 하나의 기준 폭이 설정된 경우를 예를 들어 설명하도록 한다.
메모리 장치에 프로그램 커맨드, 어드레스 및 데이터가 수신되면, 메모리 장치의 제어 로직(도 2의 300)은 수신된 어드레스에 포함된 로우 어드레스로부터 선택된 워드 라인이 설정된 필라 영역에 포함되는지를 판단한다(S42). 예를 들어, 기준 폭보다 좁은 필라 영역이 설정된 경우, 제어 로직(300)은 선택된 워드 라인이 설정된 필라 영역에 포함되는지를 판단할 수 있다. 3차원 메모리 장치의 제조 공정의 특성상, 필라의 폭은 상부에서 하부로 내려갈수록 좁게 형성된다. 따라서, 기준 폭보다 좁은 폭을 갖는 필라 영역은 셀 스트링의 하부에 주로 설정된다.
선택된 워드 라인이 설정된 필라 영역에 포함되는지가 판단되면, 판단 결과에 따라 검증 전압(Vf) 및 패스 전압이 설정될 수 있다(S43). 여기서, 검증 전압(Vf)은 메모리 장치(300)에 미리 설정되어 있을 수 있는데, 이러한 경우, 'S43' 단계에서는 패스 전압만 설정될 수도 있다. 선택된 워드 라인이 설정된 필라 영역 내에 포함되지 않으면(아니오), 제1 패스 전압(Vpass1)이 설정될 수 있다(S43a). 선택된 워드 라인이 설정된 필라 영역 내에 포함되면(예), 제1 패스 전압(Vpass1)과 제2 패스 전압(Vpass2)이 설정될 수 있다(S43b). 제2 패스 전압(Vpass2)은 제1 패스 전압(Vpass1)보다 높고 프로그램 전압보다 낮게 설정될 수 있다.
패스 전압이 설정되면(S43), 선택된 워드 라인에 연결된 메모리 셀들을 프로그램한다(S44). 예를 들면, 선택된 워드 라인에 프로그램 전압이 인가되어 메모리 셀들의 문턱전압을 높인다.
일정 시간 동안 프로그램 전압이 인가되면, 선택된 워드 라인에 연결된 메모리 셀들을 검증하는 검증 동작이 수행된다(S45). 검증 동작에서는, 선택된 워드 라인에 검증 전압(Vf)이 인가되고, 나머지 비선택된 워드 라인들에는 'S43' 단계에서 설정된 제1 패스 전압(Vpass1) 또는 제1 및 제2 패스 전압들(Vpass1 및 Vpass2)이 인가된다. 제1 및 제2 패스 전압들(Vpass1 및 Vpass2) 중에서 제2 패스 전압(Vpass2)은 선택된 워드 라인에 인접한 비선택된 워드 라인들에 인가될 수 있다. 예를 들면, 제2 패스 전압(Vpass2)은 선택된 워드 라인의 상부에 인접한 비선택된 워드 라인에 인가될 수 있으며, 상부와 하부에 인접한 비선택된 워드 라인들에 인가될 수도 있다. 제2 패스 전압(Vpass2)이 선택된 워드 라인에 인접한 비선택된 워드 라인들에 인가될 때, 제1 패스 전압(Vpass1)은 나머지 비선택된 워드 라인들에 인가될 수 있다.
검증 동작이 패스(pass)인지 페일(fail)인지를 판단하고(S46), 페일이면(아니오) 프로그램 전압이 상승되고(S47) 선택된 메모리 셀들의 문턱전압이 목표전압까지 높아질 때까지 'S44', 'S45', 'S46' 및 'S47' 단계들이 반복된다. 검증 단계가 패스이면(예), 선택된 워드 라인이 마지막 워드 라인인지를 판단한다(S48). 즉, 선택된 메모리 블록의 프로그램 대상 페이지들 중, 선택된 페이지가 마지막 페이지인지를 판단한다.
선택된 워드 라인이 마지막 워드 라인이면(예), 프로그램 동작은 종료된다. 선택된 워드 라인이 마지막 워드 라인이 아니면(아니오), 다음 워드 라인이 선택되고(S49), 프로그램 대상 페이지들이 모두 프로그램될 때까지 'S42' 내지 'S49' 단계들이 반복된다.
상술한 바와 같이, 필라(pillar)의 폭(width)이 다른 영역에 비해 상대적으로 좁은 영역에 포함된 메모리 셀들의 프로그램 검증 동작시, 선택된 워드 라인에 인접한 비선택된 워드 라인들에 인가되는 검증 패스 전압이 높아지면, 선택된 메모리 셀들에 전자(electron)가 천천히 트랩(trap)될 수 있으며, 이로 인해 프로그램 루프를 반복 수행하게 되면서 최종적으로는 선택된 메모리 셀들에 전자를 많이 트랩시킬 수 있다. 이로 인해, 프로그램 동작의 신뢰도 및 메모리 셀들의 리텐션(retention) 특성을 개선할 수 있다.
상술한 프로그램 동작을 3차원 메모리 장치에 적용하는 방법을 다양한 실시예들을 통해 설명하면 다음과 같다.
도 5는 싱글 스택으로 형성된 셀 스트링을 설명하기 위한 단면도로써, 도 3의 BiCS 구조의 셀 스트링(ST)의 I-I' 방향의 단면을 보여주고 있다.
도 5를 참조하면, 싱글 스택(single stack)은 적층된 워드 라인들에 필라(PIL)가 형성된 단일 적층 구조를 의미한다. 필라(PIL)는 메모리막(ML) 및 수직 채널막(CH)을 포함할 수 있다. 이 중에서 수직 채널막(CH)을 흐르는 전류에 따라 검증 동작의 결과가 달라질 수 있기 때문에, 필라(PIL)의 폭은 메모리 장치의 신뢰도에 영향을 줄 수 있다. 하지만, 메모리 장치의 제조 공정의 특성상, 필라(PIL)의 폭은 상부에서 하부로 내려갈수록 점차 좁게 형성되기 때문에, 본 실시예에서는 필라(PIL)의 폭이 좁은 영역의 메모리 셀들을 검증할 때, 비선택된 워드 라인들에 인가되는 검증 패스 전압을 높인다.
구체적으로 설명하면, 테스트 동작을 통해 검증 동작의 신뢰도가 저하되는 영역의 폭이 기준 폭(W1)으로 설정될 수 있다. 예를 들어, 소스 셀렉트 라인(SSL)의 상부에 제0 내지 제n 워드 라인들(WL0~WLn; n은 양의 정수)이 순차적으로 적층된 경우, 기준 폭(W1)에 해당되는 영역에 제2 워드 라인(WL2)이 위치하였다고 가정한다. 이러한 경우, 제2 워드 라인(WL2)보다 하부에 위치한 제1 워드 라인(WL1)의 필라의 폭(W2)은 기준 폭(W1)보다 좁게 형성될 수 있다. 제2 내지 제n 워드 라인들(WL2~WLn)이 위치한 영역은 제1 필라 영역(RG1)이 될 수 있고, 제0 및 제1 워드 라인들(WL0 및 WL1)이 위치한 영역은 제2 필라 영역(RG2)이 될 수 있다.
검증 동작시, 선택된 워드 라인이 제1 필라 영역(RG1)에 포함된 경우에는 제1 패스 전압(Vpass1)이 사용될 수 있고, 상대적으로 폭이 좁은 제2 필라 영역(RG2)에 포함된 경우에는 제1 패스 전압(Vpass1)과 제1 패스 전압(Vpass1)보다 높은 제2 패스 전압(Vpass2)이 모두 사용될 수 있다. 예를 들면, 제1 패스 전압(Vpass1)만 사용될 때에는 모든 비선택된 워드 라인들에 제1 패스 전압(Vpass1)이 인가된다. 제1 및 제2 패스 전압들(Vpass1 및 Vpass2)이 사용될 때에는, 선택된 워드 라인에 인접한 비선택된 워드 라인들에 제2 패스 전압(Vpass2)이 인가되고 나머지 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)이 인가될 수 있다. 비선택된 워드 라인들에 제1 또는 제2 패스 전압(Vpass1 또는 Vpass2)이 인가될 때, 선택된 워드 라인에는 검증 전압이 인가되어 선택된 메모리 셀들이 검증된다.
상술한 셀 스트링의 프로그램 검증 동작을 보다 구체적으로 설명하면 다음과 같다.
도 6은 도 5의 셀 스트링이 포함된 메모리 장치의 프로그램 검증 동작을 설명하기 위한 도면이다.
도 6을 참조하면, 프로그램 동작이 셀 스트링의 상부에 위치한 메모리 셀(Cn)부터 하부에 위치한 메모리 셀(C0)의 순서대로 수행되는 경우, 제1 필라 영역(RG1)에 포함된 메모리 셀들(Cn~C2)의 프로그램 검증 동작에서는 제1 패스 전압(Vpass1)이 사용되고, 제2 필라 영역(RG2)에 포함된 메모리 셀들(C1 및 C0)의 프로그램 검증 동작에서는 제2 패스 전압(Vpass2)이 사용될 수 있다.
예를 들어, 제1 필라 영역(RG1)에 포함된 제n 메모리 셀(Cn)을 검증하는 경우, 제n 워드 라인(WLn)에는 검증 전압(Vf)이 인가되고, 나머지 제n-1 내지 제0 워드 라인들(WLn-1~WL0)에는 제1 패스 전압(Vpass1)이 인가될 수 있다. 제1 필라 영역(RG1)에 포함된 제2 메모리 셀(C2)을 검증하는 경우, 제2 워드 라인(WL2)에는 검증 전압(Vf)이 인가되고, 나머지 제n 내지 제3 워드 라인들(WLn~WL3)과 제1 및 제0 워드 라인들(WL1 및 WL0)에는 제1 패스 전압(Vpass1)이 인가될 수 있다. 제1 패스 전압(Vpass1)은 리드 동작에서 사용되는 패스 전압과 동일하게 설정될 수 있다.
제2 필라 영역(RG2)에 포함된 제1 메모리 셀(C1)을 검증하는 경우, 제1 워드 라인(WL1)에는 검증 전압(Vf)이 인가되고, 나머지 제n 내지 제2 워드 라인들(WLn~WL2)과 제0 워드 라인(WL0)에는 제2 패스 전압(Vpass2)이 인가될 수 있다. 즉, 필라의 폭이 좁은 제2 필라 영역(RG2)에 포함된 메모리 셀들의 검증 동작에서는 리드 동작에 사용되는 패스 전압보다 높은 제2 패스 전압(Vpass2)이 사용될 수 있다.
RG1 RG2
검증 동작 검증 전압 Vf
검증 패스 전압 Vpass1 Vpass1, Vpass2
(Vpass2>Vpass1)
리드 동작 리드 전압 Vr
패스 전압 Vpass1
'표 1'을 참조하면, 리드 동작에서는 제1 및 제2 필라 영역들(RG1 및 RG2)에 관계없이, 선택된 워드 라인에는 리드 전압(Vr)이 인가되고, 나머지 비선택된 워드 라인들에는 패스 전압(Vpass1)이 인가될 수 있다. 여기서 리드 전압(Vr)은 리드 대상 메모리 셀에 따라 달라질 수 있다.
리드 동작과 다르게, 검증 동작에서는, 선택된 워드 라인의 위치에 따라 패스 전압이 조절된다. 예를 들면, 선택된 워드 라인이 제1 필라 영역(RG1)에 포함되면(61), 선택된 워드 라인에는 검증 전압(Vf)이 인가되고, 나머지 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)이 인가될 수 있다. 여기서, 제1 패스 전압(Vpass1)은 리드 동작에서 사용되는 패스 전압(Vpass1)과 동일한 전압일 수 있다. 만약, 선택된 워드 라인이 제2 필라 영역(RG2)에 포함되면(62 또는 63), 선택된 워드 라인에는 검증 전압(Vf)이 인가되고, 나머지 비선택된 워드 라인들에는 제1 패스 전압(Vpass1) 또는 제1 패스 전압(Vpass1)보다 높은 제2 패스 전압(Vpass2)이 인가될 수 있다. 예를 들면, 선택된 워드 라인이 제2 필라 영역(RG2)에 포함된 경우, 제2 패스 전압(Vpass2)은 선택된 워드 라인에 인접한 비선택된 워드 라인들에 인가될 수 있고, 제1 패스 전압(Vpass1)은 나머지 비선택된 워드 라인들에 인가될 수 있다. 선택된 워드 라인이 제2 필라 영역(RG2)에 포함된 제1 워드라인(WL1)이라고 가정하면, 선택된 워드 라인(WL1)에는 검증 전압(Vf)이 인가될 수 있다. 이때, 제2 패스 전압(Vpass2)은 선택된 워드 라인(WL1)의 상부에 인접한 비선택된 워드 라인(WL2)에 인가되고, 제1 패스 전압(Vpass1)은 나머지 제0 워드 라인(WL0)과 제3 내지 제n 워드 라인들(WL3 및 WLn)에 인가될 수 있다(62). 또는 제2 패스 전압(Vpass2)은 선택된 워드 라인(WL1)의 상부와 하부에 각각 인접한 비선택된 워드 라인들(WL2 및 WL0)에 인가되고, 제1 패스 전압(Vpass1)은 나머지 제3 내지 제n 워드 라인들(WL3 및 WLn)에 인가될 수 있다(63).
도 7은 도 5의 셀 스트링이 다수의 그룹들로 구분된 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 하나의 셀 스트링에 연결된 워드 라인들(WL0~WLn)을 다수의 필라 영역들로 구분하고, 선택된 워드 라인이 포함된 필라 영역에 따라 검증 패스 전압을 조절할 수 있다.
RGk RGk-1 ... RG2 RG1
검증동작 검증전압 Vf
검증패스
전압		 Vpass1 Vpass1, Vpass2
(Vpass2>Vpass1)		 ... Vpass1, Vpassk-1
(Vpassk-1>Vpassk-2)		 Vpass1, Vpassk
(Vpassk>Vpassk-1)
리드동작 리드전압 Vr
패스
전압		 Vpass1
'표 2'를 참조하면, 제1 내지 제k 필라 영역들(RG1~RGk) 중에서 제1 필라 영역(RG1)이 최하단에 위치하고 제k 필라 영역(RGk)이 최상단에 위치한다고 가정한다. 리드 동작에서는 제k 내지 제1 필라 영역들(RGk~RG1)에 관계없이, 선택된 워드 라인에는 리드 전압(Vr)이 인가되고, 나머지 비선택된 워드 라인들에는 패스 전압(Vpass1)이 인가될 수 있다. 여기서 리드 전압(Vr)은 리드 대상 메모리 셀에 따라 달라질 수 있다.
리드 동작과 다르게, 프로그램 검증 동작에서는, 선택된 워드 라인의 위치에 따라 비선택된 워드 라인들에 인가되는 패스 전압이 조절되고, 선택된 메모리 셀들의 목표 전압이 서로 동일한 경우, 검증 전압(Vf)은 일정하게 유지된다. 예를 들면, 선택된 워드 라인이 제k 필라 영역(RGk)에 포함되면, 선택된 워드 라인에는 검증 전압(Vf)이 인가되고, 나머지 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)이 인가될 수 있다. 여기서, 제1 패스 전압(Vpass1)은 리드 동작에서 사용되는 패스 전압(Vpass1)과 동일한 전압으로 설정될 수 있다.
선택된 워드 라인이 제k-1 필라 영역(RGk-1)에 포함되면, 선택된 워드 라인에는 검증 전압(Vf)이 인가되고, 선택된 워드 라인에 인접한 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)보다 높은 제2 패스 전압(Vpass2)이 인가될 수 있고, 나머지 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)이 인가될 수 있다. 예를 들어, 선택된 워드 라인이 제n-2 워드 라인(WLn-2)이면, 제2 패스 전압(Vpass2)은 제n-1 워드 라인(WLn-1)에 인가되고 제1 패스 전압(Vpass1)은 제n 워드 라인(WLn)과 제n-3 내지 제0 워드 라인들(WLn-3 내지 WL0)에 인가될 수 있다. 또는, 제2 패스 전압(Vpass2)이 제n-1 및 제n-3 워드 라인들(WLn-1 및 WLn-3)에 인가되는 경우에는 제1 패스 전압(Vpass1)은 제n 워드 라인(WLn)과 제n-4 내지 제0 워드 라인들(WLn-4 내지 WL0)에 인가될 수 있다.
선택된 워드 라인이 제2 필라 영역(RG2)에 포함되면, 선택된 워드 라인에는 검증 전압(Vf)이 인가되고, 선택된 워드 라인에 인접한 비선택된 워드 라인들에는 제k-2 패스 전압(Vpassk-2)보다 높은 제k-1 패스 전압(Vpassk-1)이 인가될 수 있고, 나머지 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)이 인가될 수 있다. 제k-1 패스 전압(Vpassk-1)은 제1 패스 전압(Vpass1)보다 높다. 보다 구체적으로 예를 들면, 선택된 워드 라인이 제2 워드 라인(WL2)이면, 제k-1 패스 전압(Vpassk-1)은 제3 워드 라인(WL1)에 인가되고 제1 패스 전압(Vpass1)은 제n 내지 제4 워드 라인들(WLn 내지 WL4), 제1 및 제0 워드 라인들(WL1 및 WL0)에 인가될 수 있다. 또는, 제k-1 패스 전압(Vpassk-1)이 제3 및 제1 워드 라인들(WL3 및 WL1)에 인가되는 경우에는 제1 패스 전압(Vpass1)은 제n 내지 제4 워드 라인들(WLn 내지 WL4)과 제0 워드 라인(WL0)에 인가될 수 있다.
이러한 방식으로, 선택된 워드 라인이 제1 필라 영역(RG1)에 포함되면, 선택된 워드 라인에는 검증 전압(Vf)이 인가되고, 선택된 워드 라인에 인접한 비선택된 워드 라인들에는 제k-1 패스 전압(Vpassk-1)보다 높은 제k 패스 전압(Vpassk)이 인가될 수 있고, 나머지 비선택된 워드 라인들에는 제k-1 패스 전압(Vpassk-1)보다 높은 제k 패스 전압(Vpassk)이 인가될 수 있다. 보다 구체적으로 예를 들면, 선택된 워드 라인이 제1 워드 라인(WL1)이면, 제k 패스 전압(Vpassk)은 제2 워드 라인(WL2)에만 인가되거나, 제2 및 제0 워드 라인들(WL2 및 WL0)에 인가될 수 있다. 이때, 검증 전압(Vf)과 제k 패스 전압(Vpassk)이 인가되는 워드 라인들을 제외한 나머지 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)이 인가될 수 있다. 선택된 워드 라인이 가장 하단에 위치한 제0 워드 라인(WL0)이면, 제k 패스 전압(Vpassk)은 제1 워드 라인(WL1)에 인가되고 제1 패스 전압(Vpass1)은 제n 내지 제2 워드 라인들(WLn 내지 WL2)에 인가될 수 있다.
상술한 바와 같이, 선택된 워드 라인의 위치가 셀 스트링의 상부로부터 하부로 내려갈수록 선택된 워드 라인에 인접한 비선택된 워드 라인들에 인가되는 패스 전압을 점진적으로 높게 설정할 수 있다.
도 8은 멀티 스택으로 형성된 셀 스트링 9는 도 8의 셀 스트링이 포함된 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 8을 참조하면, 멀티 스택은 소스 라인(SL)과 비트 라인(BL) 사이에서 다수의 싱글 스택들(STA_1~STA_i)이 적층된 구조를 의미한다. 이러한 멀티 스택에서는, 적층된 싱글 스택들(STA_1~STA_i)에 포함된 필라들(pillars)의 폭이 서로 다를 수 있으므로, 선택된 워드 라인이 어느 싱글 스택에 포함되는지도 함께 고려될 수 있다. 즉, 싱글 스택들(STA_1~STA_i) 각각 상부의 폭이 넓고 하부로 내려갈수록 폭이 좁아지는 필라들을 포함할 수 있으므로, 선택된 워드 라인의 위치가 내려가더라도 싱글 스택이 바뀌면 필라의 폭이 다시 넓어질 수 있다. 예를 들면, 제1 싱글 스택(STA_1)에서 가장 좁은 필라의 폭을 제i 폭(Wi)으로 가정하고, 가장 넓은 필라의 폭을 제i-1 폭(Wi-1)이라 가정하면, 제1 싱글 스택(STA_1)의 상부에 형성된 제2 싱글 스택(STAi_2)에서 가장 좁은 필라의 폭은 제i-2 폭(Wi-2)이 되고, 가장 넓은 필라의 폭은 제i-3 폭(Wi-3)이 될 수 있다.
상술한 멀티 스택 구조를 갖는 메모리 장치의 프로그램 동작을 설명하면 다음과 같다.
도 9는 도 8의 셀 스트링이 포함된 메모리 장치의 프로그램 검증 동작을 설명하기 위한 도면이다.
도 9를 참조하면, 프로그램 동작은 선택된 워드 라인이 어느 싱글 스택(STA_1~STA_i 중 어느 하나)에 포함되는지와, 해당 싱글 스택에서 어느 필라 영역에 포함되는지를 고려하여 수행될 수 있다. 구체적으로, 프로그램 검증 동작시, 선택된 워드 라인의 위치에 따라 패스 전압이 조절될 수 있다. 예를 들면, 셀 스트링에 포함된 필라의 폭에 따라 패스 전압이 조절될 수 있다. 보다 구체적으로 설명하면, 패스 전압은 선택된 메모리 셀(또는, 선택된 워드 라인)이 폭이 좁은 필라 영역에 위치할수록 높아지도록 설정될 수 있다.
각각의 싱글 스택들(STA_1~STA_i)은 도 7에서 상술한 바와 같이 다수의 필라 영역들(RG1_1~RG1_k, RG2_1~RG2_k, ... , RGn_1~RGn_k)로 구분될 수 있다.
STA_i ... STA_2 STA_1
RGn_k RGn_1 RG2_k RG2_1 RG1_k RG1_1
검증
동작		 검증전압 Vf Vf
검증패스전압 Vpass1 Vpass1, Vpass2
(Vpass2>Vpass1)		 Vpass1 Vpass1, Vpass2 Vpass1 Vpass1, Vpass2
리드
동작		 리드전압 Vr Vr
패스전압 Vpass1 Vpass1
'표 3'에서도 리드 동작의 패스 전압을 기준으로 설명하면 다음과 같다. 리드 동작시 선택된 워드 라인에는 리드 전압(Vr)이 인가되고 나머지 비선택된 워드 라인들에는 패스 전압(Vpass1)이 인가될 수 있다. 여기서 리드 전압(Vr)은 리드 대상 메모리 셀에 따라 달라질 수 있다.
리드 동작과 다르게, 프로그램 검증 동작에서는, 선택된 워드 라인의 위치에 따라 패스 전압이 조절되고, 선택된 메모리 셀들의 목표 전압이 서로 동일한 경우, 검증 전압(Vf)은 일정하게 유지되지만, 목표 전압이 다른 경우에는 검증 전압(Vf)은 목표 레벨에 따라 조절된다.
이 중에서, 선택된 워드 라인의 위치에 따른 패스 전압을 설명하면 다음과 같다.
선택된 워드 라인이 제i 싱글 스택(STA_i)의 필라 영역들 중 가장 높게 위치한 제k 필라 영역(RGn_k)에 포함되면, 선택된 워드 라인을 제외한 나머지 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)이 인가될 수 있다. 여기서, 제1 패스 전압(Vpass1)은 리드 동작에서 사용되는 패스 전압(Vpass1)과 동일한 전압으로 설정될 수 있다. 선택된 워드 라인이 제i 싱글 스택(STA_i)의 필라 영역들 중 가장 낮게 위치한 제1 필라 영역(RGn_1)에 포함되면, 선택된 워드 라인에 검증 전압이 인가될 때, 선택된 워드 라인의 상부 또는 상부와 하부에 인접한 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)보다 높은 제2 패스 전압(Vpass2)이 인가될 수 있고, 나머지 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)이 인가될 수 있다.
제2 싱글 스택(STA_2)의 제k 필라 영역(RG2_k)의 필라의 폭이 제i 싱글 스택(STA_i)의 제1 필라 영역(RGn_1)의 필라의 폭보다 넓게 형성되었다고 가정하고, 선택된 워드 라인이 제2 싱글 스택(STA_2)의 제k 필라 영역(RG2_k)에 포함되면, 선택된 워드 라인에 검증 전압이 인가되고, 나머지 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)이 인가될 수 있다.
만약, 선택된 워드 라인이 제2 싱글 스택(STA_2)의 제1 필라 영역(RG2_1)에 포함되면, 선택된 워드 라인에 검증 전압이 인가될 때, 선택된 워드 라인의 상부 또는 상부와 하부에 인접한 비선택된 워드 라인들에는 제2 패스 전압(Vpass2)이 인가되고, 나머지 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)이 인가될 수 있다.
이러한 방식으로, 선택된 워드 라인이 제1 싱글 스택(STA_1)의 제k 필라 영역(RG1_k)에 포함되면, 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)이 인가될 수 있다. 선택된 워드 라인이 제1 싱글 스택(STA_1)의 제1 필라 영역(RG1_1)에 포함되면, 선택된 워드 라인에 검증 전압이 인가될 때, 선택된 워드 라인의 상부 또는 상부와 하부에 인접한 비선택된 워드 라인들에는 제2 패스 전압(Vpass2)이 인가되고, 나머지 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)이 인가될 수 있다.
상술한 '표 1', '표 2' 및 '표 3'은 서로 다른 실시예들에서 사용되는 검증 패스 전압을 설명하기 위한 위한 것이므로, 각 표에서 설명된 전압들은 서로 연관되지 않는다.
도 10은 3차원으로 구성된 메모리 블록의 다른 실시예를 설명하기 위한 사시도이다.
도 10을 참조하면, 3차원 구조로 구현된 메모리 블록은 기판 상에 수직(Z 방향)하고, 비트 라인들(BL)과 소스 라인(SL) 사이에서 U 형태로 연장된 셀 스트링들(cell strings; ST)을 포함할 수 있다. 이러한 구조를 P-BiCS(Pipe-Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 셀 스트링(ST)은 비트 라인(BL)에 연결된 드레인 필라(D_PIL)와, 소스 라인(SL)에 연결된 소스 필라(S_PIL)와, 드레인 및 소스 필라들(D_PIL 및 S_PIL)을 서로 연결하는 파이프 채널막(P_CH)을 포함할 수 있다. 소스 필라(S_PIL)의 상부는 소스 라인(SL)에 연결되고 소스 필라(S_PIL)의 하부는 파이프 채널막(P_CH)에 연결된다. 드레인 필라(D_PIL)의 상부는 비트 라인(BL)에 연결되고 드레인 필라(D_PIL)의 하부는 파이프 채널막(P_CH)에 연결된다.
파이프 채널막(P_CH)은 파이프 게이트(PG) 내에 형성될 수 있고, 소스 필라(S_PIL) 및 드레인 필라(D_PIL)는 파이프 채널막(P_CH)의 양 단에서 파이프 게이트(PG)에 수직하게 형성될 수 있다. 소스 필라(S_PIL)를 따라 서로 이격되어 적층된 다수의 워드 라인들(WLp~WL0) 및 소스 셀렉트 라인(SSL)이 형성될 수 있고, 드레인 필라(D_PIL)를 따라 서로 이격되어 적층된 다수의 워드 라인들(WLp+1~WLn) 및 드레인 셀렉트 라인(DSL)이 형성될 수 있다.
도 11은 싱글 스택으로 형성된 셀 스트링을 설명하기 위한 단면도로써, 도 10의 P-BiCS 구조의 메모리 블록의 II-II' 방향의 단면을 보여주고 있다.
도 11 및 도 10을 참조하면, 싱글 스택(single stack)은 적층된 워드 라인들에 한 쌍의 소스 필라(S_PIL) 및 드레인 필라(D_PIL)가 형성된 단일 적층 구조를 의미한다.
P-BiCS 구조의 싱글 스택에는 소스 필라(S_PIL)와 드레인 필라(D_PIL)가 쌍을 이루어 형성되기 때문에, 소스 및 드레인 필라들(S_PIL 및 D_PIL)의 동일 높이의 필라들의 폭은 서로 동일할 수 있다. 예를 들면, 소스 필라(S_PIL)에서 제0 워드 라인(WL0)이 형성된 필라의 폭을 제1 폭(W1)이라 가정하면, 드레인 필라(D_PIL)에서 제n 워드 라인(WLn)이 형성된 필라의 폭도 제1 폭(W1)으로 형성될 수 있다. 또한, 소스 필라(S_PIL)에서 제p 워드 라인(WLp)이 형성된 필라의 폭을 제2 폭(W2)이라 가정하면, 드레인 필라(D_PIL)에서 제p+1 워드 라인(WLp+1)이 형성된 필라의 폭도 제2 폭(W2)으로 형성될 수 있다.
메모리 장치의 제조 공정의 특성상, 소스 및 드레인 필라들(S_PIL 및 D_PIL)의 폭은 상부에서 하부로 내려갈수록 점차 좁아지기 때문에, 본 실시예에서는 소스 또는 드레인 필라(S_PIL 또는 D_PIL)의 폭이 좁은 영역의 메모리 셀들을 검증할 때, 선택된 워드 라인에 인접한 비선택된 워드 라인들에 인가되는 패스 전압을 높인다.
소스 필라(S_PIL)에 연결된 제0 및 제1 워드 라인들(WL0 및 WL1)과 드레인 필라(D_PIL)에 연결된 제n 및 제n-1 워드 라인들(WLn 및 WLn-1)이 포함된 영역이 제1 필라 영역(RG1)으로 정의될 수 있고, 소스 필라(S_PIL)에 연결된 제p-1 및 제p 워드 라인들(WLp-1 및 WLp)과 드레인 필라(D_PIL)에 연결된 제p+2 및 제p+1 워드 라인들(WLp+2 및 WLp+1)이 포함된 영역이 제2 필라 영역(RG2)으로 정의될 수 있다.
프로그램 검증 동작시, 선택된 워드 라인이 제1 필라 영역(RG1)에 포함되면 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)이 인가될 수 있다. 제1 필라 영역(RG1)보다 필라의 폭이 좁은 제2 필라 영역(RG2)에 선택된 워드 라인이 포함된 경우에는 선택된 워드 라인에 검증 전압이 인가되고, 선택된 워드 라인에 인접한 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)보다 높은 제2 패스 전압(Vpass2)이 인가될 수 있고, 나머지 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)이 인가될 수 있다.
상술한 셀 스트링의 프로그램 검증 동작을 보다 구체적으로 설명하면 다음과 같다.
도 12는 도 11의 셀 스트링이 포함된 메모리 장치의 프로그램 검증 동작을 설명하기 위한 도면이다.
도 12를 참조하면, 프로그램 동작이 셀 스트링의 상부에 위치한 메모리 셀들(C0 및 Cn)부터 하부에 위치한 메모리 셀들(C0 및 Cn)의 순서대로 수행되는 경우, 제1 필라 영역(RG1)에 포함된 메모리 셀들(C0~Cp-2, Cn~Cp+3)의 프로그램 검증 동작에서는 비선택된 워드 라인들에 제1 패스 전압(Vpass1)이 인가되고, 제2 필라 영역(RG2)에 포함된 메모리 셀들(Cp-1, Cp, Cp+1 및 Cp+2)의 프로그램 검증 동작에서는 선택된 워드 라인에 인접한 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)보다 높은 제2 패스 전압(Vpass2)이 인가되고, 나머지 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)이 인가될 수 있다.
RG1 RG2
검증 동작 검증 전압 Vf
검증 패스 전압 Vpass1 Vpass1, Vpass2
(Vpass2>Vpass1)
리드 동작 리드 전압 Vr
패스 전압 Vpass1
'표 4'를 참조하면, 프로그램 검증 동작 중, 제n 메모리 셀(Cn)을 검증하는 경우, 제n 워드 라인(WLn)에 검증 전압(Vf)이 인가되고, 나머지 비선택된 제n-1 내지 제0 워드 라인들(WLn-1~WL0)에는 제1 패스 전압(Vpass1)이 인가될 수 있다. 제1 필라 영역(RG1)에 포함된 제2 메모리 셀(C2)을 검증하는 경우에도, 제2 워드 라인(WL2)에는 검증 전압(Vf)이 인가되고, 나머지 비선택된 제n 내지 제3 워드 라인들(WLn~WL3)과 제1 및 제0 워드 라인들(WL1 및 WL0)에는 제1 패스 전압(Vpass1)이 인가될 수 있다. 여기서 제1 패스 전압(Vpass1)은 리드 동작에서 사용되는 패스 전압(Vpass1)과 동일하게 설정될 수 있다.
제2 필라 영역(RG2)에 포함된 제p 메모리 셀(Cp)을 검증하는 경우, 제p 워드 라인(WLp)에는 검증 전압(Vf)이 인가되고, 제p-1 워드 라인(WLp-1)에는 제2 검증 패스 전압(Vpass2)이 인가될 수 있고, 나머지 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)이 인가될 수 있다. 즉, 필라의 폭이 좁은 제2 필라 영역(RG2)에 포함된 메모리 셀들의 검증 동작시, 선택된 워드 라인에 인접한 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)보다 높은 제2 패스 전압(Vpass2)이 인가될 수 있고, 나머지 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)이 인가될 수 있다.
도 13은 도 11의 셀 스트링이 포함된 메모리 장치의 다른 실시예에 따른 프로그램 검증 동작을 설명하기 위한 도면이다.
도 13을 참조하면, 프로그램 동작 순서와 선택된 메모리 셀의 위치에 따라 프로그램 검증 동작시 비선택된 워드 라인들에 인가되는 패스 전압이 설정될 수 있다. 구체적으로 설명하면 다음과 같다.
프로그램 동작이 제n 메모리 셀(Cn)부터 제p+1 메모리 셀(Cp+1)까지 순차적으로 수행되고, 제p 메모리 셀(Cp)부터 제0 메모리 셀(C0)까지 순차적으로 수행될 수 있다. 여기서, 제n 메모리 셀(Cn)부터 제p+1 메모리 셀(Cp+1)까지 순차적으로 수행되는 프로그램 동작을 제1 프로그램 동작(PGM1)으로 정의하고, 제p 메모리 셀(Cp)부터 제0 메모리 셀(C0)까지 순차적으로 수행되는 프로그램 동작을 제2 프로그램 동작(PGM2)으로 정의한다.
제0 내지 제n 메모리 셀들(C0~Cn) 중, 상대적으로 하부에 위치한 일부 메모리 셀들이 포함된 영역을 제2 필라 영역(RG2)으로 구분하고, 나머지 메모리 셀들이 포함된 영역은 제1 필라 영역(RG1)으로 구분될 수 있다. 보다 구체적으로 설명하면, 제2 필라 영역(RG2)에는 제1 프로그램 동작(PGM1)이 수행되는 메모리 셀들 중에서 셀 스트링의 하부에 위치한 메모리 셀들이 포함될 수 있다. 제2 프로그램 동작(PGM2)이 수행되는 메모리 셀들은 제2 필라 영역(RG2)에 포함되지 않는다.
예를 들면, 제2 필라 영역(RG2)에 포함된 제p+2 메모리 셀(Cp+2)의 검증 동작시, 선택된 제p+2 워드 라인(WLp+2)에는 검증 전압이 인가되고, 선택된 제p+2 워드 라인(WLp+2)에 인접한 제p+3 워드 라인(WLp+3) 또는 제p+3 및 제p+1 워드 라인(WLp+3 및 WLp+1)에는 제2 패스 전압이 인가될 수 있다. 그리고, 나머지 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)이 인가될 수 있다. 제p+2 메모리 셀(Cp+2)과 동일한 층에 위치한 제p-1 메모리 셀(Cp-1)의 검증 동작이 수행될 때에는, 제p-2 메모리 셀(Cp-2)이 프로그램되지 않은 상태이므로, 모든 비선택된 워드 라인들에 제1 패스 전압(Vpass1)이 인가될 수 있다. 여기서, 제1 패스 전압(Vpass1)은 리드 동작시 비선택된 워드 라인들에 인가되는 패스 전압과 동일할 수 있다. 즉
도 14는 도 11의 셀 스트링이 포함된 메모리 장치의 또 다른 실시예에 따른 프로그램 검증 동작을 설명하기 위한 도면이다.
도 14를 참조하면, 상술한 도 13의 실시예와 다르게, 제1 프로그램 동작(PGM1)이 제0 메모리 셀(C0)부터 제p 메모리 셀(Cp)까지 순차적으로 수행되고 제2 프로그램 동작(PGM2)이 제p+1 메모리 셀(Cp+1)부터 제n 메모리 셀(Cn)까지 순차적으로 수행될 수 있다. 이러한 경우, 제2 필라 영역(RG2)에는 제1 프로그램 동작(PGM1)이 수행되는 메모리 셀들(C0~Cp) 중 상대적으로 아래에 위치한 메모리 셀들(Cp-1 및 Cp)이 포함될 수 있다. 제2 필라 영역(RG2)에 포함되지 않는 메모리 셀들(C0~Cp-2 및 Cp+1~Cn)은 제1 필라 영역(RG1)에 포함될 수 있다.
프로그램 검증 동작 시, 제2 필라 영역(RG2)에 포함된 메모리 셀(Cp 또는 Cp-1)의 검증 동작이 수행될 때, 선택된 워드 라인에는 검증 전압이 인가되고, 선택된 워드 라인에 인접한 비선택된 워드 라인들에는 제2 패스 전압(Vpass2)이 인가될 수 있고, 나머지 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)이 인가될 수 있다. 제2 필라 영역(RG2)에 포함된 메모리 셀(Cp 또는 Cp-1)과 동일한 층에 위치한 메모리 셀(Cp+1 또는 Cp+2)의 검증 동작이 수행될 때에는, 비선택된 워드 라인들에는 제2 패스 전압(Vpass2)보다 낮은 제1 패스 전압(Vpass1)이 인가될 수 있다. 여기서, 제1 검증 패스 전압(Vpass1)은 리드 동작시 비선택된 워드 라인들에 인가되는 패스 전압과 동일할 수 있다.
도 15는 도 11의 셀 스트링이 다수의 그룹들로 구분된 메모리 장치의 프로그램 검증 동작을 설명하기 위한 도면이다.
도 15를 참조하면, 소스 및 드레인 필라들에 연결된 워드 라인들(WL0~WLp 및 WLn~WLp+1)을 다수의 필라 영역들로 구분하고, 프로그램 검증 동작시 선택된 워드 라인이 포함된 필라 영역에 따라 패스 전압을 조절할 수 있다.
RGk RGk-1 ... RG2 RG1
검증동작 검증전압 Vf
검증패스
전압		 Vpass1 Vpass1, Vpass2
(Vpass2>Vpass1)		 ... Vpass1, Vpassk-1
(Vpassk-1>Vpassk-2)		 Vpass1, Vpassk
(Vpassk>Vpassk-1)
리드동작 리드전압 Vr
패스
전압		 Vpass1
'표 5'를 참조하면, 제1 내지 제k 필라 영역들(RG1~RGk) 중에서 제1 필라 영역(RG1)이 최하단에 위치하고 제k 필라 영역(RGk)이 최상단에 위치한다고 가정한다. 리드 동작에서는 제k 내지 제1 필라 영역들(RGk~RG1)에 관계없이, 선택된 워드 라인에는 리드 전압(Vr)이 인가되고, 나머지 비선택된 워드 라인들에는 패스 전압(Vpass1)이 인가될 수 있다. 여기서 리드 전압(Vr)은 리드 대상 메모리 셀에 따라 달라질 수 있다.
리드 동작과 다르게, 프로그램 검증 동작에서는, 선택된 워드 라인의 위치에 따라 패스 전압이 조절되고, 선택된 메모리 셀들의 목표 전압이 서로 동일한 경우, 검증 전압(Vf)은 일정하게 유지된다. 예를 들면, 선택된 워드 라인이 필라 영역들 중 가장 높게 위치한 제k 필라 영역(RGk)에 포함되면, 선택된 워드 라인에는 검증 전압(Vf)이 인가되고, 나머지 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)이 인가될 수 있다. 여기서, 제1 패스 전압(Vpass1)은 리드 동작에서 사용되는 패스 전압(Vpass1)과 동일한 전압으로 설정될 수 있다. 선택된 워드 라인이 제k 필라 영역(RGk)보다 낮은 제k-1 필라 영역(RGk-1)에 포함되면, 선택된 워드 라인에는 검증 전압(Vf)이 인가되고, 선택된 워드 라인에 인접한 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)보다 높은 제2 패스 전압(Vpass2)이 인가될 수 있고, 나머지 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)이 인가될 수 있다. 이러한 방식으로, 선택된 워드 라인이 제1 필라 영역(RG1)에 포함되면, 선택된 워드 라인에는 검증 전압(Vf)이 인가되고, 선택된 워드 라인에 인접한 비선택된 워드 라인들에는 제k-1 패스 전압(Vpassk-1)보다 높은 제k 패스 전압(Vpassk)이 인가될 수 있고, 나머지 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)이 인가될 수 있다. 즉, 선택된 워드 라인의 위치가 셀 스트링의 상부에서 하부로 내려갈수록 선택된 워드 라인에 인접한 패스 전압도 점진적으로 높게 설정될 수 있다. 이때 나머지 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)이 인가될 수 있다.
도 16은 멀티 스택으로 형성된 셀 스트링을 설명하기 위한 단면도이다.
도 16을 참조하면, 멀티 스택은 다수의 싱글 스택들(PSTA_1~PSTA_i)이 파이프 게이트(PG)와 소스 라인(SL) 및 비트 라인(BL) 사이에서 적층된 구조를 의미한다. 이러한 멀티 스택에서는, 적층된 싱글 스택들(PSTA_1~PSTA_i)에 포함된 필라들(pillars)의 폭이 서로 다를 수 있으므로, 선택된 워드 라인이 어느 싱글 스택에 포함되는지도 함께 고려될 수 있다. 즉, 싱글 스택들(PSTA_1~PSTA_i) 각각은 상부의 폭이 넓고 하부로 내려갈수록 폭이 좁아지는 필라들을 포함할 수 있으므로, 선택된 워드 라인의 위치가 하부로 내려가더라도 싱글 스택이 바뀌면 필라의 폭이 다시 넓어질 수 있다. 예를 들면, 제1 싱글 스택(PSTA_1)에서 가장 좁은 필라의 폭을 제i 폭(Wi)으로 가정하고, 가장 넓은 필라의 폭을 제i-1 폭(Wi-1)이라 가정하면, 제1 싱글 스택(PSTA_1)의 상부에 형성된 제2 싱글 스택(PSTAi_2)에서 가장 좁은 필라의 폭은 제i-2 폭(Wi-2)이 되고, 가장 넓은 필라의 폭은 제i-3 폭(Wi-3)이 될 수 있다. 여기서, 제1 싱글 스택(PSTA_1)에서 가장 좁은 제i 폭(Wi)은 제2 싱글 스택(PSTAi_2)에서 가장 좁은 제i-2 폭(Wi-2)과 같거나 다를 수 있다.
상술한 멀티 스택 구조를 갖는 메모리 장치의 프로그램 동작을 설명하면 다음과 같다.
도 17은 도 16의 셀 스트링이 포함된 메모리 장치의 프로그램 검증 동작을 설명하기 위한 도면이다.
도 17을 참조하면, 프로그램 동작은 선택된 워드 라인이 어느 싱글 스택(PSTA_1~PSTA_i 중 어느 하나)에 포함되는지와, 해당 싱글 스택에서 어느 필라 영역에 포함되는지를 고려하여 수행될 수 있다. 구체적으로, 프로그램 검증 동작시, 선택된 워드 라인의 위치에 따라 패스 전압이 조절될 수 있다. 예를 들면, 셀 스트링에 포함된 필라의 폭에 따라 패스 전압이 조절될 수 있다. 보다 구체적으로 설명하면, 패스 전압은 선택된 메모리 셀(또는, 선택된 워드 라인)이 폭이 좁은 필라 영역에 위치할수록 높아지도록 설정될 수 있다.
각각의 싱글 스택들(STA_1~STA_i)은 도 15에서 상술한 바와 같이 다수의 필라 영역들(RG1_1~RG1_k, RG2_1~RG2_k, ... , RGn_1~RGn_k)로 구분될 수 있다.
STA_i ... STA_2 STA_1
RGn_k RGn_1 RG2_k RG2_1 RG1_k RG1_1
검증
동작		 검증전압 Vf Vf
검증패스전압 Vpass1 Vpass1, Vpass2
(Vpass2>Vpass1)		 Vpass1 Vpass1, Vpass2 Vpass1 Vpass1, Vpass2
리드
동작		 리드전압 Vr Vr
패스전압 Vpass1 Vpass1
'표 6'에서도 리드 동작의 패스 전압을 기준으로 설명하면 다음과 같다. 리드 동작시 선택된 워드 라인에는 리드 전압(Vr)이 인가되고 나머지 비선택된 워드 라인들에는 패스 전압(Vpass1)이 인가될 수 있다. 여기서 리드 전압(Vr)은 리드 대상 메모리 셀에 따라 달라질 수 있다.
리드 동작과 다르게, 프로그램 검증 동작에서는, 선택된 워드 라인의 위치에 따라 패스 전압이 조절되고, 선택된 메모리 셀들의 목표 전압이 서로 동일한 경우, 검증 전압(Vf)은 일정하게 유지되지만, 목표 전압이 다른 경우에는 검증 전압(Vf)은 목표 레벨에 따라 조절된다.
이 중에서, 선택된 워드 라인의 위치에 따른 패스 전압을 설명하면 다음과 같다.
선택된 워드 라인이 필라 영역들 중 가장 높게 위치한 제i 싱글 스택(PSTA_i)의 제k 필라 영역(RGn_k)에 포함되면, 모든 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)이 인가될 수 있다. 여기서, 제1 패스 전압(Vpass1)은 리드 동작에서 사용되는 패스 전압(Vpass1)과 동일한 전압으로 설정될 수 있다. 선택된 워드 라인이 제i 싱글 스택(PSTA_i)의 필라 영역들 중 가장 낮게 위치한 제1 필라 영역(RGn_1)에 포함되면, 선택된 워드 라인에 검증 전압이 인가될 때, 선택된 워드 라인의 상부 또는 상부와 하부에 인접한 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)보다 높은 제2 패스 전압(Vpass2)이 인가될 수 있고, 나머지 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)이 인가될 수 있다.
제2 싱글 스택(PSTA_2)의 제k 필라 영역(RG2_k)의 필라의 폭이 제i 싱글 스택(STA_i)의 제1 필라 영역(RGn_1)의 필라의 폭보다 넓게 형성되었다고 가정하고, 선택된 워드 라인이 제2 싱글 스택(STA_2)의 제k 필라 영역(RG2_k)에 포함되면, 선택된 워드 라인에 검증 전압이 인가되고, 나머지 비선택된 워드 라인들에는 제1 검증 패스 전압(Vpass1)이 인가될 수 있다.
이러한 방식으로, 선택된 워드 라인이 제1 싱글 스택(PSTA_1)의 제k 필라 영역(RG1_k)에 포함되면, 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)이 인가될 수 있다. 선택된 워드 라인이 제1 싱글 스택(PSTA_1)의 제1 필라 영역(RG1_1)에 포함되면, 선택된 워드 라인에 검증 전압이 인가될 때, 선택된 워드 라인의 상부 또는 상부와 하부에 인접한 비선택된 워드 라인들에는 제2 패스 전압(Vpass2)이 인가되고, 나머지 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)이 인가될 수 있다.
상술한 '표 4', '표 5' 및 '표 6'은 서로 다른 실시예들에서 사용되는 패스 전압을 설명하기 위한 위한 것이므로, 각 표에서 설명된 전압들은 서로 연관되지 않는다.
상술한 바와 같이, 필라의 폭이 좁은 영역에 포함된 메모리 셀들을 검증할 때, 선택된 워드 라인에 인접한 비선택된 워드 라인들에 인가되는 패스 전압을 높이면, 필라의 폭 차이로 인한 메모리 셀들의 프로그램 동작의 신뢰도를 개선할 수 있다.
도 18은 도 2의 메모리 장치를 포함하는 메모리 시스템의 실시 예를 설명하기 위한 블록도이다.
도 18을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 2를 참조하여 설명된 바와 마찬가지로 구성되고 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 19는 도 2의 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 블록도이다.
도 19를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다. 다수의 그룹들은 각각 제1 내지 제k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2를 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 동일하게 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 18을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 20은 도 19의 메모리 시스템을 포함하는 컴퓨팅 시스템을 설명하기 위한 블록도이다.
도 20을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 20에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 20에서, 도 19를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 18을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 19 및 도 18을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
RG: 필라 영역 STA, PSTA: 싱글 스택
Vpass1: 제1 검증 패스 전압 Vpass2: 제2 검증 패스 전압

Claims (19)

  1. 기판 상에 수직하게 형성되고, 높이에 따라 하부 영역과 상부 영역으로 구분된 필라(pillar)를 따라 적층된 다수의 메모리 셀들;
    상기 메모리 셀들을 프로그램하고 검증하도록 구성된 주변 회로들; 및
    상기 메모리 셀들 중 선택된 메모리 셀을 검증할 때, 상기 선택된 메모리 셀이 상기 필라의 상기 상부 영역에 위치하면 상기 선택된 메모리 셀에 연결된 선택된 워드라인을 제외한 비선택된 워드라인들에 제1 패스 전압을 인가하고, 상기 선택된 메모리 셀이 상기 필라의 상기 하부 영역에 위치하면 상기 선택된 워드라인에 인접한 비선택된 워드라인들 중 적어도 하나에 제2 패스 전압을 인가하도록 상기 주변 회로들을 제어하는 제어 로직을 포함하는 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 제어 로직은,
    상기 필라의 폭이 상대적으로 넓은 필라 영역에 상기 선택된 메모리 셀이 위치하면, 상기 제1 패스 전압을 낮추고,
    상기 필라의 폭이 상대적으로 좁은 필라 영역에 상기 선택된 메모리 셀이 위치하면, 상기 비선택된 워드 라인들 중 상기 선택된 메모리 셀에 인접한 비선택된 워드 라인들에는 상기 제1 패스 전압보다 높은 상기 제2 패스 전압을 인가하고, 나머지 비선택된 워드 라인들에는 상기 제1 패스 전압을 인가하도록 상기 주변 회로들을 제어하는 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 필라는 폭에 따라 다수의 필라 영역들로 구분되는 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서, 상기 제어 로직은,
    상기 다수의 필라 영역들 중, 상기 선택된 메모리 셀이 포함된 필라 영역에 따라 상기 제1 및 제2 패스 전압들이 조절되도록 상기 주변 회로를 제어하는 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서, 상기 제어 로직은,
    상기 선택된 메모리 셀이 포함된 상기 필라의 폭이 좁아질수록, 상기 비선택된 워드 라인들에 인가되는 상기 제1 및 제2 패스 전압들이 점진적으로 높아지도록 상기 주변 회로를 제어하는 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 필라는 상기 기판 상에 I자 형태로 형성되거나, U자 형태로 형성되는 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 필라는 단층으로 이루어진 싱글 스택(single stack)으로 형성되거나,
    상기 싱글 스택이 적층된 멀티 스택(multi stack)으로 형성되는 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서, 상기 필라가 상기 싱글 스택으로 형성된 경우,
    상기 필라의 하부에 위치한 상기 메모리 셀들을 검증할 때에는, 상기 비선택된 워드 라인들 중 상기 선택된 메모리 셀에 인접한 비선택된 워드 라인들에 상기 제2 패스 전압이 인가되도록 상기 주변 회로를 제어하는 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 주변 회로는 상기 제어 로직의 제어에 따라 다양한 레벨의 패스 전압들을 생성하도록 구성된 전압 생성 회로를 포함하는 메모리 장치.
  10. 기준 폭(width)보다 좁을 폭을 갖는 필라 영역을 설정하는 단계;
    프로그램 동작시, 선택된 워드 라인이 상기 필라 영역에 포함되는지 판단하는 단계;
    상기 선택된 워드 라인이 상기 필라 영역에 포함되지 않으면 제1 패스 전압을 설정하고, 상기 선택된 워드 라인이 상기 필라 영역에 포함되면 상기 제1 패스 전압과 상기 제1 패스 전압보다 높은 제2 패스 전압을 설정하는 단계;
    상기 선택된 워드 라인에 연결된 메모리 셀들을 프로그램하는 단계; 및
    상기 선택된 워드 라인에 검증 전압을 인가하고, 상기 선택된 워드 라인을 제외한 비선택된 워드 라인들에 상기 제1 패스 전압 또는 상기 제1 및 제2 패스 전압들을 인가하여 상기 메모리 셀들을 검증하는 단계를 포함하는 메모리 장치의 동작 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제1 패스 전압은 리드 동작시 사용되는 패스 전압과 동일한 메모리 장치의 동작 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 선택된 워드 라인이 상기 필라 영역에 포함되는지 판단하는 단계는,
    상기 메모리 장치에 수신되는 어드레스 중 로우 어드레스(row address)에 포함된 페이지 어드레스에 따라 수행되는 메모리 장치의 동작 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 선택된 워드 라인이 상기 필라 영역에 포함되지 않으면,
    상기 비선택된 워드 라인들에 상기 제1 패스 전압을 인가하는 단계를 포함하는 메모리 장치의 동작 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 선택된 워드 라인이 상기 필라 영역에 포함되면,
    상기 비선택된 워드 라인들 중, 상기 선택된 워드 라인에 인접한 워드 라인들에 상기 제2 패스 전압을 인가하고, 나머지 비선택된 워드 라인들에 상기 제1 패스 전압을 인가하는 단계를 포함하는 메모리 장치의 동작 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서, 상기 제2 패스 전압은,
    상기 선택된 워드 라인으로부터 상부 방향으로 인접한 워드 라인에 인가되거나,
    상기 선택된 워드 라인으로부터 상부와 하부 방향으로 인접한 워드 라인들에 인가되는 메모리 장치의 동작 방법.
  16. 필라(pillar)의 폭(width)에 따라 다수의 필라 영역들을 정의하는 단계;
    상기 필라를 따라 적층된 메모리 셀들을 프로그램하되, 상기 필라 영역들 중 선택된 메모리 셀이 포함된 상기 필라 영역에 따라 패스 전압을 설정하는 단계;
    상기 선택된 메모리 셀에 연결된 선택된 워드 라인에 프로그램 전압을 인가하는 단계; 및
    상기 선택된 워드 라인에 검증 전압을 인가하고, 상기 선택된 워드 라인을 제외한 비선택된 워드 라인들 중 상기 선택된 워드 라인에 인접한 워드 라인들에 상기 패스 전압을 선택적으로 인가하는 단계를 포함하는 메모리 장치의 동작 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 선택된 메모리 셀이 포함된 상기 필라 영역의 상기 폭이 좁아질수록,
    상기 선택된 워드 라인에 인접한 비선택된 워드 라인들에 인가하는 상기 패스 전압을 높이는 메모리 장치의 동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 패스 전압 중 가장 낮은 전압은 리드 동작에 사용되는 패스 전압과 동일한 메모리 장치의 동작 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 선택된 워드 라인에 인접한 비선택된 워드 라인들에 인가되는 상기 패스 전압은
    상기 인접한 비선택된 워드 라인들을 제외한 나머지 비선택된 워드 라인들에 인가되는 패스 전압보다 높게 설정되는 메모리 장치의 동작 방법.
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