KR20200138894A - 메모리 시스템, 메모리 컨트롤러 및 메모리 장치 - Google Patents

메모리 시스템, 메모리 컨트롤러 및 메모리 장치 Download PDF

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KR20200138894A
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Abstract

본 발명의 실시예들은 메모리 시스템, 메모리 컨트롤러 및 메모리 장치에 관한 것으로서, 정해진 동작 시, 다수의 워드 라인에서 선택된 타깃 워드 라인을 제외한 다른 워드 라인들 중 하나 이상의 제1 워드 라인과 하나 이상의 제2 워드 라인으로 서로 다른 패스 전압을 인가함으로써, 메모리 장치의 동작 오류를 방지해줄 수 있다.

Description

메모리 시스템, 메모리 컨트롤러 및 메모리 장치{MEMORY SYSTEM, MEMORY CONTROLLER, AND MEMORY DEVICE}
본 발명의 실시예들은 메모리 시스템, 메모리 컨트롤러 및 메모리 장치에 관한 것이다.
저장 장치에 해당하는 메모리 시스템은 컴퓨터와, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기와 같은 호스트(host)의 요청을 기초로 데이터를 저장하는 장치이다. 메모리 시스템은 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다.
메모리 시스템에 포함된 비휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등을 포함할 수 있다.
메모리 시스템은 메모리 장치를 제어하기 위한 메모리 컨트롤러를 더 포함할 수 있으며, 이러한 메모리 컨트롤러는 호스트로부터 커맨드(Command)를 입력 받아, 입력 받은 커맨드에 기초하여 메모리 시스템에 포함된 휘발성 메모리 또는 비휘발성 메모리에 데이터를 리드(Read), 라이트(Write), 또는 소거(Erase) 하기 위한 동작들을 실행하거나 제어할 수 있다.
메모리 장치의 주요 동작은 읽기(Read), 프로그램(Program) 및 소거(Erasure) 등을 포함할 수 있으며, 이러한 메모리 장치의 동작 중 어떠한 이유에 의해서 동작 오류가 발생할 수 있다.
본 발명의 실시예들은, 메모리 장치의 데이터 관련 동작 시 동작 오류를 방지해주는 메모리 시스템, 메모리 컨트롤러 및 메모리 장치를 제공한다.
또한, 본 발명의 실시예들은, 메모리 장치 내 메모리 셀들의 문턱전압 및 그 분포의 변화가 발생하더라도, 정상적인 동작을 가능하게 하는 메모리 시스템, 메모리 컨트롤러 및 메모리 장치를 제공한다.
또한, 본 발명의 실시예들은, 메모리 장치 내 메모리 셀들의 상태 (프로그램 상태, 소거 상태)에 따라, 해당 동작 시 공급되는 패스 전압을 차별화하여 공급해주는 메모리 시스템, 메모리 컨트롤러 및 메모리 장치를 제공한다.
일 측면에서, 본 발명의 실시예들은, 다수의 워드 라인 및 다수의 비트 라인이 배치되고, 정해진 동작 시, 다수의 워드 라인에서 선택된 타깃 워드 라인을 제외한 다른 워드 라인들 중 하나 이상의 제1 워드 라인과 하나 이상의 제2 워드 라인으로 서로 다른 패스 전압을 인가하는 메모리 장치와, 메모리 장치의 동작을 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템을 제공할 수 있다.
메모리 장치는, 하나 이상의 제1 워드 라인으로 제1 패스 전압을 인가하고, 하나 이상의 제2 워드 라인으로 제1 패스 전압 보다 낮은 제2 패스 전압을 인가할 수 있다.
메모리 장치는, 하나 이상의 제1 워드 라인에 대응되는 페이지와 하나 이상의 제2 워드 라인에 대응되는 페이지 각각의 데이터 저장 유무에 따라, 하나 이상의 제1 워드 라인과 하나 이상의 제2 워드 라인으로 서로 다른 패스 전압을 인가할 수 있다.
하나 이상의 제1 워드 라인은 적어도 하나의 프로그램 된 메모리 셀을 포함하는 페이지와 대응되고, 하나 이상의 제2 워드 라인은 적어도 하나의 소거 된 메모리 셀을 포함하는 페이지와 대응될 수 있다.
위에서 언급한 정해진 동작은 읽기 동작일 수 있다. 경우에 따라, 정해진 동작은 프로그램 동작일 수도 있다.
메모리 컨트롤러는 패스 전압 제어 정보를 메모리 장치에 전송하고, 메모리 장치는 패스 전압 제어 정보를 수신하여 이에 근거하여 하나 이상의 제1 워드 라인과 하나 이상의 제2 워드 라인으로 서로 다른 패스 전압을 인가할 수 있다.
일 예로, 메모리 컨트롤러는, 메모리 장치의 정해진 동작의 수행 이전의 마지막 프로그램 페이지 또는 마지막 프로그램 페이지와 대응되는 마지막 프로그램 워드 라인을 지시하는 마지막 프로그램 위치 정보를 포함하는 패스 전압 제어 정보를 메모리 장치로 전송할 수 있다.
메모리 장치는, 마지막 프로그램 위치 정보에 근거하여, 하나 이상의 제1 워드 라인과 하나 이상의 제2 워드 라인으로 서로 다른 패스 전압을 인가할 수 있다.
다른 예로, 메모리 컨트롤러는, 메모리 장치의 정해진 동작의 수행 이전의 마지막 프로그램 페이지와 인접한 소거 페이지 또는 이러한 소거 페이지와 대응되는 소거 워드 라인을 지시하는 첫 번째 소거 위치 정보를 포함하는 패스 전압 제어 정보를 메모리 장치로 전송할 수 있다.
메모리 장치는, 첫 번째 소거 위치 정보에 근거하여, 하나 이상의 제1 워드 라인과 하나 이상의 제2 워드 라인으로 서로 다른 패스 전압을 인가할 수 있다.
다른 측면에서, 본 발명의 실시예들은, 다수의 워드 라인 및 다수의 비트 라인이 배치되는 메모리 장치와 통신하기 위한 메모리 인터페이스와, 메모리 장치의 정해진 동작 시, 다수의 워드 라인에서 선택된 타깃 워드 라인을 제외한 다른 워드 라인들 중 하나 이상의 제1 워드 라인과 하나 이상의 제2 워드 라인으로 서로 다른 패스 전압이 인가되도록 제어하는 제어 회로를 포함하는 메모리 컨트롤러를 제공할 수 있다.
제어 회로는, 하나 이상의 제1 워드 라인에 대응되는 페이지와 하나 이상의 제2 워드 라인에 대응되는 페이지 각각의 데이터 저장 유무에 따라, 하나 이상의 제1 워드 라인과 하나 이상의 제2 워드 라인으로 서로 다른 패스 전압이 인가되도록 제어할 수 있다.
제어 회로는, 하나 이상의 제1 워드 라인으로 제1 패스 전압이 인가되도록 제어하고, 하나 이상의 제2 워드 라인으로 제1 패스 전압 보다 낮은 제2 패스 전압이 인가되도록 제어할 수 있다.
하나 이상의 제1 워드 라인은 적어도 하나의 프로그램 된 메모리 셀을 포함하는 페이지와 대응되고, 하나 이상의 제2 워드 라인은 적어도 하나의 소거 된 메모리 셀을 포함하는 페이지와 대응될 수 있다.
제어 회로는 메모리 인터페이스를 통해 패스 전압 제어 정보를 메모리 장치로 전송할 수 있다.
예를 들어, 제어 회로는, 메모리 인터페이스를 통해, 메모리 장치의 정해진 동작의 수행 이전의 마지막 프로그램 위치 정보 또는 첫 번째 소거 위치 정보를 포함하는 패스 전압 제어 정보를 메모리 장치로 전송할 수 있다.
마지막 프로그램 위치 정보 또는 첫 번째 소거 위치 정보에 따라, 하나 이상의 제1 워드 라인에 인가되는 제1 패스 전압과 하나 이상의 제2 워드 라인으로 인가되는 제2 패스 전압이 달라질 수 있다.
마지막 프로그램 위치 정보 또는 첫 번째 소거 위치 정보에 따라, 제1 패스 전압이 하나 이상의 제1 워드 라인으로 인가되고, 제1 패스 전압과 다른 제2 패스 전압을 하나 이상의 제2 워드 라인으로 인가될 수 있다.
메모리 컨트롤러의 제어 회로는 메모리 장치의 정해진 동작 시마다 메모리 장치에서의 마지막 프로그램 위치 정보 또는 첫 번째 프로그램 위치 정보를 포함하는 패스 전압 제어 정보를 전송할 수 있다.
다른 예로, 메모리 컨트롤러의 제어 회로는 메모리 장치의 정해진 동작 시마다 패스 전압 제어 정보를 전송하지 않고, 메모리 장치에서의 마지막 프로그램 위치 정보 또는 첫 번째 프로그램 위치 정보 등이 변경된 경우에만 변경된 마지막 프로그램 위치 정보 또는 변경된 첫 번째 프로그램 위치 정보 등이 포함하는 패스 전압 제어 정보를 전송할 수도 있다.
또 다른 측면에서, 본 발명의 실시예들은, 다수의 워드 라인 및 다수의 비트 라인이 배치된 메모리 셀 어레이와, 다수의 워드 라인 중 정해진 동작을 위한 타깃 워드 라인을 제외한 다른 워드 라인들 중 하나 이상의 제1 워드 라인과 하나 이상의 제2 워드 라인으로 서로 다른 패스 전압을 출력하는 전압 출력 회로를 포함하는 메모리 장치를 제공할 수 있다.
전압 출력 회로는, 하나 이상의 제1 워드 라인에 대응되는 페이지와 상기 하나 이상의 제2 워드 라인에 대응되는 페이지 각각의 데이터 저장 유무에 따라, 상기 하나 이상의 제1 워드 라인과 상기 하나 이상의 제2 워드 라인으로 서로 다른 패스 전압을 출력할 수 있다.
전압 출력 회로는, 하나 이상의 제1 워드 라인으로 제1 패스 전압을 출력하고, 하나 이상의 제2 워드 라인으로 제1 패스 전압보다 낮은 제2 패스 전압을 출력할 수 있다.
하나 이상의 제1 워드 라인은 프로그램 된 메모리 셀에 대응되는 프로그램 워드 라인에 해당하고, 하나 이상의 제2 워드 라인은 소거 된 메모리 셀에 대응되는 소거 워드 라인에 해당할 수 있다.
메모리 장치는, 정해진 동작의 수행 이전의 마지막 프로그램 위치 정보 또는 첫 번째 소거 위치 정보를 메모리 컨트롤러부터 수신하는 제어 로직을 더 포함할 수 있다.
전압 출력 회로는, 마지막 프로그램 위치 정보 또는 첫 번째 소거 위치 정보를 포함하는 패스 전압 제어 정보에 따라, 제1 패스 전압을 하나 이상의 제1 워드 라인으로 출력하고, 제1 패스 전압과 다른 제2 패스 전압을 하나 이상의 제2 워드 라인으로 출력할 수 있다.
본 발명의 실시예들에 의하면, 메모리 장치의 데이터 관련 동작 시 동작 오류를 방지해주는 메모리 시스템, 메모리 컨트롤러 및 메모리 장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 메모리 장치 내 메모리 셀들의 문턱전압 및 그 분포의 변화가 발생하더라도, 정상적인 동작을 가능하게 하는 메모리 시스템, 메모리 컨트롤러 및 메모리 장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 메모리 장치 내 메모리 셀들의 상태(프로그램 상태, 소거 상태)에 따라, 해당 동작 시 공급되는 패스 전압을 차별화하여 공급해주는 메모리 시스템, 메모리 컨트롤러 및 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템의 개략적인 구성도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 개략적으로 나타낸 도면이다.
도 3은 본 발명의 실시예들에 따른 메모리 장치의 메모리 블록에 대한 개략적인 구조를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 메모리 장치의 메모리 블록 내 하나의 스트링 구조를 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 메모리 장치의 읽기 동작을 위한 전압 공급을 나타낸 도면이다.
도 6은 본 발명의 실시예들에 따른 메모리 장치에서, 비 선택된 메모리 셀(프로그램 메모리 셀, 소거 메모리 셀)을 패스시키기 위한 패스 전압을 나타낸 도면이다.
도 7은 본 발명의 실시예들에 따른 메모리 시스템의 패스 전압 제어를 설명하기 위한 도면이다.
도 8은 본 발명의 실시예들에 따른 메모리 장치의 메모리 셀이 멀티-레벨 셀인 경우에 발생되는 분포 쉬프트 현상을 나타낸 도면이다.
도 9는 본 발명의 실시예들에 따른 메모리 장치의 메모리 셀이 멀티-레벨 셀인 경우에 분포 쉬프트 현상의 발생 시, 정상적인 읽기 동작을 위한 쉬프트 읽기 동작을 나타낸 도면이다.
도 10은 본 발명의 실시예들에 따른 메모리 장치에서, 타깃 워드 라인을 제외한 나머지 워드 라인들로 동일한 공통 패스 전압을 공급하는 공통 패스 전압 공급 방식을 나타낸 도면이다.
도 11은 본 발명의 실시예들에 따른 메모리 장치의 읽기 장애 등의 동작 오류를 해결하기 위하여, 타깃 워드 라인을 제외한 나머지 워드 라인들로 차별화된 패스 전압을 공급하는 차별화된 패스 전압 공급 방식을 나타낸 도면이다.
도 12는 본 발명의 실시예들에 따른 차별화된 패스 전압 공급 방식에서, 프로그램 메모리 셀에 인가되는 제1 패스 전압과 소거 메모리 셀에 인가되는 제2 패스 전압을 차별화하는 경우, 차별화된 패스 전압의 제어를 나타낸 도면이다.
도 13은 본 발명의 실시예들에 따른 차별화된 패스 전압 공급 방식에서, 분포 쉬프트 현상 발생 시, 제2 패스 전압의 제어를 나타낸 도면이다.
도 14는 본 발명의 실시예들에 따른 메모리 장치 내 전압 생성 회로의 마지막 프로그램 위치 정보에 근거한 차별화된 패스 전압 공급을 나타낸 도면이다.
도 15는 본 발명의 실시예들에 따른 메모리 장치 내 전압 생성 회로의 첫 번째 소거 위치 정보에 근거한 차별화된 패스 전압 공급을 나타낸 도면이다.
도 16은 본 발명의 실시예들에 따른 메모리 시스템 내 차별화된 패스 전압 공급 시스템 구성을 나타낸 도면이다.
도 17은 본 발명의 실시예들에 따른 메모리 시스템의 차별화된 패스 전압 공급을 위한 동작 방법의 흐름도이다.
도 18은 본 발명의 실시예들에 따른 컴퓨팅 시스템을 개략적으로 나타낸 블록도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템(100)의 개략적인 구성도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 메모리 시스템(100)은 데이터를 저장하는 메모리 장치(110)와, 메모리 장치(110)를 제어하는 메모리 컨트롤러(120) 등을 포함할 수 있다.
메모리 장치(110)는 다수의 메모리 블록(Memory Block)을 포함하며, 메모리 컨트롤러(120)의 제어에 응답하여 동작한다. 여기서, 메모리 장치(110)의 동작은 일 예로, 읽기 동작(Read Operation), 프로그램 동작(Program Operation; "Write Operation" 이라고도 함) 및 소거 동작(Erasure Operation) 등을 포함할 수 있다.
메모리 장치(110)는 데이터를 저장하는 복수의 메모리 셀(Memory Cell; 간단히 줄여서 "셀" 이라고도 함)을 포함하는 메모리 셀 어레이(Memory Cell Array)를 포함할 수 있다. 이러한 메모리 셀 어레이는 메모리 블록 내에 존재할 수 있다.
예를 들어, 메모리 장치(110)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND Flash Memory), 3차원 낸드 플래시 메모리(3D NAND Flash Memory), 노아 플래시 메모리(NOR Flash memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 또는 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등으로 다양한 타입으로 구현될 수 있다.
한편, 메모리 장치(110)는 3차원 어레이 구조(three-Dimensional Array structure)로 구현될 수 있다. 본 발명의 실시예들은 전하 저장층이 전도성 부유 게이트(Floating Gate)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
메모리 장치(110)는 메모리 컨트롤러(120)로부터 커맨드 및 어드레스 등을 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다.
예를 들면, 메모리 장치(110)는 프로그램 동작, 읽기 동작 및 소거 동작 등을 수행할 수 있다. 이와 관련하여, 프로그램 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 읽기 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(120)는 메모리 장치(110)에 대한 쓰기(프로그램), 읽기, 소거 및 백그라운드(background) 동작을 제어할 수 있다. 여기서, 백그라운드 동작은 일 예로 가비지 컬렉션(GC, Garbage Collection), 웨어 레벨링(WL, Wear Leveling), 또는 배드 블록 관리(BBM, Bad Block Management) 동작 등 중 하나 이상을 포함할 수 있다.
메모리 컨트롤러(120)는 호스트(HOST)의 요청에 따라 메모리 장치(110)의 동작을 제어할 수 있다. 이와 다르게, 메모리 컨트롤러(120)는 호스트(HOST)의 요청과 무관하게 메모리 장치(110)의 동작을 제어할 수도 있다.
한편, 메모리 컨트롤러(120)와 호스트(HOST)는 서로 분리된 장치일 수도 있다. 경우에 따라서, 메모리 컨트롤러(120)와 호스트(HOST)는 하나의 장치로 통합되어 구현될 수도 있다. 아래에서는, 설명의 편의를 위하여, 메모리 컨트롤러(120)와 호스트(HOST)가 서로 분리된 장치인 것을 예로 들어 설명한다.
도 1을 참조하면, 메모리 컨트롤러(120)는 메모리 인터페이스(122) 및 제어 회로(123) 등을 포함할 수 있으며, 호스트 인터페이스(121) 등을 더 포함할 수 있다.
호스트 인터페이스(121)는 호스트(HOST)와의 통신을 위한 인터페이스를 제공한다.
제어 회로(123)는 호스트(HOST)로부터 커맨드를 수신할 때, 호스트 인터페이스(121)를 통해서 커맨드를 수신하여, 수신된 커맨드를 처리하는 동작을 수행할 수 있다.
메모리 인터페이스(122)는, 메모리 장치(110)와 연결되어 메모리 장치(110)와의 통신을 위한 인터페이스를 제공한다. 즉, 메모리 인터페이스(122)는 제어 회로(123)의 제어에 응답하여 메모리 장치(110)와 메모리 컨트롤러(120)를 인터페이스를 제공하도록 구성될 수 있다.
제어 회로(123)는 메모리 컨트롤러(120)의 전반적인 제어 동작을 수행하여 메모리 장치(110)의 동작을 제어한다. 이를 위해, 일 예로, 제어 회로(123)는 프로세서(124), 워킹 메모리(125) 등 중 하나 이상을 포함할 수 있으며, 경우에 따라서, 에러 검출 및 정정 회로(ECC Circuit, 126) 등을 더 포함할 수 있다.
프로세서(124)는 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(124)는 호스트 인터페이스(121)를 통해 호스트(HOST)와 통신하고, 메모리 인터페이스(122)를 통해 메모리 장치(110)와 통신할 수 있다.
프로세서(124)는 플래시 변환 레이어(FTL: Flash Translation Layer)의 기능을 수행할 수 있다. 프로세서(124)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(LBA, logical block address)를 물리 블록 어드레스(PBA, physical block address)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다.
플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(124)는 호스트(HOST)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 랜더마이징 시드(seed)를 이용하여 호스트(HOST)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치(110)에 제공되어 메모리 셀 어레이에 프로그램 된다.
프로세서(124)는 읽기 동작 시 메모리 장치(110)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 디랜더마이징 시드를 이용하여 메모리 장치(110)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(HOST)로 출력될 것이다.
프로세서(124)는 펌웨어(FirmWare)를 실행하여 메모리 컨트롤러(120)의 동작을 제어할 수 있다. 다시 말해, 프로세서(124)는, 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행하기 위하여, 부팅 시 워킹 메모리(125)에 로딩 된 펌웨어를 실행(구동)할 수 있다.
펌웨어(FirmWare)는 메모리 시스템(100) 내에서 실행되는 프로그램으로서, 다양한 기능적 레이어들을 포함할 수 있다.
예를 들어, 펌웨어는, 호스트(HOST)에서 메모리 시스템(100)에 요구하는 논리 주소(Logical Address)와 메모리 장치(110)의 물리주소(Physical Address) 간의 변환 기능을 하는 플래시 변환 레이어(FTL: Flash Translation Layer)와, 호스트(HOST)에서 저장 장치인 메모리 시스템(100)에 요구하는 커맨드를 해석하여 플래시 변환 레이어(FTL)에 전달하는 역할을 하는 호스트 인터페이스 레이어(HIL: Host Interface Layer)와, 플래시 변환 레이어(FTL)에서 지시하는 커맨드를 메모리 장치(110)로 전달하는 플래시 인터페이스 레이어(FIL: Flash Interface Layer) 등 중 하나 이상을 포함할 수 있다.
이러한 펌웨어는, 일 예로, 메모리 장치(110)에 저장되어 있다가 워킹 메모리(125)에 로딩 될 수 있다.
워킹 메모리(125)는 메모리 컨트롤러(120)를 구동하기 위해 필요한 펌웨어, 프로그램 코드, 커맨드 또는 데이터들을 저장할 수 있다. 이러한 워킹 메모리(125)는, 일 예로, 휘발성 메모리로서, SRAM (Static RAM), DRAM (Dynamic RAM) 및 SDRAM(Synchronous DRAM) 등 중 하나 이상을 포함할 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드(Error Correction Code)를 이용하여 확인 대상 데이터의 에러 비트를 검출하고, 검출된 에러 비트를 정정하도록 구성될 수 있다. 여기서, 확인 대상 데이터는, 일 예로, 워킹 메모리(125)에 저장된 데이터이거나, 메모리 장치(110)로부터 읽어온 데이터 등일 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드로 데이터를 디코딩하도록 구현될 수 있다. 에러 검출 및 정정 회로(126)는 다양한 코드 디코더로 구현될 수 있다. 예를 들어, 비체계적 코드 디코딩을 수행하는 디코더 또는 체계적 코드 디코딩을 수행하는 디코더가 이용될 수 있다.
예를 들면, 에러 검출 및 정정 회로(126)는 읽기 데이터들 각각에 대해 섹터(Sector) 단위로 에러 비트를 검출할 수 있다. 즉, 각각의 읽기 데이터는 복수의 섹터(Sector)로 구성될 수 있다. 섹터(Sector)는 플래시 메모리의 읽기 단위인 페이지(Page)보다 더 작은 데이터 단위를 의미할 수 있다. 각각의 읽기 데이터를 구성하는 섹터들은 어드레스를 매개로 서로 대응될 수 있다.
에러 검출 및 정정 회로(126)는 비트 에러율(Bit Error Rate, BER)을 산출하고, 섹터 단위로 정정 가능 여부를 판단할 수 있다. 에러 검출 및 정정 회로(126)는 예를 들어, 비트 에러율(BER)이 기준값(reference value)보다 높은 경우 해당 섹터를 정정 불가능(Uncorrectable or Fail)으로 판단할 것이다. 반면에, 비트 에러율(BER)이 기준값보다 낮은 경우 해당 섹터를 정정 가능(Correctable or Pass)으로 판단할 것이다.
에러 검출 및 정정 회로(126)는 모든 읽기 데이터들에 대해 순차적으로 에러 검출 및 정정 동작을 수행할 수 있다. 에러 검출 및 정정 회로(126)는 읽기 데이터에 포함된 섹터가 정정 가능한 경우 다음 읽기 데이터에 대해서는 해당 섹터에 대한 에러 검출 및 정정 동작을 생략할 수 있다. 이렇게 모든 읽기 데이터들에 대한 에러 검출 및 정정 동작이 종료되면, 에러 검출 및 정정 회로(126)는 마지막까지 정정 불가능으로 판단된 섹터를 검출할 수 있다. 정정 불가능한 것으로 판단된 섹터는 하나 또는 그 이상일 수 있다. 에러 검출 및 정정 회로(126)는 정정 불가능으로 판단된 섹터에 대한 정보(ex. 어드레스 정보)를 프로세서(124)로 전달할 수 있다.
버스(127)는 메모리 컨트롤러(120)의 구성 요소들(121, 122, 124, 125, 126) 사이의 채널(Channel)을 제공하도록 구성될 수 있다. 이러한 버스(127)는, 일 예로, 각종 제어 신호, 커맨드 등을 전달하기 위한 제어 버스와, 각종 데이터를 전달하기 위한 데이터 버스 등을 포함할 수 있다.
메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126)은 예시일 뿐이다. 메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126) 중 일부의 구성 요소는 삭제되거나, 메모리 컨트롤러(120)의 전술한 구성 요소들 (121, 122, 124, 125, 126) 중 몇몇 구성 요소들이 하나로 통합될 수 있다. 경우에 따라, 메모리 컨트롤러(120)의 전술한 구성 요소들 이외에 하나 이상의 다른 구성 요소가 추가될 수도 있다.
아래에서는, 도 2를 참조하여 메모리 장치(110)에 대하여 더욱 상세하게 설명한다.
도 2는 본 발명의 실시예들에 따른 메모리 장치(110)를 개략적으로 나타낸 블록도다.
도 2를 참조하면, 본 발명의 실시예들에 따른 메모리 장치(110)는, 메모리 셀 어레이(Memory Cell Array, 210), 어드레스 디코더(Address Decoder, 220), 읽기 및 쓰기 회로(Read and Write Circuit, 230), 제어 로직(Control Logic, 240) 및 전압 생성 회로(Voltage Generation Circuit, 250) 등을 포함할 수 있다.
메모리 셀 어레이(210)는 다수의 메모리 블록(BLK1~BLKz, z는 2 이상의 자연수)을 포함할 수 있다.
다수의 메모리 블록(BLK1~BLKz)에는, 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 배치되며, 다수의 메모리 셀(MC)이 배열될 수 있다.
다수의 메모리 블록(BLK1~BLKz)은 다수의 워드 라인(WL)을 통해 어드레스 디코더(220)와 연결될 수 있다. 다수의 메모리 블록(BLK1~BLKz)은 다수의 비트 라인(BL)을 통해 읽기 및 쓰기 회로(230)와 연결될 수 있다.
다수의 메모리 블록(BLK1~BLKz) 각각은 다수의 메모리 셀을 포함할 수 있다. 예를 들어, 다수의 메모리 셀은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다.
메모리 셀 어레이(210)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있으며, 경우에 따라서는, 3차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
한편, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(SLC: Single-Level Cell)일 수 있다. 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(MLC: Multi-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(TLC: Triple-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(QLC: Quad-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀을 포함할 수도 있다.
도 2를 참조하면, 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 제어 로직(240) 및 전압 생성 회로(250) 등은 메모리 셀 어레이(210)를 구동하는 주변 회로로서 동작할 수 있다.
어드레스 디코더(220)는 다수의 워드 라인(WL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다.
어드레스 디코더(220)는 제어 로직(240)의 제어에 응답하여 동작하도록 구성될 수 있다.
어드레스 디코더(220)는 메모리 장치(110) 내부의 입출력 버퍼를 통해 어드레스(Address)를 수신할 수 있다. 어드레스 디코더(220)는 수신된 어드레스 중 블록 어드레스(Block Address)를 디코딩 하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다.
어드레스 디코더(220)는 전압 생성 회로(250)로부터 읽기 전압(Vread) 및 패스 전압(Vpass)을 입력 받을 수 있다.
어드레스 디코더(220)는 읽기 동작 중 읽기 전압 인가 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)으로 읽기 전압(Vread)를 인가하고, 나머지 비 선택된 워드 라인들(WL)에는 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 프로그램 검증 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)에 전압 생성 회로(250)에서 발생된 검증 전압을 인가하고, 나머지 비 선택된 워드 라인들(WL)에 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 수신된 어드레스 중 열 어드레스를 디코딩 하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩 된 열 어드레스를 읽기 및 쓰기 회로(230)에 전송할 수 있다.
메모리 장치(110)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행될 수 있다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스 중 하나 이상을 포함할 수 있다.
어드레스 디코더(220)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택할 수 있다. 열 어드레스는 어드레스 디코더(220)에 의해 디코딩 되어 읽기 및 쓰기 회로(230)에 제공될 수 있다.
어드레스 디코더(220)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등 중 하나 이상을 포함할 수 있다.
읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함할 수 있다. 읽기 및 쓰기 회로(230)는 메모리 셀 어레이(210)의 읽기 동작(Read Operation) 시에는 "읽기 회로(Read Circuit)"로 동작하고, 쓰기 동작(Write Operation) 시에는 "쓰기 회로(Write Circuit)"로 동작할 수 있다.
전술한 읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함하는 페이지 버퍼 회로(Page Buffer Circuit) 또는 데이터 레지스터 회로(Data Register Circuit)라고도 한다. 여기서, 읽기 및 쓰기 회로(230)는 데이터 처리 기능을 담당하는 데이터 버퍼(Data Buffer)를 포함할 수 있고, 경우에 따라서, 캐싱 기능을 담당하는 캐쉬 버퍼(Cache Buffer)를 추가로 더 포함할 수 있다.
다수의 페이지 버퍼(PB)는 다수의 비트 라인(BL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다. 다수의 페이지 버퍼(PB)는 읽기 동작 및 프로그램 검증 동작 시, 메모리 셀들의 문턱전압(Vth)을 센싱하기 위하여, 메모리 셀들과 연결된 비트 라인들(BL)에 센싱 전류를 계속적으로 공급하면서, 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것을 센싱 노드를 통해 감지하여 센싱 데이터로 래치할 수 있다.
읽기 및 쓰기 회로(230)는 제어 로직(240)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작할 수 있다.
읽기 및 쓰기 회로(230)는 읽기 동작 시, 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후, 메모리 장치(110)의 입출력 버퍼로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(230)는 페이지 버퍼들(PB) 또는 페이지 레지스터들 이외에도, 열 선택 회로 등을 포함할 수 있다.
제어 로직(240)은 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 및 전압 생성 회로(250) 등과 연결될 수 있다. 제어 로직(240)은 메모리 장치(110)의 입출력 버퍼를 통해 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다.
제어 로직(240)은 제어 신호(CTRL)에 응답하여 메모리 장치(110)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(240)은 다수의 페이지 버퍼(PB)의 센싱 노드의 프리 차지 전위 레벨을 조절하기 위한 제어 신호를 출력할 수 있다.
제어 로직(240)은 메모리 셀 어레이(210)의 읽기 동작을 수행하도록 읽기 및 쓰기 회로(230)를 제어할 수 있다. 전압 생성 회로(250)는, 제어 로직(240)에서 출력되는 전압 생성 회로 제어 신호에 응답하여, 읽기 동작 시, 이용되는 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성할 수 있다
도 3은 본 발명의 실시예들에 따른 메모리 장치(110)의 각 메모리 블록(BLK) 를 개략적으로 나타낸 도면이다.
도 3을 참조하면, 메모리 장치(110)에 포함된 메모리 블록(BLK)은, 일 예로, 다수의 페이지(PG)와 다수의 스트링(STR)이 교차하는 방향으로 배치되어 구성될 수 있다.
다수의 페이지(PG)는 다수의 워드 라인(WL)과 대응되고, 다수의 스트링(STR)은 다수의 비트 라인(BL)과 대응된다.
메모리 블록(BLK)에는 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 교차하면서 배치될 수 있다. 예를 들어, 다수의 워드 라인(WL) 각각은 행 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 열 방향으로 배치될 수 있다. 다른 예를 들어, 다수의 워드 라인(WL) 각각은 열 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 행 방향으로 배치될 수 있다.
다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 서로 교차하여, 다수의 메모리 셀(MC)이 정의될 수 있다. 각 메모리 셀(MC)에는 트랜지스터(TR)가 배치될 수 있다.
예를 들어, 각 메모리 셀(MC)에 배치된 트랜지스터(TR)는 드레인, 소스 및 게이트 등을 포함할 수 있다. 트랜지스터(TR)의 드레인(또는 소스)은 해당 비트 라인(BL)과 직접 또는 다른 트랜지스터(TR)를 경유하여 연결될 수 있다. 트랜지스터(TR)의 소스(또는 드레인)는 소스 라인(그라운드일 수 있음)과 직접 또는 다른 트랜지스터(TR)를 경유하여 연결될 수 있다. 트랜지스터(TR)의 게이트는 절연체에 둘러싸인 플로팅 게이트(FG: Floating Gate)와 워드 라인(WL)으로부터 게이트 전압이 인가되는 컨트롤 게이트(CG: Control Gate)를 포함할 수 있다.
다수의 메모리 블록(BLK1~BLKz) 각각에는, 2개의 최외곽 워드 라인 중 읽기 및 쓰기 회로(230)와 더 인접한 제1 최외곽 워드 라인의 바깥쪽에는 제1 선택 라인(소스 선택 라인 또는 드레인 선택 라인이라고도 함)이 더 배치될 수 있으며, 다른 제2 최외곽 워드 라인의 바깥쪽에는 제2 선택 라인(드레인 선택 라인 또는 소스 선택 라인이라고도 함)이 더 배치될 수 있다.
경우에 따라서, 제1 최외곽 워드 라인과 제1 선택 라인 사이에는 하나 이상의 더미 워드 라인이 더 배치될 수 있다. 또한, 제2 최외곽 워드 라인과 제2 선택 라인 사이에도 하나 이상의 더미 워드 라인이 더 배치될 수 있다.
도 3과 같은 메모리 블록 구조를 가질 때, 읽기 동작 및 프로그램 동작(쓰기 동작)은 페이지 단위로 수행될 수 있으며, 소거(Erasure) 동작은 메모리 블록 단위로 수행될 수 있다.
도 4는 본 발명의 실시예들에 따른 메모리 장치(110)의 워드 라인(WL) 및 비트 라인(BL)의 구조를 나타낸 도면이다.
도 4를 참조하면, 메모리 장치(110)에는, 메모리 셀들(MC)이 모여 있는 핵심 영역과 이 핵심 영역의 나머지 영역에 해당하며 메모리 셀 어레이(210)의 동작을 위해 서포트(Support) 해주는 보조 영역이 존재한다.
핵심 영역은 페이지들(PG)과 스트링들(STR)으로 구성될 수 있다. 이러한 핵심 영역에는, 다수의 워드 라인(WL1 ~ WL9)과 다수의 비트 라인(BL)이 교차하면서 배치된다.
다수의 워드 라인(WL1 ~ WL9)은 행 디코더(410)와 연결되고, 다수의 비트 라인(BL)은 열 디코더(420)와 연결될 수 있다. 다수의 비트 라인(BL)와 열 디코더(420) 사이에는 읽기 및 쓰기 회로(230)에 해당하는 데이터 레지스터(430)가 존재할 수 있다.
다수의 워드 라인(WL1 ~ WL9)은 다수의 페이지(PG)와 대응된다.
예를 들어, 도 4와 같이 다수의 워드 라인(WL1 ~ WL9) 각각은 하나의 페이지(PG)와 대응될 수 있다. 이와 다르게, 다수의 워드 라인(WL1 ~ WL9) 각각이 사이즈가 큰 경우, 다수의 워드 라인(WL1 ~ WL9) 각각은 둘 이상(예: 2개 또는 4개)의 페이지(PG)와 대응될 수도 있다. 페이지(PG)는 프로그램 동작과 읽기 동작을 진행하는데 있어서 최소 단위가 되며, 프로그램 동작 및 읽기 동작 시, 동일 페이지(PG) 내에서의 모든 메모리 셀(MC)은 동시 동작을 수행할 수 있다.
다수의 비트 라인(BL)은 홀수 번째 비트 라인(BL)과 짝수 번째 비트 라인(BL)을 구분되면서 열 디코더(420)와 연결될 수 있다.
메모리 셀(MC)에 액세스 하기 위해서는, 주소가 먼저 입출력 단을 거쳐 행 디코더(410)와 열 디코더(420)를 통하여 핵심 영역으로 들어와서, 타깃 메모리 셀을 지정할 수 있다. 타깃 메모리 셀을 지정한다는 것은 행 디코더(410)와 연결된 워드 라인들(WL1 ~ WL9)과 열 디코더(420)와 연결된 비트 라인들(BL)의 교차되는 사이트에 있는 메모리 셀(MC)에 데이터를 프로그램 하거나 프로그램 된 데이터를 읽어 내기 위하여 액세스 한다는 것을 의미한다.
제1 방향(예: X축 방향)의 페이지(PG)는 워드 라인(WL)이란 공통으로 사용하는 라인으로 묶여 있으며, 제2 방향(예: Y축 방향)의 스트링(STR)도 비트 라인(BL)이란 공통 라인으로 묶여(연결되어) 있다. 공통으로 묶여 있다는 것은 구조적으로 동일한 물질로 연결되어 있고, 전압 인가 시에도 모두 동일한 전압이 동시에 인가된다는 것을 의미한다. 물론, 직렬로 연결된 중간 위치나 마지막 위치의 메모리 셀(MC)은 앞의 메모리 셀(MC)의 전압 강하에 의하여, 처음에 위치하는 메모리 셀(MC)과 맨 마지막에 위치하는 메모리 셀(MC)에 인가되는 전압은 약간 다를 수 있다.
메모리 장치(110)의 데이터 처리 모두는, 데이터 레지스터(430)를 경유하여 프로그램 및 읽기가 되므로, 데이터 레지스터(430)는 중추적 역할을 한다. 데이터 레지스터(430)의 데이터 처리가 늦어지면 다른 모든 영역에서는 데이터 레지스터(430)가 데이터 처리를 완료할 때까지 기다려야 한다. 또한, 데이터 레지스터(430)의 성능이 저하되면, 메모리 장치(110)의 전체 성능을 저하시킬 수 있다.
도 4의 예시를 참조하면, 1개의 스트링(STR)에는, 다수의 워드 라인(WL1 ~ WL9)과 연결되는 다수의 트랜지스터(TR1 ~ TR9)가 존재할 수 있다. 다수의 트랜지스터(TR1 ~ TR9)가 존재하는 영역들이 메모리 셀들(MC)에 해당한다. 여기서, 다수의 트랜지스터(TR1 ~ TR9)는 전술한 바와 같이, 제어 게이트 (CG)와 플로팅 게이트(FG)를 포함하는 트랜지스터들이다.
다수의 워드 라인(WL1 ~ WL9)은 2개의 최외곽 워드 라인(WL1, WL9)을 포함한다. 2개의 최외곽 워드 라인(WL1, WL9) 중 신호 경로적 측면에서 데이터 레지스터(430)와 더 인접한 제1 최외곽 워드 라인(WL1)의 바깥쪽에는 제1 선택 라인(DSL)이 더 배치되고, 다른 제2 최외곽 워드 라인(WL9)의 바깥쪽에는 제2 선택 라인(SSL)이 더 배치될 수 있다.
제1 선택 라인(DSL)에 의해 온-오프가 제어되는 제1 선택 트랜지스터(D-TR)는 제1 선택 라인(DSL)과 연결된 게이트 전극을 가지고 있을 뿐, 플로팅 게이트(FG)를 포함하지 않는 트랜지스터이다. 제2 선택 라인(SSL)에 의해 온-오프가 제어되는 제2 선택 트랜지스터(S-TR)는 제2 선택 라인(SSL)과 연결된 게이트 전극을 가지고 있을 뿐, 플로팅 게이트(FG)를 포함하지 않는 트랜지스터이다.
제1 선택 트랜지스터(D-TR)는 해당 스트링(STR)과 데이터 레지스터(430) 간의 연결을 온 또는 오프 시키는 스위치 역할을 한다. 제2 선택 트랜지스터(S-TR)는 해당 스트링(STR)과 소스 라인(SL) 간의 연결을 온 또는 오프 시켜주는 스위치 역할을 한다. 즉, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)는 해당 스트링(STR)의 양쪽 끝에 있으면서, 신호를 이어주고 끊어내는 문지기 역할을 한다.
메모리 시스템(100)은, 프로그램 동작 시, 프로그램 할 비트 라인(BL)의 타깃 메모리 셀(MC)에 전자를 채워야 하기 때문에, 제1 선택 트랜지스터(D-TR)의 게이트 전극에 소정의 턴-온 전압(Vcc)를 인가하여 제1 선택 트랜지스터(D-TR)를 턴-온 시키고, 제2 선택 트랜지스터(S-TR)의 게이트 전극에는 소정의 턴-오프 전압(예: 0V)을 인가하여 제2 선택 트랜지스터(S-TR)를 턴-오프 시킨다.
메모리 시스템(100)은, 읽기 동작 또는 검증(Verification) 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)를 모두 턴-온 시켜준다. 이에 따라, 전류가 해당 스트링(STR)을 관통하여 그라운드에 해당하는 소스 라인(SL)으로 빠질 수 있어서, 비트 라인(BL)의 전압 레벨이 측정될 수 있다. 다만, 읽기 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)의 온-오프 타이밍의 시간 차이가 있을 수 있다.
메모리 시스템(100)은, 소거(Erasure) 동작 시, 소스 라인(SL)을 통하여 기판(Substrate)에 소정 전압(예: +20V)를 공급하기도 한다. 메모리 시스템(100)은, 소거(Erasure) 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)를 모두 플로팅(Floating) 시켜서 무한대의 저항을 만들어 준다. 이에 따라, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)의 역할이 없도록 해주고, 플로팅 게이트(FG)와 기판(Substrate) 사이에서만 전위 차이에 의한 전자(electron)가 동작할 수 있도록 구조화 되어 있다.
도 5는 본 발명의 실시예들에 따른 메모리 장치(110)의 읽기 동작을 위한 전압 공급을 나타낸 도면이다. 아래에서는, 하나의 스트링(STR)에 9개의 워드 라인(WL1 ~ WL9)이 존재하고, 9개의 워드 라인(WL1 ~ WL9) 중에서 제3 워드 라인(WL3)이 타깃 워드 라인인 것으로 가정한다.
도 5를 참조하면, 메모리 장치(110)의 읽기 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)는 모두 턴-온 된다. 전술한 가정에 따르면, 읽기 동작이 수행될 타깃 페이지(TPG)에 대응되는 제3 워드 라인(WL3)이 타깃 워드 라인에 해당한다.
이러한 읽기 동작 수행 시, 타깃 워드 라인에 해당하는 제3 워드 라인(WL3)에는 읽기 전압(Vread)이 인가된다. 읽기 전압(Vread)은 분포 레벨들의 개수에 따라 다양한 전압 값을 포함할 수 있다.
그리고, 9개의 워드 라인(WL1 ~ WL9) 중 타깃 워드 라인에 해당하는 제3 워드 라인(WL3)을 제외한 나머지 워드 라인들(WL1, WL2, WL4 ~ WL9)에는 패스 전압(Vpass)이 인가된다.
이하, 읽기 전압(Vread)이 인가되는 트랜지스터(TR3)는 "타깃 트랜지스터"라고도 하고, 패스 전압(Vpass)이 인가되는 트랜지스터들(TR1, TR2, TR4 ~ TR9)은 "패스 트랜지스터"라고도 한다.
읽기 전압(Vread)이 인가되는 메모리 셀(MC)을 "선택된 메모리 셀", "타깃 메모리 셀", 또는 "읽기 메모리 셀" 등이라고도 한다. 패스 전압(Vpass)이 인가되는 메모리 셀(MC)을 "비 선택된 메모리 셀" 또는 "패스 메모리 셀" 등이라고도 한다. 이러한 " 비 선택된 메모리 셀(패스 메모리 셀)"은 프로그램 된 메모리 셀을 포함할 수 있고, 소거 된 메모리 셀을 포함할 수도 있다.
읽기 전압(Vread)이 인가되는 워드 라인(WL)을 "선택된 워드 라인", "타깃 워드 라인", 또는 "읽기 워드 라인" 등이라고도 한다. 패스 전압(Vpass)이 인가되는 워드 라인(WL)을 "비 선택된 워드 라인" 또는 "패스 워드 라인" 등이라고도 한다. 이러한 "비 선택된 워드 라인(패스 워드 라인)"은 프로그램 된 메모리 셀과 대응되는 워드 라인(프로그램 워드 라인)을 포함할 수 있고, 소거 된 메모리 셀과 대응되는 워드 라인(소거 워드 라인)을 포함할 수도 있다.
읽기 동작 시, 동일한 스트링(STR)에 위치하는 모든 패스 트랜지스터들(TR1, TR2, TR4 ~ TR9)은 항상 전류가 흐를 수 있는 상태이어야만 한다. 이와 같이, 모든 패스 트랜지스터들(TR1, TR2, TR4 ~ TR9)이 턴-온 될 수 있도록 해주는 게이트 전압을 "패스 전압(Vpass) "이라고 한다. 즉, 모든 패스 메모리 셀이 턴-온 될 수 있도록 해주는 게이트 전압을 "패스 전압(Vpass) "이라고 한다.
도 6은 본 발명의 실시예들에 따른 메모리 장치(110)에서, 비 선택된 메모리 셀들(프로그램 메모리 셀들(PGM_MC), 소거 메모리 셀들(ERASE_MC))을 패스시키기 위한 패스 전압(Vpass)을 나타낸 도면이다.
도 6은 프로그램 메모리 셀들(PGM_MC)의 문턱전압 별 셀 도수(Cell Frequency)와 소거 메모리 셀들(ERASE_MC)의 문턱전압 별 셀 도수(Cell Frequency)를 나타낸 것이다.
도 6을 참조하면, 프로그램 메모리 셀들(PGM_MC)의 문턱전압 분포는 소거 메모리 셀들(ERASE_MC)의 문턱전압 분포 보다 전체적으로 높은 전압들의 분포를 갖는다.
도 6을 참조하여 패스 전압(Vpass)을 다시 설명하면, 타깃 메모리 셀을 제외한 모든 비 선택된 메모리 셀들(즉, 패스 메모리 셀들)이 데이터가 프로그램 된 상태인 프로그램 메모리 셀(PGM_MC) 또는 데이터가 소거 된 상태인 소거 메모리 셀(ERASE_MC)이든 상관 없이, 비트 라인(BL)의 스트링(STR)에 달려 있는 모든 비 선택된 메모리 셀들(즉, 패스 메모리 셀들)은 전류가 흐를 수 있는 상태가 되어야 한다.
이를 위해, 비트 라인(BL)의 스트링(STR)에 달려 있는 모든 비 선택된 메모리 셀들(즉, 패스 메모리 셀들)의 트랜지스터들(TR1, TR2, TR4 ~ TR9)의 게이트에는 충분히 높은 전압 값을 갖는 패스 전압(Vpass)이 인가되어야 한다.
읽기 동작은 페이지(PG) 단위로 진행되므로, 액세스 된 타깃 페이지(TPG) 이외에, 액세스 되지 않은 페이지(PG)에 해당하는 메모리 셀들(MC, 즉, 패스 메모리 셀들)에는 높은 패스 전압(Vpass)이 인가되어서, 모든 비 선택된 메모리 셀들(패스 메모리 셀들)의 트랜지스터들(TR1, TR2, TR4 ~ TR9)은 오프 되지 않아야 한다.
도 7은 본 발명의 실시예들에 따른 메모리 시스템(100)의 패스 전압 제어를 설명하기 위한 도면이다.
패스 전압(Vpass)은 타깃 스트링에 연결된 모든 비 선택된 메모리 셀들을 턴-온 시키기 위하여 일정 전압 값 이상을 유지하면서, 동시에, 메모리 블록(BLK) 내 다수의 워드 라인(WL1 ~ WL9) 중 타깃 워드 라인(WL3)을 제외한 모든 워드 라인들(WL1, WL2, WL4 ~ WL9)에 인가되어야 한다.
메모리 시스템(100)이 패스 전압(Vpass)을 충분히 높은 전압 레벨로 유지하는 이유는, 패스 트랜지스터들(TR1, TR2, TR4 ~ TR9)이 어떠한 문턱전압(Vth) 분포를 갖고 있는지 알 수 없기 때문이다.
메모리 시스템(100)은, 설령 문턱전압 분포를 인지하고 있다고 하더라도, 문턱전압 분포 상의 최대 문턱전압 이상이 되는 패스 전압(Vpass)을 설정해야만 한다.
도 7의 예시에 따르면, 제2 분포 레벨(Level 2)의 문턱전압은 제1 분포 레벨(Level 1)의 문턱전압보다 높은 전압 범위에 해당한다. 따라서, 제1 분포 레벨(Level 1)의 문턱전압을 갖는 메모리 셀들(MC)이 턴-온 될 수 있는 제1 전압 레벨의 패스 전압(Vpass_L1)은, 제2 분포 레벨(Level 2)의 문턱전압을 갖는 메모리 셀들(MC)이 턴-온 될 수 있는 제2 전압 레벨의 패스 전압(Vpass_L2) 보다 낮아도 된다.
이와 같이, 메모리 셀들(MC)의 분포 레벨에 따라 패스 전압(Vpass)이 개별적으로 다르게 설정되는 경우, 전압 생성 및 공급 동작 등이 복잡해지고, 개별적인 패스 전압 설정을 위한 추가적인 회로 구성이 필요할 수도 있다.
따라서, 메모리 시스템(100)은, 모든 메모리 셀들(MC)의 분포 레벨(문턱전압 분포 레벨)을 고려하여, 모든 메모리 셀들(MC)이 갖는 문턱전압보다 높은 공통 패스 전압(Vpass)을 통일되게 설정하여 읽기 동작을 수행할 수 있다.
도 8은 본 발명의 실시예들에 따른 메모리 장치(110)의 메모리 셀(MC)이 멀티-레벨 셀(MLC)인 경우에 발생되는 분포 쉬프트 현상을 나타낸 도면이다. 도 9는 본 발명의 실시예들에 따른 메모리 장치(110)의 메모리 셀(MC)이 멀티-레벨 셀(MLC)인 경우에 분포 쉬프트 현상의 발생 시, 정상적인 읽기 동작을 위한 쉬프트 읽기 동작을 나타낸 도면이다.
도 8의 예시를 참조하면, 메모리 장치(110)의 메모리 셀(MC)이 멀티-레벨 셀(MLC)인 경우, 제1 분포 레벨(Level 1)의 문턱전압을 갖는 메모리 셀(MC), 제2 분포 레벨(Level 2)의 문턱전압을 갖는 메모리 셀(MC) 및 제3 분포 레벨(Level 3)의 문턱전압을 갖는 메모리 셀(MC)이 존재한다.
도 8의 예시를 참조하면, 읽기 동작 시, 메모리 시스템(100)은, 멀티-레벨 셀(MLC)인 경우, 3가지 분포 레벨(Level 1, 2, 3) 사이의 임의의 전압(주로, 중간 값, Vread1, Vread2)를 이용하여 읽은 결과로 분포의 종류와 위치를 판별해낸다. 또한, 읽기 동작 시, 비 선택되는 메모리 셀들(MC)에는 공통된 패스 전압(Vpass)이 인가될 수 있다.
그런데, 도 8의 예시를 참조하면, 메모리 시스템(100)은, 분포가 오른쪽으로 쉬프트 (분포 Right Shift) 하였음에도 불구하고, 쉬프트 전에 이용되었던 판단 레벨의 전압(Vread 1, Vread2)과 패스 전압(Vpass)을 그대로 이용하여 읽기 동작을 수행하는 경우, 비트 페일(Bit Fail)이 발생할 수 있다.
따라서, 도 9에 도시된 바와 같이, 분포가 오른쪽으로 쉬프트 한 경우, 메모리 시스템(100)은, 판단 레벨(Vread1, Vread2)을 분포의 오른쪽 쉬프트 량만큼 쉬프트 시켜서 읽기를 하면, 즉, 업 쉬프트 읽기(Up Shift Read)를 하면, 정상적인 읽기 동작을 수행할 수 있다. 이때, 정상적인 읽기 동작을 위해서는, 도 9에 도시된 바와 같이, 공통된 패스 전압(Vpass)도 상향시켜야 할 수도 있다.
도 10은 본 발명의 실시예들에 따른 메모리 장치(110)에서, 타깃 워드 라인(Target WL)을 제외한 다른 워드 라인들(WL1, WL2, WL4 ~ WL9)로 동일한 공통 패스 전압(Vpass)을 공급하는 "공통 패스 전압 공급(Common Pass Voltage Supply) 방식"을 나타낸 도면이다.
도 10의 예시에서는, 9개의 페이지(PG1 ~ PG9) 중 제1 내지 제5 페이지(PG1 ~ PG5)는 프로그램 된 페이지(PGM_PG)이고, 9개의 페이지(PG1 ~ PG9) 중 제6 내지 제9 페이지(PG6 ~ PG9)는 소거 된 페이지(ERASE_PG)이다.
도 10의 예시에서는, 제3 페이지(PG3)가 읽기 동작을 위해 선택된 타깃 페이지(TPG)이다. 즉, 제3 페이지(PG3)에 대응되는 제3 워드 라인(WL3)이 타깃 워드 라인(Target WL)에 해당한다.
도 10의 예시를 참조하면, 읽기 동작 시, 타깃 워드 라인에 해당하는 제3 워드 라인(WL3)으로 읽기 전압(Vread)이 인가된다. 이때, 나머지 워드 라인들(WL1, WL2, WL4 ~ WL9)로는 패스 전압(Vpass)이 인가된다.
전술한 바와 같이, 타깃 워드 라인에 해당하는 제3 워드 라인(WL3)을 제외한 나머지 워드 라인들(WL1, WL2, WL4 ~ WL9)에 인가되는 패스 전압(Vpass)은 모두 동일한 공통 패스 전압이다.
이와 같이, 읽기 동작 시, 공통 패스 전압을 이용하는 경우, 패스 전압 생성 및 공급을 쉽게 하고 회로 구성도 심플하게 해줄 수 있는 이점이 있다.
패스 전압(Vpass)은 비 선택된 메모리 셀들(패스 메모리 셀들)의 최대 문턱전압 이상으로 설정되는 높은 전압 값을 갖는다. 이로 인해, 상당히 높은 패스 전압(Vpass)을 인가 받는 메모리 셀들에 배치된 트랜지스터들(TR)의 문턱전압이 증가할 수 있다.
이에 따라, 도 8 및 도 9에서 같은 분포 쉬프트 현상이 발생할 수 있고, 이로 인하여, 읽기 페일(Fail)이 발생하여 읽기 동작이 정상적으로 이루어지지 못할 수 있다. 이러한 현상을 읽기 장애(Read Disturbance)라고 한다.
소거 메모리 셀(ERASE_MC)에 대응되는 소거 워드 라인은, 프로그램 메모리 셀(PGM_MC)에 대응되는 프로그램 워드 라인에 비해, 더 많은 빈도로, 높은 패스 전압(Vpass)이 자주 인가될 수 있다.
이에 따라, 소거 워드 라인에 해당하는 제2 워드 라인들(WL6 ~ WL9)에 대응되는 소거 페이지(ERASE_PG)에 포함된 소거 메모리 셀들(ERASE_MC)의 문턱전압의 변화는, 프로그램 워드 라인에 해당하는 제1 워드 라인들(WL1, WL2, WL4, WL5)에 대응되는 프로그램 페이지(PGM_PG)에 포함된 프로그램 메모리 셀(PGM_MC)의 문턱전압의 변화보다 클 수 있다.
따라서, 패스 전압(Vpass)의 높은 전압 바이어싱으로 인한 분포 쉬프트 현상 및 읽기 장애(Read Disturbance) 현상은, 소거 메모리 셀들(ERASE_MC)에 의해서 더욱 심하게 발생할 수 있다.
이에, 본 발명의 실시예들은 공통 패스 전압 공급 방식과 다른 방식으로서, 차별화된 패스 전압 공급 방식을 제공할 수 있다.
전술한 내용에 따르면, 패스 전압(Vpass)의 높은 전압 값으로 인해 발생하는 페일 및 이에 따른 비정상적인 동작 현상은, 읽기 동작 시 발생하는 것으로 설명하였으나, 읽기 동작 이외에, 패스 전압(Vpass) 또는 이와 유사한 용도의 전압 (트랜지스터(TR)의 턴-온 전압)이 사용되는 다른 동작(예: 프로그램 동작, 소거 동작 등) 시에도 발생할 수 있다.
따라서, 아래에서는, 설명의 편의를 위하여, 차별화된 패스 전압 공급 방식은, 읽기 동작의 관점에서 설명하지만, 읽기 동작과 다른 동작(예: 프로그램 동작 등) 시에도 적용될 수 있을 것이다.
도 11은 본 발명의 실시예들에 따른 메모리 장치(110)의 읽기 장애(Read Disturbance) 등의 동작 오류를 해결하기 위하여, 타깃 워드 라인(Target WL)을 제외한 다른 워드 라인들(WL1, WL2, WL4 ~ WL9)로 차별화된 패스 전압(Vpass_P, Vpass_E)을 공급하는 "차별화된 패스 전압 공급(Differentiated Pass Voltage Supply) 방식"을 나타낸 도면이다.
도 11은, 도 10에서 예시된 메모리 상태 하에서, 차별화된 패스 전압 공급 방식을 예로 들어 설명하기 위한 도면이다.
다시 말해, 9개의 페이지(PG1 ~ PG9) 중 제1 내지 제5 페이지(PG1 ~ PG5)는 프로그램 된 페이지(PGM_PG)이고, 9개의 페이지(PG1 ~ PG9) 중 제6 내지 제9 페이지(PG6 ~ PG9)는 소거 된 페이지(ERASE_PG)이다.
제3 페이지(PG3)가 정해진 동작(예: 읽기 동작, 프로그램 동작 등)을 위해 선택된 타깃 페이지(TPG)이다. 즉, 제3 페이지(PG3)에 대응되는 제3 워드 라인(WL3)이 타깃 워드 라인(Target WL)에 해당한다.
예를 들어, 읽기 동작 시, 타깃 워드 라인에 해당하는 제3 워드 라인(WL3)으로 읽기 전압(Vread)이 인가된다. 이때, 나머지 워드 라인들(WL1, WL2, WL4 ~ WL9)로는 패스 전압(Vpass)이 인가된다.
하지만, 차별화된 패스 전압 공급 방식의 경우, 도 10에서의 공통 패스 전압 공급 방식에서와 같이 타깃 워드 라인에 해당하는 제3 워드 라인(WL3)을 제외한 나머지 워드 라인들(WL1, WL2, WL4 ~ WL9)로 공통된 패스 전압(Vpass)이 인가되는 것이 아니다.
차별화된 패스 전압 공급 방식의 경우, 타깃 워드 라인에 해당하는 제3 워드 라인(WL3)을 제외한 나머지 워드 라인들(WL1, WL2, WL4 ~ WL9)로 차별화된 패스 전압(Vpass_P, Vpass_E)이 인가될 수 있다.
다만, 타깃 워드 라인에 해당하는 제3 워드 라인(WL3)을 제외한 나머지 워드 라인들(WL1, WL2, WL4 ~ WL9)로 각기 다른 패스 전압이 개별적으로 인가되는 것이 아니라, 나머지 워드 라인들(WL1, WL2, WL4 ~ WL9)의 종류 (프로그램 페이지(PGM_PG)에 대응되는 워드 라인 그룹, 소거 페이지(ERASE_PG)에 대응되는 워드 라인 그룹 등)별로 서로 다른 패스 전압(Vpass_P, Vpass_E)이 인가될 수 있다.
아래에서 보다 구체적으로 설명한다.
본 발명의 실시예들에 따른 메모리 시스템(100)의 메모리 장치(110)는, 정해진 동작(예: 읽기 동작 등) 시, 다수의 워드 라인(WL1 ~ WL9)에서 타깃 워드 라인(Target WL)으로 선택된 제3 워드 라인(WL3)을 제외한 다른 워드 라인들(WL1, WL2, WL4 ~ WL9) 중 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)과 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 서로 다른 패스 전압(Vpass_P, Vpass_E)을 인가할 수 있다.
본 발명의 실시예들에 따른 메모리 장치(110)는, 다수의 워드 라인(WL1 ~ WL9) 및 다수의 비트 라인(BL)이 배치된 메모리 셀 어레이(210)와, 다수의 워드 라인(WL1 ~ WL9) 중 정해진 동작을 위한 타깃 워드 라인(Target WL)을 제외한 다른 워드 라인들(WL1, WL2, WL4 ~ WL9) 중 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)과 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 인가될 패스 전압(Vpass)을 다른 전압 값(Vpass_P, Vpass_E)으로 출력하는 전압 생성 회로(250) 등을 포함할 수 있다.
본 발명의 실시예들에 따른 메모리 컨트롤러(120)는, 차별화된 패스 전압의 공급이 이루어지는 메모리 장치(110)와 통신하기 위한 메모리 인터페이스(122)와, 메모리 장치(110)의 정해진 동작 시, 다수의 워드 라인(WL1 ~ WL9)에서 타깃 워드 라인(Target WL)으로 선택된 제3 워드 라인(WL3)을 제외한 다른 워드 라인들(WL1, WL2, WL4 ~ WL9) 중 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)과 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 서로 다른 패스 전압(Vpass_P, Vpass_E)이 인가되도록 제어하는 제어 회로(123) 등을 포함할 수 있다.
예를 들어, 본 발명의 실시예들에 따른 메모리 장치(110)는, 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)에 대응되는 페이지와 하나 이상의 제2 워드 라인(WL6 ~ WL9)에 대응되는 페이지 각각의 데이터 저장 유무에 따라, 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)과 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 다른 패스 전압 값(Vpass_P, Vpass_E)으로 인가할 수 있다.
메모리 장치(110)의 정해진 동작이 읽기 동작인 경우, 타깃 워드 라인(Target WL)으로 선택된 제3 워드 라인(WL3)에는 읽기 전압(Vread)이 인가되고, 이때, 타깃 워드 라인(Target WL)으로 선택된 제3 워드 라인(WL3)을 제외한 다른 워드 라인들(WL1, WL2, WL4 ~ WL9) 중 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)과 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 서로 다른 패스 전압(Vpass_P, Vpass_E)이 인가될 수 있다.
위에서 언급된 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)은 동일한 제1 패스 전압(Vpass_P)이 인가되는 제1 워드 라인 그룹에 해당한다. 하나 이상의 제2 워드 라인(WL6 ~ WL9)은 동일한 제2 패스 전압(Vpass_E)이 인가되는 제2 워드 라인 그룹에 해당한다. 여기서, 제2 패스 전압(Vpass_E)은 제1 패스 전압(Vpass_P)과 서로 다른 전압 값을 갖는다.
예를 들어, 제1 워드 라인 그룹에 포함되는 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)은 데이터가 저장된 적어도 하나의 프로그램 된 메모리 셀(PGM_MC)을 포함하는 페이지와 대응될 수 있다. 아래에서는, 설명의 편의를 위하여, 이러한 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)을 프로그램 워드 라인이라고도 기재한다. 제2 워드 라인 그룹에 포함되는 하나 이상의 제2 워드 라인(WL6 ~ WL9)은 데이터가 저장되지 않은 적어도 하나의 소거 된 메모리 셀(ERASE_MC)을 포함하는 페이지와 대응될 수 있다. 아래에서는, 설명의 편의를 위하여, 하나 이상의 제2 워드 라인(WL6 ~ WL9)을 소거 워드 라인이라고도 기재한다.
제1 워드 라인 그룹에 둘 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)이 포함되는 경우, 둘 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)은 서로 인접하게 배치될 수 있다. 경우에 따라서, 프로그램 워드 라인에 해당하는 둘 이상의 제1 워드 라인(WL1, WL2, WL4, WL5) 중 일부는 나머지와 떨어져서 배치될 수도 있다. 즉, 프로그램 워드 라인에 해당하는 둘 이상의 제1 워드 라인(WL1, WL2, WL4, WL5) 사이에는 소거 워드 라인이 존재할 수도 있다.
제2 워드 라인 그룹에 둘 이상의 제2 워드 라인(WL6 ~ WL9)이 포함되는 경우, 둘 이상의 제2 워드 라인(WL6 ~ WL9)은 서로 인접하게 배치될 수 있다. 경우에 따라서, 소거 워드 라인에 해당하는 둘 이상의 제2 워드 라인(WL6 ~ WL9) 중 일부는 나머지와 떨어져 배치될 수도 있다. 즉, 소거 워드 라인에 해당하는 둘 이상의 제2 워드 라인(WL6 ~ WL9) 사이에는 프로그램 워드 라인이 존재할 수도 있다.
도 12는 본 발명의 실시예들에 따른 차별화된 패스 전압 공급 방식에서, 프로그램 메모리 셀(MC)에 인가되는 제1 패스 전압(Vpass_P)과 소거 메모리 셀(MC)에 인가되는 제2 패스 전압(Vpass_E)을 차별화하는 경우, 차별화된 패스 전압 제어를 나타낸 도면이다.
타깃 워드 라인을 제외한 나머지 워드 라인들(WL1, WL2, WL4 ~ WL9)으로 높은 패스 전압(Vpass)이 인가될 때, 나머지 워드 라인들(WL1, WL2, WL4 ~ WL9)에 대응되며 비 선택된 메모리 셀들의 문턱전압은 높은 패스 전압(Vpass)으로 인해 높아질 수 있다. 특히, 비 선택된 메모리 셀들 중에서도 소거 메모리 셀(ERASE_MC)에서의 문턱전압의 증가가 더욱 클 수 있다.
소거 메모리 셀(ERASE_MC)에 대응되는 소거 워드 라인은, 프로그램 메모리 셀(PGM_MC)에 대응되는 프로그램 워드 라인에 비해, 더 많은 빈도로, 높은 패스 전압(Vpass)이 자주 인가될 수 있다.
이에 따라, 소거 워드 라인에 해당하는 제2 워드 라인들(WL6 ~ WL9)에 대응되는 소거 페이지(ERASE_PG)에 포함된 소거 메모리 셀들(ERASE_MC)의 문턱전압의 변화는, 프로그램 워드 라인에 해당하는 제1 워드 라인들(WL1, WL2, WL4, WL5)에 대응되는 프로그램 페이지(PGM_PG)에 포함된 프로그램 메모리 셀(PGM_MC)의 문턱전압의 변화보다 클 수 있다.
따라서, 패스 전압(Vpass)의 높은 전압 바이어싱으로 인한 분포 쉬프트 현상 및 읽기 장애(Read Disturbance) 현상은, 소거 메모리 셀들(ERASE_MC)에 의해서 더욱 심하게 발생할 수 있다.
이 때문에, 도 12에 도시된 바와 같이, 메모리 장치(110)는, 프로그램 워드 라인에 해당하는 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)으로 제1 패스 전압(Vpass_P)을 인가하고, 소거 워드 라인에 해당하는 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로는 제1 패스 전압(Vpass_P) 보다 낮은 제2 패스 전압(Vpass_E)을 인가할 수 있다.
메모리 컨트롤러(120)의 제어 회로(123)는, 프로그램 워드 라인에 해당하는 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)으로 제1 패스 전압(Vpass_P)이 인가되도록 제어하고, 소거 워드 라인에 해당하는 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 제1 패스 전압(Vpass_P) 보다 낮은 제2 패스 전압(Vpass_E)이 인가되도록 제어할 수 있다.
메모리 컨트롤러(120)의 제어에 따라, 메모리 장치(110) 내 전압 생성 회로(250)는 프로그램 워드 라인에 해당하는 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)으로 인가될 제1 패스 전압(Vpass_P)과, 프로그램 워드 라인에 해당하는 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 인가될 제2 패스 전압(Vpass_E)을 서로 다른 전압 값으로 생성하여 출력할 수 있다. 여기서, 제2 패스 전압(Vpass_E)은 제1 패스 전압(Vpass_P) 보다 낮은 전압 값이다.
전술한 패스 전압 차별화와 관련하여, 비 선택된 메모리 셀들 중에서, 소거 메모리 셀(ERASE_MC)은 프로그램 메모리 셀들(PGM_MC)에 비해 문턱전압 레벨이 낮기 때문에(도 6 참조), 프로그램 메모리 셀들(PGM_MC)에 대응되는 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)에 인가되는 제1 패스 전압(Vpass_P)보다, 소거 메모리 셀(ERASE_MC)에 대응되는 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 인가되는 제2 패스 전압(Vpass_E)을 더 낮게 해주는 것이 가능할 수 있다.
이러한 점을 활용하여, 프로그램 메모리 셀들(PGM_MC)에 대응되는 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)으로 인가되는 제1 패스 전압(Vpass_P)보다 소거 메모리 셀(ERASE_MC)에 대응되는 하나 이상의 제2 워드 라인(WL6 ~ WL9)에 인가되는 제2 패스 전압(Vpass_E)을 더 낮게 설정해주는 것이다.
이에 따라, 소거 메모리 셀(ERASE_MC)의 문턱전압 상승이 상당히 억제될 수 있다. 이로 인해, 향후, 소거 메모리 셀(ERASE_MC)이 데이터의 쓰기에 의해 프로그램 메모리 셀(PGM_MC)이 되는 경우, 해당 프로그램 메모리 셀(PGM_MC)은, 데이트 쓰기 이전의 기간 동안에 덜 변동(상승)한 문턱전압에 의해, 해당 프로그램 메모리 셀(PGM_MC)에 대한 정해진 동작(예: 읽기 동작, 프로그램 동작 등)이 오류 없이 보다 안정적으로 이루어질 수 있다.
한편, 공통 패스 전압 공급 환경에서는 프로그램 메모리 셀(PGM_MC)에 비해 더 큰 전압 스트레스를 받을 수 있는 소거 메모리 셀(ERASE_MC)에 대하여, 소거 메모리 셀(ERASE_MC)에 대응되는 하나 이상의 제2 워드 라인(WL6 ~ WL9)에 인가되는 제2 패스 전압(Vpass_E)을 더 낮게 해줌으로써, 소거 메모리 셀(ERASE_MC)에서의 문턱전압 상승치를 어느 정도의 전압 수준 이하로 유지해줄 수 있다. 따라서, 읽기 동작 등의 동작 시 발생할 수 있는 동작 오류 (예: 읽기 장애 등)를 방지해주거나 완화해줄 수 있다.
비 선택된 메모리 셀들 중에서도 프로그램 메모리 셀들(PGM_MC)보다 문턱전압 증가 량이 더욱 클 수 있는 소거 메모리 셀(ERASE_MC)에서의 증가된 문턱전압의 수치를 어느 정도의 전압 수준 이하로 유지해줄 수 있다. 따라서, 읽기 동작 등의 동작 시 발생할 수 있는 동작 오류 (예: 읽기 장애 등)를 방지해주거나 완화해줄 수 있다.
도 12를 참조하면, 소거 워드 라인에 해당하는 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 인가되는 제2 패스 전압(Vpass_E)은, 하나 이상의 제2 워드 라인(WL6 ~ WL9)에 대응되는 하나 이상의 메모리 셀(MC)의 최대 문턱전압(Von) 이상이고 제1 패스 전압(Vpass_P) 미만의 제어 범위(CON_RANGE) 내의 전압 값을 가질 수 있다.
여기서, 최대 문턱전압(Von)과 관련하여, 둘 이상의 제2 워드 라인(WL6 ~ WL9)이 있는 경우, 둘 이상의 제2 워드 라인(WL6 ~ WL9)에 대응되는 둘 이상의 메모리 셀(MC) 각각이 갖는 문턱전압 중에서 최대 값이 제어 범위(CON_RANGE) 의 하한 치가 되는 최대 문턱전압(Von)에 해당할 수 있다.
전술한 바와 같이, 소거 워드 라인에 해당하는 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 인가되는 제2 패스 전압(Vpass_E)이 전술한 제어 범위(CON_RANGE) 내에서 설정됨으로써, 하나 이상의 제2 워드 라인(WL6 ~ WL9)에 대응되는 메모리 셀들을 턴-온 시켜주면서도, 제2 패스 전압(Vpass_E)에 따라 증가된 문턱전압을 일정 수준 이하로 유지해줄 수 있다.
소거 워드 라인에 해당하는 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 인가되는 제2 패스 전압(Vpass_E)은 제어 범위(CON_RANGE) 내의 전압 값을 갖되, 이 전압 값은 변하지 않는 고정 값일 수 있다.
이와 같이, 메모리 시스템(100)은, 소거 워드 라인에 해당하는 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 인가되는 제2 패스 전압(Vpass_E)을 고정된 값으로 사용함으로써, 차별화된 패스 전압 공급을 보다 효율적이고 용이하게 제공할 수 있다.
전술한 바와 다르게, 소거 워드 라인에 해당하는 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 인가되는 제2 패스 전압(Vpass_E)은 제어 범위(CON_RANGE) 내의 전압 값을 갖되, 이 전압 값은 시간이나 상황 등에 따라 가변 되는 가변 값일 수도 있다.
이와 같이, 메모리 시스템(100)은, 소거 워드 라인에 해당하는 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 인가되는 제2 패스 전압(Vpass_E)을 시간이나 상황 등에 따라 가변 해줌으로써, 동작 상황에 맞는 전압 설정을 적응적으로 해줄 수 있고, 이를 통해, 동작 오류에 대한 사전 대응 처리 또는 사후 대응 처리를 더욱 기민하게 해줄 수 있다.
도 13은 본 발명의 실시예들에 따른 차별화된 패스 전압 공급 방식에서, 분포 쉬프트 현상의 발생 시, 제2 패스 전압(Vpass_E)의 제어를 나타낸 도면이다.
전술한 차별화된 패스 전압 공급 방식에 따라, 소거 워드 라인에 해당하는 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 인가되는 제2 패스 전압(Vpass_E)이 프로그램 워드 라인에 해당하는 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)으로 제1 패스 전압(Vpass_P)보다 낮게 설정되어, 읽기 동작 등이 실행되더라도, 제2 패스 전압(Vpass_E)은 소거 워드 라인에 해당하는 하나 이상의 제2 워드 라인(WL6 ~ WL9)에 대응되는 소거 메모리 셀들(ERASE_MC)의 문턱전압들보다는 높은 전압이다.
따라서, 소거 워드 라인에 해당하는 하나 이상의 제2 워드 라인(WL6 ~ WL9)에 대응되는 소거 메모리 셀들(ERASE_MC)의 문턱전압들이 높아질 수밖에 없다.
이에 따라, 본 발명의 실시예들에 따른 메모리 시스템(100)은 문턱전압 또는 그 분포 변화에 따라 적응적으로 차별화된 패스 전압 제어를 수행할 수 있다.
적응적인 차별화된 패스 전압 제어에 따르면, 소거 워드 라인에 해당하는 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 인가되는 제2 패스 전압(Vpass_E)은, 하나 이상의 제2 워드 라인(WL6 ~ WL9)에 대응되는 하나 이상의 메모리 셀(ERASE_MC)의 최대 문턱전압(Von)의 변화 시, 가변 될 수 있다.
예를 들어, 도 13을 참조하면, 하나 이상의 제2 워드 라인(WL6 ~ WL9)에 대응되는 하나 이상의 메모리 셀(ERASE_MC)의 최대 문턱전압(Von)의 변화에 따라, 기 설정된 제2 패스 전압(Vpass_E)이 변화된 최대 문턱전압(Von')보다 낮아지게 되면, 변화된 최대 문턱전압(Von') 이상의 제2 패스 전압(Vpass_E')으로 재 설정된다. 재설정되는 제2 패스 전압(Vpass_E')은 제1 패스 전압(Vpass_P) 미만이어야 한다.
한편, 전술한 바와 같이, 소거 워드 라인에 해당하는 하나 이상의 제2 워드 라인(WL6 ~ WL9)에 대응되는 소거 메모리 셀들(ERASE_MC)의 문턱전압들이 높아지는 것처럼, 프로그램 워드 라인에 해당하는 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)에 대응되는 프로그램 메모리 셀들(PGM_MC)의 문턱전압들도 높아질 수밖에 없다. 즉, 메모리 장치(110)의 정해진 동작에 따라, 제1 및 제2 패스 전압(Vpass_P, Vpass_E)이 인가된 메모리 셀들(PGM_MC, ERASE_MC) 중 적어도 하나의 메모리 셀(MC)에 배치되는 트랜지스터(TR)의 문턱전압(Vth)이 변할 수 있다.
따라서, 적응적인 차별화된 패스 전압 제어에 따라, 소거 워드 라인에 해당하는 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 인가되는 제2 패스 전압(Vpass_E)이 재설정되는 것처럼, 프로그램 워드 라인에 해당하는 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)으로 제1 패스 전압(Vpass_P)도 동일한 방식으로 재설정될 수 있다.
전술한 적응적인 차별화된 패스 전압 제어에 의하면, 본 발명의 실시예들에 따른 메모리 시스템(100)은 메모리 셀들(MC)의 문턱전압 또는 그 분포의 변화에 응답하여, 차별된 패스 전압(Vpass_P, Vpass_E)을 제어해줌으로써, 문턱전압 또는 그 분포의 변화 시에도, 읽기 페일 등을 방지해주어 정상적인 읽기 동작을 가능하게 해줄 수 있다.
아래에서는, 차별화된 패스 전압 공급 및 제어를 위하여 메모리 장치(110)가 소거 워드 라인과 프로그램 워드 라인을 구분하는 방법들을 예시적으로 설명한다.
메모리 컨트롤러는 패스 전압 제어 정보를 메모리 장치에 전송하고, 메모리 장치는 패스 전압 제어 정보를 수신하여 이에 근거하여 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)과 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 서로 다른 패스 전압(Vpass_P, Vpass_E)을 인가할 수 있다.
예를 들어, 패스 전압 제어 정보는 마지막 프로그램 위치 정보를 포함할 수 있다. 마지막 프로그램 위치 정보는, 메모리 장치(110)의 정해진 동작의 수행 이전의 마지막 프로그램 페이지 또는 마지막 프로그램 페이지와 대응되는 워드 라인(마지막 프로그램 워드 라인)을 지시하는 정보를 포함할 수 있다.
여기서, 프로그램 페이지는 다수의 메모리 셀 중 적어도 하나의 메모리 셀이 프로그램 된 페이지를 의미할 수 있다. 메모리 셀이 프로그램 되었다는 것은 메모리 셀에 데이터가 저장되어 있다는 것을 의미할 수 있다.
해당 메모리 블록(BLK) 내 다수의 페이지 중 1개의 프로그램 페이지만 존재한다면, 1개의 프로그램 페이지가 마지막 프로그램 페이지이다. 해당 메모리 블록(BLK) 내 다수의 페이지 중 2개 이상의 프로그램 페이지가 존재한다면, 2개 이상의 프로그램 페이지 중에서 위치적으로 가장 마지막에 위치한 프로그램 페이지가 마지막 프로그램 페이지일 수 있다. 즉, 마지막 프로그램 페이지는 프로그램 페이지가 아닌 페이지와 인접한 페이지일 수 있다.
다른 예를 들어, 패스 전압 제어 정보는 첫 번째 소거 위치 정보를 포함할 수 있다. 첫 번째 소거 위치 정보는, 메모리 장치(110)의 정해진 동작의 수행 이전의 마지막 프로그램 페이지와 인접한 소거 페이지 또는 이러한 인접한 소거 페이지와 대응되는 워드 라인(소거 워드 라인)을 지시하는 정보를 포함할 수 있다.
도 14는 본 발명의 실시예들에 따른 메모리 장치(110) 내 전압 생성 회로(250)의 마지막 프로그램 위치 정보(LAST_PGM_INFO)에 근거한 차별화된 패스 전압 공급을 나타낸 도면이다.
도 14를 참조하면, 메모리 장치(110)는, 읽기 동작의 수행 이전의 마지막 프로그램 위치 정보(LAST_PGM_INFO)에 근거하여, 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)과 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 서로 다른 패스 전압(Vpass_P, Vpass_E)을 인가할 수 있다.
예를 들어, 읽기 동작의 수행 이전의 마지막 프로그램 위치 정보(LAST_PGM_INFO)는, 일종의 주소 정보와 같은 식별정보일 수 있으며, 읽기 동작의 수행 이전에 마지막으로 프로그램 된 페이지를 의미하는 마지막 프로그램 페이지(PG5)를 지시하는 정보이거나, 마지막 프로그램 페이지(PG5)와 대응되는 마지막 프로그램 워드 라인(WL5)을 지시하는 정보이거나, 마지막 프로그램 페이지(PG5) 내 마지막 프로그램이 된 프로그램 메모리 셀을 지시하는 정보일 수도 있다.
마지막 프로그램 위치 정보(LAST_PGM_INFO)는, 메모리 장치(110)에 포함된 전압 생성 회로(250) 및 행 디코더(410) 중 하나로 입력될 수 있다.
메모리 장치(110)에 포함된 전압 생성 회로(250) 및 행 디코더(410)는, 타깃 워드 라인에 인가될 읽기 전압(Vread)을 출력하고, 마지막 프로그램 위치 정보(LAST_PGM_INFO)에 근거하여 현재의 읽기 동작 이전에 마지막으로 프로그램 된 위치를 인식하여, 제1 패스 전압(Vpass_P)을 프로그램 페이지들(PGM_PG)에 대응되는 제1 워드 라인들(WL1, WL2, WL4, WL5)로 출력하고, 제1 패스 전압(Vpass_E)보다 낮은 제2 패스 전압(Vpass_E)을 소거 페이지들(ERASE_PG)에 대응되는 제2 워드 라인들(WL6 ~ WL9)로 출력할 수 있다.
읽기 전압(Vread)은 타깃 워드 라인(WL3)에 인가되고, 제1 패스 전압(Vpass_P)은 프로그램 워드 라인에 해당하는 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)에 인가되고, 제2 패스 전압(Vpass_E)은 소거 워드 라인에 해당하는 하나 이상의 제2 워드 라인(WL6 ~ WL9)에 인가된다.
전술한 바와 같이, 메모리 장치(110)는, 마지막 프로그램 위치 정보(LAST_PGM_INFO)를 토대로, 현재의 읽기 동작 이전에 마지막으로 프로그램 된 위치를 인식함으로써, 프로그램 페이지들(PGM_PG)과 소거 페이지들(ERASE_PG)을 쉽게 구분하여 인식할 수 있다.
즉, 메모리 장치(110)는, 마지막 프로그램 위치 정보(LAST_PGM_INFO)를 토대로, 제1 패스 전압(Vpass_P)이 인가될 프로그램 워드 라인들에 해당하는 제1 워드 라인들(WL1, WL2, WL4, WL5)과, 제2 패스 전압(Vpass_E)이 인가될 소거 워드 라인들에 해당하는 제2 워드 라인들(WL6 ~ WL9)을 쉽게 인식할 수 있다.
도 15는 본 발명의 실시예들에 따른 메모리 장치(110) 내 전압 생성 회로의 첫 번째 소거 위치 정보(FIRST_ERASE_INFO)에 근거한 차별화된 패스 전압 공급을 나타낸 도면이다.
도 15를 참조하면, 메모리 장치(110)는, 정해진 동작의 수행 이전의 첫 번째 소거 위치 정보(FIRST_ERASE_INFO)에 근거하여, 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)과 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 서로 다른 패스 전압(Vpass_P, Vpass_E)을 인가할 수 있다.
예를 들어, 정해진 동작의 수행 이전의 첫 번째 소거 위치 정보(FIRST_ERASE_INFO)는, 일종의 주소 정보와 같은 식별정보일 수 있으며, 정해진 동작의 수행 이전의 마지막 프로그램 페이지(PG5)와 인접한 첫 번째 소거 페이지(PG6)를 지시하는 정보이거나, 첫 번째 소거 페이지(PG6)와 대응되는 첫 번째 소거 워드 라인(WL6)을 지시하는 정보이거나, 첫 번째 소거 워드 라인(WL6)과 대응되는 소거 메모리 셀(ERASE_MC)을 지시하는 정보일 수 있다.
첫 번째 소거 위치 정보(FIRST_ERASE_INFO)는, 메모리 장치(110)에 포함된 전압 생성 회로(250) 및 행 디코더(410) 중 하나로 입력될 수 있다.
메모리 장치(110)에 포함된 전압 생성 회로(250) 및 행 디코더(410)는, 타깃 워드 라인에 인가될 읽기 전압(Vread)을 출력하고, 첫 번째 소거 위치 정보(FIRST_ERASE_INFO)에 근거하여 현재의 읽기 동작 이전에 마지막으로 프로그램 된 위치와 가장 인접한 첫 번째 소거 상태의 페이지 위치(PG6) 를 인식하여, 제1 패스 전압(Vpass_P)을 프로그램 페이지들(PGM_PG)에 대응되는 제1 워드 라인들(WL1, WL2, WL4, WL5)로 출력하고, 제1 패스 전압(Vpass_E)보다 낮은 제2 패스 전압(Vpass_E)을 소거 페이지들(ERASE_PG)에 대응되는 제2 워드 라인들(WL6 ~ WL9)로 출력할 수 있다.
읽기 전압(Vread)은 타깃 워드 라인(WL3)에 인가되고, 제1 패스 전압(Vpass_P)은 프로그램 워드 라인에 해당하는 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)에 인가되고, 제2 패스 전압(Vpass_E)은 소거 워드 라인에 해당하는 하나 이상의 제2 워드 라인(WL6 ~ WL9)에 인가된다.
전술한 바와 같이, 메모리 장치(110)는, 첫 번째 소거 위치 정보(FIRST_ERASE_INFO)를 토대로, 현재의 읽기 동작 이전에 소거 상태의 페이지들(PG6 ~ PG9)를 인식함으로써, 프로그램 페이지들(PGM_PG)과 소거 페이지들(ERASE_PG)을 쉽게 구분하여 인식할 수 있다.
즉, 메모리 장치(110)는, 첫 번째 소거 위치 정보(FIRST_ERASE_INFO)를 토대로, 제1 패스 전압(Vpass_P)이 인가될 프로그램 워드 라인들에 해당하는 제1 워드 라인들(WL1, WL2, WL4, WL5)과, 제2 패스 전압(Vpass_E)이 인가될 소거 워드 라인들에 해당하는 제2 워드 라인들(WL6 ~ WL9)을 쉽게 인식할 수 있다.
도 16은 본 발명의 실시예들에 따른 메모리 시스템(100) 내 차별화된 패스 전압 공급 시스템 구성을 나타낸 도면이다.
도 16을 참조하면, 본 발명의 실시예들에 따른 메모리 시스템(100)은, 차별화된 패스 전압 공급을 위하여, 메모리 장치(110) 및 메모리 컨트롤러(120) 등을 포함할 수 있다.
메모리 장치(110)는, 다수의 워드 라인(WL1 ~ WL9) 및 다수의 비트 라인(BL)이 배치된 메모리 셀 어레이(210)와, 다수의 워드 라인(WL1 ~ WL9) 중 정해진 동작을 위한 타깃 워드 라인(Target WL)으로 선택된 워드 라인(WL3)을 제외한 다른 워드 라인들(WL1, WL2, WL4 ~ WL9) 중 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)과 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 서로 다른 패스 전압(Vpass_P, Vpass_E)을 출력하는 전압 출력 회로(1600) 등을 포함할 수 있다.
전압 출력 회로(1600)는, 읽기 전압(Vread) 및 차별화된 패스 전압(Vpass_P, Vpass_E)을 생성하여 출력하는 전압 생성 회로(250)와, 읽기 전압(Vread)을 읽기 동작을 위한 타깃 워드 라인(Target WL)으로 선택된 워드 라인(WL3)으로 출력하고, 차별화된 패스 전압(Vpass_P, Vpass_E)을 프로그램 워드 라인(PGM_WL)에 해당하는 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)과 소거 워드 라인(ERASE_WL)에 해당하는 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 출력하는 행 디코더(410) 등을 포함할 수 있다.
전압 출력 회로(1600)는, 제1 패스 전압(Vpass_P)을 프로그램 워드 라인(PGM_WL)에 해당하는 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)으로 출력할 수 있다.
전압 출력 회로(1600)는, 제1 패스 전압(Vpass_P)보다 낮은 제2 패스 전압(Vpass_E)을 소거 워드 라인(ERASE_WL)에 해당하는 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 출력할 수 있다.
전술한 바와 같이, 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)은 프로그램 된 메모리 셀(PGM_MC)에 대응되는 프로그램 워드 라인(PGM_WL)에 해당할 수 있다. 하나 이상의 제2 워드 라인(WL6 ~ WL9)은 소거 된 메모리 셀(ERASE_MC)에 대응되는 소거 워드 라인(ERASE_WL)에 해당할 수 있다.
한편, 메모리 장치(110)는, 마지막 프로그램 위치 정보(LAST_PGM_INFO) 또는 첫 번째 소거 위치 정보(FIRST_ERASE_INFO)를 포함하는 패스 전압 제어 정보를 메모리 컨트롤러(110)로부터 수신하여 차별화된 패스 전압 공급을 수행할 수 있다.
이를 위해, 일 예로, 메모리 컨트롤러(120)는, 정해진 동작의 수행 이전의 마지막 프로그램 페이지(PG5) 또는 마지막 프로그램 페이지(PG5)와 대응되는 마지막 프로그램 워드 라인(WL5)을 지시하는 마지막 프로그램 위치 정보(LAST_PGM_INFO)를 포함하는 패스 전압 제어 정보를 메모리 장치(110)로 전송할 수 있다. 메모리 장치(110)는, 마지막 프로그램 위치 정보(LAST_PGM_INFO)에 근거하여, 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)과 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 서로 다른 패스 전압(Vpass_P, Vpass_E)을 인가할 수 있다.
또는, 메모리 컨트롤러(120)는, 정해진 동작의 수행 이전의 마지막 프로그램 페이지(PG5)와 인접한 첫 번째 소거 페이지(PG6) 또는 첫 번째 소거 페이지(PG6)와 대응되는 첫 번째 소거 워드 라인(WL6)을 지시하는 첫 번째 소거 위치 정보(FIRST_ERASE_INFO)를 포함하는 패스 전압 제어 정보를 메모리 장치(110)로 전송할 수 있다. 메모리 장치(110)는, 첫 번째 소거 위치 정보(FIRST_ERASE_INFO)에 근거하여, 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)과 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 서로 다른 패스 전압(Vpass_P, Vpass_E)을 인가할 수 있다.
메모리 컨트롤러(120)는 메모리 장치(110)의 정해진 동작 시마다 마지막 프로그램 위치 정보(LAST_PGM_INFO) 또는 첫 번째 소거 위치 정보(FIRST_ERASE_INFO)를 포함하는 패스 전압 제어 정보를 메모리 장치(110)로 전송할 수 있다.
이와 다르게, 메모리 컨트롤러(120)는, 메모리 장치(110)의 정해진 동작 시마다 마지막 프로그램 위치 정보(LAST_PGM_INFO) 또는 첫 번째 소거 위치 정보(FIRST_ERASE_INFO)를 포함하는 패스 전압 제어 정보를 전송하는 것이 아니라, 이벤트 발생 시(즉, 마지막 프로그램 위치 및 이와 인접한 소거 위치 변화 발생 시)에만, 제한적으로 프로그램 위치 정보(LAST_PGM_INFO) 또는 첫 번째 소거 위치 정보(FIRST_ERASE_INFO)를 포함하는 패스 전압 제어 정보를 메모리 장치(110)로 전송할 수도 있다.
즉, 메모리 컨트롤러(120)는, 마지막 프로그램 위치 정보(LAST_PGM_INFO) 또는 첫 번째 소거 위치 정보(FIRST_ERASE_INFO)의 변경 시, 변경된 마지막 프로그램 위치 정보(LAST_PGM_INFO) 또는 첫 번째 소거 위치 정보(FIRST_ERASE_INFO)를 저장하고, 메모리 장치(110)의 정해진 동작 시, 변경된 마지막 프로그램 위치 정보(LAST_PGM_INFO) 또는 변경된 첫 번째 소거 위치 정보(FIRST_ERASE_INFO)를 포함하는 패스 전압 제어 정보의 전송 이력이 있는 경우, 변경된 마지막 프로그램 위치 정보(LAST_PGM_INFO) 또는 첫 번째 소거 위치 정보(FIRST_ERASE_INFO)를 포함하는 패스 전압 제어 정보의 전송을 생략할 수 있다. 메모리 컨트롤러(120)는, 변경된 마지막 프로그램 위치 정보(LAST_PGM_INFO) 또는 변경된 첫 번째 소거 위치 정보(FIRST_ERASE_INFO)를 포함하는 패스 전압 제어 정보의 전송 이력이 없는 경우, 변경된 마지막 프로그램 위치 정보(LAST_PGM_INFO) 또는 변경된 첫 번째 소거 위치 정보(FIRST_ERASE_INFO)를 포함하는 패스 전압 제어 정보를 전송할 수 있다.
메모리 컨트롤러(120)의 제어 회로(123)는, 메모리 인터페이스(122)를 통해, 정해진 동작의 수행 이전의 마지막 프로그램 위치 정보(LAST_PGM_INFO) 또는 첫 번째 소거 위치 정보(FIRST_ERASE_INFO)를 메모리 장치(110)로 전송할 수 있다.
메모리 장치(110)로 전송된 마지막 프로그램 위치 정보(LAST_PGM_INFO) 또는 첫 번째 소거 위치 정보(FIRST_ERASE_INFO)에 따라, 제1 패스 전압(Vpass_P)이 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)으로 인가되고, 제2 패스 전압(Vpass_E)이 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 인가될 수 있다.
메모리 장치(110) 내 메모리 셀들(MC)의 문턱전압 변화 등에 따라, 프로그램 워드 라인(PGM_W)에 해당하는 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)에 인가되는 제1 패스 전압(Vpass_P)과, 소거 워드 라인(ERASE_W)에 해당하는 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 인가되는 제2 패스 전압(Vpass_E) 중 하나 이상이 가변될 수도 있다.
도 16을 참조하면, 메모리 장치(110)는, 마지막 프로그램 위치 정보(LAST_PGM_INFO) 또는 첫 번째 소거 위치 정보(FIRST_ERASE_INFO)를 메모리 컨트롤러(120)부터 수신하는 제어 로직(240)을 더 포함할 수 있다.
전압 출력 회로(1600)는, 제어 로직(240)이 메모리 컨트롤러(120)부터 수신한 마지막 프로그램 위치 정보(LAST_PGM_INFO) 또는 첫 번째 소거 위치 정보(FIRST_ERASE_INFO)에 따라, 제1 패스 전압(Vpass_P)을 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)으로 출력하고, 제1 패스 전압(Vpass_P)과 다른 제2 패스 전압(Vpass_E)을 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 출력할 수 있다.
제어 로직(240)은 마지막 프로그램 위치 정보(LAST_PGM_INFO) 또는 첫 번째 소거 위치 정보(FIRST_ERASE_INFO)을 전압 출력 회로(1600) 내 행 디코더(410)로 전달해줄 수 있다.
또는, 제어 로직(240)은 마지막 프로그램 위치 정보(LAST_PGM_INFO) 또는 첫 번째 소거 위치 정보(FIRST_ERASE_INFO)를 근거로, 프로그램 워드 라인(PGM_W) 및 소거 워드 라인(ERASE_W)에 대한 식별 정보(예: 주소 정보)를 행 디코더(410)로 전달해줄 수 있다.
제어 로직(240)은 메모리 셀들(MC)의 문턱전압 변화 정보에 따라 제1 패스 전압(Vpass_P) 및/또는 제2 패스 전압(Vpass_E)의 변화량에 대한 정보를 전압 출력 회로(1600) 내 전압 생성 회로(250)로 제공할 수도 있다.
제어 로직(240)은 메모리 셀들(MC)의 문턱전압 변화 정보를 직접 획득하거나 메모리 컨트롤러(120)로부터 수신할 수 있다.
전술한 바와 같이, 메모리 컨트롤러(110)가 마지막 프로그램 위치 정보(LAST_PGM_INFO) 또는 첫 번째 소거 위치 정보(FIRST_ERASE_INFO)를 메모리 장치(110)로 전송하여, 메모리 장치(110) 내에서 차별화된 패스 전압 공급이 이루어짐으로써, 차별화된 패스 전압 공급이 더욱 효율적으로 제어될 수 있다.
도 17은 본 발명의 실시예들에 따른 메모리 시스템(100)의 차별화된 패스 전압 공급을 위한 동작 방법의 흐름도이다.
도 17을 참조하면, 본 발명의 실시예들에 따른 메모리 시스템(100)의 동작 방법은, 마지막 프로그램 위치 또는 이와 인접한 첫 번째 소거 위치를 인지하는 단계(S1710)와, 마지막 프로그램 위치 또는 첫 번째 소거 위치에 따라 차별화된 패스 전압을 이용하여 읽기 동작을 수행하는 단계(S1720) 등을 포함할 수 있다.
S1710 단계에서, 메모리 장치(110)는, 다수의 워드 라인(WL1 ~ WL9) 중 마지막 프로그램 페이지(PG5)와 대응되는 마지막 프로그램 워드 라인(WL5)을 인지하거나, 마지막 프로그램 워드 라인(WL5)과 가장 인접한 소거 워드 라인(WL6)을 의미하는 첫 번째 소거 워드 라인(WL6)을 인지할 수 있다.
S1720 단계에서, 메모리 장치(110)는, 읽기 동작 시, 다수의 워드 라인(WL1 ~ WL9) 중 타깃 워드 라인(Target WL)에 읽기 전압(Vread)을 인가하고, 마지막 프로그램 워드 라인(WL5)의 인지 결과에 근거하여, 다수의 워드 라인(WL1 ~ WL9) 중 타깃 워드 라인(WL3)을 제외한 다른 워드 라인들(WL1, WL2, WL4 ~ WL9) 중 하나 이상의 프로그램 메모리 셀(PGM_MC)에 대응되는 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)과 하나 이상의 소거 메모리 셀(ERASE_MC)에 대응되는 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 서로 다른 패스 전압(Vpass_P, Vpass_E)을 인가할 수 있다.
S1720 단계에서, 메모리 장치(110)는, 프로그램 워드 라인(PGM_WL)으로 인지된 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)으로 제1 패스 전압(Vpass_P)을 인가하고, 소거 워드 라인(EREASE_WL)으로 인지된 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 제1 패스 전압(Vpass_P) 보다 낮은 제2 패스 전압(Vpass_E)을 인가할 수 있다.
S1720 단계에서, 메모리 컨트롤러(120)는, 마지막 프로그램 위치 정보(LAST_PGM_INFO) 또는 첫 번째 소거 위치 정보(FIRST_ERASE_INFO)를 메모리 장치(110)로 전송할 수 있다. 메모리 장치(110)는, 마지막 프로그램 위치 정보(LAST_PGM_INFO) 또는 첫 번째 소거 위치 정보(FIRST_ERASE_INFO)에 근거하여, 마지막 프로그램 워드 라인(WL5) 또는 첫 번째 소거 워드 라인(WL6)을 인지하여, 프로그램 워드 라인(PGM_WL)으로 인지된 하나 이상의 제1 워드 라인(WL1, WL2, WL4, WL5)과 소거 워드 라인(EREASE_WL)으로 인지된 하나 이상의 제2 워드 라인(WL6 ~ WL9)으로 서로 다른 패스 전압(Vpass_P, Vpass_E)을 인가할 수 있다.
도 18은 본 발명의 실시예들에 따른 컴퓨팅 시스템(1800)을 개략적으로 나타낸 블록도다.
도 18를 참조하면, 본 발명의 실시예들에 따른 컴퓨팅 시스템(1800)은 시스템 버스(1860)에 전기적으로 연결되는 메모리 시스템(100), 컴퓨팅 시스템(1800)의 전반적인 동작을 제어하는 중앙처리장치(CPU, 1810), 컴퓨팅 시스템(1800)의 동작과 관련한 데이터 및 정보를 저장하는 램(RAM, 1820), 사용자에게 사용 환경을 제공하기 위한 UI/UX (User Interface/User Experience) 모듈(1830), 외부 장치와 유선 및/또는 무선 방식으로 통신하기 위한 통신 모듈(1840), 컴퓨팅 시스템(1800)이 사용하는 파워를 관리하는 파워 관리 모듈(1850) 등을 포함할 수 있다.
컴퓨팅 시스템(1800)은 PC(Personal Computer)이거나, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기 등을 포함할 수 있다.
컴퓨팅 시스템(1800)은, 동작 전압을 공급하기 위한 배터리를 더 포함할 수 있으며, 응용 칩셋(Application Chipset), 그래픽 관련 모듈, 카메라 이미지 프로세서(Camera Image Processor: CIS), 디램 등을 더 포함할 수도 있다. 이외에도, 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
한편, 메모리 시스템(100)은, 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다. 비휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등을 포함할 수 있다. 이뿐만 아니라, 메모리 시스템(100)은 다양한 형태의 저장 장치로 구현되어, 다양한 전자 기기 내에 탑재될 수 있다.
메모리 시스템(100)은 이상에서 전술한 차별화된 패스 전압 공급 및 그 제어를 수행할 수 있다.
이상에서 설명한 본 발명의 실시예들에 의하면, 메모리 장치(110)의 데이터 관련 동작 시 동작 오류를 방지해주는 메모리 시스템(100), 메모리 컨트롤러(120) 및 메모리 장치(110)를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 메모리 장치(110) 내 메모리 셀들(MC)의 문턱전압 및 그 분포의 변화가 발생하더라도, 정상적인 읽기 동작을 가능하게 하는 메모리 시스템(100), 메모리 컨트롤러(120) 및 메모리 장치(110)를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 메모리 장치(110) 내 메모리 셀들(MC)의 상태(프로그램 상태, 소거 상태)에 따라 읽기 동작 시 공급되는 패스 전압(Vpass)을 차별화하여 공급해주는 메모리 시스템(100), 메모리 컨트롤러(120) 및 메모리 장치(110)를 제공할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 메모리 시스템 110: 메모리 장치
120: 메모리 컨트롤러 121: 호스트 인터페이스
122: 메모리 인터페이스 123: 제어 회로
124: 프로세서 125: 워킹 메모리
126: 에러 검출 및 정정 회로 210: 메모리 셀 어레이
220: 어드레스 디코더 230: 리드 앤 라이트 회로
240: 제어 로직 250: 전압 생성 회로

Claims (20)

  1. 다수의 워드 라인 및 다수의 비트 라인이 배치되고, 정해진 동작 시, 상기 다수의 워드 라인에서 선택된 타깃 워드 라인을 제외한 다른 워드 라인들 중 하나 이상의 제1 워드 라인과 하나 이상의 제2 워드 라인으로 서로 다른 패스 전압을 인가하되, 상기 하나 이상의 제1 워드 라인에 대응되는 페이지와 상기 하나 이상의 제2 워드 라인에 대응되는 페이지 각각의 데이터 저장 유무에 따라, 상기 하나 이상의 제1 워드 라인과 상기 하나 이상의 제2 워드 라인으로 서로 다른 패스 전압을 인가하는 메모리 장치; 및
    상기 메모리 장치의 동작을 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 하나 이상의 제1 워드 라인은 적어도 하나의 프로그램 된 메모리 셀을 포함하는 페이지와 대응되고,
    상기 하나 이상의 제2 워드 라인은 적어도 하나의 소거 된 메모리 셀을 포함하는 페이지와 대응되는 메모리 시스템.
  3. 제1항에 있어서,
    상기 정해진 동작은 읽기 동작인 메모리 시스템,
  4. 제1항에 있어서,
    상기 메모리 장치는,
    상기 하나 이상의 제1 워드 라인으로 제1 패스 전압을 인가하고, 상기 하나 이상의 제2 워드 라인으로 상기 제1 패스 전압 보다 낮은 제2 패스 전압을 인가하는 메모리 시스템.
  5. 제4항에 있어서,
    상기 제2 패스 전압은, 상기 하나 이상의 제2 워드 라인에 대응되는 하나 이상의 메모리 셀의 최대 문턱전압 이상이고 상기 제1 패스 전압 미만의 범위 내의 전압 값을 갖는 메모리 시스템.
  6. 제5항에 있어서,
    상기 제2 패스 전압은, 상기 최대 문턱전압의 변화 시, 가변 되는 메모리 시스템.

  7. 제1항에 있어서,
    상기 메모리 컨트롤러는, 상기 메모리 장치의 정해진 동작의 수행 이전의 마지막 프로그램 페이지 또는 상기 마지막 프로그램 페이지와 대응되는 마지막 프로그램 워드 라인을 지시하는 마지막 프로그램 위치 정보를 상기 메모리 장치로 전송하고,
    상기 메모리 장치는,
    상기 마지막 프로그램 위치 정보에 근거하여, 상기 하나 이상의 제1 워드 라인과 상기 하나 이상의 제2 워드 라인으로 서로 다른 패스 전압을 인가하는 메모리 시스템.
  8. 제7항에 있어서,
    상기 메모리 컨트롤러는 상기 메모리 장치의 정해진 동작 시마다 상기 마지막 프로그램 위치 정보를 상기 메모리 장치로 전송하는 메모리 시스템.
  9. 제7항에 있어서,
    상기 메모리 컨트롤러는,
    상기 마지막 프로그램 위치 정보의 변경 시, 변경된 마지막 프로그램 위치 정보를 저장하고,
    상기 메모리 장치의 정해진 동작 시, 상기 변경된 마지막 프로그램 위치 정보를 이미 전송한 이력이 있는 경우 상기 변경된 마지막 프로그램 위치 정보의 전송을 생략하고, 상기 변경된 마지막 프로그램 위치 정보를 이미 전송한 이력이 없는 경우, 상기 변경된 마지막 프로그램 위치 정보를 전송하는 메모리 시스템.
  10. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 메모리 장치의 정해진 동작의 수행 이전의 마지막 프로그램 페이지와 인접한 소거 페이지 또는 상기 인접한 소거 페이지와 대응되는 소거 워드 라인을 지시하는 첫 번째 소거 위치 정보를 상기 메모리 장치로 전송하고,
    상기 메모리 장치는,
    상기 첫 번째 소거 위치 정보에 근거하여, 상기 하나 이상의 제1 워드 라인과 상기 하나 이상의 제2 워드 라인으로 서로 다른 패스 전압을 인가하는 메모리 시스템.
  11. 다수의 워드 라인 및 다수의 비트 라인이 배치되는 메모리 장치와 통신하기 위한 메모리 인터페이스; 및
    상기 메모리 장치의 정해진 동작 시, 상기 다수의 워드 라인에서 선택된 타깃 워드 라인을 제외한 다른 워드 라인들 중 하나 이상의 제1 워드 라인과 하나 이상의 제2 워드 라인으로 서로 다른 패스 전압이 인가되도록 제어하는 제어 회로를 포함하고,
    상기 제어 회로는,
    상기 하나 이상의 제1 워드 라인에 대응되는 페이지와 상기 하나 이상의 제2 워드 라인에 대응되는 페이지 각각의 데이터 저장 유무에 따라, 상기 하나 이상의 제1 워드 라인과 상기 하나 이상의 제2 워드 라인으로 서로 다른 패스 전압이 인가되도록 제어하는 메모리 컨트롤러.
  12. 제11항에 있어서,
    상기 하나 이상의 제1 워드 라인은 적어도 하나의 프로그램 된 메모리 셀을 포함하는 페이지와 대응되고,
    상기 하나 이상의 제2 워드 라인은 적어도 하나의 소거 된 메모리 셀을 포함하는 페이지와 대응되는 메모리 컨트롤러.
  13. 제11항에 있어서,
    상기 제어 회로는,
    상기 하나 이상의 제1 워드 라인으로 제1 패스 전압이 인가되도록 제어하고, 상기 하나 이상의 제2 워드 라인으로 상기 제1 패스 전압 보다 낮은 제2 패스 전압이 인가되도록 제어하는 메모리 컨트롤러.
  14. 제11항에 있어서,
    상기 제어 회로는,
    상기 메모리 인터페이스를 통해 패스 전압 제어 정보를 상기 메모리 장치로 전송하고,
    상기 패스 전압 제어 정보에 따라, 상기 하나 이상의 제1 워드 라인에 인가되는 제1 패스 전압과 상기 하나 이상의 제2 워드 라인으로 인가되는 제2 패스 전압이 달라지는 메모리 컨트롤러.
  15. 제14항에 있어서,
    상기 패스 전압 제어 정보는,
    상기 메모리 장치의 정해진 동작의 수행 이전의 마지막 프로그램 페이지 또는 상기 마지막 프로그램 페이지와 대응되는 마지막 프로그램 워드 라인을 지시하는 마지막 프로그램 위치 정보를 포함하는 메모리 시스템.
  16. 제14항에 있어서,
    상기 패스 전압 제어 정보는,
    상기 메모리 장치의 정해진 동작의 수행 이전의 마지막 프로그램 페이지와 인접한 소거 페이지 또는 상기 인접한 소거 페이지와 대응되는 소거 워드 라인을 지시하는 첫 번째 소거 위치 정보를 포함하는 메모리 시스템.
  17. 다수의 워드 라인 및 다수의 비트 라인이 배치된 메모리 셀 어레이; 및
    상기 다수의 워드 라인 중 정해진 동작을 위한 타깃 워드 라인을 제외한 다른 워드 라인들 중 하나 이상의 제1 워드 라인과 하나 이상의 제2 워드 라인으로 서로 다른 패스 전압을 출력하되, 상기 하나 이상의 제1 워드 라인에 대응되는 페이지와 상기 하나 이상의 제2 워드 라인에 대응되는 페이지 각각의 데이터 저장 유무에 따라, 상기 하나 이상의 제1 워드 라인과 상기 하나 이상의 제2 워드 라인으로 서로 다른 패스 전압을 출력하는 전압 출력 회로를 포함하는 메모리 장치.
  18. 제17항에 있어서,
    상기 하나 이상의 제1 워드 라인은 적어도 하나의 프로그램 된 메모리 셀을 포함하는 페이지와 대응되고,
    상기 하나 이상의 제2 워드 라인은 적어도 하나의 소거 된 메모리 셀을 포함하는 페이지와 대응되는 메모리 장치.
  19. 제17항에 있어서,
    상기 전압 출력 회로는,
    상기 하나 이상의 제1 워드 라인으로 제1 패스 전압을 출력하고, 상기 하나 이상의 제2 워드 라인으로 상기 제1 패스 전압보다 낮은 제2 패스 전압을 출력하는 메모리 장치.
  20. 제17항에 있어서,
    패스 전압 제어 정보를 메모리 컨트롤러부터 수신하는 제어 로직을 더 포함하고,
    상기 전압 출력 회로는, 상기 패스 전압 제어 정보에 따라, 제1 패스 전압을 상기 하나 이상의 제1 워드 라인으로 출력하고, 상기 제1 패스 전압과 다른 제2 패스 전압을 상기 하나 이상의 제2 워드 라인으로 출력하는 메모리 장치.
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