KR20210025412A - 메모리 시스템, 메모리 컨트롤러 및 동작 방법 - Google Patents

메모리 시스템, 메모리 컨트롤러 및 동작 방법 Download PDF

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KR20210025412A
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임동함
장대훈
차영훈
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Abstract

본 발명의 실시예들은 메모리 시스템, 메모리 컨트롤러 및 동작 방법에 관한 것으로서, 유저 데이터 및 유저 데이터에 대응하는 맵 데이터를 분할하여 N개의 가상 다이 큐에 입력하여 메모리 장치에 프로그램하되, 가상 다이 큐에 입력된 유저 데이터의 세그먼트를 두 가지 프로그램 방식을 이용하여 프로그램함으로써, 유저 데이터 및 맵 데이터를 메모리 장치에 빠르게 프로그램하고, 맵 캐시에 맵 데이터를 빠르게 업데이트할 수 있다.

Description

메모리 시스템, 메모리 컨트롤러 및 동작 방법{MEMORY SYSTEM, MEMORY CONTROLLER, AND OPERATING METHOD}
본 발명의 실시예들은 메모리 시스템, 메모리 컨트롤러 및 동작 방법에 관한 것이다.
저장 장치에 해당하는 메모리 시스템은 컴퓨터와, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기와 같은 호스트(host)의 요청을 기초로 데이터를 저장하는 장치이다. 메모리 시스템은 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다.
메모리 시스템은 메모리 장치를 제어하기 위한 메모리 컨트롤러를 더 포함할 수 있으며, 이러한 메모리 컨트롤러는 호스트로부터 커맨드(Command)를 입력 받아, 입력 받은 커맨드에 기초하여 메모리 시스템에 포함된 휘발성 메모리 또는 비휘발성 메모리에 데이터를 리드(Read), 라이트(Write), 또는 소거(Erase) 하기 위한 동작들을 실행하거나 제어할 수 있다. 그리고 메모리 컨트롤러는 이러한 동작들을 실행하거나 제어하기 위한 논리 연산을 수행하기 위한 펌웨어를 구동할 수 있다.
한편, 메모리 시스템의 저장 용량이 계속 증가하면서, 메모리 시스템은 호스트가 요청하는 대량의 데이터 쓰기 동작을 빠르게 처리할 필요성이 있다. 또한 메모리 시스템은 이러한 대량의 데이터 쓰기 동작에 필요한 추가 동작(e.g. 맵 캐시에 맵 데이터를 업데이트하는 맵 업데이트 동작) 역시 빠르게 처리할 필요성이 있다.
본 발명의 실시예들은, 유저 데이터 및 맵 데이터를 메모리 장치에 빠르게 프로그램할 수 있는 메모리 시스템, 메모리 컨트롤러 및 동작 방법을 제공할 수 있다.
또한, 본 발명의 실시예들은, 유저 데이터 및 맵 데이터를 메모리 장치에 프로그램할 때, 맵 캐시에 맵 데이터를 빠르게 업데이트할 수 있는 메모리 시스템, 메모리 컨트롤러 및 동작 방법을 제공할 수 있다.
일 측면에서, 본 발명의 실시예들은, 복수의 메모리 블록들 및 메모리 블록들을 포함하는 복수의 메모리 다이들을 포함하는 메모리 장치 및 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템을 제공할 수 있다.
메모리 컨트롤러는 호스트로부터 수신한 커맨드에 대응하는 유저 데이터를 하나 이상의 유저 데이터 세그먼트로 분할할 수 있다.
메모리 컨트롤러는 유저 데이터에 대응하는 맵 데이터를 하나 이상의 맵 데이터 세그먼트로 분할할 수 있다.
메모리 컨트롤러는 유저 데이터 세그먼트 중 제1 유저 데이터 세그먼트 및 맵 데이터 세그먼트 중 제1 맵 데이터 세그먼트를 N개(N은 자연수)의 가상 다이 큐 중 제1 가상 다이 큐에 입력할 수 있다.
메모리 컨트롤러는 유저 데이터 세그먼트 및 맵 데이터 세그먼트를 N개의 가상 다이 큐에 스트라이핑 방식으로 입력할 수 있다.
메모리 컨트롤러는 제1 유저 데이터 세그먼트 및 제1 맵 데이터 세그먼트를 메모리 장치에 포함된 복수의 메모리 다이들 중 하나에 포함된 메모리 블록에 프로그램할 수 있다.
메모리 컨트롤러는 제1 유저 데이터 세그먼트 중 전체 또는 일부를 메모리 장치에 포함된 복수의 워드 라인 중 제1 워드 라인에 연결된 메모리 셀들에 제1 프로그램 방식으로 프로그램한 이후에, 제1 프로그램 방식으로 프로그램된 제1 유저 데이터 세그먼트의 전체 또는 일부를 제1 워드 라인에 연결된 메모리 셀들에 제2 프로그램 방식으로 다시 프로그램할 수 있다.
이때, 제1 프로그램 방식으로 프로그램된 메모리 셀들의 문턱 전압 분포는 제2 프로그램 방식으로 프로그램된 메모리 셀들의 문턱 전압 분포보다 넓다.
메모리 컨트롤러는 제1 시점과 제2 시점 사이에 제1 유저 데이터 세그먼트의 전체 또는 일부와 상이한 데이터를, 메모리 장치에 포함된 워드 라인 중 제1 워드 라인과 상이한 제2 워드 라인에 연결된 메모리 셀들에 제1 프로그램 방식으로 프로그램할 수 있다.
이때, 제1 시점은 메모리 컨트롤러가 제1 유저 데이터 세그먼트의 전체 또는 일부를 제1 워드 라인에 연결된 메모리 셀들에 제1 프로그램 방식으로 프로그램하는 시점이다.
그리고 제2 시점은 메모리 컨트롤러가 제1 유저 데이터 세그먼트의 전체 또는 일부를 제1 워드 라인에 연결된 메모리 셀들에 제2 프로그램 방식으로 프로그램하는 시점이다.
메모리 컨트롤러는 제1 가상 다이 큐에 입력된 순서와 무관하게, 제1 맵 데이터 세그먼트를 제1 유저 데이터 세그먼트보다 메모리 장치에 먼저 프로그램할 수 있다.
메모리 컨트롤러는 제1 유저 데이터 세그먼트가 메모리 장치에 제2 프로그램 방식으로 프로그램된 이후에, 제1 맵 데이터 세그먼트를 맵 캐시에 업데이트할 수 있다.
다른 측면에서, 본 발명의 실시예들은, 복수의 메모리 블록들 및 메모리 블록들을 포함하는 복수의 메모리 다이들을 포함하는 메모리 장치와 통신하기 위한 메모리 인터페이스 및 메모리 장치를 제어하기 위한 제어 회로를 포함하는 메모리 컨트롤러를 제공할 수 있다.
제어 회로는 호스트로부터 수신한 커맨드에 대응하는 유저 데이터를 하나 이상의 유저 데이터 세그먼트로 분할할 수 있다.
제어 회로는 유저 데이터에 대응하는 맵 데이터를 하나 이상의 맵 데이터 세그먼트로 분할할 수 있다.
제어 회로는 유저 데이터 세그먼트 중 제1 유저 데이터 세그먼트 및 맵 데이터 세그먼트 중 제1 맵 데이터 세그먼트를 N개(N은 자연수)의 가상 다이 큐 중 제1 가상 다이 큐에 입력할 수 있다.
제어 회로는 유저 데이터 세그먼트 및 맵 데이터 세그먼트를 N개의 가상 다이 큐에 스트라이핑 방식으로 입력할 수 있다.
제어 회로는 제1 유저 데이터 세그먼트 및 제1 맵 데이터 세그먼트를 메모리 장치에 포함된 복수의 메모리 다이들 중 하나에 포함된 메모리 블록에 프로그램할 수 있다.
제어 회로는 제1 유저 데이터 세그먼트 중 전체 또는 일부를 메모리 장치에 포함된 복수의 워드 라인 중 제1 워드 라인에 연결된 메모리 셀들에 제1 프로그램 방식으로 프로그램한 이후에, 제1 프로그램 방식으로 프로그램된 제1 유저 데이터 세그먼트의 전체 또는 일부를 제1 워드 라인에 연결된 메모리 셀들에 제2 프로그램 방식으로 다시 프로그램할 수 있다.
이때, 제1 프로그램 방식으로 프로그램된 메모리 셀들의 문턱 전압 분포는 제2 프로그램 방식으로 프로그램된 메모리 셀들의 문턱 전압 분포보다 넓다.
제어 회로는 제1 시점과 제2 시점 사이에 제1 유저 데이터 세그먼트의 전체 또는 일부와 상이한 데이터를, 메모리 장치에 포함된 워드 라인 중 제1 워드 라인과 상이한 제2 워드 라인에 연결된 메모리 셀들에 제1 프로그램 방식으로 프로그램할 수 있다.
이때, 제1 시점은 제어 회로가 제1 유저 데이터 세그먼트의 전체 또는 일부를 제1 워드 라인에 연결된 메모리 셀들에 제1 프로그램 방식으로 프로그램하는 시점이다.
그리고 제2 시점은 제어 회로가 제1 유저 데이터 세그먼트의 전체 또는 일부를 제1 워드 라인에 연결된 메모리 셀들에 제2 프로그램 방식으로 프로그램하는 시점이다.
제어 회로는 제1 가상 다이 큐에 입력된 순서와 무관하게, 제1 맵 데이터 세그먼트를 제1 유저 데이터 세그먼트보다 메모리 장치에 먼저 프로그램할 수 있다.
제어 회로는 제1 유저 데이터 세그먼트가 메모리 장치에 제2 프로그램 방식으로 프로그램된 이후에, 제1 맵 데이터 세그먼트를 맵 캐시에 업데이트할 수 있다.
또 다른 측면에서, 본 발명의 실시예들은, 복수의 메모리 블록들 및 메모리 블록들을 포함하는 복수의 메모리 다이들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법을 제공할 수 있다.
메모리 컨트롤러의 동작 방법은 호스트로부터 수신한 커맨드에 대응하는 유저 데이터를 하나 이상의 유저 데이터 세그먼트로 분할하는 단계를 포함할 수 있다.
메모리 컨트롤러의 동작 방법은 유저 데이터에 대응하는 맵 데이터를 하나 이상의 맵 데이터 세그먼트로 분할하는 단계를 포함할 수 있다.
메모리 컨트롤러의 동작 방법은 유저 데이터 세그먼트 중 제1 유저 데이터 세그먼트 및 맵 데이터 세그먼트 중 제1 유저 데이터 세그먼트에 대응하는 제1 맵 데이터 세그먼트를 N개(N은 자연수)의 가상 다이 큐 중 제1 가상 다이 큐에 입력하는 단계를 포함할 수 있다.
메모리 컨트롤러의 동작 방법은 제1 유저 데이터 세그먼트 및 제1 맵 데이터 세그먼트를 복수의 메모리 다이들 중 하나에 포함된 메모리 블록에 프로그램하는 단계를 포함할 수 있다.
이때, 제1 유저 데이터 세그먼트 중 전체 또는 일부는 메모리 장치에 포함된 워드 라인 중 제1 워드 라인에 연결된 메모리 셀들에 제1 프로그램 방식으로 프로그램된 이후에, 제1 워드 라인에 연결된 메모리 셀들에 제2 프로그램 방식으로 다시 프로그램될 수 있다.
본 발명의 실시예들에 의하면, 유저 데이터 및 맵 데이터를 메모리 장치에 빠르게 프로그램할 수 있다.
또한, 본 발명의 실시예들에 의하면, 유저 데이터 및 맵 데이터를 메모리 장치에 프로그램할 때, 맵 캐시에 맵 데이터를 빠르게 업데이트할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템의 개략적인 구성도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 개략적으로 나타낸 블록도다.
도 3은 본 발명의 실시예들에 따른 메모리 장치의 각 메모리 블록을 개략적으로 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 메모리 장치의 워드 라인 및 비트 라인의 구조를 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템에서 유저 데이터 및 맵 데이터를 메모리 장치에 저장하는 동작을 나타낸 도면이다.
도 6은 본 발명의 실시예들에 따른 메모리 시스템에서 유저 데이터 세그먼트 및 맵 데이터 세그먼트를 스트라이핑 방식으로 가상 다이 큐에 입력하는 동작을 나타낸 도면이다.
도 7은 본 발명의 실시예들에 따른 메모리 시스템에서 워드 라인에 연결된 메모리 셀들에 제1 유저 데이터 세그먼트를 프로그램하는 동작을 나타낸 도면이다.
도 8은 본 발명의 실시예들에 따른 메모리 시스템에서 제1 프로그램 방식과 제2 프로그램 방식의 차이를 나타낸 도면이다.
도 9 내지 10은 본 발명의 실시예들에 따른 메모리 시스템에서 메모리 셀들에 데이터를 프로그램하는 동작의 일 예를 나타낸 도면이다.
도 11은 도 9 내지 도 10에서 설명한 동작을 기초로 메모리 셀들에 데이터가 프로그램되는 순서의 일 예를 나타낸 표이다.
도 12는 본 발명의 실시예들에 따른 메모리 시스템에서 제1 가상 다이 큐에 입력된 유저 데이터 세그먼트와 맵 데이터 세그먼트의 프로그램 순서의 일 예를 설명한 도면이다.
도 13은 본 발명의 실시예들에 따른 메모리 시스템에서 메모리 장치에 프로그램된 맵 데이터가 맵 캐시에 업데이트되는 시점을 설명한 도면이다.
도 14는 본 발명의 실시예들에 따른 메모리 시스템에서 제1 가상 다이 큐에 입력된 유저 데이터 세그먼트와 맵 데이터 세그먼트의 프로그램 순서의 다른 예를 설명한 도면이다.
도 15는 본 발명의 실시예들에 따른 메모리 시스템에서 제1 가상 다이 큐에 입력된 유저 데이터 세그먼트와 맵 데이터 세그먼트의 프로그램 순서의 또 다른 예를 설명한 도면이다.
도 16은 본 발명의 실시예들에 따른 메모리 컨트롤러의 동작 방법을 나타낸 흐름도이다.
도 17은 본 발명의 실시예들에 따른 컴퓨팅 시스템의 구성도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템(100)의 개략적인 구성도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 메모리 시스템(100)은 데이터를 저장하는 메모리 장치(110)와, 메모리 장치(110)를 제어하는 메모리 컨트롤러(120) 등을 포함할 수 있다.
메모리 장치(110)는 다수의 메모리 블록(Memory Block)을 포함하며, 메모리 컨트롤러(120)의 제어에 응답하여 동작한다. 여기서, 메모리 장치(110)의 동작은 일 예로, 읽기 동작(Read Operation), 프로그램 동작(Program Operation; "Write Operation" 이라고도 함) 및 소거 동작(Erasure Operation) 등을 포함할 수 있다.
메모리 장치(110)는 데이터를 저장하는 복수의 메모리 셀(Memory Cell; 간단히 줄여서 "셀" 이라고도 함)을 포함하는 메모리 셀 어레이(Memory Cell Array)를 포함할 수 있다. 이러한 메모리 셀 어레이는 메모리 블록 내에 존재할 수 있다.
예를 들어, 메모리 장치(110)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND Flash Memory), 3차원 낸드 플래시 메모리(3D NAND Flash Memory), 노아 플래시 메모리(NOR Flash memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 또는 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등으로 다양한 타입으로 구현될 수 있다.
한편, 메모리 장치(110)는 3차원 어레이 구조(three-Dimensional Array structure)로 구현될 수 있다. 본 발명의 실시예들은 전하 저장층이 전도성 부유 게이트(Floating Gate)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
메모리 장치(110)는 메모리 컨트롤러(120)로부터 커맨드 및 어드레스 등을 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다.
예를 들면, 메모리 장치(110)는 프로그램 동작, 읽기 동작 및 소거 동작 등을 수행할 수 있다. 이와 관련하여, 프로그램 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 읽기 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(120)는 메모리 장치(110)에 대한 쓰기(프로그램), 읽기, 소거 및 백그라운드(background) 동작을 제어할 수 있다. 여기서, 백그라운드 동작은 일 예로 가비지 컬렉션(GC, Garbage Collection), 웨어 레벨링(WL, Wear Leveling), 또는 배드 블록 관리(BBM, Bad Block Management) 동작 등 중 하나 이상을 포함할 수 있다.
메모리 컨트롤러(120)는 호스트(HOST)의 요청에 따라 메모리 장치(110)의 동작을 제어할 수 있다. 이와 다르게, 메모리 컨트롤러(120)는 호스트(HOST)의 요청과 무관하게 메모리 장치(110)의 동작을 제어할 수도 있다.
한편, 메모리 컨트롤러(120)와 호스트(HOST)는 서로 분리된 장치일 수도 있다. 경우에 따라서, 메모리 컨트롤러(120)와 호스트(HOST)는 하나의 장치로 통합되어 구현될 수도 있다. 아래에서는, 설명의 편의를 위하여, 메모리 컨트롤러(120)와 호스트(HOST)가 서로 분리된 장치인 것을 예로 들어 설명한다.
도 1을 참조하면, 메모리 컨트롤러(120)는 메모리 인터페이스(122) 및 제어 회로(123) 등을 포함할 수 있으며, 호스트 인터페이스(121) 등을 더 포함할 수 있다.
호스트 인터페이스(121)는 호스트(HOST)와의 통신을 위한 인터페이스를 제공한다.
제어 회로(123)는 호스트(HOST)로부터 커맨드를 수신할 때, 호스트 인터페이스(121)를 통해서 커맨드를 수신하여, 수신된 커맨드를 처리하는 동작을 수행할 수 있다.
메모리 인터페이스(122)는, 메모리 장치(110)와 연결되어 메모리 장치(110)와의 통신을 위한 인터페이스를 제공한다. 즉, 메모리 인터페이스(122)는 제어 회로(123)의 제어에 응답하여 메모리 장치(110)와 메모리 컨트롤러(120)를 인터페이스를 제공하도록 구성될 수 있다.
제어 회로(123)는 메모리 컨트롤러(120)의 전반적인 제어 동작을 수행하여 메모리 장치(110)의 동작을 제어한다. 이를 위해, 일 예로, 제어 회로(123)는 프로세서(124), 워킹 메모리(125) 등 중 하나 이상을 포함할 수 있으며, 경우에 따라서, 에러 검출 및 정정 회로(ECC Circuit, 126) 등을 더 포함할 수 있다.
프로세서(124)는 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(124)는 호스트 인터페이스(121)를 통해 호스트(HOST)와 통신하고, 메모리 인터페이스(122)를 통해 메모리 장치(110)와 통신할 수 있다.
프로세서(124)는 플래시 변환 레이어(FTL: Flash Translation Layer)의 기능을 수행할 수 있다. 프로세서(124)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(LBA, logical block address)를 물리 블록 어드레스(PBA, physical block address)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다.
플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(124)는 호스트(HOST)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 랜더마이징 시드(seed)를 이용하여 호스트(HOST)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치(110)에 제공되어 메모리 셀 어레이에 프로그램 된다.
프로세서(124)는 읽기 동작 시 메모리 장치(110)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 디랜더마이징 시드를 이용하여 메모리 장치(110)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(HOST)로 출력될 것이다.
프로세서(124)는 펌웨어(FirmWare)를 실행하여 메모리 컨트롤러(120)의 동작을 제어할 수 있다. 다시 말해, 프로세서(124)는, 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행하기 위하여, 부팅 시 워킹 메모리(125)에 로딩 된 펌웨어를 실행(구동)할 수 있다.
펌웨어(FirmWare)는 메모리 시스템(100) 내에서 실행되는 프로그램으로서, 다양한 기능적 레이어들을 포함할 수 있다.
예를 들어, 펌웨어는, 호스트(HOST)에서 메모리 시스템(100)에 요구하는 논리 주소(Logical Address)와 메모리 장치(110)의 물리주소(Physical Address) 간의 변환 기능을 하는 플래시 변환 레이어(FTL: Flash Translation Layer)와, 호스트(HOST)에서 저장 장치인 메모리 시스템(100)에 요구하는 커맨드를 해석하여 플래시 변환 레이어(FTL)에 전달하는 역할을 하는 호스트 인터페이스 레이어(HIL: Host Interface Layer)와, 플래시 변환 레이어(FTL)에서 지시하는 커맨드를 메모리 장치(110)로 전달하는 플래시 인터페이스 레이어(FIL: Flash Interface Layer) 등 중 하나 이상을 포함할 수 있다.
이러한 펌웨어는, 일 예로, 메모리 장치(110)에 저장되어 있다가 워킹 메모리(125)에 로딩 될 수 있다.
워킹 메모리(125)는 메모리 컨트롤러(120)를 구동하기 위해 필요한 펌웨어, 프로그램 코드, 커맨드 또는 데이터들을 저장할 수 있다. 이러한 워킹 메모리(125)는, 일 예로, 휘발성 메모리로서, SRAM (Static RAM), DRAM (Dynamic RAM) 및 SDRAM(Synchronous DRAM) 등 중 하나 이상을 포함할 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드(Error Correction Code)를 이용하여 확인 대상 데이터의 에러 비트를 검출하고, 검출된 에러 비트를 정정하도록 구성될 수 있다. 여기서, 확인 대상 데이터는, 일 예로, 워킹 메모리(125)에 저장된 데이터이거나, 메모리 장치(110)로부터 읽어온 데이터 등일 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드로 데이터를 디코딩하도록 구현될 수 있다. 에러 검출 및 정정 회로(126)는 다양한 코드 디코더로 구현될 수 있다. 예를 들어, 비체계적 코드 디코딩을 수행하는 디코더 또는 체계적 코드 디코딩을 수행하는 디코더가 이용될 수 있다.
예를 들면, 에러 검출 및 정정 회로(126)는 읽기 데이터들 각각에 대해 섹터(Sector) 단위로 에러 비트를 검출할 수 있다. 즉, 각각의 읽기 데이터는 복수의 섹터(Sector)로 구성될 수 있다. 섹터(Sector)는 플래시 메모리의 읽기 단위인 페이지(Page)보다 더 작은 데이터 단위를 의미할 수 있다. 각각의 읽기 데이터를 구성하는 섹터들은 어드레스를 매개로 서로 대응될 수 있다.
에러 검출 및 정정 회로(126)는 비트 에러율(Bit Error Rate, BER)을 산출하고, 섹터 단위로 정정 가능 여부를 판단할 수 있다. 에러 검출 및 정정 회로(126)는 예를 들어, 비트 에러율(BER)이 기준값(reference value)보다 높은 경우 해당 섹터를 정정 불가능(Uncorrectable or Fail)으로 판단할 것이다. 반면에, 비트 에러율(BER)이 기준값보다 낮은 경우 해당 섹터를 정정 가능(Correctable or Pass)으로 판단할 것이다.
에러 검출 및 정정 회로(126)는 모든 읽기 데이터들에 대해 순차적으로 에러 검출 및 정정 동작을 수행할 수 있다. 에러 검출 및 정정 회로(126)는 읽기 데이터에 포함된 섹터가 정정 가능한 경우 다음 읽기 데이터에 대해서는 해당 섹터에 대한 에러 검출 및 정정 동작을 생략할 수 있다. 이렇게 모든 읽기 데이터들에 대한 에러 검출 및 정정 동작이 종료되면, 에러 검출 및 정정 회로(126)는 마지막까지 정정 불가능으로 판단된 섹터를 검출할 수 있다. 정정 불가능한 것으로 판단된 섹터는 하나 또는 그 이상일 수 있다. 에러 검출 및 정정 회로(126)는 정정 불가능으로 판단된 섹터에 대한 정보(ex. 어드레스 정보)를 프로세서(124)로 전달할 수 있다.
버스(127)는 메모리 컨트롤러(120)의 구성 요소들(121, 122, 124, 125, 126) 사이의 채널(Channel)을 제공하도록 구성될 수 있다. 이러한 버스(127)는, 일 예로, 각종 제어 신호, 커맨드 등을 전달하기 위한 제어 버스와, 각종 데이터를 전달하기 위한 데이터 버스 등을 포함할 수 있다.
메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126)은 예시일 뿐이다. 메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126) 중 일부의 구성 요소는 삭제되거나, 메모리 컨트롤러(120)의 전술한 구성 요소들 (121, 122, 124, 125, 126) 중 몇몇 구성 요소들이 하나로 통합될 수 있다. 경우에 따라, 메모리 컨트롤러(120)의 전술한 구성 요소들 이외에 하나 이상의 다른 구성 요소가 추가될 수도 있다.
아래에서는, 도 2를 참조하여 메모리 장치(110)에 대하여 더욱 상세하게 설명한다.
도 2는 본 발명의 실시예들에 따른 메모리 장치(110)를 개략적으로 나타낸 블록도다.
도 2를 참조하면, 본 발명의 실시예들에 따른 메모리 장치(110)는, 메모리 셀 어레이(Memory Cell Array, 210), 어드레스 디코더(Address Decoder, 220), 읽기 및 쓰기 회로(Read and Write Circuit, 230), 제어 로직(Control Logic, 240) 및 전압 생성 회로(Voltage Generation Circuit, 250) 등을 포함할 수 있다.
메모리 셀 어레이(210)는 다수의 메모리 블록(BLK1~BLKz, z는 2 이상의 자연수)을 포함할 수 있다.
다수의 메모리 블록(BLK1~BLKz)에는, 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 배치되며, 다수의 메모리 셀(MC)이 배열될 수 있다.
다수의 메모리 블록(BLK1~BLKz)은 다수의 워드 라인(WL)을 통해 어드레스 디코더(220)와 연결될 수 있다. 다수의 메모리 블록(BLK1~BLKz)은 다수의 비트 라인(BL)을 통해 읽기 및 쓰기 회로(230)와 연결될 수 있다.
다수의 메모리 블록(BLK1~BLKz) 각각은 다수의 메모리 셀을 포함할 수 있다. 예를 들어, 다수의 메모리 셀은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다.
메모리 셀 어레이(210)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있으며, 경우에 따라서는, 3차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
한편, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(SLC: Single-Level Cell)일 수 있다. 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(MLC: Multi-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(TLC: Triple-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(QLC: Quad-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀을 포함할 수도 있다.
도 2를 참조하면, 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 제어 로직(240) 및 전압 생성 회로(250) 등은 메모리 셀 어레이(210)를 구동하는 주변 회로로서 동작할 수 있다.
어드레스 디코더(220)는 다수의 워드 라인(WL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다.
어드레스 디코더(220)는 제어 로직(240)의 제어에 응답하여 동작하도록 구성될 수 있다.
어드레스 디코더(220)는 메모리 장치(110) 내부의 입출력 버퍼를 통해 어드레스(Address)를 수신할 수 있다. 어드레스 디코더(220)는 수신된 어드레스 중 블록 어드레스(Block Address)를 디코딩 하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다.
어드레스 디코더(220)는 전압 생성 회로(250)로부터 읽기 전압(Vread) 및 패스 전압(Vpass)을 입력 받을 수 있다.
어드레스 디코더(220)는 읽기 동작 중 읽기 전압 인가 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)으로 읽기 전압(Vread)를 인가하고, 나머지 비 선택된 워드 라인들(WL)에는 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 프로그램 검증 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)에 전압 생성 회로(250)에서 발생된 검증 전압을 인가하고, 나머지 비 선택된 워드 라인들(WL)에 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 수신된 어드레스 중 열 어드레스를 디코딩 하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩 된 열 어드레스를 읽기 및 쓰기 회로(230)에 전송할 수 있다.
메모리 장치(110)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행될 수 있다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스 중 하나 이상을 포함할 수 있다.
어드레스 디코더(220)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택할 수 있다. 열 어드레스는 어드레스 디코더(220)에 의해 디코딩 되어 읽기 및 쓰기 회로(230)에 제공될 수 있다.
어드레스 디코더(220)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등 중 하나 이상을 포함할 수 있다.
읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함할 수 있다. 읽기 및 쓰기 회로(230)는 메모리 셀 어레이(210)의 읽기 동작(Read Operation) 시에는 "읽기 회로(Read Circuit)"로 동작하고, 쓰기 동작(Write Operation) 시에는 "쓰기 회로(Write Circuit)"로 동작할 수 있다.
전술한 읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함하는 페이지 버퍼 회로(Page Buffer Circuit) 또는 데이터 레지스터 회로(Data Register Circuit)라고도 한다. 여기서, 읽기 및 쓰기 회로(230)는 데이터 처리 기능을 담당하는 데이터 버퍼(Data Buffer)를 포함할 수 있고, 경우에 따라서, 캐싱 기능을 담당하는 캐쉬 버퍼(Cache Buffer)를 추가로 더 포함할 수 있다.
다수의 페이지 버퍼(PB)는 다수의 비트 라인(BL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다. 다수의 페이지 버퍼(PB)는 읽기 동작 및 프로그램 검증 동작 시, 메모리 셀들의 문턱전압(Vth)을 센싱하기 위하여, 메모리 셀들과 연결된 비트 라인들(BL)에 센싱 전류를 계속적으로 공급하면서, 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것을 센싱 노드를 통해 감지하여 센싱 데이터로 래치할 수 있다.
읽기 및 쓰기 회로(230)는 제어 로직(240)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작할 수 있다.
읽기 및 쓰기 회로(230)는 읽기 동작 시, 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후, 메모리 장치(110)의 입출력 버퍼로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(230)는 페이지 버퍼들(PB) 또는 페이지 레지스터들 이외에도, 열 선택 회로 등을 포함할 수 있다.
제어 로직(240)은 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 및 전압 생성 회로(250) 등과 연결될 수 있다. 제어 로직(240)은 메모리 장치(110)의 입출력 버퍼를 통해 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다.
제어 로직(240)은 제어 신호(CTRL)에 응답하여 메모리 장치(110)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(240)은 다수의 페이지 버퍼(PB)의 센싱 노드의 프리 차지 전위 레벨을 조절하기 위한 제어 신호를 출력할 수 있다.
제어 로직(240)은 메모리 셀 어레이(210)의 읽기 동작을 수행하도록 읽기 및 쓰기 회로(230)를 제어할 수 있다. 전압 생성 회로(250)는, 제어 로직(240)에서 출력되는 전압 생성 회로 제어 신호에 응답하여, 읽기 동작 시, 이용되는 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성할 수 있다.
도 3은 본 발명의 실시예들에 따른 메모리 장치(110)의 각 메모리 블록(BLK) 를 개략적으로 나타낸 도면이다.
도 3을 참조하면, 메모리 장치(110)에 포함된 메모리 블록(BLK)은, 일 예로, 다수의 페이지(PG)와 다수의 스트링(STR)이 교차하는 방향으로 배치되어 구성될 수 있다.
다수의 페이지(PG)는 다수의 워드 라인(WL)과 대응되고, 다수의 스트링(STR)은 다수의 비트 라인(BL)과 대응된다.
메모리 블록(BLK)에는 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 교차하면서 배치될 수 있다. 예를 들어, 다수의 워드 라인(WL) 각각은 행 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 열 방향으로 배치될 수 있다. 다른 예를 들어, 다수의 워드 라인(WL) 각각은 열 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 행 방향으로 배치될 수 있다.
다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 서로 교차하여, 다수의 메모리 셀(MC)이 정의될 수 있다. 각 메모리 셀(MC)에는 트랜지스터(TR)가 배치될 수 있다.
예를 들어, 각 메모리 셀(MC)에 배치된 트랜지스터(TR)는 드레인, 소스 및 게이트 등을 포함할 수 있다. 트랜지스터(TR)의 드레인(또는 소스)은 해당 비트 라인(BL)과 직접 또는 다른 트랜지스터(TR)를 경유하여 연결될 수 있다. 트랜지스터(TR)의 소스(또는 드레인)는 소스 라인(그라운드일 수 있음)과 직접 또는 다른 트랜지스터(TR)를 경유하여 연결될 수 있다. 트랜지스터(TR)의 게이트는 절연체에 둘러싸인 플로팅 게이트(FG: Floating Gate)와 워드 라인(WL)으로부터 게이트 전압이 인가되는 컨트롤 게이트(CG: Control Gate)를 포함할 수 있다.
다수의 메모리 블록(BLK1~BLKz) 각각에는, 2개의 최외곽 워드 라인 중 읽기 및 쓰기 회로(230)와 더 인접한 제1 최외곽 워드 라인의 바깥쪽에는 제1 선택 라인(소스 선택 라인 또는 드레인 선택 라인이라고도 함)이 더 배치될 수 있으며, 다른 제2 최외곽 워드 라인의 바깥쪽에는 제2 선택 라인(드레인 선택 라인 또는 소스 선택 라인이라고도 함)이 더 배치될 수 있다.
경우에 따라서, 제1 최외곽 워드 라인과 제1 선택 라인 사이에는 하나 이상의 더미 워드 라인이 더 배치될 수 있다. 또한, 제2 최외곽 워드 라인과 제2 선택 라인 사이에도 하나 이상의 더미 워드 라인이 더 배치될 수 있다.
도 3과 같은 메모리 블록 구조를 가질 때, 읽기 동작 및 프로그램 동작(쓰기 동작)은 페이지 단위로 수행될 수 있으며, 소거(Erasure) 동작은 메모리 블록 단위로 수행될 수 있다.
도 4는 본 발명의 실시예들에 따른 메모리 장치(110)의 워드 라인(WL) 및 비트 라인(BL)의 구조를 나타낸 도면이다.
도 4를 참조하면, 메모리 장치(110)에는, 메모리 셀들(MC)이 모여 있는 핵심 영역과 이 핵심 영역의 나머지 영역에 해당하며 메모리 셀 어레이(210)의 동작을 위해 서포트(Support) 해주는 보조 영역이 존재한다.
핵심 영역은 페이지들(PG)과 스트링들(STR)으로 구성될 수 있다. 이러한 핵심 영역에는, 다수의 워드 라인(WL1 ~ WL9)과 다수의 비트 라인(BL)이 교차하면서 배치된다.
다수의 워드 라인(WL1 ~ WL9)은 행 디코더(410)와 연결되고, 다수의 비트 라인(BL)은 열 디코더(420)와 연결될 수 있다. 다수의 비트 라인(BL)와 열 디코더(420) 사이에는 읽기 및 쓰기 회로(230)에 해당하는 데이터 레지스터(430)가 존재할 수 있다.
다수의 워드 라인(WL1 ~ WL9)은 다수의 페이지(PG)와 대응된다.
예를 들어, 도 4와 같이 다수의 워드 라인(WL1 ~ WL9) 각각은 하나의 페이지(PG)와 대응될 수 있다. 이와 다르게, 다수의 워드 라인(WL1 ~ WL9) 각각이 사이즈가 큰 경우, 다수의 워드 라인(WL1 ~ WL9) 각각은 둘 이상(예: 2개 또는 4개)의 페이지(PG)와 대응될 수도 있다. 페이지(PG)는 프로그램 동작과 읽기 동작을 진행하는데 있어서 최소 단위가 되며, 프로그램 동작 및 읽기 동작 시, 동일 페이지(PG) 내에서의 모든 메모리 셀(MC)은 동시 동작을 수행할 수 있다.
다수의 비트 라인(BL)은 홀수 번째 비트 라인(BL)과 짝수 번째 비트 라인(BL)을 구분되면서 열 디코더(420)와 연결될 수 있다.
메모리 셀(MC)에 액세스 하기 위해서는, 주소가 먼저 입출력 단을 거쳐 행 디코더(410)와 열 디코더(420)를 통하여 핵심 영역으로 들어와서, 타깃 메모리 셀을 지정할 수 있다. 타깃 메모리 셀을 지정한다는 것은 행 디코더(410)와 연결된 워드 라인들(WL1 ~ WL9)과 열 디코더(420)와 연결된 비트 라인들(BL)의 교차되는 사이트에 있는 메모리 셀(MC)에 데이터를 프로그램 하거나 프로그램 된 데이터를 읽어 내기 위하여 액세스 한다는 것을 의미한다.
제1 방향(예: X축 방향)의 페이지(PG)는 워드 라인(WL)이란 공통으로 사용하는 라인으로 묶여 있으며, 제2 방향(예: Y축 방향)의 스트링(STR)도 비트 라인(BL)이란 공통 라인으로 묶여(연결되어) 있다. 공통으로 묶여 있다는 것은 구조적으로 동일한 물질로 연결되어 있고, 전압 인가 시에도 모두 동일한 전압이 동시에 인가된다는 것을 의미한다. 물론, 직렬로 연결된 중간 위치나 마지막 위치의 메모리 셀(MC)은 앞의 메모리 셀(MC)의 전압 강하에 의하여, 처음에 위치하는 메모리 셀(MC)과 맨 마지막에 위치하는 메모리 셀(MC)에 인가되는 전압은 약간 다를 수 있다.
메모리 장치(110)의 데이터 처리 모두는, 데이터 레지스터(430)를 경유하여 프로그램 및 읽기가 되므로, 데이터 레지스터(430)는 중추적 역할을 한다. 데이터 레지스터(430)의 데이터 처리가 늦어지면 다른 모든 영역에서는 데이터 레지스터(430)가 데이터 처리를 완료할 때까지 기다려야 한다. 또한, 데이터 레지스터(430)의 성능이 저하되면, 메모리 장치(110)의 전체 성능을 저하시킬 수 있다.
도 4의 예시를 참조하면, 1개의 스트링(STR)에는, 다수의 워드 라인(WL1 ~ WL9)과 연결되는 다수의 트랜지스터(TR1 ~ TR9)가 존재할 수 있다. 다수의 트랜지스터(TR1 ~ TR9)가 존재하는 영역들이 메모리 셀들(MC)에 해당한다. 여기서, 다수의 트랜지스터(TR1 ~ TR9)는 전술한 바와 같이, 제어 게이트 (CG)와 플로팅 게이트(FG)를 포함하는 트랜지스터들이다.
다수의 워드 라인(WL1 ~ WL9)은 2개의 최외곽 워드 라인(WL1, WL9)을 포함한다. 2개의 최외곽 워드 라인(WL1, WL9) 중 신호 경로적 측면에서 데이터 레지스터(430)와 더 인접한 제1 최외곽 워드 라인(WL1)의 바깥쪽에는 제1 선택 라인(DSL)이 더 배치되고, 다른 제2 최외곽 워드 라인(WL9)의 바깥쪽에는 제2 선택 라인(SSL)이 더 배치될 수 있다.
제1 선택 라인(DSL)에 의해 온-오프가 제어되는 제1 선택 트랜지스터(D-TR)는 제1 선택 라인(DSL)과 연결된 게이트 전극을 가지고 있을 뿐, 플로팅 게이트(FG)를 포함하지 않는 트랜지스터이다. 제2 선택 라인(SSL)에 의해 온-오프가 제어되는 제2 선택 트랜지스터(S-TR)는 제2 선택 라인(SSL)과 연결된 게이트 전극을 가지고 있을 뿐, 플로팅 게이트(FG)를 포함하지 않는 트랜지스터이다.
제1 선택 트랜지스터(D-TR)는 해당 스트링(STR)과 데이터 레지스터(430) 간의 연결을 온 또는 오프 시키는 스위치 역할을 한다. 제2 선택 트랜지스터(S-TR)는 해당 스트링(STR)과 소스 라인(SL) 간의 연결을 온 또는 오프 시켜주는 스위치 역할을 한다. 즉, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)는 해당 스트링(STR)의 양쪽 끝에 있으면서, 신호를 이어주고 끊어내는 문지기 역할을 한다.
메모리 시스템(100)은, 프로그램 동작 시, 프로그램 할 비트 라인(BL)의 타깃 메모리 셀(MC)에 전자를 채워야 하기 때문에, 제1 선택 트랜지스터(D-TR)의 게이트 전극에 소정의 턴-온 전압(Vcc)를 인가하여 제1 선택 트랜지스터(D-TR)를 턴-온 시키고, 제2 선택 트랜지스터(S-TR)의 게이트 전극에는 소정의 턴-오프 전압(예: 0V)을 인가하여 제2 선택 트랜지스터(S-TR)를 턴-오프 시킨다.
메모리 시스템(100)은, 읽기 동작 또는 검증(Verification) 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)를 모두 턴-온 시켜준다. 이에 따라, 전류가 해당 스트링(STR)을 관통하여 그라운드에 해당하는 소스 라인(SL)으로 빠질 수 있어서, 비트 라인(BL)의 전압 레벨이 측정될 수 있다. 다만, 읽기 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)의 온-오프 타이밍의 시간 차이가 있을 수 있다.
메모리 시스템(100)은, 소거(Erasure) 동작 시, 소스 라인(SL)을 통하여 기판(Substrate)에 소정 전압(예: +20V)를 공급하기도 한다. 메모리 시스템(100)은, 소거(Erasure) 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)를 모두 플로팅(Floating) 시켜서 무한대의 저항을 만들어 준다. 이에 따라, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)의 역할이 없도록 해주고, 플로팅 게이트(FG)와 기판(Substrate) 사이에서만 전위 차이에 의한 전자(electron)가 동작할 수 있도록 구조화 되어 있다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템(100)에서 유저 데이터 및 맵 데이터를 메모리 장치(110)에 저장하는 동작을 나타낸 도면이다.
도 5를 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 호스트(HOST)로부터 수신한 커맨드(CMD)에 대응하는 유저 데이터(USR_DATA) 및 유저 데이터(USR_DATA)에 대응하는 맵 데이터(MAP_DATA)를 메모리 장치(110)에 프로그램(저장)할 수 있다.
유저 데이터(USR_DATA)에 대응하는 맵 데이터(MAP_DATA)는 해당 유저 데이터(USR_DATA)에 대한 매핑 정보, 즉 해당 유저 데이터(USR_DATA)에 대한 논리 주소(논리 블록 주소)와 해당 유저 데이터(USR_DATA)의 물리 주소(물리 블록 주소) 간의 매핑 관계를 지시하는 정보를 포함한다.
한편, 메모리 장치(110)에 저장된 맵 데이터의 전체 또는 일부는 맵 캐시에 로드될 수 있다. 메모리 컨트롤러(120)는 타깃이 되는 논리 주소에 대응하는 물리 주소의 값을 우선 맵 캐시에 로드된 맵 데이터에서 탐색하고, 만약 탐색이 실패하면 타깃이 되는 논리 주소에 대한 매핑 정보를 메모리 장치(110)에서 맵 캐시로 로드한다. 이때, 맵 캐시는 일 예로 메모리 컨트롤러(120) 내의 워킹 메모리(125)에 위치할 수 있다.
이처럼 메모리 컨트롤러(120)가 유저 데이터(USR_DATA) 및 맵 데이터(MAP_DATA)를 메모리 장치(110)에 프로그램할 때, 메모리 컨트롤러(120)는 유저 데이터(USR_DATA) 및 맵 데이터(MAP_DATA)를 하나 이상의 세그먼트로 분할할 수 있다.
구체적으로, 메모리 컨트롤러(120)는 유저 데이터(USR_DATA)를 하나 이상의 유저 데이터 세그먼트로 분할하고, 맵 데이터(MAP_DATA)를 하나 이상의 맵 데이터 세그먼트로 분할할 수 있다.
도 5에서, 유저 데이터(USR_DATA)는 유저 데이터 세그먼트(USR_DATA_SEG_1, USR_DATA_SEG_2, USR_DATA_SEG_3, USR_DATA_SEG_4, USR_DATA_SEG_5, ...)로 분할되고, 맵 데이터는 맵 데이터 세그먼트(MAP_DATA_SEG_1, MAP_DATA_SEG_2, MAP_DATA_SEG_3, MAP_DATA_SEG_4, ...)로 분할된다.
그리고 메모리 컨트롤러(120)는 유저 데이터 세그먼트 및 맵 데이터 세그먼트를 메모리 장치(110)에 프로그램(저장)할 수 있다.
이와 같이 분할된 유저 데이터 세그먼트 및 맵 데이터 세그먼트를 메모리 장치(110)에 프로그램할 때, 메모리 컨트롤러(120)는 가상 다이 큐를 이용할 수 있다.
가상 다이 큐는 메모리 컨트롤러(120)가 유저 데이터 세그먼트 및 맵 데이터 세그먼트가 메모리 장치(110)에 저장되는 순서를 제어하기 위해 사용되는 큐이다. 기본적으로 가상 다이 큐는 FIFO(First-In-First-Out)가 적용되어 가상 다이 큐에 입력된 유저 데이터 세그먼트 및 맵 데이터 세그먼트는 가상 다이 큐에 입력된 순서에 따라 메모리 장치(110)에 저장되는 것을 원칙으로 하나, 특정한 조건에서는 메모리 장치(110)에 저장되는 순서가 변경될 수 있다.
구체적으로 살펴보면, 메모리 컨트롤러(120)는 N개(N은 자연수)의 가상 다이 큐(VIR_DIE_QUE_1, VIR_DIE_QUE_2, VIR_DIE_QUE_3, ... , VIR_DIE_QUE_N)에 유저 데이터 세그먼트 및 맵 데이터 세그먼트를 입력할 수 있다.
이때, 메모리 컨트롤러(120)는 유저 데이터 세그먼트 중 하나 이상의 제1 유저 데이터 세그먼트 및 맵 데이터 세그먼트 중 제1 유저 데이터 세그먼트에 대응하는 제1 맵 데이터 세그먼트를 N개의 가상 다이 큐(VIR_DIE_QUE_1, VIR_DIE_QUE_2, VIR_DIE_QUE_3, ... , VIR_DIE_QUE_N) 중 제1 가상 다이 큐에 입력할 수 있다. 즉, 메모리 컨트롤러(120)는 서로 대응 관계에 있는 유저 데이터 세그먼트와 맵 데이터 세그먼트를 동일한 가상 다이 큐에 입력할 수 있다.
도 5에서, 메모리 컨트롤러(120)는 가상 다이 큐(VIR_DIE_QUE_1)에 유저 데이터 세그먼트(USR_DATA_SEG_1, USR_DATA_SEG_2)와 맵 데이터 세그먼트(MAP_DATA_SEG_1)를 입력할 수 있다. 이때, 맵 데이터 세그먼트(MAP_DATA_SEG_1)는 유저 데이터 세그먼트(USR_DATA_SEG_1, USR_DATA_SEG_2)에 대한 매핑 정보를 포함한다.
그리고 메모리 컨트롤러(120)는 가상 다이 큐(VIR_DIE_QUE_2)에 유저 데이터 세그먼트(USR_DATA_SEG_3)와 맵 데이터 세그먼트(MAP_DATA_SEG_2)를 입력할 수 있다. 이때, 맵 데이터 세그먼트(MAP_DATA_SEG_2)는 유저 데이터 세그먼트(USR_DATA_SEG_3)에 대한 매핑 정보를 포함한다.
그리고 메모리 컨트롤러(120)는 가상 다이 큐(VIR_DIE_QUE_3)에 유저 데이터 세그먼트(USR_DATA_SEG_4, USR_DATA_SEG_5)와 맵 데이터 세그먼트(MAP_DATA_SEG_3)를 입력할 수 있다. 이때, 맵 데이터 세그먼트(MAP_DATA_SEG_3)는 유저 데이터 세그먼트(USR_DATA_SEG_4, USR_DATA_SEG_5)에 대한 매핑 정보를 포함한다.
이와 같이 N개의 가상 다이 큐에 유저 데이터 세그먼트 및 맵 데이터가 세그먼트가 입력되면, 메모리 컨트롤러(120)는 서로 다른 가상 다이 큐에 입력된 유저 데이터 세그먼트 및 맵 데이터 세그먼트를 병렬적으로 메모리 장치(110)에 프로그램할 수 있다.
단 메모리 컨트롤러(120)는 동일한 가상 다이 큐에 입력된 유저 데이터 세그먼트 및 맵 데이터 세그먼트 간에는 순차적으로 프로그램할 수 있다.
본 발명의 실시예들에서, 메모리 컨트롤러(120)가 N개의 가상 다이 큐에 유저 데이터 세그먼트 및 맵 데이터 세그먼트를 입력하는 방법의 일 예는 이하 도 6에서 설명한다.
그리고 하나의 가상 다이 큐에 저장된 유저 데이터 세그먼트 및 맵 데이터 세그먼트를 메모리 장치(110)에 프로그램하는 구체적인 동작의 예는 이하 도 13 내지 도 15에서 설명한다.
메모리 컨트롤러(120)는 N개의 가상 다이 큐 중 어느 하나에 입력된 유저 데이터 세그먼트 또는 맵 데이터 세그먼트를 메모리 장치(110)에 포함된 M개(M은 2 이상의 자연수)의 메모리 다이(DIE_1, DIE_2, DIE_3, ... , DIE_M) 중 어느 하나에 프로그램할 수 있다.
이때, 가상 다이 큐의 개수 N은 메모리 장치(110)에 포함된 메모리 다이의 개수 M과 반드시 동일한 것은 아니다. 또한, 하나의 가상 다이 큐에 입력된 유저 데이터 세그먼트 및 맵 데이터 세그먼트가 반드시 동일한 메모리 다이 상에 저장되는 것은 아니다.
M개의 메모리 다이(DIE_1, DIE_2, DIE_3, ... , DIE_M) 각각은 복수의 메모리 블록(BLK)을 포함할 수 있다.
한편, 유저 데이터 세그먼트 또는 맵 데이터 세그먼트가 프로그램되는 메모리 블록(BLK)은 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 메모리 장치(110)에 포함된 복수의 워드 라인 중 하나에 연결될 수 있다.
따라서, 메모리 컨트롤러(120)는 N개의 가상 다이 큐 중 어느 하나에 입력된 유저 데이터 세그먼트 또는 맵 데이터 세그먼트를 메모리 장치(110)에 포함된 워드 라인 중 제1 워드 라인에 연결될 메모리 셀들에 프로그램할 수 있다.
이때, 맵 데이터 세그먼트는 싱글-레벨 셀(SLC)에 프로그램된다. 맵 데이터 세그먼트의 사이즈는 작은 반면, 맵 데이터 세그먼트를 프로그램하는 동작에 페일이 발생하면 메모리 시스템(100)의 전체적인 성능에 큰 영향을 미칠 수 있기 때문이다.
반면, 유저 데이터 세그먼트는 싱글-레벨 셀(SLC) 뿐 아니라 멀티-레벨 셀(MLC), 트리플-레벨 셀(TLC), 쿼드-레벨 셀(QLC) 등에 프로그램될 수 있으며, 다양한 프로그램 방식으로 메모리 셀들에 프로그램될 수 있다.
일 예로, 본 발명의 실시예들에서, 메모리 컨트롤러(120)는 전술한 제1 유저 데이터 세그먼트 중 전체 또는 일부를 제1 워드 라인에 연결된 메모리 셀들에 서로 다른 2개의 프로그램 방식을 사용하여 프로그램할 수 있다.
즉, 메모리 컨트롤러(120)는 제1 유저 데이터 세그먼트 중 전체 또는 일부를 메모리 장치(110)에 포함된 워드 라인 중 제1 워드 라인에 연결된 메모리 셀들에 제1 프로그램 방식으로 프로그램한 이후에, 제1 프로그램 방식으로 프로램된 제1 유저 데이터 세그먼트의 전체 또는 일부를 제1 워드 라인에 연결된 메모리 셀들에 제2 프로그램 방식으로 다시 프로그램할 수 있다.
이하, 도 5에서 설명한 메모리 시스템(100)의 동작에 대한 실시예를 구체적으로 설명한다.
먼저, 메모리 시스템(100)의 메모리 컨트롤러(120)가 유저 데이터 세그먼트 및 맵 데이터 세그먼트를 메모리 장치(110)에 프로그램하기 위해, 유저 데이터 세그먼트 및 맵 데이터 세그먼트를 전술한 N개의 가상 다이 큐에 입력하는 방법에 대해 자세히 설명한다.
도 6은 본 발명의 실시예들에 따른 메모리 시스템(100)에서 유저 데이터 세그먼트 및 맵 데이터 세그먼트를 스트라이핑 방식으로 가상 다이 큐에 입력하는 동작을 나타낸 도면이다.
메모리 시스템(100)의 메모리 컨트롤러(120)는 유저 데이터 세그먼트 및 맵 데이터 세그먼트를 N개의 가상 다이 큐에 스트라이핑(striping) 방식으로 입력할 수 있다.
스트라이핑 방식이란 데이터를 복수의 세그먼트들로 분할하고, 분할된 세그먼트들을 각각 복수의 요소(e.g. 메모리 다이)에 순차적으로 분배하여 처리하는 방식을 의미한다.
이때, 메모리 컨트롤러(120)가 유저 데이터 세그먼트 및 맵 데이터 세그먼트가 N개의 가상 다이 큐에 분배되는 방법은 다양하게 결정될 수 있다. 일 예로 메모리 컨트롤러(120)는 유저 데이터 세그먼트 및 맵 데이터 세그먼트의 인덱스(idx)를 N으로 나눈 나머지 값에 따라 결정될 수 있다.
도 6에서, 유저 데이터(USR_DATA)는 유저 데이터 세그먼트(USR_DATA_SEG_1, USR_DATA_SEG_2, USR_DATA_SEG_3, USR_DATA_SEG_4, USR_DATA_SEG_5, USR_DATA_SEG_6)로 분할되고 유저 데이터 세그먼트(USR_DATA_SEG_1, USR_DATA_SEG_2, USR_DATA_SEG_3, USR_DATA_SEG_4, USR_DATA_SEG_5, USR_DATA_SEG_6)의 인덱스(idx)는 각각 1, 2, 3, 4, 5, 6이라고 가정한다.
그리고 유저 데이터(USR_DATA)에 대응하는 맵 데이터(MAP_DATA)는 맵 데이터 세그먼트(MAP_DATA_SEG_1, MAP_DATA_SEG_2, MAP_DATA_SEG_3, MAP_DATA_SEG_4)로 분할되고 맵 데이터 세그먼트(MAP_DATA_SEG_1, MAP_DATA_SEG_2, MAP_DATA_SEG_3, MAP_DATA_SEG_4)의 인덱스(idx)는 각각 1, 2, 3, 4라고 가정한다.
그리고 N=4개의 가상 다이 큐(VIR_DIE_QUE_1, VIR_DIE_QUE_2, VIR_DIE_QUE_3, VIR_DIE_QUE_4)가 존재한다고 가정한다.
이때, 메모리 컨트롤러(120)는 인덱스를 4로 나눈 나머지 값이 1인 유저 데이터 세그먼트(USR_DATA_SEG_1, USR_DATA_SEG_5) 및 맵 데이터 세그먼트(MAP_DATA_SEG_1)를 가상 다이 큐(VIR_DIE_QUE_1)에 입력한다.
그리고, 메모리 컨트롤러(120)는 인덱스를 4로 나눈 나머지 값이 2인 유저 데이터 세그먼트(USR_DATA_SEG_2, USR_DATA_SEG_6) 및 맵 데이터 세그먼트(MAP_DATA_SEG_2)를 가상 다이 큐(VIR_DIE_QUE_2)에 입력한다.
그리고, 메모리 컨트롤러(120)는 인덱스를 4로 나눈 나머지 값이 3인 유저 데이터 세그먼트(USR_DATA_SEG_3) 및 맵 데이터 세그먼트(MAP_DATA_SEG_3)를 가상 다이 큐(VIR_DIE_QUE_3)에 입력한다.
마지막으로, 메모리 컨트롤러(120)는 인덱스를 4로 나눈 나머지 값이 0인 유저 데이터 세그먼트(USR_DATA_SEG_4) 및 맵 데이터 세그먼트(MAP_DATA_SEG_4)를 가상 다이 큐(VIR_DIE_QUE_4)에 입력한다.
이러한 방식을 통해, 메모리 컨트롤러(120)는 유저 데이터 세그먼트 및 맵 데이터 세그먼트를 N개의 가상 다이 큐에 최대한 균일하게 분배할 수 있다. 이를 통해 특정한 가상 다이 큐에 유저 데이터 세그먼트 및 맵 데이터 세그먼트가 집중적으로 입력되어 메모리 시스템(100)의 전체 프로그램 성능이 저하되는 문제를 방지할 수 있다. 그리고 각 가상 다이 큐에 입력된 유저 데이터 세그먼트 및 맵 데이터 세그먼트는 병렬적으로 처리되어 메모리 장치(110)에 프로그램될 수 있으므로, 결과적으로 유저 데이터 및 맵 데이터가 메모리 장치(110)에 빠르게 프로그램될 수 있다.
이하, 도 7 내지 도 8에서는 메모리 컨트롤러(120)가 전술한 바와 같이 N개의 가상 다이 큐 중 어느 하나에 입력된제1 유저 데이터 세그먼트를 메모리 장치(110)에 프로그램하는 동작에 대해 구체적으로 설명한다.
도 7은 본 발명의 실시예들에 따른 메모리 시스템(100)에서 워드 라인(WL)에 연결된 메모리 셀들에 제1 유저 데이터 세그먼트를 프로그램하는 동작을 나타낸 도면이다.
먼저 메모리 시스템(100)의 메모리 컨트롤러(120)는 가상 다이 큐(VIR_DIE_QUE_1)에서 제1 유저 데이터 세그먼트(USR_DATA_SEG_1)를 추출한다.
메모리 컨트롤러(120)는 워드 라인(WL)에 연결된 메모리 셀들에 제1 유저 데이터 세그먼트(USR_DATA_SEG_1)를 제1 프로그램(1ST_PGM) 방식으로 프로그램한다.
이후, 메모리 컨트롤러(120)는 워드 라인(WL)에 연결된 메모리 셀들에 제1 유저 데이터 세그먼트(USR_DATA_SEG_1)를 제2 프로그램(2ND_PGM) 방식으로 다시 프로그램한다.
도 8은 본 발명의 실시예들에 따른 메모리 시스템(100)에서 제1 프로그램(1ST_PGM) 방식과 제2 프로그램(2ND_PGM) 방식의 차이를 나타낸 도면이다.
도 8은 쿼드-레벨 셀(QLC)인 메모리 셀들에 4비트 데이터가 프로그램되는 경우에 대해 설명한다.
도 8을 참조하면, 제1 프로그램(1ST_PGM) 방식으로 프로그램된 메모리 셀들의 문턱 전압(Vth) 분포는 제2 프로그램(2ND_PGM) 방식으로 프로그램된 메모리 셀들의 문턱 전압(Vth) 분포보다 넓다.
따라서, 제1 프로그램(1ST_PGM) 방식으로 프로그램된 메모리 셀들의 문턱 전압 분포는 서로 중첩될 가능성이 높으므로, 제1 프로그램(1ST_PGM) 방식으로 프로그램된 메모리 셀들에 저장된 데이터는 리드 페일이 발생할 가능성이 높다. 단, 이 경우 문턱 전압 분포가 중첩되지 않도록 제어하는 동작이 실행되지 않으므로, 제1 프로그램(1ST_PGM) 방식으로 데이터를 메모리 셀들에 프로그램할 때 소요되는 시간은 일반적인 프로그램 동작의 경우에 비해 단축된다.
반면, 제2 프로그램(2ND_PGM) 방식으로 프로그램된 메모리 셀들의 문턱 전압 분포는 서로 중첩될 가능성이 낮으므로, 제2 프로그램(2ND_PGM) 방식으로 프로그램된 메모리 셀들에 저장된 데이터는 리드 페일이 발생할 가능성이 낮다.
도 7 내지 도 8에서는 하나의 워드라인에 연결된 메모리 셀들에 데이터를 제1 프로그램(1ST_PGM) 방식으로 프로그램한 이후 제2 프로그램(2ND_PGM) 방식으로 프로그램하는 경우에 대해 설명하였다.
이와 같이 동일한 메모리 셀들에 두 가지 서로 다른 프로그램 방식을 사용하여 두 단계로 데이터를 프로그램하는 이유는, 메모리 셀들 각각이 저장할 수 있는 비트 수가 많은 경우(e.g. 트리플-레벨 셀(TLC), 쿼드-레벨 셀(QLC)), 프로그램 동작에 오랜 시간이 소요되기 때문이다. 하나의 워드 라인에 연결된 메모리 셀들에 오랜 시간 동안 프로그램 동작이 소요되면 다른 워드 라인에 연결된 메모리 셀들에 대한 프로그램 동작이 지연되는 문제가 발생한다.
따라서, 하나의 워드 라인에 연결된 메모리 셀들에 데이터를 프로그램하는 동작을 두 단계로 분리하면, 복수의 워드 라인에 연결된 메모리 셀들이 프로그램되는 시점을 최대한 균일하게 맞출 수 있다.
이하, 복수의 워드 라인이 존재하고, 복수의 워드 라인에 연결된 각각의 메모리 셀들에 데이터가 프로그램되는 경우의 실시예에 대해 설명한다.도 9 내지 10은 본 발명의 실시예들에 따른 메모리 시스템(100)에서 메모리 셀들에 데이터를 프로그램하는 동작의 일 예를 나타낸 도면이다.
복수의 워드 라인이 존재하고, 복수의 워드 라인에 연결된 각각의 메모리 셀들에 데이터가 프로그램될 때는 하나의 워드 라인에 연결된 메모리 셀들에 대한 제1 프로그램(1ST_PGM) 방식의 프로그램 동작과 제2 프로그램(2ND_PGM) 방식의 프로그램 동작이 반드시 연속해서 실행되지 않을 수 있다. 하나의 워드 라인에 연결된 메모리 셀들이 제1 프로그램(1ST_PGM) 방식으로 프로그램될 때, 인접한 워드 라인에 연결된 메모리 셀들의 문턱 전압 분포에 영향을 미칠 수 있기 때문이다.
예를 들어, 메모리 장치(110)에 포함된 워드 라인 중 제1 워드 라인에 연결된 메모리 셀에 제1 프로그램 방식의 프로그램 동작 및 제2 프로그램 방식의 프로그램 동작이 완료된 경우를 가정한다. 이 경우 제1 워드 라인에 인접한 다른 워드 라인에 연결된 메모리 셀에 제1 프로그램 방식의 프로그램 동작이 실행되면 이로 인해 제1 워드 라인에 연결된 메모리 셀들의 문턱 전압 분포가 영향을 받을 수 있다. 따라서 제1 워드 라인에 연결된 메모리 셀들에 프로그램된 데이터를 리드하는 과정에서 리드 페일이 발생할 가능성이 높아진다.
따라서, 메모리 컨트롤러(120)는 메모리 장치(110)에 포함된 워드 라인 중 제1 워드 라인에 연결된 메모리 셀들에 데이터(e.g. 유저 데이터 세그먼트의 전체 또는 일부)를 제1 프로그램 방식으로 프로그램하는 제1 시점과 전술한 제1 라인에 연결된 메모리 셀들에 해당 데이터를 제2 프로그램 방식으로 프로그램하는 제2 시점 사이에, 제1 워드 라인과 상이한 제2 워드 라인에 연결된 메모리 셀에 상이한 데이터를 제1 프로그램 방식으로 프로그램할 수 있다.
이와 같은 방법으로 메모리 컨트롤러(120)가 데이터를 프로그램하면, 비록 제1 워드 라인에 연결된 메모리 셀의 문턱 전압 분포가 제2 워드 라인에 연결된 메모리 셀에 대한 프로그램 동작에영향을 받더라도 이후 제1 워드 라인에 연결된 메모리 셀에 제2 프로그램 방식으로 데이터가 다시 프로그램되는 과정에서 이러한 영향을 제거할 수 있다.
구체적으로, 도 9에서, 메모리 컨트롤러(120)는 먼저 워드 라인(WL_0)에 연결된 메모리 셀들에 제1 프로그램 방식으로 데이터를 프로그램한다(1st phase).
이후, 메모리 컨트롤러(120)는 워드 라인(WL_0)에 연결된 메모리 셀들에 제2 프로그램 방식으로 데이터를 프로그램하는 대신에, 워드 라인(WL_1)에 연결된 메모리 셀들에 제1 프로그램 방식으로 데이터를 프로그램한다(2nd phase). 만약, 메모리 컨트롤러(120)가 복수의 워드 라인이 존재하고, 복수의 워드 라인에 연결된 각각의 메모리 셀들에 데이터를 먼저 프로그램하면, 이후 메모리 컨트롤러(120)가 인접한 워드 라인(WL_1)에 연결된 메모리 셀들에 제1 프로그램 방식으로 데이터를 프로그램하는 동작이 이미 프로그램이 완료된 워드 라인(WL_0)에 연결된 메모리 셀들의 문턱 전압 분포에 영향을 미칠 수 있기 때문이다.
이후, 메모리 컨트롤러(120)는 워드 라인(WL_0)에 연결된 메모리 셀들에 제2 프로그램 방식으로 데이터를 프로그램한다(3rd phase). 그리고 워드 라인(WL_0)에 연결된 메모리 셀들에 대한 프로그램 동작은 완료된다.
도 10에서, 메모리 컨트롤러(120)는 3rd phase 이후 워드 라인(WL_1)에 연결된 메모리 셀들에 제2 프로그램 방식으로 데이터를 프로그램하는 대신에, 워드 라인(WL_2)에 연결된 메모리 셀들에 제1 프로그램 방식으로 데이터를 프로그램한다(4th phase).
이후, 메모리 컨트롤러(120)는 워드 라인(WL_1)에 연결된 메모리 셀들에 제2 프로그램 방식으로 데이터를 프로그램한다(5th phase). 그리고 워드 라인(WL_1)에 연결된 메모리 셀들에 대한 프로그램 동작은 완료된다.
도 11은 도 9 내지 도 10에서 설명한 동작을 기초로 메모리 셀들에 데이터가 프로그램되는 순서의 일 예를 나타낸 표이다.
각 워드 라인(WL_0, WL_1, WL_2, WL_3, ...)에 4개의 메모리 셀들(cell_1, cell_2, cell_3, cell_4)이 연결되어 있고, 하나의 워드 라인에 연결된 4개의 메모리 셀에는 데이터가 cell_1 -> cell_2 -> cell_3 -> cell_4의 순서로 순차적으로 프로그램된다고 가정한다.
이때, 메모리 셀들에 데이터가 프로그램되는 순서는 다음과 같이 결정된다.
먼저 워드 라인(WL_0)에 연결된 메모리 셀들(cell_1, cell_2, cell_3, cell_4)에 제1 프로그램(1ST PGM) 방식으로 데이터가 프로그램된다.(Program Order 1, 2, 3, 4)
이후, 워드 라인(WL_1)에 연결된 메모리 셀들(cell_1, cell_2, cell_3, cell_4)에 제1 프로그램(1ST PGM) 방식으로 데이터가 프로그램된다. (Program Order 5, 6, 7, 8)
이후, 워드 라인(WL_0)에 연결된 메모리 셀들(cell_1, cell_2, cell_3, cell_4)에 제2 프로그램(2ND PGM) 방식으로 데이터가 프로그램된다. (Program Order 9, 10, 11, 12)
이후, 워드 라인(WL_2)에 연결된 메모리 셀들(cell_1, cell_2, cell_3, cell_4)에 제1 프로그램(1ST PGM) 방식으로 데이터가 프로그램된다. (Program Order 13, 14, 15, 16)
이후, 워드 라인(WL_1)에 연결된 메모리 셀들(cell_1, cell_2, cell_3, cell_4)에 제2 프로그램 방식(2ND PGM)으로 데이터가 프로그램된다. (Program Order 17, 18, 19, 20)
이후, 워드 라인(WL_3)에 연결된 메모리 셀들(cell_1, cell_2, cell_3, cell_4)에 제1 프로그램(1ST PGM) 방식으로 데이터가 프로그램된다. (Program Order 21, 22, 23, 24)
이후, 워드 라인(WL_2)에 연결된 메모리 셀들(cell_1, cell_2, cell_3, cell_4)에 제2 프로그램 방식(2ND PGM)으로 데이터가 프로그램된다. (Program Order 25, 26, 27, 28)
이상에서는, 메모리 장치(110)에 포함된 서로 다른 워드 라인에 연결된 메모리 셀들 간의 프로그램 순서에 대해 설명하였다.
이하 하나의 가상 다이 큐에 입력된 유저 데이터 세그먼트 및 맵 데이터 세그먼트 간의 프로그램 순서에 대해 설명한다.
도 12는 본 발명의 실시예들에 따른 메모리 시스템(100)에서 제1 가상 다이 큐에 입력된 유저 데이터 세그먼트와 맵 데이터 세그먼트의 프로그램 순서의 일 예를 설명한 도면이다.
도 12에서, 제1 가상 다이 큐(VIR_DIE_QUE_1)에는 유저 데이터 세그먼트(USR_DATA_SEG_1, USR_DATA_SEG_2) 및 유저 데이터 세그먼트(USR_DATA_SEG_1, USR_DATA_SEG_2)에 대한 매핑 정보를 포함하는 맵 데이터 세그먼트(MAP_DATA_SEG_1)가 입력되어 있다.
메모리 시스템(100)의 메모리 컨트롤러(120)는 제1 가상 다이 큐(VIR_DIE_QUE_1)에 입력된 유저 데이터 세그먼트(USR_DATA_SEG_1, USR_DATA_SEG_2) 및 맵 데이터 세그먼트(MAP_DATA_SEG_1)를 메모리 장치(110)에 프로그램한다.
이때, 메모리 컨트롤러(120)는 제1 가상 다이 큐(VIR_DIE_QUE_1)에 입력된 순서와 무관하게, 맵 데이터 세그먼트(MAP_DATA_SEG_1)를 유저 데이터 세그먼트(USR_DATA_SEG_1, USR_DATA_SEG_2)보다 먼저 메모리 장치(110)에 저장한다.
종래의 메모리 시스템에서는 맵 데이터가 프로그램된 후에 유저 데이터가 프로그램되기 전에 SPO(sudden power off)가 발생하는 경우를 대비하기 위해, 유저 데이터가 맵 데이터보다 먼저 프로그램되었다.
그러나 본 발명의 실시예들에서 유저 데이터는 전술한 바와 같이 제1 프로그램 방식으로 먼저 프로그램된 후 제2 프로그램 방식으로 다시 프로그램이 되어야 한다. 또한, 도 9 내지 도 11에서 전술한 바와 같이 제1 프로그램 방식의 프로그램 동작과 제2 프로그램 방식의 프로그램 동작 사이에 다른 프로그램 동작이 추가로 실행될 수 있다.
따라서, 맵 데이터가 유저 데이터가 프로그램이 완료된 후에 프로그램되면, 유저 데이터가 제2 프로그램 방식으로 프로그램이 완료되기까지의 시간 동안 맵 데이터에 대한 프로그램이 완료되지 않으므로 맵이 비지(busy) 상태가 되된다.
이 경우 메모리 컨트롤러(120)는 맵 캐시에 맵 데이터를 업데이트할 수 없어서, 맵 캐시에 맵 데이터를 업데이트해야 하는 동작(e.g. 트림(trim) 동작)들을 빠르게 처리하지 못하는 문제가 발생한다.
따라서, 본 발명의 실시예들에서 메모리 컨트롤러(120)는 전술한 문제를 방지하기 위해, 가상 다이 큐에 입력된 순서와 무관하게 맵 데이터 세그먼트를 해당 맵 데이터 세그먼트에 대응하는 유저 데이터 세그먼트보다 먼저 메모리 장치(110)에 프로그램할 수 있다. 이를 통해 메모리 컨트롤러(120)는 맵 캐시에 맵 데이터를 빠르게 업데이트하고, 맵 캐시에 맵 데이터를 업데이트해야 하는 동작들을 빠르게 처리할 수 있다.
단, 이와 같이 맵 데이터 세그먼트가 유저 데이터 세그먼트보다 먼저 메모리 장치(110)에 프로그램될 경우에는, 맵 데이터 세그먼트를 맵 캐시에 업데이트하는 시점은 대응하는 유저 데이터 세그먼트에 대한 프로그램 동작이 모두 완료된 이후여야 한다. 만약, 유저 데이터 세그먼트에 대한 프로그램 동작이 완료되기 전에 맵 데이터 세그먼트가 맵 캐시에 업데이트되면, 메모리 컨트롤러(120)가 맵 캐시에 업데이트된 맵 데이터 세그먼트에 포함된 매핑 정보를 기초로 메모리 장치(110)에서 유저 데이터를 리드할 때, 유저 데이터 세그먼트에 대한 프로그램 동작이 완료되지 않은 상태이므로 리드 페일이 발생할 수 있기 때문이다.
도 13은 본 발명의 실시예들에 따른 메모리 시스템(100)에서 메모리 장치(110)에 프로그램된 맵 데이터가 맵 캐시(MAP_CACHE)에 업데이트되는 시점을 설명한 도면이다.
도 13을 참조하면, 도 12에서 설명한 바와 같이, 우선 유저 데이터 세그먼트(USR_DATA_SEG_1, USR_DATA_SEG_2)에 대응하는 맵 데이터 세그먼트(MAP_DATA_SEG_1)가 메모리 장치(110)에 먼저 프로그램되었다고 가정한다.
이때, 메모리 시스템(100)의 메모리 컨트롤러(120)는 유저 데이터 세그먼트(USR_DATA_SEG_1)를 메모리 장치(110)에 제1 프로그램 방식으로 프로그램한다.
이후, 메모리 컨트롤러(120)는 유저 데이터 세그먼트(USR_DATA_SEG_2)를 메모리 장치(110)에 제1 프로그램 방식으로 프로그램한다.
이후, 메모리 컨트롤러(120)는 유저 데이터 세그먼트(USR_DATA_SEG_1)를 메모리 장치에 제2 프로그램 방식으로 프로그램하고, 유저 데이터 세그먼트(USR_DATA_SEG_1)에 대한 프로그램 동작을 완료한다.
이후, 메모리 컨트롤러(120)는 유저 데이터 세그먼트(USR_DATA_SEG_2)를 메모리 장치에 제2 프로그램 방식으로 프로그램하고, 유저 데이터 세그먼트(USR_DATA_SEG_2)에 대한 프로그램 동작을 완료한다.
이후, 메모리 컨트롤러(120)는 메모리 장치(110)에 프로그램된 맵 데이터 세그먼트(MAP_DATA_SEG_1)를 맵 캐시(MAP_CACHE)에 업데이트한다. 이 경우 메모리 컨트롤러(120)가 맵 캐시(MAP_CACHE)에 업데이트된 맵 데이터 세그먼트(MAP_DATA_SEG_1)에 포함된 매핑 정보를 기초로 하여 유저 데이터 세그먼트(USR_DATA_SEG_1) 또는 유저 데이터 세그먼트(USR_DATA_SEG_2)를 정상적으로 리드할 수 있다. 유저 데이터 세그먼트(USR_DATA_SEG_1, USR_DATA_SEG_2)에 대한 프로그램 동작이 이미 완료되었기 때문이다.
이상에서는 하나의 가상 다이 큐에 하나의 맵 데이터 세그먼트와 하나 이상의 유저 데이터 세그먼트가 입력된 경우의 프로그램 순서에 대해서 설명하였다.
이하, 하나의 가상 다이 큐에 복수의 맵 데이터 세그먼트가 입력되고, 입력된 복수의 맵 데이터 세그먼트 각각에 대응하는 복수의 유저 데이터 세그먼트가 입력된 경우의 프로그램 순서에 대해서 설명한다.
도 14는 본 발명의 실시예들에 따른 메모리 시스템(100)에서 제1 가상 다이 큐에 입력된 유저 데이터 세그먼트와 맵 데이터 세그먼트의 프로그램 순서의 다른 예를 설명한 도면이다.
도 14를 참조하면, 제1 가상 다이 큐(VIR_DIE_QUE_1)에 2개의 맵 데이터 세그먼트(MAP_DATA_SEG_1, MAP_DATA_SEG_2)가 입력되었다. 그리고 맵 데이터 세그먼트(MAP_DATA_SEG_1)에 대응하는 유저 데이터 세그먼트(USR_DATA_SEG_1, USR_DATA_SEG_2)가 입력되었고, 맵 데이터 세그먼트(MAP_DATA_SEG_2)에 대응하는 유저 데이터 세그먼트(USR_DATA_SEG_3, USR_DATA_SEG_4)가 입력되었다.
이 경우 도 13에서 설명한 바와 같이, 메모리 컨트롤러(120)는 맵 데이터 세그먼트(MAP_DATA_SEG_1)가 유저 데이터 세그먼트(USR_DATA_SEG_1, USR_DATA_SEG_2)보다 먼저 프로그램되도록 프로그램 순서를 변경할 수 있다. 그리고 메모리 컨트롤러(120)는 맵 데이터 세그먼트(MAP_DATA_SEG_2)가 유저 데이터 세그먼트(USR_DATA_SEG_3, USR_DATA_SEG_4)보다 먼저 프로그램되도록 프로그램 순서를 변경할 수 있다.
단, 전술한 바와 같이 프로그램 순서가 변경되더라도, 메모리 컨트롤러(120)는 맵 데이터 세그먼트 사이에는 제1 가상 다이 큐(VIR_DIE_QUE_1)에 입력된 순서대로 프로그램되도록 프로그램 순서를 결정한다. 즉, 메모리 컨트롤러(120)는 제1 가상 다이 큐(VIR_DIE_QUE_1)에 입력된 맵 데이터 세그먼트 중에서 먼저 입력된 맵 데이터 세그먼트(MAP_DATA_SEG_1)를 맵 데이터 세그먼트(MAP_DATA_SEG_2)보다 반드시 먼저 메모리 장치(110)에 프로그램한다.
도 15는 본 발명의 실시예들에 따른 메모리 시스템(100)에서 제1 가상 다이 큐에 입력된 유저 데이터 세그먼트와 맵 데이터 세그먼트의 프로그램 순서의 또 다른 예를 설명한 도면이다.
도 15를 참조하면, 맵 데이터 세그먼트(MAP_DATA_SEG_1)이 맵 데이터 세그먼트(MAP_DATA_SEG_2)보다 먼저 제1 가상 다이 큐(VIR_DIE_QUE_1)에 입력되었다. 한편 맵 데이터 세그먼트(MAP_DATA_SEG_1)에 대응하는 유저 데이터 세그먼트(USR_DATA_SEG_1, USR_DATA_SEG_2) 중에서 유저 데이터 세그먼트(USR_DATA_SEG_2)는 맵 데이터 세그먼트(MAP_DATA_SEG_2)보다 나중에 제1 가상 다이 큐(VIR_DIE_QUE_1)에 입력되었다.
이 경우, 메모리 컨트롤러(120)는 맵 데이터 세그먼트(MAP_DATA_SEG_2)를 맵 데이터 세그먼트(MAP_DATA_SEG_1) 뿐 아니라 맵 데이터 세그먼트(MAP_DATA_SEG_1)에 대응하는 유저 데이터 세그먼트(USR_DATA_SEG_1, USR_DATA_SEG_2)보다 이후에 메모리 장치(110)에 프로그램한다. 따라서, 유저 데이터 세그먼트(USR_DATA_SEG_2)와 맵 데이터 세그먼트(MAP_DATA_SEG_2) 간의 프로그램 순서는 변경된다.
도 16은 본 발명의 실시예들에 따른 메모리 컨트롤러(120)의 동작 방법을 나타낸 흐름도이다.
메모리 컨트롤러(120)의 동작 방법은, 호스트로부터 수신한 커맨드에 대응하는 유저 데이터를 하나 이상의 유저 데이터 세그먼트로 분할하는 단계를 포함할 수 있다(S1610).
그리고 메모리 컨트롤러(120)의 동작 방법은 유저 데이터에 대응하는 맵 데이터를 하나 이상의 맵 데이터 세그먼트로 분할하는 단계를 포함할 수 있다(S1620).
그리고 메모리 컨트롤러(120)의 동작 방법은 유저 데이터 세그먼트 중 제1 유저 데이터 세그먼트 및 맵 데이터 세그먼트 중 제1 유저 데이터 세그먼트에 대응하는 제1 맵 데이터 세그먼트를 N개(N은 2 이상의 자연수)의 가상 다이 큐 중 제1 가상 다이 큐에 입력하는 단계를 포함할 수 있다(S1630).
그리고 메모리 컨트롤러(120)는 제1 유저 데이터 세그먼트 및 제1 맵 데이터 세그먼트를 메모리 장치(110)에 포함된 복수의 메모리 다이들 중 하나에 포함된 메모리 블록에 프로그램하는 단계를 포함할 수 있다(S1640).
이때, 제1 유저 데이터 세그먼트 중 전체 또는 일부는, 메모리 장치(110)에 포함된 워드 라인 중 하나인 제1 워드 라인에 연결된 메모리 셀들에 제1 프로그램 방식으로 프로그램된 이후에, 제1 워드 라인에 연결된 메모리 셀들에 제2 프로그램 방식으로 다시 프로그램될 수 있다.
한편, 이상에서 설명한 메모리 컨트롤러(120)의 동작은 제어 회로(123)에 의해 제어될 수 있으며, 프로세서(124)가 메모리 컨트롤러(120)의 제반 동작이 프로그램된 펌웨어를 실행(구동)하는 방식으로 수행될 수 있다.
도 17은 본 발명의 실시예들에 따른 컴퓨팅 시스템(1700)을 개략적으로 나타낸 블록도이다.
도 17을 참조하면, 본 발명의 실시예들에 따른 컴퓨팅 시스템(1700)은 시스템 버스(1760)에 전기적으로 연결되는 메모리 시스템(100), 컴퓨팅 시스템(1700)의 전반적인 동작을 제어하는 중앙처리장치(CPU, 1710), 컴퓨팅 시스템(1700)의 동작과 관련한 데이터 및 정보를 저장하는 램(RAM, 1720), 사용자에게 사용 환경을 제공하기 위한 UI/UX (User Interface/User Experience) 모듈(1730), 외부 장치와 유선 및/또는 무선 방식으로 통신하기 위한 통신 모듈(1740), 컴퓨팅 시스템(1700)이 사용하는 파워를 관리하는 파워 관리 모듈(1750) 등을 포함할 수 있다.
컴퓨팅 시스템(1700)은 PC(Personal Computer)이거나, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기 등을 포함할 수 있다.
컴퓨팅 시스템(1700)은, 동작 전압을 공급하기 위한 배터리를 더 포함할 수 있으며, 응용 칩셋(Application Chipset), 그래픽 관련 모듈, 카메라 이미지 프로세서(Camera Image Processor: CIS), 디램 등을 더 포함할 수도 있다. 이외에도, 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
한편, 메모리 시스템(100)은, 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다. 비휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등을 포함할 수 있다. 이뿐만 아니라, 메모리 시스템(100)은 다양한 형태의 저장 장치로 구현되어, 다양한 전자 기기 내에 탑재될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 메모리 시스템 110: 메모리 장치
120: 메모리 컨트롤러 121: 호스트 인터페이스
122: 메모리 인터페이스 123: 제어 회로
124: 프로세서 125: 워킹 메모리
126: 에러 검출 및 정정 회로 210: 메모리 셀 어레이
220: 어드레스 디코더 230: 리드 앤 라이트 회로
240: 제어 로직 250: 전압 생성 회로

Claims (19)

  1. 복수의 메모리 블록들 및 상기 메모리 블록들을 포함하는 복수의 메모리 다이들을 포함하는 메모리 장치; 및
    상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는,
    호스트로부터 수신한 커맨드에 대응하는 유저 데이터를 하나 이상의 유저 데이터 세그먼트로 분할하고,
    상기 유저 데이터에 대응하는 맵 데이터를 하나 이상의 맵 데이터 세그먼트로 분할하고,
    상기 유저 데이터 세그먼트 중 제1 유저 데이터 세그먼트 및 상기 맵 데이터 세그먼트 중 상기 제1 유저 데이터 세그먼트에 대응하는 제1 맵 데이터 세그먼트를 N개(N은 자연수)의 가상 다이 큐 중 제1 가상 다이 큐에 입력하고,
    상기 제1 유저 데이터 세그먼트 및 상기 제1 맵 데이터 세그먼트를 상기 복수의 메모리 다이들 중 하나에 포함된 메모리 블록에 프로그램하되,
    상기 제1 유저 데이터 세그먼트 중 전체 또는 일부를 상기 메모리 장치에 포함된 복수의 워드 라인 중 제1 워드 라인에 연결된 메모리 셀들에 제1 프로그램 방식으로 프로그램한 이후에,
    상기 제1 프로그램 방식으로 프로그램된 상기 제1 유저 데이터 세그먼트의 전체 또는 일부를 상기 제1 워드 라인에 연결된 메모리 셀들에 제2 프로그램 방식으로 다시 프로그램하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 유저 데이터 세그먼트 및 상기 맵 데이터 세그먼트를 상기 N개의 가상 다이 큐에 스트라이핑(striping) 방식으로 입력하는 메모리 시스템.
  3. 제1항에 있어서,
    상기 제1 프로그램 방식으로 프로그램된 메모리 셀들의 문턱 전압 분포는 상기 제2 프로그램 방식으로 프로그램된 메모리 셀들의 문턱 전압 분포보다 넓은 메모리 시스템.
  4. 제3항에 있어서,
    상기 메모리 셀들은 쿼드-레벨 셀인 메모리 시스템.
  5. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 제1 유저 데이터 세그먼트의 전체 또는 일부를 상기 제1 워드 라인에 연결된 메모리 셀들에 제1 프로그램 방식으로 프로그램하는 제1 시점과
    상기 제1 유저 데이터 세그먼트의 전체 또는 일부를 상기 제1 워드 라인에 연결된 메모리 셀들에 제2 프로그램 방식으로 프로그램하는 제2 시점 사이에,
    상기 제1 유저 데이터 세그먼트의 전체 또는 일부와 상이한 데이터를, 상기 메모리 장치에 포함된 워드 라인 중 상기 제1 워드 라인과 상이한 제2 워드 라인에 연결된 메모리 셀들에 상기 제1 프로그램 방식으로 프로그램하는 메모리 시스템.
  6. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 제1 가상 다이 큐에 입력된 순서와 무관하게, 상기 제1 맵 데이터 세그먼트를 상기 제1 유저 데이터 세그먼트보다 상기 메모리 장치에 먼저 프로그램하는 메모리 시스템.
  7. 제6항에 있어서,
    상기 메모리 컨트롤러는,
    상기 제1 유저 데이터 세그먼트가 상기 메모리 장치에 제2 프로그램 방식으로 프로그램된 이후에, 상기 제1 맵 데이터 세그먼트를 맵 캐시에 업데이트하는 메모리 시스템.
  8. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 맵 데이터 세그먼트 중 상기 제1 맵 데이터 세그먼트보다 먼저 입력된 제2 맵 데이터 세그먼트가 상기 제1 가상 다이 큐에 존재하는 경우,
    상기 제1 맵 데이터 세그먼트를 상기 제2 맵 데이터 세그먼트보다 이후에 상기 메모리 장치에 프로그램하는 메모리 시스템.
  9. 제8항에 있어서,
    상기 메모리 컨트롤러는,
    상기 맵 데이터 세그먼트 중 상기 제1 맵 데이터 세그먼트보다 먼저 입력된 제2 맵 데이터 세그먼트가 상기 제1 가상 다이 큐에 존재하는 경우,
    상기 제1 맵 데이터 세그먼트를, 상기 유저 데이터 세그먼트 중 상기 제2 맵 데이터 세그먼트에 대응하는 유저 데이터 세그먼트인 제2 유저 데이터 세그먼트보다 이후에 상기 메모리 장치에 프로그램하는 메모리 시스템.
  10. 복수의 메모리 블록들 및 상기 메모리 블록들을 포함하는 복수의 메모리 다이들을 포함하는 메모리 장치와 통신하기 위한 메모리 인터페이스; 및
    상기 메모리 장치를 제어하기 위한 제어 회로를 포함하고,
    상기 제어 회로는,
    호스트로부터 수신한 커맨드에 대응하는 유저 데이터를 하나 이상의 유저 데이터 세그먼트로 분할하고,
    상기 유저 데이터에 대응하는 맵 데이터를 하나 이상의 맵 데이터 세그먼트로 분할하고,
    상기 유저 데이터 세그먼트 중 제1 유저 데이터 세그먼트 및 상기 맵 데이터 세그먼트 중 상기 제1 유저 데이터 세그먼트에 대응하는 제1 맵 데이터 세그먼트를 N개(N은 자연수)의 가상 다이 큐 중 제1 가상 다이 큐에 입력하고,
    상기 제1 유저 데이터 세그먼트 및 상기 제1 맵 데이터 세그먼트를 상기 복수의 메모리 다이들 중 하나에 포함된 메모리 블록에 프로그램하되,
    상기 제1 유저 데이터 세그먼트 중 전체 또는 일부를 상기 메모리 장치에 포함된 복수의 워드 라인 중 제1 워드 라인에 연결된 메모리 셀들에 제1 프로그램 방식으로 프로그램한 이후에,
    상기 제1 프로그램 방식으로 프로그램된 상기 제1 유저 데이터 세그먼트의 전체 또는 일부를 상기 제1 워드 라인에 연결된 메모리 셀들에 제2 프로그램 방식으로 다시 프로그램하는 메모리 컨트롤러.
  11. 제10항에 있어서,
    상기 제어 회로는,
    상기 유저 데이터 세그먼트 및 상기 맵 데이터 세그먼트를 상기 N개의 가상 다이 큐에 스트라이핑(striping) 방식으로 입력하는 메모리 컨트롤러.
  12. 제10항에 있어서,
    상기 제1 프로그램 방식으로 프로그램된 메모리 셀들의 문턱 전압 분포는 상기 제2 프로그램 방식으로 프로그램된 메모리 셀들의 문턱 전압 분포보다 넓은 메모리 컨트롤러.
  13. 제12항에 있어서,
    상기 메모리 셀들은 쿼드-레벨 셀인 메모리 컨트롤러.
  14. 제10항에 있어서,
    상기 제어 회로는,
    상기 제1 유저 데이터 세그먼트의 전체 또는 일부를 상기 제1 워드 라인에 연결된 메모리 셀들에 제1 프로그램 방식으로 프로그램하는 제1 시점과
    상기 제1 유저 데이터 세그먼트의 전체 또는 일부를 상기 제1 워드 라인에 연결된 메모리 셀들에 제2 프로그램 방식으로 프로그램하는 제2 시점 사이에,
    상기 제1 유저 데이터 세그먼트의 전체 또는 일부와 상이한 데이터를, 상기 메모리 장치에 포함된 워드 라인 중 상기 제1 워드 라인과 상이한 제2 워드 라인에 연결될 메모리 셀들에 상기 제1 프로그램 방식으로 프로그램하는 메모리 컨트롤러.
  15. 제10항에 있어서,
    상기 제어 회로는,
    상기 제1 가상 다이 큐에 입력된 순서와 무관하게, 상기 제1 맵 데이터 세그먼트를 상기 제1 유저 데이터 세그먼트보다 상기 메모리 장치에 먼저 프로그램하는 메모리 컨트롤러.
  16. 제15항에 있어서,
    상기 제어 회로는,
    상기 제1 유저 데이터 세그먼트가 상기 메모리 장치에 제2 프로그램 방식으로 프로그램된 이후에, 상기 제1 맵 데이터 세그먼트를 맵 캐시에 업데이트하는 메모리 컨트롤러.
  17. 제10항에 있어서,
    상기 제어 회로는,
    상기 맵 데이터 세그먼트 중 상기 제1 맵 데이터 세그먼트보다 먼저 입력된 제2 맵 데이터 세그먼트가 상기 제1 가상 다이 큐에 존재하는 경우,
    상기 제1 맵 데이터 세그먼트를 상기 제2 맵 데이터 세그먼트보다 이후에 상기 메모리 장치에 프로그램하는 메모리 컨트롤러.
  18. 제17항에 있어서,
    상기 제어 회로는,
    상기 맵 데이터 세그먼트 중 상기 제1 맵 데이터 세그먼트보다 먼저 입력된 제2 맵 데이터 세그먼트가 상기 제1 가상 다이 큐에 존재하는 경우,
    상기 제1 맵 데이터 세그먼트를, 상기 유저 데이터 세그먼트 중 상기 제2 맵 데이터 세그먼트에 대응하는 유저 데이터 세그먼트인 제2 유저 데이터 세그먼트보다 이후에 상기 메모리 장치에 프로그램하는 메모리 컨트롤러.
  19. 복수의 메모리 블록들 및 상기 메모리 블록들을 포함하는 복수의 메모리 다이들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법에 있어서,
    호스트로부터 수신한 커맨드에 대응하는 유저 데이터를 하나 이상의 유저 데이터 세그먼트로 분할하는 단계;
    상기 유저 데이터에 대응하는 맵 데이터를 하나 이상의 맵 데이터 세그먼트로 분할하는 단계;
    상기 유저 데이터 세그먼트 중 제1 유저 데이터 세그먼트 및 상기 맵 데이터 세그먼트 중 상기 제1 유저 데이터 세그먼트에 대응하는 제1 맵 데이터 세그먼트를 N개(N은 자연수)의 가상 다이 큐 중 제1 가상 다이 큐에 입력하는 단계; 및
    상기 제1 유저 데이터 세그먼트 및 상기 제1 맵 데이터 세그먼트를 상기 복수의 메모리 다이들 중 하나에 포함된 메모리 블록에 프로그램하는 단계를 포함하되,
    상기 제1 유저 데이터 세그먼트 중 전체 또는 일부는 상기 메모리 장치에 포함된 워드 라인 중 제1 워드 라인에 연결된 메모리 셀들에 제1 프로그램 방식으로 프로그램된 이후에,
    상기 제1 워드 라인에 연결된 메모리 셀들에 제2 프로그램 방식으로 다시 프로그램되는 메모리 컨트롤러의 동작 방법.
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US11893243B2 (en) * 2021-10-06 2024-02-06 Western Digital Technologies, Inc. Storage system and method for program reordering to mitigate program disturbs

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101654774B1 (ko) 2010-02-08 2016-09-06 시게이트 테크놀로지 엘엘씨 데이터 저장 장치와 저장 매체 액세스 방법 및 그에 대한 저장 매체
US9424930B2 (en) * 2010-09-15 2016-08-23 Sandisk Technologies Llc Apparatus, system, and method for non-volatile storage element programming
US9251086B2 (en) * 2012-01-24 2016-02-02 SanDisk Technologies, Inc. Apparatus, system, and method for managing a cache
US9058208B2 (en) * 2012-11-12 2015-06-16 Skymedi Corporation Method of scheduling tasks for memories and memory system thereof
KR102615593B1 (ko) * 2016-05-04 2023-12-21 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
KR102529696B1 (ko) * 2016-07-14 2023-05-10 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US9977627B1 (en) * 2016-11-09 2018-05-22 Macronix International Co., Ltd. Memory device and memory controlling method
US10068656B2 (en) * 2016-12-27 2018-09-04 Sandisk Technologies Llc Non-volatile memory with multi-pass programming
US10387243B2 (en) * 2017-12-08 2019-08-20 Macronix International Co., Ltd. Managing data arrangement in a super block

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