KR20210012123A - 메모리 시스템, 메모리 컨트롤러 및 동작 방법 - Google Patents

메모리 시스템, 메모리 컨트롤러 및 동작 방법 Download PDF

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Abstract

본 발명의 실시예들은 메모리 시스템, 메모리 컨트롤러 및 동작 방법에 관한 것으로서, 메모리 장치에 저장된 다수의 바이너리 중 어느 하나에 포함된 함수들의 전체 또는 일부를 포함하는 함수 그룹에 대하여, 함수 그룹에 포함된 함수 중 제1 시점에 실행되는 제1 함수를 포함하는 바이너리를 제1 시점보다 이전인 제2 시점에 제1 메모리 영역에 로드함으로써, 메모리 시스템의 동작 지연 시간을 최소화하고, 특정 함수를 호출하는 과정에서 발생하는 오버헤드를 최소화할 수 있다.

Description

메모리 시스템, 메모리 컨트롤러 및 동작 방법{MEMORY SYSTEM, MEMORY CONTROLLER, AND OPERATING METHOD}
본 발명의 실시예들은 메모리 시스템, 메모리 컨트롤러 및 동작 방법에 관한 것이다.
저장 장치에 해당하는 메모리 시스템은 컴퓨터와, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기와 같은 호스트(host)의 요청을 기초로 데이터를 저장하는 장치이다. 메모리 시스템은 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다.
메모리 시스템은 메모리 장치를 제어하기 위한 메모리 컨트롤러를 더 포함할 수 있으며, 이러한 메모리 컨트롤러는 호스트로부터 커맨드(Command)를 입력 받아, 입력 받은 커맨드에 기초하여 메모리 시스템에 포함된 휘발성 메모리 또는 비휘발성 메모리에 데이터를 리드(Read), 라이트(Write), 또는 소거(Erase) 하기 위한 동작들을 실행하거나 제어할 수 있다. 그리고 메모리 컨트롤러는 이러한 동작들을 실행하거나 제어하기 위한 논리 연산을 수행하기 위한 펌웨어를 구동할 수 있다.
한편, 메모리 컨트롤러의 기능이 점점 다양하고 복잡해지면서, 펌웨어의 사이즈 역시 증가하고 있다. 따라서, 제한된 저장 용량의 메모리에서 펌웨어를 구동하는 다양한 방법이 개발되고 있는데, 이러한 방법이 실행될 때 발생하는 오버헤드로 인해 펌웨어의 동작 지연 시간이 증가하는 문제가 발생할 수 있다.
본 발명의 실시예들은, 메모리 시스템의 동작 지연 시간을 최소화할 수 있는 메모리 시스템, 메모리 컨트롤러 및 동작 방법을 제공할 수 있다.
또한, 본 발명의 실시예들은, 특정 함수를 호출하는 과정에서 발생하는 오버헤드를 최소화할 수 있는 메모리 시스템, 메모리 컨트롤러 및 동작 방법을 제공할 수 있다.
일 측면에서, 본 발명의 실시예들은, 메모리 장치 및 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템을 제공할 수 있다.
메모리 장치는 다수의 바이너리를 포함하는 펌웨어를 저장할 수 있다.
메모리 컨트롤러는 다수의 바이너리 중 어느 하나에 포함된 함수들의 전체 또는 일부를 포함하는 함수 그룹에 대하여, i) 함수 그룹에 포함된 함수 간의 호출 경로 정보 및 ii) 함수 그룹에 포함된 함수 각각에 대한 호출 확률 정보를 기초로, 함수 그룹에 포함된 함수 중 제1 시점에 호출되는 제1 함수를 포함하는 바이너리를 제1 시점보다 이전인 제2 시점에 제1 메모리 영역에 로드할 수 있다.
메모리 컨트롤러는 함수 그룹에 대한 정적 분석 결과를 기초로 함수 그룹에 포함된 함수 간의 호출 경로 정보를 생성할 수 있다.
메모리 컨트롤러는 런타임 시 함수 그룹에 포함된 함수 각각의 호출 빈도를 측정하여 함수 그룹에 포함된 함수 각각에 대한 호출 확률 정보를 업데이트할 수 있다.
메모리 컨트롤러는 제1 함수가 호출될 확률이 임계 확률 이상이면 제1 함수를 포함하는 바이너리를 제1 시점에 제1 메모리 영역에 로드할 수 있다.
메모리 컨트롤러는 제2 시점에서 제1 메모리 영역의 여유 공간의 크기가 제1 함수를 포함하는 바이너리의 크기보다 작으면, 제2 시점에 제1 메모리 영역에 이미 로드된 바이너리인 축출 후보 바이너리 중 하나 또는 둘 이상을 제1 메모리 영역에서 축출할 수 있다.
메모리 컨트롤러는 제1 함수를 호출하기 위해, 제1 함수를 포함하는 바이너리를 제1 메모리 영역과 다른 제2 메모리 영역으로 카피할 수 있다.
다른 측면에서, 본 발명의 실시예들은, 메모리 장치와 통신하기 위한 메모리 인터페이스 및 메모리 장치를 제어하기 위한 제어 회로를 포함하는 메모리 컨트롤러를 제공할 수 있다.
메모리 장치는 다수의 바이너리를 포함하는 펌웨어를 저장할 수 있다.
제어 회로는 다수의 바이너리 중 어느 하나에 포함된 함수들의 전체 또는 일부를 포함하는 함수 그룹에 대하여, i) 함수 그룹에 포함된 함수 간의 호출 경로 정보 및 ii) 함수 그룹에 포함된 함수 각각에 대한 호출 확률 정보를 기초로, 함수 그룹에 포함된 함수 중 제1 시점에 호출되는 제1 함수를 포함하는 바이너리를 제1 시점보다 이전인 제2 시점에 제1 메모리 영역에 로드할 수 있다.
제어 회로는 함수 그룹에 대한 정적 분석 결과를 기초로 함수 그룹에 포함된 함수 간의 호출 경로 정보를 생성할 수 있다.
제어 회로는 런타임 시 함수 그룹에 포함된 함수 각각의 호출 빈도에 따라, 함수 그룹에 포함된 함수 각각에 대한 호출 확률 정보를 업데이트할 수 있다.
제어 회로는 제1 함수가 호출될 확률이 임계 확률 이상이면 제1 함수를 포함하는 바이너리를 제1 시점에 제1 메모리 영역에 로드할 수 있다.
제어 회로는 제2 시점에서 제1 메모리 영역의 여유 공간의 크기가 제1 함수를 포함하는 바이너리의 크기보다 작으면, 제2 시점에 제1 메모리 영역에 이미 로드된 바이너리인 축출 후보 바이너리 중 하나 또는 둘 이상을 제1 메모리 영역에서 축출할 수 있다.
제어 회로는 제1 함수를 호출하기 위해, 제1 함수를 포함하는 바이너리를 제1 메모리 영역과 다른 제2 메모리 영역으로 카피할 수 있다.
또 다른 측면에서, 본 발명의 실시예들은, 메모리 장치를 제어하는 메모리 시스템의 동작 방법을 제공할 수 있다.
메모리 장치는 다수의 바이너리를 포함하는 펌웨어를 저장할 수 있다.
메모리 시스템의 동작 방법은 메모리 장치에 저장된 다수의 바이너리 중 어느 하나에 포함된 함수들의 전체 또는 일부를 포함하는 함수 그룹을 결정하는 단계를 포함할 수 있다.
메모리 시스템의 동작 방법은 i) 함수 그룹에 포함된 함수 간의 호출 경로 정보 및 ii) 함수 그룹에 포함된 함수 각각에 대한 호출 확률 정보를 기초로, 함수 그룹에 포함된 함수 중 제1 시점에 실행되는 제1 함수를 포함하는 바이너리를 제1 시점보다 이전인 제2 시점에 제1 메모리 영역에 로드하는 단계를 포함할 수 있다.
함수 그룹에 포함된 함수 간의 호출 경로 정보는 함수 그룹에 대한 정적 분석 결과를 기초로 생성될 수 있다.
제1 함수를 포함하는 바이너리는 제1 함수가 호출될 확률이 임계 확률 이상이면 제2 시점에 제1 메모리 영역에 로드될 수 있다.
제2 시점에서 제1 메모리 영역의 여유 공간의 크기가 제1 함수를 포함하는 바이너리의 크기보다 작으면, 제2 시점에 제1 메모리 영역에 이미 로드된 바이너리인 축출 후보 바이너리 중 하나 또는 둘 이상은 제1 메모리 영역에서 축출될 수 있다.
제1 함수가 호출될 때, 제1 함수를 포함하는 바이너리는 제1 메모리 영역과 다른 제2 메모리 영역으로 카피될 수 있다.
본 발명의 실시예들에 의하면, 메모리 시스템의 동작 지연 시간을 최소화할 수 있다.
또한, 본 발명의 실시예들에 의하면, 특정 함수를 호출하는 과정에서 발생하는 오버헤드를 최소화할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템의 개략적인 구성도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 개략적으로 나타낸 블록도다.
도 3은 본 발명의 실시예들에 따른 메모리 장치의 각 메모리 블록을 개략적으로 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 메모리 장치의 워드 라인 및 비트 라인의 구조를 나타낸 도면이다.
도 5 내지 도 6은 본 발명의 실시예들에 따른 메모리 시스템의 동작을 개략적으로 나타낸 도면이다.
도 7은 본 발명의 실시예들에 따른 메모리 시스템에서 함수 간 호출 경로 정보를 생성하는 일 예를 나타낸 도면이다.
도 8 내지 도 9는 본 발명의 실시예들에 따른 메모리 시스템에서 함수의 호출 확률 정보를 생성하는 일 예를 나타낸 도면이다.
도 10은 본 발명의 실시예들에 따른 메모리 시스템에서 제1 함수의 호출 확률에 따른 동작 방법을 설명하기 위한 흐름도이다.
도 11은 본 발명의 실시예들에 따른 메모리 시스템에서 제1 메모리 영역에 로드된 바이너리를 축출하는 일 예를 나타낸 도면이다.
도 12 내지 도 13은 본 발명의 실시예들에 따른 메모리 시스템에서 축출 정책에 따라 제1 메모리 영역에 로드된 바이너리가 축출되는 동작을 나타낸 도면이다.
도 14 내지 도 16은 본 발명의 실시예들에 따른 메모리 시스템에서 제1 메모리 영역에 로드된 바이너리가 제2 메모리 영역으로 카피되는 동작을 나타낸 도면이다.
도 17은 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타낸 흐름도이다.
도 18은 본 발명의 실시예들에 따른 컴퓨팅 시스템의 구성도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템(100)의 개략적인 구성도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 메모리 시스템(100)은 데이터를 저장하는 메모리 장치(110)와, 메모리 장치(110)를 제어하는 메모리 컨트롤러(120) 등을 포함할 수 있다.
메모리 장치(110)는 다수의 메모리 블록(Memory Block)을 포함하며, 메모리 컨트롤러(120)의 제어에 응답하여 동작한다. 여기서, 메모리 장치(110)의 동작은 일 예로, 읽기 동작(Read Operation), 프로그램 동작(Program Operation; "Write Operation" 이라고도 함) 및 소거 동작(Erasure Operation) 등을 포함할 수 있다.
메모리 장치(110)는 데이터를 저장하는 복수의 메모리 셀(Memory Cell; 간단히 줄여서 "셀" 이라고도 함)을 포함하는 메모리 셀 어레이(Memory Cell Array)를 포함할 수 있다. 이러한 메모리 셀 어레이는 메모리 블록 내에 존재할 수 있다.
예를 들어, 메모리 장치(110)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR Flash memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 또는 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등으로 다양한 타입으로 구현될 수 있다.
한편, 메모리 장치(110)는 3차원 어레이 구조(three-Dimensional Array structure)로 구현될 수 있다. 본 발명의 실시예들은 전하 저장층이 전도성 부유 게이트(Floating Gate)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
메모리 장치(110)는 메모리 컨트롤러(120)로부터 커맨드 및 어드레스 등을 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다.
예를 들면, 메모리 장치(110)는 프로그램 동작, 읽기 동작 및 소거 동작 등을 수행할 수 있다. 이와 관련하여, 프로그램 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 읽기 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(120)는 메모리 장치(110)에 대한 쓰기(프로그램), 읽기, 소거 및 백그라운드(background) 동작을 제어할 수 있다. 여기서, 백그라운드 동작은 일 예로 가비지 컬렉션(GC, Garbage Collection), 웨어 레벨링(WL, Wear Leveling), 또는 배드 블록 관리(BBM, Bad Block Management) 동작 등 중 하나 이상을 포함할 수 있다.
메모리 컨트롤러(120)는 호스트(HOST)의 요청에 따라 메모리 장치(110)의 동작을 제어할 수 있다. 이와 다르게, 메모리 컨트롤러(120)는 호스트(HOST)의 요청과 무관하게 메모리 장치(110)의 동작을 제어할 수도 있다.
한편, 메모리 컨트롤러(120)와 호스트(HOST)는 서로 분리된 장치일 수도 있다. 경우에 따라서, 메모리 컨트롤러(120)와 호스트(HOST)는 하나의 장치로 통합되어 구현될 수도 있다. 아래에서는, 설명의 편의를 위하여, 메모리 컨트롤러(120)와 호스트(HOST)가 서로 분리된 장치인 것을 예로 들어 설명한다.
도 1을 참조하면, 메모리 컨트롤러(120)는 메모리 인터페이스(122) 및 제어 회로(123) 등을 포함할 수 있으며, 호스트 인터페이스(121) 등을 더 포함할 수 있다.
호스트 인터페이스(121)는 호스트(HOST)와의 통신을 위한 인터페이스를 제공한다.
제어 회로(123)는 호스트(HOST)로부터 커맨드를 수신할 때, 호스트 인터페이스(121)를 통해서 커맨드를 수신하여, 수신된 커맨드를 처리하는 동작을 수행할 수 있다.
메모리 인터페이스(122)는, 메모리 장치(110)와 연결되어 메모리 장치(110)와의 통신을 위한 인터페이스를 제공한다. 즉, 메모리 인터페이스(122)는 제어 회로(123)의 제어에 응답하여 메모리 장치(110)와 메모리 컨트롤러(120)를 인터페이스를 제공하도록 구성될 수 있다.
제어 회로(123)는 메모리 컨트롤러(120)의 전반적인 제어 동작을 수행하여 메모리 장치(110)의 동작을 제어한다. 이를 위해, 일 예로, 제어 회로(123)는 프로세서(124), 워킹 메모리(125) 등 중 하나 이상을 포함할 수 있으며, 경우에 따라서, 에러 검출 및 정정 회로(ECC Circuit, 126) 등을 더 포함할 수 있다.
프로세서(124)는 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(124)는 호스트 인터페이스(121)를 통해 호스트(HOST)와 통신하고, 메모리 인터페이스(122)를 통해 메모리 장치(110)와 통신할 수 있다.
프로세서(124)는 플래시 변환 레이어(FTL: Flash Translation Layer)의 기능을 수행할 수 있다. 프로세서(124)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(LBA, logical block address)를 물리 블록 어드레스(PBA, physical block address)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다.
플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(124)는 호스트(HOST)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 랜더마이징 시드(seed)를 이용하여 호스트(HOST)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치(110)에 제공되어 메모리 셀 어레이에 프로그램 된다.
프로세서(124)는 읽기 동작 시 메모리 장치(110)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 디랜더마이징 시드를 이용하여 메모리 장치(110)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(HOST)로 출력될 것이다.
프로세서(124)는 펌웨어(FW, FirmWare)를 실행하여 메모리 컨트롤러(120)의 동작을 제어할 수 있다. 다시 말해, 프로세서(124)는, 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행하기 위하여, 부팅 시 워킹 메모리(125)에 로딩 된 펌웨어를 실행(구동)할 수 있다.
펌웨어(FirmWare)는 메모리 시스템(100) 내에서 실행되는 프로그램으로서, 다양한 기능적 레이어들을 포함할 수 있다.
예를 들어, 펌웨어는, 호스트(HOST)에서 메모리 시스템(100)에 요구하는 논리 주소(Logical Address)와 메모리 장치(110)의 물리주소(Physical Address) 간의 변환 기능을 하는 플래시 변환 레이어(FTL: Flash Translation Layer)와, 호스트(HOST)에서 저장 장치인 메모리 시스템(100)에 요구하는 커맨드를 해석하여 플래시 변환 레이어(FTL)에 전달하는 역할을 하는 호스트 인터페이스 레이어(HIL: Host Interface Layer)와, 플래시 변환 레이어(FTL)에서 지시하는 커맨드를 메모리 장치(110)로 전달하는 플래시 인터페이스 레이어(FIL: Flash Interface Layer) 등 중 하나 이상을 포함할 수 있다.
이러한 펌웨어는, 일 예로, 메모리 장치(110)에 저장되어 있다가 워킹 메모리(125)에 로딩 될 수 있다.
워킹 메모리(125)는 메모리 컨트롤러(120)를 구동하기 위해 필요한 펌웨어, 프로그램 코드, 커맨드 또는 데이터들을 저장할 수 있다. 이러한 워킹 메모리(125)는, 일 예로, 휘발성 메모리로서, SRAM (Static RAM), DRAM (Dynamic RAM) 및 SDRAM(Synchronous DRAM) 등 중 하나 이상을 포함할 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드(Error Correction Code)를 이용하여 확인 대상 데이터의 에러 비트를 검출하고, 검출된 에러 비트를 정정하도록 구성될 수 있다. 여기서, 확인 대상 데이터는, 일 예로, 워킹 메모리(125)에 저장된 데이터이거나, 메모리 장치(110)로부터 읽어온 데이터 등일 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드로 데이터를 디코딩하도록 구현될 수 있다. 에러 검출 및 정정 회로(126)는 다양한 코드 디코더로 구현될 수 있다. 예를 들어, 비체계적 코드 디코딩을 수행하는 디코더 또는 체계적 코드 디코딩을 수행하는 디코더가 이용될 수 있다.
예를 들면, 에러 검출 및 정정 회로(126)는 읽기 데이터들 각각에 대해 섹터(Sector) 단위로 에러 비트를 검출할 수 있다. 즉, 각각의 읽기 데이터는 복수의 섹터(Sector)로 구성될 수 있다. 섹터(Sector)는 플래시 메모리의 읽기 단위인 페이지(Page)보다 더 작은 데이터 단위를 의미할 수 있다. 각각의 읽기 데이터를 구성하는 섹터들은 어드레스를 매개로 서로 대응될 수 있다.
에러 검출 및 정정 회로(126)는 비트 에러율(Bit Error Rate, BER)을 산출하고, 섹터 단위로 정정 가능 여부를 판단할 수 있다. 에러 검출 및 정정 회로(126)는 예를 들어, 비트 에러율(BER)이 기준값(reference value)보다 높은 경우 해당 섹터를 정정 불가능(Uncorrectable or Fail)으로 판단할 것이다. 반면에, 비트 에러율(BER)이 기준값보다 낮은 경우 해당 섹터를 정정 가능(Correctable or Pass)으로 판단할 것이다.
에러 검출 및 정정 회로(126)는 모든 읽기 데이터들에 대해 순차적으로 에러 검출 및 정정 동작을 수행할 수 있다. 에러 검출 및 정정 회로(126)는 읽기 데이터에 포함된 섹터가 정정 가능한 경우 다음 읽기 데이터에 대해서는 해당 섹터에 대한 에러 검출 및 정정 동작을 생략할 수 있다. 이렇게 모든 읽기 데이터들에 대한 에러 검출 및 정정 동작이 종료되면, 에러 검출 및 정정 회로(126)는 마지막까지 정정 불가능으로 판단된 섹터를 검출할 수 있다. 정정 불가능한 것으로 판단된 섹터는 하나 또는 그 이상일 수 있다. 에러 검출 및 정정 회로(126)는 정정 불가능으로 판단된 섹터에 대한 정보(ex. 어드레스 정보)를 프로세서(124)로 전달할 수 있다.
버스(127)는 메모리 컨트롤러(120)의 구성 요소들(121, 122, 124, 125, 126) 사이의 채널(Channel)을 제공하도록 구성될 수 있다. 이러한 버스(127)는, 일 예로, 각종 제어 신호, 커맨드 등을 전달하기 위한 제어 버스와, 각종 데이터를 전달하기 위한 데이터 버스 등을 포함할 수 있다.
메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126)은 예시일 뿐이다. 메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126) 중 일부의 구성 요소는 삭제되거나, 메모리 컨트롤러(120)의 전술한 구성 요소들 (121, 122, 124, 125, 126) 중 몇몇 구성 요소들이 하나로 통합될 수 있다. 경우에 따라, 메모리 컨트롤러(120)의 전술한 구성 요소들 이외에 하나 이상의 다른 구성 요소가 추가될 수도 있다.
아래에서는, 도 2를 참조하여 메모리 장치(110)에 대하여 더욱 상세하게 설명한다.
도 2는 본 발명의 실시예들에 따른 메모리 장치(110)를 개략적으로 나타낸 블록도다.
도 2를 참조하면, 본 발명의 실시예들에 따른 메모리 장치(110)는, 메모리 셀 어레이(Memory Cell Array, 210), 어드레스 디코더(Address Decoder, 220), 읽기 및 쓰기 회로(Read and Write Circuit, 230), 제어 로직(Control Logic, 240) 및 전압 생성 회로(Voltage Generation Circuit, 250) 등을 포함할 수 있다.
메모리 셀 어레이(210)는 다수의 메모리 블록(BLK1~BLKz, z는 2 이상의 자연수)을 포함할 수 있다.
다수의 메모리 블록(BLK1~BLKz)에는, 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 배치되며, 다수의 메모리 셀(MC)이 배열될 수 있다.
다수의 메모리 블록(BLK1~BLKz)은 다수의 워드 라인(WL)을 통해 어드레스 디코더(220)와 연결될 수 있다. 다수의 메모리 블록(BLK1~BLKz)은 다수의 비트 라인(BL)을 통해 읽기 및 쓰기 회로(230)와 연결될 수 있다.
다수의 메모리 블록(BLK1~BLKz) 각각은 다수의 메모리 셀을 포함할 수 있다. 예를 들어, 다수의 메모리 셀은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다.
메모리 셀 어레이(210)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있으며, 경우에 따라서는, 3차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
한편, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(SLC: Single-Level Cell)일 수 있다. 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(MLC: Multi-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(TLC: Triple-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(QLC: Quad-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀을 포함할 수도 있다.
도 2를 참조하면, 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 제어 로직(240) 및 전압 생성 회로(250) 등은 메모리 셀 어레이(210)를 구동하는 주변 회로로서 동작할 수 있다.
어드레스 디코더(220)는 다수의 워드 라인(WL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다.
어드레스 디코더(220)는 제어 로직(240)의 제어에 응답하여 동작하도록 구성될 수 있다.
어드레스 디코더(220)는 메모리 장치(110) 내부의 입출력 버퍼를 통해 어드레스(Address)를 수신할 수 있다. 어드레스 디코더(220)는 수신된 어드레스 중 블록 어드레스(Block Address)를 디코딩 하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다.
어드레스 디코더(220)는 전압 생성 회로(250)로부터 읽기 전압(Vread) 및 패스 전압(Vpass)을 입력 받을 수 있다.
어드레스 디코더(220)는 읽기 동작 중 읽기 전압 인가 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)으로 읽기 전압(Vread)를 인가하고, 나머지 비 선택된 워드 라인들(WL)에는 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 프로그램 검증 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)에 전압 생성 회로(250)에서 발생된 검증 전압을 인가하고, 나머지 비 선택된 워드 라인들(WL)에 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 수신된 어드레스 중 열 어드레스를 디코딩 하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩 된 열 어드레스를 읽기 및 쓰기 회로(230)에 전송할 수 있다.
메모리 장치(110)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행될 수 있다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스 중 하나 이상을 포함할 수 있다.
어드레스 디코더(220)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택할 수 있다. 열 어드레스는 어드레스 디코더(220)에 의해 디코딩 되어 읽기 및 쓰기 회로(230)에 제공될 수 있다.
어드레스 디코더(220)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등 중 하나 이상을 포함할 수 있다.
읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함할 수 있다. 읽기 및 쓰기 회로(230)는 메모리 셀 어레이(210)의 읽기 동작(Read Operation) 시에는 "읽기 회로(Read Circuit)"로 동작하고, 쓰기 동작(Write Operation) 시에는 "쓰기 회로(Write Circuit)"로 동작할 수 있다.
전술한 읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함하는 페이지 버퍼 회로(Page Buffer Circuit) 또는 데이터 레지스터 회로(Data Register Circuit)라고도 한다. 여기서, 읽기 및 쓰기 회로(230)는 데이터 처리 기능을 담당하는 데이터 버퍼(Data Buffer)를 포함할 수 있고, 경우에 따라서, 캐싱 기능을 담당하는 캐쉬 버퍼(Cache Buffer)를 추가로 더 포함할 수 있다.
다수의 페이지 버퍼(PB)는 다수의 비트 라인(BL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다. 다수의 페이지 버퍼(PB)는 읽기 동작 및 프로그램 검증 동작 시, 메모리 셀들의 문턱전압(Vth)을 센싱하기 위하여, 메모리 셀들과 연결된 비트 라인들(BL)에 센싱 전류를 계속적으로 공급하면서, 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것을 센싱 노드를 통해 감지하여 센싱 데이터로 래치할 수 있다.
읽기 및 쓰기 회로(230)는 제어 로직(240)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작할 수 있다.
읽기 및 쓰기 회로(230)는 읽기 동작 시, 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후, 메모리 장치(110)의 입출력 버퍼로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(230)는 페이지 버퍼들(PB) 또는 페이지 레지스터들 이외에도, 열 선택 회로 등을 포함할 수 있다.
제어 로직(240)은 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 및 전압 생성 회로(250) 등과 연결될 수 있다. 제어 로직(240)은 메모리 장치(110)의 입출력 버퍼를 통해 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다.
제어 로직(240)은 제어 신호(CTRL)에 응답하여 메모리 장치(110)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(240)은 다수의 페이지 버퍼(PB)의 센싱 노드의 프리 차지 전위 레벨을 조절하기 위한 제어 신호를 출력할 수 있다.
제어 로직(240)은 메모리 셀 어레이(210)의 읽기 동작을 수행하도록 읽기 및 쓰기 회로(230)를 제어할 수 있다. 전압 생성 회로(250)는, 제어 로직(240)에서 출력되는 전압 생성 회로 제어 신호에 응답하여, 읽기 동작 시, 이용되는 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성할 수 있다
도 3은 본 발명의 실시예들에 따른 메모리 장치(110)의 각 메모리 블록(BLK) 를 개략적으로 나타낸 도면이다.
도 3을 참조하면, 메모리 장치(110)에 포함된 메모리 블록(BLK)은, 일 예로, 다수의 페이지(PG)와 다수의 스트링(STR)이 교차하는 방향으로 배치되어 구성될 수 있다.
다수의 페이지(PG)는 다수의 워드 라인(WL)과 대응되고, 다수의 스트링(STR)은 다수의 비트 라인(BL)과 대응된다.
메모리 블록(BLK)에는 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 교차하면서 배치될 수 있다. 예를 들어, 다수의 워드 라인(WL) 각각은 행 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 열 방향으로 배치될 수 있다. 다른 예를 들어, 다수의 워드 라인(WL) 각각은 열 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 행 방향으로 배치될 수 있다.
다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 서로 교차하여, 다수의 메모리 셀(MC)이 정의될 수 있다. 각 메모리 셀(MC)에는 트랜지스터(TR)가 배치될 수 있다.
예를 들어, 각 메모리 셀(MC)에 배치된 트랜지스터(TR)는 드레인, 소스 및 게이트 등을 포함할 수 있다. 트랜지스터(TR)의 드레인(또는 소스)은 해당 비트 라인(BL)과 직접 또는 다른 트랜지스터(TR)를 경유하여 연결될 수 있다. 트랜지스터(TR)의 소스(또는 드레인)는 소스 라인(그라운드일 수 있음)과 직접 또는 다른 트랜지스터(TR)를 경유하여 연결될 수 있다. 트랜지스터(TR)의 게이트는 절연체에 둘러싸인 플로팅 게이트(FG: Floating Gate)와 워드 라인(WL)으로부터 게이트 전압이 인가되는 컨트롤 게이트(CG: Control Gate)를 포함할 수 있다.
다수의 메모리 블록(BLK1~BLKz) 각각에는, 2개의 최외곽 워드 라인 중 읽기 및 쓰기 회로(230)와 더 인접한 제1 최외곽 워드 라인의 바깥쪽에는 제1 선택 라인(소스 선택 라인 또는 드레인 선택 라인이라고도 함)이 더 배치될 수 있으며, 다른 제2 최외곽 워드 라인의 바깥쪽에는 제2 선택 라인(드레인 선택 라인 또는 소스 선택 라인이라고도 함)이 더 배치될 수 있다.
경우에 따라서, 제1 최외곽 워드 라인과 제1 선택 라인 사이에는 하나 이상의 더미 워드 라인이 더 배치될 수 있다. 또한, 제2 최외곽 워드 라인과 제2 선택 라인 사이에도 하나 이상의 더미 워드 라인이 더 배치될 수 있다.
도 3과 같은 메모리 블록 구조를 가질 때, 읽기 동작 및 프로그램 동작(쓰기 동작)은 페이지 단위로 수행될 수 있으며, 소거(Erasure) 동작은 메모리 블록 단위로 수행될 수 있다.
도 4는 본 발명의 실시예들에 따른 메모리 장치(110)의 워드 라인(WL) 및 비트 라인(BL)의 구조를 나타낸 도면이다.
도 4를 참조하면, 메모리 장치(110)에는, 메모리 셀들(MC)이 모여 있는 핵심 영역과 이 핵심 영역의 나머지 영역에 해당하며 메모리 셀 어레이(210)의 동작을 위해 서포트(Support) 해주는 보조 영역이 존재한다.
핵심 영역은 페이지들(PG)과 스트링들(STR)으로 구성될 수 있다. 이러한 핵심 영역에는, 다수의 워드 라인(WL1 ~ WL9)과 다수의 비트 라인(BL)이 교차하면서 배치된다.
다수의 워드 라인(WL1 ~ WL9)은 행 디코더(410)와 연결되고, 다수의 비트 라인(BL)은 열 디코더(420)와 연결될 수 있다. 다수의 비트 라인(BL)와 열 디코더(420) 사이에는 읽기 및 쓰기 회로(230)에 해당하는 데이터 레지스터(430)가 존재할 수 있다.
다수의 워드 라인(WL1 ~ WL9)은 다수의 페이지(PG)와 대응된다.
예를 들어, 도 4와 같이 다수의 워드 라인(WL1 ~ WL9) 각각은 하나의 페이지(PG)와 대응될 수 있다. 이와 다르게, 다수의 워드 라인(WL1 ~ WL9) 각각이 사이즈가 큰 경우, 다수의 워드 라인(WL1 ~ WL9) 각각은 둘 이상(예: 2개 또는 4개)의 페이지(PG)와 대응될 수도 있다. 페이지(PG)는 프로그램 동작과 읽기 동작을 진행하는데 있어서 최소 단위가 되며, 프로그램 동작 및 읽기 동작 시, 동일 페이지(PG) 내에서의 모든 메모리 셀(MC)은 동시 동작을 수행할 수 있다.
다수의 비트 라인(BL)은 홀수 번째 비트 라인(BL)과 짝수 번째 비트 라인(BL)을 구분되면서 열 디코더(420)와 연결될 수 있다.
메모리 셀(MC)에 액세스 하기 위해서는, 주소가 먼저 입출력 단을 거쳐 행 디코더(410)와 열 디코더(420)를 통하여 핵심 영역으로 들어와서, 타깃 메모리 셀을 지정할 수 있다. 타깃 메모리 셀을 지정한다는 것은 행 디코더(410)와 연결된 워드 라인들(WL1 ~ WL9)과 열 디코더(420)와 연결된 비트 라인들(BL)의 교차되는 사이트에 있는 메모리 셀(MC)에 데이터를 프로그램 하거나 프로그램 된 데이터를 읽어 내기 위하여 액세스 한다는 것을 의미한다.
제1 방향(예: X축 방향)의 페이지(PG)는 워드 라인(WL)이란 공통으로 사용하는 라인으로 묶여 있으며, 제2 방향(예: Y축 방향)의 스트링(STR)도 비트 라인(BL)이란 공통 라인으로 묶여(연결되어) 있다. 공통으로 묶여 있다는 것은 구조적으로 동일한 물질로 연결되어 있고, 전압 인가 시에도 모두 동일한 전압이 동시에 인가된다는 것을 의미한다. 물론, 직렬로 연결된 중간 위치나 마지막 위치의 메모리 셀(MC)은 앞의 메모리 셀(MC)의 전압 강하에 의하여, 처음에 위치하는 메모리 셀(MC)과 맨 마지막에 위치하는 메모리 셀(MC)에 인가되는 전압은 약간 다를 수 있다.
메모리 장치(110)의 데이터 처리 모두는, 데이터 레지스터(430)를 경유하여 프로그램 및 읽기가 되므로, 데이터 레지스터(430)는 중추적 역할을 한다. 데이터 레지스터(430)의 데이터 처리가 늦어지면 다른 모든 영역에서는 데이터 레지스터(430)가 데이터 처리를 완료할 때까지 기다려야 한다. 또한, 데이터 레지스터(430)의 성능이 저하되면, 메모리 장치(110)의 전체 성능을 저하시킬 수 있다.
도 4의 예시를 참조하면, 1개의 스트링(STR)에는, 다수의 워드 라인(WL1 ~ WL9)과 연결되는 다수의 트랜지스터(TR1 ~ TR9)가 존재할 수 있다. 다수의 트랜지스터(TR1 ~ TR9)가 존재하는 영역들이 메모리 셀들(MC)에 해당한다. 여기서, 다수의 트랜지스터(TR1 ~ TR9)는 전술한 바와 같이, 제어 게이트 (CG)와 플로팅 게이트(FG)를 포함하는 트랜지스터들이다.
다수의 워드 라인(WL1 ~ WL9)은 2개의 최외곽 워드 라인(WL1, WL9)을 포함한다. 2개의 최외곽 워드 라인(WL1, WL9) 중 신호 경로적 측면에서 데이터 레지스터(430)와 더 인접한 제1 최외곽 워드 라인(WL1)의 바깥쪽에는 제1 선택 라인(DSL)이 더 배치되고, 다른 제2 최외곽 워드 라인(WL9)의 바깥쪽에는 제2 선택 라인(SSL)이 더 배치될 수 있다.
제1 선택 라인(DSL)에 의해 온-오프가 제어되는 제1 선택 트랜지스터(D-TR)는 제1 선택 라인(DSL)과 연결된 게이트 전극을 가지고 있을 뿐, 플로팅 게이트(FG)를 포함하지 않는 트랜지스터이다. 제2 선택 라인(SSL)에 의해 온-오프가 제어되는 제2 선택 트랜지스터(S-TR)는 제2 선택 라인(SSL)과 연결된 게이트 전극을 가지고 있을 뿐, 플로팅 게이트(FG)를 포함하지 않는 트랜지스터이다.
제1 선택 트랜지스터(D-TR)는 해당 스트링(STR)과 데이터 레지스터(430) 간의 연결을 온 또는 오프 시키는 스위치 역할을 한다. 제2 선택 트랜지스터(S-TR)는 해당 스트링(STR)과 소스 라인(SL) 간의 연결을 온 또는 오프 시켜주는 스위치 역할을 한다. 즉, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)는 해당 스트링(STR)의 양쪽 끝에 있으면서, 신호를 이어주고 끊어내는 문지기 역할을 한다.
메모리 시스템(100)은, 프로그램 동작 시, 프로그램 할 비트 라인(BL)의 타깃 메모리 셀(MC)에 전자를 채워야 하기 때문에, 제1 선택 트랜지스터(D-TR)의 게이트 전극에 소정의 턴-온 전압(Vcc)를 인가하여 제1 선택 트랜지스터(D-TR)를 턴-온 시키고, 제2 선택 트랜지스터(S-TR)의 게이트 전극에는 소정의 턴-오프 전압(예: 0V)을 인가하여 제2 선택 트랜지스터(S-TR)를 턴-오프 시킨다.
메모리 시스템(100)은, 읽기 동작 또는 검증(Verification) 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)를 모두 턴-온 시켜준다. 이에 따라, 전류가 해당 스트링(STR)을 관통하여 그라운드에 해당하는 소스 라인(SL)으로 빠질 수 있어서, 비트 라인(BL)의 전압 레벨이 측정될 수 있다. 다만, 읽기 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)의 온-오프 타이밍의 시간 차이가 있을 수 있다.
메모리 시스템(100)은, 소거(Erasure) 동작 시, 소스 라인(SL)을 통하여 기판(Substrate)에 소정 전압(예: +20V)를 공급하기도 한다. 메모리 시스템(100)은, 소거(Erasure) 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)를 모두 플로팅(Floating) 시켜서 무한대의 저항을 만들어 준다. 이에 따라, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)의 역할이 없도록 해주고, 플로팅 게이트(FG)와 기판(Substrate) 사이에서만 전위 차이에 의한 전자(electron)가 동작할 수 있도록 구조화 되어 있다.
도 5 내지 도 6은 본 발명의 실시예들에 따른 메모리 시스템(100)의 동작을 개략적으로 나타낸 도면이다.
도 5를 참조하면 메모리 시스템(100)의 메모리 장치(110)는 다수의 바이너리(BINARY_1, BINARY_2, BINARY_3, ... , BINARY_N)을 저장할 수 있다. 이때, 전술한 다수의 바이너리(BINARY_1, BINARY_2, BINARY_3, ... , BINARY_N)는 도 1에서 설명한 펌웨어(FW)를 구성하는 일부분일 수 있다. 한편, 바이너리는 모듈, 유닛, 패키지 등의 용어로도 호칭될 수 있다.
이처럼 펌웨어(FW) 가 다수의 바이너리로 나누어져 메모리 장치(110)에 저장되는 이유는 다음과 같다.
도 1에서 전술한 바와 같이, 메모리 컨트롤러(120)가 펌웨어(FW)를 구동하기 위해서는 펌웨어(FW)가 워킹 메모리(125)에 로드되어야 한다. 이때, 펌웨어(FW) 전체가 워킹 메모리(125)에 로드되기 위해서는, 워킹 메모리(125)의 저장 용량은 펌웨어(FW)의 전체 사이즈 이상이 되어야 한다. 이 경우 펌웨어(FW)의 사이즈가 커질수록, 워킹 메모리(125)에 드는 비용이 증가하는 문제가 발생할 수 있기 때문이다.
따라서, 펌웨어(FW)는 다수의 바이너리를 포함하며, 메모리 컨트롤러(120)는 펌웨어(FW)에 포함된 바이너리 중에서, 일부의 바이너리만을 워킹 메모리(125)에 로드할 수 있다. 이 경우 메모리 컨트롤러(120)는 펌웨어(FW)를 구동하기 위해 펌웨어(FW)의 전체 사이즈 이상의 저장 용량을 워킹 메모리(125)에 확보할 필요가 없으므로, 결과적으로 워킹 메모리(125)에 드는 비용을 줄일 수 있다.
즉, 펌웨어(FW)에 포함된 다수의 바이너리 중 일부만 런타임(runtime)시에 동적으로 워킹 메모리(125)에 로드된다면, 워킹 메모리(125)를 효율적으로 사용할 수 있어 워킹 메모리(125)에 드는 비용을 줄일 수 있다. 이러한 기법은 런타임 오버레이(runtime overlay) 기법으로 호칭될 수 있다.
전술한 다수의 바이너리(BINARY_1, BINARY_2, BINARY_3, ... , BINARY_N)에 대하여, 메모리 시스템(100)의 메모리 컨트롤러(120)는 다수의 바이너리(BINARY_1, BINARY_2, BINARY_3, ... , BINARY_N) 중 어느 하나에 포함된 함수의 전체 또는 일부를 포함하는 함수 그룹(FUNC_GRP)을 결정할 수 있다.
도 5에서, 함수 그룹(FUNC_GRP)은 함수(FUNC_1, FUNC_2, FUNC_3, ... , FUNC_M)을 포함하며, 함수 그룹(FUNC_GRP)에 포함된 함수(FUNC_1, FUNC_2, FUNC_3, ... , FUNC_M) 각각은 다수의 바이너리(BINARY_1, BINARY_2, BINARY_3, ... , BINARY_N) 중 어느 하나에 포함된다. 구체적으로, 도 5에서, 함수(FUNC_1)은 바이너리(BINARY_1)에 포함되고, 함수(FUNC_2)는 바이너리(BINARY_3)에 포함되고, 함수(FUNC_3)은 바이너리(BINARY_2)에 포함되고, 함수(FUNC_4)는 바이너리(BINARY_3)에 포함된다.
메모리 컨트롤러(120)는 전술한 함수 그룹(FUNC_GRP)에 대하여 i) 함수 그룹(FUNC_GRP)에 포함된 함수(FUNC_1, FUNC_2, FUNC_3, ... , FUNC_M) 간의 호출 경로 정보(CALL_PATH_INFO) 및 ii) 함수 그룹(FUNC_GRP)에 포함된 함수(FUNC_1, FUNC_2, FUNC_3, ... , FUNC_M) 각각에 대한 호출 확률 정보(CALL_PROB_INFO)를 생성할 수 있다.
여기서, 함수 간의 호출 경로 정보란, 특정 함수가 호출(실행)되기 위해 먼저 호출되어야 하는 상위 함수 및 특정 함수가 호출된 이후에 호출될 수 있는 하위 함수를 지시하는 정보를 의미한다.
예를 들어 함수 간의 호출 경로 정보는 함수 main()이 호출되면 main() 내에서 함수 A()가 호출되고 A() 내에서 함수 B()가 호출된다는 정보를 지시할 수 있다.
이러한 함수 간의 호출 경로 정보는 다양한 자료 구조를 통해 표현될 수 있다.
일 예로 함수 간의 호출 경로 정보는 i) 각 함수를 노드(node)로 하고 ii) 각 함수 간의 호출 관계를 방향이 있는 에지(edge)로 표현한 그래프로 표현할 수 있다. 이때, 그래프의 노드 A, B에 대해 에지 (A, B)가 존재하면 함수 A가 함수 B를 호출할 수 있다는 것을 의미한다.
다른 예로 함수 간의 호출 경로 정보는 트리(tree), 테이블(table) 등의 자료 구조로 표현될 수도 있다.
그리고 함수 각각에 대한 호출 확률 정보란, 특정 함수에 대한 상위 함수가 호출되었을 때, 해당 특정 함수가 호출되는 확률을 지시하는 정보를 의미한다. 이때, 특정 함수에 대한 상위 함수란 특정 함수를 직접 호출하는 함수를 의미한다. 예를 들어 함수 main()에서 함수 A()를 호출하고, 함수 A()에서 함수 A'()를 호출하면 함수 main()은 함수 A()의 상위 함수이고 함수 A()는 함수 A'()의 상위함수이다.
이하, 본 발명의 실시예들에서는 특정 함수가 호출되는 확률을 해당 특정 함수에 대한 상위 함수가 호출된 경우를 가정하여 구한다.
예를 들어 함수 main()이 호출되면 함수 A() 또는 함수 B()가 호출될 수 있고, main()이 10번 호출될 때 A()는 6번 호출되고 B()는 8번 호출된다고 가정한다. 이 경우 A()의 호출 확률은 60%, B()의 호출 확률은 80%으로 정해진다.
도 6에서, 메모리 컨트롤러(120)는 전술한 호출 경로 정보(CALL_PATH_INFO) 및 호출 확률 정보(CALL_PROB_INFO)를 기초로 메모리 장치(110)에 저장된 바이너리(BINARY_1)를 제1 메모리 영역(MEM_AREA_1)에 로드할 수 있다.
제1 메모리 영역(MEM_AREA_1)의 위치는 다양하게 결정될 수 있다. 일 예로 제1 메모리 영역(MEM_AREA_1)은 메모리 컨트롤러(120) 내부의 워킹 메모리(125)에 위치할 수 있다. 다른 예로 제1 메모리 영역(MEM_AREA_1)은 메모리 컨트롤러(120)의 외부에 위치하는 장치에 위치할 수도 있다.
제1 메모리 영역(MEM_AREA_1)에 로드되는 바이너리(BINARY_1)는, 함수 그룹(FUNC_GRP)에 포함된 함수 중 제1 시점(T1)에 호출되는 제1 함수(FUNC_1)를 포함할 수 있다.
메모리 컨트롤러(120)는 제1 함수(FUNC_1)를 포함하는 바이너리(BINARY_1)를 전술한 제1 시점(T1)보다 이전인 제2 시점(T2)에 제1 메모리 영역(MEM_AREA_1)에 로드할 수 있다. 즉, 메모리 컨트롤러(120)는 제1 함수(FUNC_1)가 호출되는 시점보다 빠른 시점에 제1 함수(FUNC_1)를 포함하는 바이너리(BINARY_1)를 제1 메모리 영역(MEM_AREA_1)에 미리 로드할 수 있다.
이처럼, 메모리 컨트롤러(120)가 함수를 호출하는 시점이 될 때 해당 함수를 포함하는 바이너리를 로드하는 대신에, 해당 함수를 포함하는 바이너리를 해당 함수가 호출되는 시점보다 미리 로드하는 이유는 다음과 같다.
전술한 바와 같이, 다수의 바이너리는 메모리 장치(110)에 저장되어 있다. 따라서, 메모리 컨트롤러(120)가 함수를 호출하는 시점에서 해당 함수를 포함하는 바이너리를 로드하면, 메모리 장치(110)에서 해당 바이너리를 리드하는 시간이 소요된다.
이 경우, 해당 함수가 수행 시간에 영향을 적게 받을 때는 문제가 발생하지 않으나, 만약 해당 함수가 수행 시간에 크리티컬한 동작을 수행한다면 전체 메모리 시스템(100)의 성능에 큰 영향을 미칠 수 있다.
따라서, 메모리 컨트롤러(120)는 해당 함수가 호출되기 전에 해당 함수를 포함하는 바이너리를 미리 로드하여, 이후 해당 함수가 호출될 때 소요되는 지연 시간을 최대한 감소시킬 수 있다.
단, 함수를 포함하는 바이너리를 미리 로드하였으나 이후 해당 함수가 실제로 호출되지 않으면, 실제 지연 시간은 감소되지 않고 오히려 해당 함수를 포함하는 바이너리를 로드하는 오버헤드만 발생할 수 있다. 이 경우 전체 메모리 시스템(100)의 성능은 오히려 감소하게 되므로 바이너리를 미리 로드하는 효과가 발생하지 않는다.
따라서, 메모리 컨트롤러(120)는 해당 함수가 호출될 가능성이 높은 경우에만 해당 함수를 포함하는 바이너리를 미리 로드할 수 있다. 메모리 컨트롤러(120)는 전술한 해당 함수의 호출 가능성을 판단하기 위해서 전술한 호출 경로 정보(CALL_PATH_INFO) 및 호출 확률 정보(CALL_PROB_INFO)를 이용할 수 있다.
이하, 도 7 내지 도 9에서는 메모리 컨트롤러(120)가 전술한 호출 경로 정보(CALL_PATH_INFO) 및 호출 확률 정보(CALL_PROB_INFO)를 생성하는 실시예들에 대해 자세히 설명한다.
먼저 메모리 컨트롤러(120)가 전술한 호출 경로 정보(CALL_PATH_INFO)를 생성하는 실시예에 대해 설명한다.
도 7은 본 발명의 실시예들에 따른 메모리 시스템(100)에서 함수 간 호출 경로 정보(CALL_PATH_INFO)를 생성하는 일 예를 나타낸 도면이다.
도 7을 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 함수 그룹(FUNC_GRP)에 대한 정적 분석(static analysis) 결과를 기초로, 함수 그룹(FUNC_GRP)에 포함된 함수(FUNC_1, FUNC_2, FUNC_3, ... , FUNC_M) 간의 호출 경로 정보(CALL_PATH_INFO)를 생성할 수 있다.
여기서, 함수 그룹(FUNC_GRP)에 대한 정적 분석(static analysis)은 함수 그룹(FUNC_GRP)에 포함된 함수들이 실제로 호출되지 않는 상태에서 이루어진다. 따라서, 메모리 컨트롤러(120)는 직접 함수 그룹(FUNC_GRP)에 대한 정적 분석을 수행하는 대신, 메모리 시스템(100)의 외부에서 수행된 정적 분석의 결과를 이용한다.
함수 그룹(FUNC_GRP)에 대한 정적 분석은 함수 그룹(FUNC_GRP)에 포함된 함수들에 대한 소스 코드 또는 함수 그룹(FUNC_GRP)에 포함된 함수들이 포함된 바이너리 파일을 통해 수행될 수 있다.
그리고 함수 그룹(FUNC_GRP)에 대한 정적 분석 결과는 테스트 장치 또는 호스트(HOST)로부터의 커맨드 등에 의해, 메모리 시스템(100) 내의 메모리 장치(110) 또는 워킹 메모리(125) 등에 저장될 수 있다.
이하, 함수 그룹(FUNC_GRP)에 포함된 함수들에 대한 소스 코드를 기초로 함수 그룹(FUNC_GRP)에 포함된 함수(FUNC_1, FUNC_2, FUNC_3, ... , FUNC_M) 간의 호출 경로 정보(CALL_PATH_INFO)를 그래프 형태로 생성하는 일 예에 대해 자세히 설명한다.
도 7에서, 함수 그룹(FUNC_GRP)에 포함된 함수들에 대한 소스 코드(SRC_CODE)를 살펴보면 함수 간에 다음과 같은 호출 관계를 확인할 수 있다.
우선 함수(FUNC_1)가 호출될 때 조건문이 실행되어 함수(FUNC_2), 함수(FUNC_3), 함수(FUNC_4) 중 하나가 호출될 수 있다. 구체적으로, 조건 A가 만족되면 함수(FUNC_2)가 호출되고, 조건 A가 만족되지 않고 조건 B가 만족되면 함수(FUNC_3)가 호출되고, 조건 A, B 모두 만족되지 않으면 함수(FUNC_4)가 호출된다.
그리고 함수(FUNC_3)가 호출될 때 조건문이 실행되어 함수(FUNC_5), 함수(FUNC_6) 중 하나가 호출될 수 있다. 구체적으로, 조건 A가 만족되면 함수(FUNC_5)가 호출되고, 조건 A가 만족되지 않으면 함수(FUNC_6)가 호출된다.
그리고 함수(FUNC_6)가 호출되면 함수(FUNC_7)가 호출될 수 있다. 이 때는 조건문이 없으므로 함수(FUNC_6)가 호출되면 함수(FUNC_7)가 반드시 호출된다.
전술한 소스 코드(SRC_CODE)를 기초로 생성된 함수 그룹(FUNC_GRP)에 포함된 함수 간의 호출 경로 정보(CALL_PATH_INFO)는 다음과 같은 그래프로 표현될 수 있다.
구체적으로, 함수(FUNC_1)이 호출되면 조건에 따라 함수(FUNC_2, FUNC_3, FUNC_4) 중 하나가 호출될 수 있으므로 그래프에는 에지 (FUNC_1, FUNC_2), 에지(FUNC_1, FUNC_3) 및 에지(FUNC_1,FUNC_4)가 포함된다.
그리고 함수(FUNC_3)이 호출되면 조건에 따라 함수(FUNC_5, FUNC_6) 중 하나가 호출될 수 있으므로 그래프에는 에지(FUNC_3, FUNC_5) 및 에지(FUNC_3, FUNC_6)가 포함된다.
마지막으로 함수(FUNC_6)이 호출되면 함수(FUNC_7)이 호출되므로 그래프에는 에지(FUNC_6, FUNC_7)가 포함된다.
이하 메모리 컨트롤러(120)가 전술한 호출 확률 정보(CALL_PROB_INFO)를 생성하는 실시예에 대해 설명한다.
도 8 내지 도 9는 본 발명의 실시예들에 따른 메모리 시스템(100)에서 함수의 호출 확률 정보(CALL_PROB_INFO)를 생성하는 일 예를 나타낸 도면이다.
도 7에서 호출 경로 정보(CALL_PATH_INFO)가 함수 그룹(FUNC_GRP)에 대한 정적 분석 결과를 기초로 결정되는 것과 달리, 호출 확률 정보(CALL_PROB_INFO)는 정적 분석 결과를 기초로 결정될 수 없다. 실제 함수가 호출되기 전에는 각 함수가 호출되는 확률을 알 수 없기 때문이다.
예를 들어, 도 7에서 함수(FUNC_1)이 호출되면 소스 코드에 대한 정적 분석 결과는 함수(FUNC_2, FUNC_3, FUNC_4) 중 하나가 호출된다는 것은 지시하지만, 조건문 A, B를 만족하는 빈도는 지시하지 않는다.
따라서, 메모리 시스템(100)의 메모리 컨트롤러(120)가 함수 그룹(FUNC_GRP)에 포함된 각 함수의 호출 확률 정보(CALL_PROB_INFO)를 구하기 위해서는, 메모리 시스템(100)이 구동되는 시점, 즉 런타임 시에 함수 그룹(FUNC_GRP)에 포함된 각 함수의 호출 빈도를 직접 측정해야 한다.
도 8 내지 도 9를 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 런타임 시 전술한 함수 그룹(FUNC_GRP)에 포함된 함수(FUNC_1, FUNC_2, FUNC_3, ... , FUNC_M) 각각의 호출 빈도를 측정하여 함수 그룹(FUNC_GRP)에 포함된 함수(FUNC_1, FUNC_2, FUNC_3, ... , FUNC_M) 각각에 대한 호출 확률 정보를 업데이트할 수 있다.
먼저 도 8을 참조하면, 최초 단계에서는 각 함수의 호출 빈도가 아직 측정되지 않았으므로, 메모리 컨트롤러(120)는 함수 그룹(FUNC_GRP)에 포함된 각 함수의 호출 확률 정보(CALL_PROB_INFO)를 각 함수의 호출 빈도가 균일하다는 가정에 따라 정해질 수 있다.
예를 들어 함수(FUNC_1)이 호출될 때 함수(FUNC_2, FUNC_3, FUNC_4)가 호출될 확률은 각각 1/3 = 33%로 균일하게 정해질 수 있다. 마찬가지로, 함수(FUNC_3)이 호출될 때 함수(FUNC_5, FUNC_6)이 호출될 확률은 각각 1/2 = 50%로 균일하게 정해질 수 있다.
이후, 메모리 시스템(100)이 구동되는 시점에서 함수(FUNC_1)가 20번, 함수(FUNC_2)가 5번, 함수(FUNC_3)가 10번, 함수(FUNC_4)가 5번 호출된다고 가정한다.
이 경우 함수(FUNC_1)이 호출될 때, 함수(FUNC_2)가 호출될 확률은 5/20 = 25%, 함수(FUNC_3)가 호출될 확률은 10/20 = 50%, 함수(FUNC_4)가 호출될 확률은 5/20 = 25%로 정해질 수 있다.
이하 도 9에서는 도 8에서 업데이트된 호출 확률 정보(CALL_PROB_INFO)를 추가로 업데이트하는 동작을 설명한다.
도 9에서는, 메모리 시스템(100)이 구동되는 시점에서 함수(FUNC_3)이 10번 호출될 때 함수(FUNC_5)가 2번, 함수(FUNC_6)가 8번 호출된다고 가정한다.
이 경우 함수(FUNC_3)이 호출될 때 함수(FUNC_5)가 호출될 확률은 2/10 = 20%, 함수(FUNC_6)가 호출될 확률은 8/10 = 80%로 정해질 수 있다.
이와 같이 메모리 컨트롤러(120)는 런타임 시 함수 그룹(FUNC_GRP)의 각 함수의 호출 빈도를 확인하여 함수 그룹(FUNC_GRP)에 포함된 각 함수의 호출 확률 정보(CALL_PROB_INFO)를 계속 업데이트함으로써, 시간이 지남에 따라 보다 정확한 호출 확률 정보(CALL_PROB_INFO)를 계산할 수 있다.
이하, 전술한 호출 경로 정보(CALL_PATH_INFO)와 호출 확률 정보(CALL_PROB_INFO)를 기초로 제1 함수를 포함하는 바이너리를 언제 로드할 지 결정하는 동작에 대해 설명한다.
도 10은 본 발명의 실시예들에 따른 메모리 시스템(100)에서 제1 함수의 호출 확률에 따른 동작 방법을 설명하기 위한 흐름도이다.
도 10에서, 메모리 시스템(100)의 메모리 컨트롤러(120)는 제1 함수가 호출될 확률 PB를 확인할 수 있다(S1010).
그리고 메모리 컨트롤러(120)는 제1 함수가 호출될 확률 PB가 미리 설정된 임계 확률 이상인지 판단한다(S1020).
만약 PB가 임계 확률 이상이면(S1020-Y), 메모리 컨트롤러(120)는 제1 함수를 포함하는 바이너리를 제1 메모리 영역에 로드한다(S1030). 반대로 PB가 임계 확률 미만이면(S1020-N), 메모리 컨트롤러(120)는 제1 함수를 포함하는 바이너리를 제1 메모리 영역에 로드하지 않는다(S1040).
예를 들어, 도 9에서 함수(FUNC_3)이 호출되었을 때, 메모리 컨트롤러(120)는 각 함수의 호출 확률 정보(CALL_PROB_INFO)를 기초로, 함수(FUNC_5), 함수(FUNC_6)의 호출 확률을 확인할 수 있다.
만약 임계 확률이 70%라고 가정하면, 메모리 컨트롤러(120)는 함수(FUNC_5)의 호출 확률은 20%로 70% 미만이고 함수(FUNC_6)의 호출 확률은 80%로 70% 이상이므로, 함수(FUNC_6)을 포함하는 바이너리를 제1 메모리 영역에 로드할 수 있다.
메모리 컨트롤러(120)는 함수(FUNC_6)이 호출되기 전에 미리 함수(FUNC_6)을 포함하는 바이너리를 제1 메모리 영역에 로드하여, 함수(FUNC_6)이 호출되는데 소요되는 시간을 미리 단축할 수 있고, 결과적으로 메모리 시스템(100)의 동작 지연 시간을 최소화할 수 있다.
한편, 전술한 제1 메모리 영역(MEM_AREA_1)에 바이너리가 미리 로드되는 경우, 시간이 지나면서 제1 메모리 영역(MEM_AREA_1)의 여유 공간의 크기는 계속 감소하게 된다. 기존의 함수를 포함하는 바이너리가 제1 메모리 영역에 로드된 상태에서, 새로운 함수가 호출되면서 새로운 바이너리가 제1 메모리 영역에 추가로 로드될 수 있기 때문이다.
또한, 호출될 것으로 예상된 함수가 실제로 호출되지 않아서 제1 메모리 영역(MEM_AREA_1)에 미리 로드된 바이너리가 실제 사용되지 않고 제1 메모리 영역을 점유하는 상황도 발생할 수 있다.
따라서, 이러한 문제를 해결하여 제1 메모리 영역의 여유 공간을 확보하기 위해서, 메모리 시스템(100)의 메모리 컨트롤러(120)는 필요한 경우 제1 메모리 영역에 로드된 바이너리 중 일부를 축출(evict)하여 제1 메모리 영역의 여유 공간을 확보할 필요가 있다.
이하, 메모리 시스템(100)의 메모리 컨트롤러(120)가 제1 메모리 영역(MEM_AREA_1)에 로드된 바이너리를 축출하는 동작에 대해 설명한다.
도 11은 본 발명의 실시예들에 따른 메모리 시스템(100)에서 제1 메모리 영역에 로드된 바이너리를 축출하는 일 예를 나타낸 도면이다.
도 11을 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 제2 시점(T2)에서 제1 메모리 영역(MEM_AREA_1)의 여유 공간의 크기가 제1 함수(FUNC_1)를 포함하는 바이너리(BINARY_1)의 크기보다 작으면, 제2 시점(T2)에 제 1 메모리 영역(MEM_AREA_1)에 이미 로드된 바이너리인 축출 후보 바이너리 중 하나 또는 둘 이상을 제1 메모리 영역(MEM_AREA_1)에서 축출(evict)할 수 있다.
이때, 제1 메모리 영역(MEM_AREA_1)의 여유 공간의 크기가 제1 함수(FUNC_1)를 포함하는 바이너리(BINARY_1)의 크기보다 작다는 것은, 제1 메모리 영역(MEM_AREA_1)의 여유 공간의 크기가 제1 함수(FUNC_1)를 포함하는 바이너리(BINARY_1)를 정상적으로 로드하기에 부족하다는 의미일 수 있다.
이하, 제2 시점(T2)에서 제1 메모리 영역(MEM_AREA_1)에 바이너리(BINARY_2, BINARY_3, BINARY_4)가 로드되어 제1 메모리 영역(MEM_AREA_1)의 여유 공간의 크기가 제1 함수(FUNC_1)를 포함하는 바이너리(BINARY_1)의 크기보다 작은 경우를 가정한다. 이때, 축출 후보 바이너리는 바이너리(BINARY_2, BINARY_3, BINARY_4)이다.
이때, 메모리 컨트롤러(120)는 제1 메모리 영역(MEM_AREA_1)의 여유 공간을 확보하기 위하여, 축출 후보 바이너리인 바이너리(BINARY_2, BINARY_3, BINARY_4) 중 하나인 바이너리(BINARY_2)를 제1 메모리 영역(MEM_AREA_1)에서 축출할 수 있다. 이후, 메모리 컨트롤러(120)는 바이너리(BINARY_2)가 축출되어서 발생한 여유 공간에 바이너리(BINARY_1)을 로드할 수 있다.
이상에서는 바이너리(BINARY_2)만을 제1 메모리 영역(MEM_AREA_1)에서 축출하는 경우에 대해서만 설명하였다. 하지만 메모리 컨트롤러(120)는 바이너리(BINARY_2)를 축출해도 여유 공간이 바이너리(BINARY_1)를 제1 메모리 영역(MEM_AREA_1)에 로드하기에 부족한 경우에는 바이너리(BINARY_3, BINARY_4) 중 적어도 하나를 추가로 축출하여 여유 공간을 확보할 수 있다.
이와 같이 메모리 컨트롤러(120)가 제1 메모리 영역(MEM_AREA_1)에 이미 로드된 바이너리인 축출 후보 바이너리 중 하나 또는 둘 이상을 축출할 때, 메모리 컨트롤러(120)는 이후에 사용될 가능성이 최대한 낮은 바이너리를 축출하는 것이 바람직하다.
만약 메모리 컨트롤러(120)에 의해 축출된 바이너리가 직후에 다시 제1 메모리 영역(MEM_AREA_1)에 로드될 필요가 있으면, 메모리 컨트롤러(120)가 제1 메모리 영역(MEM_AREA_1)의 여유 공간을 확보하여 축출된 바이너리를 다시 로드하는 과정에서 오버헤드가 발생할 수 있기 때문이다.
따라서, 메모리 컨트롤러(120)는 이후에 사용될 가능성이 최대한 낮은 바이너리를 결정하기 위한 축출 정책(evict policy)을 설정할 수 있다. 축출 정책은 LRU, FIFO, MRU 등 다양하게 결정될 수 있는데, 이하에서는 축출 정책이 LRU 또는 FIFO인 경우에 대해 예를 들어 설명한다.
도 12 내지 도 13은 본 발명의 실시예들에 따른 메모리 시스템(100)에서 축출 정책에 따라 제1 메모리 영역에 로드된 바이너리가 축출되는 동작을 나타낸 도면이다.
도 12를 참조하면, 메모리 컨트롤러(120)는 제1 메모리 영역(MEM_AREA_1)에 로드된 바이너리(BINARY_2, BINARY_3, BINARY_4) 중 축출 대상이 되는 바이너리를 LRU(least recently used) 정책을 기초로 결정할 수 있다.
LRU 정책이 적용되는 경우, 메모리 컨트롤러(120)는 제1 메모리 영역(MEM_AREA_1)에 로드된 바이너리(BINARY_2, BINARY_3, BINARY_4) 중 마지막 사용 시간(LAST_USED_TIME)이 가장 오래된 바이너리인 바이너리(BINARY_4)를 축출 대상이 되는 바이너리로 결정할 수 있다.
이때, 바이너리의 마지막 사용 시간(LAST_USED_TIME)은 바이너리에 포함된 함수 중 어느 하나가 마지막으로 호출된 시간을 의미한다.
도 12에서, 바이너리(BINARY_2)의 마지막 사용 시간(LAST_USED_TIME)은 10:00:50, 바이너리(BINARY_3)의 마지막 사용 시간(LAST_USED_TIME)은 10:00:40, 바이너리(BINARY_4)의 마지막 사용 시간(LAST_USED_TIME)은 10:00:30이라고 가정한다(한편, 본 발명의 실시예들에서는 마지막 사용 시간(LAST_USED_TIME)을 (시:분:초) 단위로 표현하였으나 이는 예시적인 것이고, 마지막 사용 시간(LAST_USED_TIME)을 표현하는 포맷은 다양하게 결정될 수 있다).
이 경우, 메모리 컨트롤러(120)는 마지막 사용 시간(LAST_USED_TIME)이 가장 오래된 바이너리(BINARY_4)를 축출하여, 바이너리(BINARY_1)을 위한 여유 공간을 제1 메모리 영역(MEM_AREA_1)에 확보할 수 있다.
비록 바이너리(BINARY_4)가 제1 메모리 영역(MEM_AREA_1)에 로드된 로드 시간(LR_TIME)은 10:00:15 로 바이너리(BINARY_2)의 로드 시간(LR_TIME) 10:00:00, 바이너리(BINARY_3)의 로드 시간(LR_TIME) 10:00:10보다 이후이다(한편, 본 발명의 실시예들에서는 로드 시간(LR_TIME)을 (시:분:초) 단위로 표현하였으나 이는 예시적인 것이고, 로드 시간(LR_TIME)을 표현하는 포맷은 다양하게 결정될 수 있다).
하지만 바이너리(BINARY_4)는 사용된 지 가장 오래된 바이너리이므로 메모리 컨트롤러(120)는 바이너리(BINARY_4)가 이후 사용 가능성이 가장 낮은 바이너리라고 판단할 수 있다.
반면, 도 12와 달리 도 13에서, 메모리 컨트롤러(120)는 제1 메모리 영역(MEM_AREA_1)에 로드된 바이너리(BINARY_2, BINARY_3, BINARY_4) 중 축출 대상이 되는 바이너리를 FIFO(first in first out) 정책을 기초로 결정할 수 있다.
만약 FIFO 정책이 적용되면, 메모리 컨트롤러(120)는 제1 메모리 영역(MEM_AREA_1)에 로드된 바이너리(BINARY_2, BINARY_3, BINARY_4) 중 제1 메모리 영역(MEM_AREA_1)에 로드된 로드 시간(LR_TIME)이 가장 오래된 바이너리인 바이너리(BINARY_2)를 축출 대상이 되는 바이너리로 결정할 수 있다.
바이너리(BINARY_2)가 제1 메모리 영역(MEM_AREA_1)에 로드된 로드 시간(LR_TIME)은 10:00:00으로 바이너리(BINARY_3)의 로드 시간(LR_TIME) 10:00:10, 바이너리(BINARY_4)의 로드 시간(LR_TIME) 10:00:15보다 이전이다.
따라서, 메모리 컨트롤러(120)는 바이너리(BINARY_2)가 가장 로드된지 오래되었으므로 이후 사용 가능성이 낮다고 판단하여 바이너리(BINARY_2)를 축출 대상이 되는 바이너리로 결정할 수 있다.
한편, 이와 같이 제1 메모리 영역(MEM_AREA_1)에 로드된 바이너리는 제1 메모리 영역(MEM_AREA_1)이 아닌 다른 메모리 영역에서 실행될 수도 있다. 이하, 제1 메모리 영역(MEM_AREA_1)에 로드된 바이너리가 실제 실행될 때 다른 메모리 영역으로 카피되는 동작에 대해 설명한다.
도 14 내지 도 16은 본 발명의 실시예들에 따른 메모리 시스템(100)에서 제1 메모리 영역에 로드된 바이너리가 제2 메모리 영역으로 카피되는 동작을 나타낸 도면이다.
도 14를 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 제1 함수(FUNC_1)을 호출하기 위해, 제1 함수(FUNC_1)를 포함하는 바이너리(BINARY_1)를 제1 메모리 영역(MEM_AREA_1)과 다른 제2 메모리 영역(MEM_AREA_2)으로 카피할 수 있다. 제2 메모리 영역(MEM_AREA_2)은 제1 메모리 영역(MEM_AREA_1)과 동일하게 워킹 메모리(125)에 포함되거나 또는 제1 메모리 영역(MEM_AREA_1)이 위치한 장치와 상이한 장치에 위치할 수 있다.
제1 메모리 영역(MEM_AREA_1)에서 제2 메모리 영역(MEM_AREA_2)으로 바이너리를 카피하는 동작은 이미 로드된 바이너리를 카피하는 동작이므로, 메모리 장치(110)에 저장된 바이너리를 로드하는 동작에 비해 오버헤드가 적다.
이처럼 바이너리를 미리 로드하는 제1 메모리 영역(MEM_AREA_1)과 바이너리가 현재 실행되는 제2 메모리 영역(MEM_AREA_2)이 분리되는 이유는, 실행되는 바이너리가 로드될 수 있는 메모리 영역의 크기가 제한되어 있기 때문이다.
즉, 현재 실행되지 않지만 이후에 실행될 가능성이 있는 바이너리까지 현재 실행되는 바이너리가 로드될 수 있는 메모리 영역에 추가로 로드되면, 실행되는 바이너리가 로드될 수 있는 메모리 영역의 여유 공간이 부족해지는 문제가 발생할 수 있다.
이 경우 만약 해당 메모리 영역에 새로운 바이너리가 로드될 필요가 있는 경우 여유 공간을 확보하기 위한 추가의 오버헤드가 발생할 수 있다. 따라서, 이러한 문제를 방지하기 위해 미리 로드된 바이너리 중 실제로 실행될 바이너리만 제2 메모리 영역(MEM_AREA_2)에 저장되도록 제1 메모리 영역(MEM_AREA_1)과 제2 메모리 영역(MEM_AREA_2)을 분리할 수 있다.
한편, 메모리 컨트롤러(120)는 전술한 바와 같이 제1 시점(T1)에 제1 함수(FUNC_1)을 호출하기 위해, 제1 함수(FUNC_1)를 포함하는 바이너리(BINARY_1)를 제1 메모리 영역(MEM_AREA_1)과 다른 제2 메모리 영역(MEM_AREA_2)으로 카피하는 경우, 제1 메모리 영역(MEM_AREA_1)의 여유 공간을 확보하기 위해서 바이너리(BINARY_1)를 제1 메모리 영역(MEM_AREA_1)에서 축출할 수 있다.
이러한 동작은 실행이 완료된 바이너리가 가까운 시간 내에 다시 실행될 가능성이 낮아서, 메모리 컨트롤러(120)가 해당 바이너리를 계속 제1 메모리 영역(MEM_AREA_1)에 로드하는 것보다 이후에 실행될 가능성이 높아질 때 제1 메모리 영역(MEM_AREA_1)에 다시 로드하는 것이 더 유리한 경우에 수행될 수 있다.
도 15를 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 제1 함수(FUNC_1)를 포함하는 바이너리(BINARY_1)를 제1 메모리 영역(MEM_AREA_1)과 다른 제2 메모리 영역(MEM_AREA_2)으로 카피한 후, 해당 바이너리(BINARY_1)를 제1 메모리 영역(MEM_AREA_1)에서 축출(evict)할 수 있다. 이를 통해, 메모리 컨트롤러(120)는 바이너리(BINARY_1)가 제1 메모리 영역(MEM_AREA_1)과 제2 메모리 영역(MEM_AREA_2)에 중복되어 저장되지 않도록 할 수 있다.
한편, 전술한 바와 같이 바이너리가 제1 메모리 영역(MEM_AREA_1)에서 제2 메모리 영역(MEM_AREA_2)로 카피될 때, 제2 메모리 영역(MEM_AREA_2) 내에서 제1 함수(FUNC_1)를 포함하는 바이너리가 카피되는 영역은 고정되지 않고 동적으로 변경될 수 있다.
도 16을 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 제1 함수(FUNC_1)를 포함하는 바이너리(BINARY_1)를 제1 메모리 영역(MEM_AREA_1)과 다른 제2 메모리 영역(MEM_AREA_2)으로 카피할 때, 제2 메모리 영역(MEM_AREA_2)에서 바이너리(BINARY_1)의 시작 주소를 동적으로 결정할 수 있다.
이와 같이 제2 메모리 영역(MEM_AREA_2)에서 바이너리(BINARY_1)의 시작 주소가 동적으로 결정되는 이유는 제1 함수(FUNC_1)가 호출될 때, 제2 메모리 영역(MEM_AREA_2)에 로드된 바이너리가 변할 수 있기 때문이다. 즉, 제2 메모리 영역(MEM_AREA_2)에 로드된 바이너리가 변하면서 제2 메모리 영역(MEM_AREA_2)의 여유 공간의 위치도 변하고, 따라서 바이너리(BINARY_1)을 카피할 수 있는 위치도 변하므로 바이너리(BINARY_1)의 시작 주소가 동적으로 결정된다.
도 17은 본 발명의 실시예들에 따른 메모리 시스템(100)의 동작 방법을 나타낸 흐름도이다.
메모리 시스템(100)의 동작 방법은 함수 그룹을 결정하는 단계(S1710)를 포함할 수 있다. 이 함수 그룹은 메모리 시스템(100)에 포함된 메모리 장치(110)에 저장된 펌웨어에 포함된 다수의 바이너리 중 어느 하나에 포함된 함수들의 전체 또는 일부를 포함할 수 있다.
그리고 메모리 시스템(100)의 동작 방법은 전술한 함수 그룹에 포함된 함수 중 제1 시점에 호출되는 제1 함수를 포함하는 바이너리를 제1 시점보다 이전인 제2 시점에 제1 메모리 영역에 로드하는 단계(S1720)를 포함할 수 있다.
이때, 해당 바이너리는 i) 함수 그룹에 포함된 함수 간의 호출 경로 정보 및 ii) 함수 그룹에 포함된 함수 각각에 대한 호출 확률 정보를 기초로 결정될 수 있다.
이때, 함수 그룹에 포함된 함수 간의 호출 경로 정보는, 도 7에서 설명한 바와 같이, 함수 그룹에 대한 정적 분석 결과를 기초로 생성될 수 있다.
제1 함수를 포함하는 바이너리는, 제1 함수가 호출될 확률이 임계 확률 이상이면 제2 시점에 제1 메모리 영역에 로드될 수 있다.
한편, 제2 시점에서 제1 메모리 영역의 여유 공간의 크기가 제1 함수를 포함하는 바이너리의 크기보다 작으면, 도 11에서 설명한 바와 같이, 제2 시점에 제1 메모리 영역에 이미 로드된 바이너리인 축출 후보 바이너리 중 하나 또는 둘 이상은 제1 메모리 영역에서 축출될 수 있다.
그리고 제1 함수가 호출될 때, 도 14에서 설명한 바와 같이, 제1 함수를 포함하는 바이너리는 제1 메모리 영역과 다른 제2 메모리 영역으로 카피될 수 있다.
한편, 이상에서 설명한 메모리 컨트롤러(120)의 동작은 제어 회로(123)에 의해 제어될 수 있으며, 프로세서(124)가 메모리 컨트롤러(120)의 제반 동작이 프로그래밍된 펌웨어를 실행(구동)하는 방식으로 수행될 수 있다.
도 18는 본 발명의 실시예들에 따른 컴퓨팅 시스템(1600)의 구성도이다.
도 18를 참조하면, 본 발명의 실시예들에 따른 컴퓨팅 시스템(1800)은 시스템 버스(1860)에 전기적으로 연결되는 메모리 시스템(100), 컴퓨팅 시스템(1800)의 전반적인 동작을 제어하는 중앙처리장치(CPU, 1810), 컴퓨팅 시스템(1800)의 동작과 관련한 데이터 및 정보를 저장하는 램(RAM, 1820), 사용자에게 사용 환경을 제공하기 위한 UI/UX (User Interface/User Experience) 모듈(1830), 외부 장치와 유선 및/또는 무선 방식으로 통신하기 위한 통신 모듈(1840), 컴퓨팅 시스템(1800)이 사용하는 파워를 관리하는 파워 관리 모듈(1850) 등을 포함할 수 있다.
컴퓨팅 시스템(1800)은 PC(Personal Computer)이거나, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기 등을 포함할 수 있다.
컴퓨팅 시스템(1800)은, 동작 전압을 공급하기 위한 배터리를 더 포함할 수 있으며, 응용 칩셋(Application Chipset), 그래픽 관련 모듈, 카메라 이미지 프로세서(Camera Image Processor: CIS), 디램 등을 더 포함할 수도 있다. 이외에도, 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
한편, 메모리 시스템(100)은, 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다. 비휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등을 포함할 수 있다. 이뿐만 아니라, 메모리 시스템(100)은 다양한 형태의 저장 장치로 구현되어, 다양한 전자 기기 내에 탑재될 수 있다.
이상에서 설명한 본 발명의 실시예들에 의하면, 메모리 시스템의 동작 지연 시간을 최소화할 수 있다.
또한, 본 발명의 실시예들에 의하면, 특정 함수를 호출하는 과정에서 발생하는 오버헤드를 최소화할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 메모리 시스템 110: 메모리 장치
120: 메모리 컨트롤러 121: 호스트 인터페이스
122: 메모리 인터페이스 123: 제어 회로
124: 프로세서 125: 워킹 메모리
126: 에러 검출 및 정정 회로 210: 메모리 셀 어레이
220: 어드레스 디코더 230: 리드 앤 라이트 회로
240: 제어 로직 250: 전압 생성 회로

Claims (20)

  1. 메모리 장치; 및
    상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 장치는 다수의 바이너리를 포함하는 펌웨어를 저장하고,
    상기 메모리 컨트롤러는,
    상기 다수의 바이너리 중 어느 하나에 포함된 함수들의 전체 또는 일부를 포함하는 함수 그룹에 대하여,
    i) 상기 함수 그룹에 포함된 함수 간의 호출 경로 정보 및 ii) 상기 함수 그룹에 포함된 함수 각각에 대한 호출 확률 정보를 기초로,
    상기 함수 그룹에 포함된 함수 중 제1 시점에 호출되는 제1 함수를 포함하는 바이너리를, 상기 제1 시점보다 이전인 제2 시점에 제1 메모리 영역에 로드하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 함수 그룹에 대한 정적 분석 결과를 기초로, 상기 함수 그룹에 포함된 함수 간의 호출 경로 정보를 생성하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 메모리 컨트롤러는,
    런타임 시 상기 함수 그룹에 포함된 함수 각각의 호출 빈도를 측정하여 상기 함수 그룹에 포함된 함수 각각에 대한 호출 확률 정보를 업데이트하는 메모리 시스템.
  4. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 제1 함수가 호출될 확률이 임계 확률 이상이면, 상기 제1 함수를 포함하는 바이너리를 상기 제2 시점에 상기 제1 메모리 영역에 로드하는 메모리 시스템.
  5. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 제2 시점에서 상기 제1 메모리 영역의 여유 공간의 크기가 상기 제1 함수를 포함하는 바이너리의 크기보다 작으면,
    상기 제2 시점에 상기 제1 메모리 영역에 이미 로드된 바이너리인 축출 후보 바이너리 중 하나 또는 둘 이상을 상기 제1 메모리 영역에서 축출하는 메모리 시스템.
  6. 제5항에 있어서,
    상기 메모리 컨트롤러는,
    상기 축출 후보 바이너리 중 축출 대상이 되는 바이너리를 LRU 정책을 기초로 결정하는 메모리 시스템.
  7. 제5항에 있어서,
    상기 메모리 컨트롤러는,
    상기 축출 후보 바이너리 중 축출 대상이 되는 바이너리를 FIFO 정책을 기초로 결정하는 메모리 시스템.
  8. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 제1 함수를 호출하기 위해, 상기 제1 함수를 포함하는 바이너리를 상기 제1 메모리 영역과 다른 제2 메모리 영역으로 카피하는 메모리 시스템.
  9. 제8항에 있어서,
    상기 제1 함수를 포함하는 바이너리는,
    상기 제2 메모리 영역으로 카피된 이후에 상기 제1 메모리 영역에서 축출되는 메모리 시스템.
  10. 제8항에 있어서,
    상기 제2 메모리 영역 내에서 상기 제1 함수를 포함하는 바이너리가 카피된 영역의 시작 주소는 동적으로 결정되는 메모리 시스템.
  11. 메모리 장치와 통신하기 위한 메모리 인터페이스; 및
    상기 메모리 장치를 제어하기 위한 제어 회로를 포함하고,
    상기 메모리 장치는 다수의 바이너리를 포함하는 펌웨어를 저장하고,
    상기 제어 회로는,
    상기 다수의 바이너리 중 어느 하나에 포함된 함수들의 전체 또는 일부를 포함하는 함수 그룹에 대하여,
    i) 상기 함수 그룹에 포함된 함수 간의 호출 경로 정보 및 ii) 상기 함수 그룹에 포함된 함수 각각에 대한 호출 확률 정보를 기초로,
    상기 함수 그룹에 포함된 함수 중 제1 시점에 호출되는 제1 함수를 포함하는 바이너리를, 상기 제1 시점보다 이전인 제2 시점에 제1 메모리 영역에 로드하는 메모리 컨트롤러.
  12. 제11항에 있어서,
    상기 제어 회로는,
    상기 함수 그룹에 대한 정적 분석 결과를 기초로, 상기 함수 그룹에 포함된 함수 간의 호출 경로 정보를 생성하는 메모리 컨트롤러.
  13. 제11항에 있어서,
    상기 제어 회로는,
    상기 제1 함수가 호출될 확률이 임계 확률 이상이면, 상기 제1 함수를 포함하는 바이너리를 상기 제2 시점에 상기 제1 메모리 영역에 로드하는 메모리 컨트롤러.
  14. 제11항에 있어서,
    상기 제어 회로는,
    상기 제2 시점에서 상기 제1 메모리 영역의 여유 공간의 크기가 상기 제1 함수를 포함하는 바이너리의 크기보다 작으면,
    상기 제2 시점에 상기 제1 메모리 영역에 이미 로드된 바이너리인 축출 후보 바이너리 중 하나 또는 둘 이상을 상기 제1 메모리 영역에서 축출하는 메모리 컨트롤러.
  15. 제11항에 있어서,
    상기 제어 회로는,
    상기 제1 함수를 호출하기 위해, 상기 제1 함수를 포함하는 바이너리를 상기 제1 메모리 영역과 다른 제2 메모리 영역으로 카피하는 메모리 시스템.
  16. 다수의 바이너리가 포함된 펌웨어를 저장하는 메모리 장치를 포함하는 메모리 시스템의 동작 방법에 있어서,
    상기 다수의 바이너리 중 어느 하나에 포함된 함수들의 전체 또는 일부를 포함하는 함수 그룹을 결정하는 단계; 및
    i) 상기 함수 그룹에 포함된 함수 간의 호출 경로 정보 및 ii) 상기 함수 그룹에 포함된 함수 각각에 대한 호출 확률 정보를 기초로,
    상기 함수 그룹에 포함된 함수 중 제1 시점에 호출되는 제1 함수를 포함하는 바이너리를 상기 제1 시점보다 이전인 제2 시점에 제1 메모리 영역에 로드하는 단계를 포함하는 메모리 시스템의 동작 방법.
  17. 제16항에 있어서,
    상기 함수 그룹에 포함된 함수 간의 호출 경로 정보는,
    상기 함수 그룹에 대한 정적 분석 결과를 기초로 생성되는 메모리 시스템의 동작 방법.
  18. 제16항에 있어서,
    상기 제1 함수를 포함하는 바이너리는 상기 제1 함수가 호출될 확률이 임계 확률 이상이면 상기 제2 시점에 상기 제1 메모리 영역에 로드되는 메모리 시스템의 동작 방법.
  19. 제16항에 있어서,
    상기 제2 시점에서 상기 제1 메모리 영역의 여유 공간의 크기가 상기 제1 함수를 포함하는 바이너리의 크기보다 작으면,
    상기 제2 시점에 상기 제1 메모리 영역에 이미 로드된 바이너리인 축출 후보 바이너리 중 하나 또는 둘 이상은 상기 제1 메모리 영역에서 축출되는 메모리 시스템의 동작 방법.
  20. 제16항에 있어서,
    상기 제1 함수가 호출될 때, 상기 제1 함수를 포함하는 바이너리는 상기 제1 메모리 영역과 다른 제2 메모리 영역으로 카피되는 메모리 시스템의 동작 방법.
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