KR20200117555A

KR20200117555A - 메모리 시스템, 메모리 장치 및 메모리 컨트롤러

Info

Publication number: KR20200117555A
Application number: KR1020190039823A
Authority: KR
Inventors: 신승환; 신웅식
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2019-04-04
Filing date: 2019-04-04
Publication date: 2020-10-14
Also published as: US10964395B2; CN111798903A; US20200321056A1; CN111798903B

Abstract

본 발명의 실시예들은 메모리 시스템, 메모리 장치, 메모리 컨트롤러 및 그 동작 방법에 관한 것으로서, 제1 워드 라인에 대응되는 제1 메모리 셀에 대한 데이터의 프로그램이 시작된 시점으로부터 제1 지연 시간이 경과하면 상태 체크 신호를 출력하고, 제2 워드 라인에 대응되는 제2 메모리 셀에 대한 데이터의 프로그램이 시작된 시점으로부터 제1 지연 시간과 다른 제2 지연 시간이 경과하면 상태 체크 신호를 출력함으로써, 데이터의 프로그램 동작과 관련한 상태 체크 동작을 효율적으로 수행할 수 있다.

Description

메모리 시스템, 메모리 장치 및 메모리 컨트롤러 {MEMORY SYSTEM, MEMORY DEVICE, MEMORY CONTROLLER AND OPERATING METHOD OF THEREOF}

본 발명의 실시예들은 메모리 시스템, 메모리 장치 및 메모리 컨트롤러에 관한 것이다.

저장 장치에 해당하는 메모리 시스템은 컴퓨터와, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기와 같은 호스트(host)의 요청을 기초로 데이터를 저장하는 장치이다. 메모리 시스템은 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다.

메모리 시스템에 포함된 비휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등을 포함할 수 있다.

메모리 시스템은 메모리 장치를 제어하기 위한 메모리 컨트롤러를 더 포함할 수 있으며, 이러한 메모리 컨트롤러는 호스트로부터 커맨드(Command)를 입력 받아, 입력 받은 커맨드에 기초하여 메모리 시스템에 포함된 휘발성 메모리 또는 비휘발성 메모리에 데이터를 리드(Read), 라이트(Write), 또는 소거(Erase) 하기 위한 동작들을 실행하거나 제어할 수 있다.

한편, 종래의 메모리 시스템의 경우, 메모리 장치로 데이터의 프로그램(쓰기) 시, 프로그램 동작과 관련한 시스템 성능 향상을 위하여, 프로그램 동작이 정상 완료되었는지를 확인하는 상태 체크 동작이 효율적으로 진행될 필요가 있으나, 현재 다양한 이유로 인하여, 상태 체크 동작이 효율적으로 진행되지 못하고, 이로 인해, 시스템 상의 여러 성능 저하 문제를 발생시키고 있는 실정이다.

본 발명의 실시예들은 데이터의 프로그램(쓰기) 동작을 효율적으로 관리할 수 있는 메모리 시스템, 메모리 장치 및 메모리 컨트롤러를 제공한다.

또한, 본 발명의 실시예들은 데이터의 프로그램 동작과 관련한 상태 체크 동작을 효율적으로 수행하는 메모리 시스템, 메모리 장치 및 메모리 컨트롤러를 제공한다.

또한, 본 발명의 실시예들은 메모리 장치 내 워드 라인 특성을 고려하여, 데이터의 프로그램 동작과 관련한 상태 체크 동작을 효과적으로 제어할 수 있는 메모리 시스템, 메모리 장치 및 메모리 컨트롤러를 제공한다.

또한, 본 발명의 실시예들은 데이터의 프로그램 동작과 관련한 상태 체크 동작이 보다 신속하게 수행될 수 있도록 하는 메모리 시스템, 메모리 장치 및 메모리 컨트롤러를 제공한다.

또한, 본 발명의 실시예들은 데이터의 프로그램 동작과 관련한 상태 체크 동작이 불필요하게 반복적으로 수행되는 것을 방지해줄 수 있는 메모리 시스템, 메모리 장치 및 메모리 컨트롤러를 제공한다.

일 측면에서, 본 발명의 실시예들은, 다수의 워드 라인과 다수의 비트 라인이 배치되며 다수의 메모리 셀이 배열되는 메모리 장치와, 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템을 제공할 수 있다.

다수의 워드 라인은 제1 워드 라인과 제2 워드 라인을 포함할 수 있다.

메모리 컨트롤러는, 제1 워드 라인에 대응되는 제1 메모리 셀에 대한 데이터의 프로그램이 시작된 시점으로부터 제1 지연 시간이 경과하면 상태 체크 신호를 메모리 장치로 출력할 수 있다.

메모리 컨트롤러는, 제2 워드 라인에 대응되는 제2 메모리 셀에 대한 데이터의 프로그램이 시작된 시점으로부터 제1 지연 시간과 다른 제2 지연 시간이 경과하면 상태 체크 신호를 메모리 장치로 출력할 수 있다.

제1 워드 라인에 대응되는 제1 메모리 셀에 데이터를 프로그램 하는데 걸리는 제1 프로그램 시간과, 제2 워드 라인에 대응되는 제2 메모리 셀에 데이터를 프로그램 하는데 걸리는 제2 프로그램 시간은 서로 다를 수 있다.

제2 프로그램 시간은 제1 프로그램 시간보다 길고, 제2 지연 시간은 제1 지연 시간보다 길 수 있다.

제1 워드 라인 및 제2 워드 라인은 동일한 메모리 블록 내에 배치될 수 있다. 또는, 제1 워드 라인 및 제2 워드 라인은 위치가 서로 다른 메모리 블록 내에 배치될 수 있다.

다수의 워드 라인은 제3 워드 라인 및 제4 워드 라인을 더 포함할 수 있으며, 이 경우, 메모리 컨트롤러는, 제3 워드 라인에 대응되는 제3 메모리 셀에 대한 데이터의 프로그램이 시작된 제3 시점으로부터 제3 지연 시간이 경과하면 상태 체크 신호를 출력할 수 있다. 그리고, 메모리 컨트롤러는, 제4 워드 라인에 대응되는 제4 메모리 셀에 대한 데이터의 프로그램이 시작된 제4 시점으로부터 제3 지연 시간과 다른 제4 지연 시간이 경과하면 상태 체크 신호를 출력할 수 있다.

제3 지연 시간은 제1 지연 시간과 대응되고, 제4 지연 시간은 제2 지연 시간과 대응될 수 있다.

제3 워드 라인에 대응되는 제3 메모리 셀에 데이터를 프로그램 하는데 걸리는 제3 프로그램 시간과, 제4 워드 라인에 대응되는 제4 메모리 셀에 데이터를 프로그램 하는데 걸리는 제4 프로그램 시간은 서로 다를 수 있다.

제1 프로그램 시간과 제3 프로그램 시간의 차이는 제1 프로그램 시간과 제2 프로그램 시간의 차이보다 작을 수 있다.

제2 프로그램 시간과 제4 프로그램 시간의 차이는 제2 프로그램 시간과 제3 프로그램 시간의 차이보다는 작을 수 있다.

제1 워드 라인, 제2 워드 라인, 제3 워드 라인 및 제4 워드 라인은 동일한 제1 메모리 블록 내에 배치될 수 있다.

또는, 제1 워드 라인 및 제3 워드 라인은 제1 메모리 블록 내에 배치되고, 제2 워드 라인 및 제4 워드 라인은 제1 메모리 블록과 위치가 다른 제2 메모리 블록 내에 배치될 수 있다.

다른 측면에서, 본 발명의 실시예들은, 호스트와 통신하기 위한 호스트 인터페이스와, 메모리 장치와 통신하기 위한 메모리 인터페이스와, 메모리 장치를 제어하기 위한 제어 회로를 포함하는 메모리 컨트롤러를 제공할 수 있다.

메모리 장치는 다수의 워드 라인과 다수의 비트 라인이 배치되며 다수의 메모리 셀이 배열될 수 있다.

제어 회로는, 다수의 워드 라인 중 제1 워드 라인에 대응되는 제1 메모리 셀에 대한 데이터의 프로그램이 시작된 시점으로부터 제1 지연 시간이 경과하면 상태 체크 신호를 메모리 장치로 출력할 수 있다.

제어 회로는, 다수의 워드 라인 중 제1 워드 라인과 다른 제2 워드 라인에 대응되는 제2 메모리 셀에 대한 데이터의 프로그램이 시작된 시점으로부터 제1 지연 시간과 다른 제2 지연 시간이 경과하면 상태 체크 신호를 메모리 장치로 출력할 수 있다.

또 다른 측면에서, 본 발명의 실시예들은, 다수의 워드 라인과, 다수의 워드 라인과 교차하여 배치되는 다수의 비트 라인과, 다수의 워드 라인과 다수의 비트 라인에 의해 정의되는 다수의 메모리 셀을 포함하는 메모리 장치를 제공할 수 있다.

다수의 워드 라인은 제1 워드 라인과 제2 워드 라인을 포함하고, 제1 워드 라인에 대응되는 제1 메모리 셀에 대한 데이터의 프로그램이 시작된 시점으로부터 상태 체크 신호가 메모리 컨트롤러로부터 수신되는 데까지 걸리는 제1 지연 시간과, 제2 워드 라인에 대응되는 제2 메모리 셀에 대한 데이터의 프로그램이 시작된 시점으로부터 상태 체크 신호가 메모리 컨트롤러로부터 수신되는 데까지 걸리는 제2 지연 시간은 서로 다를 수 있다.

또 다른 측면에서, 본 발명의 실시예들은, 메모리 장치에서의 다수의 워드 라인 중 제1 워드 라인에 대응되는 제1 메모리 셀에 대한 데이터의 프로그램을 제1 시점에 시작하는 단계와, 제1 시점으로부터 제1 지연 시간 후에 상태 체크 신호를 메모리 장치로 출력하는 단계와, 다수의 워드 라인 중 제1 워드 라인과 다른 제2 워드 라인에 대응되는 제2 메모리 셀에 대한 데이터의 프로그램을 제2 시점에 시작하는 단계와, 제2 시점으로부터 제1 지연 시간과 다른 제2 지연 시간 후에 상태 체크 신호를 메모리 장치로 출력하는 단계를 포함하는 메모리 컨트롤러의 동작 방법을 제공할 수 있다.

또 다른 측면에서, 본 발명의 실시예들은, 메모리 장치에서의 각 워드 라인 또는 각 워드 라인 그룹 별 프로그램 시간을 저장 관리하는 단계와, 각 워드 라인 또는 각 워드 라인 그룹 별 프로그램 시간에 근거하여, 각 워드 라인 또는 각 워드 라인 그룹 별로 메모리 장치의 프로그램 진행 또는 완료 상태를 체크하기 위한 상태 체크 타이밍을 독립적으로 제어하는 단계를 포함하는 메모리 컨트롤러의 동작 방법을 제공할 수 있다.

또 다른 측면에서, 본 발명의 실시예들은, 메모리 장치에서의 각 메모리 블록 별 프로그램 시간을 저장 관리하는 단계와, 각 메모리 블록 별 프로그램 시간에 근거하여, 각 메모리 블록 별로 메모리 장치의 프로그램 진행 또는 완료 상태를 체크하기 위한 상태 체크 타이밍을 독립적으로 제어하는 단계를 포함하는 메모리 컨트롤러의 동작 방법을 제공할 수 있다.

본 발명의 실시예들은 데이터의 프로그램(쓰기) 동작을 효율적으로 관리할 수 있는 메모리 시스템, 메모리 장치 및 메모리 컨트롤러를 제공할 수 있다.

또한, 본 발명의 실시예들은 데이터의 프로그램 동작과 관련한 상태 체크 동작을 효율적으로 수행하는 메모리 시스템, 메모리 장치 및 메모리 컨트롤러를 제공할 수 있다.

또한, 본 발명의 실시예들은 메모리 장치 내 워드 라인 특성을 고려하여, 데이터의 프로그램 동작과 관련한 상태 체크 동작을 효과적으로 제어할 수 있는 메모리 시스템, 메모리 장치 및 메모리 컨트롤러를 제공할 수 있다.

또한, 본 발명의 실시예들은 데이터의 프로그램 동작과 관련한 상태 체크 동작이 보다 신속하게 수행될 수 있도록 하는 메모리 시스템, 메모리 장치 및 메모리 컨트롤러를 제공할 수 있다.

또한, 본 발명의 실시예들은 데이터의 프로그램 동작과 관련한 상태 체크 동작이 불필요하게 반복적으로 수행되는 것을 방지해줄 수 있는 메모리 시스템, 메모리 장치 및 메모리 컨트롤러를 제공할 수 있다.

도 1은 본 발명의 실시예들에 따른 메모리 시스템을 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 개략적으로 나타낸 블록도이다.
도 3은 본 발명의 실시예들에 따른 메모리 장치의 메모리 블록을 개략적으로 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템의 프로그램 동작과 프로그램에 대한 상태 체크 동작에 관한 타이밍을 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 메모리 장치에서 각 워드 라인 별 프로그램 시간의 분포를 나타낸 도면이다.
도 6은 본 발명의 실시예들에 따른 메모리 시스템에서, 서로 다른 프로그램 시간을 갖는 제1 워드 라인과 제2 워드 라인 각각에 대한 상태 체크 타이밍을 나타낸 도면이다.
도 7은 본 발명의 실시예들에 따른 메모리 장치 내 다수의 메모리 다이와 메모리 컨트롤러 간의 채널 사용을 설명하기 위한 다이어그램이다.
도 8은 본 발명의 실시예들에 따른 메모리 컨트롤러의 동작 방법에 대한 흐름도이다.
도 9는 본 발명의 실시예들에 따른 메모리 컨트롤러의 적응적인 상태 체크 타이밍 제어를 설명하기 위한 예시적인 도면이다.
도 10은 본 발명의 실시예들에 따른 메모리 장치에서 각 워드 라인 별 프로그램 시간의 분포와, 이를 고려한 워드 라인 그룹들을 나타낸 도면이다.
도 11은 본 발명의 실시예들에 따른 메모리 시스템에서, 제1 워드 라인 그룹에 포함되는 제1 및 제3 워드 라인에 대한 상태 체크 타이밍을 나타낸 도면이다.
도 12는 본 발명의 실시예들에 따른 메모리 시스템에서, 제3 워드 라인 그룹에 포함되는 제2 및 제4 워드 라인에 대한 상태 체크 타이밍을 나타낸 도면이다.
도 13 내지 도 15는 본 발명의 실시예들에 따른 메모리 장치에서, 제1 워드 라인 그룹에 포함되는 제1 및 제3 워드 라인과, 제3 워드 라인 그룹에 포함되는 제2 및 제4 워드 라인에 대한 메모리 블록 위치를 예시적으로 나타낸 도면들이다.
도 16은 본 발명의 실시예들에 따른 메모리 컨트롤러의 각 워드 라인 또는 각 워드 라인 그룹 별 적응적인 상태 체크 타이밍 제어를 위한 동작 방법에 대한 흐름도이다.
도 17은 본 발명의 실시예들에 따른 메모리 컨트롤러의 각 메모리 블록 별 적응적인 상태 체크 타이밍 제어를 위한 동작 방법에 대한 흐름도이다.
도 18은 본 발명의 실시예들에 따른 메모리 컨트롤러의 개략적인 기능 블록도이다.
도 19는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 개략적으로 나타낸 블록도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.

또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.

또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.

도 1은 본 발명의 실시예들에 따른 메모리 시스템(100)을 개략적으로 나타낸 블록도다.

도 1을 참조하면, 본 발명의 실시예들에 따른 메모리 시스템(100)은 데이터를 저장하는 메모리 장치(110)와, 메모리 장치(110)를 제어하는 메모리 컨트롤러(120) 등을 포함할 수 있다.

메모리 장치(110)는 다수의 메모리 블록을 포함하며, 메모리 컨트롤러(120)의 제어에 응답하여 동작한다. 여기서, 메모리 장치(110)의 동작은 일 예로, 리드 동작(Read Operation), 프로그램 동작(Program Operation, Write Operation이라고도 함) 및 소거 동작(Erasure Operation) 등을 포함할 수 있다.

메모리 장치(110)는 데이터를 저장하는 복수의 메모리 셀을 포함하는 메모리 셀 어레이를 포함할 수 있다. 이러한 메모리 셀 어레이는 메모리 블록 내에 존재할 수 있다.

예를 들어, 메모리 장치(110)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR Flash memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등으로 구현될 수 있다.

한편, 메모리 장치(110)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명의 실시예들은 전하 저장층이 전도성 부유 게이트(Floating Gate)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.

메모리 장치(110)는 메모리 컨트롤러(120)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다.

예를 들면, 메모리 장치(110)는 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다. 이와 관련하여, 프로그램 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 읽기 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.

메모리 컨트롤러(120)는 호스트(HOST)의 요청에 따라 또는 호스트(HOST)의 요청과 무관하게 메모리 장치(110)의 동작을 제어할 수 있다.

예를 들면, 메모리 컨트롤러(120)는 메모리 장치(110)에 대한 라이트(프로그램), 리드, 소거 및 백그라운드(background) 동작을 제어할 수 있다. 여기서, 백그라운드 동작은 일 예로 가비지 컬렉션(GC, Garbage Collection), 웨어 레벨링(WL, Wear Leveling), 배드 블록 관리(BBM, Bad Block Management) 동작 등이 될 수 있다.

도 1을 참조하면, 메모리 컨트롤러(120)는 호스트 인터페이스(121), 메모리 인터페이스(122), 제어 회로(123) 등을 포함할 수 있다.

호스트 인터페이스(121)는 호스트(HOST)와의 통신을 위한 인터페이스를 제공한다. 제어 회로(123)는 호스트(HOST)로부터 커맨드를 수신할 때, 호스트 인터페이스(121)를 통해서 커맨드를 수신하여, 수신된 커맨드를 처리하는 동작을 수행할 수 있다.

메모리 인터페이스(122)는, 메모리 장치(110)와 연결되어 메모리 장치(110)와의 통신을 위한 인터페이스를 제공한다. 즉, 메모리 인터페이스(122)는 제어 회로(123)의 제어에 응답하여 메모리 장치(110)와 메모리 컨트롤러(120)를 인터페이스를 제공하도록 구성될 수 있다.

제어 회로(123)는 메모리 컨트롤러(120)의 전반적인 제어 동작을 수행하여 메모리 장치(110)의 동작을 제어한다. 이를 위해, 일 예로, 제어 회로(123)는 프로세서(124), 워킹 메모리(125) 등 중 하나 이상을 포함할 수 있으며, 경우에 따라서, 에러 검출 및 정정 회로(ECC Circuit, 126) 등을 더 포함할 수 있다.

프로세서(124)는 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(124)는 호스트 인터페이스(121)를 통해 호스트(HOST)와 통신하고, 메모리 인터페이스(122)를 통해 메모리 장치(110)와 통신할 수 있다.

프로세서(124)는 플래시 변환 레이어(FTL: Flash Translation Layer)의 기능을 수행할 수 있다. 프로세서(124)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(LBA, logical block address)를 물리 블록 어드레스(PBA, physical block address)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.

프로세서(124)는 호스트(HOST)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 랜더마이징 시드(seed)를 이용하여 호스트로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.

프로세서(124)는 읽기 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(HOST)로 출력될 것이다.

프로세서(124)는 펌웨어(FirmWare)를 실행하여 메모리 컨트롤러(120)의 동작을 제어할 수 있다. 다시 말해, 프로세서(124)는, 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행하기 위하여, 부팅 시 워킹 메모리(125)에 로딩 된 펌웨어를 실행(구동)할 수 있다. 일 예로, 펌웨어는 메모리 장치(110)에 저장되어 있다가 워킹 메모리(125)에 로딩 될 수 있다.

펌웨어(FirmWare)는 메모리 시스템(100) 내에서 실행되는 프로그램으로서, 일 예로, 호스트(HOST)에서 메모리 시스템(100)에 요구하는 논리 주소(Logical Address)와 메모리 장치(110)의 물리주소(Physical Address) 간의 변환 기능을 하는 플래시 변환 레이어(FTL: Flash Translation Layer), 호스트(HOST)에서 저장 장치인 메모리 시스템(100)에 요구하는 커맨드를 해석하여 플래시 변환 레이어(FTL)에 전달하는 역할을 하는 호스트 인터페이스 레이어(HIL: Host Interface Layer), 플래시 변환 레이어(FTL)에서 지시하는 커맨드를 메모리 장치(110)로 전달하는 플래시 인터페이스 레이어(FIL: Flash Interface Layer) 등을 포함할 수 있다.

워킹 메모리(125)는 메모리 컨트롤러(120)를 구동하기 위해 필요한 펌웨어, 프로그램 코드, 커맨드 또는 데이터들을 저장할 수 있다.

이러한 워킹 메모리(125)는, 일 예로, 휘발성 메모리로서, SRAM (Static RAM), DRAM (Dynamic RAM) 및 SDRAM(Synchronous DRAM) 등 중 하나 이상을 포함할 수 있다.

에러 검출 및 정정 회로(126)는 에러 정정 코드(Error Correction Code)를 이용하여 워킹 메모리(125)에 저장된 데이터(즉, 메모리 장치(110)로부터 전달된 리드 데이터)의 에러 비트를 검출하고, 검출된 에러 비트를 정정하도록 구성될 수 있다.

에러 검출 및 정정 회로(126)는 에러 정정 코드로 데이터를 디코딩하도록 구현될 수 있다. 에러 검출 및 정정 회로(126)는 다양한 코드 디코더로 구현될 수 있다. 예를 들어, 비체계적 코드 디코딩을 수행하는 디코더 또는 체계적 코드 디코딩을 수행하는 디코더가 이용될 수 있다.

예를 들면, 에러 검출 및 정정 회로(126)는 리드 데이터들 각각에 대해 섹터 단위로 에러 비트를 검출할 수 있다. 즉, 각각의 리드 데이터는 복수의 섹터(sector)로 구성될 수 있다. 섹터(sector)는 플래시 메모리의 읽기 단위인 페이지(page)보다 더 작은 데이터 단위를 의미할 수 있다. 각각의 리드 데이터를 구성하는 섹터들은 어드레스를 매개로 서로 대응될 수 있다.

에러 검출 및 정정 회로(126)는 비트 에러율(Bit Error Rate, BER)을 산출하고, 섹터 단위로 정정 가능 여부를 판단할 수 있다. 에러 검출 및 정정 회로(126)는 예를 들어, 비트 에러율(BER)이 기준값(reference value)보다 높은 경우 해당 섹터를 정정 불가능(Uncorrectable or Fail)으로 판단할 것이다. 반면에, 비트 에러율(BER)이 기준값보다 낮은 경우 해당 섹터를 정정 가능(Correctable or Pass)으로 판단할 것이다.

에러 검출 및 정정 회로(126)는 모든 리드 데이터들에 대해 순차적으로 에러 검출 및 정정 동작을 수행할 수 있다. 에러 검출 및 정정 회로(126)는 리드 데이터에 포함된 섹터가 정정 가능한 경우 다음 리드 데이터에 대해서는 해당 섹터에 대한 에러 검출 및 정정 동작을 생략할 수 있다. 이렇게 모든 리드 데이터들에 대한 에러 검출 및 정정 동작이 종료되면, 에러 검출 및 정정 회로(126)는 마지막까지 정정 불가능으로 판단된 섹터를 검출할 수 있다. 정정 불가능한 것으로 판단된 섹터는 하나 또는 그 이상일 수 있다. 에러 검출 및 정정 회로(126)는 정정 불가능으로 판단된 섹터에 대한 정보(ex. 어드레스 정보)를 프로세서(124)로 전달할 수 있다.

버스(127)는 메모리 컨트롤러(120)의 구성 요소들(121, 122, 124, 125, 126) 사이의 채널을 제공하도록 구성될 수 있다. 이러한 버스(127)는, 일 예로, 각종 제어 신호, 커맨드 등을 전달하기 위한 제어 버스와, 각종 데이터를 전달하기 위한 데이터 버스 등을 포함할 수 있다.

메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126)은 예시일 뿐, 위에서 언급된 구성 요소들(121, 122, 124, 125, 126) 중 일부의 구성 요소는 삭제되거나, 위에서 언급된 구성 요소들(121, 122, 124, 125, 126) 중 몇몇 구성 요소들이 하나로 통합되거나, 하나 이상의 구성 요소가 추가될 수도 있다.

아래에서는, 도 2를 참조하여 메모리 장치(110)에 대하여 더욱 상세하게 설명한다.

도 2는 본 발명의 실시예들에 따른 메모리 장치(110)를 개략적으로 나타낸 블록도다.

도 2를 참조하면, 본 발명의 실시예들에 따른 메모리 장치(110)는, 메모리 셀 어레이(Memory Cell Array, 210), 어드레스 디코더(Address Decoder, 220), 리드 앤 라이트 회로(Read and Write Circuit, 230), 제어 로직(Control Logic, 240) 및 전압 생성 회로(Voltage Generation Circuit, 250) 등을 포함할 수 있다.

메모리 셀 어레이(210)는 다수의 메모리 블록(BLK1~BLKz, z는 2 이상의 자연수)을 포함할 수 있다.

다수의 메모리 블록(BLK1~BLKz)에는, 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 배치되며 다수의 메모리 셀(MC)이 배열될 수 있다.

다수의 메모리 블록(BLK1~BLKz)은 다수의 워드 라인(WL)을 통해 어드레스 디코더(220)에 연결될 수 있다. 다수의 메모리 블록(BLK1~BLKz)은 다수의 비트 라인(BL)을 통해 리드 앤 라이트 회로(230)에 연결될 수 있다.

다수의 메모리 블록(BLK1~BLKz) 각각은 다수의 메모리 셀을 포함할 수 있다. 예를 들어, 다수의 메모리 셀은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 메모리 셀 어레이(210)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있으며, 경우에 따라서는, 3차원 구조의 메모리 셀 어레이로 구성될 수도 있다.

한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(SLC: Single-Level Cell)일 수 있다. 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(MLC: Multi-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(TLC: Triple-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(QLC: Quad-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀을 포함할 수도 있다.

도 2를 참조하면, 어드레스 디코더(220), 리드 앤 라이트 회로(230), 제어 로직(240) 및 전압 생성 회로(250) 등은 메모리 셀 어레이(210)를 구동하는 주변 회로로서 동작할 수 있다.

어드레스 디코더(220)는 다수의 워드 라인(WL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다. 어드레스 디코더(220)는 제어 로직(240)의 제어에 응답하여 동작하도록 구성될 수 있다. 어드레스 디코더(220)는 메모리 장치(110) 내부의 입출력 버퍼를 통해 어드레스(Address)를 수신할 수 있다.

어드레스 디코더(220)는 수신된 어드레스 중 블록 어드레스(Block Address)를 디코딩 하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다. 또한 어드레스 디코더(220)는 리드 동작 중 리드 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드 라인에 전압 생성 회로(250)에서 발생된 리드 전압(Vread)를 선택된 워드 라인에 인가하고, 나머지 비 선택된 워드 라인들에는 패스 전압(Vpass)을 인가할 수 있다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드 라인에 전압 생성 회로(250)에서 발생된 검증 전압을 선택된 워드 라인에 인가하고, 나머지 비 선택된 워드 라인들에는 패스 전압(Vpass)을 인가할 수 있다.

어드레스 디코더(220)는 수신된 어드레스 중 열 어드레스를 디코딩 하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩 된 열 어드레스를 리드 앤 라이트 회로(230)에 전송할 수 있다.

메모리 장치(110)의 리드 동작 및 프로그램 동작은 페이지 단위로 수행될 수 있다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함할 수 있다.

어드레스 디코더(220)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택할 수 있다. 열 어드레스는 어드레스 디코더(220)에 의해 디코딩되어 리드 앤 라이트 회로(230)에 제공될 수 있다.

어드레스 디코더(220)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등 중 하나 이상을 포함할 수 있다.

리드 앤 라이트 회로(230)는 다수의 페이지 버퍼(PB)를 포함할 수 있다. 리드 앤 라이트 회로(230)는 메모리 셀 어레이(210)의 리드 동작(Read Operation) 시에는 "리드 회로(read circuit)"로 동작하고, 라이트 동작(Write Operation) 시에는 "라이트 회로(write circuit)"로 동작할 수 있다.

전술한 리드 앤 라이트 회로(230)는 페이지 버퍼 회로(Page Buffer Circuit) 또는 데이터 레지스터 회로(Data Register Circuit)를 포함할 수 있다. 예를 들어, 데이터 레지스터 회로는 데이터 처리 기능을 담당하는 데이터 버퍼(Data Buffer)를 포함할 수 있고, 경우에 따라서, 캐싱 기능을 담당하는 캐쉬 버퍼(Cache Buffer)를 추가로 더 포함할 수 있다.

다수의 페이지 버퍼(PB)는 다수의 비트 라인(BL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다. 다수의 페이지 버퍼(PB)는 리드 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱전압(Vth)을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치할 수 있다. 리드 앤 라이트 회로(230)는 제어 로직(240)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작할 수 있다.

리드 앤 라이트 회로(230)는 리드 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 메모리 장치(110)의 입출력 버퍼로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 리드 앤 라이트 회로(230)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.

제어 로직(240)은 어드레스 디코더(220), 리드 앤 라이트 회로(230), 및 전압 생성 회로(250) 등과 연결될 수 있다. 제어 로직(240)은 메모리 장치(110)의 입출력 버퍼를 통해 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다.

제어 로직(240)은 제어 신호(CTRL)에 응답하여 메모리 장치(110)의 제반 동작을 제어하도록 구성될 수 있다. 또한 제어 로직(240)은 다수의 페이지 버퍼(PB)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어 신호를 출력할 수 있다.

제어 로직(240)은 메모리 셀 어레이(210)의 리드 동작을 수행하도록 리드 앤 라이트 회로(230)를 제어할 수 있다.

전압 생성 회로(250)는 제어 로직(240)에서 출력되는 전압 생성 회로 제어 신호에 응답하여 리드 동작 시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성할 수 있다

도 3은 본 발명의 실시예들에 따른 메모리 장치(110)의 다수의 메모리 블록(BLK1~BLKz) 중 하나를 개략적으로 나타낸 도면이다.

도 3을 참조하면, 메모리 장치(110)에 포함된 다수의 메모리 블록(BLK1~BLKz) 각각은 다수의 페이지(PG)와 다수의 스트링(STR)이 매트릭스 형태로 배치되어 구성될 수 있다.

다수의 페이지(PG)는 다수의 워드 라인(WL)과 대응되고, 다수의 스트링(STR)은 다수의 비트 라인(BL)과 대응된다.

즉, 다수의 메모리 블록(BLK1~BLKz) 각각에는 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 교차하면서 배치될 수 있다. 예를 들어, 다수의 워드 라인(WL) 각각은 행 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 열 방향으로 배치될 수 있다. 다른 예를 들어, 다수의 워드 라인(WL) 각각은 열 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 행 방향으로 배치될 수 있다.

다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 서로 교차하여, 다수의 메모리 셀(MC)이 정의될 수 있다. 각 메모리 셀(MC)에는 트랜지스터가 배치될 수 있다. 예를 들어, 각 메모리 셀(MC)에 배치된 트랜지스터는 드레인, 소스 및 게이트 등을 포함할 수 있는데, 트랜지스터의 드레인(또는 소스)은 해당 비트 라인과 직접 또는 다른 트랜지스터를 경유하여 연결될 수 있고, 트랜지스터의 소스(또는 드레인)는 소스 라인(그라운드일 수 있음)과 직접 또는 다른 트랜지스터를 경유하여 연결될 수 있으며, 트랜지스터의 게이트는 절연체에 둘러싸인 플로팅 게이트(Floating Gate)와 게이트 전압이 인가되는 컨트롤 게이트(Control Gate)를 포함할 수 있다.

리드(Read) 동작 및 프로그램(Program) 동작(라이트 동작)은 페이지 단위로 수행될 수 있으며, 소거(Erasure) 동작은 메모리 블록 단위로 수행될 수 있다.

도 3을 참조하면, 다수의 메모리 블록(BLK1~BLKz) 각각에는, 2개의 최외곽 워드 라인 중 리드 앤 라이트 회로(230)와 더 인접한 제1 최외곽 워드 라인의 바깥쪽에는 제1 선택 라인(소스 선택 라인 또는 드레인 선택 라인이라고도 함)이 더 배치될 수 있으며, 다른 제2 최외곽 워드 라인의 바깥쪽에는 제2 선택 라인(드레인 선택 라인 또는 소스 선택 라인이라고도 함)이 더 배치될 수 있다.

한편, 경우에 따라서, 제1 최외곽 워드 라인과 제1 선택 라인 사이에는 하나 이상의 더미 워드 라인이 더 배치될 수 있다. 또한, 제2 최외곽 워드 라인과 제2 선택 라인 사이에도 하나 이상의 더미 워드 라인이 더 배치될 수 있다.

도 4는 본 발명의 실시예들에 따른 메모리 시스템(100)의 프로그램 동작과 프로그램에 대한 상태 체크 동작에 관한 타이밍을 나타낸 도면이다.

도 4를 참조하면, 본 발명의 실시예들에 따른 메모리 시스템(100)에서, 메모리 장치(100)로 데이터의 프로그램(쓰기)이 시작된 이후, 미리 정해진 "지연 시간(tDELAY)"이 경과하면, 메모리 컨트롤러(120)는 메모리 장치(100)에 데이터의 프로그램이 완료 되었는지를 체크할 수 있다. 이러한 체크를 "상태 체크(Status Check)"라고 한다.

메모리 컨트롤러(120)는 상태 체크(Status Check)를 위하여 상태 체크 신호(SCS: Status Check Signal)을 메모리 장치(110)로 출력할 수 있다.

메모리 장치(110)는 상태 체크 신호(SCS)를 수신하게 되면, 프로그램 완료 여부에 따라, 프로그램 완료 또는 프로그램 미 완료를 나타내는 응답 신호를 메모리 컨트롤러(120)로 출력할 수 있다.

한편, 메모리 장치(100)에는 다수의 메모리 셀(MC)이 존재하며, 다수의 메모리 셀(MC) 각각에 데이터가 프로그램(쓰기) 되는데 걸리는 "프로그램 시간"이 서로 다를 수 있다.

예를 들어, 다수의 워드 라인(WL) 간의 특성 편차가 존재할 수 있다. 이러한 다수의 워드 라인(WL) 간의 특성 편차로 인해, 다수의 워드 라인(WL) 각각에 대응되는 메모리 셀(MC) 간의 프로그램 시간 편차가 존재할 수 있다. 여기서, 워드 라인(WL)의 특성은, 일 예로, 신호 전달 특성일 수 있으며, 시정수(Time Constant), 저항, 캐패시턴스 등을 포함할 수 있다.

도 5는 본 발명의 실시예들에 따른 메모리 장치(110)에서 다수의 워드 라인(WL) 각각의 프로그램 시간(tPGM)의 분포를 나타낸 도면이다.

도 5를 참조하면, 메모리 장치(110)에서, 다수의 워드 라인(WL) 간의 특성 편차로 인해 다수의 워드 라인(WL) 각각에 대응되는 메모리 셀(MC)에 데이터가 프로그램이 되는데 걸리는 프로그램 시간(tPGM)의 편차가 발생할 수 있다.

예를 들어, 다수의 워드 라인(WL) 중 제1 워드 라인(WL1)에 일정 전압을 인가하여 제1 워드 라인(WL1)에 대응되는 메모리 셀(MC)에 데이터를 프로그램 하는데 걸리는 제1 프로그램 시간(tPGM1)은, 모든 워드 라인(WL)에 대한 프로그램 시간들(tPGM)의 평균 프로그램 시간(tPGM_AVG)보다 짧을 수 있다.

다수의 워드 라인(WL) 중 제2 워드 라인(WL2)에 일정 전압을 인가하여 제2 워드 라인(WL2)에 대응되는 메모리 셀(MC)에 데이터를 프로그램 하는데 걸리는 제2 프로그램 시간(tPGM2)은 평균 프로그램 시간(tPGM_AVG)보다 길 수 있다.

즉, 다수의 워드 라인(WL)에 포함된 제1 워드 라인(WL1)과 제2 워드 라인(WL2)에서, 제1 워드 라인(WL1)에 대응되는 메모리 셀(MC)에 데이터가 프로그램이 되는데 걸리는 제1 프로그램 시간(tPGM1)은 제2 워드 라인(WL2)에 대응되는 메모리 셀(MC)에 데이터가 프로그램이 되는데 걸리는 제2 프로그램 시간(tPGM2) 보다 짧다.

전술한 바와 같이, 메모리 장치(110)에 포함된 다수의 워드 라인(WL)에 대응되는 메모리 셀들(MC)에 데이터가 프로그램이 되는데 걸리는 프로그램 시간들(tPGM)이 편차가 있기 때문에, 프로그램을 시작한 시점으로부터 상태 체크 신호(SCS)를 출력함으로써 상태 체크를 시작하는 시점까지의 지연 시간(tDELAY)는 평균 프로그램 시간(tPGM_AVG)으로 설정될 수 있다.

다시 말해, 메모리 컨트롤러(120)가 프로그램을 시작한 시점으로부터 평균 프로그램 시간(tPGM_AVG)에 해당하는 지연 시간(tDELAY)이 경과한 이후 상태 체크 신호(SCS)를 출력함으로써 상태 체크를 시작할 수 있다.

전술한 바와 같이, 메모리 컨트롤러(120)가 지연 시간(tDELAY)으로서 평균 프로그램 시간(tPGM_AVG)을 이용하여 상태 체크 타이밍을 제어하는 경우에 대하여, 예시를 도 6을 참조하여 설명한다.

도 6은 본 발명의 실시예들에 따른 메모리 시스템(100)에서, 서로 다른 프로그램 시간을 갖는 제1 워드 라인(WL1)과 제2 워드 라인(WL2) 각각에 대한 상태 체크 타이밍을 나타낸 도면이다.

도 6을 참조하면, 제1 워드 라인(WL1)에 대응되는 메모리 셀(MC)에 데이터를 프로그램 하는 상황을 고려하면, 메모리 컨트롤러(120)는 제1 워드 라인(WL1)에 대응되는 메모리 셀(MC)에 데이터의 프로그램이 시작되는 제1 시점(tPGM_START1)으로부터 평균 프로그램 시간(tPGM_AVG)에 해당하는 지연 시간(tDELAY)이 경과한 이후 상태 체크 신호(SCS)를 출력함으로써 상태 체크를 시작할 수 있다.

또한, 도 6을 참조하면, 제2 워드 라인(WL2)에 대응되는 메모리 셀(MC)에 데이터를 프로그램 하는 상황을 고려하면, 메모리 컨트롤러(120)는 제2 워드 라인(WL2)에 대응되는 메모리 셀(MC)에 데이터의 프로그램이 시작되는 제2 시점(tPGM_START2)으로부터 평균 프로그램 시간(tPGM_AVG)에 해당하는 지연 시간(tDELAY)이 경과한 이후 상태 체크 신호(SCS)를 출력함으로써 상태 체크를 시작할 수 있다.

일반적으로, 제1 시점(tPGM_START1)과 제2 시점(tPGM_START2)은 서로 다른 시각일 수 있다. 경우에 따라서, 둘 이상의 페이지(PG)에 대한 프로그램 동작이 동시에 진행될 수 있는데, 이 경우, 제1 시점(tPGM_START1)과 제2 시점(tPGM_START2)은 동일한 시각일 수도 있다.

제1 워드 라인(WL1)에 대응되는 제1 프로그램 시간(tPGM1)은 제1 시점(tPGM_START1)에 해당하는 제1 프로그램 시작 시점에서 제1 프로그램 완료 시점(tPGM_END1)까지 시간적인 길이다.

제2 워드 라인(WL2)에 대응되는 제2 프로그램 시간(tPGM2)은 제2 시점(tPGM_START2)에 해당하는 제2 프로그램 시작 시점에서 제2 프로그램 완료 시점(tPGM_END2)까지 시간적인 길이다.

도 6을 참조하면, 앞에서 살펴보았다시피, 제1 워드 라인(WL1)에 대응되는 제1 프로그램 시간(tPGM1)은 평균 프로그램 시간(tPGM_AVG)보다 짧다.

메모리 컨트롤러(120)는, 제1 워드 라인(WL1)에 대응되는 메모리 셀(MC)에 대한 프로그램이 완료되었음에도 불구하고, 이를 인지하지 못한다.

이에 따라, 메모리 컨트롤러(120)는, 제1 워드 라인(WL1)에 대응되는 메모리 셀(MC)에 대한 프로그램이 완료된 상태에서, 지연 시간(tDELAY)이 완전히 경과할 때까지, 일정 시간 동안의 유휴 시간(Idle Time)을 기다린 이후, 상태 체크를 수행하게 된다.

이와 같이, 메모리 컨트롤러(120)는 제1 워드 라인(WL1)에 대응되는 메모리 셀(MC)에 대한 프로그램이 완료되었음에도 불구하고, 프로그램 완료 여부를 확인하기 위한 상태 체크를 바로 수행하지 못하고, 유휴 시간(Idle Time) 동안 불필요한 대기해야 하기 때문에, 전체적인 프로그램 동작 속도가 느려지고 메모리 시스템(100)의 성능 저하를 야기할 수 있다.

한편, 도 6을 참조하면, 앞에서 살펴보았다시피, 제2 워드 라인(WL2)에 대응되는 제2 프로그램 시간(tPGM2)은 평균 프로그램 시간(tPGM_AVG)보다 길다.

메모리 컨트롤러(120)는, 제2 워드 라인(WL2)에 대응되는 메모리 셀(MC)에 대한 프로그램이 완료되지 않았음에도 불구하고, 이를 인지하지 못한다.

이에 따라, 메모리 컨트롤러(120)는, 제2 워드 라인(WL2)에 대응되는 메모리 셀(MC)에 대한 프로그램이 완료되지 않은 상태에서, 지연 시간(tDELAY)이 경과해버린 관계로, 지연 시간(tDELAY)이 경과한 시점으로부터 프로그램 완료를 지시하는 정상적인 응답 신호를 수신할 때까지 상태 체크 신호(SCS)를 반복적으로 출력하여 반복적인 상태 체크를 수행하게 된다.

전술한 바와 같이, 메모리 컨트롤러(120)는 제2 워드 라인(WL2)에 대응되는 메모리 셀(MC)에 대한 프로그램이 미 완료되었음에도 불구하고, 프로그램 완료 여부를 확인하기 위한 반복적인 상태 체크를 불필요하게 수행한다. 이러한 불필요한 반복적인 상태 체크는 메모리 컨트롤러(120)의 부하로 작용하고 메모리 시스템(100)의 성능 저하를 야기할 수 있다.

도 7은 본 발명의 실시예들에 따른 메모리 장치(110) 내 다수의 메모리 다이와 메모리 컨트롤러(120) 간의 채널 사용을 설명하기 위한 다이어그램이다.

도 7을 참조하면, 메모리 장치(110)는 다수의 메모리 다이(DIE #1 ~ DIE #K, K는 2 이상의 자연수)를 포함할 수 있다.

메모리 컨트롤러(120)와 다수의 메모리 다이(DIE #1 ~ DIE #K)는 하나의 채널(CH)을 통해 연결될 수 있다.

이 경우, 일 예로, 상태 체크 신호(SCS)가 메모리 컨트롤러(120)에서 다수의 메모리 다이(DIE #1 ~ DIE #K) 중 어떠한 하나의 제2 메모리 다이(DIE #2)로 출력될 때, 채널(CH)은 해당 제2 메모리 다이(DIE #2)에 의해 점유될 수 있다.

아래에서는, 이러한 채널 점유와 도 6의 불필요한 반복적인 상태 체크 동작 간의 관계를 설명한다. 예를 들어, 도 6의 제2 워드 라인(WL2)과 이에 대응되는 메모리 셀(MC)이 제2 메모리 다이(DIE #2)에 포함된다고 가정한다.

전술한 바와 같이, 메모리 컨트롤러(120)는 제2 워드 라인(WL2)에 대응되는 메모리 셀(MC)에 대한 프로그램이 미 완료되었음에도 불구하고, 프로그램 완료 여부를 확인하기 위한 반복적인 상태 체크를 불필요하게 수행하게 되는데, 이러한 불필요한 반복적인 상태 체크는 메모리 컨트롤러(120)의 부하로 작용할 뿐만 아니라, 동일 채널(CH) 내 다른 메모리 다이(DIE #1, DIE #3, ... , DIE #K)에 채널 점유 시간을 할당해줄 수 없게 되어, 메모리 시스템(100)의 전체적인 성능을 떨어뜨릴 수 있다.

아래에서는, 메모리 컨트롤러(120)가 하나의 평균 프로그램 시간(tPGM_AVG)만을 지연 시간(tDELAY)으로서 이용하여 상태 체크 타이밍을 제어하는 경우에 발생하는 성능 저하 및 부하 등을 줄여주거나 방지할 수 있는 적응적인 상태 체크 타이밍 제어 방법에 대하여 설명한다.

도 8은 본 발명의 실시예들에 따른 메모리 컨트롤러(120)의 동작 방법에 대한 흐름도이고, 도 9는 본 발명의 실시예들에 따른 메모리 컨트롤러(120)의 적응적인 상태 체크 타이밍 제어를 설명하기 위한 예시적인 도면이다.

본 발명의 실시예들에 따른 메모리 컨트롤러(120)는 데이터의 프로그램 동작이 개시된 이후 프로그램 완료 여부를 확인하기 위한 상태 체크 동작을 수행함에 있어서, 상태 체크 동작과 관련한 성능 저하 또는 부하 증가를 방지할 수 있는 적응적인 상태 체크 타이밍 제어를 수행할 수 있다.

이를 위해, 본 발명의 실시예들에 따른 메모리 컨트롤러(120)의 동작 방법은, 메모리 장치(110)에서의 다수의 워드 라인(WL) 중 제1 워드 라인(WL1)에 대응되는 제1 메모리 셀(MC)에 대한 데이터의 프로그램을 제1 시점(tPGM_START1)에 시작하는 단계(S810)와, 제1 시점(tPGM_START1)으로부터 제1 지연 시간(tDELAY1) 후에 상태 체크 신호(SCS)를 메모리 장치(110)로 출력하는 단계(S820)와, 다수의 워드 라인(WL) 중 제1 워드 라인(WL1)과 다른 제2 워드 라인(WL2)에 대응되는 제2 메모리 셀(MC)에 대한 데이터의 프로그램을 제2 시점(tPGM_START2)에 시작하는 단계(S830)와, 제2 시점(tPGM_START2)으로부터 제1 지연 시간(tDELAY1)과 다른 제2 지연 시간(tDELAY2) 후에 상태 체크 신호(SCS)를 메모리 장치(110)로 출력하는 단계(S840) 등을 포함할 수 있다.

도 9를 참조하면, 제1 워드 라인(WL1)에 대응되는 제1 메모리 셀(MC)에 데이터를 프로그램 하는데 걸리는 제1 프로그램 시간(tPGM1)과, 제2 워드 라인(WL2)에 대응되는 제2 메모리 셀(MC)에 데이터를 프로그램 하는데 걸리는 제2 프로그램 시간(tPGM2)은 서로 다를 수 있다.

예를 들어, 도 9를 참조하면, 제2 프로그램 시간(tPGM2)은 제1 프로그램 시간(tPGM1)보다 길수 있다. 이 경우, 제2 지연 시간(tDELAY2)은 제1 지연 시간(tDELAY1)보다 길 수 있다.

전술한 바에 따르면, 도 9를 참조하면, 상대적으로 짧은 제1 프로그램 시간(tPGM1)을 발생시킬 수 있는 제1 워드 라인(WL1)의 경우, 상대적으로 짧은 제1 지연 시간(tDELAY1)의 설정을 통해 상태 체크 시점이 보다 앞당겨져서, 상태 체크 동작이 보다 신속하게 진행될 수 있다.

또한, 도 9를 참조하면, 상대적으로 긴 제2 프로그램 시간(tPGM2)을 발생시킬 수 있는 제2 워드 라인(WL2)의 경우, 상대적으로 긴 제2 지연 시간(tDELAY2)의 설정을 통해 상태 체크 시점이 늦추어지게 되어, 불필요한 반복적인 상태 체크 동작이 방지되고 채널 점유 시간도 줄여줄 수 있다.

한편, 도 8에서는, S810 단계 및 S820 단계가 S830 단계 및 S840 단계보다 앞서서 실행되는 것처럼 도시되어 있으나, 이는 설명의 편의를 위한 것일 뿐, S810 단계 및 S820 단계가 S830 단계 및 S840 단계보다 뒤에 실행될 수도 있다.

전술한 적응적 상태 체크 타이밍 제어는 메모리 컨트롤러(120) 내 제어 회로(123)에 의해 실행될 수 있다.

다시 말해, 메모리 컨트롤러(120) 내 제어 회로(123)는, 다수의 워드 라인(WL) 중 제1 워드 라인(WL1)에 대응되는 제1 메모리 셀(MC)에 대한 데이터의 프로그램이 시작된 제1 시점(tPGM_START1)으로부터 제1 지연 시간(tDELAY1)이 경과하면 상태 체크 신호(SCS)를 메모리 장치(110)로 출력하고, 다수의 워드 라인(WL) 중 제1 워드 라인(WL1)과 다른 제2 워드 라인(WL2)에 대응되는 제2 메모리 셀(MC)에 대한 데이터의 프로그램이 시작된 제2 시점(tPGM_START2)으로부터 제1 지연 시간(tDELAY1)과 다른 제2 지연 시간(tDELAY2)이 경과하면 상태 체크 신호(SCS)를 메모리 장치(110)로 출력할 수 있다.

메모리 컨트롤러(120)에 포함된 제어 회로(123) 내 프로세서(124)가 워킹 메모리(125)에 로딩 된 펌웨어를 실행하여 적응적인 상태 체크 타이밍 제어를 수행할 수 있다.

전술한 메모리 컨트롤러(120)와 연동하는 메모리 장치(110)는, 다수의 워드 라인(WL)과, 다수의 워드 라인(WL)과 교차하여 배치되는 다수의 비트 라인(BL)과, 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 교차하여 정의되는 다수의 메모리 셀(MC)을 포함할 수 있다.

다수의 워드 라인(WL)은 제1 워드 라인(WL1)과 제2 워드 라인(WL2)을 포함할 수 있다.

제1 워드 라인(WL1)에 대응되는 제1 메모리 셀(MC)에 대한 데이터의 프로그램이 시작된 제1 시점(tPGM_START1)으로부터 상태 체크 신호(SCS)가 메모리 컨트롤러(120)로부터 수신되는 데까지 걸리는 제1 지연 시간(tDELAY1)과, 제2 워드 라인(WL2)에 대응되는 제2 메모리 셀(MC)에 대한 데이터의 프로그램이 시작된 제2 시점(tPGM_START2)으로부터 상태 체크 신호(SCS)가 메모리 컨트롤러(120)로부터 수신되는 데까지 걸리는 제2 지연 시간(tDELAY2)은 서로 다를 수 있다.

전술한 바와 같이, 제1 워드 라인(WL1)에 대응되는 제1 메모리 셀(MC)에 데이터를 프로그램 하는데 걸리는 제1 프로그램 시간(tPGM1)과, 제2 워드 라인(WL2)에 대응되는 제2 메모리 셀(MC)에 데이터를 프로그램 하는데 걸리는 제2 프로그램 시간(tPGM2)은 서로 다를 수 있다.

예를 들어, 제2 프로그램 시간(tPGM2)은 제1 프로그램 시간(tPGM1)보다 길 수 있으며, 이 경우, 제2 지연 시간(tDELAY2)은 제1 지연 시간(tDELAY1)보다 길 수 있다.

한편, 일 예로, 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 다수의 메모리 블록(BLK1~BLKz) 중 하나의 동일한 메모리 블록 내에 배치될 수 있다.

다른 예로, 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 다수의 메모리 블록(BLK1~BLKz) 중 위치가 서로 다른 메모리 블록 내에 각각 배치될 수 있다.

한편, 제1 프로그램 시간(tPGM1) 및/또는 제2 프로그램 시간(tPGM2)은 항상 고정된 값일 수도 있고, 메모리 장치(110)의 동작 시간(구동 시간)에 따라 변할 수 있는 값일 수도 있다. 이에 따라, 제1 지연 시간(tDELAY1) 및/또는 제2 지연 시간(tDELAY2)은 항상 고정된 값일 수도 있고, 제1 프로그램 시간(tPGM1) 및/또는 제2 프로그램 시간(tPGM2)의 변화에 따라 가변 되는 값일 수도 있다.

전술한 적응적인 상태 체크 타이밍 제어는, 프로그램 시간(tPGM)의 길고 짧음에 따라 지연 시간(tDELAY)을 길고 짧게 적응적으로 설정하는 기법을 필요로 한다.

이를 위해, 메모리 컨트롤러(120)는 메모리 장치(110) 내 다수의 워드 라인(WL) 또는 다수의 메모리 셀(MC) 각각에 대하여 지연 시간(tDELAY)의 길이를 개별적으로 적응적으로 제어할 수 있다. 이러한 제어 방식을 개별 제어 방식이라고 한다.

본 발명의 실시예들에 따른 메모리 컨트롤러(120)는, 제어 효율을 더욱 높이기 위하여, 개별 제어 방식 대신에 그룹 제어 방식으로 적응적인 상태 체크 타이밍 제어를 수행할 수도 있다.

보다 구체적으로, 메모리 컨트롤러(120)는, 메모리 장치(110) 내 다수의 워드 라인(WL)을 둘 이상의 워드 라인 그룹으로 그룹화하여 둘 이상의 워드 라인 그룹 각각에 대하여 지연 시간(tDELAY)의 길이를 적응적으로 제어하는 그룹 제어 방식으로 적응적인 상태 체크 타이밍 제어를 수행할 수 있다.

아래에서는, 본 발명의 실시예들에 따른 그룹 제어 방식의 적응적인 상태 체크 타이밍 제어 방법을 설명한다.

도 10은 본 발명의 실시예들에 따른 메모리 장치(110)에서 각 워드 라인 별 프로그램 시간(tPGM)의 분포와, 이를 고려한 워드 라인 그룹들을 나타낸 도면이다.

도 10을 참조하면, 전술한 바와 같이, 메모리 장치(110)에 포함된 다수의 워드 라인(WL) 각각에 대응되는 메모리 셀(MC)에 데이터가 프로그램 되는데 걸리는 프로그램 시간(tPGM)은 편차를 가진다.

따라서, 도 10에 도시된 바와 같이, 메모리 장치(110)에 포함된 다수의 워드 라인(WL) 각각에 대응되는 프로그램 시간(tPGM)은 소정의 분포를 가질 수 있다.

도 10에 예시된 워드 라인 별 프로그램 시간(tPGM)의 분포도를 참조하면, 프로그램 시간(tPGM)의 크기에 따라, 다수의 워드 라인(WL)은 둘 이상의 워드 라인 그룹(GR #A, GR #B, GR #C)으로 그룹화될 수 있다.

예를 들어, 제1 임계값(tPGB_TH1) 미만의 프로그램 시간(tPGM)이 걸리는 메모리 셀(MC)과 대응되는 워드 라인들(WL)은 제1 워드 라인 그룹(GR #A)으로 그룹화 될 수 있다. 제1 임계값(tPGB_TH1) 이상이고 제2 임계값(tPGM_TH2) 미만의 프로그램 시간(tPGM)이 걸리는 메모리 셀(MC)과 대응되는 워드 라인들(WL)은 제2 워드 라인 그룹(GR #B)으로 그룹화 될 수 있다. 제2 임계값(tPGB_TH2) 이상의 프로그램 시간(tPGM)이 걸리는 메모리 셀(MC)과 대응되는 워드 라인들(WL)은 제3 워드 라인 그룹(GR #C)으로 그룹화 될 수 있다. 또는, 제2 임계값(tPGB_TH2) 이상이고 제3 임계값(tPGM_TH3) 미만의 프로그램 시간(tPGM)이 걸리는 메모리 셀(MC)과 대응되는 워드 라인들(WL)은, 제3 워드 라인 그룹(GR #C)으로 그룹화 될 수 있다.

도 10의 워드 라인 그룹 예시의 경우, 메모리 장치(110)에 포함된 다수의 워드 라인(WL)이 3개의 워드 라인 그룹(GR #A, GR #B, GR #C)으로 그룹화 되는 경우를 예시한 것으로서, 2개의 임계값(tPGM_TH1, tPGM_TH2) 또는 3개 이상의 임계값(tPGM_TH1, tPGM_TH2, tPGM_TH3)을 기준으로 3개의 워드 라인 그룹(GR #A, GR #B, GR #C)이 정해질 수 있다.

도 10의 워드 라인 그룹 예시와 다르게, 워드 라인 그룹 개수가 2개일 수도 있고, 4개 이상일 수도 있다.

아래에서는, 그룹 제어 방식의 적응적인 상태 체크 타이밍 제어 방법을 설명함에 있어서, 제1 워드 라인(WL1)이 제1 워드 라인 그룹(GR #A)에 포함되고, 제2 워드 라인(WL2)이 제3 워드 라인 그룹(GR #C)에 포함되는 것으로 예를 든다. 또한, 다수의 워드 라인(WL)은 제3 워드 라인(WL3) 및 제4 워드 라인(WL4)을 더 포함하는데, 제3 워드 라인(WL3)이 제1 워드 라인 그룹(GR #A)에 포함되고, 제4 워드 라인(WL4)이 제3 워드 라인 그룹(GR #C)에 포함되는 것으로 예를 든다.

도 11은 본 발명의 실시예들에 따른 메모리 시스템(100)에서, 제1 워드 라인 그룹(GR #A)에 포함되는 제1 워드 라인(WL1) 및 제3 워드 라인(WL3)에 대한 상태 체크 타이밍을 나타낸 도면이고, 도 12는 본 발명의 실시예들에 따른 메모리 시스템(100)에서, 제3 워드 라인 그룹(GR #C)에 포함되는 제2 워드 라인(WL2) 및 제4 워드 라인(WL4)에 대한 상태 체크 타이밍을 나타낸 도면이다.

도 11을 참조하면, 메모리 컨트롤러(120)는, 제3 워드 라인(WL3)에 대응되는 제3 메모리 셀(MC)에 대한 데이터의 프로그램이 시작된 제3 시점(tPGM_START3)으로부터 제3 지연 시간(tDELAY3)이 경과하면 상태 체크 신호(SCS)를 출력할 수 있다.

제3 지연 시간(tDELAY3)은 제1 지연 시간(tDELAY1)과 대응될 수 있다.

그룹 제어 방식의 경우, 제3 지연 시간(tDELAY3)은 제1 지연 시간(tDELAY1)과 동일한 값일 수 있다. 만약, 개별 제어 방식의 경우, 제3 지연 시간(tDELAY3)은 제1 지연 시간(tDELAY1)과 동일할 수도 있고 다를 수도 있다.

도 12를 참조하면, 메모리 컨트롤러(120)는, 제4 워드 라인(WL4)에 대응되는 제4 메모리 셀(MC)에 대한 데이터의 프로그램이 시작된 제4 시점(tPGM_START4)으로부터 제3 지연 시간(tDELAY3)과 다른 제4 지연 시간(tDELAY4)이 경과하면 상태 체크 신호(SCS)를 출력할 수 있다.

제4 지연 시간(tDELAY4)은 제2 지연 시간(tDELAY2)과 대응될 수 있다.

그룹 제어 방식의 경우, 제4 지연 시간(tDELAY4)은 제2 지연 시간(tDELAY2)과 동일한 값일 수 있다. 만약, 개별 제어 방식의 경우, 제4 지연 시간(tDELAY4)은 제2 지연 시간(tDELAY2)과 동일할 수도 있고 다를 수도 있다.

도 11 및 도 12를 참조하면, 제3 워드 라인(WL3)에 대응되는 제3 메모리 셀(MC)에 데이터를 프로그램 하는데 걸리는 제3 프로그램 시간(tPGM3)과, 제4 워드 라인(WL4)에 대응되는 제4 메모리 셀(MC)에 데이터를 프로그램 하는데 걸리는 제4 프로그램 시간(tPGM4)은 서로 다를 수 있다.

도 11 및 도 12를 참조하면, 제1 프로그램 시간(tPGM1)과 제3 프로그램 시간(tPGM3)의 차이는, 제1 프로그램 시간(tPGM1)과 제2 프로그램 시간(tPGM2)의 차이보다 작고, 제1 프로그램 시간(tPGM1)과 제4 프로그램 시간(tPGM4)의 차이보다 작고, 제3 프로그램 시간(tPGM3)과 제2 프로그램 시간(tPGM2)의 차이보다 작고, 제3 프로그램 시간(tPGM3)과 제4 프로그램 시간(tPGM4)의 차이보다 작을 수 있다.

도 11 및 도 12를 참조하면, 제2 프로그램 시간(tPGM2)과 제4 프로그램 시간(tPGM4)의 차이는, 제2 프로그램 시간(tPGM2)과 제1 프로그램 시간(tPGM1)의 차이보다는 작고, 제2 프로그램 시간(tPGM2)과 제3 프로그램 시간(tPGM3)의 차이보다는 작고, 제4 프로그램 시간(tPGM4)과 제1 프로그램 시간(tPGM1)의 차이보다는 작고, 제4 프로그램 시간(tPGM4)과 제3 프로그램 시간(tPGM3)의 차이보다는 작을 수 있다.

도 13 내지 도 15는 본 발명의 실시예들에 따른 메모리 장치(110)에서, 제1 워드 라인 그룹(GR #A)에 포함되는 제1 워드 라인(WL1) 및 제3 워드 라인(WL3)과, 제3 워드 라인 그룹(GR #C)에 포함되는 제2 워드 라인(WL2) 및 제4 워드 라인(WL4)에 대한 메모리 블록 위치를 예시적으로 나타낸 도면들이다.

도 13을 참조하면, 메모리 장치(110)에 포함되는 다수의 메모리 블록(BLK1~BLKz) 각각은 둘 이상의 워드 라인 그룹(GR #A, GR #B, ...)을 포함할 수 있다.

즉, 다수의 메모리 블록(BLK1~BLKz) 중 임의의 하나의 제1 메모리 블록(BLKi) 내에 배치된 다수의 워드 라인(WL)은 둘 이상의 워드 라인 그룹(GR #A, GR #B, ...)으로 그룹화 될 수 있다.

이 경우, 예를 들어, 유사한 프로그램 시간(tPGM)을 유발하게 되어 동일한 제1 워드 라인 그룹(GR #A)에 포함될 수 있는 제1 워드 라인(WL1) 및 제3 워드 라인(WL3)과, 유사한 프로그램 시간(tPGM)을 유발하게 되어 동일한 제3 워드 라인 그룹(GR #C)에 포함될 수 있는 제2 워드 라인(WL2) 및 제4 워드 라인(WL4)은, 동일한 다수의 메모리 블록(BLK1~BLKz) 중 하나의 제1 메모리 블록(BLKi) 내에 배치될 수 있다.

도 14를 참조하면, 메모리 장치(110)에 포함되는 모든 워드 라인(WL)은 메모리 블록과 무관하게, 둘 이상의 워드 라인 그룹(GR #A, GR #B, ...)으로 그룹화 될 수 있다.

이 경우, 예를 들어, 유사한 프로그램 시간(tPGM)을 유발하게 되어 동일한 제1 워드 라인 그룹(GR #A)에 포함될 수 있는 제1 워드 라인(WL1) 및 제3 워드 라인(WL3) 중에서, 제1 워드 라인(WL1)은 제1 메모리 블록(BLKi)에 배치되고, 제3 워드 라인(WL3)은 제1 메모리 블록(BLKi)과 다른 제2 메모리 블록(BLKj)에 배치될 수 있다. 그리고, 유사한 프로그램 시간(tPGM)을 유발하게 되어 동일한 제3 워드 라인 그룹(GR #C)에 포함될 수 있는 제2 워드 라인(WL2) 및 제4 워드 라인(WL4) 모두는 제2 메모리 블록(BLKj)에 배치될 수 있다.

도 15를 참조하면, 메모리 장치(110)에 포함되는 다수의 메모리 블록(BLK1~BLKz)은 다수의 워드 라인 그룹(GR #A, GR #B, ...)과 대응될 수 있다. 이 경우, 메모리 블록 개수는 워드 라인 그룹 개수와 동일할 수 있다.

이 경우, 예를 들어, 유사한 프로그램 시간(tPGM)을 유발하게 되어 동일한 제1 워드 라인 그룹(GR #A)에 포함될 수 있는 제1 워드 라인(WL1) 및 제3 워드 라인(WL3)은 제1 메모리 블록(BLKi)에 배치될 수 있다. 그리고, 유사한 프로그램 시간(tPGM)을 유발하게 되어 동일한 제3 워드 라인 그룹(GR #C)에 포함될 수 있는 제2 워드 라인(WL2) 및 제4 워드 라인(WL4) 모두는 제2 메모리 블록(BLKj)에 배치될 수 있다.

이 경우, 제1 워드 라인 그룹(GR #A)은 제1 메모리 블록(BLKi)과 대응된다. 그리고, 제3 워드 라인 그룹(GR #C)은 제2 메모리 블록(BLKj)과 대응될 수 있다.

이상에서 전술한 그룹 제어 방식 기반의 상태 체크 타이밍 제어 방법을 도 16과 도 17을 참조하여 간략하게 다시 설명한다.

도 16은 본 발명의 실시예들에 따른 메모리 컨트롤러(120)의 각 워드 라인 또는 각 워드 라인 그룹 별 적응적인 상태 체크 타이밍 제어를 위한 동작 방법에 대한 흐름도이다.

도 16을 참조하면, 본 발명의 실시예들에 따른 메모리 장치(110)를 제어하기 위한 메모리 컨트롤러(120)의 동작 방법은, 메모리 장치(110)에서의 각 워드 라인 또는 각 워드 라인 그룹 별 프로그램 시간을 저장 관리하는 단계(S1610)와, 각 워드 라인 또는 각 워드 라인 그룹 별 프로그램 시간에 근거하여, 각 워드 라인 또는 각 워드 라인 그룹 별로 메모리 장치(110)의 프로그램 진행 또는 완료 상태를 체크하기 위한 상태 체크 타이밍을 독립적으로 제어하는 단계(S1620) 등을 포함할 수 있다.

도 17은 본 발명의 실시예들에 따른 메모리 컨트롤러(120)의 각 메모리 블록 별 적응적인 상태 체크 타이밍 제어를 위한 동작 방법에 대한 흐름도이다.

도 17을 참조하면, 본 발명의 실시예들에 따른 메모리 장치(110)를 제어하기 위한 메모리 컨트롤러(120)의 동작 방법은, 메모리 장치(110)에서의 각 메모리 블록 별 프로그램 시간을 저장 관리하는 단계(S1710)와, 각 메모리 블록 별 프로그램 시간에 근거하여, 각 메모리 블록 별로 메모리 장치(110)의 프로그램 진행 또는 완료 상태를 체크하기 위한 상태 체크 타이밍을 독립적으로 제어하는 단계(S1720) 등을 포함할 수 있다.

도 18은 본 발명의 실시예들에 따른 메모리 컨트롤러(120)의 개략적인 기능 블록도이다.

도 18을 참조하면, 본 발명의 실시예들에 따른 메모리 컨트롤러(120)는 프로그램 관리부(1810), 프로그램 시간 관리부(1820) 및 상태 체크 관리부(1830) 등을 포함할 수 있다.

프로그램 관리부(1810)는 메모리 장치(100) 내 메모리 셀 어레이(210)에 데이터를 프로그램 하기 위한 프로그램 동작을 제어할 수 있다.

프로그램 시간 관리부(1820)는 메모리 장치(100) 내 메모리 셀 어레이(210)에 포함되는 각 메모리 셀(MC)에 대한 데이터의 프로그램 시간(tPGM)과 이의 분포 정보를 관리할 수 있다.

또한, 프로그램 시간 관리부(1820)는 메모리 장치(100) 내 메모리 셀 어레이(210)에 포함되는 각 메모리 셀(MC)에 대한 데이터의 프로그램 시간(tPGM)을 해당 워드 라인(WL)과 매칭시켜 저장 관리할 수 있다.

또한, 프로그램 시간 관리부(1820)는 메모리 장치(100) 내 메모리 셀 어레이(210)에 포함되는 각 메모리 셀(MC)에 대한 데이터의 프로그램 시간(tPGM)에 대한 평균값에 해당하는 평균 프로그램 시간(tPGM_AVG)을 관리할 수 있다. 여기서, 평균 프로그램 시간(tPGM_AVG)은 최초로 설정된 값일 수도 있고, 각 메모리 셀(MC)에 대한 데이터의 프로그램 시간(tPGM)이 변하는 경우, 이에 따라, 일정 주기 또는 비주기적으로 산출되는 값일 수도 있다.

상태 체크 관리부(1830)는 워드 라인 별 또는 워드 라인 그룹 별 또는 메모리 블록 별로 지연 시간(tDELAY)을 대응시켜 관리하고, 관리되는 지연 시간(tDELAY)을 기초로 프로그램 완료 여부 확인을 위하여 상태 체크를 실행할 수 있다.

전술한 프로그램 관리부(1810), 프로그램 시간 관리부(1820) 및 상태 체크 관리부(1830) 등은 프로세서(124)의 내부 모듈일 수도 있다.

또한, 전술한 프로그램 관리부(1810), 프로그램 시간 관리부(1820) 및 상태 체크 관리부(1830) 등은 소프트웨어 모듈일 수 있으며, 펌웨어(Firmware) 내 프로그램 형태로 구현될 수도 있다.

도 19는 본 발명의 실시예들에 따른 컴퓨팅 시스템(1900)을 개략적으로 나타낸 블록도다.

도 19를 참조하면, 본 발명의 실시예들에 따른 컴퓨팅 시스템(1900)은 시스템 버스(1960)에 전기적으로 연결된 메모리 시스템(100), 중앙처리장치(CPU, 1910), 램(RAM, 1920), UI/UX (User Interface/User Experience) 모듈(1930), 하나 이상의 통신 방식의 통신 모듈(1940), 파워 관리 모듈(1950) 등을 포함할 수 있다.

본 발명의 실시예들에 따른 컴퓨팅 시스템(1900)은 PC(Personal Computer)이거나, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기 등을 포함할 수 있다.

본 발명의 실시예들에 따른 컴퓨팅 시스템(1900)은, 동작 전압을 공급하기 위한 배터리를 더 포함할 수 있으며, 응용 칩셋(Application Chipset), 그래픽 관련 모듈, 카메라 이미지 프로세서(Camera Image Processor: CIS), 디램 등을 더 포함할 수도 있다. 이외에도, 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

한편, 이상에서 설명한 메모리 시스템(100)은, 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다. 비휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등을 포함할 수 있다. 이뿐만 아니라, 메모리 시스템(100)은 다양한 형태의 저장 장치로 구현되어, 다양한 전자 기기 내에 탑재될 수 있다.

이상에 설명한 본 발명의 실시예들은 데이터의 프로그램(쓰기) 동작을 효율적으로 관리할 수 있는 메모리 시스템(100), 메모리 장치(110), 메모리 컨트롤러(120) 및 그 동작 방법을 제공할 수 있다.

또한, 본 발명의 실시예들은 데이터의 프로그램 동작과 관련한 상태 체크 동작을 효율적으로 수행하는 메모리 시스템(100), 메모리 장치(110), 메모리 컨트롤러(120) 및 그 동작 방법을 제공할 수 있다.

또한, 본 발명의 실시예들은 메모리 장치 내 워드 라인 특성을 고려하여, 데이터의 프로그램 동작과 관련한 상태 체크 동작을 효과적으로 제어할 수 있는 메모리 시스템(100), 메모리 장치(110), 메모리 컨트롤러(120) 및 그 동작 방법을 제공할 수 있다.

또한, 본 발명의 실시예들은 데이터의 프로그램 동작과 관련한 상태 체크 동작이 보다 신속하게 수행될 수 있도록 하는 메모리 시스템(100), 메모리 장치(110), 메모리 컨트롤러(120) 및 그 동작 방법을 제공할 수 있다.

또한, 본 발명의 실시예들은 데이터의 프로그램 동작과 관련한 상태 체크 동작이 불필요하게 반복적으로 수행되는 것을 방지해줄 수 있는 메모리 시스템(100), 메모리 장치(110), 메모리 컨트롤러(120) 및 그 동작 방법을 제공할 수 있다.

이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 메모리 시스템
110: 메모리 장치
120: 메모리 컨트롤러
121: 호스트 인터페이스
122: 메모리 인터페이스
123: 제어 회로
124: 프로세서
125: 워킹 메모리
126: 에러 검출 및 정정 회로
210: 메모리 셀 어레이
220: 어드레스 디코더
230: 리드 앤 라이트 회로
240: 컨트롤 로직
250: 전압 생성 회로

Claims

다수의 워드 라인과 다수의 비트 라인이 배치되며 다수의 메모리 셀이 배열되는 메모리 장치; 및
상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
상기 다수의 워드 라인은 제1 워드 라인과 제2 워드 라인을 포함하고,
상기 메모리 컨트롤러는,
상기 제1 워드 라인에 대응되는 제1 메모리 셀에 대한 데이터의 프로그램이 시작된 시점으로부터 제1 지연 시간이 경과하면 상태 체크 신호를 상기 메모리 장치로 출력하고,
상기 제2 워드 라인에 대응되는 제2 메모리 셀에 대한 데이터의 프로그램이 시작된 시점으로부터 상기 제1 지연 시간과 다른 제2 지연 시간이 경과하면 상기 상태 체크 신호를 상기 메모리 장치로 출력하는 메모리 시스템.
제1항에 있어서,
상기 제1 워드 라인에 대응되는 상기 제1 메모리 셀에 데이터를 프로그램 하는데 걸리는 제1 프로그램 시간과, 상기 제2 워드 라인에 대응되는 상기 제2 메모리 셀에 데이터를 프로그램 하는데 걸리는 제2 프로그램 시간은 서로 다른 메모리 시스템.
제2항에 있어서,
상기 제2 프로그램 시간은 상기 제1 프로그램 시간보다 길고,
상기 제2 지연 시간은 상기 제1 지연 시간보다 긴 메모리 시스템.
제1항에 있어서,
상기 제1 워드 라인 및 상기 제2 워드 라인은 동일한 메모리 블록 내에 배치되는 메모리 시스템.
제1항에 있어서,
상기 제1 워드 라인 및 상기 제2 워드 라인은 위치가 서로 다른 메모리 블록 내에 배치되는 메모리 시스템.
제1항에 있어서,
상기 다수의 워드 라인은 제3 워드 라인 및 제4 워드 라인을 더 포함하고,
상기 메모리 컨트롤러는,
상기 제3 워드 라인에 대응되는 제3 메모리 셀에 대한 데이터의 프로그램이 시작된 제3 시점으로부터 제3 지연 시간이 경과하면 상기 상태 체크 신호를 출력하고,
상기 제4 워드 라인에 대응되는 제4 메모리 셀에 대한 데이터의 프로그램이 시작된 제4 시점으로부터 상기 제3 지연 시간과 다른 제4 지연 시간이 경과하면 상기 상태 체크 신호를 출력하고,
상기 제3 지연 시간은 상기 제1 지연 시간과 대응되고, 상기 제4 지연 시간은 상기 제2 지연 시간과 대응되는 메모리 시스템.
제6항에 있어서,
상기 제3 워드 라인에 대응되는 상기 제3 메모리 셀에 데이터를 프로그램 하는데 걸리는 제3 프로그램 시간과, 상기 제4 워드 라인에 대응되는 상기 제4 메모리 셀에 데이터를 프로그램 하는데 걸리는 제4 프로그램 시간은 서로 다르고,
상기 제1 프로그램 시간과 상기 제3 프로그램 시간의 차이는 상기 제1 프로그램 시간과 상기 제2 프로그램 시간의 차이보다 작고,
상기 제2 프로그램 시간과 상기 제4 프로그램 시간의 차이는 상기 제2 프로그램 시간과 상기 제3 프로그램 시간의 차이보다는 작은 메모리 시스템.
제6항에 있어서,
상기 제1 워드 라인, 상기 제2 워드 라인, 상기 제3 워드 라인 및 상기 제4 워드 라인은 동일한 제1 메모리 블록 내에 배치되는 메모리 시스템.
제6항에 있어서,
상기 제1 워드 라인 및 상기 제3 워드 라인은 제1 메모리 블록 내에 배치되고,
상기 제2 워드 라인 및 상기 제4 워드 라인은 상기 제1 메모리 블록과 위치가 다른 제2 메모리 블록 내에 배치되는 메모리 시스템.
제1항에 있어서,
상기 메모리 장치는 다수의 메모리 다이를 포함하고,
상기 메모리 컨트롤러와 상기 다수의 메모리 다이는 하나의 채널을 통해 연결되고,
상기 상태 체크 신호가 상기 메모리 컨트롤러에서 상기 다수의 메모리 다이 중 하나의 메모리 다이로 출력될 때, 상기 채널은 상기 하나의 메모리 다이에 의해 점유되는 메모리 시스템.
호스트와 통신하기 위한 호스트 인터페이스;
메모리 장치와 통신하기 위한 메모리 인터페이스; 및
상기 메모리 장치를 제어하기 위한 제어 회로를 포함하고,
상기 메모리 장치는 다수의 워드 라인과 다수의 비트 라인이 배치되며 다수의 메모리 셀이 배열되고,
상기 제어 회로는,
상기 다수의 워드 라인 중 제1 워드 라인에 대응되는 제1 메모리 셀에 대한 데이터의 프로그램이 시작된 시점으로부터 제1 지연 시간이 경과하면 상기 상태 체크 신호를 상기 메모리 장치로 출력하고,
상기 다수의 워드 라인 중 상기 제1 워드 라인과 다른 제2 워드 라인에 대응되는 제2 메모리 셀에 대한 데이터의 프로그램이 시작된 시점으로부터 상기 제1 지연 시간과 다른 제2 지연 시간이 경과하면 상기 상태 체크 신호를 상기 메모리 장치로 출력하는 메모리 컨트롤러.
제11항에 있어서,
상기 제1 워드 라인에 대응되는 상기 제1 메모리 셀에 데이터를 프로그램 하는데 걸리는 제1 프로그램 시간과, 상기 제2 워드 라인에 대응되는 상기 제2 메모리 셀에 데이터를 프로그램 하는데 걸리는 제2 프로그램 시간은 서로 다른 메모리 컨트롤러.
제12항에 있어서,
상기 제2 프로그램 시간은 상기 제1 프로그램 시간보다 길고,
상기 제2 지연 시간은 상기 제1 지연 시간보다 긴 메모리 컨트롤러.
제11항에 있어서,
상기 다수의 워드 라인은 제3 워드 라인 및 제4 워드 라인을 더 포함하고,
상기 제어 회로는,
상기 제3 워드 라인에 대응되는 제3 메모리 셀에 대한 데이터의 프로그램이 시작된 제3 시점으로부터 제3 지연 시간이 경과하면 상기 상태 체크 신호를 출력하고,
상기 제4 워드 라인에 대응되는 제4 메모리 셀에 대한 데이터의 프로그램이 시작된 제4 시점으로부터 상기 제3 지연 시간과 다른 제4 지연 시간이 경과하면 상기 상태 체크 신호를 출력하고,
상기 제3 지연 시간은 상기 제1 지연 시간과 대응되고, 상기 제4 지연 시간은 상기 제2 지연 시간과 대응되는 메모리 컨트롤러.
제14항에 있어서,
상기 제3 워드 라인에 대응되는 상기 제3 메모리 셀에 데이터를 프로그램 하는데 걸리는 제3 프로그램 시간과, 상기 제4 워드 라인에 대응되는 상기 제4 메모리 셀에 데이터를 프로그램 하는데 걸리는 제4 프로그램 시간은 서로 다르고,
상기 제1 프로그램 시간과 상기 제3 프로그램 시간의 차이는 상기 제1 프로그램 시간과 상기 제2 프로그램 시간의 차이보다 작고,
상기 제2 프로그램 시간과 상기 제4 프로그램 시간의 차이는 상기 제2 프로그램 시간과 상기 제3 프로그램 시간의 차이보다는 작은 메모리 컨트롤러.
제14항에 있어서,
상기 제1 워드 라인, 상기 제2 워드 라인, 상기 제3 워드 라인 및 상기 제4 워드 라인은 동일한 메모리 블록 내에 배치되는 메모리 컨트롤러.
제14항에 있어서,
상기 제1 워드 라인 및 상기 제3 워드 라인은 제1 메모리 블록 내에 배치되고,
상기 제2 워드 라인 및 상기 제4 워드 라인은 상기 제1 메모리 블록과 위치가 다른 제2 메모리 블록 내에 배치되는 메모리 컨트롤러.
다수의 워드 라인;
상기 다수의 워드 라인과 교차하여 배치되는 다수의 비트 라인; 및
상기 다수의 워드 라인과 상기 다수의 비트 라인에 의해 정의되는 다수의 메모리 셀을 포함하고,
상기 다수의 워드 라인은 제1 워드 라인과 제2 워드 라인을 포함하고,
상기 제1 워드 라인에 대응되는 제1 메모리 셀에 대한 데이터의 프로그램이 시작된 시점으로부터 상태 체크 신호가 메모리 컨트롤러로부터 수신되는 데까지 걸리는 제1 지연 시간과,
상기 제2 워드 라인에 대응되는 제2 메모리 셀에 대한 데이터의 프로그램이 시작된 시점으로부터 상기 상태 체크 신호가 상기 메모리 컨트롤러로부터 수신되는 데까지 걸리는 제2 지연 시간은 서로 다른 메모리 장치.
제18항에 있어서,
상기 제1 워드 라인 및 상기 제2 워드 라인은 동일한 메모리 블록 내에 배치되는 메모리 장치.
제18항에 있어서,
상기 제1 워드 라인 및 상기 제2 워드 라인은 위치가 서로 다른 메모리 블록 내에 배치되는 메모리 장치.