KR20140005050A - 불휘발성 메모리 장치 및 이의 동작 방법 - Google Patents

불휘발성 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 장치 및 이의 동작 방법에 관한 것으로, 프로그램 데이터를 페이지 버퍼에 저장하는 단계와, 상기 페이지 버퍼에 저장된 프로그램 데이터를 이용하여 메모리 셀들을 프로그램하는 제1 프로그램 동작 단계와, 상기 메모리 셀들의 프로그램 상태를 센싱하여 상기 메모리 셀들의 프로그램 상태를 검증하는 제1 프로그램 검증 단계와, 상기 제1 프로그램 검증 결과 패스로 판단된 경우, 상기 프로그램 데이터와 동일한 데이터를 상기 페이지 버퍼에 재저장하는 단계, 및 상기 동일한 데이터를 이용하여 제1 프로그램 동작 및 제2 프로그램 검증 동작을 실시하는 단계를 수행하는 불휘발성 메모리 장치 및 이의 동작 방법에 관한 것이다.

Description

불휘발성 메모리 장치 및 이의 동작 방법{Non volatile memory device and operating method thereof}
본 발명은 불휘발성 메모리 장치 및 이의 동작 방법에 관한 것으로, 프로그램 검증 오류를 개선할 수 있는 불휘발성 메모리 장치 및 이의 동작 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 장치에 대한 수요가 증가하고 있다.
상기 불휘발성 메모리 장치의 메모리 셀은 전기적인 프로그램/소거 동작이 가능한 소자로서 얇은 산화막에 인가되는 강한 전기장에 의해 전자가 이동하면서 셀의 문턱전압을 변화시켜 프로그램 및 소거 동작을 수행한다. 이때 플로팅 게이트에 전자를 채워넣는 동작이 프로그램 동작, 플로팅 게이트에 채워진 전자를 방전시키는 동작을 소거 동작이라 한다.
상기 불휘발성 메모리 장치는 통상적으로 데이터가 저장되는 셀들이 매트릭스 형태로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼를 포함한다. 상기 페이지 버퍼는 특정 메모리 셀과 접속된 비트라인 쌍, 메모리 셀 어레이에 기록할 데이터를 임시저장하거나, 메모리 셀 어레이로부터 특정 셀의 데이터를 독출하여 임시 저장하는 레지스터, 특정 비트라인 또는 특정 레지스터의 전압 레벨을 감지하는 감지노드, 상기 특정 비트라인과 감지노드의 접속여부를 제어하는 비트라인 선택부를 포함한다.
도 1은 종래 기술에 따른 불휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 순서도이다.
도 1을 참조하면, 불휘발성 메모리 장치는 외부에서 입력된 데이터를 페이저 버퍼에 임시 저장한 후 이를 이용하여 메모리 셀 블럭의 메모리 셀들과 연결된 비트라인들의 전위를 제어하고, 메모리 셀 블럭의 워드라인에 프로그램 전압을 인가하여 프로그램 동작을 수행한다.(S110) 이 후, 프로그램 동작이 성공했는지를 판단하는 프로그램 검증 동작을 실시하고(S120), 프로그램 검증 동작의 결과를 판단(S130)하여 프로그램 동작을 종료하거나 프로그램 전압을 스텝 전압만큼 상승시켜 상숭한 프로그램 동작(S110) 단계부터 재실시한다.
도 2는 종래 기술에 따른 불휘발성 메모리 장치의 프로그램 방법의 문제점을 설명하기 위한 문턱 전압 분포도이다.
상술한 불휘발성 메모리 장치는 프로그램 동작 및 소거 동작이 반복되는 E/W 사이클의 횟수가 증가할 수록 터널 산화막 내에 트랩 사이트(trap site)가 발생한다. 이로 인해 프로그램 동작 및 프로그램 검증 동작 이 후 트랩된 전자들이 디트랩되면 도 2와 같이 프로그램 상태의 메모리 셀들의 문턱 전압이 하강하게 된다. 이로 인하여 독출 동작 시 독출 전압보다 낮은 상태로 문턱 전압이 이동한 메모리 셀들에 의해 오류가 발생할 수 있다.
본 발명의 실시 예는 1차 프로그램 동작 및 1차 프로그램 검증 동작 후, 1차 프로그램 동작 시 페이지 버퍼에 입력된 데이터와 동일 데이터를 재차 페이지 버퍼에 저장한 후 2차 프로그램 검증 동작을 실시하는 불휘발성 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 불휘발성 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 어레이와, 상기 메모리 셀들에 저장하기 위한 프로그램 데이터에 따라 선택된 메모리 셀들의 프로그램 동작을 실시하고, 상기 프로그램 동작의 결과를 확인하기 위한 프로그램 검증 동작을 수행하도록 구성된 페이지 버퍼들, 및 상기 프로그램 동작 및 상기 프로그램 검증 동작에 의해 상기 선택된 메모리 셀들에 상기 프로그램 데이터의 저장이 완료된 후, 상기 프로그램 데이터에 따라 상기 선택된 메모리 셀들의 추가 프로그램 동작 및 추가 프로그램 검증 동작을 수행하도록 상기 페이지 버퍼들을 제어하도록 구성된 제어 회로를 포함한다.
본 발명의 일 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은 프로그램 데이터를 페이지 버퍼에 저장하는 단계와, 상기 페이지 버퍼에 저장된 프로그램 데이터를 이용하여 메모리 셀들을 프로그램하는 제1 프로그램 동작 단계와, 상기 메모리 셀들의 프로그램 상태를 센싱하여 상기 메모리 셀들의 프로그램 상태를 검증하는 제1 프로그램 검증 단계와, 상기 제1 프로그램 검증 결과 패스로 판단된 경우, 상기 프로그램 데이터와 동일한 데이터를 상기 페이지 버퍼에 재저장하는 단계, 및 상기 동일한 데이터를 이용하여 제2 프로그램 동작 및 제2 프로그램 검증 동작을 실시하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은 외부에서 입력된 프로그램 데이터를 이용하여 메모리 셀들을 프로그램하는 제1 프로그램 단계, 및 상기 프로그램 데이터와 동일한 데이터를 이용하여 상기 메모리 셀들을 재프로그램하는 제2 프로그램 단계를 포함한다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은 프로그램 데이터를 페이지 버퍼에 저장하는 단계와, 상기 페이지 버퍼에 저장된 프로그램 데이터를 이용하여 메모리 셀들을 프로그램하는 제1 프로그램 동작 단계와, 상기 메모리 셀들의 프로그램 상태를 센싱하여 상기 메모리 셀들의 프로그램 상태를 검증하는 제1 프로그램 검증 단계와, 상기 제1 프로그램 검증 결과 패스로 판단된 경우, 상기 프로그램 데이터와 동일한 데이터를 상기 페이지 버퍼에 저장하는 단계, 및 상기 메모리 셀들의 프로그램 상태를 센싱하여 상기 메모리 셀들의 프로그램 상태를 검증하는 제2 프로그램 검증 단계를 포함한다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은 프로그램 데이터를 페이지 버퍼에 저장하는 단계와, 상기 페이지 버퍼에 저장된 프로그램 데이터를 이용하여 메모리 셀들을 프로그램하는 제1 프로그램 동작 단계와, 상기 메모리 셀들의 프로그램 상태를 센싱하여 상기 메모리 셀들의 프로그램 상태를 검증하는 제1 프로그램 검증 단계와, 상기 제1 프로그램 검증 결과 패스로 판단된 경우, 상기 프로그램 데이터와 동일한 데이터를 상기 페이지 버퍼에 재저장하는 단계와, 상기 동일한 데이터를 이용하여 제2 프로그램 검증 동작을 실시하는 단계, 및 상기 제2 프로그램 검증 결과 페일로 판단될 경우 프로그램 전압을 상승시켜 상기 메모리 셀들을 프로그램하는 제2 프로그램 동작을 수행한 후 상기 제2 프로그램 검증 동작으로 복귀하는 단계를 포함한다.
본 발명에 따르면, 1차 프로그램 동작 및 1차 프로그램 검증 동작 후, 1차 프로그램 동작 시 페이지 버퍼에 입력된 데이터와 동일 데이터를 재차 페이지 버퍼에 저장한 후 2차 프로그램 동작 및 2차 프로그램 검증 동작을 실시함으로써, 1차 프로그램 검증 동작 후 2차 프로그램 검증 동작을 실시하기 전까지 메모리 셀의 터널 산화막 내에 트랩된 차지들이 디트랩되므로써, 보다 정확한 프로그램 검증 동작을 수행하여 프로그램 오류를 방지할 수 있다.
도 1은 종래 기술에 따른 불휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 순서도이다.
도 2는 종래 기술에 따른 불휘발성 메모리 장치의 프로그램 방법의 문제점을 설명하기 위한 문턱 전압 분포도이다.
도 3은 본 발명에 따른 불휘발성 메모리 장치를 설명하기 위한 도면이다.
도 4는 본 발명에 따른 불휘발성 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 5는 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 6은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 3은 본 발명의 불휘발성 메모리 장치를 설명하기 위한 도면이다.
도 3을 참조하면, 불휘발성 메모리 장치는 메모리 어레이(110), 제어 회로(120), 전압 공급 회로(130, 140), 비트라인 선택 회로(150), 페이지 버퍼(160), 센싱 회로(170)를 포함한다.
메모리 어레이(110)는 다수의 메모리 블록들을 포함한다. 각각의 메모리 블록은 비트라인들(BLe, BLo)과 각각 연결되고 공통 소스 라인(CS)과 병렬로 연결되는 메모리 스트링들(STe, STo)을 포함한다. 편의상, 하나의 메모리 블록에 포함된 두 개의 메모리 스트링들(STe, STo)만을 도시하였다.
메모리 스트링(STe)은 비트라인(BLe)과 공통 소스 라인(CSL) 사이에 직렬로 연결된 드레인 셀렉트 트랜지스터(DST), 셀 스트링(C0 내지 Cn) 및 소스 셀렉트 트랜지스터(SST)를 포함한다. 셀 스트링은 드레인 셀렉트 트랜지스터(DST)와 소스 셀렉트 트랜지스터(SST) 사이에 직렬로 연결된 메모리 셀들(C0 내지 Cn)을 포함한다.
구체적으로, 드레인 셀렉트 트랜지스터(DST)는 비트라인(BLe)과 셀 스트링(C0 내지 Cn) 사이에 연결되고, 드레인 셀렉트 라인(DSL)에 인가되는 전압에 따라 셀 스트링(C0 내지 Cn)을 비트라인(BLe)과 연결시킨다. 메모리 셀들(C0 내지 Cn)은 워드라인들(WL0 내지 WLn)에 인가되는 전압들에 따라 동작한다. 소스 셀렉트 트랜지스터(SST)는 셀 스트링(C0 내지 Cn)과 공통 소스 라인(CS) 사이에 연결되며, 소스 셀렉트 라인(SSL)에 인가되는 전압에 따라 셀 스트링(C0 내지 Cn)을 공통 소스 라인(CS)과 연결시킨다.
한편, 하나의 워드라인(WL0)에 연결된 메모리 셀들은 페이지가 된다. 또한, 하나의 워드라인(WL0)에 연결된 메모리 셀들 중 짝수 번째 비트라인(BLe)과 연결되는 짝수 번째 메모리 셀들은 이븐 페이지가 되고, 홀수 번째 비트라인(BLo)과 연결되는 홀수 번째 메모리 셀들은 오드 페이지가 된다. 페이지는 프로그램 동작의 기본 단위가 되고, 메모리 블록은 소거 동작의 기본 단위가 된다.
제어 회로(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작 종류에 따라 페이지 버퍼(160)와 같은 내부 회로를 제어하기 위한 제어 신호들(PB SIGNALS)(예, PRECHb, PTRAN, LAT, RESET)을 출력한다. 또한, 제어 회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(미도시)를 출력한다. 제어 회로(120)는 프로그램 동작시 1차 프로그램 동작 및 1차 프로그램 검증 동작을 수행하도록 페이지 버퍼(106)와 같은 내부 회로를 제어한 후, 1차 프로그램 검증 동작 결과 패스로 판단되면 페이지 버퍼(160)에 1차 프로그램 동작시 입력된 프로그램 데이터와 동일한 데이터가 재입력되어 2차 프로그램 동작 및 2차 프로그램 검증 동작을 수행하도록 내부 회로를 제어한다.
전압 공급 회로(130, 140)는 제어부(120)의 신호(READ, PGE, ERASE, RADD)에 따라 메모리 셀들의 프로그램 동작, 검증 동작, 소거 동작 또는 리드 동작에 필요한 동작 전압들을 선택된 메모리 블록으로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함하며, 이들의 구체적인 설명은 다음과 같다.
전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ)에 응답하여 메모리 셀들의 프로그램 동작 또는 리드 동작을 위한 전압들(예, Vpgm, Vpass, Vvp, 0V)을 글로벌 라인들로 출력한다. 또한, 전압 발생 회로(130)는 소거 동작 신호(ERASE)에 응답하여 메모리 블록의 벌크(예, P-well)로 메모리 셀들의 소거 동작을 위한 전압(Vwell)을 출력한다.
로우 디코더(140)는 전압 발생 회로(130)에서 발생된 동작 전압들을 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여 메모리 어레이(110)의 메모리 블록들 중 선택된 메모리 블록의 스트링들(STe, STo)로 전달한다. 즉, 동작 전압들은 선택된 메모리 블록의 로컬 라인들(DSL, WL[n:0], SSL)로 인가된다.
비트라인 선택 회로(150)는 비트라인 선택 신호들(BSELe, BSELo)에 응답하여 이븐 비트라인(BLe)과 오드 비트라인(BLo) 중 하나의 비트라인을 선택하고, 선택된 비트라인은 센싱 회로(170)를 통해 페이지 버퍼(160)와 연결된다. 또한, 비트라인 선택 회로(150)는 이븐 비트라인(BLe)과 오드 비트라인(BLo) 모두 또는 하나의 비트라인을 프리차지하거나 디스차지시키는 기능을 수행한다. 이를 위해, 비트라인 선택 회로(150)는 비트라인 연결 회로(N5, N6)와 디스차지 회로(N7, N8)를 포함하며, 구체적으로 설명하면 다음과 같다.
디스차지 회로(N5, N6)는 신호(DISe, DISo)에 따라 비트라인들(BLe, BLo)을 가상 전압원(VIRPWR)으로 각각 연결하는 스위칭 소자들(N5, N6)을 포함한다. 이러한 디스차지 회로는 두 개의 스위칭 소자들(N6, N5)을 모두 턴온시켜 비트라인들(BLe, BLo)을 모두 프리차지하거나 디스차지시킬 수 있으며, 하나의 스위칭 소자만을 동작시켜 하나의 비트라인을 프리차지하거나 디스차지할 수 있다.
비트라인 연결 회로(N5, N6)는 이븐 비트라인(BLe)과 연결되고 이븐 비트라인 선택 신호(BSLe)에 응답하여 동작하는 스위칭 소자(N4)와 오드 비트라인(BLo)과 연결되고 오드 비트라인 선택 신호(BSLo)에 응답하여 동작하는 스위칭 소자(N5)를 포함한다. 이러한 비트라인 연결 회로(N5, N6)는 비트라인 선택 신호들(BSLe, BSLo)에 응답하여 한 쌍의 비트라인들(BLe, BLo) 중 하나의 비트라인을 다른 회로(예, 센싱 회로)와 연결시킨다.
이러한 비트라인 선택 회로(150)는 한쌍의 이븐 비트라인(BLe)과 오드 비트라인(BLo)에 하나의 페이지 버퍼(160)가 할당된 경우 필요하며, 비트라인마다 페이지 버퍼(160)가 할당되는 경우 생략 가능하다.
페이지 버퍼(160)는 비트라인 선택 회로(150)에 의해 선택된 비트라인과 센싱 회로(170)를 통해 전기적으로 연결되며, 프로그램 동작 시 제어부(120)의 제어 신호들(PS SIGNALS; PRECHb, PTRAN, LAT, RESET)에 응답하여 메모리 셀에 데이터를 입출력하는데 필요한 전압을 선택된 비트라인에 인가한다. 구체적으로, 페이지 버퍼(160)는 메모리 셀의 프로그램 동작, 검증 동작, 소거 동작 또는 리드 동작에 필요한 프리차지 동작 시 비트라인(BLe)을 프리차지 하거나, 비트라인(BLe)의 전압 변화에 따라 검출된 메모리 셀의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼(150)는 메모리 셀에 저장되는 데이터에 따라 비트라인(BLe)의 전압을 조절하고, 메모리 셀에 저장된 데이터를 검출한다. 이러한 페이지 버퍼(160)의 구체적인 구성 및 동작을 설명하면 다음과 같다.
페이지 버퍼(160)는 프리차지 회로(164)와 래치 회로들(160A, 160B, 160C)을 포함한다.
프리차지 회로(164)는 전원전압 단자(VDD)와 감지 노드(SO) 사이에 접속되고 프리차지 신호(PRECHb)에 응답하여 동작하는 스위칭 소자(P1)를 포함한다. 이러한 프리차지 회로(164)는 프리차지 신호(PRECHb)에 응답하여 감지 노드(SO)를 프리차지한다.
각각의 래치 회로(160A)는 래치부(161), 리셋 회로(162), 래치 제어 회로(163), 및 전송 회로(165)를 포함한다. 래치부(161)는 2개의 인버터(INV1, INV2)로 구성되며, 메모리 셀에 저장될 데이터를 래치하거나 메모리 셀에 저장된 데이터를 래치한다.
래치 제어 회로(163)는 래치(161)의 제2 입력단자(QAb)와 접지 단자에 직렬로 접속된 스위칭 소자들(N1, N2)을 포함한다. 이 중에서 스위칭 소자(N1)는 감지 노드(SO)의 전압 레벨에 따라 동작하고, 스위칭 소자(N2)는 래치 신호(LAT)에 따라 동작한다. 즉, 래치 제어 회로(163)는 센싱된 메모리 셀의 데이터에 따라 달라지는 감지 노드(SO)의 전압 레벨과 래치 신호(LAT)에 응답하여 래치(161)의 데이터를 메모리 셀의 데이터로 변경한다.
리셋 회로(162)는 래치(161)의 제1 입력단자(QA)와 접지 단자 사이에 접속되고 리셋 신호(RESET)에 응답하여 동작하는 스위칭 소자(N3)를 포함한다. 이러한 리셋 회로(162)는 리셋 신호(RESET)에 응답하여 래치(161)에 저장된 데이터를 '0'상태로 설정하는 래치(161)의 초기화 동작을 수행한다.
전송 회로(165)는 래치(161)의 제1 입력단자(QA)와 감지 노드(SO) 사이에 접속되고 전송 신호(PTRAN)에 응답하여 동작하는 스위칭 소자(N8)를 포함한다. 이러한 전송 회로(166)는 메모리 셀의 프로그램 동작 시 메모리 셀에 저장하기 위하여 래치(161)에 래치되어 있는 데이터에 따라 비트라인(BLe)의 전압을 조절하기 위한 동작을 수행한다.
래치 회로들(160A, 160B, 160C)은 모두 동일한 구성으로 이루어지고 입력되는 신호만 다르게 입력될 수 있다. 각각의 래치 회로들(160A, 160B, 160C)은 메모리 셀에 저장될 데이터를 래치하거나, 검증 동작의 결과를 래치하거나, 메모리 셀로부터 독출된 데이터를 저장하기 위하여 서로 다른 구성으로 이루어질 수도 있다.
센싱 회로(170)는 메모리 셀의 데이터 또는 문턱전압을 센싱하기 위하여 비트라인을 프리차지하거나 센싱의 기준이 되는 센싱 전류(Itrip)의 레벨을 조절하는 기능을 수행한다. 이러한 센싱 제어 회로는 제어 회로(120)의 센싱 제어 신호(SC SIGNALS)에 응답하여 동작한다.
센싱 회로(170)는 비트라인과 페이지 버퍼(160)를 전기적으로 연결시키기 위한 스위칭 소자(N9)를 포함하며, 비트라인에 프리차지되는 전압과 페이지 버퍼(160)가 비트라인의 전압 레벨을 검출하기 위한 센싱 전류 레벨을 조절하는 기능을 수행한다. 구체적으로, 센싱 회로(170)는 비트라인을 프리차지 하기 위하여 페이지 버퍼(160)로부터 출력되는 전압을 비트라인으로 전달한다. 이어서, 전압 공급 회로(130, 140)가 선택된 메모리 셀에 검증 전압을 인가하고 나머지 메모리 셀들에 패스 전압을 인가하면, 선택된 메모리 셀의 문턱전압에 따라 비트라인에 프리차지된 전압이 유지되거나 디스차지된다. 이후, 비트라인의 전압을 센싱하기 위하여 비트라인의 전압을 페이지 버퍼(160)의 감지 노드(SO)로 전달하고, 페이지 버퍼(160)의 래치 제어 회로(163)는 감지 노드(SO)의 전위와 래치 신호(LAT)에 응답하여 래치부(161)의 데이터를 변경한다. 이로써 메모리 셀에 저장된 데이터가 센싱된다. 이러한 동작은 프로그램 검증 동작, 소거 검증 동작 또는 리드 동작 시 적용될 수 있다.
도 4는 본 발명에 따른 불휘발성 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 3 및 도 4를 참조하여 불휘발성 메모리 장치의 동작 방법을 설명하면 다음과 같다.
1) 프로그램 데이터 입력(S210)
외부에서 입력된 프로그램 데이터를 페이지 버퍼(160)의 래치부(161)에 저장한다.
이를 좀 더 상세하게 설명하면, 페이지 버퍼(160)의 프리차지 회로(164)는 로우 레벨의 프리차지 신호(PRECHb)에 응답하여 감지 노드를 하이 레벨로 프리차지한다. 이로 인하여 래치 제어 회로(163)의 스위칭 소자(N1)는 턴온된다.
외부에서 입력되는 프로그램 데이터가 '1'데이터일 경우, 하이 레벨의 래치 신호(LAT)에 응답하여 스위칭 소자(N2)가 턴온된다. 스위칭 소자(N1)와 스위칭 소자(N2)가 모두 턴온 상태가 되어 래치부(161)의 제2 입력단자(QAb)와 접지 단자가 연결된다. 따라서, 하이 레벨을 갖도록 초기화되어 있던 래치부(161)의 제2 입력단자(QAb)는 로우 레벨로 천이하고, 로우 레벨을 갖도록 초기화되어 있던 제1 입력단자(QA)는 하이 레벨이 된다.
반면, 외부에서 입력되는 프로그램 데이터가 '1'데이터일 경우, 로우 레벨의 래치 신호(LAT)에 응답하여 스위칭 소자(N2)가 턴오프된다. 따라서, 래치부(161)의 제1 입력 단자(QA)는 초기화 상태인 로우 레벨을 유지한다.
본원 발명의 실시 예에서는 외부에서 입력되는 프로그램 데이터에 따라 래치 신호(LAT)를 하이 레벨 또는 로우 레벨로 제어하는 것을 설명하였으나, 외부에서 입력되는 프로그램 데이터에 래치 신호(LAT)를 하이 레벨로 활성화시키거나 리셋 신호(RESET)를 활성화시켜 프로그램 데이터를 래치부(161)에 저장시킬 수 있다.
2) 제1 프로그램(S220)
비트라인 선택 회로(150)는 이븐 비트라인(BLe)과 오드 비트라인(BLo)의 전위가 하이 레벨이 되도록 프리차지한다. 이 후 선택된 비트라인(예를 들어 BLe)을 센싱 회로(170)를 연결한다. 센싱 회로(170)는 제어 신호(SC SIGNALS)에 응답하여 비트라인 선택 회로(150)에 의해 선택된 비트라인(예를 들어 BLe)과 페이지 버퍼(160)의 감지 노드(SO)를 연결한다.
이 후, 페이지 버퍼(161)의 전송 회로(165)는 전송 신호(PTRAN)에 응답하여 래치부(161)의 제1 입력 단자(QA)와 선택된 비트라인(예를 들어 BLe)이 전기적으로 연결된 감지 노드(SO)를 연결한다. 이로 인하여 하이 레벨로 프리차지되어 있던 선택된 비트라인(예를 들어 BLe)은 제1 입력 단자(QA)의 전위 레벨에 따라 하이 레벨을 유지하거나 로우 레벨로 디스차지된다. 예를 들어 외부에서 입력되는 프로그램 데이터가 '1'데이터일 경우 선택된 비트라인(예를 들어 BLe)은 하이 레벨을 유지하고외부에서 입력되는 프로그램 데이터가 '0'데이터일 경우 선택된 비트라인(예를 들어 BLe)은 로우 레벨로 디스차지된다.
이 후, 메모리 어레이(110)의 선택된 워드라인(예를 들어 WL0)에 프로그램 전압이 인가되어 선택된 메모리 셀(C0)이 프로그램된다.
3) 제1 프로그램 검증(S230)
상술한 제1 프로그램 동작(S220) 후 메모리 셀의 프로그램 상태를 센싱하여 페이지 버퍼(160)의 래치부(161)에 저장하여 프로그램 검증한다.
이를 좀더 상세하게 설명하면, 비트라인 선택 회로(150)는 이븐 비트라인 및 오드 비트라인(BLe 및 BLo)을 하이 레벨로 프리차지한다. 이 후 선택된 메모리 셀의 워드라인에 검증 전압이 인가된다.
프로그램 데이터가 '0'인 경우의 검증 동작을 설명하면 다음과 같다.
선택된 메모리 셀의 문턱 전압이 검증 전압보다 높게 프로그램된 경우 프로그램된 경우 메모리 셀은 턴오프 상태가 되어 선택된 비트라인(예를 들어 BLe)은 하이 레벨을 유지한다. 이 후, 하이 레벨의 제어 신호(SC SIGNALS)에 응답하여 비트라인 선택 회로(150)에 의해 선택된 비트라인(예를 들어 BLe)과 하이 레벨로 프리차지된 페이지 버퍼(160)의 감지 노드(SO)를 연결하여 이벨류에이션 동작을 수행하여 감지 노드(SO)의 전위를 하이 레벨로 유지한다. 반면 선택된 메모리 셀의 문턱 전압이 검증 전압보다 낮을 경우 메모리 셀은 턴온 상태가 되어 선택된 비트라인(예를 들어 BLe)은 로우 레벨로 디스차지된다. 이로 인하여 이벨류에이션 동작 시 감지 노드(SO)의 전위는 로우 레벨로 디스차지된다. 이 후, 하이 레벨의 래치 신호(LAT)가 제2 스위칭 소자에 인가되어 감지 노드(SO)의 전위에 따라 제1 입력 단자(QA)의 레벨이 로우 레벨로 유지되거나 하이 레벨로 변경된다.
프로그램 데이터가 '1'인 경우의 검증 동작을 설명하면 다음과 같다. 선택된 메모리 셀의 문턱 전압은 프로그램 동작 시 상승하지 않는다. 따라서 메모리 셀은 검증 전압이 워드라인에 인가되면 턴온 상태된다. 따라서 이벨류에이션 동작 시 감지 노드(SO)의 전위는 로우 레벨이 되고, 래치부(161)의 제1 입력단자(QA)의 전위는 하이 레벨을 유지한다.
4) 검증 결과(S240)
상술한 제1 프로그램 검증동작 결과 모든 페이지 버퍼의 제1 입력단자(QA)의 전위 레벨이 하이 레벨일 경우 제1 프로그램 동작이 패스한 것으로 판단하고, 페이지 버퍼의 제1 입력단자(QA)들 중 적어도 하나의 제1 입력단자(QA)의 전위 레벨이 로우 레벨일 경우 제1 프로그램 동작이 페일된 것으로 판단한다.
5) 프로그램 전압 상승(S250)
상술한 검증 결과(S240) 제1 프로그램 동작이 페일된 것으로 판단될 경우, 프로그램 전압을 스텝 전압만큼 상승시킨 새로운 프로그램 전압을 사용하여 상술한 제1 프로그램 동작(S220)부터 재실시한다.
6) 프로그램 데이터 재입력(S260)
상술한 검증 결과(S240) 제1 프로그램 동작이 패스된 것으로 판단될 경우, 상술한 프로그램 데이터 입력(S210) 동작시 입력된 데이터와 동일한 데이터를 페이지 버퍼에 재 입력한다.
이로 인하여 프로그램 데이터가 '0'인 경우 제1 프로그램 검증 동작에 따라 래치부(161)의 제1 입력단자(QA)가 하이 레벨로 변화된 상태에서 프로그램 데이터 재입력 동작에 의해 다시 로우 레벨로 변화된다.
프로그램 데이터 재입력 동작의 상세한 동작은 상술한 프로그램 데이터 입력(S210)과 유사하므로 이에 대한 설명은 생략한다.
제1 프로그램 동작 및 제1 프로그램 검증 동작이 완료된 프로그램된 메모리 셀들은 터널 절연막에 전자들이 트랩되어 있어도 상술한 프로그램 데이터 재입력 동작의 시간에 의해 트랩된 전자들이 디트랩될 수 있다.
7) 제2 프로그램(S270)
프로그램 데이터 재입력(S260) 동작 후, 페이지 버퍼(160)에 저장된 프로그램 데이터를 이용하여 제1 프로그램 동작 및 제1 검증 동작이 완료된 메모리 셀들을 다시 프로그램한다. 이때 터널 절연막에 트랩된 전자들이 디트랩되어 문턱 전압이 하강된 메모리 셀들은 문턱 전압이 다시 상승하게 된다.
제2 프로그램(S270)의 상세 동작은 제1 프로그램(S220)과 유사하므로 이에 대한 설명은 생략한다.
8) 제2 프로그램 검증(S280)
상술한 제2 프로그램 동작(S270) 후 메모리 셀의 프로그램 상태를 센싱하여 페이지 버퍼(160)의 래치부(161)에 저장하여 프로그램 검증한다. 제2 프로그램 검증(S280)은 상술한 제1 프로그램 검증 동작(S230)과 유사하므로 그 상세한 설명은 생략하도록 한다.
9) 검증 결과(S290)
상술한 제2 프로그램 검증동작 결과 모든 페이지 버퍼의 제1 입력단자(QA)의 전위 레벨이 하이 레벨일 경우 제1 프로그램 동작이 패스한 것으로 판단하고, 페이지 버퍼의 제1 입력단자(QA)들 중 적어도 하나의 제1 입력단자(QA)의 전위 레벨이 로우 레벨일 경우 제2 프로그램 동작이 페일된 것으로 판단한다.
상술한 검증 결과(S280) 제2 프로그램 동작이 패스된 것으로 판단될 경우, 프로그램 동작을 완료한다.
10) 프로그램 전압 상승(S300)
상술한 검증 결과(S290), 제2 프로그램 동작이 패스된 것으로 판단될 경우, 프로그램 동작을 완료한다. 또한 검증 결과(S290) 페일된 것으로 판단될 경우, 프로그램 전압을 스텝 전압만큼 상승시킨 새로운 프로그램 전압을 사용하여 상술한 제2 프로그램 동작(S270)부터 재실시한다.
본원 발명의 일실시 예에서는 제2 프로그램 동작 후 제2 프로그램 검증 동작을 수행하는 것을 일예로 설명하였으나, 제2 프로그램 검증 결과 패스로 판단된 경우 프로그램 데이터를 재입력한 후 제2 프로그램 검증 동작을 먼저 실시한 후 제2 프로그램 검증 결과에 따라 제2 프로그램 동작을 수행할 수도 있다.
상술한 본원 발명에 따르면 제1 프로그램 동작 및 프로그램 검증 동작 후 제1 프로그램 동작시 입력된 프로그램 데이터와 동일한 프로그램 데이터를 재입력하고 제1 프로그램 동작 및 제2 프로그램 검증 동작을 재실시 함으로써, 제1 프로그램 동작 시 메모리 셀의 터널 절연막이 트랩된 전자들이 디트랩되어 문턱 전압이 하강하여도 제2 프로그램 동작에 의해 보상할 수 있다.
도 5는 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1100)은 불휘발성 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
불휘발성 메모리 장치(1120)는 도 3에서 상술한 실시예들을 참조하여 설명한 불휘발성 메모리 장치를 포함한다. 또한, 불휘발성 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 불휘발성 메모리 장치(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 불휘발성 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 불휘발성 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 RCM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 불휘발성 메모리 장치(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 6은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 앞서 도 5를 참조하여 설명한 바와 같이, 불휘발성 메모리 장치(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
110 : 메모리 어레이
120 : 제어 회로
130, 140 : 전압 공급 회로
150 : 비트라인 선택 회로
160 : 페이지 버퍼
170 : 센싱 회로

Claims (5)

  1. 다수의 메모리 셀들을 포함하는 메모리 어레이;
    상기 메모리 셀들에 저장하기 위한 프로그램 데이터에 따라 선택된 메모리 셀들의 프로그램 동작을 실시하고, 상기 프로그램 동작의 결과를 확인하기 위한 프로그램 검증 동작을 수행하도록 구성된 페이지 버퍼들; 및
    상기 프로그램 동작 및 상기 프로그램 검증 동작에 의해 상기 선택된 메모리 셀들에 상기 프로그램 데이터의 저장이 완료된 후, 상기 프로그램 데이터에 따라 상기 선택된 메모리 셀들의 추가 프로그램 동작 및 추가 프로그램 검증 동작을 수행하도록 상기 페이지 버퍼들을 제어하도록 구성된 제어 회로를 포함하는 불휘발성 메모리 장치.
  2. 프로그램 데이터를 페이지 버퍼에 저장하는 단계;
    상기 페이지 버퍼에 저장된 상기 프로그램 데이터를 이용하여 메모리 셀들을 프로그램하는 제1 프로그램 동작 단계;
    상기 메모리 셀들의 프로그램 상태를 센싱하여 상기 메모리 셀들의 프로그램 상태를 검증하는 제1 프로그램 검증 단계;
    상기 제1 프로그램 검증 결과 패스로 판단된 경우, 상기 프로그램 데이터와 동일한 데이터를 상기 페이지 버퍼에 저장하는 단계; 및
    상기 동일한 데이터를 이용하여 제2 프로그램 동작 및 제2 프로그램 검증 동작을 실시하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  3. 외부에서 입력된 프로그램 데이터를 이용하여 메모리 셀들을 프로그램하는 제1 프로그램 단계; 및
    상기 프로그램 데이터와 동일한 데이터를 이용하여 상기 메모리 셀들을 재차 프로그램하는 제2 프로그램 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  4. 프로그램 데이터를 페이지 버퍼에 저장하는 단계;
    상기 페이지 버퍼에 저장된 프로그램 데이터를 이용하여 메모리 셀들을 프로그램하는 제1 프로그램 동작 단계;
    상기 메모리 셀들의 프로그램 상태를 센싱하여 상기 메모리 셀들의 프로그램 상태를 검증하는 제1 프로그램 검증 단계;
    상기 제1 프로그램 검증 결과 패스로 판단된 경우, 상기 프로그램 데이터와 동일한 데이터를 상기 페이지 버퍼에 저장하는 단계; 및
    상기 메모리 셀들의 프로그램 상태를 센싱하여 상기 메모리 셀들의 프로그램 상태를 검증하는 제2 프로그램 검증 동작을 실시하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  5. 프로그램 데이터를 페이지 버퍼에 저장하는 단계;
    상기 페이지 버퍼에 저장된 프로그램 데이터를 이용하여 메모리 셀들을 프로그램하는 제1 프로그램 동작 단계;
    상기 메모리 셀들의 프로그램 상태를 센싱하여 상기 메모리 셀들의 프로그램 상태를 검증하는 제1 프로그램 검증 단계;
    상기 제1 프로그램 검증 결과 패스로 판단된 경우, 상기 프로그램 데이터와 동일한 데이터를 상기 페이지 버퍼에 저장하는 단계;
    상기 메모리 셀들의 프로그램 상태를 센싱하여 상기 메모리 셀들의 프로그램 상태를 검증하는 단계; 및
    상기 제2 프로그램 검증 결과 페일로 판단될 경우, 프로그램 전압을 상승시켜 상기 메모리 셀들을 프로그램하는 제2 프로그램 동작을 수행한 후 상기 제2 프로그램 검증 동작으로 복귀하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.



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