KR20090055314A - 읽기 디스터번스를 줄일 수 있는 불휘발성 메모리 장치 - Google Patents

읽기 디스터번스를 줄일 수 있는 불휘발성 메모리 장치 Download PDF

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Abstract

본 발명에 따른 불휘발성 메모리 장치는 SLC 블록과 MLC 블록을 갖는 메모리 셀 어레이; 및 읽기 동작 시에, 선택 워드 라인으로 선택 읽기 전압을 제공하고, 비선택 워드 라인으로 비선택 읽기 전압을 제공하기 위한 제어 로직 및 전압 발생 회로를 포함한다. 상기 제어 로직 및 전압 발생 회로는 상기 SLC 블록 및 상기 MLC 블록에 따라 상기 비선택 읽기 전압의 레벨을 달리한다.

Description

읽기 디스터번스를 줄일 수 있는 불휘발성 메모리 장치{NONVOLATILE MEMORY SYSTEM BEING CAPABLE OF REDUCING READ DISTURBANCE}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 읽기 디스터번스를 줄일 수 있는 불휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치는 일반적으로 DRAM, SRAM 등과 같은 휘발성 메모리와 EEPROM, FRAM, PRAM, MRAM, Flash Memory 등과 같은 불휘발성 메모리로 분류된다. 휘발성 메모리는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존한다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가지므로, 컴퓨터 시스템 등에서 저장 매체로 광범위하게 사용되고 있다.
도 1은 낸드 플래시 메모리의 셀 어레이를 보여주는 회로도이다. 낸드 플래시 메모리의 셀 어레이는 복수의 메모리 블록(memory block)을 포함한다. 각각의 메모리 블록은 복수의 페이지(page)를 포함한다. 낸드 플래시 메모리는 메모리 블록 단위로 소거 동작을 수행하고, 페이지 단위로 쓰기 또는 읽기 동작을 수행한다.
도 1은 하나의 메모리 블록을 보여주며, 메모리 블록은 32 페이지 또는 64 페이지로 구성된다. 도 1을 참조하면, 메모리 블록은 스트링 선택 라인(SSL)에 연결되는 스트링 선택 트랜지스터, 복수의 워드 라인(WL0~WL31)에 연결되는 메모리 셀, 그리고 접지 선택 라인(GSL)에 연결되는 접지 선택 트랜지스터를 포함한다. 스트링 선택 트랜지스터는 비트 라인(BL0~BLm)에 연결되고, 접지 선택 트랜지스터는 공통 소스 라인(CSL)에 연결된다.
읽기 동작 시에, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에는 전원 전압(Vcc)이 인가되고, 선택 워드 라인(예를 들면, WL8)에는 선택 읽기 전압(Vrd)이 인가되며, 비선택 워드 라인(WL0~WL7, WL9~WL31)에는 비선택 읽기 전압(Vread)이 인가된다. 여기에서, 비선택 읽기 전압(Vread)은 비선택 워드 라인(WL0~WL7, WL9~WL31)에 연결되어 있는 메모리 셀을 턴 온(turn on) 하기에 충분한 전압이다.
도 2는 도 1에 도시된 메모리 셀의 문턱 전압 분포를 보여주는 다이어그램이다. 도 2를 참조하면, 메모리 셀은 문턱 전압 분포에 따라 온 셀(on cell)과 오프 셀(off cell)로 구분된다. 온 셀은 데이터 '1'을 저장하며 소거 셀(erase cell)이라고도 한다. 오프 셀은 데이터 '0'을 저장하며 프로그램 셀(program cell)이라고도 한다.
온 셀(on cell)은 -3V와 -1V 사이의 문턱 전압을 갖고, 오프 셀(off cell)은 +1V와 +3V의 문턱 전압을 갖는다. 선택 워드 라인(도 1 참조, WL8)으로 제공되는 선택 읽기 전압(Vrd)은 약 0V이다. 비선택 워드 라인(도 1 참조, WL0~WL7, WL9~WL31)으로 제공되는 비선택 읽기 전압(Vread)은 약 4.5V이다.
낸드 플래시 메모리는 페이지 단위로 읽기 동작을 수행한다. 메모리 블록 내 의 모든 페이지(예를 들면, 32 pages)에 대한 읽기 동작이 수행된다고 가정하자. 이때 각각의 워드 라인에는 1 번의 선택 읽기 전압(Vrd)과 31 번의 비선택 읽기 전압(Vread)이 인가된다. 메모리 셀의 게이트에 전원 전압(Vcc)보다 높은 비선택 읽기 전압(Vread)이 반복해서 인가되면, 메모리 셀은 스트레스(stress)를 받게 된다.
도 3에서 보는 바와 같이, 컨트롤 게이트(CG; Control Gate)에 비선택 읽기 전압(Vread)이 계속해서 인가되면, 채널에 존재하는 전자가 플로팅 게이트(FG; Floating Gate)로 유입될 수 있다. 이때 온 셀(on cell)의 문턱 전압이 상승하게 된다. 온 셀의 문턱 전압이 -1V보다 높아지면, 그 메모리 셀은 충분한 읽기 마진을 갖지 못하게 된다. 온 셀의 문턱 전압이 선택 읽기 전압(Vrd)보다 높아지면, 오프 셀로 읽혀질 수도 있다.
이와 같이 비선택 읽기 전압의 반복적인 인가로 인해 메모리 셀의 문턱 전압이 상승하는 현상을 읽기 디스터번스(read disturbance)라고 한다. 도 2의 빗금 친 부분은 읽기 디스터번스로 인해 메모리 셀이 문턱 전압이 상승한 것을 보여준다. 읽기 디스터번스로 인해 메모리 셀의 문턱 전압이 상승하면, 메모리 셀은 데이터 저장 능력을 잃게 된다.
한편, 낸드 플래시 메모리는 데이터 저장 용량을 늘임과 동시에, 읽기 및 쓰기 속도를 빠르게 하고 중요 데이터를 안전하게 보호하기 위한 요구가 꾸준히 제기되고 있다. 이러한 요구를 만족하기 위해, 낸드 플래시 메모리는 메모리 셀 어레이 내에 멀티 비트 데이터를 저장하는 메모리 블록(이하, MLC 블록이라 함)과 싱글 비트 데이터를 저장하는 메모리 블록(이하, SLC 블록이라 함)을 동시에 갖도록 설계 되고 있다.
이러한 콤보(combo) 구조를 갖는 낸드 플래시 메모리에서는 읽기 디스터번스로 인한 문제가 더욱 빈번하게 발생할 수 있다. 왜냐하면, 도 4에서 보는 바와 같이, SLC 블록의 비선택 읽기 전압은 MLC 블록의 비선택 읽기 전압과 동일한 전압을 사용하기 때문이다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 읽기 디스터번스를 줄일 수 있는 불휘발성 메모리 장치를 제공하는 데 있다.
본 발명에 따른 불휘발성 메모리 장치는 복수의 워드 라인에 연결되는 메모리 셀 어레이; 및 선택 워드 라인으로 선택 읽기 전압을 제공하고, 비선택 워드 라인으로 비선택 읽기 전압을 제공하기 위한 전압 발생 회로를 포함하되, 상기 비선택 읽기 전압은 메모리 셀에 저장된 데이트 비트 수에 따라 달라지는 것을 특징으로 한다.
실시 예로서, 상기 비선택 읽기 전압은 상기 선택 읽기 전압보다 높다. 상기 메모리 셀 어레이는 멀티 레벨 셀 블록(이하, MLC 블록이라 함)과 싱글 레벨 셀 블록(이하, SLC 블록이라 함)을 갖는다. 상기 SLC 블록으로 제공되는 비선택 읽기 전압은 상기 MLC 블록으로 제공되는 비선택 읽기 전압보다 낮다.
다른 실시 예로서, 상기 불휘발성 메모리 장치는 상기 전압 발생 회로로부터 상기 비선택 읽기 전압을 입력받고, 어드레스 정보 또는 읽기 커맨드에 응답하여 상기 비선택 읽기 전압의 레벨을 선택하는 읽기 전압 선택기를 더 포함한다. 상기 불휘발성 메모리 장치는 상기 SLC 블록과 상기 MLC 블록에 대한 블록 분할 정보를 갖는 저장 장치를 더 포함한다.
또 다른 실시 예로서, 상기 제 1 및 비선택 읽기 전압은 노말 읽기 동작 시 의 읽기 전압인 것을 특징으로 한다. 상기 제 1 및 비선택 읽기 전압은 프로그램 검증을 위한 읽기 동작 시의 읽기 전압일 수도 있다. 상기 메모리 셀 어레이는 낸드 셀 스트링 구조를 갖는다.
본 발명에 따른 불휘발성 메모리 장치의 다른 일면은 SLC 블록과 MLC 블록을 갖는 메모리 셀 어레이; 및 읽기 동작 시에, 선택 워드 라인으로 선택 읽기 전압을 제공하고, 비선택 워드 라인으로 비선택 읽기 전압을 제공하기 위한 제어 로직 및 전압 발생 회로를 포함하되, 상기 제어 로직 및 전압 발생 회로는 상기 SLC 블록 및 상기 MLC 블록에 따라 상기 비선택 읽기 전압의 레벨을 달리하는 것을 특징으로 한다.
실시 예로서, 상기 제어 로직 및 전압 발생 회로는 상기 SLC 블록과 상기 MLC 블록에 대한 분할 정보를 저장하는 저장회로; 외부 어드레스 및 상기 분할 정보를 비교하고, 비교 결과로서 비교 신호를 발생하는 비교기; 상기 SLC 블록 및 상기 MLC 블록으로 제공될 비선택 읽기 전압을 각각 발생하는 전압 발생 회로; 및 상기 비교 신호에 응답하여 상기 비선택 읽기 전압의 레벨을 선택하는 읽기 전압 선택기를 포함한다.
다른 실시 예로서, 상기 제어 로직 및 전압 발생 회로는 상기 SLC 블록과 상기 MLC 블록에 대한 분할 정보를 저장하는 저장회로; 외부 어드레스 및 상기 분할 정보를 비교하고, 비교 결과로서 비교 신호를 발생하는 비교기; 상기 비교 신호에 응답하여 상기 비선택 읽기 전압의 레벨을 선택하는 읽기 전압 선택기; 및 상기 선택된 비선택 읽기 전압의 레벨을 발생하는 전압 발생 회로를 포함한다.
또 다른 실시 예로서, 상기 제어 로직 및 전압 발생 회로는 상기 비선택 읽기 전압을 발생하는 전압 발생 회로; 및 읽기 커맨드에 응답하여, 상기 비선택 읽기 전압의 레벨을 선택하기 위한 읽기 전압 선택기를 포함한다. 상기 읽기 커맨드는 SLC 읽기 커맨드 또는 MLC 읽기 커맨드인 것을 특징으로 한다.
또 다른 실시 예로서, 상기 제어 로직 및 전압 발생 회로는 읽기 커맨드에 응답하여 상기 비선택 읽기 전압의 레벨을 선택하기 위한 읽기 전압 선택기; 및 상기 선택된 비선택 읽기 전압의 레벨을 발생하는 전압 발생 회로를 포함한다.
본 발명에 따른 불휘발성 메모리 장치는 SLC 블록 및 MLC 블록에 따라 비선택 읽기 전압의 레벨을 달리한다. 본 발명은 SLC 블록으로 제공되는 제 1 비선택 읽기 전압(Vread_L)보다 MLC 블록으로 제공되는 제 2 비선택 읽기 전압(Vread_H)을 낮게 함으로, 읽기 디스터번스(read disturbance)로 인한 메모리 셀의 성능 저하를 줄일 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
도 5는 본 발명에 따른 불휘발성 메모리 장치의 제 1 실시 예를 보여주는 블록도이다. 도 5를 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 데이터 입출력 회로(120), 행 디코더(130), 그리고 제어 로직 및 전압 발생 회 로(140)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록(memory block)을 포함한다. 각각의 메모리 블록은 복수의 페이지(page)로 구성된다. 각각의 페이지는 복수의 메모리 셀(memory cell)로 구성된다. 낸드 플래시 메모리인 경우에, 메모리 셀 어레이(110)는 셀 스트링(cell string) 구조를 갖는다(도 1 참조). 낸드 플래시 메모리는 메모리 블록 단위로 소거 동작을 수행하고, 페이지 단위로 읽기 또는 쓰기 동작을 수행한다.
계속해서, 도 5를 참조하면, 메모리 셀 어레이(110)는 싱글 레벨 셀 블록(이하, SLC 블록이라 함)과 멀티 레벨 셀 블록(이하, MLC 블록이라 함)으로 구분된다. SLC 블록(111)은 하나의 메모리 셀에 싱글 비트 데이터(single bit data)를 저장한다. MLC 블록(112)은 하나의 메모리 셀에 멀티 비트 데이터(multi bit data)를 저장한다. 여기에서, 멀티 비트 데이터는 2비트, 3비트, 4비트 등과 같이 2비트 이상의 데이터를 의미한다.
데이터 입출력 회로(120)는 복수의 비트 라인(BL)을 통해 메모리 셀 어레이(110)와 연결된다. 데이터 입출력 회로(120)는 데이터 입출력 라인(도시되지 않음)을 통해 데이터(DATA)를 입력받는다. 입력 데이터는 해당 메모리 셀에 저장된다. 한편, 데이터 입출력 회로(120)는 메모리 셀에 저장된 데이터를 비트 라인(BL)을 통해 읽어낸다. 읽은 데이터는 데이터 입출력 라인을 통해 외부로 출력된다.
행 디코더(130)는 복수의 워드 라인(WL)을 통해 메모리 셀 어레이(110)와 연결된다. 행 디코더(130)는 어드레스(ADDR)를 입력받고 메모리 블록 또는 페이지를 선택한다. 여기에서, 메모리 블록을 선택하기 위한 어드레스를 블록 어드레스(block address)라고, 페이지를 선택하기 위한 어드레스를 페이지 어드레스(page address)라 한다.
제어 로직 및 전압 발생 회로(140)는 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 데이터 입출력 회로(120) 및 행 디코더(130)를 제어한다. 여기에서, 제어 신호(CTRL)는 메모리 인터페이스(도 11 참조, 625) 또는 메모리 컨트롤러(도 12 참조, 712)로부터 제공된다. 한편, 제어 로직 및 전압 발생 회로(140)는 쓰기, 읽기, 소거 동작 시에 워드 라인으로 제공될 바이어스 전압(bias voltage)을 발생한다.
읽기 동작 또는 프로그램 검증 동작 시에, 제어 로직 및 전압 발생 회로(140)는 선택 워드 라인으로 제공되는 선택 읽기 전압(Vrd, 도 1 참조)과 비선택 워드 라인으로 제공되는 비선택 읽기 전압(Vread, 도 1 참조)을 발생한다. 일반적으로, 비선택 읽기 전압(Vread)은 선택 읽기 전압(Vrd)보다 높다.
도 5를 참조하면, 제어 로직 및 전압 발생 회로(140)는 SLC 블록(111) 및 MLC 블록(112)에 따라 비선택 읽기 전압(Vread)의 레벨을 달리한다. 즉, SLC 블록(111)으로 제공되는 제 1 비선택 읽기 전압(Vread_L)은 MLC 블록(112)으로 제공되는 제 2 비선택 읽기 전압(Vread_H)보다 낮다.
도 5에서, MLC 블록(112)은 하나의 메모리 셀에 m(m은 2 이상의 자연수) 비트 데이터를 저장하는 m-비트 MLC 블록과 n(n은 m보다 큰 자연수) 비트 데이터를 저장하는 n-비트 MLC 블록을 동시에 포함할 수 있다. 이때 SLC 블록(111), m-비트 MLC 블록, 그리고 n-비트 MLC 블록으로 제공되는 비선택 읽기 전압은 달라진다.
본 발명은 제 1 비선택 읽기 전압(Vread_L)을 제 2 비선택 읽기 전압(Vread_H)보다 낮게 함으로, SLC 블록(111)의 메모리 셀에 가해지는 스트레스를 줄일 수 있다. 본 발명에 의하면, 읽기 디스터번스(read disturbance)로 인한 메모리 셀의 성능 저하가 줄어들게 된다.
도 6은 메모리 셀의 문턱 전압 분포를 보여주는 다이어그램이다. 도 6(a)는 SLC 블록(도 5, 111)에 있는 메모리 셀의 문턱 전압 분포를 보여주고, 도 6(b)는 MLC 블록(도 5, 112)에 있는 메모리 셀의 문턱 전압 분포를 보여준다.
도 6(a)를 참조하면, SLC 블록(111)의 메모리 셀은 문턱 전압 분포에 따라 데이터 '1' 또는 '0'을 갖는다. 데이터 '1'을 갖는 메모리 셀은 데이터 '0'을 갖는 메모리 셀보다 낮은 문턱 전압을 갖는다. 선택 워드 라인(도 1 참조, WL8)으로는 선택 읽기 전압(Vrd)이 제공된다. 비선택 워드 라인(도 1 참조, WL0~WL7, WL9~WL31)으로는 제 1 비선택 읽기 전압(Vread_L)이 제공된다.
도 6(b)를 참조하면, MLC 블록(112)의 메모리 셀은 문턱 전압 분포에 따라 (11), (10), (00), (01)의 네 가지 상태를 갖는다. (11) 상태의 메모리 셀은 가장 낮은 문턱 전압을 갖고, (01) 상태의 메모리 셀은 가장 높은 문턱 전압을 갖는다. (10) 및 (00) 상태의 메모리 셀은 (11) 셀의 문턱 전압보다 높고, (01) 셀의 문턱 전압보다 낮은 문턱 전압을 갖는다.
읽기 동작 또는 프로그램 검증 동작 시에, 선택 워드 라인으로는 제 1 내지 제 3 선택 읽기 전압(Vrd1, Vrd2, Vrd3) 중에서 하나 또는 그 이상의 전압이 제공된다. 비선택 워드 라인으로는 제 2 비선택 읽기 전압(Vread_H)이 제공된다. 여기 에서 제 2 비선택 읽기 전압(Vread_H)는 제 1 비선택 읽기 전압(Vread_L)보다 낮다.
다시 도 5를 참조하면, 본 발명에 따른 불휘발성 메모리 장치(100)는 SLC 블록(111)에 대한 읽기 동작을 수행하는 경우에, 제 2 비선택 읽기 전압(Vread_H)보다 낮은 제 1 비선택 읽기 전압(Vread_L)을 사용한다. 본 발명에 의하면, SLC 블록(111)의 메모리 셀에 가해지는 스트레스를 줄임으로, 읽기 디스터번스(read disturbance)를 줄일 수 있다.
도 7은 본 발명에 따른 불휘발성 메모리 장치의 제 2 실시 예를 보여주는 블록도이다. 도 7을 참조하면, 불휘발성 메모리 장치(200)는 메모리 셀 어레이(210), 데이터 입출력 회로(220), 행 디코더(230), 그리고 제어 로직 및 전압 발생 회로(240~280)를 포함한다.
도 7을 참조하면, 메모리 셀 어레이(210)는 SLC 블록(211)과 MLC 블록(212)으로 구분된다. 데이터 입출력 회로(220)는 복수의 비트 라인(BL)을 통해 메모리 셀 어레이(110)와 연결되며, 데이터 입출력 라인(도시되지 않음)을 통해 데이터(DATA)를 입력받거나 외부로 출력한다. 행 디코더(230)는 복수의 워드 라인(WL)을 통해 메모리 셀 어레이(210)와 연결되며, 어드레스(ADDR)를 입력받고 하나의 메모리 블록 및 하나의 페이지를 선택한다.
계속해서 도 7을 참조하면, 제어 로직 및 전압 발생 회로(240~280))는 제어 로직(240), 저장 회로(250), 비교기(260), 고전압 발생기(270), 그리고 읽기 전압 선택기(280)를 포함한다. 제어 로직(240)은 제어 신호(CTRL)를 입력받고, 불휘발성 메모리(210)의 쓰기, 읽기, 소거 등의 동작을 제어한다.
저장 회로(250)는 메모리 셀 어레이(210)의 블록 분할 정보를 저장한다. 즉, 저장 회로(250)는 SLC 블록(211)과 MLC 블록(212)에 대한 분할 정보를 저장한다. 저장 회로(250)는 제어 로직(240)의 제어에 의해, 블록 분할 정보를 비교기(260)로 제공한다.
비교기(260)는 커맨드(CMD) 및 어드레스(ADDR)를 입력받고, 어드레스(ADDR)와 블록 분할 정보를 비교하고, 비교 결과로서 비교 신호(COM)를 발생한다. 예를 들어, 비교기(260)는 저장 회로(250)로부터 SLC 블록 분할 정보 및 MLC 블록 분할 정보를 입력받는다. 비교기(260)는 이들 분할 정보와 어드레스(ADDR)를 비교함으로, 어드레스(ADDR)가 SLC 블록(211)을 지정하기 위한 것인지 아니면 MLC 블록(212)을 지정하기 위한 것인지를 판단한다. 비교기(260)는 비교 신호(COM)를 읽기 전압 선택기(280)로 제공한다.
고전압 발생기(270)는 선택 워드 라인으로 제공하기 위한 선택 읽기 전압(도시되지 않음, Vrd)과 비선택 워드 라인으로 제공하기 위한 비선택 읽기 전압(Vread_L, Vread_H)을 발생한다. 고전압 발생기(270)는 제어 로직(240)의 제어에 의해 동작한다.
읽기 전압 선택기(280)는 비교 신호(COM)에 응답하여 비선택 읽기 전압(Vread)의 레벨을 선택한다. 즉, 읽기 전압 선택기(280)는 비교 신호(COM)에 따라, SLC 블록(211)으로 제 1 비선택 읽기 전압(Vread_L)을 제공하거나, MLC 블록(212)으로 제 2 비선택 읽기 전압(Vread_H)을 제공한다.
본 발명에 따른 불휘발성 메모리 장치(200)는 SLC 블록(211) 및 MLC 블록(212)에 따라 비선택 읽기 전압(Vread)의 레벨을 달리한다. 즉, SLC 블록(211)으로 제공되는 제 1 비선택 읽기 전압(Vread_L)은 MLC 블록(212)으로 제공되는 제 2 비선택 읽기 전압(Vread_H)보다 낮다. 본 발명은 제 1 비선택 읽기 전압(Vread_L)을 제 2 비선택 읽기 전압(Vread_H)보다 낮게 함으로, 읽기 디스터번스(read disturbance)로 인한 메모리 셀의 성능 저하를 줄일 수 있다.
도 8은 본 발명에 따른 불휘발성 메모리 장치의 제 3 실시 예를 보여주는 블록도이다. 도 8을 참조하면, 불휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 입출력 회로(330), 그리고 제어 로직 및 전압 발생 회로(340~380)를 포함한다.
도 8을 참조하면, 메모리 셀 어레이(310)는 SLC 블록(311)과 MLC 블록(312)으로 구분된다. 데이터 입출력 회로(320)는 복수의 비트 라인(BL)을 통해 메모리 셀 어레이(310)와 연결된다. 행 디코더(330)는 복수의 워드 라인(WL)을 통해 메모리 셀 어레이(310)와 연결된다. 제어 로직 및 전압 발생 회로(340~380))는 제어 로직(340), 저장 회로(350), 비교기(360), 읽기 전압 선택기(370), 그리고 고전압 발생기(380)를 포함한다.
제어 로직(340)은 제어 신호(CTRL)를 입력받고, 불휘발성 메모리 장치(300)의 쓰기, 읽기, 소거 등의 동작을 제어한다. 저장 회로(350)는 SLC 블록(311)과 MLC 블록(312)에 대한 블록 분할 정보(block partition information)를 저장한다. 저장 회로(350)는 제어 로직(340)의 제어에 의해, 블록 분할 정보를 비교기(360)로 제공한다. 비교기(360)는 커맨드(CMD) 및 어드레스(ADDR)를 입력받고, 어드레스(ADDR)와 블록 분할 정보를 비교한다. 비교기(360)는 비교 결과로서 비교 신호(COM)를 읽기 전압 선택기(370)로 제공한다.
읽기 전압 선택기(370)는 비교 신호(COM)에 응답하여 비선택 읽기 전압(Vread)의 레벨을 선택한다. 즉, 읽기 전압 선택기(370)는 비교 신호(COM)에 따라, SLC 블록(211)으로 제 1 비선택 읽기 전압(Vread_L)을 제공하거나, MLC 블록(212)으로 제 2 비선택 읽기 전압(Vread_H)을 제공하기 위한 선택 신호(SEL)를 발생한다.
고전압 발생기(380)는 선택 워드 라인으로 제공하기 위한 선택 읽기 전압(도시되지 않음, Vrd)과 비선택 워드 라인으로 제공하기 위한 비선택 읽기 전압(Vread_L, Vread_H)을 발생한다. 고전압 발생기(380)는 선택 신호(SEL)에 따라 제 1 비선택 읽기 전압(Vread_L) 또는 제 2 비선택 읽기 전압(Vread_H)을 발생한다. 제 1 또는 제 2 비선택 읽기 전압(Vread_L, Vread_H)은 각각 SLC 블록(311) 또는 MLC 블록(312)으로 제공된다.
본 발명에 따른 불휘발성 메모리 장치(300)에서, 고전압 발생기(380)는 읽기 전압 선택기(370)의 선택 신호(SEL)에 따라 제 1 및 제 2 비선택 읽기 전압(Vread_L, Vread_H) 중 어느 하나만 발생한다. 즉, 고전압 발생기(380)는 선택 신호(SEL)를 입력받고, 비선택 읽기 전압(Vread)의 레벨을 조절한다.
도 9는 본 발명에 따른 불휘발성 메모리 장치의 제 4 실시 예를 보여주는 블록도이다. 도 9를 참조하면, 불휘발성 메모리 장치(400)는 메모리 셀 어레이(410), 데이터 입출력 회로(420), 행 디코더(430), 그리고 제어 로직 및 전압 발생 회로(440~460)를 포함한다.
도 9를 참조하면, 메모리 셀 어레이(410)는 SLC 블록(411)과 MLC 블록(412)으로 구분된다. 데이터 입출력 회로(420)는 복수의 비트 라인(BL)을 통해 메모리 셀 어레이(410)와 연결된다. 행 디코더(430)는 복수의 워드 라인(WL)을 통해 메모리 셀 어레이(410)와 연결된다. 행 디코더(430)는 어드레스(ADDR)를 입력받고, 워드 라인을 선택한다. 제어 로직 및 전압 발생 회로(440~460)는 제어 로직(440), 고전압 발생기(450), 그리고 읽기 전압 선택기(460)를 포함한다.
제어 로직(440)은 제어 신호(CTRL)를 입력받고, 불휘발성 메모리 장치(400)의 쓰기, 읽기, 소거 등의 동작을 제어한다. 고전압 발생기(450)는 선택 워드 라인으로 제공하기 위한 선택 읽기 전압(도시되지 않음, Vrd)과 비선택 워드 라인으로 제공하기 위한 비선택 읽기 전압(Vread_L, Vread_H)을 발생한다. 고전압 발생기(450)는 제어 로직(440)의 제어에 의해 동작한다.
읽기 전압 선택기(460)는 읽기 커맨드에 응답하여 비선택 읽기 전압(Vread)의 레벨을 선택한다. 예를 들면, 읽기 전압 선택기(460)는 SLC 읽기 커맨드(S_CMD)를 입력받으면 제 1 비선택 읽기 전압(Vread_L)을 선택하고, MLC 읽기 커맨드(M_CMD)를 입력받으면 제 2 비선택 읽기 전압(Vread_H)을 선택한다. 여기에서, SLC 읽기 커맨드(S_CMD)는 SLC 블록(411)에 대한 읽기 커맨드를 의미하고, MLC 읽기 커맨드(M_CMD)는 MLC 블록(412)에 대한 읽기 커맨드를 의미한다.
본 발명에 따른 불휘발성 메모리 장치(400)는 읽기 커맨드에 따라, SLC 블 록(411)으로 제 1 비선택 읽기 전압(Vread_L)을 제공하거나, MLC 블록(412)으로 제 2 비선택 읽기 전압(Vread_H)을 제공한다. 즉, 본 발명에 따른 불휘발성 메모리 장치(400)는 메모리 컨트롤러(도시되지 않음)로부터 제공되는 읽기 커맨드에 의해, 비선택 읽기 전압의 레벨을 조절한다.
도 10은 본 발명에 따른 불휘발성 메모리 장치의 제 5 실시 예를 보여주는 블록도이다. 도 10을 참조하면, 불휘발성 메모리 장치(500)는 메모리 셀 어레이(510), 데이터 입출력 회로(520), 행 디코더(530), 그리고 제어 로직 및 전압 발생 회로(540~560)를 포함한다.
도 10을 참조하면, 메모리 셀 어레이(510)는 SLC 블록(511)과 MLC 블록(512)으로 구분된다. 데이터 입출력 회로(520)는 복수의 비트 라인(BL)을 통해 메모리 셀 어레이(510)와 연결된다. 행 디코더(530)는 어드레스(ADDR)를 입력받으며, 복수의 워드 라인(WL)을 통해 메모리 셀 어레이(510)와 연결된다. 제어 로직 및 전압 발생 회로(540~560)는 제어 로직(540), 읽기 전압 선택기(550), 그리고 고전압 발생기(560)를 포함한다.
제어 로직(540)은 제어 신호(CTRL)를 입력받고, 불휘발성 메모리 장치(500)의 쓰기, 읽기, 소거 등의 동작을 제어한다. 읽기 전압 선택기(550)는 읽기 커맨드에 응답하여 비선택 읽기 전압(Vread)의 레벨을 선택하기 위한 선택 신호(SEL)를 발생한다. 예를 들면, 읽기 전압 선택기(550)는 SLC 읽기 커맨드(S_CMD)를 입력받으면 제 1 비선택 읽기 전압(Vread_L)을 선택하고, MLC 읽기 커맨드(M_CMD)를 입력받으면 제 2 비선택 읽기 전압(Vread_H)을 선택한다.
고전압 발생기(560)는 선택 워드 라인으로 제공하기 위한 선택 읽기 전압(도시되지 않음, Vrd)과 비선택 워드 라인으로 제공하기 위한 비선택 읽기 전압(Vread_L, Vread_H)을 발생한다. 고전압 발생기(560)는 선택 신호(SEL)에 따라 제 1 비선택 읽기 전압(Vread_L) 또는 제 2 비선택 읽기 전압(Vread_H)을 발생한다. 제 1 또는 제 2 비선택 읽기 전압(Vread_L, Vread_H)은 각각 SLC 블록(511) 또는 MLC 블록(512)으로 제공된다.
본 발명에 따른 불휘발성 메모리 장치(500)는 읽기 커맨드에 따라, SLC 블록(511)으로 제 1 비선택 읽기 전압(Vread_L)을 제공하거나, MLC 블록(512)으로 제 2 비선택 읽기 전압(Vread_H)을 제공한다. 또한, 본 발명에 따른 불휘발성 메모리 장치(500)에서, 고전압 발생기(560)는 선택 신호(SEL)에 따라 비선택 읽기 전압(Vread)의 레벨을 조절한다.
도 11은 본 발명에 따른 불휘발성 메모리 장치를 구비하는 메모리 카드를 예시적으로 보여주는 블록도이다. 도 11을 참조하면, 메모리 카드(600)는 플래시 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함한다.
플래시 메모리 장치(610)는 불휘발성 메모리 장치로서, SLC 블록과 MLC 블록을 갖는 콤보 구조이다. 메모리 컨트롤러(620)는 플래시 메모리 장치(610)의 쓰기, 읽기, 소거 등의 동작을 제어한다. 메모리 컨트롤러(620)는 읽기 동작 시에 읽기 커맨드(RD CMD), 어드레스(ADDR), 그리고 제어 신호(CTRL)를 제공한다. 플래시 메모리 장치(610)는 메모리 컨트롤러(620)로부터 읽기 커맨드 및 어드레스 등을 입력받고, SLC 블록과 MLC 블록에 따라 비선택 읽기 전압의 레벨을 달리한다.
메모리 컨트롤러(620)는 SRAM(621), CPU(622), 호스트 인터페이스(623), ECC(624), 그리고 메모리 인터페이스(625)를 포함한다. SRAM(621)은 프로세싱 유닛(622)의 워킹 메모리(working memory)로써 사용된다. 호스트 인터페이스(623)는 메모리 카드(600)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(624)은 플래시 메모리 장치(610)에 저장된 데이터의 비트 에러를 검출 및 정정한다. 메모리 인터페이스(625)는 플래시 메모리 장치(610)와 인터페이싱 한다.
프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 메모리 카드(600)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 12는 본 발명에 따른 불휘발성 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다. 도 10을 참조하면, 메모리 시스템(700)은 플래시 메모리 시스템(710),전원 장치(720), 중앙처리장치(730), 램(740), 유저 인터페이스(750), 그리고 시스템 버스(760)를 포함한다.
플래시 메모리 시스템(710)은 플래시 메모리 장치(711) 및 메모리 컨트롤러(712)를 포함한다. 플래시 메모리 시스템(710)은 낸드 플래시 메모리 단품을 사용하여 설계될 수도 있고, 원낸드(One NANDTM)일 수도 있다. 플래시 메모리(711)는 메모리 컨트롤러(712)로부터 읽기 커맨드 및 어드레스 등을 입력받고, SLC 블록과 MLC 블록에 따라 비선택 읽기 전압의 레벨을 달리한다.
플래시 메모리 시스템(710)은 시스템 버스(760)를 통해, 전원 장치(720), 중앙처리장치(730), 램(740), 그리고 유저 인터페이스(750)에 전기적으로 연결된다. 플래시 메모리 장치(711)에는 유저 인터페이스(750)를 통해서 제공되거나 또는 중앙처리장치(730)에 의해서 처리된 데이터가 메모리 컨트롤러(712)를 통해 저장된다.
만일 플래시 메모리 시스템(710)이 반도체 디스크 장치(SSD)로 장착되는 경우, 메모리 시스템(700)의 부팅 속도가 획기적으로 빨라질 것이다. 비록 도면에는 도시되지 않았지만, 도 12에 도시된 메모리 시스템은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor) 등에 사용될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 일반적인 낸드 플래시 메모리의 셀 어레이를 보여주는 회로도이다.
도 2는 도 1에 도시된 메모리 셀의 문턱 전압 분포를 보여주는 다이어그램이다.
도 3은 메모리 셀의 읽기 디스터번스 현상을 보여주기 위한 메모리 셀의 단면도이다.
도 4는 콤보 구조를 갖는 종래 낸드 플래시 메모리의 문턱 전압 분포를 보여주는 다이어그램이다.
도 5는 본 발명에 따른 불휘발성 메모리 장치의 제 1 실시 예를 보여주는 블록도이다.
도 6은 도 5에 도시된 불휘발성 메모리 장치의 메모리 셀의 문턱 전압 분포를 보여주는 다이어그램이다.
도 7은 본 발명에 따른 불휘발성 메모리 장치의 제 2 실시 예를 보여주는 블록도이다.
도 8은 본 발명에 따른 불휘발성 메모리 장치의 제 3 실시 예를 보여주는 블록도이다.
도 9는 본 발명에 따른 불휘발성 메모리 장치의 제 4 실시 예를 보여주는 블록도이다.
도 10은 본 발명에 따른 불휘발성 메모리 장치의 제 5 실시 예를 보여주는 블록도이다.
도 11은 본 발명에 따른 불휘발성 메모리 장치를 구비하는 메모리 카드를 예시적으로 보여주는 블록도이다.
도 12는 본 발명에 따른 불휘발성 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.

Claims (20)

  1. 복수의 워드 라인에 연결되는 메모리 셀 어레이; 및
    선택 워드 라인으로 선택 읽기 전압을 제공하고, 비선택 워드 라인으로 비선택 읽기 전압을 제공하기 위한 전압 발생 회로를 포함하되,
    상기 비선택 읽기 전압은 메모리 셀에 저장된 데이트 비트 수에 따라 달라지는 것을 특징으로 하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 비선택 읽기 전압은 상기 선택 읽기 전압보다 높은 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 메모리 셀 어레이는 멀티 레벨 셀 블록(이하, MLC 블록이라 함)과 싱글 레벨 셀 블록(이하, SLC 블록이라 함)을 갖는 불휘발성 메모리 장치.
  4. 제 3 항에 있어서,
    상기 SLC 블록으로 제공되는 비선택 읽기 전압은 상기 MLC 블록으로 제공되는 비선택 읽기 전압보다 낮은 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 제 3 항에 있어서,
    상기 전압 발생 회로로부터 상기 비선택 읽기 전압을 입력받고, 어드레스 정보에 응답하여 상기 비선택 읽기 전압의 레벨을 선택하는 읽기 전압 선택기를 더 포함하는 불휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    상기 SLC 블록과 상기 MLC 블록에 대한 블록 분할 정보를 갖는 저장 장치를 더 포함하는 불휘발성 메모리 장치.
  7. 제 3 항에 있어서,
    상기 전압 발생 회로로부터 상기 비선택 읽기 전압을 입력받고, 커맨드에 응답하여 상기 비선택 읽기 전압의 레벨을 선택하는 읽기 전압 선택기를 더 포함하는 불휘발성 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제 1 및 비선택 읽기 전압은 노말 읽기 동작 시의 읽기 전압인 것을 특징으로 하는 불휘발성 메모리 장치.
  9. 제 1 항에 있어서,
    상기 제 1 및 비선택 읽기 전압은 프로그램 검증을 위한 읽기 동작 시의 읽 기 전압인 것을 특징으로 하는 불휘발성 메모리 장치.
  10. 제 1 항에 있어서,
    상기 메모리 셀 어레이는 낸드 셀 스트링 구조를 갖는 불휘발성 메모리 장치.
  11. SLC 블록과 MLC 블록을 갖는 메모리 셀 어레이; 및
    읽기 동작 시에, 선택 워드 라인으로 선택 읽기 전압을 제공하고, 비선택 워드 라인으로 비선택 읽기 전압을 제공하기 위한 제어 로직 및 전압 발생 회로를 포함하되,
    상기 제어 로직 및 전압 발생 회로는 상기 SLC 블록 및 상기 MLC 블록에 따라 상기 비선택 읽기 전압의 레벨을 달리하는 것을 특징으로 하는 불휘발성 메모리 장치.
  12. 제 11 항에 있어서,
    상기 비선택 읽기 전압은 상기 선택 읽기 전압보다 높은 것을 특징으로 하는 불휘발성 메모리 장치.
  13. 제 11 항에 있어서,
    상기 SLC 블록으로 제공되는 비선택 읽기 전압은 상기 MLC 블록으로 제공되 는 비선택 읽기 전압보다 낮은 것을 특징으로 하는 불휘발성 메모리 장치.
  14. 제 11 항에 있어서,
    상기 제어 로직 및 전압 발생 회로는
    상기 SLC 블록과 상기 MLC 블록에 대한 분할 정보를 저장하는 저장회로;
    외부 어드레스 및 상기 분할 정보를 비교하고, 비교 결과로서 비교 신호를 발생하는 비교기;
    상기 SLC 블록 및 상기 MLC 블록으로 제공될 비선택 읽기 전압을 각각 발생하는 전압 발생 회로; 및
    상기 비교 신호에 응답하여 상기 비선택 읽기 전압의 레벨을 선택하는 읽기 전압 선택기를 포함하는 불휘발성 메모리 장치.
  15. 제 11 항에 있어서,
    상기 제어 로직 및 전압 발생 회로는
    상기 SLC 블록과 상기 MLC 블록에 대한 분할 정보를 저장하는 저장 회로;
    외부 어드레스 및 상기 분할 정보를 비교하고, 비교 결과로서 비교 신호를 발생하는 비교기;
    상기 비교 신호에 응답하여 상기 비선택 읽기 전압의 레벨을 선택하는 읽기 전압 선택기; 및
    상기 선택된 비선택 읽기 전압의 레벨을 발생하는 전압 발생 회로를 포함하 는 불휘발성 메모리 장치.
  16. 제 11 항에 있어서,
    상기 제어 로직 및 전압 발생 회로는
    상기 비선택 읽기 전압을 발생하는 전압 발생 회로; 및
    읽기 커맨드에 응답하여, 상기 비선택 읽기 전압의 레벨을 선택하기 위한 읽기 전압 선택기를 포함하는 불휘발성 메모리 장치.
  17. 제 16 항에 있어서,
    상기 읽기 커맨드는 SLC 읽기 커맨드 또는 MLC 읽기 커맨드인 것을 특징으로 하는 불휘발성 메모리 장치.
  18. 제 11 항에 있어서,
    상기 제어 로직 및 전압 발생 회로는
    읽기 커맨드에 응답하여 상기 비선택 읽기 전압의 레벨을 선택하기 위한 읽기 전압 선택기; 및
    상기 선택된 비선택 읽기 전압의 레벨을 발생하는 전압 발생 회로를 포함하는 불휘발성 메모리 장치.
  19. 제 11 항에 있어서,
    상기 제 1 및 비선택 읽기 전압은 노말 읽기 동작 시의 읽기 전압인 것을 특징으로 하는 불휘발성 메모리 장치.
  20. 제 11 항에 있어서,
    상기 제 1 및 비선택 읽기 전압은 프로그램 검증을 위한 읽기 동작 시의 읽기 전압인 것을 특징으로 하는 불휘발성 메모리 장치.
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