KR101605381B1

KR101605381B1 - 비휘발성 메모리 장치, 이를 구비하는 비휘발성 메모리 시스템

Info

Publication number: KR101605381B1
Application number: KR1020090091435A
Authority: KR
Inventors: 이승재; 변대석; 하현철
Original assignee: 삼성전자주식회사
Priority date: 2009-09-28
Filing date: 2009-09-28
Publication date: 2016-03-23
Also published as: US20120170370A1; US8432741B2; KR20110034068A; US20110075484A1; US8154927B2

Abstract

비휘발성 메모리 장치는 메모리 셀 어레이, 행 선택 회로 및 전압 생성 회로를 포함한다. 메모리 셀 어레이는 제1 및 제2 더미 메모리 셀을 포함하고, 제1 및 제2 더미 메모리 셀을 통하여 스트링 선택 트랜지스터와 접지 선택 트랜지스터 사이에 직렬로 연결된 복수의 메모리 셀들로 이루어진 낸드 스트링을 포함한다. 독출 동작 모드에서 더미 메모리 셀들이 연결되는 더미 워드 라인에는 비선택된 메모리 셀들이 연결되는 비선택 워드 라인에 인가되는 독출 전압보다 전압 레벨이 낮은 더미 독출 전압이 인가된다.

Description

비휘발성 메모리 장치, 이를 구비하는 비휘발성 메모리 시스템{NON-VOLATILE MEMORY DEVICE AND NON-VOLATILE MEMORY SYSTEM HAVING THE SAME}

본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 비휘발성 메모리 장치, 비휘발성 메모리 시스템 및 비휘발성 메모리 장치의 데이터 독출 방법에 관한 것이다.

반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라, 휘발성 메모리 장치(volatile memory device)와 불휘발성 메모리 장치(non-volatile memory device)로 구분될 수 있다. 불휘발성 메모리 장치는 전기적으로 소거 및 프로그램이 가능한 EEPROM(Electrically Erasable and Programmable ROM)을 포함한다.

일반적으로 EEPROM의 동작은 데이터를 메모리 셀에 기입(write)하는 프로그램 모드, 저장된 데이터를 판독하는 독출 모드 및 저장된 데이터를 삭제하는 소거 모드로 구분된다.

플래시 메모리 장치는 EEPROM에 속하고, 소거 동작이 블록 또는 섹터 단위로 동시에 수행되는 특징을 갖는다. 플래시 메모리 장치는 메모리 셀 어레이의 구조에 따라, 비트 라인과 접지 사이에 셀 트랜지스터들이 직렬로 배치된 NAND형 플래시 메모리 장치와 병렬로 배치된 NOR형 플래시 메모리 장치로 구분된다. NOR형 플래시 메모리 장치와 비교할 때, NAND형 플래시 메모리 장치는 독출 동작 및 프로그램 동작시 바이트 단위의 접근이 불가능한 단점이 있으나, 프로그램 및 소거 속도가 빠른 장점이 있다.

메모리 셀의 게이트에 인가되는 독출 전압(VREAD)은 프로그램 동작시의 전압보다 낮지만 독출 동작을 반복함에 따라 메모리 셀이 소프트하게 프로그램되고, 이와 같이 비교적 낮은 독출 전압(VREAD)에 의해 메모리 셀이 프로그램되어 문턱 전압이 변화하는 것을 독출 교란(read disturbance)이라고 한다. 근래에는 공정 기술의 발달에 따라 메모리 셀 간의 간격이 점점 더 좁아지므로 독출 교란은 상당한 문제가 될 수 있다.

이에 따라, 본 발명의 일 목적은 독출 동작의 효율을 높일 수 있는 비휘발성 메모리 장치를 제공하는데 있다.

본 발명의 일 목적은 상기 비휘발성 메모리 장치를 구비하는 비휘발성 메모리 시스템을 제공하는데 있다.

본 발명의 일 목적은 독출 동작의 효율을 높일 수 있는 비휘발성 메모리 장치의 데이터 독출 방법을 제공하는데 있다.

상술한 본 발명의 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 메모리 셀 어레이, 행 선택 회로 및 전압 생성 회로를 포함한다. 상기 메모리 셀 어레이는 제1 및 제2 더미 메모리 셀을 포함하고, 상기 제1 및 제2 더미 메모리 셀을 통하여 스트링 선택 트랜지스터와 접지 선택 트랜지스터 사이에 직렬로 연결된 복수의 메모리 셀들로 이루어진 낸드 스트링을 포함한다. 상기 행 선택 회로는 스트링 선택 라인, 접지 선택 라인 및 복수의 워드 라인들을 통하여 상기 메모리 셀 어레이와 연결되며 행 어드레스 신호에 기초하여 워드 라인 전압을 상기 워드 라인들에 전달한다. 상기 전압 생성 회로는 상기 워드 라인 전압을 생성한다. 독출 동작 모드에서 상기 더미 메모리 셀들이 연결되는 더미 워드 라인에는 비선택된 메모리 셀들이 연결되는 비선택 워드 라인에 인가되는 독출 전압보다 전압 레벨이 낮은 더미 독출 전압이 인가된다.

실시예에 있어서, 상기 더미 독출 전압의 레벨은 상기 더미 독출 전압의 인가로 인한 상기 더미 메모리 셀의 문턱 전압의 변화에 의하여 상기 더미 메모리 셀에 인접한 메모리 셀에 연결되는 워드 라인에 플로팅 게이트 커플링의 발생을 감소시킬 수 있는 레벨일 수 있다.

상기 더미 메모리 셀의 문턱 전압의 레벨은 상기 더미 독출 전압의 레벨과 비교할 때 무시할 수 있을 정도일 수 있다.

실시예에 있어서, 상기 더미 독출 전압은 상기 제1 더미 메모리 셀이 연결되는 제1 더미 워드 라인과 상기 제2 더미 메모리 셀이 연결되는 제2 더미 워드 라인에 동일한 레벨이 인가될 수 있다.

실시예에 있어서, 상기 더미 독출 전압은 상기 제1 더미 메모리 셀이 연결되 는 제1 더미 워드 라인과 상기 제2 더미 메모리 셀이 연결되는 제2 더미 워드 라인에 다른 레벨이 인가될 수 있다.

실시예에 있어서, 상기 독출 동작 모드에서 상기 스트링 선택 라인과 상기 접지 선택 라인에는 상기 독출 전압이 인가될 수 있다.

실시예에 있어서, 상기 워드 라인 전압은 프로그램 전압, 프로그램 금지 전압, 독출 전압 및 더미 독출 전압을 포함할 수 있다.

상기 독출 동작 모드에서 상기 어드레스 신호에 기초하여 선택되는 독출 메모리 셀에 연결되는 하나의 워드 라인에는 상기 독출 전압보다 낮은 선택 전압이 인가될 수 있다.

상기 더미 독출 전압의 전압 레벨은 상기 선택 전압보다는 높고 상기 독출 전압보다는 낮을 수 있다. 상기 더미 독출 전압의 전압 레벨은 상기 선택 전압보다 낮을 수 있다.

상기 더미 메모리 셀은 상기 더미 독출 전압이 인가되기 전에 소거 상태일 수 있다.

본 발명의 일 실시예에 따른 비휘발성 메모리 시스템은 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다. 상기 비휘발성 메모리 장치는 메모리 셀 어레이, 행 선택 회로 및 전압 생성 회로를 포함한다. 상기 메모리 셀 어레이는 제1 및 제2 더미 메모리 셀을 포함하고, 상기 제1 및 제2 더미 메모리 셀을 통하여 스트링 선택 트랜지스터와 접지 선택 트랜지스터 사이에 직렬로 연결된 복수의 메모리 셀들로 이루어진 낸드 스트링을 포함한다. 상기 행 선택 회로는 스트링 선택 라인, 접지 선택 라인 및 복수의 워드 라인들을 통하여 상기 메모리 셀 어레이와 연결되며 행 어드레스 신호에 기초하여 워드 라인 전압을 상기 워드 라인들에 전달한다. 상기 전압 생성 회로는 상기 워드 라인 전압을 생성한다. 독출 동작 모드에서 상기 더미 메모리 셀들이 연결되는 더미 워드 라인에는 비선택된 메모리 셀들이 연결되는 비선택 워드 라인에 인가되는 독출 전압보다 전압 레벨이 낮은 더미 독출 전압이 인가된다.

본 발명에 따르면, 더미 독출 전압의 레벨을 독출 전압의 레벨보다 낮게 하여 더미 메모리 셀에 인접한 워드 라인들에 발생하는 플로팅 게이트 커플링 효과를 감소시킬 수 있다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.

도 2a는 도 1의 비휘발성 메모리 장치의 독출 동작을 설명하기 위한 낸드 스트링의 회로도이다.

도 2a에서는 도 1의 비휘발성 메모리 장치(100)에 포함되는 n 개의 낸드 스트링 중 2 개의 낸드 스트링을 도시하였다.

도 1 및 도 2a를 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레 이(110), 행 선택 회로(200), 전압 발생기(300), 페이지 버퍼 블록(310), 열 선택 회로(320) 및 제어 회로(330)를 포함한다.

메모리 셀 어레이(110)는 열 방향으로 신장되는 복수의 낸드 스트링(111, 112)으로 구성된다. 낸드 스트링(111)은 제1 더미 메모리 셀(DMC11) 및 제2 더미 메모리 셀(DMC21)을 포함하고, 제1 더미 메모리 셀(DMC11) 및 제2 더미 메모리 셀(DMC21)을 통하여 접지 선택 트랜지스터(GST1)와 스트링 선택 트랜지스터(SST1) 사이에 직렬로 연결된 복수의 메모리 셀들(MC11~MCm1)로 이루어진다. 낸드 스트링(112)은 제1 더미 메모리 셀(DMC12) 및 제2 더미 메모리 셀(DMC22)을 포함하고, 제1 더미 메모리 셀(DMC12) 및 제2 더미 메모리 셀(DMC22)을 통하여 접지 선택 트랜지스터(GST2)와 스트링 선택 트랜지스터(SST2) 사이에 직렬로 연결된 복수의 메모리 셀들(MC12~MCm2)로 이루어진다. 서로 다른 낸드 스트링들에 속하는 복수의 메모리 셀들이 각각의 워드 라인(WL1, WL2,..., WLm))에 공통으로 연결된다. 또한 서로 다른 낸드 스트링에 속하는 더미 메모리 셀들이 제1 및 제2 더미 워드 라인들(DWL1, DWL2) 각각에 공통으로 연결된다. 각 스트링 선택 트랜지스터(SST1, SST2)의 드레인은 열 방향으로 신장된 비트라인(BL1, BL2, ...,BLn)과 각각 연결되고, 각 접지 선택 트랜지스터(GST1, GST2)의 소스는 공통 소스 라인(CSL)에 연결된다. 여기서 더미 메모리 셀들(DMC)의 크기는 메모리 셀들(MC1~MCm)의 크기와 동일할 수 있다.

행 선택 회로(200)는 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 더미 워드 라인들(DWL1, DWL2) 및 복수의 워드 라인들(WL1, WL2,..., WLm)을 통하여 상기 메모리 셀 어레이(110)와 연결된다. 행 선택 회로(200)는 동작 모드에 따라 행 어드레스 신호(ADDX)에 기초하여 워드 전압(VWL, 프로그램 전압(VPGM) 프로그램 금지 전압(VPASS), 독출 전압(VREAD), 더미 독출 전압(VREADD)을 더미 워드 라인들(DWL1, DWL2) 및 복수의 워드 라인들(WL1, WL2,..., WLm)에 전달한다. 전압 생성 회로(300)는 통상 차지 펌프를 포함하며, 전원 전압을 승압하여 상기 워드 전압(VWL)을 생성한다.

페이지 버퍼 블록(310)은 비트 라인들(BL1, BL2, ..., BLn)과 열 선택 회로(150) 사이에 연결된 복수의 페이지 버퍼들(311, 312,...,31n)을 포함한다. 페이지 버퍼들(311, 312,...,31n) 각각은 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들어 페이지 버퍼들(311, 312,...,31n) 각각은 독출 동작 모드에서는 감지 증폭기로서 동작하고, 프로그램 동작 모드에서는 기입 드라이버로서 동작할 수 있다. 열 선택 회로(320)는 열 어드레스 신호(ADDY)에 응답하여 프로그램 또는 독출되는 메모리 셀이 연결된 비트 라인을 선택한다. 이와 같은 플래시 메모리 장치(100)의 독출 동작은 제어 회로(330)에 의해 제어된다.

낸드형 플래시 메모리 장치의 독출 동작은 통상 페이지 단위로 수행되며, 선택된 블록의 선택된 워드 라인에 연결된 메모리 셀들의 데이터(즉, 프로그램 또는 소거된 상태)는 비트 라인 전압을 감지하는 페이지 버퍼에 의해 판독된다. 판독된 데이터는 페이지 버퍼 내의 래치들에 각각 저장된 후 순차적으로 데이터 라인으로 출력된다. 메모리 셀은, 일반적으로 프로그램 여부에 따라 온-셀(on-cell, erased cell) 및 오프-셀(off-cell, programmed cell)로 구분된다. 오프-셀은 메모리 셀을 이루는 셀 트랜지스터의 플로팅 게이트(floating gate)에 전자가 주입되어 높은 문턱 전압을 가지며, 온-셀은 소거된 상태로 남아 낮은 문턱 전압을 갖는 메모리 셀을 말한다.

독출 동작을 설명하기 위하여, 도 1의 메모리 셀 어레이(110)에 포함된 복수의 낸드 스트링들 중에서 두 개의 낸드 스트링들만이 도 2에 도시되어 있다. 선택된 워드 라인(WL1)에 연결된 독출 메모리 셀(MC11)은 프로그램된 오프-셀(off-cell)이고 동일한 워드 라인(WL1)에 연결된 독출 메모리 셀(MC12)은 프로그램되지 않은(즉, 소거된 상태로 남아 있는) 온 셀(on-cell)이다. 또한 제1 더미 워드 라인(DWL1)에 연결된 더미 메모리 셀들(DMC11, DMC12)은 프로그램 동작 모드에서 프로그램 금지 전압(VPASS)이 인가되어 프로그램되지 않은 온 셀(on-cell)이다. 또한 제2 더미 워드 라인(DWL2)에 연결된 더미 메모리 셀들(DMC21, DMC22)도 프로그램 동작 모드에서 프로그램 금지 전압(VPASS)이 인가되어 프로그램되지 않은 온 셀(on-cell)이다.

독출 메모리 셀들(MC11, MC12)에 저장된 데이터(즉, 프로그램 여부)를 판독하기 위하여 독출 메모리 셀들(MC11, MC12)이 연결된 선택 워드 라인(WI1)에는 예를 들어 0V의 선택 전압(VSEL)이 인가된다. 여기서 선택 전압(VSEL)은 0~5V일수 있다. 또한 선택 전압(VSEL)의 전압 레벨은 한편 선택되지 않은 워드 라인들(WL2~WLm)에는, 예를 들어 7~7.5V의 독출 전압(VREAD)가 인가된다. 여기서 독출 전압(VREAD)의 전압 레벨은 예시적인 것으로 독출 전압(VREAD)의 전압 레벨은 이에 제한되지 않는다. 또한 선택된 낸드 스트링의 셀 전류를 제한하지 않기 위하여 스 트링 선택 트랜지스터(SST)의 게이트에 연결된 스트링 선택 라인(SSL)과 접지 선택 트랜지스터(GST)의 게이트에 연결된 접지 선택 라인(GSL)에도 독출 전압(VREAD)이 인가된다. 여기서 더미 워드 라인들(DWL1, DWL2)에는, 더미 메모리 셀들(DMC11, DMC12)의 독출 교란에 의한 인접한 워드 라인들(WL1, WLm)에의 플로팅 게이트 커플링을 최소화하기 위하여, 예를 들어 5-6V의 더미 독출 전압(VREADD)이 인가된다. 여기서 더미 독출 전압(VREADD)의 전압 레벨은 예시적인 것으로 더미 독출 전압(VREADD)의 전압 레벨은 이에 제한되지 않는다. 더미 독출 전압(VREADD)의 전압 레벨은 더미 메모리 셀들(DMC11, DMC12)의 문턱 전압보다는 상당히 크고, 독출 전압(VREAD)보다는 작을 수 있다. 메모리 셀들(DMC11, DMC12)의 문턱 전압은 더미 독출 전압(VREADD)의 전압 레벨과 비교할 때 무시할 정도의 레벨일 수 있다.

더미 메모리 셀들(DMC11, DMC12, DMCm1, DMCm2)은 데이터를 저장하지 않는다. 다시 말하면 더미 메모리 셀들(DMC11, DMC12, DMCm1, DMCm2)에는 프로그램이 수행되지 않아 소거 상태이므로 그 문턱전압이 낮다. 따라서 다른 메모리 셀들에 비하여 인가되는 전압에 의하여 문턱 전압의 쉬프트, 즉 독출 교란이 발생하기 쉽다. 또한 독출 동작이 반복됨에 따라 더미 메모리 셀들(DMC11, DMC12, DMCm1, DMCm2)의 게이트에는 독출 전압 등이 반복적으로 인가되기 때문에 더미 메모리 셀들(DMC11, DMC12, DMCm1, DMCm2)이 의도하지 않게 소프트하게 프로그램되어 문턱전압이 양의 방향으로 쉬프트하게된다. 더미 메모리 셀들(DMC11, DMC12, DMCm1, DMCm2)의 문턱 전압의 증가에 따라 이에 인접한 워드 라인들(WL1, WLm)에 미치는 플로팅 게이트 커플링 효과가 증가하게 된다. 이러한 더미 메모리 셀들(DMC11, DMC12, DMCm1, DMCm2)에 인접한 워드 라인들(WL1, WLm)에 미치는 플로팅 게이트 커플링 효과를 최소화하기 위하여 본 발명의 실시예에서는 독출 동작 모드에서 비선택 워드 라인에 인가되는 독출 전압(VREAD)보다 레벨이 낮은 더미 독출 전압(VREADD)을 더미 워드 라인들(DWL1, DWL2)에 인가한다. 더미 독출 전압(VREADD)을 더미 워드 라인들(DWL1, DWL2)에 인가되면 더미 메모리 셀들(DMC11, DMC12, DMCm1, DMCm2)을 구성하는 트랜지스터가 턴 온된다.

도 2b는 도 2a에서 더미 워드 라인들에 서로 다른 레벨의 더미 독출 전압이 인가되는 경우를 나타낸다.

도 2b를 참조하면, 도 2a와는 달리 더미 워드 라인(DWL1)과 더미 워드 라인(DWL2)에 각각 인가되는 더미 독출 전압(VREADD1)과 더미 독출 전압(VREADD2)의 전압 레벨은 서로 다를 수 있다. 즉, 더미 독출 전압(VREADD1)의 레벨이 더미 독출 전압(VREADD2)의 레벨보다 높을 수 있고, 또한 더미 독출 전압(VREADD1)의 레벨이 더미 독출 전압(VREADD2)의 레벨보다 낮을 수 있다.

도 3은 더미 메모리 셀들의 문턱 전압의 변화를 나타낸다.

도 3에서 참조번호(24)는 소거 상태에서의 더미 메모리 셀들DMC11, DMC12, DMCm1, DMCm2)의 문턱 전압을 나타내고, 참조 번호(25)는 독출 동작 모드에서 더미 워드 라인들(DWL1, DWL2)에 더미 독출 전압(VREADD)이 인가된 경우의 더미 메모리 셀들DMC11, DMC12, DMCm1, DMCm2)의 문턱 전압을 나타내고, 참조 번호(26)는 독출 동작 모드에서 더미 워드 라인들(DWL1, DWL2)에 독출 전압(VREAD)이 인가된 경우를 나타낸다. 더미 독출 전압(VREADD)이 전압 레벨이 독출 전압(VREAD)보다 낮으므로 더미 메모리 셀들DMC11, DMC12, DMCm1, DMCm2)의 문턱 전압의 쉬프트가 덜 발생하는 것을 알 수 있다.

다시 도2a를 참조하면, 독출 메모리 셀(MC11)이 프로그램된 오프-셀인 경우, 독출 메모리 셀(MC11)의 트랜지스터가 선택 전압(VSEL)의 인가에 의하여 턴오프되어 드레인과 소스를 전기적으로 차단한다. 따라서 독출 메모리 셀(MC11)과 공통 소스 라인(CSL) 사이의 제1 경로(21)의 전압은 공통 소스 라인(CSL)의 전압(예를 들어 0V)이 되고, 독출 메모리 셀(MC11)과 비트 라인(BL1) 사이의 제2 경로(22)의 전압은 비트 라인 전압(VBL1)이 된다. 상기 경로들(21, 22)은 셀 트랜지스터의 드레인, 소스 및 문턱 전압 이상의 게이트 전압의 인가에 의해 형성된 채널로 이루어진 도전 경로를 의미한다.

독출 메모리 셀(MC12)이 프로그램되지 않은(즉, 소거된 상태의) 온-셀인 경우, 독출 메모리 셀(MC12)의 셀 트랜지스터가 턴온되어 채널이 형성되고, 드레인과 소스를 전기적으로 연결한다. 따라서, 공통 소스 라인(CSL)으로부터 비트 라인(BL2)에 이르는 제 3 경로(23)는 공통 소스 라인(CSL)의 전압(예를 들어, 0V)과 동일하게 된다.

도 4는 도 1의 비휘발성 메모리 장치의 독출 동작을 설명하기 위한 파형도이다.

도 4의 파형도에서, 공통 소스 라인(CSL)에는 0V의 접지 전압이 인가되고, 시간 t1에서, 선택되지 않은 워드 라인(WL, unselected)에는 약 7~7.5V의 독출 전압(VREAD)이 인가되며, 선택된 워드 라인(WL, selected)에는 약 0~5V 의 선택 전 압(VSEL) 인가된다. 이와 같이, 워드 라인을 선택하기 위한 전압들의 인가와 동시에, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)을 통하여 상기 독출 전압(VREAD)이 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)의 게이트들에 인가된다. 또한 이와 동시에 제1 및 제2 더미 워드 라인(DWL1, DWL2)에는 약 5~6V의 더미 독출 전압(VREADD)이 인가된다.

도 4에 나타난 바와 같이, 오프-셀에 연결된 비트 라인(BL, off-cell)은 비트 라인 전압(VBL1)으로 안정화되고, 온-셀에 연결된 비트 라인(BL, on-cell)은 비트 라인 전압(VBL1)보다 약간 낮은 전압으로 안정화된다. 시간 t2에서 센싱 동작이 개시되면, 오프-셀에 의해 전기적으로 차단된 제 2 경로(22) 및 비트 라인(BL, off-cell)은 비트 라인 전압(VBL1)을 유지하고, 온-셀에 의해 공통 소스 라인(CSL)과 전기적으로 연결된 제 3 경로(23) 및 비트 라인(BL, on-cell)은 0V로 감소된다. 따라서, 비트 라인의 전압 변동이 감지되어 독출 메모리 셀에 저장된 데이터(즉, 프로그램 여부)가 판독된다.

이러한 일련의 독출 동작에서, 더미 메모리 셀들DMC11, DMC12, DMCm1, DMCm2)의 제어 게이트(control gate)에는 메모리 셀들에 인가되는 독출 전압(VREAD)보다 낮은 레벨의 더미 독출 전압(VREADD)가 인가되어 문턱 전압의 변동으로 인한 플로팅 게이트의 커플링을 최소화할 수 있다.

도 4에서는 더미 워드 라인들(DWL1, DWL2)에 인가되는 더미 독출 전압(VREADD)의 전압 레벨이 동일한 경우를 설명하였지만, 도 2b에서와 같이 더미 워드 라인들(DWL1, DWL2)에 인가되는 더미 독출 전압들(VREADD1, VREADD2)의 레벨은 서로 다를 수 있다.

또한 도 4에서는 선택 전압(VSEL)의 레벨이 0V인 경우를 설명하였지만 경우에 따라서는 선택 전압(VSEL)의 레벨이 멀티 레벨 셀에서의 경우에는 더미 독출 전압(VREADD)보다 높을 수도 있다.

도 5는 본 발명의 일 실시예에 따른 도 1의 행 선택 회로를 나타내는 블록도이다.

도 5를 참조하면, 행 선택 회로(210)는 스트링 선택 패스 게이트(211), 행 디코더(212), 더미 워드 라인 패스 게이트(213) 및 접지 선택 패스 게이트(214)를 포함할 수 있다.

스트링 선택 패스 게이트(211)와 접지 선택 패스 게이트(214)는 워드 라인 인에이블 신호(ENWL)에 응답하여 독출 전압(VREAD)을 각각 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)으로 출력한다. 따라서 접지 선택 라인(GSL)이 게이트에 연결된 접지 선택 트랜지스터(GST)가 턴 온 되어 낸드 스트링과 공통 소스 라인(CSL)이 전기적으로 연결된다. 또한 스트링 선택 라인(SSL)이 게이트에 연결된 스트링 선택 트랜지스터(SST)가 턴 온 되어 낸드 스트링이 비트 라인(BL)에 전기적으로 연결된다.

행 디코더(212)는 워드 라인 인에이블 신호(ENWL) 및 행 어드레스 신호(ADDX)에 응답하여, 선택된 워드 라인으로 선택 전압(VSEL)을 출력하고, 선택되지 않은 워드 라인으로 독출 전압(VREAD)을 출력한다.

더미 워드 라인 패스 게이트(213)는 워드 라인 인에이블 신호(ENWL)에 응답 하여 더미 워드 라인들(DWL1, DWL2)로 더미 독출 전압(VREADD)을 출력한다.

여기서 워드 라인 인에이블 신호(ENWL)는, 그 명칭 여하에 불구하고 독출 동작시 워드 라인의 선택을 위한 전압의 출력 시점을 결정하기 위한 제어 신호를 의미한다. 또한 도 5의 실시예에서는 더미 워드 라인 패스 게이트(213)에서 더미 독출 전압(VREADD)을 출력하는 것으로 도시되어 있으나, 더미 독출 전압(VREADD)은 행 디코더(212)에서 출력될 수도 있다.

도 6은 본 발명의 일 실시예에 따른 도 1의 전압 생성 회로를 나타내는 블록도이다.

도 6을 참조하면, 전압 생성 회로(300)는 제1 전압 생성부(350) 및 제2 전압 생성부(360)를 포함한다.

제1 전압 생성부(350)는 프로그램 전압(VPGM) 및 프로그램 금지 전압(VPASS)을 생성한다. 제2 전압 생성부(360)는 독출 전압(VREAD) 및 더미 독출 전압(VREADD)을 생성한다. 프로그램 동작 모드에서 선택된 워드 라인에는 프로그램 전압(PGM)이 인가되고, 비선택된 워드 라인 및 더미 워드 라인에는 프로그램 금지 전압(VPASS)이 인가된다. 독출 동작 모드에서 비선택된 워드 라인, 스트링 선택 라인(SSL) 및 접지 선택 라인(DSL)에는 독출 전압(VREAD)이 인가되고, 더미 워드 라인(DWL)에는 더미 독출 전압(VREADD)이 인가되고, 독출 메모리 셀이 연결된 선택된 워드 라인에는 선택 전압(VSEL)이 인가된다. 여기서 선택 전압(VSEL)의 레벨은 접지 전압(0V)일 수 있다.

도 7은 본 발명의 일 실시예에 따른 도 6의 제2 전압 생성부를 나타내는 블 록도이다.

도 7을 참조하면, 제2 전압 생성부(360)는 차지 펌프(361), 비교기(362) 및 논리 연산 소자(363)를 포함한다.

차지 펌프(363)는 제어 클럭 신호(CTLCLK)에 기초하여 독출 전압(VREAD) 및 더미 독출 전압(VREADD)을 출력한다. 더미 독출 전압(VREADD)은 저항들(R1, R2, R3)에 의하여 독출 전압(VREAD)이 분압된다. 비교기(442)는 독출 전압(VREAD)과 기준 전압(VREF)에 기초하여 비교신호(COM)를 발생한다.

논리 연산 소자(363)는 클럭 신호(CLK) 및 비교 신호(COM)에 기초하여 차지 펌프(361)의 승압 동작을 제어하기 위한 제어 클럭 신호(CTLCLK)를 출력한다.

통상 차지 펌프는 클럭 신호에 응답하여 전원 전압을 승압하여 고전압을 발생한다. 도 7의 예에서, 비교기(362)는 독출 전압(VREAD)이 목표값보다 작은 경우 논리 하이 레벨을 갖고 큰 경우 논리 로우 레벨을 갖는 비교 신호(COM)를 발생한다. 이 경우, 논리 연산 소자(363)는 NAND 게이트(NAND GATE)로 구성되고, 제어 클럭 신호(CTLCLK)는 독출 전압(VREAD)이 목표값보다 작은 경우에는 클럭 신호(CLK)와 동일한 논리 레벨을 갖고, 독출 전압(VREAD)이 목표값보다 큰 경우에는 논리 로우 레벨을 계속 유지한다. 따라서, 차지 펌프(361)는 이러한 제어 클럭 신호(CTLCLK)에 응답하여 독출 전압(VREAD)의 목표값을 유지할 수 있다. 독출 전압(VREAD)의 목표 값이 유지되면 더미 독출 전압(VREADD)의 목표값도 유지된다.

도 6에 나타낸 바와 같이, 차지 펌프(361)에서 출력되는 독출 전압(VREAD) 분배 저항들(R1, R2, R3)의 저항비에 의해 분압되어 비교기(362)에 제공될 수 있 다. 이 경우, 상기 기준 전압(VREF)은 독출 전압(VREAD)의 목표값에 상기 저항비를 곱한 값으로 설정된다. 여기서, 기준 전압(VREF)은 모드 레지스터 셋(MRS) 신호로서 제공될 수도 있다. 한편, 비교기(362)의 동작은 분배 저항(R3)과 접지 사이에 연결된 트랜지스터(364)의 게이트로 인가되는 제어 신호(ENCOM)에 의해 제어될 수 있다.

도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 데이터 독출 방법을 나타내는 흐름도이다.

도 1, 도 2a 도 4 및 도 8을 참조하면, 먼저 낸드 스트링(111, 112)을 공토 소스 라인(CSL)에 전기적으로 연결한다(S410). 여기서 낸드 스트링(111, 112)은 제1 및 제2 더미 메모리 셀(DMC11, DMC21 및 DMC12, DMC22)을 포함하고 제1 및 제2 더미 메모리 셀(DMC11, DMC21 및 DMC12, DMC22)을 통하여 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST) 사이에 직렬 연결되는 복수의 메모리 셀들(MC1~MCm)로 구성된다. 로우 어드레스 신호(ADDX)에 기초하여 독출 메모리 셀이 연결되는 하나의 워드 라인(WL1)에 선택 전압(VSEL)을 인가한다(S420). 제1 및 제2 더미 워드 라인들(DWL1, DWL2)에 더미 독출 전압(VREADD)을 인가한다(S430). 여기서 더미 독출 전압(VREADD)의 전압 레벨은 독출 전압(VREAD)의 전압 레벨보다 낮다. 스트링 선택 전압에 기초하여 낸드 스트링을 비트 라인(BL)에 전기적으로 연결한다(S4440). 즉 스트링 선택 라인(SSL)에 독출 전압(VREAD)을 인가한다.

도 9는 도 1의 비휘발성 메모리 장치를 포함하는 비휘발성 메모리 시스템을 나타내는 블록도이다.

도 9를 참조하면, 비휘발성 메모리 시스템(600)은 메모리 셀 어레이(110), 전압 발생 회로(300) 및 페이지 버퍼 블록(310)을 포함한다. 페이지 버퍼 블록(310)은 비트 라인에 연결되고, 데이터를 각각 일시적으로 저장하는 페이지 버퍼들을 포함할 수 있다. 메모리 셀 어레이(110)는 제1 및 제2 더미 메모리 셀을 포함하고, 상기 제1 및 제2 더미 메모리 셀을 통하여 스트링 선택 트랜지스터와 접지 선택 트랜지스터 사이에 직렬로 연결된 복수의 메모리 셀들로 이루어진 낸드 스트링을 포함할 수 있다. 독출 동작 모드에서 상기 더미 메모리 셀들이 연결되는 더미 워드 라인에는 비선택된 메모리 셀들이 연결되는 비선택 워드 라인에 인가되는 독출 전압보다 전압 레벨이 낮은 더미 독출 전압이 인가될 수 있다. 상기 독출 전압과 상기 더미 독출 전압은 전압 생성 회로(300)에서 생성된다.

메모리 컨트롤러(500)는 비휘발성 메모리 장치(100)를 제어한다. 메모리 컨트롤러(500)는 외부의 호스트와 비휘발성 메모리 장치(100) 사이의 데이터 교환을 제어할 수 있다. 메모리 컨트롤러(500)는 중앙 처리 장치(510), 버퍼 메모리(520), 호스트 인터페이스(530) 및 메모리 인터페이스(540)를 포함할 수 있다. 중앙 처리 장치(510)는 상기 데이터 교환을 위한 동작을 수행할 수 있다. 호스트 인터페이스(530)는 상기 호스트와 연결되고, 메모리 인터페이스(540)는 비휘발성 메모리 장치(100)와 연결된다. 중앙 처리 장치(510)는 호스트 인터페이스(530)를 통하여 상기 호스트와 통신할 수 있다. 또한 중앙 처리 장치(510)는 메모리 인터페이스(540)를 통하여 비휘발성 메모리 장치(200)를 제어할 수 있다.

버퍼 메모리(520)는 상기 호스트로부터 제공되는 데이터들 또는 비휘발성 메 모리 장치(100)로부터 독출되는 데이터들을 일시적으로 저장할 수 있다.

실시예에 따라 메모리 컨트롤러(500)는 스타트-업 코드를 저장하는 비휘발성 메모리 장치를 더 포함할 수 있고, 에러 정정을 위한 에러 정정 블록(ECC block)을 더 포함할 수 있다. 버퍼 메모리(520)는 DRAM(Dynamic random access memory), SRAM(Static random access memory), PRAM(Phase random access memory), FRAM(Ferroelectric random access memory), RRAM(Resistive random access memory), 또는 MRAM(Magnetic random access memory)으로 구현될 수 있다. 버퍼 메모리(320)는 중앙 처리 장치(310)의 동작 메모리일 수 있다.

비휘발성 메모리 시스템(600)은 메모리 카드 또는 솔리드 스테이트 드라이브(solid state drive/disk, SSD)일 수 있다. 메모리 컨트롤러(500)는USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트와 통신하도록 구성될 수 있다.

비휘발성 메모리 장치(100) 및/또는 컨트롤러(500)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들어, 비휘발성 메모리 장치(100) 및/또는 컨트롤러(500)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.

도 10은 도 9의 비휘발성 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.

도 10을 참조하면, 컴퓨팅 시스템(700)은 프로세서(710), 메모리 장치(720), 사용자 인터페이스(730) 및 비휘발성 메모리 시스템(600)을 포함한다.

프로세서(710)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(710)는 마이크로프로세서 또는 중앙 처리 장치일 수 있다. 프로세서(710)는 어드레스 버스, 제어 버스 및/또는 데이터 버스를 통하여 메모리 장치(720)에 연결될 수 있다. 예를 들어, 메모리 장치(720)는 동적 랜덤 액세스 메모리(dynamic random access memory, DRAM), 정적 랜덤 액세스 메모리(static random access memory, SRAM), 또는 이피롬(erasable programmable read-only memory, EPROM), 이이피롬(electrically erasable programmable read-only memory, EEPROM), 및 플래시 메모리 장치를 포함하는 모든 형태의 비휘발성 메모리일 수 있다. 또한, 프로세서(710)는 주변 구성요소 상호연결(peripheral component interconnect, PCI) 버스와 같은 확장 버스에 연결될 수 있다. 이에 따라, 프로세서(710)는 키보드 또는 마우스와 같은 하나 이상의 입력 장치, 프린터 또는 디스플레이 장치와 같은 하나 이 상의 출력 장치를 포함하는 사용자 인터페이스(730)를 제어할 수 있다. 비휘발성 메모리 장치(600)에는 사용자 인터페이스(730)를 통해 제공되거나, 프로세서(710)에 의해 처리된 데이터가 메모리 컨트롤러(500)를 통해 저장될 수 있다. 컴퓨팅 시스템(700)은 동작 전압을 공급하기 위한 전원(740)을 더 포함할 수 있다. 또한, 컴퓨팅 시스템(700)은 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등을 더 포함할 수 있다.

본 발명의 실시예에 따른 컴퓨팅 시스템(700)은 셀룰러 폰, PDA, 디지털 카메라, 포터블 게임 콘솔, MP3 플레이어, 데스크 톱 컴퓨터, 노트북 컴퓨터, 비디오, 텔레비전 등일 수 있다.

이와 같이 본 발명의 실시예에 따른 비휘발성 메모리 장치, 비휘발성 메모리 시스템 및 비휘발성 메모리 장치의 데이터 독출 방법에서는 비선택 메모리 셀들에 인가되는 독출 전압보다 레벨이 낮은 더미 독출 전압을 더미 메모리 셀에 인가하여 더미 메모리 셀에 인접한 워드 라인들에 발생하는 플로팅 게이트 커플링 효과를 감소시켜 독출 동작의 효율을 높일 수 있다.

본 발명은 임의의 데이터 저장 장치 및 컴퓨팅 시스템에 유용하게 이용될 수 있다. 또한, 본 발명은 메모리 카드, 솔리드 스테이트 드라이브, 셀룰러 폰, PDA, 디지털 카메라, 포터블 게임 콘솔, MP3 플레이어, 데스크 톱 컴퓨터, 노트북 컴퓨터, 비디오, 텔레비전 등에 유용하게 이용될 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해 당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 3은 더미 메모리 셀들의 문턱 전압의 변화를 나타낸다.

도 7은 본 발명의 일 실시예에 따른 도 6의 제2 전압 생성부를 나타내는 블록도이다.

Claims

제1 및 제2 더미 메모리 셀을 포함하고, 상기 제1 및 제2 더미 메모리 셀을 통하여 스트링 선택 트랜지스터와 접지 선택 트랜지스터 사이에 직렬로 연결된 복수의 메모리 셀들로 이루어진 낸드 스트링을 포함하는 메모리 셀 어레이;

스트링 선택 라인, 접지 선택 라인 및 복수의 워드 라인들을 통하여 상기 메모리 셀 어레이와 연결되며 행 어드레스 신호에 기초하여 워드 라인 전압을 상기 워드 라인들에 전달하는 행 선택 회로; 및

상기 워드 라인 전압을 생성하는 전압 생성 회로를 포함하고,

독출 동작 모드에서 상기 더미 메모리 셀들이 연결되는 더미 워드 라인에는 비선택된 메모리 셀들이 연결되는 비선택 워드 라인에 인가되는 독출 전압보다 전압 레벨이 낮은 더미 독출 전압이 인가되고,

상기 더미 독출 전압의 레벨은 상기 더미 독출 전압의 인가로 인한 상기 더미 메모리 셀의 문턱 전압의 변화에 의하여 상기 더미 메모리 셀에 인접한 메모리 셀에 연결되는 워드 라인에 플로팅 게이트 커플링의 발생을 감소시킬 수 있는 레벨인 비휘발성 메모리 장치.
삭제
제1항에 있어서, 상기 더미 메모리 셀의 문턱 전압의 레벨은 상기 더미 독출 전압의 레벨보다 작은 것을 특징으로 하는 비휘발성 메모리 장치.
제1항에 있어서, 상기 더미 독출 전압은 상기 제1 더미 메모리 셀이 연결되는 제1 더미 워드 라인과 상기 제2 더미 메모리 셀이 연결되는 제2 더미 워드 라인에 동일한 레벨이 인가되는 것을 특징으로 하는 비휘발성 메모리 장치.
제1항에 있어서, 상기 더미 독출 전압은 상기 제1 더미 메모리 셀이 연결되는 제1 더미 워드 라인과 상기 제2 더미 메모리 셀이 연결되는 제2 더미 워드 라인에 다른 레벨이 인가되는 것을 특징으로 하는 비휘발성 메모리 장치.
제1항에 있어서, 상기 독출 동작 모드에서 상기 스트링 선택 라인과 상기 접지 선택 라인에는 상기 독출 전압이 인가되는 것을 특징으로 하는 하는 비휘발성 메모리 장치.
제1항에 있어서, 상기 워드 라인 전압은 프로그램 전압, 프로그램 금지 전압, 독출 전압 및 더미 독출 전압을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
제1항에 있어서, 상기 독출 동작 모드에서 상기 어드레스 신호에 기초하여 선택되는 독출 메모리 셀에 연결되는 하나의 워드 라인에는 상기 독출 전압보다 낮 은 선택 전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 장치.
제8항에 있어서, 상기 더미 독출 전압의 전압 레벨은 상기 선택 전압보다는 높고 상기 독출 전압보다는 낮은 것을 특징으로 하는 비휘발성 메모리 장치.
제8항에 있어서, 상기 더미 독출 전압의 전압 레벨은 상기 선택 전압보다 낮은 것을 특징으로 하는 비휘발성 메모리 장치.
제1항에 있어서, 상기 더미 메모리 셀은 상기 더미 독출 전압이 인가되기 전에 소거 상태인 것을 특징으로 하는 비휘발성 메모리 장치.
비휘발성 메모리 장치; 및

상기 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,

상기 비휘발성 메모리 장치는,

제1 및 제2 더미 메모리 셀을 포함하고, 상기 제1 및 제2 더미 메모리 셀을 통하여 스트링 선택 트랜지스터와 접지 선택 트랜지스터 사이에 직렬로 연결된 복수의 메모리 셀들로 이루어진 낸드 스트링을 포함하는 메모리 셀 어레이;

스트링 선택 라인, 접지 선택 라인 및 복수의 워드 라인들을 통하여 상기 메모리 셀 어레이와 연결되며 어드레스 신호에 기초하여 워드 라인 전압을 상기 워드 라인들에 전달하는 행 선택 회로; 및

상기 워드 라인 전압을 생성하는 전압 생성 회로를 포함하고,

독출 동작 모드에서 상기 더미 메모리 셀들이 연결되는 더미 워드 라인에는 비선택된 메모리 셀들이 연결되는 비선택 워드 라인에 인가되는 독출 전압보다 전압 레벨이 낮은 더미 독출 전압이 인가되고,

상기 더미 독출 전압의 레벨은 상기 더미 독출 전압의 인가로 인한 상기 더미 메모리 셀의 문턱 전압의 변화에 의하여 상기 더미 메모리 셀에 인접한 메모리 셀에 연결되는 워드 라인에 플로팅 게이트 커플링의 발생을 감소시킬 수 있는 레벨인 비휘발성 메모리 시스템.