JP2015097245A - 不揮発性半導体記憶装置、及びメモリシステム - Google Patents

不揮発性半導体記憶装置、及びメモリシステム Download PDF

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Abstract

【課題】不良領域を管理可能な不揮発性半導体記憶装置、メモリコントローラ、及びメモリシステムを提供すること。
【解決手段】データ保持可能なｎ個の（ｎ：自然数）メモリセルを含むメモリストリングを複数含む第１ブロック、第２ブロックを備えるアレイと、前記アレイを制御する周辺回路とを具備し、前記ｎ本の第１信号配線（ＣＧ）が前記第１ブロックに配置され、ｍ本（ｎ＞ｍ、ｍ：自然数）の第２信号配線（ＣＧ）が前記第２ブロックに配置される。
【選択図】図３

Description

本実施形態は、不揮発性半導体記憶装置、及びメモリシステムに関する。
近年、メモリセルを積層した積層型の半導体メモリ（ＢｉＣＳ：Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ）が開発されている。このＢｉＣＳは、低コストで大容量な半導体メモリを実現することが出来る。
特開２００７−２６６１４３号公報
本実施形態は、サイズの異なるブロックを備える不揮発性半導体記憶装置、及びメモリシステムを提供する。
実施形態に係る不揮発性半導体記憶装置によれば、半導体基板に積層された複数のメモリセルを含み、ｎ個の（ｎ：自然数）メモリセルを含むメモリストリングを複数含む第１ブロック、前記第１ブロックと保持可能なデータ量が異なり前記メモリストリングを複数含む第２ブロックを備えるメモリセルアレイと、前記メモリセルアレイを制御する周辺回路とを具備し、前記第１ブロック内のメモリセルに接続された第１方向に延伸した第１ワード線に接続され、且つ前記第１方向と異なる第２方向に延伸した前記ｎ本の第１信号配線が前記第１ブロックに配置され、前記第２ブロック内のメモリセルに接続された前記第１方向に延伸した第２ワード線群に接続され、且つ前記第２方向に延伸したｍ本（ｎ＞ｍ、ｍ：自然数）の第２信号配線が前記第２ブロックに配置される。
第１の実施形態に係るメモリシステムの全体構成図。 第１の実施形態に係るブロックの概念図。 第１の実施形態に係るブロックの詳細を示した平面図。 第１の実施形態に係るメモリセルの閾値分布を示しした概念図であって、図４（ａ）は、ブロックＢＬＫ０に設けられるメモリセルの閾値分布であり、図４（ｂ）はブロックＢＬＫ１に設けられるメモリセルの閾値分布。 第１の実施形態に係るメモリコントローラの動作であり、図５（ａ）はメモリシステムが起動した際の動作を示したフローチャートであり、図５（ｂ）は読み出し動作時のフローチャート。 第１の実施形態に係るメモリセルアレイの断面図であり、読み出し電圧をワード線に供給する概念図。 第１の実施形態に係るメモリセルアレイの断面図であり、読み出し電圧をワード線に供給する概念図。 第１の実施形態に係るメモリセルアレイの断面図であり、読み出し電圧をワード線に供給する概念図。 第１の実施形態に係るメモリセルアレイの断面図であり、読み出し電圧をワード線に供給する概念図。 第１の実施形態に係るメモリセルアレイの断面図であり、読み出し電圧をワード線に供給する概念図。 第１の実施形態に係るメモリセルアレイの断面図であり、読み出し電圧をワード線に供給する概念図。 第１の実施形態に係るメモリセルアレイの断面図であり、読み出し電圧をワード線に供給する概念図。 第１の実施形態に係る読み出し動作時のメモリコントローラ３から転送される各信号を示したタイムチャート。 第１の実施形態に係る読み出し動作時のワード線等に供給される電圧を示したタイムチャート。 第２の実施形態に係るブロックの平面図であって、当該ブロックをＲＯＭ ＦＵＳＥとして使用した際の概念図。 第２の実施形態に係るブロックをＲＯＭ ＦＵＳＥとして使用した際の概念図。 第３の実施形態に係るメモリセルアレイであって、図１０（ａ）は平面図であり、図１０（ｂ）は図１０（ａ）の１０−１０´断面に沿った断面図。 第３の実施形態の変形例に係るメモリセルアレイであって、図１１（ａ）は平面図であり、図１１（ｂ）は図１１（ａ）の１１−１１´断面に沿った断面図。 第４の実施形態に係るメモリセルアレイの平面図。
本実施形態に係る不揮発性半導体記憶装置は、半導体メモリが積層された構造を採用する。この不揮発性半導体装置ではデータ保持特性を向上させるため、ディスターブの影響を抑制し、また必要に応じて優良なメモリセルＭＣを使用することで、信頼性を向上させるものである。
その手段の一つとして必要に応じてブロックＢＬＫ内の不良が発生し易い半導体メモリについては使用しない構造を採用する。このため、サイズが大小異なるブロックがメモリセルアレイ内に形成される。
[第１の実施形態]
図１を用いて第１の実施形態について説明する。図１は第１の実施形態に係る半導体装置１とホスト（host）機器４との全体を示した概念図である。半導体装置１は、不揮発性半導体記憶装置２、及びメモリコントローラ３を備える。
１．全体構成例
図１に示すように、第１の実施形態におけるメモリコントローラ３（制御回路）は不揮発性半導体記憶装置２を制御する。
具体的にはメモリコントローラ３は書き込み動作、読み出し動作、及び消去動作などを不揮発性半導体記憶装置２に対して実行する。
またこの書き込み動作、読み出し動作時においてメモリコントローラ３は不揮発性半導体記憶装置２とデータの授受を行う。
この不揮発性半導体記憶装置２、及びメモリコントローラ３から構成される半導体装置１の一例として、ＳＤＴＭカードやＳＳＤなどが挙げられる。
また、この半導体装置１は、外部のホスト機器４と接続可能とされ、この半導体装置１とホスト機器４とでメモリシステム５を構成する。半導体装置１はこのホスト機器４による制御に従って動作する。
１．１＜不揮発性半導体記憶装置２＞
不揮発性半導体記憶装置２は、メモリセルアレイ２１（図中、例えばＰｌａｎｅ０〜Ｐｌａｎｅ３）、及びそれを制御可能な周辺回路２０から構成される。これらメモリセルアレイ２１と周辺回路２０とはコンタクトプラグや信号配線によって電気的に接続される。
１．１．１＜Ｐｌａｎｅ０〜Ｐｌａｎｅ３について＞
Ｐｌａｎｅ０〜Ｐｌａｎｅ３内の各々は、データを保持可能とするメモリセルＭＣを複数備える。このメモリセルＭＣは半導体基板の法線方向に向かって形成される。すなわち、Ｐｌａｎｅ０〜Ｐｌａｎｅ３の各々は積層型の構造をとる。
メモリセルアレイ２１の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
２．１．１＜平面図について＞
次に図２を用いて、例えばＰｌａｎｅ０の平面図（上面図）を示す。なお、Ｐｌａｎｅ１〜Ｐｌａｎｅ３に関しては、Ｐｌａｎｅ０と同一の構成であるため、ここでは説明を省略する。
図２に示すように、Ｐｌａｎｅ０はＢＬＫ０〜ＢＬＫｎ（ｎ：自然数）を備える。ＢＬＫ０〜ＢＬＫｎのうち、ＢＬＫ０、ＢＬＫｎについては同一のブロックサイズであるが（図中、大と表記）、ＢＬＫ１とＢＬＫｋ（１≦ｋ≦ｎ）は、ＢＬＫ０、及びＢＬＫｎよりも小さなブロックサイズ（図中、小と表記）である。
例えば、各ブロックＢＬＫのワード線ＷＬの積層数を１２本とする。この場合、ＢＬＫ０、及びＢＬＫｎでは、このＢＬＫ０、及びＢＬＫｎを構成する１２本のワード線ＷＬに対応する１２本の信号配線ＣＧが接続される。
そしてこの信号配線ＣＧは、後述する櫛場状に配置されたワード線ＷＬに応じて、第１方向にそれぞれ形成される。
これに対してＢＬＫ１、及びＢＬＫｋには１２本より少ない信号配線ＣＧが接続される。これは後述するがブロックＢＬＫ１及びブロックＢＬＫｋのフックアップ部分においてワード線ＷＬと信号配線ＣＧとを接続させる際、この複数ワード線ＷＬを共通接続させた構成を採用しているからである。
例えば、ブロックＢＬＫ１及びブロックＢＬＫｋにおける信号配線ＣＧの本数は６本である。
なお、ＢＬＫ１、およびＢＬＫｋのブロックサイズは同一で良いし、異なる大きさであってもよい。
以下、Ｐｌａｎｅ０の平面図の詳細について説明する。
２．１．２＜平面図の詳細について＞
次に図３を用いて、ブロックＢＬＫの詳細について説明する。図３は、一例としてブロックＢＬＫ０、及びブロックＢＬＫ１の詳細を示した平面図であり、ここでも各ブロックＢＬＫのワード線ＷＬ積層数を１２層とする。
２．１．２．１＜ブロックＢＬＫ０について＞
図３に示すように、ブロックＢＬＫ０は１２個のメモリストリングユニットＭＵ（図３中、太枠）を備える。このメモリストリングユニットＭＵの各々は、例えば４つのメモリストリングＭＳから構成される。
メモリストリングユニットＭＵには、第１方向に向かって櫛場状に配置されたワード線ＷＬ群が接続され、第２方向に向かってビット線ＢＬ０〜ＢＬ３が接続され、各々のビット線ＢＬはメモリストリングＭＳ１〜ＭＳ１２に形成される半導体層ＳＣを共通接続する。
ワード線ＷＬのそれぞれには、コンタクトプラグＣＰ（図３中、点線の円）を介して信号配線ＣＧが接続される。信号配線ＣＧは第２方向に配置される。
また、メモリストリングユニットＭＵにはＳＧＤ線、及びＳＧＳ線が第１方向に向かって配置され、このＳＧＤ線、及びＳＧＳ線はコンタクトプラグＣＰを介して選択トランジスタＳＴ１、ＳＴ２に接続される。これらＳＧＤ線、及びＳＧＳ線も第２方向に沿って配置される。
つまり、ブロックＢＬＫ０の大きさは、信号配線ＣＧ、ＳＧＤ線、及びＳＧＳ線が配置される第２方向の幅に相当する。ここで、ブロックＢＬＫ０の幅はＷ_ＢＬＫ０とする。
また、メモリストリングユニットＭＵ領域において、ワード線ＷＬを貫通するように紙面下方向（図中、第３方向）に向かって半導体層ＳＣが形成される。半導体層ＳＣは、メモリホールＭＨにＳｉ層を埋め込むことで形成される。半導体層ＳＣとワード線ＷＬとの交点にメモリセルＭＣが形成される。
つまり、ワード線ＷＬが１２層積層されていると、１２個のメモリセルＭＣが紙面下方向に向かって形成される。
図示するように、メモリストリングＭＳの各々には２つの半導体層ＳＣが紙面下方向に向かって形成されるため、計２４個のメモリセルＭＣ、及び選択トランジスタＳＴ１、ＳＴ２によってメモリストリングＭＳが形成される。
なお、メモリストリングＭＳ２〜ＭＳ１２の構造は、メモリストリングＭＳ１と同一であることから説明を省略する。
また、これらメモリストリングＭＳ１〜ＭＳ１２までの集合体をサブブロックＳＢＬＫ（図３中、ＳＵＢ−ＢＬＫ）と呼び、サブブロックＳＢＬＫの集合体がブロックＢＬＫである。
２．１．２．２＜ブロックＢＬＫ１について＞
ブロックＢＬＫ０に対し、ブロックＢＬＫ１は３個のメモリストリングユニットＭＵを備える。すなわち、３メモリストリングユニットＭＵで１ブロックＢＬＫを形成する。ここで、ブロックＢＬＫ１の幅はＷ_ＢＬＫ１（＜Ｗ_ＢＬＫ０）とする。
この様に同じワード線ＷＬの積層数であってもブロックサイズが小さいのは、例えば１２層のうち上から５、６、及び７層目に形成されたワード線ＷＬに対応するメモリセルＭＣをユーザデータの格納領域として使用し、その他０〜４層、８層〜１１層に形成されたワード線ＷＬに対応するメモリセルＭＣは使用しないためである。
以上のように、本実施形態では、ブロックサイズが異なるブロックＢＬＫがＰｌａｎｅ０内に形成されている。
３．メモリセルＭＣの閾値電圧について
次に、図４（ａ）、及び図４（ｂ）を用いてメモリセルＭＣの閾値電圧について説明する。図４（ａ）は、ブロックＢＬＫ０に設けられるメモリセルＭＣが保持するデータの閾値分布を示した概念図であり、図４（ｂ）は、ブロックＢＬＫ１のワード線ＷＬ５〜ＷＬ７に設けられるメモリセルＭＣが保持するデータの閾値分布を示した概念図である。
また、図４（ａ）、図４（ｂ）に示すように横軸に閾値電圧を取る、縦軸にメモリセルＭＣの数を取る。
３．１＜図４（ａ）について＞
図４（ａ）に示すようにブロックＢＬＫ０内に設けられるメモリセルＭＣの閾値電圧は、例えば４値のデータ（２ビットデータ）を保持できる。
すなわち、図４（ａ）に示すようにブロックＢＬＫ０におけるメモリセルＭＣは、閾値電圧Ｖｔｈの低い順に“Ｅ”レベル（“１１”）、“Ａ”レベル（“１０”）、“Ｂ”レベル（“０１”）、及び“Ｃ”レベル（“００”）のいずれか１つのデータを保持できる。この閾値電圧Ｖｔｈに伴う保持データは、電荷蓄積層に電荷を注入することによって変動する。
メモリセルＭＣにおける“１１”データの閾値電圧Ｖｔｈ１は消去状態を示し、０＜Ｖｔｈ１＜Ｖ_ＡＶの関係とされる。つまり、本実施形態においてメモリセルＭＣの消去状態は正側に位置する。メモリセルの消去状態は正側に限られず、例えばＶｔｈ１＜０であってもよい。
また、“１０”データの閾値電圧Ｖｔｈ２はＶ_ＡＶ＜Ｖｔｈ２＜Ｖ_ＢＶの関係とされる。“０１”データの閾値電圧Ｖｔｈ３は、Ｖ_ＢＶ＜Ｖｔｈ３＜Ｖ_ＣＶの関係とされる。
更に“００”データの閾値電圧Ｖｔｈ４は、Ｖ_ＣＶ＜Ｖｔｈ４の関係とされる。このようにメモリセルＭＣは、閾値に応じて“１１”〜“００”データいずれかの２ビットデータを保持可能とされている。
３．２＜図４（ｂ）について＞
これに対し、図４（ｂ）に示すようにブロックＢＬＫ１におけるワード線ＷＬ５〜ＷＬ７に接続されるメモリセルＭＣの閾値分布は“Ｃ”または“Ｅ”レベルのいずれかである。これは、信頼性を向上させるため、１ビットデータを保持させている。
なお、ブロックＢＬＫ１内に設けられたメモリセルＭＣについてデータを読み出す場合、Ｖ＿ＣＶで読み出す。
なお、読み出し電圧はＶ＿ＣＶに限られず、メモリセルＭＣの特性に応じて変化させてもよい。すなわち、メモリセルＭＣの特性に応じて図４（ａ）に示すような電圧Ｖ＿ＡＶや電圧Ｖ＿ＢＶであってもよい。
なお、ここでは、ワード線ＷＬ５〜ＷＬ７に接続されたメモリセルＭＣの閾値レベルについて説明したが、その他ワード線ＷＬに接続されたメモリセルＭＣの閾値レベルは、たとえば“Ｅ”レベル、すなわち消去状態である。これは、データ格納することのないメモリセルＭＣであると同時に、ＷＬ５〜ＷＬ７に接続されるメモリセルＭＣに対してディスターブなどの影響を与えないためである。したがって、後述する読み出し動作で電圧ＶＲＥＡＤがこれらメモリセルＭＣに印加されると、オン状態となる。
１．１．２＜周辺回路２０について＞
周辺回路２０は、図示せぬ制御部、電圧発生回路、センスアンプ等の機能部で構成される。これら機能部は種々のＭＯＳトランジスタ、並びにこれらに電圧を供給する信号線、及びコンタクトプラグＣＰによって構成される。なお、これらＭＯＳトランジスタ、信号線、及びコンタクトプラグＣＰなどは、メモリセルアレイ２１直下にも配置される。
制御部はメモリ領域全体、すなわちＰｌａｎｅ０〜Ｐｌａｎｅ３を制御する。電圧発生回路はデータの書き込み、読み出し、及び消去などを行う際の各種電圧を出力する。
たとえば書き込み電圧として電圧発生回路は、電圧ＶＰＧＭ、電圧ＶＰＡＳＳを出力する。そして、読み出し電圧として電圧ＶＣＧＲ、電圧ＶＲＥＡＤ、電圧ＶＲＥＡＤ＋、及び電圧ＶＲＥＡＤ−を出力する。
なお、電圧ＶＣＧＲとは、読みだそうとするメモリセルＭＣのデータに応じた電圧であり、電圧ＶＲＥＡＤとは、メモリセルＭＣがオン状態となる電圧である。
さらに、電圧ＶＲＥＡＤ＋及び電圧ＶＲＥＡＤ−は、メモリストリングＭＳのブーストを考慮した電圧であり、この電圧ＶＲＥＡＤよりも小さな電圧である。
またセンスアンプはデータの読み出し、書き込みなどを実行する。
４．電源立ち上げ時のメモリコントローラ３の動作について
次に、図５（ａ）、及び図５（ｂ）を用いてメモリコントローラ３の動作について説明する。図５（ａ）はメモリシステム５の電源を立ち上げた際のメモリコントローラ３の動作を示したフローチャートであり、図５（ｂ）は読み出し時におけるメモリコントローラ３の動作を示したフローチャートである。
４．１ 動作その１
まず電源が立ち上がると、図５（ａ）に示すようにメモリコントローラ３は不揮発性半導体記憶装置２内に設けられたＲＯＭ ＦＵＳＥ（図示せぬ）にアクセスしＲＯＭ ＦＵＳＥに格納されたデータを読み出す（ステップＳ１）。
ＲＯＭ ＦＵＳＥは管理データを保持しており、本実施形態では管理データとして、例えばブロックサイズの小さな（図２における、ブロックＢＬＫ１、ブロックＢＬＫｋなど）ブロックＢＬＫのアドレス（以下、ブロックアドレスＢＡ）が格納されているものとする。
すなわち、メモリコントローラ３はＲＯＭ ＦＵＳＥからブロックアドレスＢＡを読み出すことにより、ブロックサイズの小さなブロックＢＬＫを把握することが出来る（Ｓ２）。
なおＲＯＭ ＦＵＳＥは一般的にメモリセルアレイ２１内に設けられ、本実施形態において、例えばブロックＢＬＫ１に該当する。
その後、メモリコントローラ３はこのＲＯＭ ＦＵＳＥから読み出したデータに基づいて管理テーブルＴＢを生成する（Ｓ３）。
なお、管理テーブルＴＢは、メモリコントローラ３内に設けられても良いし、ホスト機器４内に設けられても良い。
４．２ 動作その２
読み出し動作が開始されると、図５（ｂ）に示すようにメモリコントローラ３は管理テーブルＴＢを参照し、読み出し対象となるブロックＢＬＫが当該管理テーブルＴＢに格納されたブロックアドレスＢＡに該当するか否かを判断する（Ｓ１０）。
読み出し対象とされるブロックＢＬＫが管理テーブルＴＢ内のブロックアドレスＢＡにない場合、すなわち読み出し対象のブロックＢＬＫがブロックＢＬＫ０のような通常の大きさのブロックＢＬＫを示している場合（Ｓ１０、ＮＯ）、メモリコントローラ３は通常の読み出し動作を実行する（Ｓ１１）。
これに対し、読み出し対象のブロックアドレスＢＡが管理テーブルＴＢに存在する場合、すなわち読み出し対象のブロックＢＬＫがブロックＢＬＫ１のようなサイズの小さなブロックＢＬＫを示している場合（Ｓ１０、ＹＥＳ）、メモリコントローラ３は後述するコマンドを発行することで読み出し動作を実行する（Ｓ１２）。
これにより、当該ブロックサイズの小さなブロックＢＬＫに対して適切な読み出し動作が実行される。
５．読み出し時のワード線ＷＬ電圧印加の概念図
次に、図６Ａ〜図６Ｇを用いて読み出し動作において、読み出し時に各ワード線ＷＬに転送される電圧の概念図を示す。ここでは、ブロックＢＬＫ１におけるメモリストリングＭＳ１（図３参照）においてビット線ＢＬ０、及びワード線ＷＬ６に接続されたメモリセルＭＣ６の保持データを読み出す場合を一例に挙げる。
つまり、ワード線ＷＬ６に電圧ＶＣＧＲを転送し、ワード線ＷＬ５に電圧ＶＲＥＡＤ＋を転送し、ワード線ＷＬ７に電圧ＶＲＥＡＤ−を転送し、その他ワード線ＷＬには電圧ＶＲＥＡＤを転送する。
ここではメモリセルＭＣ６の保持データを読み出すが、たとえばワード線ＷＬ５に接続されたメモリセルＭＣ５の保持データを読み出す場合、電圧発生回路はワード線ＷＬ４に電圧ＶＲＥＡＤ＋を転送し、ワード線ＷＬ６にＶＲＥＡＤ−を転送する。
つまり、選択ワード線ＷＬを挟むように両端のワード線ＷＬには電圧ＶＲＥＡＤ＋と電圧ＶＲＥＡＤ−とが転送される。
なお、読み出し動作の際には、ビット線ＢＬに、例えば電圧ＶＤＤ（１．８Ｖ）が転送され、ソース線ＳＬが接地される。
また、図６Ａ〜図６Ｆは上述した図３の６Ａ−６Ａ´線、６Ｂ−６Ｂ´線、６Ｃ−６Ｃ´線、６Ｄ−６Ｄ´線、６Ｅ−６Ｅ´線、６Ｆ−６Ｆ´線に沿った断面図である。
また図６Ｇは、図３を第２方向に沿った断面を簡略的に示した図である。すなわち、ソース線ＳＬを共通接続として、２つのメモリストリングＭＳが形成される。
５．１＜図６Ａ、図６Ｂについて＞
上記したように図６Ａ、及び図６Ｂは図３の６Ａ−６Ａ´線、６Ｂ−６Ｂ´線に沿った断面図である。図６（ａ）、及び図６Ｂに示すように、ワード線ＷＬ１３〜ＷＬ１８には同一のコンタクトプラグＣＰを介してＣＧ線に接続され、同様にワード線ＷＬ１９〜ＷＬ２４には同一のコンタクトプラグＣＰを介してＣＧ線に接続される。
このＣＧ線を介してワード線ＷＬ１３〜ＷＬ１８、及びＷＬ１９〜ＷＬ２４には、例えば電圧ＶＲＥＡＤが転送される。
ここで、一例として２つのＣＧ線に分けて電圧ＶＲＥＡＤを転送しているが、ＣＧ線の本数はこれに限られない。例えば１本のＣＧ線であっても３本のＣＧ線を用いてもよい。
２本のＣＧ線を用いた場合、図６Ｇに示すようにメモリストリングＭＳのワード線ＷＬ１３〜ＷＬ２４に対して電圧ＶＲＥＡＤが転送される。
５．２＜図６Ｃについて＞
次に、図６Ｃを用いて読み出し時に転送される読み出し電圧について説明する。図６Ｃに示すように、ワード線ＷＬ１〜ＷＬ４、及びワード線ＷＬ８〜ＷＬ１２を同一のコンタクトプラグＣＰを介して信号配線ＣＧに接続し、これらワード線ＷＬに電圧ＶＲＥＡＤを転送する。
したがって図６Ｇに示すように、この信号配線ＣＧを介してワード線ＷＬ１〜４、及びＷＬ８〜１２には電圧ＶＲＥＡＤが転送される。
５．３＜図６Ｄについて＞
次に、図６Ｄを用いて読み出し時に転送される読み出し電圧について説明する。図６Ｄに示すように、ワード線ＷＬ５はコンタクトプラグＣＰを介して信号配線ＣＧが接続される。
そして、図６Ｇに示すようにワード線ＷＬ５にはＣＧ線を介して電圧ＶＲＥＡＤ＋が転送される。
５．４＜図６Ｅについて＞
次に、図６Ｅを用いて読み出し時に転送される読み出し電圧について説明する。図６Ｅに示すように、ワード線ＷＬ６はコンタクトプラグＣＰを介して信号配線ＣＧに接続される。
つまり、図６Ｇに示すようにワード線ＷＬ６にはＣＧ線を介して電圧ＶＣＧＲが転送される。この電圧ＶＣＧＲは、例えば０Ｖ（図４（ｂ）参照）であるが、上下のワード線ＷＬに転送する電圧によって多少ブーストアップされる。
５．５＜図６Ｆについて＞
次に、図６Ｆを用いて読み出し時にワード線ＷＬ７に転送される読み出し電圧について説明する。図６Ｆに示すように、ワード線ＷＬ７はコンタクトプラグＣＰを介して信号配線ＣＧに接続される。
そして図６Ｇに示すようにワード線ＷＬ７にはこのＣＧ線を介して電圧ＶＲＥＡＤ−が転送される。
以上ブロックＢＬＫ１のデータ読み出しでは、図６Ａ〜図６Ｆに示すような電圧が電圧発生回路によって各ワード線ＷＬに転送される。
６．読み出し動作時の各信号のタイムチャートについて
次に、図７Ａ、図７Ｂを用いて読み出し時のメモリコントローラ３及び不揮発性半導体記憶装置２のタイムチャートを示す。
図７Ａは読み出し時のメモリコントローラ３から不揮発性半導体記憶装置２へ発行される各信号のタイムチャートである。
縦軸にメモリコントローラ３から発行されるチップイネーブル信号（ＣＥ）、アドレスラッチイネーブル信号（ＡＬＥ）、コマンドラッチイネーブル信号（ＣＬＥ）、ライトイネーブル信号、リードイネーブル信号、データ入力信号線Ｉ／Ｏ１〜８、及び周辺機器２内に設けられた制御部から出力されるレディ／ビジー信号を取り、横軸に時間ｔを取る。
なお、図７Ａは、後述する図７Ｂの理解を助けるものであるため簡単に説明する。ここで、図７Ａにおいて、データ入力信号線からＣＯＭＭＡＮＤが転送されるタイミングを便宜上時刻ｔ０とする。
図７Ｂを用いてメモリコントローラ３から読み出しコマンドが発行された際の不揮発性半導体記憶装置２の動作を説明する。つまり、メモリコントローラ３がブロックＢＬＫ１に対する読み出し動作を実行する際における各信号の動作を説明する。
図７Ｂは、図７Ａの時刻ｔ０以降に着目したタイムチャートであり、縦軸にメモリコントローラ３から発行されるコマンド、レディ／ビジー信号、非選択信号配線ＣＧに転送する電圧（選択ＣＧ線の上下±１に位置する非選択ＣＧ線）、非選択ＣＧ線に転送する電圧（ＷＬ共通接続）、選択信号配線ＣＧ、及び発行されたコマンドＣＭＤの電圧レベルを取り、横軸に時間を取る。
＜図７Ａ＞
図７Ａに示すように、チップイネーブル信号の電圧レベルが“Ｌ”、ライトイネーブル信号の電圧レベルが“Ｈ”、コマンドラッチイネーブル信号の電圧レベルが“Ｌ”で、アドレスラッチイネーブル信号の電圧レベルが“Ｈ”となると、ホスト機器４からデータ入力信号線を介してアドレス（図中、ＣＡ０−７〜ＰＡ１６）が取り込まれる。
次いで、チップイネーブル信号の電圧レベルが“Ｌ”、ライトイネーブル信号の電圧レベルが“Ｈ”、アドレスラッチイネーブル信号の電圧レベルが“Ｌ”で、コマンドラッチイネーブル信号の電圧レベルが“Ｈ”となると、時刻ｔ０においてデータ入力信号線からコマンドＣＭＤ０（３０Ｈ）が取り込まれる。
その後、不揮発性半導体記憶装置２において読み出し動作が開始される時刻ｔ１において、レディ／ビジー信号の電圧レベルが“Ｌ”となる。
＜図７Ｂ＞
前述したようにレディ状態（Ｂｕｓｙ信号＝“Ｈ”レベル）の期間である時刻ｔ０以前においてホスト機器４からコマンドＣＭＤ（ｘｘ）、コマンドＣＭＤ（００Ｈ）、アドレスＡＤＤ、及びコマンド（３０Ｈ）を不揮発性半導体記憶装置２が受信すると、時刻ｔ１において周辺回路２０内の制御部がＢｕｓｙ信号（Ｂｕｓｙ信号＝“Ｌ”レベル）を発行する。このＢｕｓｙ信号はメモリコントローラ３に伝えられる。
なお、“００Ｈ”は読み出し動作を開始する指示コマンドであり、“ｘｘ”は読み出しコマンドよりも先頭に配置されるコマンドである。この指示コマンド“ｘｘ”により、制御部（メモリコントローラ３）は、ブロックサイズの小さなブロックＢＬＫが読み出し対象であると認識する。
その後、時刻ｔ２において制御部が電圧発生回路に対して各ワード線ＷＬに転送すべき電圧を生成し、また生成した電圧についてＣＧ線を介して各ワード線ＷＬに転送するよう制御する。
具体的には、制御部が上記した図６Ｇのような読み出し電圧を各ワード線ＷＬに転送する。すなわち、コンタクトプラグＣＰに共通接続されたワード線ＷＬ１〜４、及びワード線ＷＬ８〜１２に対しては、電圧ＶＲＥＡＤを転送し、ワード線ＷＬ５には電圧ＶＲＥＡＤ＋を、そしてワード線ＷＬ６には電圧ＶＣＧＲ（＝Ｖ_ＣＶ）、そしてワード線ＷＬ７には電圧ＶＲＥＡＤ−を転送する。
ワード線ＷＬ１〜４、ＷＬ８〜１２に対応するメモリセルＭＣ（以下、メモリセルＭＣ１〜ＭＣ４、ＭＣ８〜ＭＣ１２）の閾値電圧は“Ｅ”レベルであるためオンする。
したがって、ワード線ＷＬ６に接続されるメモリセルＭＣ（以下、メモリセルＭＣ６）がオン状態となり、メモリストリングＭＳに電流が流れれば、メモリセルＭＣ６の保持データは“１”であると分かる。
これに対し、メモリストリングＭＳが導通しない場合には、メモリセルＭＣ６の保持データは“０”であると分かる。
その後、読み出しが終了すれば、各ワード線ＷＬの電圧が低下し、読み出しが終了する時刻ｔ３において、レディ／ビジー信号は“Ｈ”レベルとなる。
＜第１の実施形態に係る効果＞
第１の実施形態に係る不揮発性半導体記憶装置であると、（１）〜（３）の効果を奏することが出来る。
（１）データの信頼性を向上させることが出来る（その１）。
本実施形態に係る不揮発性半導体記憶装置であると、メモリストリングＭＳのうち特性の優良なメモリセルＭＣにデータを保持させる。
具体的には、上述したように優良な特性となり得る、紙面奥行き方向に向かって中心近辺に位置するメモリセルＭＣに対してデータを保持させる。例えば、第１の実施形態でも挙げたメモリセルＭＣ６である。
他のメモリセルＭＣ、すなわち、例えばメモリセルＭＣ６及びＭＣ１２から上に向かう程、そしてメモリセルＭＣ６、ＭＣ１２から下に向う程、メモリセルＭＣ特性（例えばデータ保持特性）が悪化する傾向がある。すなわちメモリホールＭＨの直径が大きくなるメモリセルＭＣ０、ＭＣ１、ＭＣ２２、及びＭＣ２３や、メモリホールＭＨの直径が小さくなるメモリセルＭＣ１０、ＭＣ１１、ＭＣ１２、及びＭＣ１３などが該当する。
このような背景から、第１の実施形態ではメモリストリングＭＳの中でも最も特性の良いと考えられるメモリセルＭＣ６にデータを保持させることで、データ信頼性を向上させる。
なお、メモリセルＭＣ１７についてもメモリセルＭＣ６と同様に優良な特性を有していることから、このメモリセルＭＣ１９にデータを保持させてもよい。
（２）データの信頼性を向上させることができる（その２）。
第１の実施形態に係る不揮発性半導体記憶装置であると、ディスターブの影響を抑制することが出来る。なぜなら、第１の実施形態に係る不揮発性半導体記憶装置であると、ワード線ＷＬ６以外に対応するメモリセルＭＣにはデータを保持させないからである。
すなわち、例えば隣接ワード線ＷＬ５、ＷＬ７などに対応するメモリセルＭＣ５、ＭＣ７の保持データによる影響を受けることがない。
このように着目しているメモリセルＭＣ６はディスターブの影響を受ける可能性が低く、時間経過に伴った保持データの変化の可能性が低い。すなわち、データ信頼性を向上させることが出来る。
（３）ブロックＢＬＫのサイズを縮小させることができる。
第１の実施形態に係る不揮発性半導体記憶装置であると、図３に示すようにワード線ＷＬが共有化されているためブロックＢＬＫ１に設けられるワード線ＷＬは６本で済む。
ここで、（３）の効果について理解を深めるため、比較例を挙げて説明する。比較例に、例えばブロックＢＬＫ０を用いて説明する。
ブロックＢＬＫ０は従前と同じ構成を備えており、具体的には、１メモリストリングＭＳにワード線ＷＬが２本通過する構成である。そして、複数ワード線ＷＬを１つのコンタクトプラグＣＰで共通接続させることのない構成であり、また１ブロックＢＬＫが１２メモリストリングＭＳであるため、ブロックＢＬＫ０には計２４本の信号配線ＣＧが接続されることになる。
比較例では、このブロックＢＬＫの大きさにも拘わらず、例えばワード線ＷＬ６が接続されるメモリセルＭＣ６以外のメモリセルＭＣはデータを保持させない構成をとるものとする。
つまり、比較例の目的は第１の実施形態と同じであり、特性が優良なメモリセルＭＣを使用しようとするものである。
つまり、比較例の場合、ワード線ＷＬ６に電圧を転送する信号配線ＣＧ以外不要なわけである。つまり、使用しない領域があるのにも拘わらず、ブロックＢＬＫが大きいため、Ｐｌａｎｅ全体として面積が増大してしまっている。
これに対し、本実施形態に係る不揮発性半導体記憶装置であると、不使用メモリセルＭＣに対応するワード線ＷＬを共通接続させることで、信号配線ＣＧの本数、すなわち第２方向に配置される信号配線ＣＧの幅をＷ_ＢＬＫ１にまで小さくすることが出来る。
なお、第１の実施形態では、メモリストリングＭＳ内のメモリセルＭＣ６にデータを保持させていたが、これに限られない。
例えば、メモリセルＭＣ６に隣接するメモリセルＭＣ５、及びＭＣ７にデータを保持させても良い。この場合、メモリセルＭＣ１〜ＭＣ４、及びメモリセルＭＣ８〜ＭＣ１２、並びにメモリセルＭＣ１３〜ＭＣ２４の閾値電圧は“Ｅ”レベルとなる。
[第２の実施形態]
次に図８、図９を用いて、第２の実施形態に係る不揮発性半導体記憶装置について説明する。第２の実施形態では、上記第１の実施形態におけるブロックＢＬＫｋをＲＯＭ ＦＵＳＥ領域として適用した点で異なる。
つまり、上記同様にワード線ＷＬ１〜ＷＬ２４で１メモリストリングＭＳを構成する場合を想定している。
また、本実施形態では、例えばワード線ＷＬ６、及びこのワード線ＷＬ６に隣接するＷＬ１９に対応するメモリセルＭＣ６、ＭＣ１９にデータを保持させ、それ以外のメモリセルＭＣにはデータを保持させないものである。
つまり、メモリセルＭＣ１９におけるデータ読み出しの際には、ワード線ＷＬ１９に電圧ＶＣＧＲを転送し、これに隣接するワード線ＷＬ１８、ＷＬ２０に電圧ＶＲＥＡＤ＋、電圧ＶＲＥＡＤ−を転送し、その他ワード線ＷＬ１〜ＷＬ１７、及びＷＬ２１〜ＷＬ２４に電圧ＶＲＥＡＤを転送すればよい。
なお、ブロックＢＬＫｋもブロックＢＬＫ１と同一のブロックサイズとする。つまり、ブロックＢＬＫｋ内にメモリストリングユニットＭＵ０〜ＭＳ３が設けられる。
以下、上記第１の実施形態と異なる点についてのみ説明する。
１．構成例
１．１＜構成例その１＞
図８にブロックＢＬＫｋをＲＯＭ ＦＵＳＥとして使用した場合のＰｌａｎｅ０の全体構成例を示す。図８のブロックＢＬＫｋの拡大図に示すように、例えばメモリストリングＭＳｔ（０≦ｔ≦１１）内のワード線ＷＬ６（図中、ＰＧ６）、及びワード線ＷＬ１９（図中、ＰＧ１９）に対応する複数のメモリセルＭＣに管理データを保持させる。
ここで、ページとはデータが一括して読み出される単位であり、例えば図８で説明すると、各メモリセルに１ビットのデータが保持される場合に、同一ワード線ＷＬに接続されたメモリセルＭＣをビット線ＢＬ方向に沿って形成される集合体を指す。
そして、このＲＯＭ ＦＵＳＥとして機能するメモリセルＭＣには、上述したブロックアドレスＢＡの他、バッドブロックのアドレス情報、リダンダンシ情報、及びトリム情報などが１ビット単位で格納されている。
１．２＜構成例その２＞
図９を用いて１．１と同様にブロックＢＬＫｋをＲＯＭ ＦＵＳＥとして使用する。図９に示す一例では、ＲＯＭ ＦＵＳＥ領域として例えば２つのメモリストリングユニットＭＵｔ及びＭＵ（ｔ＋１）を用いた概念図である。
図９に示すように、メモリストリングユニットＭＵｔでは、ワード線ＷＬ６（図中、ＰＧ６）に対応する複数のメモリセルＭＣ６にデータを保持させる。
またメモリストリングユニットＭＵ（ｔ＋１）では、ワード線ＷＬ１９（図中、ＰＧ１９）に対応する複数のメモリセルＭＣ１９にデータを保持させる。
このように、複数のメモリストリングユニットＭＵをＲＯＭ ＦＵＳＥとして使用することも出来る。
＜第２の実施形態に係る効果＞
第２の実施形態に係る不揮発性半導体記憶装置であっても上記（１）及び（２）の効果を得ることが出来る。
ＲＯＭ ＦＵＳＥ領域に格納されるデータは時間経過や温度などの環境変化に拘わらず不変である必要がある。つまり、データ保持の観点から信頼性があるメモリセルＭＣにデータを保持させる必要がある。
上記第２の実施形態に係る不揮発性半導体記憶装置では、このような必要性から隣接メモリセルＭＣからディスターブの影響を受けないような構成である。つまり、例えばワード線ＷＬ５、及びＷＬ７からの影響を受けることのないような構成であり、またワード線ＷＬ１９からの影響を受けることのないような構成でもある。
更に他のメモリセルＭＣよりもデータ保持特性に優れたメモリセルＭＣを使用している。
このため、第２の実施形態に係る不揮発性半導体記憶装置であっても、上記（１）〜（３）の効果を得ることができる。
［第３の実施形態］
次に図１０（ａ）、及び図１０（ｂ）を用いて第３の実施形態に係る不揮発性半導体記憶装置について説明する。上記第１、第２の実施形態では、複数ワード線ＷＬを共通接続させていたが、第３の実施形態に係る不揮発性半導体記憶装置は、所定のビット線ＢＬを共通接続させた構成を採用する。なお、以下では異なる構成のみ説明する。
図１０（ａ）は、第３の実施形態に係るＰｌａｎｅ０の平面図であり、図１０（ｂ）は図１０（ａ）の断面図である。図１０（ａ）に示すようにここでは最上層のみを示すが、実際は図１０（ｂ）の様に同様の構成が紙面奥行き方向へ例えば複数層配置される。ここでは、便宜上４層配置されるものとする。以下構成の説明では、半導体層ＳＣの層毎に説明する。
１．＜構成例＞
＜最上層（１層目）について＞
図１０（ａ）に示すように、第２方向に向かって金属層Ｍ１、ＳＳＬ、信号配線ＳＧＤ、ワード線ＷＬ０…、ＷＬｎ、信号配線ＳＧＳ、及びソースＳＬが配置される。
次いで、ソース線ＳＬ、及び金属層Ｍ１のそれぞれで終端し、且つ第２方向に向かってＳＳＬ、信号配線ＳＧＤ、ワード線ＷＬ０…、ＷＬｎ、信号配線ＳＧＳを貫通する半導体層ＳＣ１１〜ＳＣ１８が形成される（半導体層ＳＣ１１〜ＳＣ１８を区別しない場合には単に半導体層ＳＣと呼ぶ）。
なお、上記半導体層ＳＣ１１〜ＳＣ１８は１層目の半導体層ＳＣ１〜ＳＣ８を指す。また後述するメモリストリングＭＳ１１〜ＭＳ１８については１層目のメモリストリングＭＳ１〜ＭＳ８を指す。
すなわち、半導体層ＳＣと信号配線ＳＧＳとの交点に選択トランジスタＳＴ２が、そして半導体層ＳＣと信号配線ＳＧＤとの交点に選択トランジスタＳＴ１が設けられる（図中、斜線部分）。
また、半導体層ＳＣとワード線ＷＬ０、…、ＷＬｎとの交点にそれぞれメモリセルＭＣ（図中、斜線部分）が設けられる。
つまり、例えば半導体層ＳＣ１１に着目すれば、選択トランジスタＳＴ１、及びＳＴ２、両端が選択トランジスタＳＴ１、及びＳＴ２によって挟まれた複数のメモリセルＭＣ０〜ＭＣｎ、並びにソース線ＳＬを含むメモリストリングＭＳ１１が構成される。
また同様に、半導体層ＳＣ１２〜ＳＣ１８領域にメモリストリングＭＳ１２〜ＭＳ１８が構成される。
＜２層目について＞
なお、２層目について簡単に説明する。
最上層から２層目の半導体層ＳＣ２１〜ＳＣ２８については（半導体層ＳＣ２１〜ＳＣ２７については図１０（ｂ）に示せず）、金属層Ｍ２で共通接続され、その後コンタクトプラグＣＰ２を介してビット線ＢＬ２に接続される。
つまり、２層目に積層されたメモリストリングＭＳ２１〜ＭＳ２８でサブブロックＢＬＫ２を構成する。
＜３層目、４層目について＞
図１０（ｂ）に示すように、最上層から３層目の半導体層ＳＣ３１〜ＳＣ３８については（半導体層ＳＣ３１〜ＳＣ３７については図１０（ｂ）に示せず）、金属層Ｍ３で共通接続される。また最下層の半導体層ＳＣ４１〜ＳＣ４８については（半導体層ＳＣ４１〜ＳＣ４７については図１０（ｂ）に示せず）、金属層Ｍ４で共通接続される。
そして、金属層Ｍ３及びＭ４を貫通し、その上面がビット線ＢＬ３に接続されるコンタクトプラグＣＰ３が形成される。
つまり、金属層Ｍ３及びＭ４がコンタクトプラグＣＰ３で共通接続される。従って、３層目及び４層目に積層されたメモリストリングＭＳ３１〜ＭＳ３８、ＭＳ４１〜ＭＳ４８でサブブロックＢＬＫ３が構成される。
以上、サブブロックＢＬＫ１〜ＢＬＫ３の集合体によってブロックＢＬＫが構成される。
このような構造をとるため４つの半導体層ＳＣが積層されているにも拘わらず、ビット線ＢＬの本数、すなわち第１方向（奥行き方向）への距離を小さくすることができる。
なお、上述したように第３の実施形態では便宜上４層の半導体層ＳＣを例に挙げたが、数に限りはない。例えば、上記第１の実施形態と同様の積層数であってもよい。
半導体層ＳＣが２４層積層された場合、これら半導体層ＳＣ２４に接続される金属層Ｍ１〜Ｍ２４が設けられる。
ここで、上記第１、第２の実施形態と同様にブロックサイズを小さくするためには、コンタクトプラグＣＰで複数の金属層Ｍを共通接続させれば良い。
従前の構成では、金属層Ｍ１〜Ｍ２４の各々にコンタクトプラグＣＰ１〜ＣＰ２４が接続されている場合、ビット線ＢＬも同数だけ必要になる。
しかし、ブロックＢＬＫのある領域だけ使用する場合であれば、例えば金属層Ｍ１〜Ｍ７、Ｍ１８〜Ｍ２４までを１つのコンタクトプラグＣＰで共通接続させればよい。従って、この場合、第１方向へのビット線ＢＬの本数を１０本減らすことが出来る。
このように半導体層ＳＣの積層数は従前と同じであっても、金属層ＭとコンタクトプラグＣＰとの接続方法を駆使することで、ブロックサイズを縮小することが出る。
＜変形例＞
次に図１１（ａ）及び図１１（ｂ）を用いて第３の実施形態の変形例に係る不揮発性半導体記憶装置について説明する。本変形例は、各層の金属層Ｍ全てをコンタクトプラグＣＰで共通接続させつつ、またソース線ＳＬを共通接続させる点で上記第３の実施形態と異なる。なお、異なる構成についてのみ説明する。
１．構成例
図１１（ａ）に平面図を示し、図１１（ｂ）に図１１（ａ）の１１−１１´に沿った断面図を示す。
図１１（ａ）に示すように、第１方向に沿って形成される半導体層ＳＣ１１、及びＳＣ１２が、第２方向に向かって配置される。また、半導体層ＳＣ１１の一端は金属層Ｍ４に接続され、他端はソース線ＳＬに接続される。
同様に、半導体層ＳＣ１２の一端は金属層Ｍ５に接続され、他端はソース線ＳＬに接続される。
そして図１１（ｂ）に示すように、例えば半導体層ＳＣ１２〜ＳＣ４２が上記金属層Ｍ５で共通接続される。
すなわち、例えば半導体層ＳＣ１２〜ＳＣ４２に形成される各々のメモリセルＭＣは同一のデータを保持することになる。
半導体層ＳＣ１１〜ＳＣ４１に形成される各々のメモリセルＭＣについでも同様であるため説明を省略する。
＜変形例に係る効果＞
変形例に係る不揮発性半導体記憶装置であっても、上記第３の実施形態と同様な効果を得ることができる。
すなわち、金属層ＭとコンタクトプラグＣＰとの接続方法を変えることでブロックサイズを可変とすることができる。具体的には、第１方向に向かって配置されるビット線ＢＬの本数を減らすことができるため、たとえ積層数が増えたとしとしてもブロックサイズが拡大することがない。
なお、上記実施形態では、一例として１２層のうち上から５、６、及び７層目に形成されたワード線ＷＬに対応するメモリセルＭＣをユーザデータの格納領域として使用することを説明したが、これに限られない。
例えば、メモリセルＭＣの特性が優良なブロックであれば、１２層のうち上から４層〜８層目に形成されたワード線ＷＬを使用しても良いし、これに対しメモリセルＭＣの特性が優良でないようであれば、１２層のうち上から６、７層目のワード線ＷＬを使用しても良い。
［第４の実施形態］
次に、第４の実施形態に係る不揮発性半導体記憶装置について説明する。第４の実施形態では、Ｐｌａｎｅ０〜Ｐｌａｎｅ３内の各々が平面上に配置された複数のＮＡＮＤストリングによって構成される点で上記第１〜第３実施形態と異なる。
以下、上記実施形態と異なる構成のみ説明する。
１．構成例
図１２を用いて本実施形態に係るＰｌａｎｅ０の平面図を示す。なお、Ｐｌａｎｅ１〜３については同一構成であるため説明を省略する。
Ｐｌａｎｅ０は、例えばブロックＢＬＫ０及びブロックＢＬＫ１を備える。ここで、ブロックＢＬＫ０は、ブロックＢＬＫ１よりも大きなブロックサイズである。すなわち、ブロックＢＬＫ０をユーザデータ領域、そしてブロックＢＬＫ１をＲＯＭ ＦＵＳＥ領域とする。
１．１＜ブロックＢＬＫ０＞
図１２に示すようにブロックＢＬＫ０にはワード線ＷＬ０〜ＷＬ１２７が設けられ、これらワード線ＷＬ０〜ＷＬ１２７の各々は、対応するＣＧ線０〜ＣＧ線１２７に接続される。
１．２＜ブロックＢＬＫ１＞
ブロックＢＬＫ１には１６本のワード線ＷＬが設けられる。これら１６本のワード線ＷＬをワード線ＷＬ０〜ＷＬ１２、及びワード線ＷＬ１２５〜ＷＬ１２７と対応付ける。
従って、ブロックＢＬＫ１においてワード線ＷＬ０〜ＷＬ１２までの各々はＣＧ線０〜ＣＧ線１２のそれぞれに接続され、ワード線ＷＬ１２５〜ＷＬ１２７として機能する３本のワード線ＷＬは上記ＣＧ線１２５〜ＣＧ線１２７の各々に接続される。
このようにワード線ＷＬ１３〜ＷＬ１２４までを間引く構成を採用することで、Ｐｌａｎｅ０内のブロックサイズを必要に応じて小さくすることが出来る。
ブロックＢＬＫ１において、例えばワード線ＷＬ５をＲＯＭ ＦＵＳＥとして使用する。換言すれば、ワード線ＷＬ５によって構成されるＰａｇｅをＲＯＭ ＦＵＳＥとして使用する。
なぜなら書き込みの際、非書き込みビットに対する誤書き込みを防止するために、選択ワード線ＷＬを中心として±６程度の非選択ワード線ＷＬには、電圧ＶＩＳＯ／電圧ＶＧＰ／電圧ＶＰＡＳＳなどのブーストオプションに応じた電圧が転送する必要があるからである。
ここで、電圧ＶＩＳＯとは保持データに関わらずメモリセルＭＣをオフさせる電圧である。例えば選択ワード線ＷＬと非選択ワード線ＷＬとを電気的に分離する電圧である。
また、電圧ＶＧＰとは、ＶＩＳＯ（例えば、ＷＬ５）とＶＰＡＳＳ（例えば、ＷＬ３、ＷＬ７）との間のメモリセルＭＣ(例えば ＷＬ４、ＷＬ６)に供給する中間電位である。
このように、例えばワード線ＷＬ５を選択ワード線ＷＬとすれば、ワード線ＷＬ０〜ＷＬ４、及びワード線ＷＬ６〜ＷＬ１２に非選択電圧を転送することができる。
なお、ワード線ＷＬ１２５〜ＷＬ１２７については上記非選択電圧と異なる制御電圧を転送する。この場合ワード線ＷＬ１２５〜ＷＬ１２７の３本程度が適している。
以上説明したように、第４の実施形態に係る不揮発性半導体記憶装置であっても、ディスターブを抑制出来、データの信頼性を向上することが出来、また面積縮小を実現することが出来る。すなわち上記（１）〜（３）の効果を得ることが出来る。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
１…半導体装置、２…不揮発性半導体記憶装置、３…メモリコントローラ、４…ホスト機器、２０…周辺回路

Claims (10)

  1. 半導体基板に積層された複数のメモリセルを含み、ｎ個の（ｎ：自然数）メモリセルを含むメモリストリングを複数含む第１ブロック、前記第１ブロックと保持可能なデータ量が異なり前記メモリストリングを複数含む第２ブロックを備えるメモリセルアレイと、
    前記メモリセルアレイを制御する周辺回路と
    を具備し、
    前記第１ブロック内のメモリセルに接続された第１方向に延伸した第１ワード線群に接続され、且つ前記第１方向と異なる第２方向に延伸した前記ｎ本の第１信号配線が前記第１ブロックに配置され、
    前記第２ブロック内のメモリセルに接続された前記第１方向に延伸した第２ワード線群に接続され、且つ前記第２方向に延伸したｍ本（ｎ＞ｍ、ｍ：自然数）の第２信号配線が前記第２ブロックに配置される
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記第１ワード線群、及び前記第２ワード線群は前記半導体基板の法線方向に向かってそれぞれ前記ｎ層積層され、
    前記第１信号配線の各々は、前記ｎ本の第１プラグを介して前記第１ワード線群と接続され、
    前記第２信号配線の各々は、前記ｍ本の第２プラグを介して前記第２ワード線群と接続され、
    前記第２信号配線のうち少なくとも一本は前記第２プラグを介して複数の前記第２ワード線に接続される
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記法線方向に向かって形成された前記メモリストリングの下層部分と、上層部分と、に位置する前記メモリセルに接続される前記ワード線は、前記第２プラグに共通接続され、
    前記メモリストリングの中心部分、及びそれに隣接するメモリセルに接続される前記ワード線の各々は独立して前記第２プラグに接続される
    ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
  4. 前記法線方向に向かって形成された前記メモリストリングを構成する複数の前記メモリセルに接続された各々の前記ワード線は、前記第２プラグによって共通接続された第１ワード線群、または各々が独立に接続された第３ワード線群のいずれか又はその両方を含む
    ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
  5. 前記周辺回路は、読み出し電圧と、前記メモリセルをオン状態とし、読み出し対象の前記メモリセルに隣接する前記メモリセルに転送する第１電圧と、前記メモリセルをオン状態とする第２電圧を発生させる電圧発生回路を備え、
    前記電圧発生回路は、前記第２ブロック内の前記メモリセルから前記データを読み出す際に、
    前記メモリストリングの中心部分、及びそれに隣接するメモリセルに接続される前記ワード線のそれぞれに前記読み出し電圧、及び前記第１電圧を転送する
    ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
  6. 前記第２ブロックは、前記データを格納可能なユーザデータ、またはＲＯＭ ＦＵＳＥとして機能する
    ことを特徴とする請求項１〜５いずれか一項記載の不揮発性半導体記憶装置。
  7. 請求項６記載の不揮発性半導体記憶装置と、
    前記不揮発性半導体記憶装置を制御するメモリコントローラと
    を具備し、
    前記半導体記憶装置が起動すると、前記メモリコントローラは前記ＲＯＭ ＦＵＳＥとして機能する前記第２ブロック内の前記メモリセルに対して読み出し動作を実行し、
    前記メモリコントローラは、前記メモリセルアレイのうち前記ｍ本または前記ｍ本以下の信号配線が接続されたブロックをブロックサイズの小さな第３ブロックとして認識する
    ことを特徴とするメモリシステム。
  8. 前記メモリコントローラは、前記第３ブロックに対する前記読み出しと判断すると、
    前記電圧発生回路に、前記第１電圧を発生させるよう制御する
    ことを特徴とする請求項７記載のメモリシステム。
  9. 更に外部機器と
    を具備し、
    前記外部機器は、前記第３ブロックに該当するアドレス情報を保持可能な管理領域を備える
    ことを特徴とする請求項７又は８記載のメモリシステム。
  10. データ保持可能なｎ個の（ｎ：自然数）メモリセルが直列接続されたメモリストリングを複数含み、複数の前記メモリストリングで構成され、且つ前記データの消去単位である第１ブロック、及びｍ個の（ｎ＞ｍ、ｍ：自然数）前記メモリセルが直列接続されたメモリストリングを複数含み、複数の前記メモリストリングで構成された第２ブロックを備えるメモリセルアレイと、
    前記メモリセルアレイを制御する周辺回路と
    を具備し、
    前記周辺回路は、前記第１ブロックを選択する第１デコーダと、前記第２ブロックを選択する第２デコーダと、を含み、
    前記第１デコーダには、第１方向に延伸した第１ワード線群を介して前記第１ブロック内に形成される前記メモリセルに接続され、且つ前記第１方向と直交する第２方向に向かう前記ｎ本の第１信号配線が配置され、
    前記第２デコーダには前記第２方向に向かう前記ｎ本の前記第１信号配線が配置され、前記ｎ本の第１信号配線のうち前記ｍ本が、前記第１方向に延伸した第２ワード線群を介して前記第２ブロック内に形成される前記メモリセルに接続される
    ことを特徴とする不揮発性半導体記憶装置。
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