KR102375365B1 - 비휘발성 메모리 장치, 그것의 프로그램 방법, 및 그것을 포함하는 저장 장치 - Google Patents

비휘발성 메모리 장치, 그것의 프로그램 방법, 및 그것을 포함하는 저장 장치 Download PDF

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Abstract

본 발명은 기판과 수직 방향으로 적층되는 메모리 셀을 갖는 비휘발성 메모리 장치에 관한 것이다. 본 발명은 선택된 비트 라인(선택 BL)과 선택된 스트링 선택 라인(선택 SSL)에 연결되는 제 1 메모리 셀 스트링, 상기 선택 BL과 비선택된 스트링 선택 라인(비선택 SSL)에 연결되는 제 2 메모리 셀 스트링, 그리고 비선택된 비트 라인(비선택 BL)에 연결되는 제 3 메모리 셀 스트링을 포함한다. 본 발명은 프로그램 동작의 비트 라인 세트업 섹션 동안에, 비트 라인 프로그램 전압이 상기 선택 BL에 제공되고, 상기 비선택 SSL에 제공되는 턴 온 전압은 턴 오프 전압으로 변경된다.

Description

비휘발성 메모리 장치, 그것의 프로그램 방법, 및 그것을 포함하는 저장 장치{NONVOLATILE MEMORY DEVICE, PROGRAM METHOD THEREOF, AND STORAGE DEVICE INCLUDING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 3차원 구조를 갖는 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 일반적으로 DRAM, SRAM 등과 같은 휘발성 메모리 장치와 EEPROM, FRAM, PRAM, MRAM, 플래시 메모리 등과 같은 불휘발성 메모리 장치로 구분할 수 있다. 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존한다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 갖는다. 따라서 플래시 메모리를 포함하는 플래시 메모리 시스템이 데이터 저장 매체로 광범위하게 사용되고 있다.
플래시 메모리는 소비자가 요구하는 우수한 성능 및 가격 경쟁력을 유지하기 위하여 집적도를 증가시키고 있다. 그러나 종래의 2차원 플래시 메모리는 제조 공정상 집적도를 증가시키는 데에는 제한이 있다. 이러한 제약을 극복하기 위해, 3차원 플래시 메모리가 제안되고 있다.
3차원 플래시 메모리는 집적도를 높일 수 있지만, 프로그램 동작 시에 프로그램 디스터번스(program disturbance)나 셀 사이의 간섭으로 인한 커플링 문제로 인해, 데이터 신뢰성을 떨어뜨릴 수 있다. 특히, 하나의 메모리 셀에 2비트 또는 그 이상의 데이터를 저장하는 경우에, 데이터 신뢰성은 더욱 문제될 수 있다.
본 발명의 목적은 프로그램 전압 관리자를 이용하여 페이지 프로그램 시 제공되는 전압을 조절함으로, 프로그램 디스터번스로 인한 데이터 신뢰성의 저하를 줄일 수 있는 비휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.
본 발명의 실시 예는 기판과 수직 방향으로 적층되는 메모리 셀을 갖는 비휘발성 메모리 장치에 관한 것으로, 선택된 비트 라인(선택 BL)과 선택된 스트링 선택 라인(선택 SSL)에 연결되는 제 1 메모리 셀 스트링; 상기 선택 BL과 비선택된 스트링 선택 라인(비선택 SSL)에 연결되는 제 2 메모리 셀 스트링; 및 비선택된 비트 라인(비선택 BL)에 연결되는 제 3 메모리 셀 스트링을 포함하되,프로그램 동작의 비트 라인 세트업 섹션 동안에, 비트 라인 프로그램 전압이 상기 선택 BL에 제공되고, 상기 비선택 SSL에 제공되는 턴 온 전압은 턴 오프 전압으로 변경된다.
실시 예로서, 상기 비휘발성 메모리 장치는 선택된 메모리 셀에 전기적으로 연결되는 워드 라인을 더 포함하고, 프로그램 전압이 상기 워드 라인에 제공되기 전에, 상기 비선택 SSL의 전압은 접지 전압으로 디스차지된다. 상기 선택된 BL에 제공된 상기 비트 라인 프로그램 전압은, 프로그램 전압이 상기 워드 라인에 제공되기 전에 접지 전압으로 유지된다. 상기 비트 라인 세트업 섹션 동안에, 프로그램 금지 전압이 상기 비선택 BL에 인가된다.
본 발명의 다른 실시 예는 비휘발성 메모리 장치의 프로그램 방법에 관한 것으로, 상기 비휘발성 메모리 장치는 선택된 비트 라인(선택 BL)과 선택된 스트링 선택 라인(선택 SSL)에 연결되는 제 1 메모리 셀 스트링; 상기 선택 BL과 비선택된 스트링 선택 라인(비선택 SSL)에 연결되는 제 2 메모리 셀 스트링; 및 비선택된 비트 라인(비선택 BL)에 연결되는 제 3 메모리 셀 스트링을 포함한다.
상기 비휘발성 메모리 장치의 프로그램 방법은, 복수의 프로그램 루프 중에서 적어도 하나의 프로그램 루프에서 프로그램 동작의 제 1 비트 라인 세트업을 수행하고, 상기 제 1 비트 라인 세트업 동안에 비트 라인 프로그램 전압이 상기 선택된 BL에 인가되고 상기 비선택된 SSL에 인가된 턴 온 전압은 턴 오프 전압으로 변경되는 단계; 및 상기 복수의 프로그램 루프 중에서 적어도 하나의 다른 프로그램 루프에서 프로그램 동작의 제 2 비트 라인 세트업을 수행하고, 상기 제 2 비트 라인 세트업 동안에 프리차지 전압이 상기 선택된 BL과 상기 비선택 BL에 제공되고 상기 턴 온전압이 상기 선택된 SSL과 상기 비선택된 SSL에 제공된 다음에, 상기 턴 오프 전압이 상기 비선택된 SSL과 상기 선택된 BL에 인가되는 단계를 포함한다.
실시 예로서, 상기 비휘발성 메모리 장치는 선택된 메모리 셀에 전기적으로 연결된 워드 라인을 포함하고, 상기 제 1 비트 라인 세트업 동안에, 상기 워드 라인에 프로그램 전압이 인가되기 전에, 상기 비선택 SSL의 전압은 접지 전압으로 디스차지된다. 상기 제 2 비트 라인 세트업 동안에, 상기 선택된 BL 및 상기 비선택 BL의 전압은 프로그램 금지 전압으로 프리차지된 다음에, 상기 선택된 BL의 전압은 프로그램 전압이 상기 워드 라인에 인가되기 전에 상기 비트 라인 프로그램 전압으로 디스차지된다.
본 발명의 또 다른 실시 예는 비휘발성 메모리 장치의 프로그램 방법에 관한 것으로, 상기 비휘발성 메모리 장치는 선택된 비트 라인(선택 BL)과 선택된 스트링 선택 라인(선택 SSL)에 연결되는 제 1 메모리 셀 스트링; 상기 선택 BL과 비선택된 스트링 선택 라인(비선택 SSL)에 연결되는 제 2 메모리 셀 스트링; 및 비선택된 비트 라인(비선택 BL)에 연결되는 제 3 메모리 셀 스트링을 포함한다.
상기 비휘발성 메모리 장치의 동작 방법은, 복수의 프로그램 루프 중에서 적어도 하나의 프로그램 루프에서 프로그램 동작의 비트 라인 세트업을 수행하는 단계를 포함하되, 상기 비트 라인 세트업 동안에, 비트 라인 프로그램 전압이 상기 선택된 BL에 인가되고, 상기 비선택된 SSL에 인가된 턴 온 전압은 턴 오프 전압으로 변경된다.
실시 예로서, 상기 비휘발성 메모리 장치는 선택된 메모리 셀에 전기적으로 연결된 워드 라인을 포함하고, 상기 비트 라인 세트업 동안에, 상기 워드 라인에 프로그램 전압이 인가되기 전에, 상기 비선택 SSL의 전압은 접지 전압으로 디스차지된다.
또 다른 실시 예로서, 상기 프로그램 방법은 상기 복수의 프로그램 루프 중에서 적어도 하나의 다른 프로그램 루프에서 프로그램 동작의 제 2 비트 라인 세트업을 수행하되, 상기 제 2 비트 라인 세트업 동안에, 상기 턴 온 전압이 상기 선택된 SSL과 상기 비선택 BL에 제공되고, 상기 턴 오프 전압이 상기 비선택된 SSL과 상기 선택된 BL에 인가되는 단계를 더 포함한다. 상기 적어도 하나의 다른 프로그램 루프가 수행된 다음에, 상기 적어도 하나의 프로그램 루프가 수행된다.
또 다른 실시 예로서, 상기 프로그램 방법은 상기 복수의 프로그램 루프 중에서 적어도 하나의 또 다른 프로그램 루프에서 프로그램 동작의 제 3 비트 라인 세트업을 수행하고, 상기 제 3 비트 라인 세트업 동안에 프리차지 전압이 상기 선택된 BL과 상기 비선택 BL에 제공되고 상기 턴 온 전압이 상기 선택된 SSL과 상기 비선택된 SSL에 제공된 다음에, 상기 턴 오프 전압이 상기 비선택된 SSL과 상기 선택된 BL에 인가되는 단계를 더 포함한다.
본 발명의 또 다른 실시 예에 따른 저장 장치는, 선택된 비트 라인(선택 BL)과 선택된 스트링 선택 라인(선택 SSL)에 연결되는 제 1 메모리 셀 스트링, 상기 선택 BL과 비선택된 스트링 선택 라인(비선택 SSL)에 연결되는 제 2 메모리 셀 스트링, 그리고 비선택된 비트 라인(비선택 BL)에 연결되는 제 3 메모리 셀 스트링을 포함하는 비휘발성 메모리 장치; 및 상기 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다. 상기 비휘발성 메모리 장치는 복수의 프로그램 루프 중에서 적어도 하나의 프로그램 루프에서 프로그램 동작의 비트 라인 세트업을 수행하고, 상기 비트 라인 세트업 동안에, 비트 라인 프로그램 전압이 상기 선택된 BL에 인가되고, 상기 비선택된 SSL에 인가된 턴 온 전압은 턴 오프 전압으로 변경된다.
실시 예로서, 상기 비휘발성 메모리 장치는 상기 복수의 프로그램 루프 중에서 적어도 하나의 다른 프로그램 루프에서 프로그램 동작의 제 2 비트 라인 세트업을 더 수행하되, 상기 제 2 비트 라인 세트업 동안에 프리차지 전압이 상기 선택된 BL과 상기 비선택 BL에 제공되고 상기 턴 온전압이 상기 선택된 SSL과 상기 비선택된 SSL에 제공된 다음에, 상기 턴 오프 전압이 상기 비선택된 SSL과 상기 선택된 BL에 인가된다.
다른 실시 예로서, 상기 비휘발성 메모리 장치는 상기 복수의 프로그램 루프 중에서 적어도 하나의 또 다른 프로그램 루프에서 프로그램 동작의 제 3 비트 라인 세트업을 더 수행하되, 상기 제 3 비트 라인 세트업 동안에, 상기 턴 온 전압이 상기 선택된 SSL과 상기 비선택 BL에 제공되고, 상기 턴 오프 전압이 상기 비선택된 SSL과 상기 선택된 BL에 인가된다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치 및 그것의 프로그램 방법에 의하면, 프로그램 동작 시에 에러 발생 확률을 줄이고, 데이터 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시 예들에 따른 플래시 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1에 도시된 플래시 메모리 장치를 예시적으로 보여주는 블록도이다.
도 3은 도 2에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다.
도 4는 도 3에 도시된 메모리 블록(BLK1)의 등가 회로도이다.
도 5는 3비트 메모리 셀의 문턱 전압 변화를 예시적으로 보여주는 다이어그램이다.
도 6은 본 발명의 일 실시예에 따른 프로그램 동작시에 제공되는 전압을 보여주는 개념도이다.
도 7은 도 6의 동작방법에 의한 메모리 스트링들의 초기 채널 전압을 보여준다.
도 8는 도 6에 도시된 프로그램 동작시 타이밍도를 예시적으로 보여주는 도면이다.
도 9은 본 발명에 따른 프로그램 동작시 전압 제공방법에 대한 제 1 실시 예를 보여주는 도면이다.
도 10은 도 9의 동작방법에 의한 메모리 스트링들의 초기 채널 전압을 보여준다.
도 11는 도 9에 도시된 프로그램 동작시 타이밍도를 예시적으로 보여주는 도면이다.
도 12는 본 발명의 몇몇 실시 예들에 따른 프로그램 동작의 프로그램 루프 및 프로그램 동작시에 비트 라인에 인가되는 전압값을 보여준다.
도 13은 본 발명의 몇몇 실시예들에 따른 프로그램 동작의 루프들을 보여준다.
도 14는 도 2에 도시된 플래시 메모리의 프로그램 동작 시에 비트 라인 프리차지 방법을 보여주는 도표이다.
도 15는 본 발명의 실시 예에 따른 플래시 메모리의 프로그램 방법을 예시적으로 보여주는 다이어그램이다.
도 16은 본 발명의 일 실시예에 따른 플래시 메모리 시스템의 블록도이다.
도 17은 도 1 및 도 16에 도시된 프로그램 전압 관리자의 동작 방법을 설명하기 위한 순서도이다.
도 18 내지 도 23은 본 발명의 실시예들에 따른 플래시 메모리 장치를 포함하는 메모리 시스템의 블록도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다. 이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 플래시 메모리 시스템(1000)은 플래시 메모리 장치(1100) 및 메모리 컨트롤러(1200)를 포함한다. 도 1에 도시된 플래시 메모리 시스템(1000)에는 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체가 모두 포함될 수 있다.
플래시 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 소거, 쓰기 또는 읽기 동작 등을 수행할 수 있다. 이를 위해 플래시 메모리 장치(1100)는 입출력 라인을 통해 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 입력받는다. 또한, 플래시 메모리 장치(1100)는 전원 라인을 통해 전원(PWR)을 입력받고, 제어 라인을 통해 제어 신호(CTRL)를 입력받는다. 제어 신호(CTRL)에는 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(nCE), 쓰기 인에이블(nWE), 읽기 인에이블(nRE) 등이 포함될 수 있다.
플래시 메모리 장치(1100)는 프로그램 전압 관리자(PGM voltage manager, 1165)를 포함할 수 있다. 프로그램 전압 관리자(1165)는 플래시 메모리 장치(1100)에서 프로그램 동작시에 제공되는 전압을 조절할 수 있다.
한편, 프로그램 전압 관리자(1165)는 메모리 컨트롤러(1200) 내에 포함될 수도 있다. 이 경우에, 프로그램 전압 관리자(1165)는 플래시 변환 계층(FTL)에 의해 관리될 수 있다. 도 1에 도시된 플래시 메모리 시스템(1000)은 프로그램 전압 관리자(1165)를 이용하여, 프로그램 동작 시에 발생하는 프로그램 디스터번스(program disturbance) 현상을 줄여서, 플래시 메모리 장치의 신뢰도를 향상시킨다.
도 2는 도 1에 도시된 플래시 메모리 장치를 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 플래시 메모리 장치(1100)는 메모리 셀 어레이(1110), 어드레스 디코더(1120), 페이지 버퍼 회로(1130), 데이터 입출력 회로(1140), 전압 발생기(1150), 그리고 제어 로직(1160)을 포함한다. 제어 로직(1160)은 프로그램 전압 관리자(1165)를 포함한다. 프로그램 전압 관리자(1165)는 앞에서 설명한 바와 같이, 프로그램 동작시에 제공되는 전압을 조절할 수 있다.
계속해서 도 2를 참조하면, 메모리 셀 어레이(1110)는 복수의 메모리 블록(BLK1~BLKz)을 포함한다. 각각의 메모리 블록은 3차원 구조 (또는 수직 구조)를 가질 수 있다. 2차원 구조 (또는 수평 구조)를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수평 방향으로 형성된다.
그러나 3차원 구조를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수직 방향으로 형성된다. 각각의 메모리 블록은 플래시 메모리 장치(1100)의 소거 단위를 이룬다.
어드레스 디코더(1120)는 선택 라인(SSL, GSL) 또는 워드 라인(WLs)을 통해 메모리 셀 어레이(1110)와 연결된다. 어드레스 디코더(1120)는 전압 발생기(1150)로부터 워드 라인 전압(VWL)을 입력받고, 제어 로직(1160)에 의해 제어된다. 어드레스 디코더(1120)는 프로그램 또는 읽기 동작 시에 워드 라인을 선택한다. 선택된 워드 라인으로 프로그램 전압 또는 읽기 전압이 제공된다.
페이지 버퍼 회로(1130)는 비트 라인(BLs)을 통해 메모리 셀 어레이(1110)와 연결된다. 하나의 페이지 버퍼에는 하나의 비트 라인이 연결(all BL 구조)되거나, 두 개 또는 그 이상의 비트 라인이 연결(shield BL 구조)될 수도 있다. 페이지 버퍼 회로(1130)는 선택된 페이지에 프로그램될 데이터나 선택된 페이지로부터 읽은 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(1140)는 내부적으로는 데이터 라인(DL)을 통해 페이지 버퍼 회로(1130)와 연결되고, 외부적으로는 입출력 라인(I/O)을 통해 메모리 컨트롤러(도 1 참조, 1200)와 연결된다. 데이터 입출력 회로(1140)는 프로그램 동작 시 메모리 컨트롤러(1200)로부터 프로그램 데이터(program data)를 입력받고, 읽기 동작 시 읽기 데이터(read data)를 메모리 컨트롤러(1200)로 제공한다.
전압 발생기(1150)는 메모리 컨트롤러(1200)로부터 전원(PWR)을 입력받고, 데이터를 읽거나 쓰는 데 필요한 워드 라인 전압(VWL)을 발생할 수 있다. 워드 라인 전압(VWL)은 어드레스 디코더(1120)로 제공된다. 전압 발생기(1150)는 전원 전압(Vcc)보다 높은 고전압(HV; High Voltage)을 발생할 수 있다. 고전압은 프로그램 전압(Vpgm)이나 패스 전압(Vpass) 등으로 사용될 수 있다.
계속해서 도 2를 참조하면, 전압 발생기(1150)는 Vpgm 발생기(1151), Vpass 발생기(1152), 그리고 Vsl 발생기(1153)를 포함할 수 있다. Vpgm 발생기(1151)는 프로그램 동작 시에 선택 워드 라인에 제공되는 프로그램 전압(Vpgm)을 생성한다. 프로그램 전압(Vpgm)은 프로그램 루프가 진행됨에 따라 증가할 수 있다. Vpass 발생기(1152)는 프로그램 동작 시에 선택 및 비선택 워드 라인에 제공되는 패스 전압(Vpass)을 생성한다. 패스 전압(Vpass)은 일반적으로 프로그램 루프가 진행되어도 일정하게 유지된다. Vsl 발생기(1153)는 스트링 선택 라인(SSL)이나 접지 선택 라인(GSL)으로 제공되는 선택 라인 전압(selection line voltage)을 생성한다.
제어 로직(1160)은 커맨드(CMD), 어드레스(ADDR), 그리고 제어신호(CTRL)를 이용하여, 플래시 메모리 장치(1100)의 프로그램, 읽기, 소거 등의 동작을 제어할 수 있다.
예를 들면, 제어 로직(1160)은 프로그램 동작 시에, 어드레스 디코더(1120)를 제어함으로 선택 워드 라인으로 프로그램 전압(Vpgm)이 제공되도록 하고, 페이지 버퍼 회로(1130) 및 데이터 입출력 회로(1140)를 제어함으로 선택 페이지에 프로그램 데이터가 제공되도록 할 수 있다.
한편, 제어 로직(1160)은 프로그램 전압 관리자(1165)를 포함할 수 있다. 프로그램 전압 관리자(1165)는 프로그램 동작 수행 시에, 스트링 선택 라인과 비트 라인에 제공되는 전압을 결정한다. 한편, 프로그램 전압 관리자(1165)는 제어 로직(1160) 외부에 별도로 위치하도록 구성될 수 있다.
본 발명의 일 실시예에 따르면, 프로그램 전압 관리자(1165)는 프로그램 동작 시에 스트링 선택 라인 및 비선택 비트 라인에는 전원 전압(VDD)을 제공하도록 관리하고, 선택 비트 라인에는 접지 전압(0V)을 제공하도록 관리한다. 그리고, 프로그램 전압 관리자(1165)는 비선택 스트링 선택 라인 전압을 전원 전압(VDD)에서 접지 전압(0V)으로 디스차지 하고, 선택 워드 라인에 프로그램 전압을 제공하도록 관리한다. 또는, 프로그램 전압 관리자(1165)는 비선택 스트링 선택 라인에 전원 전압보다 높은 제 1 전압을 제공할 수 있다. 제 1 전압은 스트링 선택 트랜지스터를 턴온(trun-on)할 수 있는 전압이다.
프로그램 전압 관리자(1165)는 비선택 스트링 선택 라인 전압을 제 1 전압에서 제 2 전압으로 디스차지시키고, 선택 워드라인에 프로그램 전압을 제공한다. 제 2 전압은 접지 전압일 수도 있지만, 스트링 선택 트랜지스터를 턴오프(trun off)시키는 전압이다. 비선택 스트링 선택 라인에 전원 전압 또는 제 1 전압을 제공함으로서, 프로그램 디스터번스 현상이 감소하고, 프로그램 동작 시에 에러 발생 확률을 줄이고, 데이터 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 프로그램 전압 관리자(1165)는 비휘발성 메모리 장치가 열화될 경우, 모든 스트링 선택 라인 및 모든 비트 라인에 전원 전압(VDD)을 제공하고, 비선택 스트링 선택 라인 및 선택 비트 라인은 전원 전압(0V)으로 디스차지시킨다. 이 경우, 비선택 스트링 선택 라인 및 비트 라인을 디스차지 시켜야 하므로, 프로그램 시간이 지연될 수 있고, 전류 소모도가 증가 할 수 있다. 자세한 사항은 도 6 내지 도 11 이하에서 설명하도록 한다.도 3은 도 2에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다. 도 3을 참조하면, 메모리 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성되어 있다. 기판(SUB)에는 n+ 도핑 영역이 형성된다. 기판(SUB) 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착된다.
게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 정보 저장막(information storage layer)이 형성될 수 있다. 정보 저장막은 터널 절연막(tunnel insulation layer), 전하 저장막(charge storage layer), 그리고 블록킹 절연막(blocking insulation layer)로 구성될 수 있다.
게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성된다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결된다. 필라(Pillar)의 내부는 충전 유전 패턴(filing dielectric pattern)으로 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다. 필라의 외부는 수직 활성 패턴(vertical active pattern)으로 채널 반도체로 구성될 수 있다.
계속해서 도 3을 참조하면, 메모리 블록(BLK1)의 게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인(WL1~WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLK1)의 필라(pillar)는 복수의 비트 라인(BL1~BL3)과 연결될 수 있다. 도 3에서는, 하나의 메모리 블록(BLK1)이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인(WL1~WL8), 그리고 3개의 비트 라인(BL1~BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
도 4는 도 3에 도시된 메모리 블록(BLK1)의 등가 회로도이다.
도 4를 참조하면, 비트 라인(BL1~BL3)과 공통 소스 라인(CSL) 사이에는 낸드 스트링(NS11~NS33)이 연결되어 있다. 각각의 낸드 스트링(예를 들면, NS11)은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀(MC1~MC8), 그리고 접지 선택 트랜지스터(GST)를 포함한다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(String Selection Line; SSL1~SSL3)에 연결되어 있다. 복수의 메모리 셀(MC1~MC8)은 각각 대응하는 워드 라인(WL1~WL8)에 연결되어 있다. 그리고 접지 선택 트랜지스터(GST)는 접지 선택 라인(Ground Selection Line; GSL)에 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL; Common Source Line)에 연결되어 있다.
계속해서 도 4를 참조하면, 스트링 선택 라인(SSL1~SSL3)은 분리되어 있다. 동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되어 있다. 제 1 워드 라인(WL1)에 연결되어 있고 낸드 스트링(NS11, NS12, NS13)에 속해 있는 선택된 메모리 셀을 프로그램하는 경우에는, 제 1 워드 라인(WL1)과 제 1 스트링 선택라인(SSL1)과 제 1 비트라인이 선택된다.
도 2 내지 도 4를 참조하면, 프로그램 전압 관리자(1165)는 프로그램 동작 시에 스트링 선택 라인 및 비트라인에 제공되는 전압을 결정할 수 있다. 본 발명의 몇몇 실시예들에 따르면, 프로그램 전압 관리자(1165)는 선택된 비트 라인에 접지 전압을 제공하고, 비선택된 비트 라인에 전원 전압(VDD)을 제공한다.
본 발명의 일 실시예에 따르면, 선택된 스트링 선택 라인 및 비선택된 스트링 선택 라인은 각각 제 1 스트링 선택 트랜지스터 및 제 2 스트링 선택 트랜지스터에 연결되어 있으며, 선택된 스트링 선택 라인 및 비선택된 스트링 선택 라인에는 전원 전압(VDD)을 제공한다. 그리고, 프로그램 전압 관리자(1165)는 비선택된 스트링 선택 라인을 전원 전압(VDD)에서 접지 전압으로 디스차지 시키고, 선택된 워드라인에 프로그램 전압을 제공한다. 비선택된 스트링 선택 라인과 선택된 비트 라인에 연결된 메모리 셀 스트링은 전원 전압(VDD)과 제 1 스트링 선택 트랜지스터의 문턱 전압의 차이만큼 초기 채널 포텐셜을 가질 수 있다.
본 발명의 다른 실시예에 따르면, 프로그램 전압 관리자(1165)는 선택된 스트링 선택 라인 및 비선택된 스트링 선택 라인에는 전원 전압(VDD)보다 높고 스트링 선택 트랜지스터를 턴온(trun-on)할 수 있는 제 1 전압을 제공할수 있다. 그리고, 프로그램 전압 관리자(1165)는 비선택된 스트링 선택 라인을 제 1 전압에서 제 2 전압으로 디스차지 시키고, 선택된 워드라인에 프로그램 전압을 제공한다. 제 2 전압은 비선택 스트링 선택 트랜지스터는 턴오프(trun off)시키는 전압일 수 있다. 비선택된 스트링 선택 라인과 선택된 비트 라인에 연결된 메모리 셀 스트링은 전원 전압(VDD) 또는 제 1 전압과 상기 제 2 스트링 선택 트랜지스터의 문턱 접압(Vth)의 차이 중 작은 값의 초기 채널 값을 가질 수 있다.
한편, 하나의 메모리 셀에는 싱글 비트 데이터 또는 두 비트 이상의 멀티 비트 데이터가 저장될 수 있다. 싱글 비트 데이터가 저장될 수 있는 메모리 셀은 싱글 레벨 셀(SLC; Single Level Cell) 또는 싱글 비트 셀(single bit cell)이라 부르고, 멀티 비트 데이터가 저장될 수 있는 메모리 셀은 멀티 레벨 셀(MLC; Multi Level Cell) 또는 멀티 비트 셀(multi bit cell)이라 부른다. 예를 들면, 2비트 메모리 셀은 하나의 메모리 셀에 하위 비트 데이터와 상위 비트 데이터를 저장할 수 있다. 3비트 메모리 셀은 하나의 메모리 셀에 LSB, CSB, MSB 데이터를 저장할 수 있다.
도 5는 3비트 메모리 셀의 문턱 전압 변화를 예시적으로 보여주는 다이어그램이다. 도 5에서, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀의 수(# of cells)를 나타낸다. 3비트 메모리 셀은 문턱 전압 분포에 따라 8개의 상태(E, P1~P7) 중 하나를 가질 수 있다. 여기에서, E는 메모리 셀의 소거 상태(erase state)를 나타내고, P1 내지 P7은 프로그램 상태(program state)를 나타낸다.
플래시 메모리 장치(도 2 참조, 1100)는 하나의 워드 라인에 연결되어 있는 메모리 셀을 동시에 프로그램한다. 이러한 프로그램 동작을 페이지 프로그램(page program)이라고 한다. 3비트 플래시 메모리 장치의 경우에는 하나의 워드 라인에 대해서 3번의 페이지 프로그램이 수행될 수 있다. 이하에서는 첫 번째 페이지 프로그램을 LSB 페이지 프로그램, 두 번째 페이지 프로그램을 CSB 프로그램, 그리고 세 번째 페이지 프로그램을 MSB 프로그램이라고 정의하기로 한다.
한편, 기판과 수직 방향으로 형성된 셀 스트링 구조를 갖는 플래시 메모리는 프로그램 동작 시에 프로그램 금지 스트링 사이에 프로그램 디스터번스(program disturbance) 현상이 발생할 수 있다. 선택 메모리 셀을 프로그램 하기 위해서는, 선택 SSL에 Vdd가 인가되고 선택 BL에 접지 전압(GND)이 인가된 상태에서, 선택 WL에 Vpgm이 인가된다. 이 경우에 선택 셀 스트링의 채널은 접지 전압(GND) 레벨로 설정된다.
선택 WL, 선택 SSL, 비선택 BL에 연결된 제 1 프로그램 금지 스트링의 채널은 초기 상태에서 Vdd-Vth 만큼 프리차지 되고, 스트링 선택 트랜지스터는 셧 오프(shut-off) 된다. 이후에 제 1 프로그램 금지 스트링은 채널 부스팅된다. 여기에서, Vth는 스트링 선택 트랜지스터의 문턱 전압이다.
한편, 선택 WL, 비선택 SSL, 선택 BL에 연결된 제 2 프로그램 금지 스트링과 선택 WL, 비선택 SSL, 비선택 BL에 연결된 제 3 프로그램 금지 스트링의 채널은 초기 상태에서 접지 전압(GND)으로 세트업(setup)된 후에, 채널 부스팅 동작이 시작된다. 따라서 제 2 및 제 3 프로그램 금지 스트링은 제 1 프로그램 금지 스트링과 서로 다른 초기 상태에서 채널 부스팅을 시작한다.
이와 같이 제 2 및 제 3 프로그램 금지 스트링의 초기 채널 전압 레벨이 제 1 프로그램 금지 스트링의 초기 채널 전압 레벨보다 낮기 때문에, 프로그램 디스터번스 현상이 발생할 수 있고, 패스 전압 윈도우(Vpass window)을 확보하는 데 어려움이 있을 수 있다.
본 발명은 프로그램 금지 스트링 사이에서 초기 전압 레벨 차이로 인한 문제점을 해결하기 위한 여러 가지 방법을 제공한다. 예로서, 본 발명은 모든 프로그램 금지 스트링의 채널을 Vdd-Vth로 프리차지함으로, 프로그램 디스터번스 특성을 개선할 수 있다.
도 6 및 도 7은 본 발명의 실시 예에 따른 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 회로도 및 도표이다. 도 6 및 도 7은 모든 프로그램 금지 스트링의 채널을 Vdd-Vth로 프리차지한 예를 보여준다.
도 6을 참조하면, 우선적으로, 선택 및 비선택 스트링 선택 라인들에 전원 전압(Vdd)이 제공되고, 선택 및 비선택 비트라인들에 프리차지 전압(예를 들어, 전원 전압(Vdd))이 제공된다. 스트링 선택 트랜지스터는 셧 오프되고, 모든 프로그램 금지 스트링의 채널들은 Vdd-Vth로 프리차지 된다. 이후, 채널 부스팅을 수행하기 위하여 비선택 스트링 선택 라인을 Vdd에서 접지 전압(GND)으로 낮추어, 스트링 선택 트랜지스터를 턴 오프하여 초기 프리차지 레벨이 Vdd-Vth을 유지하도록 한다.
그 다음에, 선택 SSL을 Vdd로 유지하고 선택 BL을 Vdd에서 접지 전압(GND)으로 낮춘다. 이러한 동작을 통해, 프로그램 스트링(program string)의 채널은 Vdd-Vth에서 접지 전압(GND)으로 된다. 이후에 선택 워드 라인에 프로그램 전압(Vpgm)을 인가하면, 선택 메모리 셀은 프로그램되고, 비선택 메모리 셀은 프로그램 금지된다.
본 발명의 실시 예에 따른 플래시 메모리 장치는, 제 1 내지 제 3 프로그램 금지 스트링의 초기 채널 전압 레벨을 모두 Vdd-Vth로 설정함으로, 프로그램 금지 스트링 사이의 초기 채널 전압 레벨 차이로 인한 프로그램 디스턴버스 현상을 막을 수 있다.
도 8은 도 6에 도시된 플래시 메모리의 프로그램 동작을 예시적으로 보여주는 타이밍도이다. 도 8을 참조하면, 프로그램 동작은 초기 프리차지 구간, 비트 라인 세트업 구간, 그리고 프로그램 실행 구간으로 구분된다.
초기 프리차지 구간의 제 1 구간(t0~t1)에서, 선택 비트 라인, 비선택 비트 라인, 선택 스트링 선택 라인 및 비선택 스트링 선택 라인으로 전원 전압(Vdd)이 제공된다. 그리고 접지 선택 라인(GSL)에는 접지 전압(GND)이 제공되고, 공통 소스 라인(CSL)에는 전원 전압(Vdd)이 제공될 수 있다. 이로써, 모든 스트링들은 Vdd-Vth로 프리차지된다. 이때, 선택 스트링 선택 라인에 연결된 스트링들은 비트 라인들로부터 셧 오프 된다.
초기 프리차지 구간의 제 2 구간(t1~t2)에서, 선택 스트링 선택 라인은 전원 전압(Vdd)을 유지하고, 비선택 스트링 선택 라인은 접지 전압(GND)으로 된다. 이를 통해, 프로그램 금지 스트링은 비트 라인으로부터 전기적으로 차단된다.
비트 라인 세트업 구간(t2~t3)에서, 선택 비트 라인으로 접지 전압(GND)이 제공되고, 비선택 비트 라인은 전원 전압(Vdd)을 유지한다. 프로그램 실행 구간(t3~t4)에서, 모든 워드 라인으로 패스 전압(Vpass)이 제공됨으로써, 전기적으로 차단된 프로그램 금지 스트링들은 채널 부스팅된다. 이후, 선택 워드 라인에 프로그램 전압이 제공되고, 선택 워드라인은 프로그램 동작을 실행한다.
도 6 내지 도 8에 도시된 프로그램 방법은, 초기 프리차지 구간에서 모든 스트링의 채널을 Vdd-Vth로 프리차지한다. 이에, 본 발명의 프로그램 방법은, 프로그램 금지 스트링들의 초기 채널 전압들을 동일하게 함으로, 프로그램 디스터번스 현상을 줄일 수 있다.
도 9 및 도 10은 본 발명의 다른 실시 예에 따른 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 회로도 및 도표이다. 도 9에 도시된 프로그램 방법은, 도 6에 도시된 프로그램 방법과 달리, 그리고 일반적인 프로그램 방법과 동일하게, 비선택 비트 라인에 전원 전압(Vdd)을 인가하고 선택 비트 라인에 접지 전압(GND)을 인가한다.
도 9를 참조하면, 선택 및 비선택 스트링 선택 라인에 전원 전압(Vdd)이 제공되고, 선택 비트 라인에는 접지 전압(GND)이 인가되고, 비선택 비트 라인에는 전원 전압(Vdd)이 인가된다. 이때 도 10에 도시된 바와 같이, 선택 비트 라인에 연결된 스트링의 채널 전압은 접지 전압(GND) 또는 0V이고, 비선택 비트 라인에 연결된 스트링의 채널 전압은 Vdd-Vth일 수 있다.
도 9를 참조하면, 설명의 편의상 선택 및 비선택 스트링 선택 라인에 제공되는 전압을 전원 전압(Vdd)로 도시하였으나, 선택 및 비선택 스트링 선택 라인은 전원 전압(Vdd)보다 높은 제 1 전압을 제공받을 수 있다. 다시 말해서, 제 1 전압은 전원 전압(Vdd)보다 높으며, 스트링 선택 트랜지스터를 턴 온(trun on)시키기에 충분한 전압일 수 있다.
프로그램 동작 시에 채널 부스팅 동작을 수행하기 위하여, 비선택 스트링 선택 라인을 제 2 전압(예를 들면, 접지 전압(GND))으로 디스차지 한다. 여기에서, 제 2 전압은 스트링 선택 트랜지스터를 턴 오프(turn off) 시키는 전압일 수 있다. 디스차지 후에, 앞서 설명한 바와 같이, 비선택 워드 라인에 패스 전압(Vpass)이 인가되고, 선택 워드 라인(WLn)에는 프로그램 전압(Vpgm)이 인가된다.
도 11는 도 9에 도시된 플래시 메모리의 프로그램 동작을 보여주는 타이밍도이다.
제 1 구간(t0~t1)에서, 선택 비트 라인(sel. BL)에는 접지 전압(GND)이 제공되고, 비선택 비트 라인(unsel. BL)에는 전원 전압(Vdd)이 제공된다. 선택 스트링 선택 라인 및 비선택 스트링 선택 라인에는 전원 전압(Vdd)이 제공된다. 이때, 선택 비트 라인에 연결된 스트링의 채널은 접지 전압 또는 0V의 초기 채널 전압을 갖고, 비선택 비트 라인에 연결된 스트링의 채널은 Vdd-Vth의 초기 채널 전압을 갖는다.
제 2 구간(t1~t2)에서, 선택 스트링 선택 라인은 전원 전압(Vdd)을 유지하고, 비선택 스트링 선택 라인은 전원 전압(Vdd)에서 접지 전압(GND)으로 낮아진다. 이때 비선택 SSL에 연결된 스트링 선택 트랜지스터는 모두 턴 오프 된다.
제 3 구간(t2~t3)에서, 모든 워드 라인으로 패스 전압(Vpass)이 인가되고, 전기적으로 차단된 프로그램 금지 스트링은 채널 부스팅 된다. 이후, 선택 워드 라인에 프로그램 전압(Vpgm)이 인가된다.
플래시 메모리의 경우, 프로그램 디스터번스(program disturbance)는 프로그램 전압이 낮은 경우보다 높은 경우에 더 심하게 발생한다. 플래시 메모리는 프로그램 루프를 진행하면서 프로그램 전압(Vpgm)을 증가한다. 플래시 메모리는 아직 프로그램이 완료되지 않은 메모리 셀을 프로그램 하기 위해서, 프로그램 루프가 진행됨에 따라 프로그램 전압을 증가한다. 이를 ISPP(Incremental Step Pulse Program)라고 한다.
도 9에 도시된 프로그램 방법은 비선택 SSL과 선택 BL에 연결된 제 2 프로그램 금지 스트링과, 비선택 SSL과 비선택 BL에 연결된 제 3 프로그램 금지 스트링 사이의 초기 채널 전압의 차이를 프로그램 루프 특성을 이용해 해결할 수 있다.
비선택 SSL에 연결된 제 3 프로그램 금지 스트링은 프로그램 루프가 진행되더라도 초기 채널 전압 Vdd-Vth를 유지한다. 반면에, 비선택 SSL에 연결된 제 2 프로그램 금지 스트링의 채널 전압은 프로그램 루프 초반에는 0V이고 프로그램 루프가 진행되는 도중에 Vdd-Vth로 변경된다. 왜냐하면, 제 2 프로그램 금지 스트링에 연결된 선택 메모리 셀이 프로그램 완료되면, 프로그램 금지(program inhibit)을 위해 선택 비트 라인에 전원 전압(Vdd)이 제공되기 때문이다. 도 9에 도시된 프로그램 방법은 플래시 메모리의 성능 저하 없이, 프로그램 디스터번스 특성을 개선할 수 있다.
도 12는 프로그램 루프의 진행에 따른 비트 라인의 전압 레벨 변화를 보여주는 그래프이다.
도 12를 참조하면, 예로서, 프로그램 루프(program loop)는 제 1 내지 제 3 단계(1st stage~3rd stage)로 구분된다. 그리고 메모리 셀은 소거 상태(E)와 제 1 내지 제 3 프로그램 상태(P1~P3)를 갖는다고 가정한다. 도 12의 예에서는 각각의 상태를 2개씩 갖는 것으로 가정하여, 8개의 비트 라인의 전압 레벨을 보여주고 있다. 얇은 비트 라인은 접지 전압(GND)을 갖고, 굵은 비트 라인은 전원 전압(Vdd)을 갖는다.
프로그램 루프 초반(제 1 단계)에서는, 소거 상태(E)를 유지하는 메모리 셀에 연결된 비트 라인에만 전원 전압(Vdd)이 인가된다. 즉, 소거 상태(E)에 대응하는 2개의 비트 라인에만 전원 전압(Vdd)이 인가된다.
프로그램 루프 중반(제 2 단계)에서는, 프로그램 루프가 진행됨에 따라 프로그램이 완료된 메모리 셀에 연결된 비트 라인에도 전원 전압(Vdd)이 인가된다. 즉, 프로그램 전압을 제공하고 검증 동작을 수행한 결과 pass이면, 프로그램 금지(inhibit)를 위해 해당 비트 라인으로 전원 전압(Vdd)이 제공된다. 도 12에서는, 소거 상태(E)를 갖는 2개의 메모리 셀 이외에, 제 1 프로그램 상태(P1)를 갖는 2개의 메모리 셀과 제 2 프로그램 상태(P2)를 갖는 1개의 메모리 셀이 프로그램 완료된 것을 보여준다.
프로그램 루프 후반(제 3 단계)에서는, 대부분의 메모리 셀이 프로그램 완료되기 때문에 대부분의 비트 라인에 전원 전압(Vdd)이 제공된다. 도 12의 예에서는, 제 3 프로그램 상태(P3)로 프로그램될 메모리 셀을 제외하고 모두 프로그램이 완료된 것을 보여준다.
프로그램 루프가 진행될수록 프로그램 전압이 증가하기 때문에, 프로그램 디스터번스 현상이 심하게 발생할 수 있다. 그러나 프로그램 루프가 진행될수록, 비트 라인의 전압이 접지 전압(GND)에서 전원 전압(Vdd)으로 바뀌게 된다. 이때, 비선택 SSL에 연결된 프로그램 금지 스트링의 채널 전압은 Vdd-Vth로 된다. 본 발명은 프로그램 디스터번스 현상이 심해지는 프로그램 루프 후반에 대부분의 비트 라인의 전압 레벨이 전원 전압(Vdd)으로 되는 현상을 이용하여, 플래시 메모리의 성능 저하 없이 프로그램 디스터번스 현상을 개선할 수 있다.
한편, 일부 비트 라인은 마지막 프로그램 루프까지 접지 전압(GND)을 유지할 수 있는데, 이러한 경우는 극히 드물고 ECC 등을 통해 에러를 정정할 수 있기 때문에 크게 문제 되지 않는다.
도 13은 프로그램 루프의 진행에 따른 비트 라인의 전압 레벨 변화를 제어하는 다른 예를 보여주는 그래프이다. 즉, 본 발명은 프로그램 루프 초반에는 도 9에서 설명한 방법을 따르고, 루프 후반에는 도 6에 설명한 방법을 따를 수 있다.
예를 들면, 도 12의 제 1 및 제 2 단계의 프로그램 동작에서는 도 9에서 제시한 프로그램 동작 전압 인가 방법을 적용할 수 있다. 즉, 선택 비트 라인에는 접지 전압(GND)을 제공하고, 비선택 비트 라인에는 전원 전압(VDD)을 제공한다. 그리고, 선택 및 비선택 스트링 선택 라인은 전원 전압(VDD) 또는 제 1 전압이 제공된다. 그리고 비선택 스트링 선택 라인은 프로그램 펄스 제공 전에 그라운드(GND) 또는 제 2 전압이 제공된다.
이때 비선택 스트링 선택 라인에 연결된 메모리 스트링 채널은 부스팅 동작이 수행된다. 제 3 단계 프로그램 동작에서는 도 6에서 제시한, 프로그램 동작 전압 인가 방법을 적용할 수 있다. 선택 및 비선택 비트 라인에 전원 전압(Vdd)를 인가하고 선택 비트 라인을 디스차지하여, 접지 전압(GND)으로 설정을 한다. 따라서, 선택 비트 라인 및 선택 스트링 선택 라인에 연결된 스트링은 프로그램 동작을 수행한다.
도 13을 참조하면, 플래시 메모리(1100)는 프로그램 동작 시에 제 1 내지 제 n+2 프로그램 루프(L1~Ln+2)를 수행한다고 가정한다. 도 13의 예에서는 프로그램 루프를 제 1 내지 제 n 프로그램 루프로 구성되는 제 1 단계와, 제 n+1 내지 제 n+2 프로그램 루프로 구성되는 제 2 단계로 나눈다. 제 1 단계(L1~Ln)에서, 대부분의 프로그램 상태에 대응하는 메모리 셀들의 프로그램 동작이 완료된다. 제 2 단계(Ln+1, Ln+2)에서는 일부 상위 프로그램 상태를 가진 메모리 셀들만 프로그램 된다.
본 발명의 실시 예에 따른 플래시 메모리(1100)는, 제 1 단계(L1~Ln)에서는 도 9에서 도시한 프로그램 전압 조건을 적용하고, 제 2 단계인 (N+1)루프부터는 도 6에서 도시한 프로그램 전압 조건을 적용할 수 있다.
제 1 단계(L1~Ln)에서, 각각의 프로그램 루프는 선택 비트 라인(sel. BL)에는 접지 전압(GND)이 제공되고, 비선택 비트 라인(unsel. BL)에는 전원 전압(Vdd)이 제공된다. 선택 스트링 선택 라인 및 비선택 스트링 선택 라인에는 전원 전압(Vdd)이 제공된다. 그 다음에, 선택 스트링 선택 라인은 전원 전압(Vdd)을 유지하고, 비선택 스트링 선택 라인은 전원 전압(Vdd)에서 접지 전압(GND)으로 낮아진다. 이때 비선택 SSL에 연결된 스트링 선택 트랜지스터는 모두 턴 오프 된다. 그 다음에, 선택 워드 라인으로 프로그램 전압(Vpgm)이 인가된다. 제 1 단계에서는 플래시 메모리의 성능 저하 없이, 프로그램 디스터번스 특성을 개선할 수 있다.
제 2 단계(Ln+1, Ln+2)에서는, 초기 프리차지 구간에서 모든 스트링의 채널을 Vdd-Vth로 프리차지한다. 이에, 본 발명의 프로그램 방법은, 프로그램 금지 스트링들의 초기 채널 전압들을 동일하게 함으로, 프로그램 디스터번스 현상을 줄일 수 있다.
도 14는 도 2에 도시된 플래시 메모리의 프로그램 동작 시에 비트 라인 프리차지 방법을 보여주는 도표이다. 도 14를 참조하면, 플래시 메모리(도 2 참조, 1100)는 앞에서 설명한 바와 같이 프로그램 동작 시에 세가지 방법으로 비트 라인을 프리차지 할 수 있다.
제 1 BL 프리차지 방법은 선택 BL과 비선택 BL에 각각 0V와 전원 전압(Vdd)를 인가하고, 선택 SSL과 비선택 SSL에 각각 전원 전압(Vdd)과 0V를 인가한다.
제 2 BL 프리차지 방법은 도 9 내지 도 11에서 설명한 바와 같이, 선택 BL과 비선택 BL에 각각 0V와 전원 전압(Vdd)을 인가하고, 선택 SSL과 비선택 SSL에 전원 전압(Vdd)을 인가한 다음에, 비선택 SSL을 0V로 디스차지 한다.
제 3 BL 프리차지 방법은 도 6 내지 도 8에서 설명한 바와 같이, 선택/비선택 BL과 선택/비선택 SSL에 전원 전압(Vdd)을 인가함으로 모든 셀 스트링의 채널을 Vdd-Vth로 프리차지 한 다음에, 비선택 SSL과 선택 BL을 0V로 디스차지 한다.
도 15는 본 발명의 실시 예에 따른 플래시 메모리의 프로그램 방법을 예시적으로 보여주는 다이어그램이다. 도 15에서는 프로그램 루프가 15회인 것으로 도시되어 있지만, 이것에 한정되는 것은 아니다. 본 발명의 실시 예에 따른 플래시 메모리(1100)는 프로그램 루프를 진행하는 동안에, 각각의 프로그램 루프에서 여러 BL 프리차지 방법 중에서 적어도 하나를 사용할 수 있다.
예를 들면, 도 15의 (A) 방법과 같이, 제 1 내지 제 10 프로그램 루프 동안에는 제 1 BL 프리차지 방법을 사용하고, 제 11 내지 제 15 프로그램 루프 동안에는 제 3 BL 프리차지 방법을 사용할 수 있다. 마찬가지로, (B) 방법과 같이, 제 1 내지 제 10 프로그램 루프 동안에는 제 2 BL 프리차지 방법을 사용하고, 제 11 내지 제 15 프로그램 루프 동안에는 제 3 BL 프리차지 방법을 사용할 수 있다. (B) 방법은 도 13에서 설명한 바와 같다. (C) 방법과 같이, 제 1 내지 제 10 프로그램 루프 동안에는 제 1 BL 프리차지 방법을 사용하고, 제 11 내지 제 15 프로그램 루프 동안에는 제 2 BL 프리차지 방법을 사용할 수 있다. 또한, (D) 방법과 같이, 제 1 내지 제 10 프로그램 루프 동안에는 제 3 BL 프리차지 방법을 사용하고, 제 11 내지 제 15 프로그램 루프 동안에는 제 2 BL 프리차지 방법을 사용할 수 있다.
한편, 본 발명의 실시 예에 따른 플래시 메모리(1100)는 (E) 및 (F) 방법과 같이, 세 가지 방법을 모두 사용하여 프로그램 동작을 수행할 수 있다. 도 15의 (E)를 참조하면, 제 1 내지 제 5 프로그램 루프 동안에는 제 1 BL 프리차지 방법을 사용하고, 제 6 내지 제 10 프로그램 루프 동안에는 제 2 BL 프리차지 방법을 사용하며, 제 11 내지 제 15 프로그램 루프 동안에는 제 3 BL 프리차지 방법을 사용할 수 있다. (F)를 참조하면, 제 1 내지 제 5 프로그램 루프 동안에는 제 1 BL 프리차지 방법을 사용하고, 제 6 내지 제 10 프로그램 루프 동안에는 제 3 BL 프리차지 방법을 사용하며, 제 11 내지 제 15 프로그램 루프 동안에는 제 3 BL 프리차지 방법을 사용할 수 있다. 여기에서, 프로그램 루프 수와 BL 프리차지 방법의 수는 예시적인 것에 불과하며 다양하게 변경될 수 있다.
다시 도 2를 참조하면, 본 발명의 실시 예에 따른 플래시 메모리(1100)의 프로그램 동작은 프로그램 전압 관리자(1165)를 통해 구현될 수 있다. 프로그램 전압 관리자(1165)는 프로그램 동작 시에 스트링 선택 라인(SSL), 비트 라인(BL), 워드 라인(WL)으로 제공되는 전압을 관리할 수 있다.
한편, 프로그램 전압 관리자(1165)는 프로그램 리커버리 동작 수행 후에, 채널 전압을 마이너스(negative)로 감소할 수 있다. 따라서, 비선택 스트링 선택 라인에 전원 전압(Vdd)이 제공 됨으로서, 플래시 메모리(1100)는 초기 채널 전압 레벨을 네거티브(negative)전압이 아닌 전원 전압 레벨(Vdd-Vth) 또는 제 1 전압과 스티링 선택 트랜지스터의 문턱전압의 차이로 설정할 수 있다. 프로그램 전압 관리자(1165)는 스트링 선택 라인 및 비트 라인에 제공되는 전압을 설정하여, 부스팅 동작의 효율성을 증가 시킬 수 있다. 따라서, 프로그램 전압 관리자(1165)는 프로그램 동작 시에 에러 발생 확률을 줄이고, 데이터 신뢰성을 향상시킬 수 있다.
도 16은 본 발명의 일 실시예에 따른 플래시 메모리 시스템의 블록도이다. 도 16을 참조하면, 플래시 메모리 시스템(2000)은 저장 장치(2100) 및 호스트(2200)를 포함한다. 저장 장치(2100)는 플래시 메모리(2110) 및 메모리 컨트롤러(2120)를 포함한다.
저장 장치(2100)는 메모리 카드(예를 들면, SD, MMC 등)나 착탈 가능한 이동식 저장 장치(예를 들면, USB 메모리 등)와 같은 저장 매체를 포함한다. 저장 장치(2100)는 호스트(2200)와 연결되어 사용될 수 있다. 저장 장치(2100)는 호스트 인터페이스를 통해 호스트와 데이터를 주고 받는다. 저장 장치(2100)는 호스트(2200)로부터 전원을 공급받아서 내부 동작을 수행할 수 있다.
도 16을 참조하면, 프로그램 전압 관리자(2121)는 메모리 컨트롤러(2120) 내에 포함될 수 있다. 프로그램 전압 관리자(2121)는 플래시 메모리(2110)의 프로그램 동작 시에 프로그램 루프에 따라, 스트링 선택 라인 및 비트 라인에 제공되는 전압을 조절할 수 있다.
한편, 프로그램 전압 관리자(2121)는 앞에서 설명한 프로그램 전압 인가 방법을 선택할 수 있다. 프로그램 전압 관리자(2121)는 스트링 선택 라인 및 비선택 비트 라인에는 전원 전압(Vdd)을 제공하는 것으로 결정하고, 선택 비트라인에는 접지 전압(0V)을 제공하는 것으로 결정할 수 있다. 그리고, 프로그램 전압 관리자(2121)는 비선택 스트링 선택 라인 전압을 전원 전압(Vdd) 또는 제 1 전압에서 제 2 전압으로 디스차지 하고, 선택 워드 라인에 프로그램 전압을 제공할 수 있다. 제 2 전압은 접지 전압(0V) 또는 스트링 선택 트랜지스터를 턴 오프(trun off) 하는 전압이다.
비선택 스트링 선택 라인에 전원 전압 또는 제 1 전압을 제공함으로, 프로그램 디스터번스 현상이 감소하고, 프로그램 동작 시에 에러 발생 확률을 줄이고, 데이터 신뢰성을 향상시킬 수 있다.
도 17은 도 1 및 도 16에 도시된 프로그램 전압 관리자의 동작 방법을 설명하기 위한 순서도이다. 이하에서는 도 1에 도시된 프로그램 전압 관리자(1165)의 동작 방법이 상세하게 설명될 것이다. 도 1의 프로그램 전압 관리자(1165)의 동작 방법은 도 16의 프로그램 전압 관리자(2121)의 동작에도 적용될 수 있다. 프로그램 전압 관리자(1165)는 프로그램 동작 시에 비트 라인 및 스트링 선택 라인에 제공되는 전압을 결정한다.
S110 단계에서, 프로그램 전압 관리자(1165)는 선택 비트 라인에 접지 전압(0V)을 제공하고, 비선택 비트 라인에 전원 전압(Vdd)을 제공 한다.
S120 단계에서, 프로그램 전압 관리자(1165)는 선택 및 비선택 스트링 선택 라인에 제 1 전압을 제공한다. 여기에서, 제 1 전압은 전원 전압(Vdd)보다 높은 전압 레벨을 가질 수 있다.
S130 단계에서, 프로그램 전압 관리자(1165)는 선택 워드 라인에 프로그램 전압을 제공하기 전에, 비선택 스트링 선택 라인 전압을 제 1 전압에서 제 2 전압으로 디스차지 한다. 여기에서, 제 2 전압은 접지 전압 또는 스트링 선택 트랜지스터를 턴 오프(turn off)하기 위한 전압일 수 있다.
S140 단계에서, 프로그램 전압 관리자(1165)는 선택 워드 라인에 프로그램 전압을 제공함으로 프로그램 동작을 실행할 수 있다.
도 18은 본 발명의 실시 예에 따른 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하는 전자 장치를 보여주는 블록도이다.
도 18을 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 태블릿(tablet) PC와 같은 전자 장치(10000)는 플래시 메모리 장치로 구현될 수 있는 비휘발성 메모리 장치(16000)와, 비휘발성 메모리 장치(16000)의 동작을 제어할 수 있는 메모리 컨트롤러(15000)를 포함할 수 있다.
비휘발성 메모리 장치(16000)는 도 1에서 도시한 플래시 메모리 (1100)를 의미할 수 있다. 비휘발성 메모리 장치(16000)는 랜덤 데이터를 저장할 수 있다. 메모리 컨트롤러(15000)는 전자 장치의 전반적인 동작을 제어하는 프로세서(11000)에 의하여 제어된다. 비휘발성 메모리 장치(16000)에 저장된 데이터는 프로세서(11000)의 제어에 따라 동작하는 메모리 컨트롤러(15000)의 제어에 따라 디스플레이(13000)를 통하여 디스플레이될 수 있다.
무선 송수신기(12000)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(12000)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(11000)가 처리할 수 있는 신호로 변환할 수 있다. 따라서 프로세서(11000)는 무선 송수신기(12000)로부터 출력된 신호를 처리하고, 처리된 신호를 메모리 컨트롤러(15000)를 통하여 비휘발성 메모리 장치(16000)에 저장하거나 또는 디스플레이(13000)를 통하여 디스플레이할 수 있다. 무선 송수신기(12000)는 프로세서(11000)로부터 출력된 신호를 무선 신호로 변환하고, 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.
입력 장치(14000)는 프로세서(11000)의 동작을 제어하기 위한 제어 신호 또는 프로세서(11000)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(11000)는 비휘발성 메모리 장치(16000)로부터 출력된 데이터, 무선 송수신기(12000)로부터 출력된 무선 신호, 또는 입력 장치(14000)로부터 출력된 데이터가 디스플레이(13000)를 통하여 디스플레이될 수 있도록 디스플레이(13000)를 제어할 수 있다.
도 19는 본 발명의 다른 실시 예에 따른 메모리 컨트롤러 및 플래시 메모리 장치를 포함하는 전자 장치의 블록도이다.
도 19를 참조하면, PC(personal computer), 태블릿 컴퓨터(tablet computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 전자 장치(20000)는 플래시 메모리 장치와 같은 비휘발성 메모리 장치(25000)와, 비휘발성 메모리 장치(25000)의 동작을 제어할 수 있는 메모리 컨트롤러(24000)를 포함한다.
전자 장치(20000)는 전자 장치(20000)의 전반적인 동작을 제어하기 위한 프로세서(21000)를 포함할 수 있다. 메모리 컨트롤러(24000)는 프로세서(21000)에 의하여 제어된다. 프로세서(21000)는 입력 장치(22000)에 의하여 발생한 입력 신호에 따라 비휘발성 메모리 장치에 저장된 데이터를 디스플레이를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(22000)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
도 20은 본 발명의 또 다른 실시 예에 따른 비휘발성 메모리 장치(34000)를 포함하는 전자 장치(30000)의 블록도를 나타낸다. 도 20을 참조하면, 전자 장치(30000)는 카드 인터페이스(31000), 메모리 컨트롤러(32000), 및 비휘발성 메모리 장치(34000), 예컨대 플래시 메모리 장치를 포함한다. 전자 장치(30000)는 카드 인터페이스(31000)를 통하여 호스트(HOST)와 데이터를 주거나 받을 수 있다.
실시 예에 따라, 카드 인터페이스(31000)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 카드 인터페이스(31000)는 전자 장치(30000)와 통신할 수 있는 호스트(HOST)의 통신 프로토콜에 따라 호스트(HOST)와 메모리 컨트롤러(32000) 사이에서 데이터 교환을 인터페이스할 수 있다.
메모리 컨트롤러(32000)는 전자 장치(30000)의 전반적인 동작을 제어하며, 카드 인터페이스(31000)와 비휘발성 메모리 장치(34000) 사이에서 데이터의 교환을 제어할 수 있다. 또한 메모리 컨트롤러(32000)의 버퍼 메모리(325)는 카드 인터페이스(31000)와 비휘발성 메모리 장치(34000) 사이에서 주고받는 데이터를 버퍼링할 수 있다.
메모리 컨트롤러(32000)는 데이터 버스(DATA) 및 어드레스 버스(ADDRESS)를 통하여 카드 인터페이스(31000)와 비휘발성 메모리 장치(34000)와 접속된다. 실시 예에 따라 메모리 컨트롤러(32000)는 카드 인터페이스(31000)로부터 리드 또는 라이트하고자 하는 데이터의 어드레스를 어드레스 버스(ADDRESS)를 통하여 수신하고 이를 비휘발성 메모리 장치(34000)로 전송한다.
또한, 메모리 컨트롤러(32000)는 카드 인터페이스(31000) 또는 비휘발성 메모리 장치(34000) 각각에 접속된 데이터 버스(DATA)를 통하여 리드 또는 라이트하고자 하는 데이터를 수신하거나 전송한다. 비휘발성 메모리 장치(16000)는 도 1에서 도시한 플래시 메모리 장치를 의미할 수 있다. 비휘발성 메모리 장치(16000)는 랜덤 데이터를 저장할 수 있다.
도 20의 전자 장치(30000)가 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(HOST)에 접속될 때, 호스트(HOST)는 카드 인터페이스(31000)와 메모리 컨트롤러(32000)를 통하여 비휘발성 메모리 장치(34000)에 저장된 데이터를 주거나 받을 수 있다.
도 21은 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 21을 참조하면, 전자 장치(40000)는 플래시 메모리 장치와 같은 비휘발성 메모리 장치(45000), 비휘발성 메모리 장치(45000)의 데이터 처리 동작을 제어하기 위한 메모리 컨트롤러(44000), 및 전자 장치(40000)의 전반적인 동작을 제어할 수 있는 이미지 센서(41000)를 포함한다.
비휘발성 메모리 장치(16000)는 도 1 및 도 2에서 도시한 플래시 메모리 장치를 의미할 수 있다. 전자 장치(40000)의 이미지 센서(42000)는 광학 신호를 디지털 신호로 변환하고, 변환된 디지털 신호는 이미지 센서(41000)의 제어하에 비휘발성 메모리 장치(45000)에 저장되거나 또는 디스플레이(43000)를 통하여 디스플레이된다. 또한, 비휘발성 메모리 장치(45000)에 저장된 디지털 신호는 이미지 센서(41000)의 제어하에 디스플레이(43000)를 통하여 디스플레이된다.
도 22는 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러(61000) 및 비휘발성 메모리 장치(62000A, 62000B, 62000C)를 포함하는 전자 장치(60000)의 블록도를 나타낸다. 도 22를 참조하면, 전자 장치(60000)는 SSD(solid state drive)와 같은 데이터 저장 장치로 구현될 수 있다.
전자 장치(60000)는 다수개의 비휘발성 메모리 장치들(62000A, 62000B, 62000C)과, 다수개의 비휘발성 메모리 장치들(62000A, 62000B, 62000C) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(61000)를 포함할 수 있다.
전자 장치(60000)는 메모리 시스템 또는 메모리 모듈로 구현될 수 있다.
비휘발성 메모리 장치(16000)는 도 1 및 도 22에서 도시한 비휘발성 메모리 장치를 의미할 수 있다. 비휘발성 메모리 장치(16000)는 랜덤 데이터를 저장 할 수 있다. 실시 예에 따라 메모리 컨트롤러(61000)는 전자 장치(60000)의 내부 또는 외부에 구현될 수 있다.
도 23은 도 22에 도시된 전자 장치를 포함하는 데이터 처리 시스템의 블록도를 나타낸다. 도 22와 도 23을 참조하면, RAID(redundant array of independent disks) 시스템으로 구현될 수 있는 데이터 저장 장치(70000)는 RAID 컨트롤러(71000)와, 다수개의 메모리 시스템들(72000A, 72000B ~72000N; N는 자연수)을 포함할 수 있다.
다수개의 메모리 시스템들(72000A, 72000B ~72000N)은 RAID 어레이를 구성할 수 있다. 데이터 저장 장치(70000)는 PC(personal computer) 또는 SSD로 구현될 수 있다.
프로그램 동작 동안, RAID 컨트롤러(71000)는 호스트로부터 출력된 프로그램 데이터를 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라 다수개의 메모리 시스템들(72000A, 72000B ~72000N) 중에서 어느 하나의 메모리 시스템으로 출력할 수 있다.
또한, 리드 동작 동안, RAID 컨트롤러(71000)는 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라서 다수개의 메모리 시스템 중(72000A, 72000B ~72000N)에서 어느 하나의 메모리 시스템으로부터 리드된 데이터를 호스트로 전송할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
1000: 플래시 메모리 시스템 1100: 플래시 메모리 장치
1110: 메모리 셀 어레이 1120: 어드레스 디코더
1130: 페이지 버퍼 회로 1140: 데이터 입출력 회로
1150: 전압 발생기 1151: 프로그램 전압 발생기
1152: 패스 전압 발생기 1153: 선택 라인 전압 발생기
1160: 제어 로직 1165: 프로그램 전압 관리자

Claims (20)

  1. 기판과 수직 방향으로 적층되는 메모리 셀들을 포함하는 비휘발성 메모리 장치에 있어서:
    선택된 비트 라인 및 선택된 스트링 선택 라인에 연결되는 제 1 메모리 셀 스트링;
    상기 선택된 비트 라인 및 비선택된 스트링 선택 라인에 연결되는 제 2 메모리 셀 스트링; 및
    비선택된 비트 라인에 연결되는 제 3 메모리 셀 스트링을 포함하되,
    프로그램 동작의 비트 라인 세트업의 제 1 구간 동안, 턴 온 전압이 상기 비선택된 스트링 선택 라인, 상기 선택된 스트링 선택 라인, 및 상기 비선택된 비트 라인에 인가되고, 턴 오프 전압이 상기 선택된 비트 라인에 인가되고, 그리고
    상기 비트 라인 세트업의 상기 제 1 구간 이후의 제 2 구간 동안, 상기 턴 오프 전압이 상기 선택된 비트 라인에 인가되고, 상기 비선택된 스트링 선택 라인에서의 상기 턴 온 전압은 상기 턴 오프 전압으로 변경되는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    선택된 메모리 셀들에 전기적으로 연결되는 워드 라인을 더 포함하되,
    프로그램 전압이 상기 워드 라인에 인가되기 전에, 상기 비선택된 스트링 선택 라인의 상기 턴 온 전압은 상기 턴 오프 전압으로 디스차지되는 비휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 프로그램 전압이 상기 워드 라인에 인가되기 전에, 상기 비트 라인 세트업의 상기 제 2 구간 동안, 상기 선택된 비트 라인의 상기 턴 오프 전압이 유지되는 비휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 비트 라인 세트업의 상기 제 1 구간 및 상기 제 2 구간 동안, 프로그램 금지 전압이 상기 비선택된 비트 라인에 인가되는 비휘발성 메모리 장치.
  5. 비휘발성 메모리 장치의 프로그램 방법에 있어서,
    상기 비휘발성 메모리 장치는:
    선택된 비트 라인 및 선택된 스트링 선택 라인에 연결되는 제 1 메모리 셀 스트링;
    상기 선택된 비트 라인 및 비선택된 스트링 선택 라인에 연결되는 제 2 메모리 셀 스트링; 및
    비선택된 비트 라인에 연결되는 제 3 메모리 셀 스트링을 포함하고,
    상기 비휘발성 메모리 장치의 상기 프로그램 방법은:
    복수의 프로그램 루프들 중에서 적어도 하나의 프로그램 루프에서 프로그램 동작의 초기 프리차지를 수행한 후 제 1 비트 라인 세트업을 수행하는 단계; 및
    상기 복수의 프로그램 루프들 중에서 적어도 하나의 다른 프로그램 루프에서 프로그램 동작의 제 2 비트 라인 세트업을 수행하는 단계를 포함하되,
    상기 초기 프리차지 동안, 턴 온 전압이 상기 비선택된 스트링 선택 라인, 상기 선택된 스트링 선택 라인, 및 상기 선택된 및 비선택된 비트 라인들에 인가되고,
    상기 제 1 비트 라인 세트업 동안, 비트 라인 프로그램 전압이 상기 선택된 비트 라인에 인가되고,
    상기 제 2 비트 라인 세트업의 제 1 구간 동안, 상기 턴 온 전압이 상기 비선택된 스트링 선택 라인, 상기 선택된 스트링 선택 라인, 및 상기 비선택된 비트 라인에 인가되고, 턴 오프 전압이 상기 선택된 비트 라인에 인가되고, 그리고
    상기 제 2 비트 라인 세트업의 상기 제 1 구간 이후의 제 2 구간 동안, 상기 턴 오프 전압이 상기 선택된 비트 라인에 인가되고, 상기 비선택된 스트링 선택 라인에서의 상기 턴 온 전압은 상기 턴 오프 전압으로 변경되는 프로그램 방법.
  6. 제 5 항에 있어서,
    상기 비휘발성 메모리 장치는 선택된 메모리 셀들에 전기적으로 연결되는 워드 라인을 더 포함하고,
    상기 제 1 비트 라인 세트업 동안, 상기 비선택된 스트링 선택 라인에 상기 턴 온 전압이 미리 결정된 시간 구간 동안 인가된 후에 상기 턴 온 전압은 상기 턴 오프 전압으로 변경되고,
    상기 제 1 비트 라인 세트업 동안, 상기 워드 라인에 프로그램 전압이 인가되기 전에, 상기 비선택된 스트링 선택 라인의 상기 턴 오프 전압이 유지되는 프로그램 방법.
  7. 제 6 항에 있어서,
    상기 제 2 비트 라인 세트업의 상기 제 1 구간 및 상기 제 2 구간 동안, 상기 프로그램 전압이 상기 워드 라인에 인가되기 전에, 상기 비선택된 비트 라인에 상기 턴 온 전압이 인가되고, 상기 선택된 비트 라인에 상기 턴 오프 전압이 인가되는 프로그램 방법.
  8. 제 5 항에 있어서,
    상기 복수의 프로그램 루프들 중에서 상기 적어도 하나의 프로그램 루프에서 상기 프로그램 동작의 상기 초기 프리차지를 수행한 후 상기 제 1 비트 라인 세트업을 수행하는 단계를 수행한 후,
    상기 복수의 프로그램 루프들 중에서 상기 적어도 하나의 다른 프로그램 루프에서 상기 프로그램 동작의 상기 제 2 비트 라인 세트업을 수행하는 단계를 수행하는 프로그램 방법.
  9. 제 5 항에 있어서,
    상기 복수의 프로그램 루프들 중에서 상기 적어도 하나의 다른 프로그램 루프에서 상기 프로그램 동작의 상기 제 2 비트 라인 세트업을 수행하는 단계를 수행한 후,
    상기 복수의 프로그램 루프들 중에서 상기 적어도 하나의 프로그램 루프에서 상기 프로그램 동작의 상기 초기 프리차지를 수행한 후 상기 제 1 비트 라인 세트업을 수행하는 단계를 수행하는 프로그램 방법.
  10. 비휘발성 메모리 장치의 프로그램 방법에 있어서,
    상기 비휘발성 메모리 장치는:
    선택된 비트 라인 및 선택된 스트링 선택 라인에 연결되는 제 1 메모리 셀 스트링;
    상기 선택된 비트 라인 및 비선택된 스트링 선택 라인에 연결되는 제 2 메모리 셀 스트링; 및
    비선택된 비트 라인에 연결되는 제 3 메모리 셀 스트링을 포함하고,
    상기 비휘발성 메모리 장치의 상기 프로그램 방법은:
    복수의 프로그램 루프들 중에서, 적어도 하나의 제 1 프로그램 루프에서 프로그램 동작의 제 1 비트 라인 세트업을 수행하는 단계를 포함하되,
    상기 제 1 비트 라인 세트업의 제 1 구간 동안, 턴 온 전압이 상기 비선택된 스트링 선택 라인, 상기 선택된 스트링 선택 라인, 및 상기 비선택된 비트 라인에 인가되고, 턴 오프 전압이 상기 선택된 비트 라인에 인가되고, 그리고
    상기 제 1 비트 라인 세트업의 상기 제 1 구간 이후의 제 2 구간 동안, 상기 턴 오프 전압이 상기 선택된 비트 라인에 인가되고, 상기 비선택된 스트링 선택 라인에서의 상기 턴 온 전압은 상기 턴 오프 전압으로 변경되는 프로그램 방법.
  11. 제 10 항에 있어서,
    상기 비휘발성 메모리 장치는 선택된 메모리 셀들에 전기적으로 연결되는 워드 라인을 더 포함하고,
    상기 제 1 비트 라인 세트업의 상기 제 2 구간 동안, 상기 워드 라인에 프로그램 전압이 인가되기 전에, 상기 선택된 비트 라인의 상기 턴 오프 전압이 유지되는 프로그램 방법.
  12. 제 10 항에 있어서,
    상기 복수의 프로그램 루프들 중에서, 상기 적어도 하나의 제 1 프로그램 루프와 다른, 적어도 하나의 제 2 프로그램 루프에서 프로그램 동작의 초기 프리차지를 수행한 후 제 2 비트 라인 세트업을 수행하는 단계를 더 포함하되,
    상기 초기 프리차지 동안, 상기 턴 온 전압이 상기 선택된 스트링 선택 라인, 및 상기 선택된 및 비선택된 비트 라인들에 인가되고,
    상기 초기 프리차지 동안, 상기 비선택된 스트링 선택 라인에 상기 턴 온 전압이 미리 결정된 시간 구간 동안 인가된 후에 상기 턴 온 전압은 상기 턴 오프 전압으로 변경되고, 그리고
    상기 제 2 비트 라인 세트업 동안, 상기 턴 오프 전압이 상기 선택된 비트 라인에 인가되는 프로그램 방법.
  13. 제 12 항에 있어서,
    상기 복수의 프로그램 루프들 중에서 상기 적어도 하나의 제 1 프로그램 루프에서 상기 프로그램 동작의 상기 제 1 비트 라인 세트업을 수행하는 단계를 수행한 후,
    상기 복수의 프로그램 루프들 중에서, 상기 적어도 하나의 제 1 프로그램 루프와 다른, 상기 적어도 하나의 제 2 프로그램 루프에서 상기 프로그램 동작의 상기 초기 프리차지를 수행한 후 상기 제 2 비트 라인 세트업을 수행하는 단계를 수행하는 프로그램 방법.
  14. 제 12 항에 있어서,
    상기 복수의 프로그램 루프들 중에서, 상기 적어도 하나의 제 1 및 제 2 프로그램 루프들과 다른, 적어도 하나의 제 3 프로그램 루프에서 프로그램 동작의 제 3 비트 라인 세트업을 수행하는 단계를 더 포함하되,
    상기 제 3 비트 라인 세트업 동안, 상기 턴 온 전압이 상기 비선택된 비트 라인 및 상기 선택된 스트링 선택 라인에 인가되고, 상기 턴 오프 전압이 상기 선택된 비트 라인 및 상기 비선택된 스트링 선택 라인에 인가되는 프로그램 방법.
  15. 제 14 항에 있어서,
    상기 복수의 프로그램 루프들 중에서, 상기 적어도 하나의 제 1 및 제 2 프로그램 루프들과 다른, 상기 적어도 하나의 제 3 프로그램 루프에서 상기 프로그램 동작의 상기 제 3 비트 라인 세트업을 수행하는 단계를 수행한 후,
    상기 복수의 프로그램 루프들 중에서 상기 적어도 하나의 제 1 프로그램 루프에서 상기 프로그램 동작의 상기 제 1 비트 라인 세트업을 수행하는 단계를 수행한 후,
    상기 복수의 프로그램 루프들 중에서, 상기 적어도 하나의 제 1 프로그램 루프와 다른, 상기 적어도 하나의 제 2 프로그램 루프에서 상기 프로그램 동작의 상기 초기 프리차지를 수행한 후 상기 제 2 비트 라인 세트업을 수행하는 단계를 수행하는 프로그램 방법.
  16. 제 14 항에 있어서,
    상기 복수의 프로그램 루프들 중에서, 상기 적어도 하나의 제 1 및 제 2 프로그램 루프들과 다른, 상기 적어도 하나의 제 3 프로그램 루프에서 상기 프로그램 동작의 상기 제 3 비트 라인 세트업을 수행하는 단계를 수행한 후,
    상기 복수의 프로그램 루프들 중에서, 상기 적어도 하나의 제 1 프로그램 루프와 다른, 상기 적어도 하나의 제 2 프로그램 루프에서 상기 프로그램 동작의 상기 초기 프리차지를 수행한 후 상기 제 2 비트 라인 세트업을 수행하는 단계를 수행한 후,
    상기 복수의 프로그램 루프들 중에서 상기 적어도 하나의 제 1 프로그램 루프에서 상기 프로그램 동작의 상기 제 1 비트 라인 세트업을 수행하는 단계를 수행하는 프로그램 방법.
  17. 선택된 비트 라인 및 선택된 스트링 선택 라인에 연결되는 제 1 메모리 셀 스트링, 상기 선택된 비트 라인 및 비선택된 스트링 선택 라인에 연결되는 제 2 메모리 셀 스트링, 및 비선택된 비트 라인에 연결되는 제 3 메모리 셀 스트링을 포함하는 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치를 제어하도록 구성된 메모리 컨트롤러를 포함하되,
    상기 비휘발성 메모리 장치는 복수의 프로그램 루프들 중에서 적어도 하나의 제 1 프로그램 루프에서 프로그램 동작의 비트 라인 세트업을 수행하고,
    상기 비트 라인 세트업 동안, 비트 라인 프로그램 전압은 상기 선택된 비트 라인에 인가되고,
    상기 비트 라인 세트업의 제 1 구간 동안, 턴 온 전압은 상기 비선택된 스트링 선택 라인에 인가되고,
    상기 비트 라인 세트업의 상기 제 1 구간 이후의 제 2 구간 동안, 상기 비선택된 스트링 선택 라인에서의 상기 턴 온 전압은 턴 오프 전압으로 디스차지되는 저장 장치.
  18. 제 17 항에 있어서,
    상기 비휘발성 메모리 장치는 메모리 셀들이 기판과 수직 방향으로 적층되는 3차원 구조를 갖는 저장 장치.
  19. 제 17 항에 있어서,
    상기 비휘발성 메모리 장치는:
    상기 복수의 프로그램 루프들 중에서, 상기 적어도 하나의 제 1 프로그램 루프와 다른, 적어도 하나의 제 2 프로그램 루프에서 프로그램 동작의 제 2 비트 라인 세트업을 더 수행하고,
    상기 제 2 비트 라인 세트업 동안, 프리차지 전압이 상기 선택된 비트 라인 및 상기 비선택된 비트 라인에 인가되고, 상기 턴 온 전압이 상기 선택된 스트링 선택 라인 및 상기 비선택된 스트링 선택 라인에 인가된 후, 상기 턴 오프 전압이 상기 비선택된 스트링 선택 라인 및 상기 선택된 비트 라인에 인가되는 저장 장치.
  20. 제 19 항에 있어서,
    상기 비휘발성 메모리 장치는:
    상기 복수의 프로그램 루프들 중에서, 상기 적어도 하나의 제 1 및 제 2 프로그램 루프들과 다른, 적어도 하나의 제 3 프로그램 루프에서 프로그램 동작의 제 3 비트 라인 세트업을 더 수행하고,
    상기 제 3 비트 라인 세트업 동안, 상기 턴 온 전압이 상기 선택된 스트링 선택 라인 및 상기 비선택된 비트 라인에 인가되고, 상기 턴 오프 전압이 상기 비선택된 스트링 선택 라인 및 상기 선택된 비트 라인에 인가되는 저장 장치.
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