JP2011018397A - Ｎａｎｄ型フラッシュメモリ - Google Patents

Abstract

【課題】誤書き込みを抑制しつつ、書き込み効率を向上することが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリは、プログラム動作を実行した回数が予め規定された上限回数ではない場合には、プログラム電圧を第１の電位差だけ上昇させるように設定した後、プログラム動作およびベリファイ動作を再度実行するものであり、プログラム動作を実行した回数が、該上限回数よりも少なく設定された規定回数になった場合にのみ、中間電圧を第２の電位差だけ上昇させ固定する。
【選択図】図８

Description

本発明は、メモリセルトランジスタに対してデータが書き込まれるＮＡＮＤ型フラッシュメモリに関するものである。

従来のＮＡＮＤ型フラッシュメモリには、選択されたメモリセルトランジスタの制御ゲートに印加するプログラム電圧Ｖｐｇｍをプログラムループ毎に段階的に上げながら、プログラム動作とベリファイ動作を繰返すものがある（例えば、特許文献１参照。）。これにより、書き込み特性にバラツキを持つメモリセルトランジスタのしきい値電圧をなるべく同じしきい値電圧に書込む。

この従来のＮＡＮＤ型フラッシュメモリでは、所望のベリファイレベルを越えたメモリセルは書込みを途中でストップ、ベリファイレベル以下のしきい値電圧のメモリセルトランジスタのみ再度書き込みを行う。

ここで、同じプログラム電圧Ｖｐｇｍを印加しても製造プロセスのバラツキ等により、しきい値電圧の上昇が極端に遅いメモリセルトランジスタが存在する場合がある。

この場合、そのメモリセルトランジスタがベリファイをパスしないため、何度もプログラムループが回ることになる。これにより、書込みパフォーマンスが低下する。

そして、極端な場合、プログラムループが上限回数まで回っても、そのメモリセルトランジスタがベリファイをパスしない場合がある。結果として、歩留りが低下するという問題があった。

一方、従来、プログラムループ毎に、プログラム電圧Ｖｐｇｍをステップアップするとともに、非選択のメモリセルトランジスタの制御ゲートに印加される中間電圧Ｖｐａｓｓをステップアップする方法もある。これにより、選択されたメモリセルトランジスタへの書き込み効率を向上することができる。

しかし、この従来の方法では、中間電圧Ｖｐａｓｓが高くなると、非選択のメモリセルトランジスタに誤書き込みされ（しきい値電圧が上昇し）得るという問題があった。

特開２００８−４７２７８号公報

本発明は、誤書き込みを抑制しつつ、書き込み効率を向上することが可能なＮＡＮＤ型フラッシュメモリを提供することを目的とする。

本発明の一態様に係るＮＡＮＤ型フラッシュメモリは、
メモリセルトランジスタに対してデータが書き込まれるＮＡＮＤ型フラッシュメモリであって、
ビット線に一端が接続された第１の選択ゲートトランジスタと、
ソース線に一端が接続された第２の選択ゲートトランジスタと、
前記第１の選択ゲートトランジスタの他端と前記第２の選択ゲートトランジスタの他端との間で直列に接続され、電圧を制御ゲートに印加して浮遊ゲートの電荷量を制御することによりしきい値電圧を変化させてデータを書き込み可能な複数のメモリセルトランジスタと、を備え、
前記第１の選択ゲートトランジスタと前記第２の選択ゲートトランジスタとをオフさせ、前記メモリセルトランジスタのうち非選択の第１のメモリセルトランジスタの制御ゲートに中間電圧を印加するとともに、前記メモリセルトランジスタのうち選択された第２のメモリセルトランジスタの制御ゲートに、前記中間電圧よりも高いプログラム電圧を印加するプログラム動作を実行し、
前記プログラム動作の後、選択された前記第２のメモリセルトランジスタのしきい値電圧がベリファイレベル以上か否かをベリファイするベリファイ動作を実行し、
前記ベリファイ動作の後、選択された前記第２のメモリセルトランジスタのしきい値電圧がベリファイレベル未満である場合には、前記プログラム動作の回数が予め規定された上限回数であるか否かを判断し、
前記プログラム動作を実行した回数が前記上限回数ではない場合には、前記プログラム電圧を第１の電位差だけ上昇させるように設定した後、前記プログラム動作および前記ベリファイ動作を再度実行するものであり、
前記プログラム動作を実行した回数が、前記上限回数よりも少ない回数に設定された規定回数になった場合にのみ、前記中間電圧を第２の電位差だけ上昇させ固定することを特徴とする。

本発明の他の態様に係るＮＡＮＤ型フラッシュメモリは、
メモリセルトランジスタに対してデータが書き込まれるＮＡＮＤ型フラッシュメモリであって、
ビット線に一端が接続された第１の選択ゲートトランジスタと、
ソース線に一端が接続された第２の選択ゲートトランジスタと、
前記第１の選択ゲートトランジスタの他端と前記第２の選択ゲートトランジスタの他端との間で直列に接続され、電圧を制御ゲートに印加して浮遊ゲートの電荷量を制御することによりしきい値電圧を変化させてデータを書き込み可能な複数のメモリセルトランジスタと、を備え、
前記第１の選択ゲートトランジスタと前記第２の選択ゲートトランジスタとをオフさせ、前記メモリセルトランジスタのうち非選択の第１のメモリセルトランジスタの制御ゲートに中間電圧を印加するとともに、前記メモリセルトランジスタのうち選択された第２のメモリセルトランジスタの制御ゲートに、前記中間電圧よりも高いプログラム電圧を印加するプログラム動作を実行し、
前記プログラム動作の後、選択された前記第２のメモリセルトランジスタのしきい値電圧がベリファイレベル以上か否かをベリファイするベリファイ動作を実行し、
前記ベリファイ動作の後、選択された前記第２のメモリセルトランジスタのしきい値電圧がベリファイレベル未満である場合には、前記プログラム動作の回数が予め規定された上限回数であるか否かを判断し、
前記プログラム動作を実行した回数が前記上限回数ではない場合には、前記プログラム電圧を第１の電位差だけ上昇させるように設定した後、前記プログラム動作および前記ベリファイ動作を再度実行するものであり、
前記プログラム電圧が、予め規定された規定電圧になった場合にのみ、前記中間電圧を第２の電位差だけ上昇させ固定することを特徴とする。

本発明のＮＡＮＤ型フラッシュメモリによれば、誤書き込みを抑制しつつ、書き込み効率を向上することができる。

本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００の構成の一例を示すブロック図である。 図１に示すメモリセルアレイの構成を示す回路図である。 図２に示すメモリセルアレイ１の１つのメモリセルトランジスタＭの断面を示す断面図である。 図２に示すメモリセルアレイ１の選択ゲートトランジスタＳ１、Ｓ２の断面を示す断面図である。 図２に示すＮＡＮＤ型フラッシュメモリ１００のＮＡＮＤセルユニット１ａ１の直列に接続されたメモリセルトランジスタＭの断面を示す断面図である。 図５に示すＮＡＮＤセルユニット１ａ１のプログラム動作時における各部分の電位の一例を示す図である。 ＮＡＮＤ型フラッシュメモリ１００のメモリセルトランジスタＭのしきい値電圧の分布の一例（８値の場合）を示す図である。 実施例１に係るＮＡＮＤ型フラッシュメモリ１００のプログラムループの一例を示すフローチャートである。 プログラムループのループ回数ｎが上限回数近傍にある場合のプログラム電圧Ｖｐｇｍと中間電圧Ｖｐａｓｓの波形の一例を示す波形図である。 プログラムループのループ回数ｎが上限回数近傍にある場合のプログラム電圧Ｖｐｇｍと中間電圧Ｖｐａｓｓの波形の他の例を示す波形図である。 選択されたメモリセルトランジスタＭ近傍の容量の関係の一例を模式的に示す断面図である。 実施例２に係るＮＡＮＤ型フラッシュメモリ１００のプログラムループの一例を示すフローチャートである。 プログラム電圧Ｖｐｇｍがプログラム上限電圧Ｖｐｇｍｍａｘ近傍に設定されている場合におけるプログラム電圧Ｖｐｇｍと中間電圧Ｖｐａｓｓの波形の一例を示す波形図である。 プログラム電圧Ｖｐｇｍがプログラム上限電圧Ｖｐｇｍｍａｘ近傍に設定されている場合におけるプログラム電圧Ｖｐｇｍと中間電圧Ｖｐａｓｓの波形の他の例を示す波形図である。

以下、本発明に係る各実施例について図面に基づいて説明する。

図１は、本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００の構成の一例を示すブロック図である。また、図２は、図１に示すメモリセルアレイの構成を示す回路図である。

図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１と、ビット線制御回路２と、カラムデコーダ３と、データ入出力バッファ４と、データ入出力端子５と、ロウデコーダ６と、制御回路７と、制御信号入力端子８と、ソース線制御回路９と、ウェル制御回路１０と、を備える。

メモリセルアレイ１は、複数のビット線ＢＬと複数のワード線ＷＬと共通ソース線ＳＲＣを含む。このメモリセルアレイ１は、例えば、電気的にデータを書き換え可能なメモリセルトランジスタＭがマトリクス状に配置されている。

このメモリセルアレイ１には、ビット線ＢＬの電圧を制御するためのビット線制御回路２と、ワード線ＷＬの電圧を制御するためのロウデコーダ６とが接続されている。上記複数のメモリセルトランジスタＭは、複数のブロックに分割されて配置されている。データの消去動作時には、何れかのブロックがロウデコーダ６により選択され、残りのブロックが非選択とされる。

ビット線制御回路２は、メモリセルアレイ１内のビット線ＢＬの電圧をセンス増幅するセンスアンプ（図示せず）と、書き込みを行うためのデータをラッチするためのデータラッチ回路との両方の役割を持つデータ記憶回路（図示せず）とを含む。

このビット線制御回路２は、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルトランジスタＭのデータを読み出したり、ビット線ＢＬを介して該メモリセルトランジスタＭの状態を検出したり、ビット線ＢＬを介して該メモリセルトランジスタＭに書き込み制御電圧を印加して該メモリセルトランジスタＭに書き込み（プログラム）を行う。

また、ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内の該データ記憶回路は、カラムデコーダ３により選択され、このデータ記憶回路に読み出されたメモリセルトランジスタＭのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。

また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択された該データ記憶回路に記憶される。

ロウデコーダ６は、メモリセルアレイ１に接続されている。このロウデコーダ６は、メモリセルアレイ１のワード線ＷＬおよびセレクト線ＳＧ１、ＳＧ２に、読み出し或いは書き込み或いは消去に必要な電圧を、印加する。

ソース線制御回路９は、メモリセルアレイ１に接続されている。このソース線制御回路９は、ソース線ＳＲＣの電圧を制御するようになっている。

ウェル制御回路１０は、メモリセルアレイ１に接続されている。このウェル制御回路１０は、メモリセルトランジスタＭが形成される半導体基板（ウェル）の電圧を制御するようになっている。

制御回路７は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、および、ウェル制御回路１０を、制御するようになっている。

ここでは、この制御回路７には、電源電圧を昇圧する昇圧回路（図示せず）が含まれているものとする。制御回路７は、該昇圧回路により電源電圧を必要に応じて昇圧し、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、および、ウェル制御回路１０に、供給するようになっている。

この制御回路７は、外部から制御信号入力端子８を介して入力される制御信号によって制御動作する。すなわち、制御回路７は、該制御信号に応じて、データの書き込み（プログラム）、ベリファイ、読み出し、および消去時に、所定の電圧を発生し、メモリセルアレイ１の各部に供給するとともに、データの書き込み（プログラム）、ベリファイ、読み出し、および消去を制御する。

ここで、図２に示すように、メモリセルアレイ１は、既述のように、複数のＮＡＮＤセルユニット１ａ１が接続されて構成されるブロック１ａを有する。

１つのＮＡＮＤセルユニット１ａ１は、直列接続された例えば６４個のメモリセルトランジスタＭ１、Ｍ２、・・・、Ｍ６４と、メモリセルトランジスタＭ１に接続された選択ゲートトランジスタＳ１と、メモリセルトランジスタＭ６４に接続された選択ゲートトランジスタＳ２とにより、構成されている。

なお、既述のように、簡単のため、メモリセルトランジスタＭ１、Ｍ２、・・・、Ｍ６４を、単に、メモリセルトランジスタＭと表記する場合もある。

第１の選択ゲートトランジスタＳ１は、ビット線ＢＬに接続されている。また、第２の選択ゲートトランジスタＳ２は、ソース線ＳＲＣに接続されている。

各行に配置されたメモリセルトランジスタＭ１、Ｍ２、・・・、Ｍ６４の制御ゲートは、ワード線ＷＬ１、ＷＬ２、・・・、ＷＬ６４に接続されている。

なお、既述のように、簡単のため、ワード線ＷＬ１、ＷＬ２、・・・、ＷＬ６４を、単に、ワード線ＷＬと表記する場合もある。

また、第１の選択ゲートトランジスタＳ１のゲートは、セレクト線ＳＧ１に共通に接続されている。第２の選択ゲートトランジスタＳ２のゲートは、セレクト線ＳＧ２に共通に接続されている。

ここで、図３は、図２に示すメモリセルアレイ１の１つのメモリセルトランジスタＭの断面を示す断面図である。なお、以下において、メモリセルトランジスタＭは、図２に示すメモリセルトランジスタＭ１〜Ｍ６４の何れかに相当する。

図３に示すように、メモリセルトランジスタＭは、浮遊ゲートＦＧと、制御ゲートＣＧ（ワード線ＷＬ）と、拡散層４２と、を有する。

半導体基板に形成されたウェル（以下、単に半導体基板ともいう）４１には、メモリセルトランジスタＭのソース・ドレイン領域となる拡散層４２が形成されている。また、ウェル４１の上にはゲート絶縁膜（トンネル絶縁膜）４３を介して浮遊ゲートＦＧが形成されている。この浮遊ゲートＦＧ上には、ゲート絶縁膜４５を介して制御ゲートＣＧ（ワード線ＷＬ）が形成されている。

メモリセルトランジスタＭは、しきい値電圧に応じてデータを記憶するようになっている。このしきい値電圧は、浮遊ゲートＦＧに蓄えられる電荷量により決まる。浮遊ゲートＦＧ中の電荷量は、ゲート絶縁膜４３を通るトンネル電流で変化させることができる。

すなわち、ウェル４１と拡散層（ソース・ドレイン領域）４２とに対して、制御ゲートＣＧ（ワード線ＷＬ）を十分高い電圧にすると、ゲート絶縁膜４３を通して電子が浮遊ゲートＦＧに注入される。これにより、メモリセルトランジスタＭのしきい値電圧が高くなる。

一方、制御ゲートＣＧ（ワード線ＷＬ）に対して、ウェル４１と拡散層（ソース・ドレイン領域）４２とを十分高い電圧にすると、ゲート絶縁膜４３を通して電子が浮遊ゲート４４から放出される。これにより、メモリセルトランジスタＭのしきい値電圧が低くなる。

このように、メモリセルトランジスタＭは、浮遊ゲートＦＧに蓄積する電荷量を制御することにより、記憶するデータを書き換え可能である。

また、図４は、図２に示すメモリセルアレイ１の選択ゲートトランジスタＳ１、Ｓ２の断面を示す断面図である。

図４に示すように、ウェル４１には、選択ゲートトランジスタＳ１、Ｓ２のソース・ドレイン領域となる拡散層４７が形成されている。また、ウェル４１の上にはゲート絶縁膜４８を介して制御ゲートＳＧＳ、ＳＧＤが形成されている。この制御ゲートＳＧＳ、ＳＧＤは、図２に示すセレクト線ＳＧ１、ＳＧ２に接続されている。

ここで、図５は、図２に示すＮＡＮＤ型フラッシュメモリ１００のＮＡＮＤセルユニット１ａ１の直列に接続されたメモリセルトランジスタＭの断面を示す断面図である。なお、図５において、図３と同じ符号は、図３と同様の構成を示す。

図５において、左側がビット線ＢＬ側であり、右側がソース線ＳＲＣ側である。既述のように、このＮＡＮＤセルユニット１ａ１は、直列接続された複数のメモリセルトランジスタＭからなるメモリセル列と、このメモリセル列の両側にそれぞれ接続される選択ゲートトランジスタ（図示せず）とから構成される。

また、既述のように、ビット線ＢＬは、ビット線側の選択ゲートトランジスタを介して該メモリセル列に接続されている。ソース線ＳＲＣは、ソース線側の選択ゲートトランジスタを介して該メモリセル列に接続されている。

なお、図５は、ＮＡＮＤ型フラッシュメモリ１００のプログラム動作時の状態を示している。すなわち、選択されたメモリセルトランジスタＭ（ここでは例えば１つ）の制御ゲートＣＧ（ワード線ＷＬ）には、プログラム電圧Ｖｐｇｍが印加され、非選択のメモリセルトランジスタＭの制御ゲートＣＧ（ワード線ＷＬ）には、中間電圧Ｖｐａｓｓが印加される。

また、図６は、図５に示すＮＡＮＤセルユニット１ａ１のプログラム動作時における各部分の電位の一例を示す図である。

図６において、ソース電位およびソース線側の選択ゲートトランジスタＳ２の制御ゲートＳＧＳは、０Ｖに固定されている。すなわち、ソース線側の選択ゲートトランジスタＳ２はオフ状態になるように設定されている。

図６に示すように、時間ｔ１において、セレクト線ＳＧ１の電位を上昇させることにより、ビット線ＢＬ側の選択ゲートトランジスタＳ１をオンさせる。

次に、時間ｔ２において、ビット線ＢＬの電位を上昇させることにより、各メモリセルトランジスタＭのチャネルの電位が上昇する。これにより、ビット線側の選択ゲートトランジスタＳ１がオフし、チャネルが浮遊状態になる。

この状態で、非選択のメモリセルトランジスタＭの制御ゲートＣＧ（ワード線ＷＬ）に、このメモリセルトランジスタＭが読み出し電圧よりも高くプログラム電圧Ｖｐｇｍよりも低い中間電圧Ｖｐａｓｓを印加する（時間ｔ３〜ｔ７）。これにより、ＮＡＮＤセルユニット１ａ１全体においてチャネルの電位が上昇する。

その後、選択されたメモリセルトランジスタＭの制御ゲートＣＧの電位を上昇させ（時間ｔ４以降）、選択されたメモリセルトランジスタＭの制御ゲートＣＧに、中間電圧Ｖｐａｓｓよりも高くメモリセルトランジスタＭＣに書き込むためのプログラム電圧Ｖｐｇｍを印加する（時間ｔ５〜ｔ６）。

これにより、選択されたメモリセルトランジスタＭの浮遊ゲートＦＧとチャネルと間の電界が高くなり、負電荷が注入される。すなわち、選択されたメモリセルトランジスタＭのしきい値電圧を、より高いしきい値電圧に上昇させる。

なお、中間電圧Ｖｐａｓｓはプログラム電圧Ｖｐｇｍより低いため、非選択のメモリセルトランジスタＭのしきい値電圧は基本的には変化しない。なお、本発明においては、後述のように、繰り返されるプログラムロープの或るタイミングで中間電圧Ｖｐａｓｓを上昇させる。これにより、ベリファイをパスしない選択されたメモリセルトランジスタＭに対して書き込み効率を向上させる。

ここで、図７は、ＮＡＮＤ型フラッシュメモリ１００のメモリセルトランジスタＭのしきい値電圧の分布の一例（８値の場合）を示す図である。この図７に示す場合、消去状態から順に“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”、“Ｈ”の８つのデータが割り振られる。

次に、以上のような構成を有するＮＡＮＤ型フラッシュメモリ１００のプログラムループの一例について説明する。

図８は、実施例１に係るＮＡＮＤ型フラッシュメモリ１００のプログラムループの一例を示すフローチャートである。また、図９は、プログラムループのループ回数ｎがループ上限回数近傍にある場合のプログラム電圧Ｖｐｇｍと中間電圧Ｖｐａｓｓの波形の一例を示す波形図である。また、図１０は、プログラムループのループ回数ｎがループ上限回数近傍にある場合のプログラム電圧Ｖｐｇｍと中間電圧Ｖｐａｓｓの波形の他の例を示す波形図である。また、図１１は、選択されたメモリセルトランジスタＭ近傍の容量の関係の一例を模式的に示す断面図である。

なお、プログラムループとは、既述のように、プログラム動作とベリファイ動作の繰り返しをいう。このプログラムループの初期状態では、プログラムループのループ回数ｎは、初期回数“１”に設定されている。また、プログラム電圧Ｖｐｇｍおよび中間電圧Ｖｐａｓｓも予め規定された値に設定されている。

図８に示すように、制御回路７は、選択したメモリセルトランジスタＭにデータを記憶するために、選択したメモリセルトランジスタＭに対してプログラム動作する（ステップＳ１）。すなわち、例えば、制御回路７は、既述の図６に示すように、第１、第２の選択ゲートトランジスタＳ１、Ｓ２をオフさせ、非選択のメモリセルトランジスタＭの制御ゲートＣＧに所定の中間電圧Ｖｐａｓｓを印加するとともに、選択したメモリセルトランジスタＭ（ここでは、例えば１つ）の制御ゲートＣＧに中間電圧Ｖｐａｓｓよりも高いプログラム電圧Ｖｐｇｍを印加するように制御する。これにより、選択したメモリセルトランジスタＭのしきい値電圧を上昇させる。

次に、制御回路７が、選択したメモリセルトランジスタＭのしきい値電圧が所定のベリファイレベル以上であるか否かをベリファイするベリファイ動作を実行する（ステップＳ２）。制御回路７は、選択したメモリセルトランジスタＭのしきい値電圧が該ベリファイレベル以上である場合には、このベリファイをパス（プログラムが完了）したものとして、プログラムループを終了する。

一方、制御回路７は、選択したメモリセルトランジスタＭのしきい値電圧が該ベリファイレベル未満である場合には、プログラムループのループ回数（すなわち、プログラム動作を実行した回数）ｎが予め規定されたループ上限回数Ｌｏｏｐｍａｘであるか否かを判断する（ステップＳ３）。なお、このループ上限回数Ｌｏｏｐｍａｘは、例えば、ＮＡＮＤ型フラッシュメモリ１００の仕様等に応じて設定される。

このステップＳ３で、制御回路７が、プログラムループのループ回数ｎがループ上限回数Ｌｏｏｐｍａｘであると判断した場合には、この選択したメモリセルトランジスタＭにはプログラム（書き込み）ができないものとして、プログラムループを終了する。

一方、ステップＳ３で、制御回路７は、プログラムループのループ回数ｎがループ上限回数Ｌｏｏｐｍａｘでないと判断した場合には、ループ回数ｎが規定回数ｎａであるか否かを判断する（ステップＳ４）。

このステップＳ４で、制御回路７が、プログラムループのループ回数ｎが規定回数ｎａであると判断した場合には、中間電圧Ｖｐａｓｓを電位差ΔＶｐａｓｓだけ上昇させた電圧に設定する（ステップＳ５）。このステップＳ５の後、次のステップＳ６に進む。

なお、中間電圧Ｖｐａｓｓを電位差ΔＶｐａｓｓだけ上昇させた後は、中間電圧Ｖｐａｓｓは一定に保たれる。

また、この規定回数ｎａは、ループ上限回数Ｌｏｏｐｍａｘよりも少ない回数に設定される。この規定回数ｎａは、ループ上限回数Ｌｏｏｐｍａｘ近傍の回数、例えば、ループ上限回数Ｌｏｏｐｍａｘより１回少なく（ループ上限回数Ｌｏｏｐｍａｘ−１回）、またはループ上限回数Ｌｏｏｐｍａｘより２回少なく（ループ上限回数Ｌｏｏｐｍａｘ−２回）設定される。

一方、ステップＳ４で、制御回路７が、プログラムループのループ回数ｎが規定回数ｎａでないと判断した場合には、既述のステップＳ６に進む。

ステップＳ６では、制御回路７は、プログラム電圧Ｖｐｇｍを電位差ΔＶｐｇｍだけ上昇させた電圧に設定する。なお、プログラム電圧Ｖｐｇｍがプログラム上限電圧Ｖｐｇｍｍａｘに達している場合は、プログラム電圧Ｖｐｇｍはプログラム上限電圧Ｖｐｇｍｍａｘに固定される。なお、このプログラム上限電圧Ｖｐｇｍｍａｘは、既述の昇圧回路の能力や、ＮＡＮＤ型フラッシュメモリ１００のリーク電流等を考慮して設定される。

ここで、選択されたメモリセルトランジスタＭの浮遊ゲートＦＧと、隣接する非選択のメモリセルトランジスタＭの制御ゲートＣＧと、の間の容量は、選択されたメモリセルトランジスタＭの制御ゲートＣＧと浮遊ゲートＦＧとの間の容量よりも、小さい。したがって、好ましくは、電位差ΔＶｐｇｍは、電位差ΔＶｐａｓｓ以下に設定される。これにより、選択されたメモリセルトランジスタＭの浮遊ゲートＦＧのブースト効率の向上を図ることができる。

次に、制御回路７は、ループ回数ｎを１回加算（１カウントだけ増加）する（ステップＳ７）。このステップＳ７の後、ステップＳ１に戻る。この後、上述のフローと同様のフローが実施される。

このように、以上のフローでは、プログラム動作を実行した回数がループ上限回数Ｌｏｏｐｍａｘではない場合には、プログラム電圧Ｖｐｇｍを電位差ΔＶｐｇｍだけ上昇させるように設定した後、プログラム動作およびベリファイ動作を再度実行する。そして、プログラム動作を実行した回数が、ループ上限回数Ｌｏｏｐｍａｘよりも少なく規定回数ｎａになった場合にのみ、中間電圧Ｖｐａｓｓを電位差ΔＶｐａｓｓだけ上昇させ固定する。

ここで、例えば、規定回数ｎａがループ上限回数Ｌｏｏｐｍａｘ−１回である場合は、図９に示すように、１回のプログラムループ毎に、プログラム電圧Ｖｐｇｍについては電位差ΔＶｐｇｍだけ上昇させる。一方、中間電圧Ｖｐａｓｓについては、ループ回数ｎが規定回数ｎａ（Ｌｏｏｐｍａｘ−１）のときのみ、電位差ΔＶｐａｓｓだけ上昇させる。

また、例えば、規定回数ｎａがループ上限回数Ｌｏｏｐｍａｘ−２回である場合は、図１０に示すように、１回のプログラムループ毎に、プログラム電圧Ｖｐｇｍについては電位差ΔＶｐｇｍだけ上昇させる。一方、中間電圧Ｖｐａｓｓについては、ループ回数ｎが規定回数ｎａ（Ｌｏｏｐｍａｘ−２）のときのみ、電位差ΔＶｐａｓｓだけ上昇させる。

このように、規定回数ｎａは、例えば、ループ上限回数Ｌｏｏｐｍａｘ−１回またはループ上限回数Ｌｏｏｐｍａｘ−２回のように、ループ回数ｎがループ上限回数Ｌｏｏｐｍａｘになる直前に設定される。これにより、プログラムループが終了する直前に、中間電圧Ｖｐａｓｓが電位差ΔＶｐａｓｓだけ上昇する。すなわち、プログラムループが終了する直前に、プログラムが困難なメモリセルトランジスタＭに対して、ブースト効率を向上させて、プログラムし易くする（図１１）。

したがって、本実施例は、中間電圧Ｖｐａｓｓを一定に固定する場合と比較して、プログラムが困難なメモリセルトランジスタＭがプログラム完了する確率を高くすることができる。

さらに、本実施例では、ループ回数ｎがループ上限回数Ｌｏｏｐｍａｘになる直前まで、中間電圧Ｖｐａｓｓは一定に維持される。これにより、プログラムが容易なメモリセルトランジスタＭは早期にプログラムが完了するため、この場合は、中間電圧Ｖｐａｓｓを上昇させないので、非選択のメモリセルトランジスタＭに対しての誤書き込みを抑制することができる。

すなわち、本実施例は、ブースト効率のみの向上を想定して段階的に中間電圧Ｖｐａｓｓを上昇させていく既述の従来技術と比較して、非選択のメモリセルトランジスタＭに対する誤書き込みを抑制することができる。

なお、本実施例では、全ての非選択のメモリセルトランジスタＭの制御ゲートＣＧに印加する中間電圧Ｖｐａｓｓを電位差ΔＶｐａｓｓだけ増加させる場合について説明した。

しかし、選択されたメモリセルトランジスタＭに隣接する非選択のメモリセルトランジスタＭの一方または両方の制御ゲートＣＧに印加する中間電圧Ｖｐａｓｓのみを電位差ΔＶｐａｓｓだけ増加させ、残りの非選択のメモリセルトランジスタＭの制御ゲートＣＧに印加する中間電圧Ｖｐａｓｓは初期に設定された電圧に固定したままでもよい。

この場合、選択されたメモリセルトランジスタＭから離れた非選択のメモリセルトランジスタＭの誤書き込みを抑制することができる。

以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、誤書き込みを抑制しつつ、書き込み効率を向上することができる。

実施例１では、プログラムループのループ回数ｎが規定回数ｎａであるときに、中間電圧Ｖｐａｓｓを上昇させる場合ついて説明した。

本実施例２では、プログラム電圧Ｖｐｇｍが規定電圧Ｖａであるときに、中間電圧Ｖｐａｓｓを上昇させる場合について述べる。

なお、本実施例２は、実施例１の図１ないし図７に示すＮＡＮＤ型フラッシュメモリ１００に、同様に適用される。

ここで、実施例２に係るＮＡＮＤ型フラッシュメモリ１００のプログラムループの一例について説明する。

図１２は、実施例２に係るＮＡＮＤ型フラッシュメモリ１００のプログラムループの一例を示すフローチャートである。また、図１３は、プログラム電圧Ｖｐｇｍがプログラム上限電圧Ｖｐｇｍｍａｘ近傍に設定されている場合におけるプログラム電圧Ｖｐｇｍと中間電圧Ｖｐａｓｓの波形の一例を示す波形図である。また、図１４は、プログラム電圧Ｖｐｇｍがプログラム上限電圧Ｖｐｇｍｍａｘ近傍に設定されている場合におけるプログラム電圧Ｖｐｇｍと中間電圧Ｖｐａｓｓの波形の他の例を示す波形図である。

なお、プログラムループとは、既述のように、プログラム動作とベリファイ動作の繰り返しをいう。このプログラムループの初期状態では、プログラムループのループ回数ｎは、初期回数“１”に設定されている。また、プログラム電圧Ｖｐｇｍおよび中間電圧Ｖｐａｓｓも予め規定された値に設定されている。

図１２に示すように、制御回路７は、選択したメモリセルトランジスタＭにデータを記憶するために、選択したメモリセルトランジスタＭに対してプログラム動作する（ステップＳ１）。すなわち、例えば、制御回路７は、既述の図６に示すように、第１、第２の選択ゲートトランジスタＳ１、Ｓ２をオフさせ、非選択のメモリセルトランジスタＭの制御ゲートＣＧに所定の中間電圧Ｖｐａｓｓを印加するとともに、選択したメモリセルトランジスタＭの制御ゲートＣＧに中間電圧Ｖｐａｓｓよりも高いプログラム電圧Ｖｐｇｍを印加するように制御する。これにより、選択したメモリセルトランジスタＭのしきい値電圧を上昇させる。

次に、制御回路７が、選択したメモリセルトランジスタＭのしきい値電圧が所定のベリファイレベル以上であるか否かをベリファイするベリファイ動作を実行する（ステップＳ２）。制御回路７は、選択したメモリセルトランジスタＭのしきい値電圧が該ベリファイレベル以上である場合には、このベリファイをパス（プログラムが完了）したものとして、プログラムループを終了する。

一方、制御回路７は、選択したメモリセルトランジスタＭのしきい値電圧が該ベリファイレベル未満である場合には、プログラムループのループ回数（すなわち、プログラム動作を実行した回数）ｎが予め規定されたループ上限回数Ｌｏｏｐｍａｘであるか否かを判断する（ステップＳ３）。なお、このループ上限回数Ｌｏｏｐｍａｘは、例えば、ＮＡＮＤ型フラッシュメモリ１００の仕様等に応じて設定される。

このステップＳ３で、制御回路７が、プログラムループのループ回数ｎがループ上限回数Ｌｏｏｐｍａｘであると判断した場合には、この選択したメモリセルトランジスタＭにはプログラム（書き込み）ができないものとして、プログラムループを終了する。

一方、ステップＳ３で、制御回路７は、プログラムループのループ回数ｎがループ上限回数Ｌｏｏｐｍａｘでないと判断した場合には、プログラム電圧Ｖｐｇｍが規定電圧Ｖａであるか否かを判断する（ステップＳ２０４）。

このステップＳ２０４で、制御回路７が、プログラム電圧Ｖｐｇｍが規定電圧Ｖａであると判断した場合には、中間電圧Ｖｐａｓｓを電位差ΔＶｐａｓｓだけ上昇させた電圧に設定する（ステップＳ５）。このステップＳ５の後、次のステップＳ６に進む。

なお、中間電圧Ｖｐａｓｓを電位差ΔＶｐａｓｓだけ上昇させた後は、中間電圧Ｖｐａｓｓは一定に保たれる。

また、この規定電圧Ｖａは、プログラム電圧Ｖｐｇｍの予め規定された上限であるプログラム上限電圧Ｖｐｇｍｍａｘ以下の電圧に設定される。規定電圧Ｖａは、プログラム上限電圧Ｖｐｇｍｍａｘ近傍の電圧、例えば、プログラム上限電圧Ｖｐｇｍｍａｘから電位差ΔＶｐｇｍを引いた電圧（プログラム上限電圧Ｖｐｇｍｍａｘ−電位差ΔＶｐｇｍ）、またはプログラム上限電圧Ｖｐｇｍｍａｘから電位差ΔＶｐｇｍの２倍を引いた電圧（プログラム上限電圧Ｖｐｇｍｍａｘ−電位差ΔＶｐｇｍ×２）のように設定される。また、規定電圧Ｖａは、プログラム上限電圧Ｖｐｇｍｍａｘと等しく設定してもよい。

一方、ステップＳ２０４で、制御回路７が、プログラム電圧Ｖｐｇｍが規定電圧Ｖａでないと判断した場合には、既述のステップＳ６に進む。

ステップＳ６では、制御回路７は、プログラム電圧Ｖｐｇｍを電位差ΔＶｐｇｍだけ上昇させた電圧に設定する。なお、プログラム電圧Ｖｐｇｍがプログラム上限電圧Ｖｐｇｍｍａｘに達している場合は、プログラム電圧Ｖｐｇｍはプログラム上限電圧Ｖｐｇｍｍａｘに固定される。なお、このプログラム上限電圧Ｖｐｇｍｍａｘは、既述の昇圧回路の能力や、ＮＡＮＤ型フラッシュメモリ１００のリーク電流等を考慮して設定される。

なお、実施例１と同様に、好ましくは、電位差ΔＶｐｇｍは、電位差ΔＶｐａｓｓ以下に設定される。これにより、選択されたメモリセルトランジスタＭの浮遊ゲートＦＧのブースト効率の向上を図ることができる。

次に、制御回路７は、ループ回数ｎを１回加算（１カウントだけ増加）する（ステップＳ７）。このステップＳ７の後、ステップＳ１に戻る。この後、上述のフローと同様のフローが実施される。

このように、以上のフローでは、プログラム動作を実行した回数がループ上限回数Ｌｏｏｐｍａｘではない場合には、プログラム電圧Ｖｐｇｍを電位差ΔＶｐｇｍだけ上昇させるように設定した後、プログラム動作およびベリファイ動作を再度実行する。そして、プログラム電圧Ｖｐｇｍが、予め規定された規定電圧Ｖａになった場合にのみ、中間電圧Ｖｐａｓｓを電位差ΔＶｐａｓｓだけ上昇させ固定する。

ここで、例えば、規定電圧Ｖａがプログラム上限電圧Ｖｐｇｍｍａｘ−電位差ΔＶｐｇｍである場合は、図１３に示すように、１回のプログラムループ毎に、プログラム電圧Ｖｐｇｍについては電位差ΔＶｐｇｍだけ上昇させる。一方、中間電圧Ｖｐａｓｓについては、ループ回数ｎが規定電圧Ｖａ（Ｖｐｇｍｍａｘ−ΔＶｐｇｍ）のときのみ、電位差ΔＶｐａｓｓだけ上昇させる。

また、例えば、規定電圧Ｖａがプログラム上限電圧Ｖｐｇｍｍａｘ−電位差ΔＶｐｇｍ×２である場合は、図１４に示すように、１回のプログラムループ毎に、プログラム電圧Ｖｐｇｍについては電位差ΔＶｐｇｍだけ上昇させる。一方、中間電圧Ｖｐａｓｓについては、ループ回数ｎが規定電圧Ｖａ（Ｖｐｇｍｍａｘ−ΔＶｐｇｍ×２）のときのみ、電位差ΔＶｐａｓｓだけ上昇させる。

このように、例えば、規定電圧Ｖａは、プログラム上限電圧Ｖｐｇｍｍａｘ−電位差ΔＶｐｇｍ、またはプログラム上限電圧Ｖｐｇｍｍａｘ−電位差ΔＶｐｇｍ×２のように、プログラム電圧Ｖｐｇｍがプログラム上限電圧Ｖｐｇｍｍａｘになる直前に設定される。これにより、プログラム電圧Ｖｐｇｍがプログラム上限電圧Ｖｐｇｍｍａｘになる直前に、中間電圧Ｖｐａｓｓが電位差ΔＶｐａｓｓだけ上昇する。

すなわち、プログラム電圧Ｖｐｇｍがプログラム上限電圧Ｖｐｇｍｍａｘになる直前に、プログラムが困難なメモリセルトランジスタＭに対して、ブースト効率を向上させて、プログラムし易くする。

したがって、本実施例は、中間電圧Ｖｐａｓｓを一定に固定する場合と比較して、プログラムが困難なメモリセルトランジスタＭがプログラム完了する確率を高くすることができる。

さらに、本実施例では、プログラム電圧Ｖｐｇｍがプログラム上限電圧Ｖｐｇｍｍａｘになる直前まで、中間電圧Ｖｐａｓｓは一定に維持される。これにより、プログラムが容易なメモリセルトランジスタＭは早期にプログラムが完了するため、この場合は、中間電圧Ｖｐａｓｓを上昇させないので、非選択のメモリセルトランジスタＭに対しての誤書き込みを抑制することができる。

すなわち、本実施例は、ブースト効率のみの向上を想定して段階的に中間電圧Ｖｐａｓｓを上昇させていく既述の従来技術と比較して、非選択のメモリセルトランジスタＭに対する誤書き込みを抑制することができる。

なお、本実施例では、実施例１と同様に、全ての非選択のメモリセルトランジスタＭの制御ゲートＣＧに印加する中間電圧Ｖｐａｓｓを電位差ΔＶｐａｓｓだけ増加させる場合について説明した。

しかし、実施例１と同様に、選択されたメモリセルトランジスタＭに隣接する非選択のメモリセルトランジスタＭの一方または両方の制御ゲートＣＧに印加する中間電圧Ｖｐａｓｓのみを電位差ΔＶｐａｓｓだけ増加させ、残りの非選択のメモリセルトランジスタＭの制御ゲートＣＧに印加する中間電圧Ｖｐａｓｓは初期に設定された電圧に固定したままでもよい。

この場合、選択されたメモリセルトランジスタＭから離れた非選択のメモリセルトランジスタＭの誤書き込みを抑制することができる。

以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、誤書き込みを抑制しつつ、書き込み効率を向上することができる。

１ メモリセルアレイ
１ａ ブロック
１ａ１ ＮＡＮＤセルユニット
２ ビット線制御回路
３ カラムデコーダ
４ データ入出力バッファ
５ データ入出力端子
６ ロウデコーダ
７ 制御回路
８ 制御信号入力端子
９ ソース線制御回路
１０ ウェル制御回路
１００ ＮＡＮＤ型フラッシュメモリ

Claims (10)

1. メモリセルトランジスタに対してデータが書き込まれるＮＡＮＤ型フラッシュメモリであって、
   ビット線に一端が接続された第１の選択ゲートトランジスタと、
   ソース線に一端が接続された第２の選択ゲートトランジスタと、
   前記第１の選択ゲートトランジスタの他端と前記第２の選択ゲートトランジスタの他端との間で直列に接続され、電圧を制御ゲートに印加して浮遊ゲートの電荷量を制御することによりしきい値電圧を変化させてデータを書き込み可能な複数のメモリセルトランジスタと、を備え、
   前記第１の選択ゲートトランジスタと前記第２の選択ゲートトランジスタとをオフさせ、前記メモリセルトランジスタのうち非選択の第１のメモリセルトランジスタの制御ゲートに中間電圧を印加するとともに、前記メモリセルトランジスタのうち選択された第２のメモリセルトランジスタの制御ゲートに、前記中間電圧よりも高いプログラム電圧を印加するプログラム動作を実行し、
   前記プログラム動作の後、選択された前記第２のメモリセルトランジスタのしきい値電圧がベリファイレベル以上か否かをベリファイするベリファイ動作を実行し、
   前記ベリファイ動作の後、選択された前記第２のメモリセルトランジスタのしきい値電圧がベリファイレベル未満である場合には、前記プログラム動作の回数が予め規定された上限回数であるか否かを判断し、
   前記プログラム動作を実行した回数が前記上限回数ではない場合には、前記プログラム電圧を第１の電位差だけ上昇させるように設定した後、前記プログラム動作および前記ベリファイ動作を再度実行するものであり、
   前記プログラム動作を実行した回数が、前記上限回数よりも少ない回数に設定された規定回数になった場合にのみ、前記中間電圧を第２の電位差だけ上昇させ固定する
   ことを特徴とするＮＡＮＤ型フラッシュメモリ。
2. 前記第１の電位差は、前記第２の電位差以下であることを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
3. 前記第２のメモリセルトランジスタに隣接する前記第１のメモリセルトランジスタの制御ゲートに印加する前記中間電圧のみを前記第２の電位だけ上昇させる
   ことを特徴とする請求項１または２に記載のＮＡＮＤ型フラッシュメモリ。
4. 前記規定回数は、前記上限回数より１回少なく設定されていることを特徴とする請求項１ないし３の何れか一項に記載のＮＡＮＤ型フラッシュメモリ。
5. 前記規定回数は、前記上限回数より２回少なく設定されていることを特徴とする請求項１ないし３の何れか一項に記載のＮＡＮＤ型フラッシュメモリ。
6. メモリセルトランジスタに対してデータが書き込まれるＮＡＮＤ型フラッシュメモリであって、
   ビット線に一端が接続された第１の選択ゲートトランジスタと、
   ソース線に一端が接続された第２の選択ゲートトランジスタと、
   前記第１の選択ゲートトランジスタの他端と前記第２の選択ゲートトランジスタの他端との間で直列に接続され、電圧を制御ゲートに印加して浮遊ゲートの電荷量を制御することによりしきい値電圧を変化させてデータを書き込み可能な複数のメモリセルトランジスタと、を備え、
   前記第１の選択ゲートトランジスタと前記第２の選択ゲートトランジスタとをオフさせ、前記メモリセルトランジスタのうち非選択の第１のメモリセルトランジスタの制御ゲートに中間電圧を印加するとともに、前記メモリセルトランジスタのうち選択された第２のメモリセルトランジスタの制御ゲートに、前記中間電圧よりも高いプログラム電圧を印加するプログラム動作を実行し、
   前記プログラム動作の後、選択された前記第２のメモリセルトランジスタのしきい値電圧がベリファイレベル以上か否かをベリファイするベリファイ動作を実行し、
   前記ベリファイ動作の後、選択された前記第２のメモリセルトランジスタのしきい値電圧がベリファイレベル未満である場合には、前記プログラム動作の回数が予め規定された上限回数であるか否かを判断し、
   前記プログラム動作を実行した回数が前記上限回数ではない場合には、前記プログラム電圧を第１の電位差だけ上昇させるように設定した後、前記プログラム動作および前記ベリファイ動作を再度実行するものであり、
   前記プログラム電圧が、予め規定された規定電圧になった場合にのみ、前記中間電圧を第２の電位差だけ上昇させ固定する
   ことを特徴とするＮＡＮＤ型フラッシュメモリ。
7. 前記第１の電位差は、前記第２の電位差以下であることを特徴とする請求項６に記載のＮＡＮＤ型フラッシュメモリ。
8. 前記規定電圧は、前記プログラム電圧の予め規定された上限であるプログラム上限電圧と等しいことを特徴とする請求項６または７に記載のＮＡＮＤ型フラッシュメモリ。
9. 前記規定電圧は、前記プログラム電圧の予め規定された上限であるプログラム上限電圧から前記第１の電位差を引いた電圧であることを特徴とする請求項６または７に記載のＮＡＮＤ型フラッシュメモリ。
10. 前記規定電圧は、前記プログラム電圧の予め規定された上限であるプログラム上限電圧から前記第１の電位差の２倍を引いた電圧であることを特徴とする請求項６または７に記載のＮＡＮＤ型フラッシュメモリ。

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