JP5450538B2 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP5450538B2
JP5450538B2 JP2011192700A JP2011192700A JP5450538B2 JP 5450538 B2 JP5450538 B2 JP 5450538B2 JP 2011192700 A JP2011192700 A JP 2011192700A JP 2011192700 A JP2011192700 A JP 2011192700A JP 5450538 B2 JP5450538 B2 JP 5450538B2
Authority
JP
Japan
Prior art keywords
erase
voltage
well
pulse wave
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011192700A
Other languages
English (en)
Other versions
JP2013054804A (ja
Inventor
野 泰 洋 椎
枝 重 文 入
井 健 理 仲
橋 栄 悦 高
野 広 貴 上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2011192700A priority Critical patent/JP5450538B2/ja
Priority to US13/425,121 priority patent/US8953371B2/en
Publication of JP2013054804A publication Critical patent/JP2013054804A/ja
Application granted granted Critical
Publication of JP5450538B2 publication Critical patent/JP5450538B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

本発明の実施形態は、例えば、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置に関する。
半導体メモリは、微細化とともに大容量化が進んでいる。特に、ＮＡＮＤ型フラッシュメモリは、ＳＤカード、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）などに搭載されている。そして、微細化による信頼性劣化問題も顕在化してきている。書き込み/消去による劣化の主な要因の１つとして考えられるのは、メモリセルのトンネル酸化膜にかかる電界ストレスである。
このようなＮＡＮＤ型フラッシュメモリは、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電界を基板とメモリセルの浮遊ゲートとの間に印加することにより、浮遊ゲートへ電子を注入し（Ｐｒｏｇｒａｍ）、もしくは、引き抜く（Ｅｒａｓｅ）。そして、例えば、データ“０”、“１”が、この浮遊ゲートの電荷の状態（閾値電圧）に対応づけられて、メモリセルにデータが記憶されることになる。
このような書き込み／消去動作を繰り返すことにより、メモリセルのトンネル酸化膜に、電界ダメージが加わり徐々に欠陥が増加する。そして、浮遊ゲートに蓄積された電子がトンネル酸化膜中の欠陥を通して、抜けていき、データ保持特性が悪化する。
特開２００４-２３０４４号公報
信頼性の低下を抑制することが可能な半導体記憶装置を提供する。
実施例に従った
半導体記憶装置は、ウェル上にトンネル絶縁膜を介して形成された浮遊ゲートに蓄積する電荷量を制御することにより電気的にデータを書き換え可能な複数のメモリセルを備える。半導体記憶装置は、前記ウェル、及び前記浮遊ゲート上に絶縁膜を介して形成された制御ゲートに電圧を印加する制御回路を備える。
前記メモリセルの消去動作において、前記制御回路は、第１の消去電圧が階段状に上昇する第１のパルス波を、前記ウェルに印加し、その後、第２の消去電圧の第２のパルス波を、前記ウェルに印加する。
図１は、本発明の実施例１に係るＮＡＮＤ型フラッシュメモリ１００の構成の一例を示すブロック図である。 図２は、図１に示すメモリセルアレイ１の構成の一例を示す回路図である。 図３は、図２に示すメモリセルアレイ１の１つのメモリセルの断面を示す断面図である。 図４は、図２に示すメモリセルアレイ１のドレイン側選択ＭＯＳトランジスタＳＧＤＴｒ、ソース側選択ＭＯＳトランジスタＳＧＳＴｒの断面を示す断面図である。 図５は、メモリセルＭの閾値電圧の分布を示す図である。 図６は、メモリセルアレイ１の断面の一部の構成を示す図である。 図７は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形の一例を示す波形図である。 図８は、消去ループ数と書き込み／消去回数との関係を示す図である。 図９は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形の他の例を示す波形図である。 図１０は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形のさらに他の例を示す波形図である。 図１１は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形のさらに他の例を示す波形図である。 図１２は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形のさらに他の例を示す波形図である。 図１３は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形のさらに他の例を示す波形図である。 図１４は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形のさらに他の例を示す波形図である。 図１５は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形のさらに他の例を示す波形図である。 図１６、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形のさらに他の例を示す波形図である。 図１７は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形のさらに他の例を示す波形図である。 図１８は、消去ベリファイの結果に応じて、第２のパルスの段数を設定するフローの一例を示す図である。 図１９は、消去電圧のパルス波を印加した後のメモリセルの閾値電圧の分布の一例を示す図である。 図２０は、消去ループ数と書き込み／消去回数との関係を示す図である。 図２１は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形のさらに他の例を示す波形図である。 図２２は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形のさらに他の例を示す波形図である。 図２３は、消去ベリファイの結果に応じて、第２のパルスの段数を設定するフローの一例を示す図である。
以下、各実施例について、図面に基づいて説明する。
図１は、本発明の実施例１に係るＮＡＮＤ型フラッシュメモリ１００の構成の一例を示すブロック図である。また、図２は、図１に示すメモリセルアレイ１の構成の一例を示す回路図である。
図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１と、ビット線制御回路２と、カラムデコーダ３と、データ入出力バッファ４と、データ入出力端子５と、ロウデコーダ６と、制御回路７と、制御信号入力端子８と、ソース線制御回路９と、ウェル制御回路１０と、を備える。
メモリセルアレイ１は、後述のように、複数のビット線と、複数のワード線と、ソース線とを含む。このメモリセルアレイ１は、例えば、ＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置された複数のブロック（図２）で構成されている。
このメモリセルアレイ１には、ビット線の電圧を制御するためのビット線制御回路２と、ワード線の電圧を制御するためのロウデコーダ６とが接続されている。データの書き込み動作時には、何れかのブロックがロウデコーダ６により選択され、残りのブロックが非選択とされる。
このビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介して該メモリセルの状態を検出したり、ビット線を介して該メモリセルに書き込み制御電圧を印加して該メモリセルに書き込みを行う。
また、ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内の該データ記憶回路は、カラムデコーダ３により選択され、このデータ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。
また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択された該データ記憶回路に記憶される。データ入出力端子５からは、書き込みデータの他に、書き込み、読み出し、消去、およびステータスリード等の各種コマンド、アドレスも入力される。
ロウデコーダ６は、メモリセルアレイ１に接続されている。このロウデコーダ６は、メモリセルアレイ１のワード線（メモリセルＭの制御ゲート）に、読み出し或いは書き込み或いは消去に必要な電圧を、印加する。ロウデコーダ６は、例えば、書き込み電圧をパルス波で、メモリセルＭの制御ゲートに印加する。
ソース線制御回路９は、メモリセルアレイ１に接続されている。このソース線制御回路９は、ソース線ＳＲＣの電圧を制御するようになっている。
ウェル制御回路１０は、メモリセルアレイ１に接続されている。このウェル制御回路１０は、メモリセルが形成される半導体基板（ウェル）の電圧を制御するようになっている。ウェル制御回路１０は、例えば、消去電圧をパルス波でウェルに印加する。
制御回路７は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、および、ウェル制御回路１０を、制御するようになっている。
ここでは、この制御回路７には、電源電圧を昇圧する後述のポンプ回路等が含まれている。制御回路７は、該ポンプ回路により電源電圧を必要に応じて昇圧し、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、および、ウェル制御回路１０に、供給するようになっている。また、制御回路７はメモリセルアレイ１が配置されるチップとは別のチップに存在しても良い。
この制御回路７は、外部から制御信号入力端子８を介して入力される制御信号（コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、レディ／ビジー信号ＲＹ／ＢＹ等）およびデータ入出力端子５からデータ入出力バッファ４を介して入力されるコマンドに応じて制御動作する。すなわち、制御回路７は、該制御信号およびコマンドに応じて、データのプログラム（書き込み）、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリセルアレイ１の各部に供給する。
ここで、図２に示すように、メモリセルアレイ１は、複数のＮＡＮＤセルユニット１ａが接続されて構成されるブロックＢＬＫ０〜ＢＬＫｎを有する。なお、各ブロックＢＬＫ０〜ＢＬＫｎは、半導体基板のｎ型のウェルＷｅｌｌ（ｎ）に形成されたｐ型のウェルＷｅｌｌ（ｐ）に形成されている。
ＮＡＮＤセルユニット１ａは、ＮＡＮＤストリングを構成する直列接続された複数（ｎ＋１（例えば６４））個のメモリセルＭ０〜Ｍｎと、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒと、ソース側選択ＭＯＳトランジスタＳＧＳＴｒとにより、構成されている。また、ソース側選択ＭＯＳトランジスタＳＧＳＴｒは、ソース線ＳＲＣに接続されている。なお、ソース側選択ゲートトランジスタＳＧＳＴｒ、および、ドレイン側選択ゲートトランジスタＳＧＤＴｒは、ここでは、ｎＭＯＳトランジスタである。
各行に配置されたメモリセルＭ０〜Ｍｎの制御ゲートは、それぞれ、ワード線ＷＬ０〜ＷＬｎに接続されている。
ビット線ＢＬ０〜ＢＬｍは、ワード線ＷＬ０〜ＷＬｎおよびソース線ＳＲＣと直行するように配置されている。
また、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒのゲートは、ドレイン側選択ゲート線ＳＧＤに接続されている。そして、ドレイン側選択ゲートトランジスタＳＧＤＴｒは、ＮＡＮＤストリング１ａ１の一端とビット線ＢＬ０〜ＢＬｍとの間に接続されている。
また、ソース側選択ＭＯＳトランジスタＳＧＳＴｒのゲートは、ソース側選択ゲート線ＳＧＳに接続されている。そして、ソース側選択ゲートトランジスタＳＧＳＴｒは、ＮＡＮＤストリング１ａ１の他端とソース線ＳＲＣとの間に接続されている。
ロウデコーダ６は、トランスファーゲート（図示せず）を介して、ワード線ＷＬ０〜ＷＬｎ、ドレイン側選択ゲート線ＳＧＤおよびソース側選択ゲート線ＳＧＳに接続されている。このトランスファーゲートをオンすることにより、ワード線ＷＬ０〜ＷＬｎ、ドレイン側選択ゲート線ＳＧＤおよびソース側選択ゲート線ＳＧＳに所定の電圧が印加できる状態になる。一方、トランスファーゲートをオフにすることにより、ワード線ＷＬ０〜ＷＬｎ、ドレイン側選択ゲート線ＳＧＤおよびソース側選択ゲート線ＳＧＳをフローティング状態にすることができる。
このように、ロウデコーダ６は、メモリセルアレイ１の各ブロックＢＬＫ０〜ＢＬＫｎを選択し、選択したブロックの書き込み・読み出し動作を制御する。すなわち、ロウデコーダ６は、ドレイン側選択ゲート線とソース側ゲート線に印加する電圧を制御し、且つ、ワード線（メモリセルの制御ゲート）に印加する電圧を制御することによりメモリセルを選択する。
ここで、ブロックＢＬＫ０を消去して、ブロックＢＬＫ１を消去しない場合を考える。
消去ブロックＢＬＫ０のワード線ＷＬ０〜ＷＬｎ、ドレイン側選択ゲート線ＳＧＤおよびソース側選択ゲート線ＳＧＳには０Ｖを印加するため、ブロックＢＬＫ０に接続されたロウデコーダ６のトランスファーゲートをオンにする。
一方、非消去ブロックＢＬＫ１のワード線ＷＬ０〜ＷＬｎはフローティング状態にするため、ブロックＢＬＫ１に接続されたロウデコーダ６のトランスファーゲートをオフにする。
消去する際には、ウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）には共通に消去電圧が印加される。すなわち、非消去ブロックＢＬＫ１のワード線は容量カップリングにより電位が上昇する。その結果、非消去ブロックＢＬＫ１のトランスファーゲートのソース・ドレイン間には大きな電位差が発生する。この消去状態が永く続くと、非消去ブロックＢＬＫ１のトランスファーゲートが劣化してしまう。
ここで、図３は、図２に示すメモリセルアレイ１の１つのメモリセルの断面を示す断面図である。
図３に示すように、メモリセルＭ（Ｍ０〜Ｍｎ）は、浮遊ゲートＦＧと、制御ゲートＣＧ（ＷＬ）と、拡散層４２と、を有する。なお、制御ゲートＣＧは、ワード線ＷＬと電気的に接続され、複数のメモリセルＭ０〜Ｍｎ間において共通となっている。
半導体基板に形成されたウェルＷｅｌｌ（ｐ）（図３では「ウェル４１」と称する）には、メモリセルＭのソース・ドレイン拡散層（ここではｎ＋拡散層）となる拡散層４２が形成されている。また、ウェル４１の上にはゲート絶縁膜（トンネル絶縁膜）４３を介して浮遊ゲートＦＧが形成されている。この浮遊ゲートＦＧ上には、ゲート絶縁膜４５を介して制御ゲートＣＧが形成されている。
このメモリセルＭは、閾値電圧に応じてデータを記憶し且つ閾値電圧を制御することにより記憶されているデータを電気的に書き換え可能になっている。この閾値電圧は、浮遊ゲートＦＧに蓄えられる電荷量により決まる。浮遊ゲートＦＧ中の電荷量は、ゲート絶縁膜４３を通るトンネル電流で変化させることができる。
すなわち、ウェル４１と拡散層（ソース拡散層／ドレイン拡散層）４２とに対して、制御ゲートＣＧを十分高い電圧にすると、ゲート絶縁膜４３を通して電子が浮遊ゲートＦＧに注入される。これにより、メモリセルＭの閾値電圧が高くなる（例えば、記憶されるデータが２値の場合、書き込み状態に相当する）。
一方、制御ゲートＣＧに対して、ウェル４１と拡散層（ソース拡散層／ドレイン拡散層）４２とを十分高い電圧にすると、ゲート絶縁膜４３を通して電子が浮遊ゲートＦＧから放出される。これにより、メモリセルＭの閾値電圧が低くなる（例えば、記憶されるデータが２値の場合、消去状態に相当する）。
このように、メモリセルＭは、浮遊ゲートＦＧに蓄積する電荷量を制御することにより、記憶するデータを書き換え可能である。
また、図４は、図２に示すメモリセルアレイ１のドレイン側選択ＭＯＳトランジスタＳＧＤＴｒ、ソース側選択ＭＯＳトランジスタＳＧＳＴｒの断面を示す断面図である。
図４に示すように、ウェル４１には、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒ、ソース側選択ＭＯＳトランジスタＳＧＳＴｒのソース拡散層／ドレイン拡散層となる拡散層４７が形成されている。また、ウェル４１の上にはゲート絶縁膜４８を介して制御ゲート４９（ＳＧＳ、ＳＧＤ）が形成されている。
ここで、図５は、メモリセルＭの閾値電圧の分布を示す図である。
図５に示すようにメモリセルＭが２値データ（１ビット／セル）を記憶する場合、データの閾値電圧分布は、図５中Ａのようになる。閾値電圧が負の状態がデータ“１”（消去状態）、閾値電圧が正の状態がデータ“０”となっている。
また、メモリセルＭが４値データ（２ビット／セル）を記憶する場合、データの閾値電圧分布は、図５中Ｂのようになる。この場合、閾値電圧の低い方から、４種類の閾値電圧分布（Ｅ、Ａ、Ｂ及びＣ）が設けられる。
これらの閾値電圧分布に対して、４通りのデータ“１１”、“０１”、“００”、“１０”が割り付けられる。ここで、閾値電圧分布Ｅは、後述の消去シーケンスの一括ブロック消去によって得られる負の閾値電圧状態である。
また、各閾値分布間の電圧ＡＲ，ＢＲ、ＣＲは読み出し時、ベリファイ時の判定電圧である。
また、Ｖｒｅａｄ（「読出パス電圧」と称する場合もある）は、最も高い閾値電圧分布Ｃの上限よりも高い電圧である。このＶｒｅａｄは、読み出し時において、非選択のワード線に加わる電圧である。
ここで、図６は、メモリセルアレイ１の断面の一部の構成を示す図である。
図６に示すように、消去動作時において、ウェル制御回路１０は、制御回路７により制御され、出力電圧（消去電圧）ＶＥＲＡを出力するようになっている。この出力電圧（消去電圧）ＶＥＲＡは、ウェル制御回路１０により、適宜制御されて、ウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に印加される。
なお、メモリセルＭの消去動作時において、浮遊ゲートＦＧ上に絶縁膜を介して形成されたメモリセルＭの制御ゲートＣＧの電位は、例えば、ロウデコーダ６により固定電位（接地電位）に設定される。
これにより、ウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に階段状に上昇する消去電圧ＶＥＲＡをパルス波で印加されることで、浮遊ゲートＦＧよりもウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）が高電位となる。したがって、浮遊ゲートＦＧに蓄積された電荷がトンネル絶縁膜を介してウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に流れる（メモリセルＭに記憶されたデータが消去される）。
一方、書き込み動作時において、ロウデコーダ６は、制御回路７により制御され、制御ゲートＣＧに書き込み電圧を印加するようになっている。
なお、メモリセルＭの書き込み動作時において、ウェル制御回路１０は、制御回路７により制御され、ウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）を固定電位（接地電位）に設定する。
これにより、制御ゲートＣＧに階段状に上昇する書き込み電圧をパルス波で印加されることで、浮遊ゲートＦＧがウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）よりも高電位となる。したがって、電荷がウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）からトンネル絶縁膜を介して浮遊ゲートＦＧに蓄積される（メモリセルＭにデータが記憶される）。
次に、以上のような構成を有する半導体記憶装置１００の消去動作の例について説明する。なお、以下では、消去動作時における、ウェル制御回路が出力する消去電圧の波形に関して説明する。また、書き込み動作時における、ロウデコーダ６が出力する書き込み電圧の波形についても同様に説明することができる。この場合、メモリセルＭの消去が完了したか否かを検証する消去ベリファイが、メモリセルＭの書き込みが完了したか否かを検証する書き込みベリファイに対応する。そして、ウェル制御回路１０が消去電圧（階段状に上昇する場合を含む）のパルス波をウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に印加する点が、ロウデコーダ６が書き込み電圧（階段状に上昇する場合を含む）のパルス波を制御ゲートＣＧに印加する点に対応する。
（第１の実施形態）
図７は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形の一例を示す波形図である。なお、図７において、縦軸が消去電圧ＶＥＲＡであり、横軸が時間である。
メモリセルＭの消去動作において、ロウデコーダ６は、メモリセルＭの制御ゲートＣＧの電位を固定電位（例えば、接地電位）にする。
ウェル制御回路１０は、振幅である第１の消去電圧が階段状に上昇する第１のパルス波Ｐ１を、ウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に印加する（Ｅｒａｓｅ１）。
そして、メモリセルＭの消去が完了したか否かを検証する消去ベリファイが実行される（Ｖｅｒｉｆｙ１）。すなわち、ウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）への第１のパルス波Ｐ１の印加と、ウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）への第２のパルス波Ｐ２の印加との間に、消去ベリファイが実行される。
消去ベリファイ（Ｖｅｒｉｆｙ１）によりメモリセルＭの消去が完了していないと検証された場合には、ウェル制御回路１０は、第２の消去電圧を振幅とする第２のパルス波Ｐ２を、ウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に印加する（Ｅｒａｓｅ２）。
そして、消去ベリファイが実行される（Ｖｅｒｉｆｙ２）。
なお、第１のパルス波Ｐ１の第１のパルス幅ｔＥＲＡ１は、略方形波である第２のパルス波Ｐ２の第２のパルス幅ｔＥＲＡ２よりも大きい。また、該第２の消去電圧は、該第１の消去電圧よりもΔＶＥＲＡだけ高く設定されている。また、第１のパルス波の各階段の段差はΔＶＥＲＡである。
ここで、パルス幅は、パルス波の立ち上がり（階段状に上昇する場合は、最初の段の立ち上がり）から電圧が一定になった後立ち下がるまでの幅を意味する。また、このパルス波はウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に電圧を供給する配線に針を当てて観察できる。また、電圧発生回路の出力に針を当てても観察できる。
このように、１発目の階段状の第１のパルス波Ｐ１のパルス幅ｔＥＲＡ１を、第２のパルス波Ｐ２の第２のパルス幅ｔＥＲＡ２よりも大きくすることにより、第１のパルス波Ｐ１により浮遊ゲートＦＧに蓄積された電荷がウェルＷｅｌｌ（Ｐ）により抜ける。そのため、第２のパルス波Ｐ２の第２のパルス幅ｔＥＲＡ２を短くすることにより、２発目の第２のパルス波Ｐ２によるトンネル絶縁膜に対するストレスを緩和することができる。
また、トンネル絶縁膜に対するストレスを緩和することにより、図８に示すように、消去ループ数を削減することができる。ここで、比較例は全て略方形波を用いて消去動作を行った場合である。このように本実施例を適用することにより、書き込み／消去回数が増加しても、トンネル絶縁膜が劣化しにくいため消去ループ数が増えにくい。その結果、書き込み／消去回数が増加した場合であっても、消去不良（メモリセルＭが所定回数の消去電圧を印加しても消去出来ない不良）が発生しにくく、高速に消去動作を行うことができる。次に、図９は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形の他の例を示す波形図である。
（変形例１）
図９に示すように、階段状に上昇する第１の消去電圧の段差（ΔＶＥＲＡ−ｓｔｅｐ１）は、第２のパルス波Ｐ２の第２の消去電圧と、階段状に上昇する第１の消去電圧の最終値との差（ΔＶＥＲＡ）よりも小さくなるように設定されている。ここで、第１のパルス波Ｐ１は第１段ＳＴ１、第２段ＳＴ、第３段ＳＴ３、第４段ＳＴ４の４段の段差を有している。
このように、第１のパルス波Ｐ１の段差（ΔＶＥＲＡ−ｓｔｅｐ１）を、差（ΔＶＥＲＡ）よりも小さくすることにより、第１のパルス波Ｐ１による浮遊ゲートＦＧに蓄積された電荷がウェルＷｅｌｌ（Ｐ）に緩やかに抜けるため、トンネル絶縁膜に対するストレスを緩和することができる。すなわち、第１のパルス波Ｐ１の第１段ＳＴ１においては、浮遊ゲートＦＧに多くの電荷が蓄積されている。この段階でウェルＷｅｌｌ（ｐ）に大きな電圧を加えることは、トンネル絶縁膜に大きな電界ストレスを加えることになる。そこで、第１段ＳＴ１から第４段ＳＴ４まで小さい電位差ｓｔｅｐ１で上昇させることにより、トンネル絶縁膜の電界ストレスを緩和している。
第１のパルス波Ｐ１の印加により浮遊ゲートＦＧの電荷が有る程度少なくなったとき、第２のパルス波Ｐ２として消去電圧を第１のパルス波Ｐ１の第４段ＳＴ４からΔＶＥＲＡ上昇させる。その結果、トンネル絶縁膜の電界ストレスを緩和しつつ、高速に消去動作を行うことができる。
また、第１のパルス波Ｐ１の印加において、トンネル絶縁膜の電界ストレスが緩和されるため、第１のパルス波Ｐ１の幅ｔＥＲＡ１の幅を第２のパルス波Ｐ２の幅ｔＥＲＡ２とほぼ等しくすることもできる。その結果、高速に消去動作を行うことができる。
（変形例２）
次に、図１０は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形のさらに他の例を示す波形図である。
図１０に示すように、第２のパルス波Ｐ２の第２の消去電圧も、階段状に上昇するように設定される。第２のパルス波Ｐ２も第１のパルス波Ｐ１と同様に４段の段差（第１段ＳＴ２−１〜ＳＴ２−４）を有している。
なお、第２のパルス波Ｐ２の階段状に上昇する第２の消去電圧の初期値は、第１のパルス波Ｐ１の階段状に上昇する第１の消去電圧の最終値よりも低く設定されている。すなわち、第１のパルス波Ｐ１の第４段ＳＴ４−１の電圧は第２のパルス波Ｐ２の第１段ＳＴ２−１の電圧よりも高い。
また、第２のパルス波Ｐ２の階段状に上昇する第２の消去電圧の最終値（第４段ＳＴ２−４）は、第１のパルス波Ｐ１の階段状に上昇する第１の消去電圧の最終値（第４段ＳＴ４−１）よりも高く設定されている。
なお、図１０に示す例では、消去ベリファイ（Ｖｅｒｉｆｙ２）によりメモリセルＭの消去が完了していないと検証された場合には、ウェル制御回路１０は、第３の消去電圧を振幅とする第３のパルス波Ｐ３を、ウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に印加する（Ｅｒａｓｅ３）。
なお、第３のパルス波Ｐ３の第３の消去電圧は、第２のパルス波Ｐ２の第２の消去電圧の第４段ＳＴ４−２よりも高く設定される。
そして、ウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に第３のパルス波Ｐ３を印加した後、消去ベリファイが実行される（Ｖｅｒｉｆｙ３）。
このように、第２のパルス波Ｐ２の第２の消去電圧を、階段状に上昇するように設定することにより、２発目の第２のパルス波Ｐ２によるトンネル絶縁膜に対するストレスを緩和することができる。例えば、書き込み・消去動作を繰り返し、トンネル絶縁膜が劣化（欠陥が多くなる）した場合、浮遊ゲートに蓄積された電荷が抜けにくくなる。その結果、第１のパルス波Ｐ１のみでは十分に浮遊ゲートに蓄積された電荷を抜くことができなくなる場合がある。そこで、２発目の第２のパルス波Ｐ２も階段状にすることにより、トンネル絶縁膜に加わる電界を緩和することができる。また、トンネル絶縁膜の劣化は、書き込み・消去動作の回数を記憶しておくことや、１回前の消去動作のパルス数により判断することができる。
また、第２のパルス波Ｐ２の第１段ＳＴ２−１を第１のパルス波Ｐ１の第４段ＳＴ４−１よりも低くすることにより、トンネル絶縁膜に急激に電界が加わることを防止している。また、２のパルス波Ｐ２の第４段ＳＴ２−４を第１のパルス波Ｐ１の第４段ＳＴ４−１よりも高くすることにより、浮遊ゲートに蓄積された電荷を十分に引き抜くことができる。
次に、図１１は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形のさらに他の例を示す波形図である。
（変形例３）
図１１に示すように、第３のパルス波Ｐ３の第３の消去電圧は、階段状に上昇する第２の消去電圧の最終値（第４段ＳＴ４−２）と等しく設定されている。
なお、図１１に示す例では、消去ベリファイ（Ｖｅｒｉｆｙ３）によりメモリセルＭの消去が完了していないと検証された場合には、ウェル制御回路１０は、第４の消去電圧を振幅とする第４のパルス波Ｐ４を、ウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に印加する（Ｅｒａｓｅ４）。
なお、第４のパルス波Ｐ４の第４の消去電圧は、第３のパルス波Ｐ３の第３の消去電圧よりも高く設定される。
そして、ウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に第４のパルス波Ｐ４を印加した後、消去ベリファイが実行される（Ｖｅｒｉｆｙ４）。
このように、第３のパルス波Ｐ３の第３の消去電圧は、階段状に上昇する第２の消去電圧の最終値と等しく設定することにより、トンネル絶縁膜に対するストレスを緩和しつつ、消去動作を高速におこなうことができる。第３のパルス波Ｐ３の幅ｔＥＲＡ３は、第２のパルス波Ｐ２の第４段ＳＴ２−４の幅ｔＳＴ４−２よりも広い。よって、第２のパルスはＰ２の第４段ＳＴ４−２から電圧をステップアップさせなくても、浮遊ゲートの電荷を十分に引き抜くことができる場合がある。また、第３のパルス波Ｐ３を高くしなくても良いため、トンネル絶縁膜に対するストレスを緩和するとともに、第３のパルス波Ｐ３の立ち上がり時間を短くすることができ、消去動作を短くすることができる。
（変形例４）
次に、図１２は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形のさらに他の例を示す波形図である。
図１２に示すように、ウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）への第１のパルス波Ｐ１の印加後、セット期間（ｓｅｔ）を介して、ウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）への第２のパルス波Ｐ２の印加を実行する。すなわち、ウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）への第１のパルス波Ｐ１の印加と、ウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）への第２のパルス波Ｐ２の印加との間に、消去ベリファイが実行されないようにしてもよい。
特に、書き込み・消去動作を繰り返し、トンネル絶縁膜が劣化した場合、１回目の消去ベリファイ（Ｖｅｒｉｆｙ１）は、パスしない可能性が高い。そこで、この１回目の消去ベリファイ（Ｖｅｒｉｆｙ１）を省略することにより、消去動作の時間を短縮することができる。また、トンネル絶縁膜の劣化は、書き込み・消去動作の回数を記憶しておくことや、１回前の消去動作のパルス数により判断することができる。
（変形例５）
次に、図１３は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形のさらに他の例を示す波形図である。
図１３に示すように、第２のパルス波Ｐ２の階段状に上昇する第２の消去電圧の段数は、第１のパルス波Ｐ１の階段状に上昇する前記第１の消去電圧の段数と異なるように設定されている。
特に、図１３の例では、第１のパルス波Ｐ１の階段状に上昇する第１の消去電圧の段数（ＳＴ１−１〜ＳＴ７−１の７段）は、第２のパルス波Ｐ２の階段状に上昇する第２の消去電圧の段数（ＳＴ１−２〜ＳＴ４−２の４段）よりも多く設定されている。また、第１のパルス波Ｐ１及び第２のパルス波の各段の段差はΔＶＥＲＡである。
このように、第２のパルス波Ｐ２の階段状に上昇する第２の消去電圧の段数は、第１のパルス波Ｐ１の階段状に上昇する前記第１の消去電圧の段数と異なるように設定することにより、トンネル絶縁膜に対するストレスを緩和することができる。
具体的には、第１のパルス波Ｐ１の段数を多くすることにより、第１のパルス波の幅ｔＥＲＡ１を第２のパルス波の幅ｔＥＲＡ２よりも長くすることができる。その結果、トンネル絶縁膜に対するストレスを緩和することができる。また、第１のパルス波Ｐ１の第７段ＳＴ７−１よりも第２のパルス波Ｐ２の第１段ＳＴ２−１を低くすることにより、トンネル絶縁膜が劣化した場合でも、トンネル絶縁膜に加わる電界ストレスを緩和することができる。
また、第１のパルス波Ｐ１の最終数ＳＴ７−１よりも第２のパルス波Ｐ２の最終段ＳＴ４−２を高くするように各パルス波の段数を設定することにより、第２パルス波Ｐ２の印加で浮遊ゲートに蓄積された電荷を確実に引き抜くことができる。
（変形例６）
次に、図１４は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形のさらに他の例を示す波形図である。
図１４に示すように、第２のパルス波Ｐ２の階段状に上昇する第２の消去電圧の段差（ΔＶＥＲＡ−ｓｔｅｐ２）は、第１のパルス波Ｐ１の階段状に上昇する第１の消去電圧の段差（ΔＶＥＲＡ−ｓｔｅｐ１）よりも小さく設定されている。なお、ΔＶＥＲＡ＞ΔＶＥＲＡ−ｓｔｅｐ１＞ΔＶＥＲＡ−ｓｔｅｐ２の関係となっている。
このように、第２の消去電圧の段差（ΔＶＥＲＡ−ｓｔｅｐ２）を、第１の消去電圧の段差（ΔＶＥＲＡ−ｓｔｅｐ１）よりも小さく設定することにより、３発目の第３のパルス波Ｐ３を印加した際のトンネル絶縁膜に対するストレスを緩和することができる。
また、浮遊ゲートに比較的多くの電荷が蓄積された状態の第１パルス波Ｐ１の第１段ＳＴ１−１を低い電圧から上昇させることができ、トンネル絶縁膜に加わる電荷ストレスを緩和させつつ消去動作を高速化することができる。
また、第１のパルス波Ｐ１の幅ｔＥＲＡ１を短くすることができる。すなわち、第１のパルス波Ｐ１の段数と第２のパルス波Ｐ２の段数を等しくすることにより、第１のパルス波Ｐ１の幅ｔＥＲＡ１と第２のパルス波Ｐ２の幅ｔＥＲＡ２をほぼ等しくすることができる。その結果、消去動作を高速化することができる。
（変形例７）
次に、図１５は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形のさらに他の例を示す波形図である。
図１５に示すように、第３、第４のパルス波Ｐ３、Ｐ４の階段状に上昇する第３、第４の消去電圧の段差（ΔＶＥＲＡ−ｓｔｅｐ２）は、第１、第２のパルス波Ｐ１、Ｐ２の階段状に上昇する第１、第２の消去電圧の段差（ΔＶＥＲＡ−ｓｔｅｐ１）よりも小さく設定されているようにしてもよい。
なお、図１５に示す例では、消去ベリファイ（Ｖｅｒｉｆｙ４）によりメモリセルＭの消去が完了していないと検証された場合には、ウェル制御回路１０は、第５の消去電圧を振幅とする第５のパルス波Ｐ５を、ウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に印加する（Ｅｒａｓｅ５）。
なお、第５のパルス波Ｐ５の第５の消去電圧は、第４のパルス波Ｐ４の第４の消去電圧の最終段（ＳＴ４−４）よりもΔＶＥＲＡだけ高く設定される。
図１５から解るように、第１乃至第４のパルス波の第１段ＳＴ１−１、ＳＴ１−２、ＳＴ１−３、ＳＴ４−１は、第２のパルス波Ｐ２と第３のパルス波Ｐ３の間で他のパルス間よりも大きく上昇している。すなわち、浮遊ゲートに蓄積された電荷の量が少なくなり、トンネル絶縁膜に加わる電界ストレスが小さくなったと判断されたときに、段差のステップ幅を小さくする。その結果、トンネル絶縁膜に加わる電界ストレスを緩和するとともに、消去動作を高速に行うことができる。
（第２の実施形態）
第２の実施形態として図１６、図１７を用いて説明する。第２の実施形態は、第１の実施形態に対してベリファイ動作の結果を次の消去電圧のパルス波形に反映させる点が、第１の実施形態と異なる。図１６、図１７は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形のさらに他の例を示す波形図である。
図１６、図１７に示す例では、消去ベリファイ（Ｖｅｒｉｆｙ１）によりメモリセルＭの消去が完了していないと検証された場合に、ウェル制御回路１０は、メモリセルＭの閾値電圧のレベルに応じて、階段状の第２のパルスの段数を変化させる。
例えば、図１６、図１７に示すように、消去ベリファイ（Ｖｅｒｉｆｙ１）の判定電圧を階段状に上昇させて、メモリセルＭの消去のレベル、すなわち、メモリセルＭの閾値電圧のレベルを判定する。このメモリセルＭの消去のレベルに応じて、次のパルス波の階段状の段数が設定される。
すなわち、ベリファイ動作において、制御ゲートに加わる電圧ＶＣＧを判定電圧Ｖ１〜Ｖ５まで５段階に変化させる。この判定電圧ｅｖｅｒ０からｅｖｅｒ５まで順に消去が完了しているかどうか検証する。判定電圧が高くなるほど、浮遊ゲートの電荷蓄積量が多くてもパスしやすくなる。すなわち、判定電圧ｅｒｖ４ほどメモリセルＭの閾値が高く消去が不完全であると言える。
図１６の例では、メモリセルＭの閾値電圧が、例えば、５段階の５段目の判定電圧に応じた判定電圧ｅｒｖ４で消去が完了していると判断されたとする。すなわち、消去が完了するまでには、大きな消去電圧を印加する必要があることが判明する。そのため、階段状の第２のパルス波Ｐ２の電圧ステップアップ数が４回（ΔＶＲＥＡ×４）に設定される。なお、第２のパルス波Ｐ２の階段の段数は５段になる。
また、図１７の例では、メモリセルＭの閾値電圧が、５段階の３段目の判定電圧ｅｖｅｒ２で消去が完了していると判断されたとする。すなわち、消去が完了するまでには、さほど大きな消去電圧を印加する必要がないことが判明する。そのため、階段状の第２のパルス波Ｐ２の電圧ステップアップ数が２回（ΔＶＲＥＡ×２）に設定される。なお、第２のパルス波Ｐ２の階段の段数は３段になる。
ここで、図１８は、消去ベリファイの結果に応じて、第２のパルスの段数を設定するフローの一例を示す図である。また、図１９は、消去電圧の第１パルス波Ｐ１を印加した後のメモリセルの閾値電圧の分布の一例を示す図である。また、図２０は、消去ループ数と書き込み／消去回数との関係を示す図である。また、フローチャートに示す、各ステップは、例えば制御回路７が制御、または、判断する。
図１８に示すように、先ず、ウェル制御回路１０は、第１のパルス波Ｐ１をウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に印加する（ステップＳ１）。
次に、消去ベリファイの判定電圧を階段状（例えば、５段階）に上昇させて、消去ベリファイを実行する（ステップＳ２）。
次に、例えば、５段階の何段目の判定電圧で消去ベリファイをパスしたかを判定する（ステップＳ３）。これにより、メモリセルＭの閾値電圧が、５段階の何段目の判定電圧に応じた電圧であるかが判定される。
図１９に示す例では、５種類の判定電圧（０Ｖ（ｅｒｖ０）、ｅｒｖ１〜ｅｒｖ４）のうち、５段目の判定電圧ｅｒｖ４で消去ベリファイをパスしている。
次に、判定電圧ｅｒｖ０で消去ベリファイをパスしている場合は、メモリセルＭの消去が完了していると判断し、消去動作が終了する（ステップＳ４）。
次に、ウェル制御回路１０は、ｅｒｖ１〜ｅｒｖ４のどの判定電圧で消去ベリファイをパスしたかにより段数の次のパルス波（ここでは、第２のパルス波Ｐ２）を決定する（ステップＳ５）
次に、ステップＳ５で決定したパルス数に応じたパルス波形を消去電圧としてウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に印加する（ステップＳ５→ステップＳ１）。
このように、消去ベリファイの結果に応じて、階段状の第２のパルスの段数を変化させることにより、最適な消去電圧の第２のパルス波をウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）印加することができる。その結果、図２０に示すように消去ループ数をさらに削減することができる。ここで図２０において、比較例は全て略方形波を用いて消去動作を行った場合である。このように、何段目の判定電圧で消去ベリファイをパスしたかにより第２のパルス波を調整する。そのため、第２のパルス波の印加で消去動作を終了させることが出来る。すなわち、図２０に示すように書き込み／消去の回数が増加しない。その結果、書き込み／消去回数が増加した場合であっても、高速に消去動作を行うことができる。
（変形例１）
次に、図２１、図２２は、メモリセルの消去動作時における、ウェル制御回路が出力する消去電圧の波形の他の例を示す波形図である。
図２１、図２２に示す例では、消去ベリファイ（Ｖｅｒｉｆｙ１）によりメモリセルＭの消去が完了していないと検証された場合に、ウェル制御回路１０は、メモリセルＭの閾値電圧のレベルに応じて、階段状の第２のパルスの段数を変化させる点は同じである。ここで、前回の例とは消去ベリファイにおいて判定電圧毎に消去ベリファイをパスしたか否かを判定する点が異なる。図２３に本変形例のフローチャートを示す。また、フローチャートに示す、各ステップは、例えば制御回路７が制御、または、判断する
図２２に示すように、先ず、ウェル制御回路１０は、第１のパルス波Ｐ１をウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に印加する（ステップＳ１１）。
次に、通常の判定電圧（例えば、図１９のｅｒｖ０）で消去ベリファイを実行し、メモリセルＭの消去が完了している場合には、消去動作が終了する（ステップＳ１２）。
一方、メモリセルＭの消去が完了していない場合には、判定電圧を１段高くしたパルス波（例えば、図１９のｅｒｖ１）で消去ベリファイを実行する（ステップＳ１３）。
次に、ステップＳ１３の消去ベリファイをパスしているか否かが判断される（ステップＳ１４）。この消去ベリファイをパスしていない場合には、最も高い判定電圧を用いてベリファイしたかどうか判断する（ステップＳ１５）。ステップ１５で最も高い判定電圧を用いてベリファイを行っていない場合はステップＳ１３に戻り、判定電圧を１段高くした判定電圧（例えば、図１９のｅｒｖ２）で消去ベリファイを実行する。
一方、この消去ベリファイをパスしている場合、または、最も高い判定電圧を用いてベリファイ（ここでは、例えば、ｅｒｖ４）で消去ベリファイを実行した場合には、ウェル制御回路１０は、パスした判定電圧に応じた段数の次のパルス波（ここでは、第２のパルス波Ｐ２）を決定する（ステップＳ１６）。次に、ウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に決定された段数で第２パルス波が印加され、消去動作が行われる（ステップＳ１７）。
そして、このステップＳ１７の後、消去動作が終了する。また、ステップＳ１７の後ステップＳ１２に戻っても良い。この場合は、通常の判定電圧で消去ベリファイを実行し、メモリセルＭの消去が完了している場合には、消去動作が終了する。一方、メモリセルＭの消去が完了していない場合には、消去が完了するまで同様のフローが繰り返される。すなわち、第２のパルス波を印加した結果により、パルスの段数を調整した第３のパルス波を加えることになる。その結果、メモリセルＭを確実に消去することができる。
この消去動作によるパルス波形の一例を図２１、図２２に示す。図２１、図２２に示すように、消去ベリファイ（Ｖｅｒｉｆｙ１）の判定電圧毎に消去ベリファイをパスしたか否かを判定する。すなわち、判定電圧で判断した結果メモリセルＭの消去のレベル、すなわち、メモリセルＭの閾値電圧のレベルを判定して、消去ベリファイがパスした時点で消去ベリファイ動作を終了し、判定電圧で第２のパルスの段数を決める。
図２１の例では、メモリセルＭの閾値電圧が、例えば、５段目の判定電圧（ｅｒｖ４）で消去ベリファイをパスしたため、階段状の第２のパルスの段数が４段（ΔＶＲＥＡ×４）に設定される。
また、図２２の例では、メモリセルＭの閾値電圧が、３段目の判定電圧（ｅｒｖ２）で消去ベリファイをパスしたため、階段状の第２のパルスの段数が２段（ΔＶＲＥＡ×２）に設定される。 このように、消去ベリファイの結果に応じて、階段状の第２のパルスの段数を変化させることにより、最適な消去電圧の第２のパルス波をウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）印加することができ、既述の図２０に示すように消去ループ数を削減することができる。また、この消去ベリファイを使用すると、消去動作を早くすることができる。例えば、書き込み／消去の回数が少ない場合（例えば、初めて消去パルスが印加される状態）では消去パルスが1回印加されると、メモリセルＭの閾値電圧は消去完了状態に近づくため小さい判定電圧でパスする。さらに具体的には、図２２が書き込み／消去の回数が少ない場合であり、図２１が書き込み／消去の回数が多い場合である。その結果、書き込み／消去の回数が少ない場合には早期に消去ベリファイ動作を抜けることができ、消去動作を早くすることができる。
以上のように、本実施形態に係る半導体記憶装置によれば、書き込み／消去の繰り返しによる信頼性の低下を抑制することができる。
なお、実施形態は例示であり、発明の範囲はそれらに限定されない。
１ メモリセルアレイ
２ ビット線制御回路
３ カラムデコーダ
４ データ入出力バッファ
５ データ入出力端子
６ ロウデコーダ
７ 制御回路
８ 制御信号入力端子
９ ソース線制御回路
１０ ウェル制御回路
１００ 半導体記憶装置

Claims (9)

  1. ウェル上にトンネル絶縁膜を介して形成された浮遊ゲートに蓄積する電荷量を制御することにより電気的にデータを書き換え可能な複数のメモリセルと、
    前記ウェル、及び前記浮遊ゲート上に絶縁膜を介して形成された制御ゲートに電圧を印加する制御回路と、を備え、
    前記メモリセルの消去動作において、
    前記制御回路は、第１の消去電圧の第１のパルス波を、前記ウェルに印加し、その後、第２の消去電圧の第２のパルス波を、前記ウェルに印加するものであり、
    前記第１の消去電圧、及び第２の消去電圧は、それぞれ０Ｖに下がること無く階段状に上昇し、
    ０Ｖに下がること無く階段状に上昇する前記第２の消去電圧の初期値は、０Ｖに下がること無く階段状に上昇する前記第１の消去電圧の最終値よりも低い
    ことを特徴とする半導体記憶装置。
  2. 前記第１のパルス波の第１のパルス幅は、前記第２のパルス波の第２のパルス幅よりも大きい
    ことを特徴とする請求項１に記載の半導体記憶装置。
  3. 階段状に上昇する前記第２の消去電圧の最終値は、階段状に上昇する前記第１の消去電圧の最終値よりも高い
    ことを特徴とする請求項１に記載の半導体記憶装置。
  4. 階段状に上昇する前記第２の消去電圧の段差は、階段状に上昇する前記第１の消去電圧の段差よりも小さい
    ことを特徴とする請求項１に記載の半導体記憶装置。
  5. 前記メモリセルの消去動作において、
    前記制御回路は、前記第２のパルス波を、前記ウェルに印加した後、第３の消去電圧の第３のパルス波を、前記ウェルに印加する
    ことを特徴とする請求項１に記載の半導体記憶装置。
  6. 前記第３の消去電圧は、前記第２の消去電圧よりも高いことを特徴とする請求項５に記載の半導体記憶装置。
  7. 前記第３の消去電圧は、階段状に上昇する前記第２の消去電圧の最終値と等しいことを特徴とする請求項５に記載の半導体記憶装置。
  8. 階段状に上昇する前記第２の消去電圧の段数は、階段状に上昇する前記第１の消去電圧の段数と異なる
    ことを特徴とする請求項１に記載の半導体記憶装置。
  9. ウェル上にトンネル絶縁膜を介して形成された浮遊ゲートに蓄積する電荷量を制御することにより電気的にデータを書き換え可能な複数のメモリセルと、
    前記ウェル、及び前記浮遊ゲート上に絶縁膜を介して形成された制御ゲートに電圧を印加する制御回路と、を備え、
    前記メモリセルの消去動作において、
    前記制御回路は、第１の消去電圧の第１のパルス波を、前記ウェルに印加し、その後、第２の消去電圧の第２のパルス波を、前記ウェルに印加するものであり、
    前記第１の消去電圧、及び第２の消去電圧は、それぞれ０Ｖに下がること無く階段状に上昇し、
    前記ウェルへの前記第１のパルス波の印加と、前記ウェルへの前記第２のパルス波の印加との間に、前記メモリセルの消去が完了したか否かを検証する消去ベリファイが実行され、
    前記消去ベリファイにより前記メモリセルの消去が完了していないと検証された場合に、前記制御回路は、前記メモリセルの閾値電圧のレベルに応じて、０Ｖに下がること無く階段状に上昇する前記第２のパルスの段数を変化させる
    ことを特徴とする半導体記憶装置。
JP2011192700A 2011-09-05 2011-09-05 半導体記憶装置 Active JP5450538B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2011192700A JP5450538B2 (ja) 2011-09-05 2011-09-05 半導体記憶装置
US13/425,121 US8953371B2 (en) 2011-09-05 2012-03-20 Semiconductor storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011192700A JP5450538B2 (ja) 2011-09-05 2011-09-05 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2013054804A JP2013054804A (ja) 2013-03-21
JP5450538B2 true JP5450538B2 (ja) 2014-03-26

Family

ID=47753105

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011192700A Active JP5450538B2 (ja) 2011-09-05 2011-09-05 半導体記憶装置

Country Status (2)

Country Link
US (1) US8953371B2 (ja)
JP (1) JP5450538B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI547948B (zh) * 2014-07-11 2016-09-01 旺宏電子股份有限公司 記憶體裝置與其程式化方法
US9343160B1 (en) 2015-02-11 2016-05-17 Sandisk Technologies Inc. Erase verify in non-volatile memory
US10984871B2 (en) * 2017-11-22 2021-04-20 Samsung Electronics Co., Ltd. Non-volatile memory device and method of erasing the same
KR102341260B1 (ko) 2017-11-22 2021-12-20 삼성전자주식회사 불휘발성 메모리 장치 및 그 소거 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3626221B2 (ja) * 1993-12-13 2005-03-02 株式会社東芝 不揮発性半導体記憶装置
US5555204A (en) 1993-06-29 1996-09-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
JP3730272B2 (ja) 1994-09-17 2005-12-21 株式会社東芝 不揮発性半導体記憶装置
US6330190B1 (en) * 1996-05-30 2001-12-11 Hyundai Electronics America Semiconductor structure for flash memory enabling low operating potentials
US6853582B1 (en) * 2000-08-30 2005-02-08 Renesas Technology Corp. Nonvolatile memory with controlled voltage boosting speed
JP3987715B2 (ja) * 2001-12-06 2007-10-10 富士通株式会社 不揮発性半導体メモリおよび不揮発性半導体メモリのプログラム電圧制御方法
JP4050555B2 (ja) 2002-05-29 2008-02-20 株式会社東芝 不揮発性半導体記憶装置およびそのデータ書き込み方法
US6894931B2 (en) 2002-06-20 2005-05-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP2004023044A (ja) * 2002-06-20 2004-01-22 Toshiba Corp 不揮発性半導体記憶装置
JP2004047094A (ja) * 2003-08-11 2004-02-12 Toshiba Corp 不揮発性半導体記憶装置
JP2005276428A (ja) * 2005-04-11 2005-10-06 Toshiba Corp 不揮発性半導体記憶装置
JP2007035214A (ja) * 2005-07-29 2007-02-08 Renesas Technology Corp 不揮発性半導体記憶装置
JP2011018397A (ja) 2009-07-09 2011-01-27 Toshiba Corp Ｎａｎｄ型フラッシュメモリ
JP5450013B2 (ja) * 2009-07-15 2014-03-26 株式会社東芝 不揮発性半導体記憶装置
US8199579B2 (en) 2009-09-16 2012-06-12 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP5238741B2 (ja) 2010-03-19 2013-07-17 株式会社東芝 不揮発性半導体記憶装置
JP2011222081A (ja) 2010-04-09 2011-11-04 Toshiba Corp 半導体記憶装置
JP5514135B2 (ja) * 2011-02-15 2014-06-04 株式会社東芝 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
JP2013054804A (ja) 2013-03-21
US8953371B2 (en) 2015-02-10
US20130058171A1 (en) 2013-03-07

Similar Documents

Publication Publication Date Title
US8958249B2 (en) Partitioned erase and erase verification in non-volatile memory
JP4902002B1 (ja) 不揮発性半導体記憶装置
US7768826B2 (en) Methods for partitioned erase and erase verification in non-volatile memory to compensate for capacitive coupling effects
US7499317B2 (en) System for partitioned erase and erase verification in a non-volatile memory to compensate for capacitive coupling
US7408804B2 (en) Systems for soft programming non-volatile memory utilizing individual verification and additional soft programming of subsets of memory cells
JP5268882B2 (ja) 不揮発性半導体記憶装置
US7499338B2 (en) Partitioned soft programming in non-volatile memory
US7457166B2 (en) Erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage
US8767478B2 (en) Non-volatile semiconductor storage device
JP4050555B2 (ja) 不揮発性半導体記憶装置およびそのデータ書き込み方法
US7372754B2 (en) Method and apparatus for controlling slope of word line voltage in nonvolatile memory device
JP5565948B2 (ja) 半導体メモリ
JP2008140488A (ja) 半導体記憶装置
JP2008084471A (ja) 半導体記憶装置
JP2008135100A (ja) 半導体記憶装置及びそのデータ消去方法
JP2011018397A (ja) Ｎａｎｄ型フラッシュメモリ
JP5341965B2 (ja) 不揮発性半導体記憶装置
JP6088602B2 (ja) 不揮発性半導体記憶装置
US20110292734A1 (en) Method of programming nonvolatile memory device
JP4990978B2 (ja) 不揮発性記憶素子における部分的な消去と消去の検証
JP5450538B2 (ja) 半導体記憶装置
JP4990979B2 (ja) 不揮発性記憶素子における区分化されたソフトプログラミング
JP6042363B2 (ja) 不揮発性半導体記憶装置
JP2015109121A (ja) 半導体記憶装置
US20170069387A1 (en) Nonvolatile semiconductor memory and method of controlling the nonvolatile semiconductor memory

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130326

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130513

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130830

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130924

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131203

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131225

R151 Written notification of patent or utility model registration

Ref document number: 5450538

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350