JP2005276428A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP2005276428A JP2005276428A JP2005113832A JP2005113832A JP2005276428A JP 2005276428 A JP2005276428 A JP 2005276428A JP 2005113832 A JP2005113832 A JP 2005113832A JP 2005113832 A JP2005113832 A JP 2005113832A JP 2005276428 A JP2005276428 A JP 2005276428A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- write
- film
- memory cell
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】 高速書き込みと高信頼性とを両立するステップアップ書き込み方式を用いた不揮発性半導体メモリを提供する。
【解決手段】 半導体基板と、この半導体基板に第1ゲート絶縁膜を介して電荷蓄積層が形成され、この電荷蓄積層上に第2ゲート絶縁膜を介してゲート電極が形成された、電気的書き込み及び消去が可能な不揮発性メモリセルを配列して構成されるセルアレイと、このセルアレイの選択されたメモリセルのデータ書き込み及び消去のシーケンス制御を行う制御回路とを備え、メモリセルのデータ書き込みについて、ゲート電極と半導体基板の間に、第1のステップアップ電圧で書き込みパルス電圧を印加する第1の書き込み動作が行われ、引き続き第1のステップアップ電圧より小さい第2のステップアップ電圧で書き込みパルス電圧を印加する第2の書き込み動作が行われる書き込み動作モードを有する。
【選択図】 図7
【解決手段】 半導体基板と、この半導体基板に第1ゲート絶縁膜を介して電荷蓄積層が形成され、この電荷蓄積層上に第2ゲート絶縁膜を介してゲート電極が形成された、電気的書き込み及び消去が可能な不揮発性メモリセルを配列して構成されるセルアレイと、このセルアレイの選択されたメモリセルのデータ書き込み及び消去のシーケンス制御を行う制御回路とを備え、メモリセルのデータ書き込みについて、ゲート電極と半導体基板の間に、第1のステップアップ電圧で書き込みパルス電圧を印加する第1の書き込み動作が行われ、引き続き第1のステップアップ電圧より小さい第2のステップアップ電圧で書き込みパルス電圧を印加する第2の書き込み動作が行われる書き込み動作モードを有する。
【選択図】 図7
Description
この発明は、不揮発性半導体記憶装置に係り、特にステップアップ方式の書込み/消去動作に関する。
電気的に書き込み及び消去が可能な不揮発性半導体メモリのひとつとして、浮遊ゲート型メモリセルが広く使用されている。浮遊ゲート型メモリセルは、半導体基板上に浮遊ゲートと制御ゲートを積層形成した構造を有する。半導体基板と浮遊ゲートとの間には9nm程度のトンネル酸化膜が、浮遊ゲートと制御ゲートとの間には酸化膜換算で14nm程度のONO膜が形成されている。このメモリセルでは、浮遊ゲート中に蓄積された電荷量によってセルのしきい値を変化させ、データ"0"状態(書き込み状態)とデータ"1"状態(消去状態)とを区別する。
近年、電荷蓄積層として、浮遊ゲートに代わってシリコン窒化膜を電荷蓄積層として用いたMONOS型メモリセルが開発されている。MONOS型メモリセルは半導体基板上に2nm程度の薄いトンネル酸化膜を介して形成されたシリコン窒化膜を電荷蓄積層とする。MONOS型セルでのデータの書き込み消去は、基板から電子又はホールをシリコン窒化膜に注入してシリコン窒化膜の蓄積電荷量を変えて、メモリセルのしきい値を変化させることで行われる。
MONOS型セルで書き込み消去を繰り返した場合、シリコン基板とトンネル酸化膜との界面で界面準位が増加することが、S.C.Everist等によって指摘されている(文献1:"Modeling the cycling degradation of silicon−oxide−nitride−oxide−semiconductor transistors" Appl. Phys. Lett. 60(17) 27 April 1992,pp.2101−2104)。
文献1によれば、界面準位の増加量はトンネル酸化膜を通過したホール(正孔)の総電荷量に依存するとされている。また、Shin−ichi Minami等は、電荷蓄積層に蓄積されたホールが、書き込み電圧印加時に、トンネル酸化膜を通過して界面準位を発生させるモデルを提案している(文献2:"A NovelMONOS Nonvolatile Memory Device Ensuring 10−Year Data Retention after 107 Erase/Write Cycles" IEEE TRANSACTIONS ON ELECTRON DEVICES. VOL. 40, NO. 11,NOVEMBER 1993, pp.2011−2017)。
これらの文献の指摘によれば、MONOS型メモリセルの信頼性を高めるためには、トンネル酸化膜を通過するホールの総電荷量および、消去後のホールの蓄積量を少なくすれば良い。繰り返し書き換え回数を変えずに、ホールの総通過量を少なくするためには、書き込みしきい値と消去しきい値との差(しきい値ウィンドウ)を小さくとれば良いことが公知ではないが示唆される。また、消去後のホールの蓄積量を小さくするには、消去後のホールの蓄積量を小さくすれば良いことが示されている。
しかし、この方法には次のような問題があった。
電荷蓄積層に電子が蓄積された状態を書き込み状態とした場合、セルを長時間放置すると、蓄積された電子は薄いトンネル酸化膜を介して徐々にシリコン基板に抜ける。そのためセルのしきい値は徐々に低くなる。その結果、消去状態のセルとの区別が出来なくなる可能性がある。最初に設定した書き込み状態と消去状態とのしきい値差が小さいと、このようなデータ化けに対するマージンが小さくなる。消去状態のセルのしきい値が徐々に高くなって書き込み状態との区別がつかなくなる場合にも同様の問題がある。
電荷蓄積層に電子が蓄積された状態を書き込み状態とした場合、セルを長時間放置すると、蓄積された電子は薄いトンネル酸化膜を介して徐々にシリコン基板に抜ける。そのためセルのしきい値は徐々に低くなる。その結果、消去状態のセルとの区別が出来なくなる可能性がある。最初に設定した書き込み状態と消去状態とのしきい値差が小さいと、このようなデータ化けに対するマージンが小さくなる。消去状態のセルのしきい値が徐々に高くなって書き込み状態との区別がつかなくなる場合にも同様の問題がある。
また、消去しきい値を正にして、しきい値ウィンドウを一定とすると、書き込みしきい値は上昇する。このため、書き込み状態の蓄積電極内の負の電荷量がより上昇する。蓄積電極内の電荷量が上昇すると、自己電界によって、より蓄積電極内から電荷が逃げやすくなり、電荷保持特性が悪化する。
従って、従来の技術では繰り返し書き換え回数を多くすることと、データ化けに対するしきい値マージンを十分に確保することとの両立が困難であった。さらに、正孔蓄積がない場合についての界面準位の増加については不明で、その対策については文献1,2等では開示されていない。
従って、従来の技術では繰り返し書き換え回数を多くすることと、データ化けに対するしきい値マージンを十分に確保することとの両立が困難であった。さらに、正孔蓄積がない場合についての界面準位の増加については不明で、その対策については文献1,2等では開示されていない。
一方、従来の浮遊ゲート型のNAND型EEPROMでの書き込み動作の方法として、書き込み電圧Vpgmを徐々に高くしていくステップアップ書き込み方式がG.J.Hemink等によって提案されている(文献3:"Fast and accurate programming method for multi−level NAND flash EEPROM's" VLSI Tech. Dig. ,pp.129−130, 1995)。浮遊ゲート型メモリセルでの書き込み動作("0"プログラム)は、ウェル及び拡散層に0Vを与えた状態で制御ゲートに+15V〜+25V程度の高電圧書き込みパルスVpgmを印加して、トンネル酸化膜中にFowler−Nordheim電流(FNトンネル電流)を流し、チャネルから浮遊ゲートに電子を注入して、浮遊ゲートを負に帯電させ、メモリセルのしきい値を高くすることで行う。
ステップアップ書き込み動作を、図1および図2を用いて説明する。図2は、メモリセルの制御ゲートに与える書き込み電圧パルス波形を模式的に示している。まず、制御ゲートに書き込み開始電圧Vpgm0のパルスを与える。その後メモリセルが所望のしきい値になったか否かを確認するベリファイ読み出し動作を行う。セルのしきい値が所望のしきい値に達していない場合には、書き込み電圧をステップアップ電圧ΔVpgmだけ高くした書き込みパルスを制御ゲートに与え、再び書き込み動作を行った後、ベリファイ動作によりメモリセルのしきい値を確認する。以後、メモリセルが所望のしきい値Vverify以上となるまで、ΔVpgmずつステップアップした電圧をメモリセルの制御電極に加える書き込み動作とベリファイ動作を繰り返す。
図1は、図2のような書き込みパルス電圧をΔVpgmずつ高くしながら複数回与えて書き込んだ場合の、浮遊ゲート型メモリセルのドレイン電流Id−ゲート電圧Vg特性の変化である。図1において、Ithはしきい値を与えるメモリセルのドレイン電流値を示す。図1に示すように、従来例では、まず、消去しきい値Vtheであったメモリセルに書き込みパルス電圧Vpgm0を与えることにより、メモリセルのしきい値が書き込みしきい値程度まで大幅に上昇する。さらに、ΔVpgm高いパルスを与える毎にId−Vgカーブが高電圧側にΔVth(pgm)ずつ平行シフトする。つまり、ΔVpgm高いパルスを与える毎にメモリセルのしきい値電圧はΔVth(pgm)ずつ高くなる。
しきい値変化ΔVth(pgm)は、ステップアップ電圧ΔVpgmが大きくなるほど大きくなる。例えば、舛岡富士雄編、「フラッシュメモリ技術ハンドブック」、pp.176−178(1993)に従った詳しい解析によれば、次のようになる。ゲート長をLG、チャネル幅をW、浮遊ゲート電極の全容量をCtot、トンネル酸化膜厚さをtox、トンネル酸化膜の時刻tでの電界をEox(t)とし、αおよびβを定数とし、トンネル電流密度がα[Eox(t)]2×exp[−β/Eox(t)]に従うとし、1つ1つの書き込みパルス継続時間をtpgmとする。また、書き込み時の空乏層電荷面密度をQB、反転ポテンシャルを2φF、Ceffをチャネルから測定した単位面積あたりの等価ゲート容量、プログラム時のチャネル電位をVchannel、プログラム時の制御ゲート電圧VCGとすると、t=0で制御ゲート電極に一定電圧VCGを加えた場合の、しきい値の書き込み時間依存性Vth(t)は以下の数1で与えられる。
[数1]
Vth(t)=2φF−QB/Ceff+VCG−Vchannel −(Ctot・tox)β/Cpoly・ln[(LGWαβ/Ctot・tox)t+exp[β/Eox(0)]]
Vth(t)=2φF−QB/Ceff+VCG−Vchannel −(Ctot・tox)β/Cpoly・ln[(LGWαβ/Ctot・tox)t+exp[β/Eox(0)]]
ここで、書き込み時にチャネル電位Vchannelは反転状態でほぼ一定としてよい。よって、書き込み時の制御ゲート電圧の差分ΔVpgmと、一定時間でのしきい値上昇量の差分ΔVth(pgm)は、以下の数2が成り立つ条件では、±10%の誤差以内で等しくなる。
[数2]
tpgm≧6×[(tox・Ctot)/(LGWαβ)]×exp{β/Eox(0)}
tpgm≧6×[(tox・Ctot)/(LGWαβ)]×exp{β/Eox(0)}
通常の浮遊ゲート型メモリセルでは、書き込み時の制御ゲート電圧を低く抑えるために、カップリング比C1/Ctot(但し、C1は、制御ゲートと浮遊ゲート間の容量)は0.5以上に設計される。このとき、酸化膜の誘電率をεoxとして、トンネル酸化膜の電界は、(tox・Ctot)/(LGW)εox/{1−(C1/Ctot)}≧6.9×10-11[F/m]となる。さらに、多結晶シリコン浮遊ゲート電極を用いたセルでのFNトンネル電流の場合には、α=3.2×10-6[A/V2]、β=2.4×1010[V/m]となる。よって、Eox(0)≧11.5[MV/cm]ではtpgmが6.2×10-6[s]以上の書き込みパルス継続時間範囲で数2の条件を満足し、11.5[MV/cm]の書き込み電界を用い、6.2uS以上の書き込みパルス継続時間を用いる実用動作範囲でΔVth(pgm)はΔVpgmとほぼ等しいと考えてよい。
図3は、図1の書き込み方式を適用した場合の書き込みの速いメモリセルと遅いメモリセルについてのしきい値変化を、より詳しく示したものである。ここでは、図4のような書き込みおよび消去しきい値分布を前提としている。図4では、消去しきい値は、Vthelを下限、Vthehを上限とした広がりを有し、書き込みしきい値よりも広い分布を有しているとする。
従来の浮遊ゲート型NAND型フラッシュメモリにおいては、消去後のしきい値は負になってもよく、消去直後は2V以上の広い分布幅を有しており、例えば、Vthelは−4Vから−2Vの間に、Vthehは−2Vから0Vの間に設定される。書き込み直後のしきい値はベリファイ動作のために消去しきい値幅(Vtheh−Vthel)よりもしきい値分布幅を小さくでき、書き込み直後では、Vverifyを下限とし、Vverify+ΔVth(pgm)を上限とした範囲に設定される。
図3の白丸は、書き込み速さが最も速いメモリセルについて示したものであり、図3の黒丸は、書き込み速さが最も遅いセルについて示したものである。ここで、書き込みの最も速いセルは初期消去しきい値として消去しきい値の上限Vthehを有し、書き込みの最も遅いセルは初期消去しきい値として消去しきい値の下限Vthelを有するものとしたが、初期しきい値と書き込み速さが独立事象である場合でも、図3の条件は確率的に起こりうる最悪条件となるので同じ議論が成立する。
従来、書き込みパルス数を減らし書き込み時間を短縮する目的で、Vpgmの設定としては、書き込み速さが最も速いメモリセルで、書き込みしきい値の下限Vthwよりも高くなるように設定され、望ましくは、Vverifyを下限とし、Vverify+ΔVth(pgm)を上限とした範囲に入るように設定される。通常、電荷保持特性の変動などによりしきい値の経時変化が生じるため、Vverifyは書き込みしきい値の最低設定値Vthwよりも、例えば、0.1〜1V高く設定される。
一方、図3の書き込み速さの最も遅いメモリセルでは、1つ目の書き込みパルスではVverifyより小さいしきい値となり、さらに書き込みを行うベリファイ判定が行われる。その後のステップアップパルス印加によって、書き込みパルスを増やすごとにΔVth(pgm)ずつメモリセルのしきい値が高くなっている。3回目の書き込みパルス印加後に、メモリセルのしきい値電圧はVverifyよりもわずかに低いために書き込み不十分と判定され、4回目の書き込み動作が行われメモリセルのしきい値はΔVth(pgm)だけ高くなり書き込み終了する。
この書き込み速度の最も遅いメモリセルにおいても、ベリファイ書き込み直後においては、Vverifyを下限とし、Vverify+ΔVth(pgm)を上限とした範囲に入る。図3では示さないが、その他の書き込み速度を有するメモリセルにおいても、ベリファイ書き込み直後においては、Vverifyを下限とし、Vverify+ΔVth(pgm)を上限とした範囲に入り、図4のようなしきい値分布となる。
図3と上記の説明から明らかなように、しきい値分布幅を狭くするためにΔVpgmを小さくすると、書き込みに必要なパルス数が(Vtheh−Vthel)/ΔVpgmを整数に切り上げた数に依存して増えて、書き込み時間の増大につながる。
このようなステップアップ書き込みにおいては、ステップアップ電圧ΔVpgmを高くするほど書き込みに必要なパルス数は少なくなり、高速の書き込みが可能となる。しかし一方で、書き込まれたセルのしきい値の増分ΔVth(pgm)はΔVpgmとほぼ等しくなるため、ΔVpgmを大きくするとしきい値分布幅も広がって
しまう。
このようなステップアップ書き込みにおいては、ステップアップ電圧ΔVpgmを高くするほど書き込みに必要なパルス数は少なくなり、高速の書き込みが可能となる。しかし一方で、書き込まれたセルのしきい値の増分ΔVth(pgm)はΔVpgmとほぼ等しくなるため、ΔVpgmを大きくするとしきい値分布幅も広がって
しまう。
さらに、書き込みパルス数を減らし書き込み時間を短縮する目的で、Vpgmの設定としては、書き込み速さが最も速いメモリセルで、書き込みしきい値の下限Vthwよりも高くなるように設定した場合を考える。この場合、図3の最も書き込みが遅いメモリセルについて第1のパルスを与えた場合のトンネル絶縁膜電界は、C1を電荷蓄積層と制御ゲート電極との間の容量、(Vth−VFB)を制御電極のフラットバンド電圧を基準にした電荷蓄積がない場合のしきい値電圧として、最悪{(Vpgm0−Vthel)+(Vth−VFB)}×(C1/Ctot)/toxとなる。即ち、図3の書き込みの早いメモリセルの場合の電界{(Vpgm0−Vtheh)+(Vth−VFB)}×(C1/Ctot)/toxに比べて、大きなトンネル絶縁膜電界が印加される。このため、ストレス電界によるトンネル絶縁膜の絶縁不良や界面準位、固定電荷トラップの増加を生じ、書き込みおよび消去を繰り返した後での電荷保持特性の悪化やしきい値のシフトを生じてしまい、信頼性上問題があった。
さらに、NAND型EEPROMではデータの読み出し時に、読み出し非選択のメモリセルの制御ゲートに読み出し用パス電圧Vreadが印加される。読み出し非選択のメモリセルは、そのデータ状態に関わらずON(導通)する必要があるため、Vreadは書き込みしきい値よりも十分に高い電圧でなければならない。従って、書き込みセルのしきい値分布幅ΔVthが大きい場合、パス電圧Vreadも高くしなければならない。
パス電圧Vreadが高くなると、読み出し動作中に、Vreadストレスのためにメモリセルのしきい値が上昇して、消去状態(しきい値が低い状態)のセルが書き込み状態(しきい値が高い状態)に変化してしまう恐れがある。つまりΔVpgmを大きくすることでΔVthが大きくなると、Vreadを高くする必要があり、メモリセルの信頼性低下をまねく。
また、不必要に深く書き込まれるセルでは、ゲート絶縁膜中を通過する電荷量も多く、繰り返し書き換え動作によるゲート絶縁膜の劣化が大きいという問題もあった。
また、不必要に深く書き込まれるセルでは、ゲート絶縁膜中を通過する電荷量も多く、繰り返し書き換え動作によるゲート絶縁膜の劣化が大きいという問題もあった。
以上の理由で、高速書き込みと高信頼性(狭いしきい値幅)を両立させることは困難であった。この問題を解決する方法として、用途に応じてモードを切り替えることによりステップアップ電圧ΔVpgmを2つ以上に設定する方法が提案されている(特開2000−76878号公報参照)。この方法によれば、メモリセルの用途によって、高速書き込みが必要な場合にはΔVpgmの大きいモードを用い、高信頼性(狭いしきい値幅)が必要な場合にはΔVpgmの小さいモードを用いることが出来る。
しかし、この方法は高速書き込みと狭いしきい値分布とのどちらかを優先させるべくモード選択によって選択するもので、両者を同時に満足させるものではない。
しかし、この方法は高速書き込みと狭いしきい値分布とのどちらかを優先させるべくモード選択によって選択するもので、両者を同時に満足させるものではない。
以上述べたように、従来のMONOS型セルでは、繰り返し書き換え可能回数を多くすることと、データ化けに対するしきい値マージンを確保することとを両立することが困難であった。また、従来の浮遊ゲート型セルのステップアップ書き込み方式では、高速書き込みと高信頼性(狭いしきい値分布)とを両立するステップアップ電圧ΔVpgmの設定方法は明らかではなかった。
この発明は上記の問題を解決すべくなされたもので、その目的は、高速書き込みと高信頼性とを両立するステップアップ書き込み方式を用いた不揮発性半導体メモリを提供することにある。
この発明の他の目的は、しきい値マージンを損なうことなく、繰り返し書き換え可能回数を多くしたステップアップ書き込み方式を用いた不揮発性半導体メモリを提供することにある。
この発明の他の目的は、しきい値マージンを損なうことなく、繰り返し書き換え可能回数を多くしたステップアップ書き込み方式を用いた不揮発性半導体メモリを提供することにある。
この発明による不揮発性半導体記憶装置は、第1に、半導体基板と、前記半導体基板に第1ゲート絶縁膜を介して電荷蓄積層が形成され、この電荷蓄積層上に第2ゲート絶縁膜を介してゲート電極が形成された、電気的書き込み及び消去が可能な不揮発性メモリセルを配列して構成されるセルアレイと、前記セルアレイの選択されたメモリセルのデータ書き込み及び消去のシーケンス制御を行う制御回路とを備え、前記メモリセルのデータ書き込みについて、前記ゲート電極と半導体基板の間に、第1のステップアップ電圧で書き込みパルス電圧を印加する第1の書き込み動作が行われ、引き続き第1のステップアップ電圧より小さい第2のステップアップ電圧で書き込みパルス電圧を印加する第2の書き込み動作が行われる書き込み動作モードを有することを特徴とする。
この様に、書き込みパルスのステップアップ電圧を2段階に切り換える書き込みシーケンスを用いることによって、しきい値マージンを損なうことなく、高速書き込みと信頼性向上が図られる。この効果は、電荷蓄積層が絶縁膜であるMONOS型メモリセル、電荷蓄積層が導電体膜である浮遊ゲート型メモリセルいずれにおいても期待できる。
特に、第1の書き込み動作では、書き込みパルス電圧印加後のベリファイ読み出しを行わず、第2の書き込み動作では各書き込みパルス電圧印加後にしきい値電圧を判定するベリファイ読み出しを行うことにより、高速の書き込みが可能になる。
この発明による不揮発性半導体記憶装置は、第2に、半導体基板と、第1のシリコン酸化膜又は第1のシリコン酸窒化膜からなる第1ゲート絶縁膜と、第2のシリコン酸化膜又は第2のシリコン酸窒化膜、シリコン窒化膜および第3のシリコン酸化膜又は第3のシリコン酸窒化膜の積層絶縁膜からなる第2ゲート絶縁膜とを有し、前記半導体基板に前記第1ゲート絶縁膜を介して導電体膜からなる電荷蓄積層が形成され、この電荷蓄積層上に第2ゲート絶縁膜を介してゲート電極が形成された、電気的書き込み及び消去が可能な不揮発性メモリセルを配列して構成されるセルアレイと、前記セルアレイの選択されたメモリセルのデータ書き込み及び消去のシーケンス制御を行う制御回路とを備え、前記メモリセルのデータ消去について、前記ゲート電極と半導体基板との間に、順次ステップアップするパルス電圧を複数回印加する動作モードを有し、前記第2のシリコン酸化膜又は第2のシリコン酸窒化膜、及び前記第3のシリコン酸化膜又は第3のシリコン酸窒化膜のいずれかは、4nm以下の膜厚のシリコン酸化膜またはシリコン酸窒化膜であることを特徴とする。
導電体膜からなる電荷蓄積層を持つ浮遊ゲート型メモリセルであって、且つ電荷蓄積層上の第2ゲート絶縁膜が電荷蓄積層下の第1ゲート絶縁膜より薄い場合には、ステップアップする消去パルスを印加する消去シーケンスを適用することにより、第2ゲート絶縁膜にかかる電界を抑えて、信頼性を損なうことなく所望のしきい値分布を得ることが出来る。
特に消去動作モードを、第1のステップアップ電圧で消去パルス電圧を印加する第1の消去動作と、引き続き第1のステップアップ電圧より小さい第2のステップアップ電圧で消去パルス電圧を印加する第2の消去動作との2段階ステップアップとすれば、狭い消去しきい値を得ることができる。また第1の消去動作後のベリファイ読み出しは行う必要がなく、これを省略して第2の消去動作についてのみベリファイ読み出しを行うことにより、より高速の消去が可能になる。
特に消去動作モードを、第1のステップアップ電圧で消去パルス電圧を印加する第1の消去動作と、引き続き第1のステップアップ電圧より小さい第2のステップアップ電圧で消去パルス電圧を印加する第2の消去動作との2段階ステップアップとすれば、狭い消去しきい値を得ることができる。また第1の消去動作後のベリファイ読み出しは行う必要がなく、これを省略して第2の消去動作についてのみベリファイ読み出しを行うことにより、より高速の消去が可能になる。
この発明によれば、書き込み/消去の高速化と高信頼性化を実現したEEPROMを得ることができる。
以下、図面を参照して、この発明の実施の形態を説明する。
[実施の形態1]
実施の形態1では、MONOS型フラッシュメモリの例を示す。MONOS型セルでは、半導体基板から、酸化膜厚に換算して距離toxだけ離れた場所に捕獲された電荷の重心があり、トンネル酸化膜の電界をEox、捕獲された電荷重心面からゲート電極までの容量をC1、電荷重心面からみた制御電極への容量と半導体基板への容量の和をCtotと置き換えれば、従来例の浮遊ゲート型メモリに対する記号と同じくように考えることができる。
実施の形態1では、MONOS型フラッシュメモリの例を示す。MONOS型セルでは、半導体基板から、酸化膜厚に換算して距離toxだけ離れた場所に捕獲された電荷の重心があり、トンネル酸化膜の電界をEox、捕獲された電荷重心面からゲート電極までの容量をC1、電荷重心面からみた制御電極への容量と半導体基板への容量の和をCtotと置き換えれば、従来例の浮遊ゲート型メモリに対する記号と同じくように考えることができる。
また、MONOS型セルについての書き込み(すなわち、電子注入)については、浮遊ゲート型セルと同じくFNトンネル電流で表すことができることは、公知である(文献4:"Scaling of Multidielecric Nonvolatile SONOS Memory Structures", M. L. French and M. H. White, Solid State Electroics Vol.37, No.12, pp. 1913−1923(1994))。この文献4の式(25)より、トンネル酸化膜が例えば3nmより薄いMONOSセルでは、トンネル電流密度がα[Eox(t)]2×exp[−β/Eox(t)]に従うとし、α=3.2×10-6[A/V2]、β=1.6×1010[V/m]とすればよい。
また、トンネル絶縁膜の酸化膜換算膜厚をtoxeq、電荷蓄積絶縁膜の酸化膜換算膜厚をtNeq、ブロック絶縁膜の酸化膜換算膜厚をtboxeqとすると、制御ゲート電極の書き込み電圧を低く抑えるために、通常のMONOSでは、(tNeq+tboxeq)/(toxeq+tNeq+tboxeq)を0.9以下とする。この条件では、カップリング比C1/Ctot=1−(tNeq+tboxeq)/(toxeq+tNeq+tboxeq)は0.1以上となる。
ここで従来の技術で説明したように、舛岡富士雄編、「フラッシュメモリ技術ハンドブック」、pp.176−178(1993)の解析に従い、ゲート長をLG、チャネル幅をW、トンネル酸化膜の時刻tでの電界をEox(t)とし、αおよびβを定数とし、トンネル電流密度がα[Eox(t)]2×exp[−β/Eox(t)]に従うとし、1つ1つの書き込みパルス幅(継続時間)をtpgmとする。また、書き込み時の空乏層電荷面密度をQB、反転ポテンシャルを2φF、Ceffをチャネルから測定した単位面積あたりの等価ゲート容量、書き込み時のチャネル電位をVchannel、書き込み時の制御ゲート電極電圧VCGとすると、t=0で制御ゲート電極に一定電圧VCGを加え場合の、しきい値の書き込み時間依存性Vth(t)は、前述のように数1で与えられる。
書き込み時にチャネル電位Vchannelは反転状態でほぼ一定としてよい。よって、書き込み時の制御ゲート電圧の差分ΔVpgmと、一定時間でのしきい値上昇量の差分ΔVth(pgm)は、前述の数2の成り立つ条件では、±10%の誤差以内で等しくなる。
従って、MONOS型セルでは、Eox(0)≧8[MV/cm]ではtpgm≧2.2×10-6[s]の書き込みパルス継続時間範囲で数2の条件を満足し、2.2uS以上の書き込みパルス継続時間を用いる実用動作範囲でΔVth(pgm)はΔVpgmとほぼ等しいと考えてよい。また、トンネル酸化膜が3nm以上と厚く、トンネル絶縁膜によるFNトンネル電流が支配的な場合には、MONOS型セルについても従来技術と同じ式が成立し、Eox(0)≧11.5[MV/cm]ではtpgmが6.2×10-6[s]以上の書き込みパルス継続時間範囲で数2の条件を満足し、6.2[uS]以上の書き込みパルス継続時間を用いる実用動作範囲でΔVth(pgm)はΔVpgmとほぼ等しいと考えてよい。また、数1より、tpgmがいずれの値であっても、初期電荷状態が等しい場合には、ΔVpgmが大きいほど、ΔVth(pgm)が増大することが示される。
この実施の形態に特徴的なことはデータの書き込み動作時に、まず弱い書き込み電界でデータを書き込み終了判定電圧(ベリファイ電圧)Vverify以下に書き込む第1の書き込み動作の後、第2の書き込み動作で、データをVverify以上に書き込むことにある。このような実施形態を用いることで、MONOS型メモリセルの書き込み動作において、データ化けに対するしきい値マージンを損なうことなく、書き換え可能回数を多くすることが可能で、かつ書き込みを高速に行うことができる。
またこの実施の形態では、好ましくは、第1の書き込み動作と第2の書き込み動作の間で相対的に、第1の書き込み動作の方がステップアップ電圧を大きくするか或いは書き込みパルス幅を長くする。つまり、従来例と比較して、1つのメモリセルの書き込みに2段階のステップアップ電圧を用いていること、およびその範囲と効果を明確に示したところに本発明の特徴がある。
このような実施の形態を用いることで、絶縁膜を電荷蓄積層として用いるメモリセルの書き込み動作において、書き込み及び消去を繰り返した後でもしきい値マージンを損なうことなく、書き換え可能回数を多くすることが可能で、かつ書き込みを高速に行うことができる。またこの様な2種類のステップアップ電圧を用いる書き込み方式は、浮遊ゲート型メモリセルに適用した場合にも、ゲート間絶縁膜にかかる電界を小さくすることが可能となり、メモリセルの高信頼性を実現することができる。さらに、書き込みパルス印加回数に対するしきい値電圧変化量を書き込みの初期には大きく、書き込みの終わりには小さくすることが可能となり、高速な書き込みと、狭いしきい値分布つまり高信頼性とを両立することができる。
図5(a)(b)は、この実施の形態における不揮発性メモリセルのチャネル幅方向に沿った断面図とチャネル長方向に沿った断面図である。シリコン基板1のセルアレイ領域に例えば、ボロンまたはインジウムなどの不純物濃度が1014(cm-3)〜1019(cm-3)のp型ウェル2が形成される。このp型ウェル2には10〜500nm程度の深さで素子分離絶縁膜3が形成され、この素子分離絶縁膜3で囲まれた素子領域に、電荷蓄積層を含む積層ゲート絶縁膜が形成されている。積層ゲート絶縁膜は、例えば0.5〜10(nm)の厚さのシリコン酸化膜またはシリコン酸窒化膜からなるトンネル絶縁膜4と、3〜50(nm)のシリコン窒化膜からなる電荷蓄積層5と、3〜30(nm)の厚さのシリコン酸化膜またはシリコン酸窒化膜からなるブロック絶縁膜6とから構成されている。特に好ましくは、トンネル絶縁膜4の膜厚は、4nm以下とする。
積層ゲート絶縁膜上には、制御ゲート電極7が形成されている。制御ゲート電極7は、リン、砒素またはボロンが高濃度に添加されたn型またはp型のポリシリコン層により構成することが出来るが、この例では、ポリシリコン層7aと金属シリサイド層7bとの10nm〜500nmの厚さの積層構造としている。金属シリサイド層7aとしては、WSi(タングステンシリサイド)の他、NiSi,MoSi,TiSi,CoSi等が用いられる。或いはまた、ポリシリコン層と、Al,W等の金属層との積層構造としてもよい。ゲート電極7の両側にはn型ソース/ドレイン拡散層8が形成されている。
ウェル2、制御ゲート電極7、ソース/ドレイン拡散層8はそれぞれ電極配線に接続され、電圧を制御することが出来る。通常、制御ゲート電極7はワード線に、ソース/ドレイン拡散層8の一方がビット線に、他方が共通ソース線に接続される。
データの消去は制御ゲート電極7を0Vとした状態で、ウェル2に消去電圧Veraを与え、半導体基板からトンネル絶縁膜を通して電荷蓄積層5にホールを注入し、メモリセルのしきい値電圧を負の方向にシフトさせることで行う。データの読み出しはウェル2とソースを0Vとし、ドレインに正の電圧を与え、ゲート電極7に判定電圧Vrefを与えて、ソース−ドレイン間に電流が流れるか否かによってメモリセルのしきい値電圧がVrefより高いか低いかを判定し、"0"データ(書き込み状態)と"1"データ(消去状態)とを判定する。これら読み出しおよび消去方法は、例えば、特開2000−76878公報等に記載された公知の方法を用いればよい。
データの書き込みは、ウェル2およびソース/ドレイン拡散層8を0Vとした状態で、例えば、ゲート電極7に高電圧書き込みパルスを与え、半導体基板からトンネル絶縁膜4を通して電荷蓄積層5に電子を注入し、メモリセルのしきい値電圧を正の方向にシフトさせることで行う。具体的にこの実施の形態での書き込み動作を、図6〜図9を参照して説明する。
図7は、書き込みシーケンスを示している。ステップS1で書き込みデータを入力すると、以下ステップS2−S5の書き込み制御がチップ内で自動的に行われる。第1の書き込みパルス電圧印加動作(ステップS2)は、弱い書き込み電界でデータを書き込み終了判定電圧(ベリファイ電圧)Vverify以下に書き込む。従ってこの書き込み動作ではベリファイ読み出しは行わない。第1の書き込みパルス印加動作(S2)の後、第2の書き込みパルス印加動作(ステップS3)が行われる。この第2の書き込みパルス印加(S3)の後、しきい値を判定するためのベリファイ読み出し動作が行われ(ステップS4)、全てのメモリセルでベリファイ電圧Vverifyを用いて書き込みが終了したか否かの判定を行う(ステップS5)。一つでもNOであればそれがYESになるまで、書き込みパルス印加(S3)とベリファイ読み出し(S4)を繰り返すことになる。
図6は、書き込みパルスとベリファイ読み出し動作のタイミング図である。第1の書き込み動作時には、書き込みスタート電圧Vpgm0'[V]のパルスを印加し、その後ステップアップ電圧ΔVpgm1(=ΔVth(pgm1))ずつ増加させた電圧で書き込み動作をn回(n≧1)繰り返す。図6では、第1の書き込み動作が最も単純なn=1の場合を示している。第1の書き込み動作終了後に、すべてのメモリセルにおいてそのしきい値はまだ、書き込み終了判定電圧Vverifyに到達せず、前述のようにベリファイ動作も不要である。
次に、ステップアップ電圧をΔVpgm2(>ΔVpgm1)として、第2の書き込み動作を開始する。第2の書き込み動作では、書き込みパルス電圧印加後にベリファイ読み出し動作を行う。ベリファイ読み出しの結果、所望のしきい値に達していれば、書き込みを終了し、達していなければ、更にΔVpgm2 だけ書き込みパルス電圧をステップアップとして同様の動作を繰り返す。
図8は、白丸印で示す書き込みの最も速いセルは初期消去しきい値として消去しきい値上限値Vthehを有し、黒丸印で示す書き込みの最も遅いセルは初期消去しきい値として消去しきい値下限値Vthelを有するものとして、この実施の形態でのステップアップ書き込み時のしきい値変化を実線で示している。破線は従来技術による場合である。初期しきい値と書き込み速さが独立事象である場合でも、この条件は確率的に起こりうる最悪条件となるので同じ議論が成立する。このように第1の書き込み動作ではベリファイ読み出しを行わないので、書き込み終了ベリファイ判定にかかる時間を削減することができる。
第2の書き込み動作の最初の書き込みパルス電圧をVpgm0とし、第1の書き込み動作の最初の書き込みパルス電圧をVpgm0'として、初期電圧Vpgm0'としては5V以上20V以下の範囲の電圧とする。具体的には、図9のしきい値分布を考慮して、n=1の場合には、ΔVth(pgm1)を(Vverify−Vtheh)/2≦ΔVth(pgm1)≦(Vverify+ΔVth(pgm2)−Vtheh)/2を満たす電圧とし、Vpgm0'=Vpgm0−ΔVth(pgm1)とする。この1つ目の書き込みパルスにより、最も早く書き込まれるメモリセルのしきい値は、Vth1=Vtheh+ΔVth(pgm1)となり、最も遅く書き込まれるメモリセルのしきい値は、Vth2=Vthel+ΔVth(pgm1)となるので、図9の分布となる。
次いで、2回目の書き込みパルスを与える。1回目の書き込みパルス電圧に対する2回目の書き込みパルス電圧の増分をΔVth(pgm1)とするので、2回目の書き込みパルスにより、最も早く書き込まれるメモリセルのしきい値は、Vth1=Vtheh+2×ΔVth(pgm1)となり、Vverifyと(Vverify+ΔVth(pgm2)の範囲内に入り、書き込みを終了する。一方、最も遅く書き込まれるメモリセルのしきい値は、Vthel+2×ΔVth(pgm1)となり、従来技術で説明した1回目のパルスを与えた場合と等しいしきい値となる。
この後、ΔVpgm2(=ΔVth(pgm2))だけ前回のパルスから電圧を増やしたステップアップ電圧を印加してベリファイ動作を行い、書き込みしきい値をVverifyとVverify+ΔVth(pgm2)の間になるようにする。従来例と同じ書き込みしきい値分布を実現するには、ΔVth(pgm2)=ΔVth(pgm)と設定すればよい。
図8の最も書き込みが遅いメモリセルについて第1の書き込みパルスを与えた時のトンネル絶縁膜電界は、Ctotを電荷蓄積層からみた全容量、C1を電荷蓄積層と制御ゲート電極との間の容量として、最悪{(Vpgm0'−Vthel)+(Vth−VFB)}×(C1/Ctot)/tox={(Vpgm0−ΔVth(pgm1)−Vthel)+(Vth−VFB)}×(C1/Ctot)/toxとなる。これは、従来例図3の場合の電界{(Vpgm0−Vthel)+(Vth−VFB)}×(C1/Ctot)/toxよりもΔVth(pgm1)×(C1/Ctot)/toxだけ小さい値となる。
一方、最も書き込みが遅いメモリセルについて第2の書き込みパルスを与えた時のトンネル絶縁膜電界は、最悪{(Vpgm0'+ΔVth(pgm1)−(Vthel+ΔVth(pgm1)+(Vth−VFB)}×(C1/Ctot)/tox={(Vpgm0−ΔVth(pgm1)−Vthel)+(Vth−VFB)}×(C1/Ctot)/toxとなり、1回目の書き込みパルスによるトンネル絶縁膜電界と等しくなる。よって、第1回および第2回のいずれの書き込みパルス印加に対しても、従来例図3の場合の電界{(Vpgm0−Vthel)+(Vth−VFB)}×(C1/Ctot)/toxよりもΔVth(pgm1×(C1/Ctot)/toxだけ小さくなる。このため、ストレス電界によるトンネル絶縁膜の絶縁不良や界面準位、固定電荷トラップの増加が従来例よりも抑制され、書き込みおよび消去を繰り返した後での電荷保持特性の悪化やしきい値のシフトを減少させ、信頼性を向上させることができる。
比較例1として、ΔVth(pgm1)=ΔVth(pgm2)として、本実施の形態と同じ数の書き込みパルス印加をおこなった場合を考える。この比較例1では、第1の書き込みパルスを与えた時のトンネル絶縁膜電界は、最悪(Vpgm0−ΔVth(pgm2)−Vthel)×(C1/Ctot)/toxとなる。これは、ΔVth(pgm1)>ΔVth(pgm2)である条件では、上記実施の形態よりもトンネル絶縁膜に印加される電界が増加する。本実施の形態は、1回目の書き込みパルス印加と2回目の書き込みパルス印加における最も書き込みが遅いメモリセルのトンネル絶縁膜に印加される電界を等しくしているため、比較例よりも信頼性を向上することができる。この際、書き込みパルス印加累計時間は、比較例と本実施の形態とで等しく、書き込み時間が増大する事もない。この信頼性向上の効果は、本発明者らが新たに発見した効果なので、後に詳しく述べる。
第2の書き込み動作のステップアップ電圧ΔVpgm2は、前述のように第1の書き込み動作のステップアップ電圧ΔVpgm1より低いことが条件であるが、例えば、0.1V以上2V以下の範囲の電圧とする。第2の書き込み動作として、最も書き込みが遅いメモリセルについて第3の書き込みパルスを与えた時のトンネル絶縁膜電界は、最悪{(Vpgm0+ΔVth(pgm2)−(Vthel+2×ΔVth(pgm1))+(Vth−VFB)}×(C1/Ctot)/tox={(Vpgm0−ΔVth(pgm1)−Vthel)+(ΔVth(pgm2)−ΔVth(pgm1))+(Vth−VFB)}×(C1/Ctot)/toxとなる。よって、ΔVth(pgm2)<ΔVth(pgm1)とすれば,1回目や2回目に与えた書き込みパルスによるトンネル絶縁膜電界よりも小さくでき、1回目および2回目に与えた書き込みパルスよりもトンネル絶縁膜の劣化を抑制できる。
[実施の形態1の変形例1]
ここまでは、第1の書き込み動作で1回の書き込みパルス印加のみを行った例を挙げて説明した。次に、第1の書き込み動作において、書き込みスタート電圧Vpgm0'[V]のパルスを印加し、その後ステップアップ電圧ΔVpgm1ずつ増加させた電圧で書き込み動作を複数個(n>1)繰り返した場合について、説明する。このとき、図6および図8R>8に対応する図を、それぞれ図10および図11に示す。図11における破線は、上記比較例(ΔVth(pgm1)=ΔVth(pgm2)の場合を示したものである。
ここまでは、第1の書き込み動作で1回の書き込みパルス印加のみを行った例を挙げて説明した。次に、第1の書き込み動作において、書き込みスタート電圧Vpgm0'[V]のパルスを印加し、その後ステップアップ電圧ΔVpgm1ずつ増加させた電圧で書き込み動作を複数個(n>1)繰り返した場合について、説明する。このとき、図6および図8R>8に対応する図を、それぞれ図10および図11に示す。図11における破線は、上記比較例(ΔVth(pgm1)=ΔVth(pgm2)の場合を示したものである。
図10に示すように、図6の場合と比較して、第1の書き込み動作として2つの書き込みパルスを印加しており、第1の書き込み動作中および終了後に、すべてのメモリセルにおいてそのしきい値はまだ、書き込み終了判定電圧Vverifyに到達せず、ベリファイ動作も不要である。このようにすることにより、書き込み終了ベリファイ判定にかかる時間を更に削減させることができる。ここで、n>1の場合には、(Vverify−Vtheh)/(n+1)≦ΔVth(pgm1)≦(Vverify+ΔVth(pgm2)−Vtheh)/(n+1)、および、ΔVth(pgm2)<ΔVth(pgm1)を満たすように、ΔVth(pgm1)を決める。
第2の書き込み動作の最初の書き込みパルス電圧をVpgm0とし、第1の書き込み動作の最初の書き込みパルス電圧をVpgm0'として、Vpgm0'=Vpgm0−n×ΔVth(pgm1)とする。この1つ目の書き込みパルスにより、最も早く書き込まれるメモリセルのしきい値は、Vtheh+ΔVth(pgm1)となり、最も遅く書き込まれるメモリセルのしきい値は、Vth2=Vthel+ΔVth(pgm1)となるので、図11のしきい値分布となる。
次いで、2回目の書き込みパルスを与える。第1回目の書き込みパルスに対する2回目の書き込みパルスの増分をΔVth(pgm1)とするので、第2回目の書き込みパルスにより、最も早く書き込まれるメモリセルのしきい値は、Vtheh+2×ΔVth(pgm1)となり、最も遅く書き込まれるメモリセルのしきい値は、Vthel+2×ΔVth(pgm1)となる。ここまでにおいて、メモリセルのしきい値はすべてVverifyより小さいことが明らかなので、ベリファイ動作は必要ない。
さらに、3回目の書き込みパルスを与える。第2回目の書き込みパルスに対する3回目の書き込みパルスの増分もΔVth(pgm1)とするので、第3回目の書き込みパルスにより、最も早く書き込まれるメモリセルのしきい値は、Vth1=Vtheh+3×ΔVth(pgm1)となり、Vverifyと[Vverify+ΔVth(pgm2)]の範囲内に入り、書き込みを終了する。一方、最も遅く書き込まれるメモリセルのしきい値は、Vthel+3×ΔVth(pgm1)となり、従来技術で説明した1回目の書き込みパルスを与えた場合と等しいしきい値となる。
この後、第2の書き込み動作に入り、第1の書き込み動作時より大きいステップアップ電圧ΔVpgm2(=ΔVth(pgm2))で書き込みパルス電圧を印加してベリファイ動作を行い、書き込みしきい値をVverifyとVverify+ΔVth(pgm2)の間になるようにする。従来例と同じ書き込みしきい値分布を実現するには、ΔVth(pgm2)=ΔVth(pgm)と設定すればよい。
この変形例において、図11の最も書き込みが遅いメモリセルについて第1の書き込みパルスを与えたときのトンネル絶縁膜電界は、最悪{(Vpgm0'−Vthel)+(Vth−VFB)}×(C1/Ctot)/tox={(Vpgm0−n×ΔVth(pgm1)−Vthel)+(Vth−VFB)}×(C1/Ctot)/toxとなる。これは、従来例図3の場合の電界{(Vpgm0−Vthel)+(Vth−VFB)}×(C1/Ctot)/toxよりもn×ΔVth(pgm1)×(C1/Ctot)/toxだけ小さい。
一方、最も書き込みが遅いメモリセルについて、第1の書き込み動作中で、第2回目以降の書き込みパルスを与えたときトンネル絶縁膜電界は、最悪{(Vpgm0−ΔVth(pgm1)−Vthel)+(Vth−VFB)}×(C1/Ctot)/toxとなり、1回目に与えた書き込みパルスによるトンネル絶縁膜電界と等しくなる。よって、第1の書き込み動作中では、いずれのパルス印加に対しても、従来例図3の場合の電界{(Vpgm0−Vthel)+(Vth−VFB)}×(C1/Ctot)/toxよりもn×ΔVth(pgm1)×(C1/Ctot)/toxだけ小さい電界となる。
このため、ストレス電界によるトンネル絶縁膜の絶縁不良や界面準位、固定電荷トラップの増加が従来例よりも抑制され、書き込みおよび消去を繰り返した後での電荷保持特性の悪化やしきい値のシフトを減少させ、信頼性を向上させることができる。また、n>1の場合には、n=1の場合に比較して、[n/(n+1)]×(C1/Ctot)/toxだけトンネル絶縁膜に印加される電界を削減できるので、より信頼性向上に対する効果が大きくなる。
図11の破線は、ΔVth(pgm1)=ΔVth(pgm2)として、本変形例と同じ数の書き込みパルス印加をおこなった比較例2である。この比較例の場合の第1の書き込みパルスを与えたときのトンネル絶縁膜電界は、最悪(Vpgm0−2×ΔVth(pgm2)−Vthel)×(C1/Ctot)/toxとなり、ΔVth(pgm1)>ΔVth(pgm2)である条件では、上記変形例よりもトンネル絶縁膜に印加される電界が増加する。これは、図11の書き込みパルス数0から1へのしきい値変動幅について、比較例2(破線)の方が変形例(実線)よりも大きな変動幅を有していることからも明らかである。この比較例2に対して、本変形例では、一回目の書き込みパルス印加と2回目の書き込みパルス印加における最も書き込みが遅いメモリセルのトンネル絶縁膜電界を等しくしているため、比較例2と同じ書き込み速さで、より信頼性を向上することができる。
次に、本発明者が見出した、この実施の形態による信頼性向上の理由を以下に詳しく説明する。
発明者は、電荷蓄積絶縁膜を用いたMONOS型メモリセルにおける書き込み電圧と、書き換え可能回数の関係を、半導体基板とトンネル酸化膜界面の界面準位の増加に注目して調べた。電荷蓄積絶縁膜を用いたメモリセルでは、書き込み動作時には絶縁膜に電子が注入され、消去動作時にはホールが注入される。従来、界面準位の増加の原因としては、文献1で述べられているようにホールの総電荷注入量に着目されていた。発明者は電子が注入される書き込み時の、書き込み条件依存性について調査した。
発明者は、電荷蓄積絶縁膜を用いたMONOS型メモリセルにおける書き込み電圧と、書き換え可能回数の関係を、半導体基板とトンネル酸化膜界面の界面準位の増加に注目して調べた。電荷蓄積絶縁膜を用いたメモリセルでは、書き込み動作時には絶縁膜に電子が注入され、消去動作時にはホールが注入される。従来、界面準位の増加の原因としては、文献1で述べられているようにホールの総電荷注入量に着目されていた。発明者は電子が注入される書き込み時の、書き込み条件依存性について調査した。
図12は、電荷蓄積層への総電荷注入量を横軸に、書き込みおよび消去(Write/Erase)を交互に繰り返した後(endurance後)の、界面準位の増加量を縦軸に示した本発明者が得たデータを示す。横軸は、書き込みによって、電荷蓄積層に注入された正の電荷量を累計したものであり、横軸が一致するということは、書き込み消去1ターンで蓄積した正孔量と繰り返し回数との積Qpが等しいことを意味している。縦軸は、書き込みおよび消去(Write/Erase)を繰り返す前、蓄積電荷を0としたしきい値電圧Vthとフラットバンド電圧VFBとの差によって正規化した、endurance後の(Vth−VFB)をパーセントで示している。
図において、黒丸(●)、白丸(○)、三角(▲)がそれぞれVpgm=11,13,15[V]で書き込みを行った場合で、消去電圧と条件は一定としてある。図12でのサンプル点はこの実施の形態に示された同一構造で、書き込み電圧および書き込み/消去回数が異なることを示している。また、トンネル絶縁膜としては、4nm以下であり、具体的には2nmから3nmの範囲に入る厚さとし、半導体基板からトンネル効果により電荷蓄積層に正孔が注入できる厚さとした。
図12は、明らかに、書き込み電圧をパラメータと取ることによって,界面準位増加量が、繰り返し回数、電荷注入累積時間やW/E一回あたりの正孔注入量に独立に依存せず、Qpの一意な関数として書くことができることを示している。この結果から、総注入正孔電荷量Qpが同じでも書き込み電圧が高いほうが界面準位の増加が多いこと、および、文献1で述べられた結果と異なること本発明者らは初めて発見した。
図13は、消去電圧条件および消去パルス幅条件を変化させた場合の、消去後のフラットバンド電圧VFBと、endurance後の界面準位増加量を示した本発明者が得たデータである。図13において、電荷蓄積層への正の電荷の累計の電荷注入量を0.3C/cm2と固定し、書き込み条件を固定した条件で、消去電圧条件およびパルス幅条件を変化させている。測定に用いた構造はn型ポリシリコンゲート電極を制御電極に用いたMONOS構造であり、電荷の蓄積していない状態でのフラットバンド電圧は−0.5Vから−1Vの範囲に入る。
図13の結果から、消去後のフラットバンド電圧が−0.5V以上、つまり、消去時において正孔が蓄積していない状態においても、明らかに消去後のフラットバンド電圧が高い方が界面準位増加量は減少している。図13における点線は、最小自乗法によって得た線形回帰直線であるが、消去後のフラットバンド電圧が−0.5Vを前後にして界面準位増加量の傾きが大きく変化する様子は観測されない。よって、文献2の、電荷蓄積層に蓄積された正孔が半導体基板へ流れることを原因として界面準位が形成されるモデルは、本デバイスでの界面準位発生を包括的に説明できないことを本発明者らは初めて発見した。
以上、図12および図13の2つのデータより、本発明者らは、界面準位発生量は、総注入正孔電荷量Qpと消去後に印加される書き込みパルスによるトンネル酸化膜電界Eoxとの2つの関数となり、これにより一意的に記述できることを発見した。定性的に言い換えれば、同じ総注入正孔電荷量Qpの条件であっても、消去後に印加される書き込みパルスによるトンネル酸化膜電界Eoxが小さい方が界面準位発生量が減少する。
具体的には、図12では、同じ総注入正孔電荷量Qpの条件では、消去後に印加される書き込みパルスの電圧が1V低下すると、これは0.75[MV/cm]だけトンネル酸化膜の最大電界が低下するのに相当するが、界面準位発生量が1/1.3倍に減少することが判った。一方、同じ界面準位発生量で比較すると、消去後に印加される書き込みパルスの最大電圧が1V低下すると、これは0.75[MV/cm]だけトンネル酸化膜の最大電界が低下するのに相当するが、約1.7倍にQpを増加することができることが判った。なお、この界面準位発生量は、電荷注入累積時間ではなくQpとEoxによって決まっているので、従来例と比較して、電荷注入累積時間が従来例と異なる本実施の形態でも界面準位の新たな増加はないことも初めて明らかになった。
前述のトンネル酸化膜電界の説明で詳しく述べたように、書き込み電圧が一定の場合、トンネル酸化膜に印加される電界は書き込み直前のしきい値が小さいときほど大きい。つまり書き込み前のVthが低いときに、トンネル酸化膜にかかる電圧が最大となる。従って、この実施の形態のように、書き込み開始電圧を低くすることでトンネル酸化膜に印加される電界が低くなるために、データ化けに対するしきい値マージンを損なうことなく、書き換え可能回数を多くすることが可能となる。さらに書き込み印加電圧を徐々に高くしていくことで、書き込み動作を高速化することができる。
このように、電荷蓄積層として例えばシリコン窒化膜からなる絶縁膜を用いた場合、本実施の形態を用いることによりメモリセルの信頼性を向上する第1の効果を得ることができる。
このように、電荷蓄積層として例えばシリコン窒化膜からなる絶縁膜を用いた場合、本実施の形態を用いることによりメモリセルの信頼性を向上する第1の効果を得ることができる。
この実施の形態の第2の効果は、書き込み動作の高速化と、狭いしきい値分布つまり高信頼性とを両立することができる点である。この実施の形態では、第1の書き込み動作時のステップアップ電圧ΔVpgm1と第2の書き込み動作時のステップアップ電圧ΔVpgm2の大きさがΔVpgm1>ΔVpgm2となるように設定されている。書き込みの初期には、ΔVpgm1が大きくとってあるので、しきい値変化量は大きく、十分に高速な書き込み特性が実現される。書き込み動作の途中でステップアップ電圧がΔVpgm2に減少するために、ベリファイ電圧を超えて書き込みされるメモリセルの最大しきい値は、Vverify+ΔVth(pgm2)となり、ステップアップ電圧を切り替えなかった場合の最大書き込みしきい値Vverify+ΔVth(pgm1)よりも低くなり、したがって書き込みしきい値分布幅が狭くなる。
このために、不必要に高いしきい値電圧まで書き込まれたメモリセルに対する電荷注入量が多くなり、繰り返し書き換え時の信頼性が劣化するといった問題が軽減され、高信頼性を実現することができる。また、NAND型EEPROMの読み出し動作時に非選択メモリセルのゲート電極に与える電圧Vreadを低くすることができるので、Vreadストレスによるしきい値電圧変化を軽減することが可能となる。
この実施の形態の第3の効果は、第1の書き込み動作中にベリファイ動作を行わないために、書き込み動作を高速化することができることである。たとえば書き込みパルス印加時間を20usec、ベリファイ読み出し時間を20usecとして、第1の書き込み動作での書き込み回数を5回、第2の書き込み動作での書き込み回数を5回とすると、総書き込み動作時間は、20usec×5回+(20usec+20usec)×5回=300usecとなる。これは、第1の書き込み動作中にベリファイ動作を行った場合の総書き込み時間、(20usec+20usec)×10回=400usecよりも短時間化される。
書き込み時間の短時間化のためには、第1の書き込み動作での書き込み回数を多くして、第2の書き込み動作での書き込み回数を少なくすることが望ましい。つまり、第1の書き込み動作でできるだけベリファイ電圧に近いしきい値電圧まで書き込むことが望ましい。一方で、ベリファイ動作を行わずに複数回のパルスを与えて書き込み動作を行うと、書き込みすぎる異常セルが発生する可能性が高くなる。このような異常セルの原因はトンネル酸化膜の局所的な欠陥に起因すると考えられている。
このような問題を回避するためには電荷蓄積層として絶縁膜を用いることが望ましい。電荷蓄積層が絶縁膜である場合には、トンネル酸化膜に局所的に欠陥があってもそこから大量の電子が注入されることはなく、書き込みすぎる異常セルが発生することはない。従って、ベリファイ読み出しを行わない第1の書き込み動作で、ベリファイ電圧近くまで書き込むことができるため、第2の書き込み動作を短くすることが可能となり、全体として書き込み時間を短時間化することができる。
[実施の形態1の他の変形例]
図14および図15は、この実施の形態の変形例2および変形例3の書きこみパルス波形例を示す。図14の変形例2では、変形例1と異なり、第1の書きこみ動作の書き込みパルスは、空き時間を有する離散パルスではなく、連続的に昇圧される階段状パルスとしている。第1の書きこみ動作でベリファイ読み出しが必要ないためこのような動作を行うことができる。本変形例2では、第1の書きこみ動作の書き込み時間を短縮できると共に、第1の書きこみ動作中の連続した昇圧はΔVpgm1だけその前のパルス電圧に比べて昇圧すればよく、ベリファイ時に必要となる接地電位GNDからの昇圧は必要ない。よって、図14に示したように、第2の書きこみ動作よりも書き込みパルス電圧をより安定させることができる。また書き込みパルス電圧とを発生する昇圧回路の負荷も小さくでき、昇圧回路の占有面積を削減することができる。
図14および図15は、この実施の形態の変形例2および変形例3の書きこみパルス波形例を示す。図14の変形例2では、変形例1と異なり、第1の書きこみ動作の書き込みパルスは、空き時間を有する離散パルスではなく、連続的に昇圧される階段状パルスとしている。第1の書きこみ動作でベリファイ読み出しが必要ないためこのような動作を行うことができる。本変形例2では、第1の書きこみ動作の書き込み時間を短縮できると共に、第1の書きこみ動作中の連続した昇圧はΔVpgm1だけその前のパルス電圧に比べて昇圧すればよく、ベリファイ時に必要となる接地電位GNDからの昇圧は必要ない。よって、図14に示したように、第2の書きこみ動作よりも書き込みパルス電圧をより安定させることができる。また書き込みパルス電圧とを発生する昇圧回路の負荷も小さくでき、昇圧回路の占有面積を削減することができる。
図15に示す変形例3は、第1の書きこみ動作の書き込みパルスを、やはり離散パルスではなく、直線的に昇圧される三角波状パルスとした例である。この場合、三角波の書き込みパルス電圧増加量速度は、第2の書き込み動作の書き込みパルス幅をtpgmとして、上記ΔVpgm1を用いて、(ΔVpgm1/tpgm)で表すことができる。本変形例でも、第1の書きこみ動作のプログラム時間を短縮できると共に、第1の書きこみ動作中の連続した昇圧は(ΔVpgm1/tpgm)の遅い変化速度で連続昇圧すればよく、変形例2よりもさらにパルス電圧をより安定させることができ、また昇圧回路の負荷も小さくでき、昇圧回路の占有面積を削減することができる。
なお、本実施の形態では、第1の書き込み動作時の書き込みパルス幅は、第2の書き込み動作時の書き込みパルス幅と等しくすると、書き込み電圧発生回路のパルス幅制御回路の時定数を一定とすることができ、回路を簡略化する上では望ましい。しかし、第1及び第2の書き込み動作で書き込みパルス電圧のステップアップ電圧を同じとして、書き込みパルス幅を第1の書き込み動作時で第2の書き込み動作時よりも長くすることも、同様の効果を得る上で有効である。即ち数1で書き込み時のしきい値シフト量を計算し、例えば、ΔVth(pgm1)≧ΔVth(pgm2)となるように上記で示した条件を満たすように設計すれば同様に効果が得られることは言うまでもない。
以上詳細に説明したように、この実施の形態の書き込みパルス印加方法を用いることにより、界面準位発生量を従来例よりも低減できる。また、これにより、界面準位を介してシリコン窒化膜から流れる電流も減少させることができ、MONOS素子の保持特性も向上することができる。また、今回は界面準位を信頼性の定量パラメータとして示したが、その起源として界面でのダングリングボンド(dangling bond)の形成や結合角の変化が物理的によく知られており、同様な起源で形成される荷電捕獲中心についても発生を抑えて信頼性を向上できる。
[実施の形態2]
実施の形態1で述べた効果は、電荷蓄積層として絶縁膜を用いたMONOS型セル構造に特有のものではなく、制御ゲート電極と浮遊ゲート電極との間にONO膜を介在させた浮遊ゲート型セル構造においても同様に期待される。ONO膜は、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の積層構造を有し、上記実施の形態1で説明したMONOS型セルの電荷蓄層を含む積層絶縁膜と同じ積層絶縁膜構成となるからである。
実施の形態1で述べた効果は、電荷蓄積層として絶縁膜を用いたMONOS型セル構造に特有のものではなく、制御ゲート電極と浮遊ゲート電極との間にONO膜を介在させた浮遊ゲート型セル構造においても同様に期待される。ONO膜は、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の積層構造を有し、上記実施の形態1で説明したMONOS型セルの電荷蓄層を含む積層絶縁膜と同じ積層絶縁膜構成となるからである。
しかも、ONO膜の上部酸化膜の厚さ、および下部酸化膜の厚さのいずれかが4nm以下となると、シリコン窒化膜への正孔注入が原因とされるONO膜を流れる電流の増大が観測されることは、既に報告されている(文献5:K. Kobayashi, H. Miyatake, J. Mitsuhashi, M. Hirayama, T, Higaki, H. Abe, VLSI Symp. Tech. Digest pp.119−120(1990),特にFig.3参照)。
即ち、上部或いは下部酸化膜が4nm以下であるようなONO膜を持つ浮遊ゲート型メモリセルでも、上記MONOS型セル構造について実施の形態1で説明した書き込みおよび消去動作に伴う電子や正孔の注入がそのONO膜で生じることは明らかであろう。また、消去と書き込みにおいて、ONO膜に印加される電圧方向は逆となるので、ONO膜の上部酸化膜と下部酸化膜と電子および正孔注入は、実施の形態1で示した書き込み動作のみでなく、消去動作でも同じく生じ信頼性確保が重要となる。
図16は、浮遊ゲート構造のメモリセルの断面図を示す。半導体基板11上に、例えば、ボロンまたはインジウムなどの不純物濃度が1014(cm-3)〜1019(cm-3)のp型ウェル12が形成され、このp型ウェル12に、例えば3〜15(nm)の厚さのシリコン酸化膜またはシリコン酸窒化膜からなるトンネル絶縁膜13が形成されている。
トンネル絶縁膜13の上部には、例えばリンまたは砒素を1018(cm-3)〜1021(cm-3)の範囲で添加したポリシリコンで形成された浮遊ゲート14が配置されている。浮遊ゲート14上には、それぞれ厚さ1nmから10nmの間の厚さを持つシリコン酸化膜15a/シリコン窒化膜15b/シリコン酸化膜15cからなるインターポリ絶縁膜(ONO膜)15を介して、例えばリン、砒素、ボロンを1017(cm-3)〜1021(cm-3)の濃度で添加したポリシリコン16aとWSi(タングステンシリサイド)16bのスタック構造からなる制御ゲート16が10nm〜500nmの厚さで形成されている。制御ゲート16は、ポリシリコン膜のみでもよいし、金属シリサイド膜としてはNiSi,MoSi,TiSi,CoSi等も用い得る。また、ポリシリコンとAl,W等の金属とスタック構造からなる制御ゲート電極でもよい。
制御ゲート電極16の両側にはn型ソース/ドレイン拡散層17が形成されている。さらに図の面に直交する方向のメモリセル両端には、シリコン酸化膜等の絶縁膜からなる素子分離領域が、シリコン基板中に例えば10〜500nm程度の深さで形成されている。
ウェル、ゲート、ソース/ドレイン拡散層はそれぞれ電極に接続され、電圧を制御することが出来る。
ウェル、ゲート、ソース/ドレイン拡散層はそれぞれ電極に接続され、電圧を制御することが出来る。
図16に示した浮遊ゲート型セルについて、書き込みおよび消去の基本的な方法は従来技術で述べたとおりである。特に、数2と同様の解析をONO膜について行うことにより,以下の数3を満たす条件に書き込みパルス継続時間tpgmを設定するのが望ましい。
[数3]
tpgm≧6×[(εoxCtot)/(C1αβ)]×exp{β/Eox(0)}
tpgm≧6×[(εoxCtot)/(C1αβ)]×exp{β/Eox(0)}
この実施の形態のONO膜において、酸化膜厚に換算して、例えば浮遊ゲート電極から距離toxだけ離れた場所に捕獲された電荷の重心があり、ONO膜の下部酸化膜の電界をEox、捕獲された電荷重心面から制御ゲート電極までの容量をC1、電荷重心面からみた制御電極への容量と浮遊ゲートへの容量の和をCtotとし、シリコン酸化膜の誘電率をεoxとする。ここで、ONO膜の下部酸化膜の等価膜厚をtoxeq、SiNの酸化膜等価膜厚をtNeq、上部酸化膜厚の等価膜厚をtboxeqとし、下部酸化膜に上部酸化膜よりも電子・正孔電流が多く流れる条件とし、まずtoxeq<tboxeqとする。この条件では、C1/Ctot=1−(tNeq+tboxeq)/(toxeq+tNeq+tboxeq)となる。
さらに、Siゲート電極を用いたときFNトンネル電流の場合には、α=3.2×10-6[A/V2]、β=2.4×1010[V/m]となる。よって、例えば、toxeq=4[nm]、tNeq=5[nm]、tboxeq=5[nm]のONO膜構成では、C1/Ctot=0.286となり、Eox(0)≧10[MV/cm]ではtpgm≧2.0×10-5[s]の書き込みパルス継続時間範囲で数3の条件を満足し、20uS以上の書き込みパルス継続時間を用いる実用動作範囲でΔVth(pgm)はΔVpgmとほぼ等しいと考えてよい。
同様に、Eox(0)≧9[MV/cm]ではtpgm≧2.9×10-4[s]の書き込みパルス継続時間範囲で数3の条件を満足し、0.4mS以上の書き込みパルス継続時間を用いる実用動作範囲でΔVth(pgm)はΔVpgmとほぼ等しいと考えてよい。また、数1で反転ポテンシャルと空乏層電荷分だけオフセットを与えた式がONO膜の書き込み/消去については成立するから、書き込みパルス継続時間tpgmがいずれの値であっても、初期電荷状態が等しい場合には、ΔVpgmが大きいほど、ΔVth(pgm)が増大することが示される。
この実施の形態における書き込みパルスの印加方法は、実施の形態1およびその変形例で説明したものと同じものを用いればよい。これにより、初期の浮遊ゲート電極の電荷量とONO構造を同一とすれば、ONO膜についても、従来例と書き込みにかかる時間を等しく保ったままで、ONO膜に対する印加電界の上限を低減できることは明らかである。すなわち、実施の形態1のVchannelに相当する部分のポテンシャルは、浮遊ゲート電極のポテンシャルと置き換え、MONOSのSiN膜の電荷蓄積は、この実施の形態のONO膜のSiN膜の電荷蓄積と置き換えて考えればよい。よって、実施の形態1で説明したONO膜の界面準位を低減でき信頼性を向上できる効果、第2の効果、および第3の効果も同様に得られる。
さらに、本実施の形態に特徴的なことは、tboxeq<toxeqとなるONO膜であって、特に上部酸化膜の膜厚tboxeqが4nm以下の場合には、制御ゲート電極からONO膜のSiN膜に電子または正孔が注入されるということである。この場合には、実施の形態1で説明したように、ONO膜のSiN膜に電子が注入される条件での最大電界を低減させることにより、界面準位の発生および、界面準位を介してシリコン窒化膜から流れる電流も減少させることができる。なお、制御ゲート電極からONO膜のSiN膜に電子が注入される電圧条件は、メモリセルとしてはデータ消去を行う条件で生じる。
図17,図18及び図19は、本実施の形態の消去及び消去ベリファイ読み出し動作、消去シーケンス及び消去および書き込みのしきい値分布を示す。
データの消去は、メモリセルの制御ゲート電圧を0V、ソースおよびドレインを浮遊状態とし、例えば、半導体基板またはメモリセルが形成されているウェルに高電圧の消去パルスを与え、半導体基板からトンネル絶縁膜を通して電荷蓄積層に電子を注入し、メモリセルのしきい値電圧を負の方向にシフトさせることで行う。或いは、ゲートに負電圧Va、ソース電極およびドレイン電極のいずれかに正の電圧Vbを印加することにより、消去を行っても良い。この場合には、Va−Vbが図17に示すような消去パルス電圧となっていればよい。
データの消去は、メモリセルの制御ゲート電圧を0V、ソースおよびドレインを浮遊状態とし、例えば、半導体基板またはメモリセルが形成されているウェルに高電圧の消去パルスを与え、半導体基板からトンネル絶縁膜を通して電荷蓄積層に電子を注入し、メモリセルのしきい値電圧を負の方向にシフトさせることで行う。或いは、ゲートに負電圧Va、ソース電極およびドレイン電極のいずれかに正の電圧Vbを印加することにより、消去を行っても良い。この場合には、Va−Vbが図17に示すような消去パルス電圧となっていればよい。
第1の消去動作時には、図17に示すように、スタート電圧Vera0'(V)である消去パルス電圧を印加し、その後ステップアップ電圧ΔVera1ずつ増加させた消去パルス電圧で消去動作をn回(n≧1)繰り返す(ステップS11)。
始めに、メモリセルのしきい値がVthw1を下限とし、Vthw2を上限とした範囲で設定されているとする。また、消去動作後の本実施の形態のメモリセルのしきい値の下限をVthel、上限をVthehとし、消去が完了したかどうかを調べるベリファイ電圧をVverifyとする。セルの電荷保持特性の変動などにより、Vverify<Vthehとなる。
始めに、メモリセルのしきい値がVthw1を下限とし、Vthw2を上限とした範囲で設定されているとする。また、消去動作後の本実施の形態のメモリセルのしきい値の下限をVthel、上限をVthehとし、消去が完了したかどうかを調べるベリファイ電圧をVverifyとする。セルの電荷保持特性の変動などにより、Vverify<Vthehとなる。
本実施の形態では、第1の消去動作終了後に、すべてのメモリセルにおいてそのしきい値はまだ、図19に示すように、消去終了判定電圧Vverifyに到達せず、ベリファイ動作も不要である。このようにすることにより、消去終了ベリファイ判定にかかる時間を削減させることができる。
第1の消去動作後に、第2の消去動作として、ステップアップ電圧をΔVera2(<Δera1)として、消去パルス印加(ステップS12)と消去ベリファイ読み出し動作を行う(ステップS13)。そして、消去終了判定を行って(ステップS14)、終了が確認されるまで第2の消去動作を繰り返す。
第1の消去動作後に、第2の消去動作として、ステップアップ電圧をΔVera2(<Δera1)として、消去パルス印加(ステップS12)と消去ベリファイ読み出し動作を行う(ステップS13)。そして、消去終了判定を行って(ステップS14)、終了が確認されるまで第2の消去動作を繰り返す。
第2の消去動作の最初の消去パルスの電圧をVera0とし、第1の消去動作の最初の消去パルスの電圧をVera0'とする。初期電圧Vera0'としては5V以上20V以下の範囲の電圧とする。具体的には、第1の消去動作時の1パルス印加後のしきい値シフト量の絶対値をΔVth(era1)とし、第2の消去動作時の1パルス印加後のしきい値シフト量の絶対値をΔVth(era2)とすると、図19のしきい値分布を考慮して、ΔVth(era1)を(Vthw1−Vverify)/(n+1)≦ΔVth(era1)≦(Vthw1−Vverify+ΔVth(era2))/(n+1)を満たす電圧とし、Vera0'=Vera0−ΔVth(era1)とする。
この1つ目の消去パルスにより、最も早く消去されるメモリセルのしきい値は、Vthw1−ΔVth(era1)となり、最も遅く消去されるメモリセルのしきい値は、Vthw2−ΔVth(era1)となるので、消去によるセルのばらつきを考慮すると、図19R>9の分布となる。次いで、2回目および3回目の消去パルスを与える。第1回目の消去パルスに対する2回目のパルスの増分、および2回目のパルスに対する3回目のパルスの増分をΔVth(era1)とするので、第3回目のパルスにより、最も早く消去されるメモリセルのしきい値は、Vthw1−(n+1)×ΔVth(era1)となり、VverifyとVthelの範囲内に入り、消去を終了する。一方、最も遅く消去されるメモリセルのしきい値は、Vthw2−(n+1)×ΔVth(era1)となる。
この後、ΔVera2だけ前回のパルスから電圧を増やしたステップアップ電圧を印加してベリファイ動作を行い、消去しきい値をVverifyとVthelの間になるようにする。従来例と同じしきい値分布を実現するには、ΔVera2は従来と同じに設定すればよい。以上のように電圧範囲を設定することにより、消去にかかる全経過時間は一定としたままで、消去動作時のONO膜に印加される電界を小さくすることができる。
ここで重要なのは、n回目までのパルス印加、すなわち第1の消去動作によっては、しきい値がVverifyよりも下にならないことである。これにより、第1の消去動作の間はベリファイ動作を行う必要なく、高速で消去を行うことができる。また、半導体基板またはメモリセルのp型ウェル側に消去電圧を印加する方法では、通常複数のメモリセルブロックが1つの半導体基板またはウェル上に形成されているため、その充放電に長い時間がかかる。このため、データ消去時には、第1の消去動作の間にベリファイ動作を行わず、連続して電圧を印加する方法、つまり、次に示す変形例の方法が特に、消去時間を短く保ち、信頼性を向上するには有効である。
[実施の形態2の変形例]
図20および図21は、本実施の形態の変形例1および変形例2の消去パルス波形例を示す。変形例1では、図17の実施の形態と異なり、第1の消去動作の消去パルスを、空き時間のある離散パルスではなく、連続して昇圧される階段状パルスとしている。これは、第1の消去動作でベリファイ読み出しが必要ないためこのような動作を行うことができる。本変形例では、第1の消去動作の消去時間を短縮できると共に、第1の消去動作中の連続した昇圧はΔVera1だけその前のパルス電圧に比べ昇圧すればよく、ベリファイ時に必要となる接地電位GNDからの昇圧は必要ない。よって、図20に示したように、第2の消去動作よりもパルス電圧をより安定させることができ、また昇圧回路の負荷も小さくでき、昇圧回路の占有面積を削減することができる。
図20および図21は、本実施の形態の変形例1および変形例2の消去パルス波形例を示す。変形例1では、図17の実施の形態と異なり、第1の消去動作の消去パルスを、空き時間のある離散パルスではなく、連続して昇圧される階段状パルスとしている。これは、第1の消去動作でベリファイ読み出しが必要ないためこのような動作を行うことができる。本変形例では、第1の消去動作の消去時間を短縮できると共に、第1の消去動作中の連続した昇圧はΔVera1だけその前のパルス電圧に比べ昇圧すればよく、ベリファイ時に必要となる接地電位GNDからの昇圧は必要ない。よって、図20に示したように、第2の消去動作よりもパルス電圧をより安定させることができ、また昇圧回路の負荷も小さくでき、昇圧回路の占有面積を削減することができる。
図21に示す変形例2は、第1の消去動作の消去パルスを、直線的に上昇する三角波状パルスとして形成した例である。この場合、三角波の消去電圧増加量速度は、第2のパルス幅をtpgmとして、上記ΔVera1を用いて、(ΔVera1/tpgm)で表すことができる。本変形例でも、第1の消去動作の消去時間を短縮できると共に、第1の消去動作中の連続した昇圧は(ΔVera1/tpgm)の遅い変化速度で連続昇圧すればよく、変形例1よりもさらにパルス電圧をより安定させることができ、また昇圧回路の負荷も小さくでき、昇圧回路の占有面積を削減することができる。
本実施の形態および変形例では、第1の消去動作時の消去パルス幅は、第2の消去動作時の消去パルス幅と等しくすることが、プログラム電圧発生回路のパルス幅制御回路の時定数を一定とすることができ、回路を簡略化できるため望ましい。しかしながら、パルス幅を第1の消去動作時と第2の消去動作時で変化させても、数1でプログラム時のしきい値シフト量を計算し、例えば、ΔVth(pgm1)>ΔVth(pgm2)となるように上記で示した条件を満たすように設計すれば同様に効果が得られることは言うまでもない。特に、上記に述べたtoxeq>tboxeqの範囲では、ΔVth(pgm1)=ΔVth(pgm2)と設計しても、消去ベリファイにかかる時間を短縮する効果を有する。
以上詳細に説明したように、本実施の形態の消去または書き込みパルス印加方法を用いることにより、浮遊ゲート型不揮発性メモリのインターポリ膜として用いられるONO膜の界面準位発生量を従来例よりも低減できる。これにより、界面準位を介してシリコン窒化膜から流れる電流も減少させることができ、ONO膜を高信頼性に保ち、保持特性も向上することができる。また、今回は界面準位を信頼性の定量パラメータとして示したが、その起源として界面でのダングリングボンド(dangling bond)の形成や結合角の変化が物理的によく知られており、同様な起源で形成される荷電捕獲中心についても発生を抑えて信頼性を向上できる。
[実施の形態3]
次にこの発明の実施の形態3を説明する。本実施の形態に特徴的なことは、電荷蓄積層として絶縁膜を用いるMONON型メモリセルにおいて、電荷蓄積層中の電荷分布に偏りが生じる点を利用して、チャネルの中央部とエッジ部とでしきい値電圧を変えて動作させることで、ステップアップ書き込みにおけるしきい値分布幅を、従来の浮遊ゲート型メモリセルよりも狭くすることにある。
次にこの発明の実施の形態3を説明する。本実施の形態に特徴的なことは、電荷蓄積層として絶縁膜を用いるMONON型メモリセルにおいて、電荷蓄積層中の電荷分布に偏りが生じる点を利用して、チャネルの中央部とエッジ部とでしきい値電圧を変えて動作させることで、ステップアップ書き込みにおけるしきい値分布幅を、従来の浮遊ゲート型メモリセルよりも狭くすることにある。
本実施の形態の不揮発性メモリセルは、実施の形態1と同様であり、 図5(a)(b)に示す通りである。半導体基板1上に、例えば、ボロンまたはインジウムなどの不純物濃度が1014(cm-3)〜1019(cm-3)のp型ウェル2が形成され、この上に例えば0.5〜10(nm)の厚さのシリコン酸化膜またはシリコン酸窒化膜からなるトンネル絶縁膜4が形成されている。トンネル絶縁膜4の上部には、例えばシリコン窒化膜からなる電荷蓄積層5が3〜50(nm)の厚さで形成されている。この上に例えば3〜30(nm)の厚さのシリコン酸化膜またはシリコン酸窒化膜からなるブロック絶縁膜6が形成されている。
ブロック絶縁膜6上には、ゲート電極7(7a,7b)が形成されている。ゲート電極7は、リン、砒素またはボロンが高濃度に添加されたn型またはp型のポリシリコンまたはWSi(タングステンシリサイド)とポリシリコンとのスタック構造、またはNiSi,MoSi,TiSi,CoSi等のポリシリコンとのスタック構造または、Al,W等の金属とポリシリコンとのスタック構造により10nm〜500nmの厚さで形成されている。
ゲート電極の両側にはn型ソース/ドレイン拡散層8が形成されている。さらにメモリセルの両端にはシリコン酸化膜等の絶縁膜3からなる素子分離領域が、シリコン基板中に例えば10〜500nm程度の深さで形成されている。ウェル、ゲート、ソース/ドレイン拡散層はそれぞれ電極に接続され、電圧を制御することが出来る。
本実施の形態での書き込み動作を図22、図23及び図24を参照して説明する。図22は、書き込み動作波形を示し、図23は、書き込みシーケンスを示し、図24は、セルアレイのしきい値分布を示している。
データの書き込みは、ウェルおよびソース/ドレインを0Vとした状態で、ゲート電極に高電圧書き込みパルスを与え、半導体基板からトンネル絶縁膜を通して電荷蓄積層に電子を注入し、メモリセルのしきい値電圧を正の方向にシフトさせることで行う。具体的に、書き込みデータを入力し(ステップS21)、書き込みパルス電圧を印加し(ステップS22)、その後書き込みが十分に行われたか否かを調べるためにベリファイ読み出し動作を行う(ステップS23)。ベリファイ読み出しの結果、メモリセルのしきい値電圧が所望のしきい値電圧Vverifyよりも高いか否かを判断し(ステップS24)、高いと判断した場合には書き込みを終了する。所望のしきい値電圧に達していない場合には書き込み電圧をΔVpgmだけステップアップして再度書き込み動作を行い、再びベリファイ読み出しを行う。これをメモリセルが所望のしきい値電圧に達するまで繰り返す。
ゲート電極に与える書き込みパルス電圧は、図22に示すように、初期電圧Vpgm0(V)から始まって、ステップアップ電圧ΔVpgmずつ高くなる。初期電圧Vpgm0は例えば5V〜15V程度であり、ステップアップ電圧ΔVpgmは例えば0.1〜1.0V程度である。
データの消去はゲート電極を0Vとした状態でウェルに消去電圧Veraを与え、半導体基板からトンネル絶縁膜を通して電荷蓄積層にホールを注入し、メモリセルのしきい値電圧を負の方向にシフトさせることで行う。
データの読み出しはウェルとソースを0Vとし、ドレインに正の電圧を与え、ゲート電極に判定電圧Vrefを与えて、ソース−ドレイン間に電流が流れるか否かによってメモリセルのしきい値電圧がVrefより高いか低いかを判定し、"0"データ(書き込み状態)と"1"データ(消去状態)とを判定する。
データの読み出しはウェルとソースを0Vとし、ドレインに正の電圧を与え、ゲート電極に判定電圧Vrefを与えて、ソース−ドレイン間に電流が流れるか否かによってメモリセルのしきい値電圧がVrefより高いか低いかを判定し、"0"データ(書き込み状態)と"1"データ(消去状態)とを判定する。
次に本実施の形態の効果を従来の浮遊ゲート型メモリセルとの比較で説明する。
浮遊ゲート型メモリセルでは書き込みパルスをΔVpgmずつステップアップした場合、書き込みパルス回数が一回増える毎にΔVpgmずつしきい値電圧がシフトする。一方、本実施の形態におけるMONOS型メモリセルのドレイン電流(Id)−ゲート電圧(Vg)特性と書き込みパルス回数との関係を図25に示す。一回目の書き込みパルスでのしきい値シフト量をΔVth1、二回目をΔVth2、…とした場合、ΔVth1≧ΔVth2≧ΔVth3≧ΔVth4≧…の関係がある。つまり、書き込みパルス回数を増やしていくと、しきい値電圧のシフト量が小さくなる特性をもっている。
浮遊ゲート型メモリセルでは書き込みパルスをΔVpgmずつステップアップした場合、書き込みパルス回数が一回増える毎にΔVpgmずつしきい値電圧がシフトする。一方、本実施の形態におけるMONOS型メモリセルのドレイン電流(Id)−ゲート電圧(Vg)特性と書き込みパルス回数との関係を図25に示す。一回目の書き込みパルスでのしきい値シフト量をΔVth1、二回目をΔVth2、…とした場合、ΔVth1≧ΔVth2≧ΔVth3≧ΔVth4≧…の関係がある。つまり、書き込みパルス回数を増やしていくと、しきい値電圧のシフト量が小さくなる特性をもっている。
図26は、この実施の形態のMONOS型メモリセルの書き込みパルス数とメモリセルのしきい値電圧の関係を、従来の浮遊ゲート型メモリセルの場合と共に示している。3回目のパルスでしきい値電圧がベリファイ電圧Vverifyよりもわずかに低く、4回目のパルスで書き込みが終了したとする。従来のようにパルス数の増加としきい値電圧変化量が直線的である場合、書き込み終了したメモリセルのしきい値電圧はVth=Vverify+ΔVth1である。一方、本実施の形態のようにしきい値電圧変化量が徐々に小さくなっていくMONOS型メモリセルの場合、書き込み終了したメモリセルのしきい値電圧はVth=Vverify+ΔVth4である。
従って、図27に示すように、この実施の形態の場合の書き込みしきい値幅はΔVth4となり、従来のしきい値幅ΔVth1(=ΔVpgm)と比較して狭くすることが出来る。一方、図26に示すように書き込み完了までに必要な書き込みパルス数は従来と同じである。
次に本実施の形態におけるMONOS型メモリセルが、図26に示したような書き込み特性を示す理由と共に本実施の形態の好ましい態様を具体的に説明する。
図28は、図5(a)のセル断面での書き込みの時の電圧印加の様子を示しており、半導体基板とゲート電極間に書き込み電圧Vpgmが印加される。これを等価回路図で示すと、図29に示すような平行平板コンデンサとして表すことができる。ゲート絶縁膜はトンネル絶縁膜4/電荷蓄積層5/ブロック絶縁膜6の積層構造であるが、図29ではその膜厚を酸化膜換算膜厚Tono(effective)で示している。
図28は、図5(a)のセル断面での書き込みの時の電圧印加の様子を示しており、半導体基板とゲート電極間に書き込み電圧Vpgmが印加される。これを等価回路図で示すと、図29に示すような平行平板コンデンサとして表すことができる。ゲート絶縁膜はトンネル絶縁膜4/電荷蓄積層5/ブロック絶縁膜6の積層構造であるが、図29ではその膜厚を酸化膜換算膜厚Tono(effective)で示している。
書き込み電圧印加時、ゲート絶縁膜中での電位分布は、図29に示すようになる。等電位線はセルのチャネル領域中央部では直線であるがチャネル幅方向両端部E1,E2では曲がっている。これは端部で絶縁膜中の電界が弱まっていることを示している。
図30は、このときのゲート絶縁膜中の電界を示している。チャネルエッジ部ではチャネル中央と比較して電界が弱くなっている。ゲート絶縁膜内で電界が弱くなっている両エッジ領域の長さをλ(nm)とすると、一般にλはゲート絶縁膜の酸化膜換算膜厚Tono(effective)とほぼ等しい大きさになる。
このように書き込み時にチャネル端部のλ(nm)の領域で電界が弱まるために、端部ではチャネル中央部と比較して電荷蓄積層に注入される電荷量が少なくなる。これは書き込みだけでなく消去時にも同じである。一方本実施の形態では電荷蓄積層5が絶縁膜であるため、注入された電荷が絶縁膜にトラップされて電荷蓄積層内をほとんど移動しない。これが従来の浮遊ゲート型メモリセルとは異なる点である。
この電荷蓄積層での電荷蓄積の様子を図31に示した。ここでは一例として、消去時には正電荷、書き込み時には負電荷が電荷蓄積層にトラップされた場合を示す。両エッジのλ(nm)の領域ではチャネル中央と比較してトラップされる電荷量が少ない。そのためエッジ部はチャネル部と比較して、書き込み消去時のしきい値電圧の変化量が少ない。
書き込みパルス回数とチャネル中央およびエッジのしきい値電圧の関係を、図33に示す。書き込みパルス数に対するしきい値電圧の変化量は、チャネル中央部よりもエッジ部の方が小さい。書き込みの開始時にはエッジ領域のしきい値電圧の方が高いが、書き込みが進むとチャネル中央部のしきい値電圧の方が高くなる。
以上のようなチャネル中央部とエッジ部でのしきい値変化の相違を考慮すると、メモリセルトランジスタは、図32の等価回路に示したように、チャネル中央部とチャネル幅方向両エッジ部とを別々のトランジスタとみなして、これらを並列接続した3つのトランジスタで表すことができる。そして、メモリセルのしきい値電圧はチャネル中央とエッジのしきい値電圧の、より低い方で決定される。
図33に示すように、メモリセルのしきい値は書き込みの初期はチャネル中央部で決定され、書き込みが進むとエッジ部のしきい値電圧で決定されるようになる。書き込みパルス数に対するメモリセルのしきい値電圧の変化量は、書き込みの初期で大きく、書き込みが進むにつれて小さくなる。このため、高速な書き込みと高信頼性(狭い書き込みしきい値分布)を両立することが可能となる。
本実施の形態におけるメモリセルの書き込み時のId−Vg特性の変化を図34に示す。これはメモリセルトランジスタのチャネル幅が書き込み時に電界が弱まるエッジ領域λ≒Tono(effective)と比較して十分に大きい場合(たとえば20倍以上)の特性である。消去時には従来のメモリセルと同様のId−Vg特性であるが、書き込みが進むにつれて、Id−Vg特性にハンプ(こぶ)が発生する。これはチャネル中央に比べてしきい値電圧の低いエッジ部が寄生トランジスタとして働くためである。
メモリセルの書き込み特性はしきい値電圧を定義するドレイン電流によって異なる。高いドレイン電流Ih0でしきい値電圧を定義した場合、メモリセルのしきい値はチャネル中央のしきい値で決定される。このため、書き込みパルス数に対するしきい値変化量は一定でΔVth1(≒ΔVpgm)である。低いドレイン電流Ith1でしきい値電圧を定義した場合、書き込みの初期はチャネル中央部のしきい値電圧で決定され、書き込みが進むとエッジ部のしきい値電圧で決定されるようになる。従って本実施の形態の効果を得るためには低いドレイン電流でしきい値電圧を設定する必要がある。
図34に対して図25は、メモリセルトランジスタのチャネル幅が小さい場合のId−Vg特性である。この場合チャネル中央部を流れるドレイン電流が減少するため、エッジ部の寄与が大きくなり、図34のようなハンプはほとんど見られない特性となる。
本実施の形態において望ましいチャネル幅について述べる。本実施の形態の効果を得るためには、書き込み時にゲート絶縁膜に高電界が印加されるチャネル中央部と、チャネル中央部よりも弱い電界が印加されるエッジ部とが存在する必要がある。エッジ部の領域λ(nm)はゲート絶縁膜の酸化膜換算膜厚Tono[nm]とほぼ等しいので、両端で2λ≒2・Tono程度である。これに加えてチャネル部が存在するためには、チャネル幅はゲート絶縁膜の酸化膜換算膜厚の2倍よりも大きい必要がある。
つづいてチャネル幅と読み出し速度の関係について述べる。メモリセルトランジスタのチャネル幅が大きいほどドレイン電流は大きくなるので、読み出し動作の高速化のためには望ましい。チャネル幅が大きいときのId−Vg特性は図34のようになるが、本実施の形態の効果を得るためにはしきい値を定義するためのドレイン電流は低い電流値Ith1にする必要があり、この場合、チャネル幅が狭いとき(図25のId−Vg特性)の場合と同じしきい値定義電流となり、チャネル幅を広くしたことによる読み出し動作の高速化の効果は得られない。
発明者による解析の結果、チャネル幅を書き込み電界の弱い両端のエッジ領域2λの10倍(=20λ)より大きくしても、チャネル幅拡大による読み出し動作の高速化の効果はほとんど得られないことがわかった。従って、メモリセルの微細化の観点から、チャネル幅は20λ以下にすることが望ましい。先に述べたようにλ≒Tono(effective)であるので、チャネル幅はゲート絶縁膜の酸化膜換算膜厚の20倍よりも小さいことが望ましい。
以上をまとめると、MONOS型メモリセルでステップアップ書き込み方式を採用して、従来の浮遊ゲート型メモリセルより狭い書き込みしきい値を実現する条件としては、セルのチャネル幅を、2Tono〜20Tonoの範囲に設定することが好ましいことになる。
ここでセルのチャネル幅とは、メモリセルのオン電流が流れる方向(チャネル長方向)と直交する方向の素子領域幅をいう。つまり、ソース,ドレイン間が導通した状態で素子領域を電流が流れる方向を第1の方向とした場合、メモリセルの素子領域を定義する四辺のうち、第1の方向と直交する2辺の長さがチャネル幅となる。そしてこのチャネル幅を上述の範囲に設定することは、図28〜図34を用いて説明した効果を得るために好ましいことになる。図5に示したメモリセル構造の場合、図5(a)の素子分離領域で挟まれた素子領域の幅がチャネル幅となる。しかし例えば、AND型EEPROMやバーチャルグランドアレイ型EEPROM等、他のセル構造では、ゲート電極幅によってチャネル幅が定義される場合もある。
ここでセルのチャネル幅とは、メモリセルのオン電流が流れる方向(チャネル長方向)と直交する方向の素子領域幅をいう。つまり、ソース,ドレイン間が導通した状態で素子領域を電流が流れる方向を第1の方向とした場合、メモリセルの素子領域を定義する四辺のうち、第1の方向と直交する2辺の長さがチャネル幅となる。そしてこのチャネル幅を上述の範囲に設定することは、図28〜図34を用いて説明した効果を得るために好ましいことになる。図5に示したメモリセル構造の場合、図5(a)の素子分離領域で挟まれた素子領域の幅がチャネル幅となる。しかし例えば、AND型EEPROMやバーチャルグランドアレイ型EEPROM等、他のセル構造では、ゲート電極幅によってチャネル幅が定義される場合もある。
次に本実施の形態における、メモリセルの望ましい書き込み特性について述べる。l,m,nを整数として、メモリセルのしきい値電圧が、n回(n≧1)の書き込みパルス印加で終了したとする。また最初のl回(l≧0)のパルスではメモリセルのしきい値電圧は変化せず、l+1回目からしきい値が変化したとする。
1回目のパルスで書き込みパルスを与えたときのしきい値電圧の変化量をΔVth1、2回目のパルスでの変化量をΔVth2、一般にn回目でのパルスでの変化量をΔVthnとする。本実施の形態の効果を得るためにはΔVthn<ΔVthm(1≦m≦n)となるΔVthmが存在するような書き込み特性をもつ必要がある。また、望ましくはベリファイ電圧に到達するまでの平均的なしきい値電圧の変化量よりも、書き込み終了時の最後のパルス印加時のしきい値電圧の変化量のほうが小さいことが、書き込み動作を高速化し、書き込みしきい値分布幅を狭くするためには望ましい。つまり、ΔVthn<(ΔVthl+1+ΔVthl+2+…+ΔVthn−1)/(n−l−1)であることが望ましい。
さらに望ましくはベリファイ電圧に到達する直前までは書き込みパルス印加によるしきい値電圧変化量が大きく(書き込みが速く)、ベリファイ電圧を超えるとしきい値電圧変化量が小さい(書き込みが遅い)、つまりΔVthn<ΔVthn−1であることが望ましい。
次に本実施の形態のメモリセル構造について、望ましい形態を説明する。
図35Aは図5(a)のエッジ部(素子分離端)の望ましい形状である。電荷蓄積絶縁膜5の両端は、ポリシリコンゲート電極7の端部および半導体基板の素子領域(チャネル領域端部)端部より外側に延在する形状となっていることが望ましい。または、ゲート電極7と素子領域のいずれかに対して飛び出した形状となっていてもよい。
図35Aは図5(a)のエッジ部(素子分離端)の望ましい形状である。電荷蓄積絶縁膜5の両端は、ポリシリコンゲート電極7の端部および半導体基板の素子領域(チャネル領域端部)端部より外側に延在する形状となっていることが望ましい。または、ゲート電極7と素子領域のいずれかに対して飛び出した形状となっていてもよい。
さらに、ブロック絶縁膜6は素子分離端において、チャネル中央部と比較してチャネル幅方向の端部で厚膜化していることが望ましい。または、トンネル絶縁膜4、電荷蓄積絶縁膜5、ブロック絶縁膜6を合わせたゲート絶縁膜全体の、酸化膜換算膜厚が、素子分離端において厚膜化していることが望ましい。
このような形状にすることによって、図29に示したように、データの書き込み動作時に素子分離端でゲート絶縁膜にかかる電界を弱くすることができる。
このような形状にすることによって、図29に示したように、データの書き込み動作時に素子分離端でゲート絶縁膜にかかる電界を弱くすることができる。
また、ゲートポリシリコンと半導体基板の側壁部には側壁酸化膜9a,9bが形成されていることが望ましい。さらに、ゲートポリシリコンと半導体基板の素子分離端コーナー部を丸めた形状とすることが望ましい。側壁を酸化し、コーナー部を丸めた形状とすることで、コーナー部が尖った形状である場合と比較してエッジでの電界集中を回避することができるので、素子分離端で書き込み電界を小さくすることが容易となる。
電荷蓄積層5を順テーパ形状にすることは、後の工程の素子分離トレンチへのシリコン酸化膜埋め込みをより容易にすることができるので好ましい。順テーパ−の角度としては半導体基板面を標準として60°から89°の範囲の間の角度が良い。図35Aのように、ポリシリコンゲート電極の酸化によって、電荷蓄積層5よりもポリシリコン側壁酸化膜9aがトレンチ内部に出る構造にすることが、素子分離絶縁膜埋め込み時の電荷蓄積層のダメージを小さくし、より信頼性の高いデバイス構造を形成するのに望ましい。また、半導体基板の酸化によって、電荷蓄積層5よりも半導体基板側壁酸化膜9bがトレンチ内部に出る構造にすることが、後の工程の素子分離トレンチへのシリコン酸化膜埋め込みをより容易にすることができる。
我々の詳細な検討によると、電荷蓄積絶縁膜5の両端は、素子分離領域(チャネル領域)端からチャネル幅方向に0.5nm以上15nm以下の範囲内で延在していることが信頼性上望ましく、トレンチ内壁に形成した酸化膜9bの厚さとしては1nm以上16nm以下の範囲内で形成することが望ましいことが判明した。
図35B及び図35Cは、別の素子分離構造のメモリセル端部構造を、図35Aに対応させて示している。図35Bに示すように、素子分離絶縁膜のかわりに、例えば、ボロンやインジウムからなるp型不純物を1011cm-2から1014cm-2の範囲で注入したp+型層21を形成して、隣接セルの素子分離をしてもよい。この際、ソースおよびドレイン電極部分は、素子分離膜22または側壁絶縁膜9aが上部にもあらかじめ形成されているので、p型不純物のイオンが素子分離膜22で止まるように制限することにより、n型ソースおよびドレイン領域にはp型不純物の混入をしないように制限することができる。このp型不純物のイオン注入エネルギーとしては、1eVから100eVの範囲とする。
電荷蓄積絶縁膜5は素子分離p型領域21上で除去されていなくてもよく、図35Cに示すように、隣接するセル間で共有されていてもよい。
これらの図35B,図35Cの場合、素子分離領域を形成するために、シリコン基板を深くエッチングする必要がないため、素子分離端においてシリコン基板のコーナー部で、書き込み時の電界が集中することがない。このため、素子分離端でゲート絶縁膜中の電界を弱くすることが用意である。
これらの図35B,図35Cの場合、素子分離領域を形成するために、シリコン基板を深くエッチングする必要がないため、素子分離端においてシリコン基板のコーナー部で、書き込み時の電界が集中することがない。このため、素子分離端でゲート絶縁膜中の電界を弱くすることが用意である。
以上に述べたように、本実施の形態においては、メモリセルの電荷蓄積層として絶縁膜を用い、書き込み時にチャネルエッジで電界が弱くなるようにすることで、チャネル中央部とエッジ部とでしきい値電圧を変化させ、メモリセルの書き込み特性をベリファイ電位に到達するまでは速く、ベリファイ電位を超えてからは遅くすることで、書き込み時に、高速な書き込みと、狭いしきい値分布つまり高信頼性とを両立することができる。
また、ステップアップ書き込み時のステップアップ電圧ΔVpgmは必ずしも一定である必要はなく、書き込みパルス数によって変化させてもよいし、ΔVpgm=0Vとして一定の書き込み電圧で行ってもよい。また、書き込みパルス幅Tpgmは必ずしも一定である必要はなく、書き込みパルス数によって変化させてもよい。
[実施の形態4]
この発明の実施の形態4の消去動作波形を図36に示す。本実施の形態に特徴的なことは、データの消去を複数回の消去パルスVera0,Vera1,Vera2,…で行うこと、及び消去が進むにつれて、消去パルス電圧の絶対値をΔVeraずつ低くしまた、消去パルス幅を、tera0<tera1<tera2<…のように順次長くすることにある。これによって、消去時間の高速化、狭い消去しきい値分布を実現することができる。さらに、繰り返し書き換え後のメモリセルの信頼性劣化を軽減し、高信頼性を実現するこができる。
この発明の実施の形態4の消去動作波形を図36に示す。本実施の形態に特徴的なことは、データの消去を複数回の消去パルスVera0,Vera1,Vera2,…で行うこと、及び消去が進むにつれて、消去パルス電圧の絶対値をΔVeraずつ低くしまた、消去パルス幅を、tera0<tera1<tera2<…のように順次長くすることにある。これによって、消去時間の高速化、狭い消去しきい値分布を実現することができる。さらに、繰り返し書き換え後のメモリセルの信頼性劣化を軽減し、高信頼性を実現するこができる。
本実施の形態の不揮発性メモリセルが絶縁膜を電荷蓄積層として用いるMONOS型セルの場合、その断面図は図5(a)(b)に示すように、実施の形態1と同様である。半導体基板1上に、例えば、ボロンまたはインジウムなどの不純物濃度が1014(cm-3)〜1019(cm-3)のp型ウェル2が形成され、この上に例えば0.5〜10(nm)の厚さのシリコン酸化膜またはシリコン酸窒化膜からなるトンネル絶縁膜4が形成されている。ダイレクトトンネリングによるホール注入を行うためにはトンネル絶縁膜4は4nm以下であることが望ましい。
トンネル絶縁膜4の上部には、例えばシリコン窒化膜からなる電荷蓄積層5が3〜50(nm)の厚さで形成されている。この上に例えば3〜30(nm)の厚さのシリコン酸化膜またはシリコン酸窒化膜からなるブロック絶縁膜6が形成されている。その上には、リン、砒素またはボロンが高濃度に添加されたn型またはp型のポリシリコン7aとWSi(タングステンシリサイド)7bのスタック構造のゲート電極7が10nm〜50nmの厚さで形成されている。ゲート電極は、NiSi,MoSi,TiSi,CoSi等とポリシリコンのスタック構造または、Al,W等の金属とポリシリコンとのスタック構造でもよい。
また、ゲート電極の両側にはソース又はドレインとなるn型拡散層8が形成されている。さらにメモリセルの両端にはシリコン酸化膜等の絶縁膜からなる素子分離領域3が、シリコン基板中に例えば10〜500nm程度の深さで形成されている。ウェル、ゲート、ソース/ドレイン拡散層はそれぞれ電極に接続され、電圧を制御することが出来る。
データの書き込みは、ウェルおよびソース/ドレインを0Vとした状態で、ゲート電極に高電圧パルスを与え、半導体基板からトンネル絶縁膜を通して電荷蓄積層に電子を注入し、メモリセルのしきい値電圧を正の方向にシフトさせることで行う。実施の形態1,2の方法でデータ書き込みを行ってもよい。
データ消去はゲート電極を0Vとして、ウェルに複数回の消去電圧パルスを印加して半導体基板から電荷蓄積絶縁膜にホールを注入することで行う。消去パルスは、図36に示すように、消去の初期で高い電圧パルスVera0であって、消去が進むにつれてΔVeraずつ低い電圧で消去するように設定される。また、消去パルス幅は、消去の初期に短時間のパルスであって、消去が進むにつれて長い消去パルスになるように設定される。
データ消去はゲート電極を0Vとして、ウェルに複数回の消去電圧パルスを印加して半導体基板から電荷蓄積絶縁膜にホールを注入することで行う。消去パルスは、図36に示すように、消去の初期で高い電圧パルスVera0であって、消去が進むにつれてΔVeraずつ低い電圧で消去するように設定される。また、消去パルス幅は、消去の初期に短時間のパルスであって、消去が進むにつれて長い消去パルスになるように設定される。
消去パルスが与えられるたびに、メモリセルが所望の消去しきい値電圧に到達したかを確認するベリファイ読み出し動作を行ってもよい。また消去パルスを印加する前に、書き込みパルスを与えて、メモリセルをあらかじめ書き込み状態にしておくことが、後に述べるゲート逆注入を防ぎ、メモリセルの信頼性を向上させ、消去しきい値分布を狭くするためには望ましい。
データ読み出しはウェルとソースを0Vとし、ドレインに正の電圧を与え、ゲート電極に判定電圧Vrefを与えて、ソース−ドレイン間に電流が流れるか否かによってメモリセルのしきい値電圧がVrefより高いか低いかを判定し、"0"データ(書き込み状態)と"1"データ(消去状態)とを判定する。
次に本実施の形態の効果について説明する。
電荷蓄積層として絶縁膜を用いたMONOS型メモリセルでの消去特性を図37に示す。消去時間を長くすると消去しきい値電圧がそれ以上低くならない飽和現象が見られる。この飽和現象は、図37に示したように、基板からダイレクトトンネリングにより注入されるホールの量と、ゲート電極からFNトンネリングにより注入される電子の量が釣り合うことで引き起こされる。つまり、消去の初期には、基板から電荷蓄積層にホールが注入されることでメモリセルのしきい値が負の方向にシフトするが、消去が進むにつれてブロック酸化膜中の電界が強まりゲート電極からブロック絶縁膜を通して電子が注入され、電荷蓄積絶縁膜内でホールと再結合して、基板から注入されたホールを打ち消すために起こる。これをゲート逆注入現象と呼ぶことにする。
電荷蓄積層として絶縁膜を用いたMONOS型メモリセルでの消去特性を図37に示す。消去時間を長くすると消去しきい値電圧がそれ以上低くならない飽和現象が見られる。この飽和現象は、図37に示したように、基板からダイレクトトンネリングにより注入されるホールの量と、ゲート電極からFNトンネリングにより注入される電子の量が釣り合うことで引き起こされる。つまり、消去の初期には、基板から電荷蓄積層にホールが注入されることでメモリセルのしきい値が負の方向にシフトするが、消去が進むにつれてブロック酸化膜中の電界が強まりゲート電極からブロック絶縁膜を通して電子が注入され、電荷蓄積絶縁膜内でホールと再結合して、基板から注入されたホールを打ち消すために起こる。これをゲート逆注入現象と呼ぶことにする。
図37は、異なる消去パルス電圧Vera(絶対値)での消去特性を示しているが、消去パルスが高電圧の時には飽和消去しきい値電圧が浅く、飽和に至る消去時間が短いといえる。ここで消去しきい値電圧が浅いとは、書き込み状態からのしきい値電圧変化量が少ないことを指す。
本実施の形態の消去方法では、短時間、高電圧に設定された第1の消去パルスで浅く消去し(第1の消去動作)、第2の消去パルス以降では、徐々に長時間、低電圧にパルスを変化させながら、深く消去する(第2の消去動作)。このように消去パルス電圧を少なくとも2段階に切り換える方法を、第2の消去パルス以降でも第1の消去電圧と同じか、より高い電圧を用いた場合と比較する。
第1の消去パルス印加後にメモリセルが図37で示した消去飽和電圧付近にまで消去されていたとする。メモリセルはほぼ飽和しきい値電圧であるので、第1の消去パルスと同じ電圧で第2の消去パルスを印加しても、それ以上深く消去することはできない。また、第1の消去パルスよりも高い電圧で第2の消去パルスを印加すると、飽和しきい値電圧は消去電圧が高いほど浅くなるため、メモリセルのしきい値電圧は浅い方に移動してしまい、消去動作の目的を達成できない。さらに、ゲート逆注入現象によって余分な電子がブロック酸化膜中を通過して、ホールと再結合するためにゲート絶縁膜の信頼性が劣化する問題がある。
一方、本実施の形態の方法では、第2の消去パルス以降、消去電圧を徐々に低下させるため、ゲート逆注入現象を回避することができるのでメモリセルの信頼性を劣化させることはない。また、消去パルスを与えるたびに消去しきい値電圧を深くすることができる。
[実施の形態5]
上記実施の形態1〜4のデータ書き込み及び消去法を、具体的にNAND型EEPROMに適用した実施の形態を次に説明する。図38はNAND型EEPROMの構成を示している。セルアレイ100は後述するように、不揮発性メモリセルを直列接続したNANDセルをマトリクス状に配列して構成される。
上記実施の形態1〜4のデータ書き込み及び消去法を、具体的にNAND型EEPROMに適用した実施の形態を次に説明する。図38はNAND型EEPROMの構成を示している。セルアレイ100は後述するように、不揮発性メモリセルを直列接続したNANDセルをマトリクス状に配列して構成される。
メモリセルアレイ100のビット線データをセンスし、または書き込みデータを保持するためにビット線制御回路101が設けられている。ビット線制御回路101はセンスアンプ回路とデータラッチ回路とを備えており、たとえばフリップフロップ回路を主体として構成される。
ビット線制御回路101はデータ入出力バッファ102に接続されている。これらの接続はアドレスバッファ103からのアドレス信号をデコードするカラムデコーダ104の出力によって制御され、データ入出力端子I/Oに与えられたデータをメモリセルアレイ100に書き込み、またメモリセルアレイ100のデータをI/Oへ読み出し可能となっている。
メモリセルアレイ100のメモリセル選択を行うため、具体的にはデータ制御線(以下、ワード線)WLおよび選択ゲート線SSL,GSLの制御をするために、ロウデコーダ105とデータ制御線ドライバ106が設けられている。データ制御線ドライバ106は、ロウデコーダ105のデコード出力により、選択されたデータ制御線および選択ゲート線に必要な制御電圧を与える。
基板電位制御回路107は、セルアレイ100が形成される基板領域(通常p型ウェル)の電位を制御するために設けられている。具体的に基板電位制御回路107は、制御回路108により制御されて、データ書き込みおよびデータ読み出し時は、接地電位GNDを発生し、データ消去時に消去電圧を発生するように構成されている。
内部電圧発生回路109は、制御回路108により制御されて、データ書き込みあるいは読み出し時に、メモリセルアレイ100の選択されたメモリセルに必要な電圧を与えるための種々の内部電圧を発生するように設けられている。具体的には、書き込み電圧(Vpgm)発生回路109a、書き込み時のパス電圧(Vpass)を発生するVpass発生回路109b、読み出し時(ベリファイ読み出しを含む)のパス電圧(Vread)を発生するVread発生回路109c、読み出し電圧(Vr)発生回路109dを有する。
書き込み時のパス電圧Vpass、読み出し時のパス電圧Vreadは、書き込み電圧Vpgmよりは低いが電源電圧Vccより昇圧された電圧である。
Vpgm発生回路109aには、その出力を監視して、書き込み動作時に順次ステップアップされる書き込み電圧パルスを発生する場合の初期電圧やステップアップ分を可変設定するために、電圧設定回路を内蔵する。好ましくは、書き込み電圧Vpgmの可変に応じて、書き込み時のパス電圧Vpass, 読み出し時のパス電圧Vreadをそれぞれ可変設定する電圧設定回路も設けられる。
Vpgm発生回路109aには、その出力を監視して、書き込み動作時に順次ステップアップされる書き込み電圧パルスを発生する場合の初期電圧やステップアップ分を可変設定するために、電圧設定回路を内蔵する。好ましくは、書き込み電圧Vpgmの可変に応じて、書き込み時のパス電圧Vpass, 読み出し時のパス電圧Vreadをそれぞれ可変設定する電圧設定回路も設けられる。
Vpgm発生回路109aの構成や、書き込み電圧およびステップアップ電圧の基本的な制御の方法は、公知の方法を用いることができる(例えば特開2000−76878)。ただし本実施の形態では、書き込み/消去において2種類以上のステップアップ電圧を設定することが可能で、一連の書き込み/消去動作の途中でステップアップ電圧を切り替えることが可能である。また、書き込み/消去パルス幅を切り替えることも可能である。これらのステップアップ電圧値やパルス幅は例えば、トリミングデータとしてチップ内部に保持されるようにし、制御回路108にプログラムされた書き込み/消去のシーケンス制御に反映される。
図39(a),(b)は一つのNANDセルユニット(NANDセルブロック)の等価回路図と、3つのNANDセルユニット分の平面図を示している。NANDセルユニットは電荷蓄積層として、シリコン窒化膜絶縁膜等の絶縁膜または多結晶シリコン等で形成された浮遊ゲートを有する不揮発性メモリセルM0〜M15が直列に接続され、その一端が選択トランジスタS1を介してビット線BLに接続され、他端が選択トランジスタS2を介して共通ソース線SLに接続されている。メモリセルM0〜M15の制御ゲートはワード線WL0〜WL15に接続されている。ビット線BLに沿った複数のNANDセルユニットから1つのNANDセルユニットを選択してビット線BLに接続するため、選択トランジスタS1,S2のゲート電極はそれぞれ選択ゲートSSL,GSLに接続されている。
選択トランジスタS1,S2のゲートが接続される選択ゲート線SSLおよびGSLは、メモリセルの制御ゲートが接続されるワード線WL0〜WL15と同層の導電体によって、メモリセルアレイのロウ方向に連続的に形成される。なお、NANDセルユニットには、選択ゲートSSLおよびGSLは少なくとも1本以上あればよい。この実施の形態では、NANDセルユニットとして16個のメモリセルが接続されている例を示したが、ビット線およびワード線に接続されるメモリセルの数は複数あればよく、2n個(nは正の整数)であることがアドレスデコードをする上で望ましい。
図40A,40Bは図39(b)のA−A'、B−B'断面を示している。セルアレイは、p型シリコン基板121上のn型ウェル122に形成されたp型ウェル123内に形成されている。P型ウェル123は例えばボロン濃度が1014cm-3から1019cm-3の間に設定されている。P型ウェル123は、n型シリコン領域122によってp型シリコン基板121とは分離されていて、独立に電圧印加できるようになっており、これが消去時の昇圧回路負荷を減らし消費電力を抑える。
メモリセルM0〜M15のゲート絶縁膜は、p型ウェル123の表面に、1nm〜10nmの厚さのシリコン酸化膜またはシリコン酸窒化膜からなるトンネル絶縁膜125を介して、例えばシリコン窒化膜からなる電荷蓄積層126が3nm〜50nmの厚さで形成されている。この上に例えば厚さ2nm〜10nmのシリコン酸化膜またはシリコン酸窒化膜からなるブロック絶縁膜127を積層してONO構造のゲート絶縁膜となっている。選択トランジスタはメモリセルと異なる膜厚のゲート絶縁膜を有する。
これらのゲート絶縁膜上にゲート電極が形成されている。ゲート電極は素子領域のみに配置された第1層多結晶シリコン膜150と、これに重ねてワード線WL0〜WL15および選択ゲート線GSL,SSLとして連続する第2層多結晶シリコン層151の二層構造を有する。
ゲート電極の上面は厚さ5nm〜20nmのシリコン窒化膜またはシリコン酸化膜からなるマスク絶縁膜152で覆われ、各セル間は層間絶縁膜143が平坦に埋め込まれて、さらにメモリセルM0〜M15および選択トランジスタS1,S2を含むNANDセルユニット全体が厚さ5〜50nmのシリコン窒化膜からなるバリア絶縁膜153で覆われている。
ゲート電極の上面は厚さ5nm〜20nmのシリコン窒化膜またはシリコン酸化膜からなるマスク絶縁膜152で覆われ、各セル間は層間絶縁膜143が平坦に埋め込まれて、さらにメモリセルM0〜M15および選択トランジスタS1,S2を含むNANDセルユニット全体が厚さ5〜50nmのシリコン窒化膜からなるバリア絶縁膜153で覆われている。
ゲート電極に自己整合的にソース、ドレインとなるn型拡散層128が形成されている。メモリセルのゲート長としては0.5um以下0.01um以上とする。ソース、ドレインのn型拡散層128としては、例えばリンや砒素、アンチモンを表面濃度が1017cm-3から1021cm-3となるように深さが10nmから500nmの間で形成されている。これらn型拡散層128は隣接するメモリセル同士で共有され、NANDセルユニットが実現されている。
NANDセルユニットの両端の拡散層128s,128dは、層間絶縁膜129を介して共通ソース線133及びビット線136に接続される。具体的に層間絶縁膜129にはコンタクトプラグ131s,131dが埋め込み形成され、共通ソース線133(SL)と同時にビット線側の中継電極133dが形成され、更にこの中継電極133dに接続されるようにビット線136が重ねられる。
図41A及び図41Bは、メモリセルが浮遊ゲート型である場合の構造を、図40A及び図40Bに対応させて示している。この場合、トンネル絶縁膜125上に電荷蓄積層としての浮遊ゲート126がポリシリコンにより形成されている。この浮遊ゲート126上にはONO膜160を介して、ワード線や選択ゲート線となる制御ゲート電極151が形成される。その他、図40A及び図40Bと同様である。
続いて本実施の形態での書込みパルス印加動作とベリファイ読み出しのタイミングの一例を図43に示す。"0"書込みはメモリセルのしきい値電圧が高い状態(書き込み状態)、"1"書込みはメモリセルのしきい値電圧が低い状態(消去状態)にすることを指す。書き込み動作が開始される直前には全てのメモリセルは"1"状態にある。
ここでは、図42のセルアレイの中の破線で囲んだ選択ブロック内の○で囲んだ"0"書込みのメモリセルに着目して動作を説明する。図43において、WL1が"0"書込みが選択されたメモリセルが接続されたワード線、残りのWL0,WL2−15は書き込み非選択のワード線の動作タイミングを表している。SSLはビット線側の選択ゲート線、GSLはソース線側の選択ゲート線の動作タイミングを表している。P−Wellはメモリセルアレイ100が構成されているP型ウェル、ソース線はメモリセルアレイ内のソース線、BL("1"書込み)は"1"データ書込みに対応するビット線、BL("0"書込み)は"0"データ書込みに対応するビット線の動作タイミングを表している。
図43は、図22〜図24で説明した書込み方式を用いた場合の動作のタイミング図である。以下では、n=1つまり、ループ一回目の書込み動作と、ベリファイ読み出し動作について説明する。書込み動作が開始されると、選択ゲート線SSL、ソース線、BL("0"書込み)が基準電圧0Vから電源電圧Vccとなる。続いて非選択ワード線WL0,2−15が書き込み中間電圧Vpass(1)に充電され、つぎに選択ワード線WL1に書き込み電圧Vpgm(1)が与えられ、メモリセルにデータが書き込まれる。このとき、"0"書込みされるメモリセルの制御ゲートにはVpgm0、ソース、ドレインおよびチャネル部には0Vが印加されている。
非選択ワード線WL0,2−15に接続されたメモリセルの制御ゲートは中間電圧Vpass(1)が与えられているが、書込みに必要な電圧よりは低いため、書込みは行われない。また、選択ワード線WL1に接続された、書込み非選択のメモリセル(BL("1"書込み)に接続されたメモリセル)の制御ゲートにはVpgm(1)が印加されているが、ソース、ドレイン、チャネル部が書込み禁止中間電圧に昇圧されているため、ゲート絶縁膜にかかる電界は書込みに十分な電界よりも小さくなるため、データの書込みは行われない。
ソース、ドレイン、チャネル部が書込み禁止中間電圧に昇圧される理由は次の通りである。ビット線BL("1"書込み)に接続されたNANDセルブロックでは、ビット線側選択トランジスタの制御ゲートおよびビット線側拡散層にVccが与えられている。この選択トランジスタのしきい値電圧をVthsgとすると、ソース線側拡散層の電位はVcc−Vthsgとなり、選択トランジスタは非導通となる。また、ソース線側選択トランジスタの制御ゲートには0Vが与えられていて、これは選択トランジスタのしきい値電圧よりも小さいので、選択トランジスタは非導通となる。この結果、ビット線BL("1"書込み)に接続されたNANDセルブロックの拡散層はフローティング状態となり、メモリセルの制御ゲートに書き込み電圧Vpgm(1)が与えられても、チャネル部の電圧は容量カップリングにより、書込み電圧の1/2程度の、書込み禁止中間電位まで上昇する。このため、メモリセルへの書込みは行われない。
次にベリファイ読み出し動作が開始されるとビット線がVblに予備充電される。さらに選択ワード線WL1にベリファイ電圧Vverifyが与えられ、非選択ワード線WL0,2−15、選択ゲート線SSLおよびGSLに読み出し中間電圧Vreadが与えられる。選択メモリセルが"0"データ(書き込み状態)である場合、メモリセル電流は流れずビット線はVblを保ち、"1"データ(消去状態)である場合には、メモリセル電流が流れてビット線の電位は低下する。この電位変化をセンスアンプで検出してデータ状態を読み出し、これをもとにしてデータ書込みが終了したか否かを判定する。判定の結果書込みが未完了の場合には、書込み電圧および書込み中間電圧をそれぞれステップアップして、2回目の書込みパルス印加動作が行われる。
図44は、図6〜図9で説明した実施の形態1の書き込み方式用いた場合の動作のタイミング図を示している。ここでは、第1の書込み動作のステップアップ電圧ΔVpgm1が第2の書込み動作のステップアップ電圧ΔVpgm2よりも大きいことと、第1の書込み動作時にベリファイ読み出し動作を行わない点に特徴がある。さらに、第1の書込み動作時の書き込みパルス印加時間が第2の書込み動作時の書き込みパルス印加時間より短い。
この他に、先の各実施の形態で説明した書込み動作、消去動作を用いることが出来る。また図6,10,14,15,17,20,21で説明した書き込み又は消去動作において、第2の書き込み又は消去動作の最初のパルスを印加した直後のベリファイ読み出しを省略することもでき、その様にしてもこの発明の効果は変わらない。
この他に、先の各実施の形態で説明した書込み動作、消去動作を用いることが出来る。また図6,10,14,15,17,20,21で説明した書き込み又は消去動作において、第2の書き込み又は消去動作の最初のパルスを印加した直後のベリファイ読み出しを省略することもでき、その様にしてもこの発明の効果は変わらない。
本実施の形態では、NAND型セルアレイを用いたが、メモリセルの配置方法としては、本実施の形態で例に挙げたNAND型構造に限定されず、図45に示したAND型構造、図46に示したNOR型構造、図47に示したバーチャルグランドアレイ型構造等でも同様の効果が期待できる。
1…半導体基板、2…p型ウェル、3…素子分離絶縁膜、4…トンネル絶縁膜、5…電荷蓄積層(シリコン窒化膜)、6…ブロック絶縁膜、7…ゲート電極、8…ソース/ドレイン拡散層、11…半導体基板、12…p型ウェル、13…トンネル絶縁膜、14…電荷蓄積層(浮遊ゲート)、15…ONO膜、16…制御ゲート電極、17…ソース/ドレイン拡散層、100…メモリセルアレイ、101…ビット線制御回路、102…データ入出力バッファ、103…アドレスバッファ、104…カラムデコーダ、105…ロウデコーダ、106…データ制御線ドライバ、107…基板電位制御回路、108…制御回路、109…電圧発生回路。
Claims (12)
- 半導体基板と、
前記半導体基板に第1ゲート絶縁膜を介して電荷蓄積層が形成され、この電荷蓄積層上に第2ゲート絶縁膜を介してゲート電極が形成された、電気的書き込み及び消去が可能な不揮発性メモリセルを配列して構成されるセルアレイと、
前記セルアレイの選択されたメモリセルのデータ書き込み及び消去のシーケンス制御を行う制御回路とを備え、
前記メモリセルのデータ書き込みについて、前記ゲート電極と半導体基板の間に、第1のステップアップ電圧で書き込みパルス電圧を印加する第1の書き込み動作が行われ、引き続き第1のステップアップ電圧より小さい第2のステップアップ電圧で書き込みパルス電圧を印加する第2の書き込み動作が行われる書き込み動作モードを有する
ことを特徴とする不揮発性半導体記憶装置。 - 半導体基板と、
第1のシリコン酸化膜又は第1のシリコン酸窒化膜からなる第1ゲート絶縁膜と、第2のシリコン酸化膜又は第2のシリコン酸窒化膜、シリコン窒化膜および第3のシリコン酸化膜又は第3のシリコン酸窒化膜の積層絶縁膜からなる第2ゲート絶縁膜とを有し、前記半導体基板に前記第1ゲート絶縁膜を介して導電体膜からなる電荷蓄積層が形成され、この電荷蓄積層上に第2ゲート絶縁膜を介してゲート電極が形成された、電気的書き込み及び消去が可能な不揮発性メモリセルを配列して構成されるセルアレイと、
前記セルアレイの選択されたメモリセルのデータ書き込み及び消去のシーケンス制御を行う制御回路とを備え、
前記メモリセルのデータ消去について、前記ゲート電極と半導体基板との間に、順次ステップアップするパルス電圧を複数回印加する動作モードを有し、
前記第2のシリコン酸化膜又は第2のシリコン酸窒化膜、及び前記第3のシリコン酸化膜又は第3のシリコン酸窒化膜のいずれかは、4nm以下の膜厚のシリコン酸化膜またはシリコン酸窒化膜である
ことを特徴とする不揮発性半導体記憶装置。 - 前記第3のシリコン酸化膜又は第3のシリコン酸窒化膜の厚さは前記第2のシリコン酸化膜又は第2のシリコン酸窒化膜の厚さより薄い
ことを特徴とする請求項2記載の不揮発性半導体記憶装置。 - 前記第1及び第2ゲート絶縁膜は、シリコン酸化膜またはシリコン酸窒化膜であり、前記電荷蓄積層はシリコン窒化膜であり、前記第1ゲート絶縁膜の厚さは、4nm以下である
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記第1のゲート絶縁膜は、第1のシリコン酸化膜またはシリコン酸窒化膜であり、前記電荷蓄積層は導電体膜であり、前記第2のゲート絶縁膜は、第2のシリコン酸化膜又はシリコン酸窒化膜、シリコン窒化膜及び第3のシリコン酸化膜又はシリコン酸窒化膜の積層絶縁膜であって、前記第2のシリコン酸化膜又はシリコン酸窒化膜の厚さは前記第3のシリコン酸化膜又はシリコン酸窒化膜より薄い
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記第2のシリコン酸化膜又は第2のシリコン酸窒化膜の厚さは、4nm以下である
ことを特徴とする請求項5記載の不揮発性半導体記憶装置。 - 前記消去動作モードは、第1のステップアップ電圧で消去パルス電圧を印加する第1の消去動作と、引き続き第1のステップアップ電圧より小さい第2のステップアップ電圧で消去パルス電圧を印加する第2の消去動作とを有する
ことを特徴とする請求項2記載の不揮発性半導体記憶装置。 - 第1の書き込み動作では、書き込みパルス電圧印加後のベリファイ読み出しを行わず、第2の書き込み動作では各書き込みパルス電圧印加後にしきい値電圧を判定するベリファイ読み出しを行う
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 第1の書き込み動作は、単調に増加する書き込みパルス電圧を連続的に印加して行う
ことを特徴とする請求項8記載の不揮発性半導体記憶装置。 - 第1の消去動作では、消去パルス電圧印加後のベリファイ読み出しを行わず、第2の消去動作では各消去パルス電圧印加後にしきい値電圧を判定するベリファイ読み出しを行う
ことを特徴とする請求項7記載の不揮発性半導体記憶装置。 - 第1の消去動作は、単調に増加する消去パルス電圧を連続的に印加して行う
ことを特徴とする請求項10記載の不揮発性半導体記憶装置。 - 半導体基板と、
前記半導体基板にトンネル絶縁膜と電荷蓄積絶縁膜の積層構造を含むゲート絶縁膜を介してゲート電極が形成された、電気的書き込み及び消去が可能な不揮発性メモリセルを配列して構成されるセルアレイと、
前記セルアレイの選択されたメモリセルのデータ書き込み及び消去のシーケンス制御を行う制御回路とを備え、
前記メモリセルのデータ消去において、前記ゲート電極と半導体基板の間に、第1の電圧と第1のパルス幅で定義される第1の消去パルスを印加し、その後前記第1の電圧より絶対値の小さい第2の電圧と前記第1のパルス幅より長い第2のパルス幅で定義される第2の消去パルスを印加する消去動作モードを有する
ことを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005113832A JP2005276428A (ja) | 2005-04-11 | 2005-04-11 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005113832A JP2005276428A (ja) | 2005-04-11 | 2005-04-11 | 不揮発性半導体記憶装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002179751A Division JP2004023044A (ja) | 2002-06-20 | 2002-06-20 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005276428A true JP2005276428A (ja) | 2005-10-06 |
Family
ID=35175886
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005113832A Pending JP2005276428A (ja) | 2005-04-11 | 2005-04-11 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005276428A (ja) |
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007034979A1 (ja) | 2005-09-22 | 2007-03-29 | Canon Mold Inc. | 中空成形品を成形する金型装置および中空成形品の成形方法 |
JP2007207947A (ja) * | 2006-01-31 | 2007-08-16 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2008243347A (ja) * | 2007-03-27 | 2008-10-09 | Hynix Semiconductor Inc | フラッシュメモリ装置およびその消去方法 |
JP2009048760A (ja) * | 2007-08-22 | 2009-03-05 | Samsung Electronics Co Ltd | 不揮発性メモリのためのプログラム方法 |
JP2009518766A (ja) * | 2005-11-30 | 2009-05-07 | フリースケール セミコンダクター インコーポレイテッド | 不揮発性メモリをプログラムする/消去する方法および装置 |
JP2011198419A (ja) * | 2010-03-19 | 2011-10-06 | Toshiba Corp | 不揮発性半導体記憶装置およびその書き込み方法 |
US8223552B2 (en) | 2008-09-30 | 2012-07-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method for driving the same |
JP2012168996A (ja) * | 2011-02-10 | 2012-09-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
US8391075B2 (en) | 2009-03-26 | 2013-03-05 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method for driving same |
JP2013054804A (ja) * | 2011-09-05 | 2013-03-21 | Toshiba Corp | 半導体記憶装置 |
JP2013062022A (ja) * | 2008-05-23 | 2013-04-04 | Sk Hynix Inc | 不揮発性メモリ装置のプログラム方法 |
US9030881B2 (en) | 2013-03-08 | 2015-05-12 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
US9064586B2 (en) | 2011-12-27 | 2015-06-23 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor storage device having controller configured to perform preliminary erase operation |
US9070445B2 (en) | 2013-06-11 | 2015-06-30 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method of operating the same |
US9105336B2 (en) | 2011-12-09 | 2015-08-11 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
-
2005
- 2005-04-11 JP JP2005113832A patent/JP2005276428A/ja active Pending
Cited By (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007034979A1 (ja) | 2005-09-22 | 2007-03-29 | Canon Mold Inc. | 中空成形品を成形する金型装置および中空成形品の成形方法 |
JP2009518766A (ja) * | 2005-11-30 | 2009-05-07 | フリースケール セミコンダクター インコーポレイテッド | 不揮発性メモリをプログラムする/消去する方法および装置 |
JP2007207947A (ja) * | 2006-01-31 | 2007-08-16 | Toshiba Corp | 半導体装置およびその製造方法 |
US8153487B2 (en) | 2006-01-31 | 2012-04-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
JP2008243347A (ja) * | 2007-03-27 | 2008-10-09 | Hynix Semiconductor Inc | フラッシュメモリ装置およびその消去方法 |
JP2009048760A (ja) * | 2007-08-22 | 2009-03-05 | Samsung Electronics Co Ltd | 不揮発性メモリのためのプログラム方法 |
JP2013062022A (ja) * | 2008-05-23 | 2013-04-04 | Sk Hynix Inc | 不揮発性メモリ装置のプログラム方法 |
US8223552B2 (en) | 2008-09-30 | 2012-07-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method for driving the same |
US8531890B2 (en) | 2009-03-26 | 2013-09-10 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method for driving same |
US8391075B2 (en) | 2009-03-26 | 2013-03-05 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method for driving same |
JP2011198419A (ja) * | 2010-03-19 | 2011-10-06 | Toshiba Corp | 不揮発性半導体記憶装置およびその書き込み方法 |
JP2012168996A (ja) * | 2011-02-10 | 2012-09-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2013054804A (ja) * | 2011-09-05 | 2013-03-21 | Toshiba Corp | 半導体記憶装置 |
US8953371B2 (en) | 2011-09-05 | 2015-02-10 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
US9105336B2 (en) | 2011-12-09 | 2015-08-11 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
US9208887B2 (en) | 2011-12-09 | 2015-12-08 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
US9064586B2 (en) | 2011-12-27 | 2015-06-23 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor storage device having controller configured to perform preliminary erase operation |
US9030881B2 (en) | 2013-03-08 | 2015-05-12 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
US9070445B2 (en) | 2013-06-11 | 2015-06-30 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method of operating the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100684238B1 (ko) | 불휘발성 반도체 기억 장치 | |
JP2005276428A (ja) | 不揮発性半導体記憶装置 | |
JP2004023044A (ja) | 不揮発性半導体記憶装置 | |
US6894924B2 (en) | Operating a non-volatile memory device | |
KR100636064B1 (ko) | 반도체 기억 장치 | |
US11742032B2 (en) | Semiconductor memory device | |
US8179720B2 (en) | NAND flash memory | |
US7382654B2 (en) | Trapping storage flash memory cell structure with inversion source and drain regions | |
US8503245B2 (en) | Non-volatile semiconductor memory device and a programming method thereof | |
US20110267890A1 (en) | Semiconductor memory device including stacked gate having charge accumulation layer and control gate and method of writing data to semiconductor memory device | |
JP2005527061A (ja) | 予備消去ステップを用いてフラッシュメモリを消去する方法 | |
KR101177286B1 (ko) | 비휘발성 메모리 소자의 프로그램 방법 | |
KR20090102262A (ko) | 전하의 측면 이동을 줄일 수 있는 메모리 장치의 작동 방법 | |
JP2005197737A (ja) | 不揮発性メモリー素子 | |
JP4970402B2 (ja) | 半導体記憶装置 | |
JP2011070710A (ja) | 不揮発性半導体記憶装置および過剰書き込み修正方法 | |
JP2002367381A (ja) | 不揮発性半導体メモリ装置およびその書き込み方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080305 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080325 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080523 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080930 |