KR101177286B1

KR101177286B1 - 비휘발성 메모리 소자의 프로그램 방법

Info

Publication number: KR101177286B1
Application number: KR1020070087312A
Authority: KR
Inventors: 박상진; 설광수; 성정헌
Original assignee: 삼성전자주식회사
Priority date: 2007-08-29
Filing date: 2007-08-29
Publication date: 2012-08-24
Also published as: US7751254B2; US20090059671A1; KR20090022191A; JP2009059462A

Abstract

(가) 메모리 셀에 프로그램 전압을 인가하고 이어서 제1검증 전압으로 검증하는 제1프로그래밍 단계와; (나) 제1검증 전압을 이용한 검증을 통과한 메모리 셀에 전하의 안정화를 촉진하기 위한 섭동 펄스를 인가하는 단계와; (다) 섭동 펄스 인가 후에 제1검증 전압보다 큰 제2검증 전압으로 검증하는 단계;를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 프로그램 방법이 개시되어 있다..

Description

비휘발성 메모리 소자의 프로그램 방법{Programming method of non-volatile memory device}

본 발명은 비휘발성 메모리 소자의 프로그램 방법에 관한 것으로, 보다 상세하게는 프로그램 상태의 문턱전압 산포를 효율적으로 줄일 수 있는 비휘발성 메모리 소자의 프로그램 방법에 관한 것이다.

반도체 메모리 중 비휘발성 메모리는 전원 공급이 차단되더라도 저장된 데이터가 소멸되지 않고 보존되는 저장장치이다.

대용량 비휘발성 메모리로서, 현재 폴리 실리콘으로 이루어진 플로팅 게이트(Floating Gate)에 전하를 저장하여 동작하는 플로팅 게이트형 플래시 메모리가 상용화되어 되어 있다.

플래시 메모리의 메모리 셀은 하나의 셀에 두 개의 기록 상태(1과 0)를 기록하는 단일 레벨 셀(SLC:single level cell)과 하나의 셀에 4개 이상의 상태(예를 들어, 11, 10, 01, 00)를 기록하는 멀티 레벨 셀(MLC:multi level cell)로 구분될 수 있다.

멀티 레벨 셀 기술은 낸드형(NAND type)과 노어형(NOR type) 플래시 메모리 의 대용량화에 중요한 기술이다.

멀티 레벨 셀 동작에서, 각 기록 상태에 해당하는 셀들의 문턱 전압(Vth) 값의 산포가 적어야 각각의 기록 상태를 분리 인식할 수 있다.

일반적으로, 플래시 메모리에서는, 메모리 셀 간의 문턱 전압 산포를 줄이기 위해, 프로그램 전압 Vpgm을 일정하게 상승시키면서 반복 인가시키는 증가형 스텝 펄스 프로그램(Incremental Step Pulse Programming:ISPP) 방식이 이용되고 있다.

잘 알려져 있는 바와 같이, ISPP 방식은 인가되는 프로그램 전압 펄스의 크기를 ΔVpgm 만큼씩 단계적으로 증가시키면서, 프로그램 전압 펄스를 인가하고, 이에 뒤따라서 검증(verifying) 전압 펄스를 인가하여 메모리 셀의 문턱 전압을 확인하는 과정을 반복해서 메모리 셀의 문턱 전압이 원하는 값에 도달하도록 하는 방식이다. 플래시 메모리를 구성하는 다수의 메모리 셀들은 초기 문턱전압 산포를 가지므로, 이러한 메모리 셀 별 문턱 전압 산포를 고려해서 모든 메모리 셀이 원하는 문턱 전압에 도달하도록 위해 ISPP 방식을 도입한다.

그런데, 플로팅 게이트를 이용하는 플래시 메모리에서는 셀 크기가 작아짐에 따라, 셀 간의 커플링 특히, 플로팅 게이트간 커플링 증가로 인해, 이러한 문턱 전압의 산포를 제어하는 것이 어려워진다.

최근 이러한 문제를 해결하도록 셀간의 커플링을 작게 하기 위해, 플로팅 게이트 대신, 전하를 트랩할 수 있는 실리콘 나이트라이드(Si₃N₄)와 같은 전하 트랩 사이트를 포함하는 절연층 즉, 전하 트랩층(charge trap layer)을 이용한 전하 트 랩형 플래시(CTF:charge trap flash) 메모리가 개발되고 있다.

그런데, 전하 트랩형 플래시 메모리에 프로그램시에, 주입되는 전자는 전하 트랩층에 트랩되어 국소화(localized)되는데, 이때 질화막 내부에서 전자가 깊은 트랩으로 안정화(thermalization)되어 가면서 공간적으로는 퍼져간다. 이와 같이 전자가 안정화되면서 공간적으로 퍼져 가는 동안에는 소자의 문턱 전압 값이 변화되므로, 국소화된 전자의 안정화(localized electron thermalization)가 진행됨에 따라 문턱 전압(Vth) 값이 고정되기까지 시간이 걸린다.

이와 같이, 전하 트랩형 플래시 메모리에서는, 프로그램 후 전하 트랩층 내에 트랩된 전하 이동으로 인하여, 문턱 전압값이 프로그램후 시간 경과에 따라 변동하는 특성을 갖는다.

이러한 시간에 따른 문턱 전압(time-dependent Vth) 변동은 증가형 스텝 펄스 프로그램(ISPP: Incremental Step Pulse Programming) 방식으로 프로그램시의 문턱 전압 값 산포 제어를 어렵게 한다.

상기와 같이 시간에 따라 문턱 전압이 변동되면, 프로그램한 다음 소정 시간후 프로그램 상태를 검증하는 동작에 오류가 발생한다.

이러한 검증 오류로 인해, ISPP방식의 프로그램에 의해 얻어지는 프로그램 상태의 문턱 전압값의 산포가 증가하는 문제가 발생한다.

즉, 문턱 전압이 시간에 따라 변동되면, 실질적으로 시간이 더 지나면 문턱 전압이 목표치에 도달할 수 있는 경우에도, 검증 결과 메모리 셀이 목표로 하는 문턱 전압에 도달하지 못한 것으로 검증되는 검증 오류가 발생될 수 있다. 검증 결과 목표로 하는 문턱 전압에 도달하지 못한 것으로 검증되면, 다시 ΔVpgm만큼 증가된 프로그램 전압을 인가하여 프로그램하게 되므로, 문턱 전압이 지나치게 높아지는 오버 프로그램이 발생하게 된다. 이에 의해, 프로그램 상태의 문턱 전압값의 산포가 증가하게 된다.

본 발명은 오버 프로그램을 방지하여 프로그램 상태의 문턱전압 산포를 줄일 수 있는 비휘발성 메모리 소자의 프로그램 방법을 제공하는데 그 목적이 있다.

본 발명에 따른 비휘발성 메모리 소자의 프로그램 방법은 (가) 메모리 셀에 프로그램 전압을 인가하고 이어서 제1검증 전압으로 검증하는 제1프로그래밍 단계와; (나) 상기 제1검증 전압을 이용한 검증을 통과한 메모리 셀에 전하의 안정화를 촉진하기 위한 섭동 펄스를 인가하는 단계와; (다) 섭동 펄스 인가 후에 상기 제1검증 전압보다 큰 제2검증 전압으로 검증하는 단계;를 포함하는 것을 특징으로 한다.

상기 (다) 단계에서의 상기 제2검증 전압을 이용한 검증을 통과하지 못할 때, 상기 메모리 셀에 프로그램 전압을 인가하고, 전하의 안정화를 촉진하기 위한 섭동 펄스를 인가하고 상기 제2검증 전압으로 다시 검증하는 제2프로그래밍 단계;를 더 포함할 수 있다.

이때, 상기 제2프로그래밍 단계에서는 상기 제2검증 전압을 이용한 검증을 통과할 때까지, 프로그램 전압의 크기를 단계적으로 증가시키면서 프로그램 전압 인가, 섭동 펄스 인가 및 제2검증 전압에 의한 검증 동작을 반복할 수 있다.

상기 제1프로그래밍 단계에서는 상기 제1검증 전압을 이용한 검증을 통과할 때까지, 프로그램 전압의 크기를 단계적으로 증가시키면서 상기 프로그램 전압 인가 및 제1검증 전압에 의한 검증 동작을 반복할 수 있다.

제1검증 전압을 Vref', 제2검증 전압을 Vref라 할 때, 제1검증 전압은 Vref' = Vref -xV (여기서, 0 < x < 1, V는 volt를 의미함)로 정해질 수 있다.

제1 및 제2검증 전압 차이는 검증 시와 안정화 후의 문턱 전압값 차이에 의해 정해질 수 있다.

상기 메모리 셀은 제어 게이트와 전하 저장층을 구비하며, 상기 프로그램 전압은 상기 메모리 셀의 제어 게이트에 인가되며, 상기 섭동 펄스는 상기 메모리 셀의 제어 게이트, 상기 메모리 셀이 형성된 기판 및 상기 메모리 셀의 채널 중 어느 하나에 인가될 수 있다.

상기 섭동 펄스는 상기 프로그램 전압에 의한 전계와 반대의 전계를 인가하도록 된 것일 수 있다.

상기 메모리 셀은 플로팅 게이트형 플래시 메모리 셀 및 전하 트랩형 플래시 메모리 셀 중 어느 하나일 수 있다.

상기 메모리 셀은 기판 상의 공통 소오스 라인 및 복수의 비트 라인들 사이에 낸드 구조로 배치된 복수의 메모리 셀들 중 선택된 메모리 셀일 수 있다.

본 발명의 프로그램 방법에 따르면, 섭동 펄스를 부가함에 의해 전하의 안정화를 촉진하여 빠른 시간 내에 문턱 전압이 포화상태에 도달하도록 함으로써, 판정 오류에 기인한 오버 프로그램이 방지하며, 검증 전압을 두 단계로 나누어 제1검증 전압(Vref')을 이용한 검증을 통과한 이후에만 섭동 펄스를 인가하므로, 섭동 펄스를 ISPP시에 매번 인가하는 것보다 프로그램 시간이 감소할 수 있어, 프로그램 상태의 문턱전압 산포를 효율적으로 줄일 수 있다.

따라서, 본 발명의 프로그램 방법을 적용하면, 각 기록 상태에 해당하는 셀들의 문턱 전압 값의 산포가 적어 멀티 레벨 셀 동작에서 각각의 기록 상태를 분리 인식할 수 있는 이점이 있다.

이하, 첨부된 도면들을 참조하면서 본 발명에 따른 비휘발성 메모리 소자의 프로그램 방법의 바람직한 실시예를 상세히 설명한다.

본 발명에 따른 프로그램 방법은 전하 저장을 이용해서 데이터 기록이 가능한 비휘발성 메모리 소자 예컨대, 플래시 메모리 소자에 적용될 수 있다. 이때, 상기 플래시 메모리 소자는, 전하 저장층과 제어 게이트를 가지는 복수의 메모리 셀을 가지며, 상기 전하 저장층은 플로팅 게이트 또는 전하 트랩층일 수 있다. 즉, 상기 메모리 셀은 플로팅 게이트형 플래시 메모리 셀 및 전하 트랩형 플래시 메모리 셀 중 하나일 수 있다.

도 1은 본 발명에 따른 프로그램 방법이 적용되어 프로그램 동작이 이루어질 수 있는 플래시 메모리 셀의 일 예를 개략적으로 보여준다. 이 플래시 메모리 셀 은, 도 2를 참조로 후술하는 낸드형 플래시 메모리 소자의 일 메모리 셀을 구성할 수 있다.

도 1을 참조하면, 플래시 메모리 셀(10)은 기판(11)과, 이 기판(11) 상에 형성된 게이트 구조체(20)를 구비한다.

상기 기판(11)에는 소정의 도전성 불순물이 도핑된 제1 및 제2불순물 영역(13)(15)이 형성될 수 있다. 제1 및 제2불순물 영역(13)(15) 중 하나는 드레인(D), 나머지 하나는 소스(S)로 사용될 수 있다.

상기 게이트 구조체(20)는 기판(11) 상에 형성된 터널 절연막(21), 이 터널 절연막(21) 상에 형성된 전하 저장층(23) 및 이 전하 저장층(23) 상에 형성된 블록킹 절연막(25)을 포함한다. 블록킹 절연막(25) 상에는 제어 게이트(27)가 형성될 수 있다. 도 1에서 참조번호 19는 스페이서(spacer)를 나타낸다.

상기 터널 절연막(21)은 전하의 터널링을 위한 막으로, 기판(11) 상에 형성된다. 제1 및 제2불순물 영역(13)(15)은 상기 터널 절연막(21)과 전기적으로 연결되도록 상기 기판(11)에 형성된다. 상기 터널링 절연막(21)은 터널링 산화막으로서 예컨대, SiO₂ 또는 다양한 high-k 산화물로 형성되거나 이들의 조합으로 이루어진 산화물로 형성될 수 있다.

대안으로, 상기 터널 절연막(21)은 실리콘 질화막 예컨대, Si₃N₄로 형성될 수도 있다. 이때, 실리콘 질화막은, 불순물 농도가 높지 않고(즉, 불순물의 농도가 실리콘 산화막과 비견될만하고) 실리콘과의 계면 특성이 우수하도록 형성되는 것이 바람직하다.

또 대안으로, 상기 터널 절연막(21)은 실리콘 질화막과 산화막의 이중층 구조로 이루어질 수도 있다.

상기와 같이, 상기 터널 절연막(21)은 산화물 또는 질화물의 단층 구조로 이루어지거나, 서로 다른 에너지 밴드갭을 가지는 물질로 복수층 구조로 형성될 수도 있다.

상기 전하 저장층(23)은 전하 저장에 의해 정보 저장이 이루어지는 영역이다. 이 전하 저장층(23)은 전하 트랩츠으로 형성되거나 플로팅 게이트로 형성될 수 있다.

예를 들어, 상기 전하 저장층(23)은 전하 트랩층으로 역할을 하도록 질화물, 높은 유전율을 가지는 high-k 유전체 및 나노닷(nanodots) 중 어느 하나를 포함하도록 형성될 수 있다. 예를 들어, 전하 저장층(23)은 Si₃N₄ 와 같은 질화물이나 HfO₂, ZrO₂, Al₂O₃, HfSiON, HfON 또는 HfAlO와 같은 high-k 산화물로 이루어질 수 있다. 또한, 상기 전하 저장층(23)은 전하 트랩 사이트(charge trap site)로서 불연속적으로 배치된 복수의 나노닷을 포함할 수 있다. 이때, 상기 나노닷은 미소결정체(nanocrystal) 형태로 이루어질 수 있다. 상기와 같이 전하 저장층(23)이 전하 트랩층으로서 역할을 하도록 형성된 경우, 상기 플래시 메모리 셀(10)은 전하 트랩형 플래시(CTF) 메모리 셀이 된다.

또한, 상기 전하 저장층(23)은 폴리실리콘을 포함하도록 형성될 수 있다. 이 경우 전하 저장층(23)은 플로팅 게이트로서 역할을 하며, 상기 플래시 메모리 셀(10)은 플로팅 게이트형 플래시 메모리 셀이 된다.

상기 블록킹 절연막(25)은 전하 저장층(23)이 형성된 위치를 통과하여 위쪽으로 전하가 이동되는 것을 차단하기 위한 것으로, 산화층으로 이루어질 수 있다.

상기 블록킹 절연막(25)은 SiO₂ 로 형성되거나, 터널링 절연막(21)보다 높은 유전율을 지닌 물질인 high-k 물질 예컨대, Si₃N₄, Al₂O₃, HfO₂, Ta₂O₅ 또는 ZrO₂로 형성될 수 있다. 블록킹 절연막(25)을 복수층 구조로 형성될 수도 있다. 예를 들어, 블록킹 절연막(25)은 SiO₂ 와 같은 통상적으로 사용되는 절연 물질로 된 절연층과, 터널링 절연막(21)보다 높은 유전율을 지닌 물질로 형성된 고유전체층을 포함하여 두층 또는 그 이상으로 구성될 수 있다.

상기 제어 게이트(27)는 금속막으로 형성될 수 있다. 예를 들어, 상기 제어 게이트(27)는 TaN, 알루미늄(Al), Ru 또는 NiSi 등의 실리 사이드 물질로 형성될 수 있다.

상기와 같은 플래시 메모리 셀에 전자를 주입하면 주입된 전자가 전하 저장층(23)에 저장되어, 프로그램 상태의 문턱 전압을 갖게 된다.

여기서, 플래시 메모리 소자의 메모리 셀은 2가지 상태 즉, 프로그램 상태와 소거 상태를 가진다. 플래시 메모리 셀의 문턱 전압을 감소시켜 독출(read)시에 제어 게이트에 제공되는 전압에 의해 비트 라인에 연결된 드레인으로 전류가 흐르는 온(on) 상태를 소거 상태라 하고, 플래시 메모리 셀의 문턱 전압을 증가시켜 독출 시 제어 게이트(27)에 제공되는 전압에 의해 비트 라인에 연결된 드레인으로 전류가 흐르지 않는 오프(off) 상태를 프로그램 상태라 한다.

본 발명에 따른 프로그램 방법은 상기와 같은 플로팅 게이트형 또는 전하 트랩형 플래시 메모리 셀을 적용한 플래시 메모리 소자를 프로그램하는데 적용할 수 있다.

도 2는 본 발명에 따른 프로그램 방법이 적용되는 비휘발성 메모리 소자의 일 예로서 낸드형 플래시 메모리 소자의 회로도를 개략적으로 보여준다.

도 2를 참조하면, 플래시 메모리 소자는 복수의 셀 스트링(cell string)으로 구성될 수 있다. 도 2에서는 예시로서 2개의 셀 스트링(30)(31)을 보여준다.

각 셀 스트링은 인접 메모리 셀과 소스/드레인을 공유하도록 된 복수의 메모리 셀 어레이를 포함한다. 셀 스트링의 각 메모리 셀은 전하 트랩형 플래시 메모리 셀 및 플로팅 게이트형 플래시 메모리 셀 중 어느 하나로 구성될 수 있다.

셀 스트링에는 접지 선택 트랜지스터(GST: Ground Selection Transistor), 복수의 메모리 셀 및 스트링 선택 트랜지스터(SST: String Selection Transistor)가 직렬로 연결되어 있다. 이 셀 스트링의 일단은 비트 라인(bit line)에 연결되며, 타단은 공통 소스 라인(CSL)에 연결된다. 접지 선택 트랜지스터(GST)는 공통 소스 라인(Common Source Line:CSL)에 연결되고, 스트링 선택 트랜지스터(SST)는 비트 라인에 연결된다.

셀 스트링과 크로스 되는 방향으로, 복수의 메모리 셀의 제어 게이트에는 워드 라인(word line:WL)이 연결되고, 스트링 선택 트랜지스터(SST)의 게이트에는 스 트링 선택 라인(SSL: String Selection Line)이 연결되고, 접지 선택 트랜지스터(GST)의 게이트에는 접지 선택 라인(GSL: Ground Selection Line)이 연결된다.

메모리 셀에 프로그램되는 데이터는 비트 라인의 전압에 따라 달라진다. 비트 라인의 전압이 전원 전압(Vcc)이면 프로그램 금지(program inhibit)된다. 반면에, 비트 라인의 전압이 접지 전압(OV)이면 프로그램된다. 도 2에서는 비트라인(BLn-1)에 접지 전압(0V)이 제공되고, 비트 라인 BLn에 전원 전압(Vcc)이 제공되는 동작 상태를 예시한다.

프로그램 동작시에, 선택된 워드 라인 예컨대, 워드 라인 WL29에는 프로그램 전압(Vpgm)이 제공된다. 선택되지 않은 워드 라인들 예컨대, 워드 라인 WL31, WL30, WL28-WL0 에는 패스 전압(Vpass)이 제공된다. 프로그램 전압(Vpgm)으로 예를 들어, 기본 전압을 16V로 하여 단계적으로, 0.5V씩 증가되는 전압을 제공하고, 패스 전압(Vpass)으로 예를 들어, 9V의 전압을 제공할 수 있다.

선택된 워드 라인(WL29)에서 접지 전압이 제공된 비트라인(BLn-1)에 해당하는 메모리 셀은 프로그램된다. 도 2에서는 메모리 셀(A)이 프로그램된다.

이러한 비휘발성 메모리 소자에 프로그램을 하기 위한 본 발명의 일 실시예에 따른 프로그램 방법은 도 3에 개시되어 있다.

본 발명에 따른 프로그램 방법은, 오버 프로그램을 방지하여 프로그램 상태의 문턱 전압 산포를 줄일 수 있도록, ISPP 방식으로 프로그램하는 동안 검증 전압을 상대적으로 낮은 검증 전압과 이보다 높은 검증 전압의 두 단계로 나누어 적용하며, 상대적으로 낮은 검증 전압을 이용한 검증을 통과한 이후에는 전하의 안정화 를 촉진시키는 섭동 펄스를 부가한다. 이에 따라, 짧은 시간내에 전하의 안정화가 이루어져 문턱 전압이 빨리 안정되므로, 문턱 전압이 원하는 기준치보다 낮은 것으로 판정되는 판정 오류에 의해 다시 한번 프로그램을 진행함으로써 오버 프로그램되는 문제가 방지될 수 있으며, 이에 의해 프로그램 상태의 문턱 전압 산포를 일반적인 ISPP 방식으로 프로그램한 경우에 비해 크게 줄일 수 있다. 또한 검증 전압을 두 단계로 나주어 적용함으로써 메모리 셀이 일정 문턱 전압 이상인 상태에 도달했을 때만 섭동 펄스를 부가하므로, 섭동 펄스 부가에 기인한 프로그램 시간 증가를 최소화시킬 수 있다.

도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 프로그램 방법을 보여주는 흐름도이다. 도 4는 도 3의 프로그램 방법에 따른 개선된 증가형 스텝 펄스 프로그램 기법(ISPP scheme)을 보여준다.

도 3 및 도 4를 참조하면, 본 발명에 따른 프로그램 방법은, 메모리 셀에 프로그램 전압을 인가하고 이어서 제1검증 전압(Vref')으로 검증하는 제1프로그래밍 단계(S100), 상기 제1검증 전압(Vref')을 이용한 검증을 통과한 메모리 셀에 전하의 안정화를 촉진하기 위한 섭동 펄스를 인가하는 단계(S200), 섭동 펄스 인가 후에 상기 제1검증 전압(Vref')보다 큰 제2검증 전압(Vref)으로 검증하는 단계(S300)를 포함한다.

또한, 본 발명에 따른 프로그램 방법은, 상기 제2검증 전압(Vref)을 이용한 검증을 통과하였는지 여부를 판정하는 단계(S400)에서, 검증을 통과하지 못한 것으로 판정될 때 진행되는 제2프로그래밍 단계(S500)를 더 포함할 수 있다. 상기 제2 프로그래밍 단계(S500)에서는, 메모리 셀에 프로그램 전압을 인가하고, 이어서 전하의 안정화를 촉진하기 위한 섭동 펄스를 인가한 다음 제2검증 전압(Vref)으로 검증한다.

ISPP 방식을 적용하는 경우, 제1프로그래밍 단계(S100)에서는 상기 제1검증 전압((Vref')을 이용한 검증을 통과할 때까지, 프로그램 전압의 크기를 단계적으로 증가시키면서 프로그램 전압 인가 및 제1검증 전압(Vref')에 의한 검증 동작을 반복한다. 마찬가지로, 제2프로그래밍 단계(S500)에서는 제2검증 전압(Vref)을 이용한 검증을 통과할 때까지, 프로그램 전압의 크기를 단계적으로 증가시키면서 프로그램 전압 인가, 섭동 펄스 인가 및 제2검증 전압(Vref)에 의한 검증 동작을 반복한다.

도 2 내지 도 4를 참조로 ISPP 방식을 적용한 경우의 본 발명에 따른 프로그램 방법을 보다 구체적으로 설명하면 다음과 같다.

프로그램 모드가 시작되면(S10), 데이터 입력에 의해 특정 워드 라인(WL) 예컨대, 워드 라인 WL29 이 선택된다. 이에 의해 선택된 워드 라인과, 접지 전압 예컨대, 0V로 설정된 비트 라인에 연결된 메모리 셀이 선택되어 이 선택된 메모리 셀에 본 발명에 따른 프로그램이 진행된다. 전술한 바와 같이 도 2에서는 워드 라인 WL29 상에 위치된 메모리 셀 A가 선택되는 예를 보여준다.

선택된 메모리 셀에 제1프로그래밍 단계(S100)에 따른 프로그램을 진행한다. 제1프로그래밍 단계(S100)에서는, 프로그램 전압(Vpgm)을 인가하고(S110), 제1검증 전압(Vref')으로 검증하여(S130), 제1검증 전압(Vref')을 이용한 검증을 통과하였 는지 여부를 판정(S150)하는 과정을 프로그램 전압(Vpgm)을 단계적으로 △Vpgm만큼씩 증가시키면서 제1검증 전압(Vref')을 이용한 검증을 통과할 때까지 반복한다.

즉, 워드 라인(WL)에 n번째 ISPP Vpgm을 인가한다. n=1일 때의 ISPP Vpgm은 ISPP 시에 인가되는 기본 프로그램 전압이다. 프로그램 전압이 예를 들어, 16V부터 단계적으로 0.5V씩 증가된다면, n=1일 때의 ISPP Vpgm은 16V가 된다.

이때, 워드 라인(WL)에 ISPP Vpgm 및 제1검증 전압(Vref')이 인가되므로, 실질적으로 프로그램 전압은 선택된 메모리 셀에 제어 게이트를 통해 인가된다.

제1프로그램밍 단계(S100)에서 제1검증 전압(Vref')을 이용한 검증을 통과한 것으로 판단되면(S150), 상기 선택된 메모리 셀에 전하의 안정화를 촉진하기 위한 섭동 펄스를 인가한다(S200). 그런 다음, 상기 제1검증 전압(Vref')보다 큰 제2검증 전압(Vref)으로 상기 선택된 메모리 셀을 검증하여(S300), 이 선택된 메모리 셀이 원하는 문턱 전압 즉, 상기 제2검증 전압(Vref)에 해당하는 문턱 전압을 갖도록 프로그램 되었는지를 판정한다(S400).

상기 프로그램 판정 단계(S400)에서 선택된 메모리 셀이 제2검증 전압(Vref)을 이용한 판정을 통과하면 프로그램은 종료된다(S600). 상기 프로그램 판정 단계(S400)에서 선택된 메모리 셀이 제2검증 전압(Vref)을 이용한 판정을 통과하지 못하면, 제2프로그래밍 단계(S500)가 추가적으로 진행된다.

제2프로그래밍 단계(S500)는 워드 라인(WL)에 n번째 ISPP Vpgm을 인가하는 단계(S510), 섭동 펄스를 인가하는 단계(S530), 제2검증 전압(Vref)으로 검증하는 단계(S550) 및 제2검증 전압(Vref)을 이용한 검증을 통과하였는지 여부를 판정하는 단계(S570)로 이루어진다. 제2프로그래밍 단계(S500)는 프로그램 전압(Vpgm)을 단계적으로 △Vpgm만큼씩 증가시키면서 제2검증 전압(Vref)을 이용한 검증을 통과할 때까지 반복된다. 상기 제2프로그래밍 단계(S500)에서, 선택된 메모리 셀이 제2검증 전압(Vref)을 이용한 검증을 통과한 것으로 판정되면, 프로그램이 종료된다(S600).

이때, 제2프로그래밍 단계(S500)에서 워드 라인(WL)에 첫 번째로 인가되는 ISPP Vpgm은 제1프로그램 단계(S100)에서 마지막으로 인가되었던 ISPP Vpgm보다 △Vpgm만큼 증가된 전압이 될 수 있다. 제2프로그래밍 단계(S500)에서도, 워드 라인(WL)에 ISPP Vpgm 및 제2검증 전압(Vref)이 인가되므로, 실질적으로 프로그램 전압은 선택된 메모리 셀에 제어 게이트를 통해 인가된다.

상기 섭동 펄스 인가 단계(S200)(S530)에서 섭동 펄스는 프로그램 전압에 의한 전계와 반대의 전계를 인가하도록 된 것 일 수 있다. 예를 들어, 상기 섭동 펄스는 도 4에 보여진 바와 같이, 프로그램 전압과 반대 극성을 가지는 DC 전압일 수 있다. 즉, 이 섭동 펄스는 프로그램 전압과 반대 극성을 가지는 DC 섭동 펄스 일 수 있다. 이때, 상기 섭동 펄스의 크기는 프로그램 전압의 크기보다 작은 것이 바람직하다.

도 5a 내지 도 5c는 각각 프로그램 전압 및 검증 전압이 선택된 워드 라인(WL) 즉, 선택된 메모리 셀의 제어 게이트를 통해 인가될 때, 섭동 펄스가 선택된 메모리 셀의 제어 게이트, 채널, 기판을 통해 인가되는 실시예들을 보여준다.

상기 섭동 펄스는, 도 5a에서와 같이 선택된 워드 라인(WL) 즉, 선택된 메모 리 셀의 제어 게이트를 통해 인가될 수 있다. 또한, 상기 섭동 펄스는 도 5b에서와 같이 선택된 메모리 셀의 채널을 통해 인가될 수 있다. 또한, 상기 섭동 펄스는 도 5c에서와 같이 복수의 메모리 셀이 형성된 비휘발성 메모리 소자의 반도체 기판(벌크)을 통해 인가될 수 있다.

여기서, 도 5a에서와 같이 섭동 펄스가 선택된 워드 라인(제어 게이트)을 통해 프로그램 전압이나 제1검증 전압(Vref')에 이어 네거티브 펄스로 인가되는 경우, 본 발명에 따른 프로그램 방법이 적용되는 비휘발성 메모리 소자는, 네거티브 전압을 생성시킬 수 있는 전압 발생기를 더 구비하는 것이 바람직하다.

도 5b에서와 같이, 섭동 펄스가 선택된 메모리 셀의 채널에 인가되는 경우, 섭동 펄스는 실질적으로 상기 선택된 메모리 셀이 포함된 셀 스트링의 일단이 연결된 비트 라인(bit line) 예컨대, 도 2에서는 BL_n-1을 통해 인가될 수 있다. 전술한 바와 같이 셀 스트링은 인접 메모리 셀과 소스/드레인을 공유하도록 된 복수의 메모리 셀 어레이를 포함하는 것으로, 이 셀 스트링의 일단은 비트 라인(bit line)에 연결되며, 타단은 공통 소스 라인(CSL)에 연결된다

도 4 내지 도 5c에서는 섭동 펄스가 프로그램 전압에 대해 반대 극성의 DC 펄스인 예를 보여주는데, 이는 예시일 뿐으로 섭동 펄스 형태가 이에 한정되는 것은 아니다. 예를 들어, 섭동 펄스는 AC 펄스일 수도 있다.

상기와 같이 섭동 펄스가 인가되면, 전하 저장층에 주입된 전하들은 전하 저장층에 빠른 속도로 균일하게 분포된다. 그에 따라, 섭동 펄스를 인가하지 않는 경 우에 비하여, 전하들이 전하 저장층에 주입되고부터 메모리 셀의 문턱 전압이 일정해지기까지의 시간이 크게 단축될 수 있다.

이하에서는 본 발명에 따른 프로그램 방법에서의 섭동 펄스 인가에 따른 문턱 전압 산포 개선 효과를 일반적인 ISPP방식을 적용한 종래의 프로그램 방법과 비교하여 설명한다.

도 6은 일반적인 ISPP 방식으로 프로그램시의 선택된 워드 라인에 인가되는 전압 펄스 파형도 및 이 ISPP 전압 펄스로 전하 트랩형 플래시(charge trap flash: CTF) 메모리 셀 프로그램시의 문턱 전압 변화를 보여준다. 도 7a 및 도 7b는 종래의 프로그램 방법 적용시의 프로그램 도식(program scheme) 및 메모리 셀의 문턱 전압 산포를 보여준다.

도 6을 참조하면, 일반적인 ISPP 방식에 따르면, 프로그램 전압을 워드 라인에 인가하여 선택된 메모리 셀을 프로그램한 후 검증 전압(Vver)을 인가하여 검증한다. 검증 결과 선택된 메모리 셀이 원하는 문턱 전압에 도달하지 못한 것으로 판정되면, 일정 크기만큼 증가된 프로그램 전압을 다시 인가하여 프로그램을 진행하고, 다시 검증을 진행한다. 이와 같이 일반적인 ISPP 방식에서는, 메모리 셀이 설정 문턱 전압에 도달하도록 프로그램 될 때까지, 프로그램 전압을 단계적으로 증가시키면서, 1회의 프로그램 동작 당 1회의 검증 동작을 진행한다.

일반적인 ISPP방식으로 프로그램시에는 프로그램 전압을 예를 들어, 16V에서부터 0.5V씩 단계적으로 증가시키면서 한번의 프로그램 전압 인가 동작 및 한번의 검증 동작을 번갈아 반복한다.

이와 같이 프로그램시, 전하 트랩형 플래시 메모리 셀은, 프로그램 펄스 인가후 문턱 전압(Vth)이 시간에 따라 증가하는 트랜션트 문턱전압(transient Vth) 특성을 가진다. 따라서, 예를 들어, 17V의 프로그램 펄스로 프로그램 했을 때, 문턱 전압이 검증 전압(Vref)보다 낮은 것으로 판정되었다해도, 시간에 따라 문턱 전압이 점차 증가하여 문턱 전압이 검증 전압(Vref)을 넘어서는 경우가 생기게 된다.

이러한 경우에도, 도 7a에서 알 수 있는 바와 같이, 검증 동작에서는 프로그램 실패(program fail)로 판정되어, 다시 프로그램 펄스를 부가하게 되고, 결국은 메모리 셀이 오버 프로그램(over program) 된다. 따라서, 도 7b에서와 같이, 시간에 따른 문턱 전압 변화가 없는 경우에 비해, 메모리 셀의 문턱 전압 산포가 크다.

이와 같이 일반적인 ISPP 방식으로 프로그램시, 충분히 프로그램된 메모리 셀도, 트렌션트 문턱 전압(transient Vth) 특성으로 인해, 검증시 프로그램 실패(program fail)로 판정 받아, 추가적으로 프로그램될 가능성이 있어, 문턱 전압 산포 발생 가능성이 커지게 된다.

도 8은 프로그램 전압을 인가한 이후의 메모리 셀의 문턱 전압이 변화하는 모습을 나타내는 그래프이다. 도 8에서 좌측의 세로축은 문턱 전압 변동량(dVth)을 나타낸다.

도 8을 참조하면, 13V의 프로그램 펄스(pgm pulse)를 100μs 동안 인가한 후, 메모리 셀을 4.5V의 읽기 전압(Vread)으로 읽을 경우를 고려하자. 이때, 포화(saturation)될 때까지의 문턱 전압 변동량은 프로그램 전압 인가후 40μs 정도 경과한 시점에서부터는 약 0.1V 정도가 되며, 500μs 정도 경과한 시점에서부터는 약 0.01V 정도가 된다.

이와 같이, 프로그램 전압 인가후 메모리 셀의 문턱 전압이 포화되기까지는 긴 시간이 필요하므로, 메모리 셀이 문턱 전압 포화 상태에 도달하는데 걸리는 시간을 단축시킬 필요가 있다.

본 발명에 따른 프로그램 방법에서는 섭동 펄스를 인가하여 메모리 셀의 문턱 전압이 포화 상태에 도달하는 시간을 단축시킨다.

도 9는 프로그램 펄스에 이어 반대 극성의 DC 섭동 펄스(DC modulation)를 인가할 때의 전압 펄스 파형도를 보여준다. 도 10은 도 9에서와 같은 프로그램 전압을 인가하고 이어서 반대 극성의 DC 섭동 펄스(DC modulation)를 인가하였을 때의 DC 섭동 펄스 인가 시간에 따른 메모리 셀의 문턱 전압이 변화하는 모습을 나타내는 그래프이다. 도 10에서 좌측의 세로축은 문턱 전압 변동량(dVth)을 나타낸다.

도 9 및 도 10을 참조하면, 13V의 프로그램 전압을 100μs 동안 인가한 후, 이어서 -2.9V의 DC 섭동 펄스를 인가한 다음 메모리 셀을 4.5V의 읽기 전압(Vread)으로 읽을 경우를 고려하자.

도 8 및 도 10을 비교해보면, DC 섭동 펄스를 10μs, 30μs, 50μs 동안 인가할 때 모두, 문턱 전압 변동량이 크게 줄어듬을 알 수 있다. 예를 들어, -2.9V의 DC 섭동 펄스를 30μs 동안 인가했을 때, 프로그램 전압 인가후 40μs 경과한 시점에서 문턱 전압 변동량(△Vth)은 대략 10mV 정도가 되어, DC 섭동 펄스를 인가하지 않은 경우의 문턱 전압 변동량(△Vth) 약 0.1V에 비해 크게 줄어듬을 알 수 있다.

도 8 및 도 10의 비교로부터 알 수 있는 바와 같이, 프로그램 전압과 반대 극성의 DC 섭동 펄스를 인가하면, 문턱 전압이 안정화되는 시간을 크게 단축시킬 수 있다.

그런데, ISPP Vpgm을 인가하는 단계마다 섭동 펄스를 인가시키면, 프로그램 시간은 섭동 펄스 인가 시간에 인가 횟수를 곱한 만큼 증가하게 된다.

따라서, 본 발명에 따른 프로그램 방법에서는 이러한 프로그램 시간 증가를 최소화하기 위해, 메모리 셀이 전술한 제1검증 전압(Vref')을 이용한 검증을 통과한 경우에만 섭동 펄스를 인가하는 방식을 채택한다. 상기 제1검증 전압(Vref')은 검증시와 안정화 후의 문턱 전압 차이를 고려하여 설정된다.

도 11a는 프로그램 전압이 인가된 후의 메모리 셀들의 문턱 전압 트렌션트(transient) 현상에 의한 시간에 따른 문턱 전압 차이를 보여준다. 도 11b는 도 11a에서의 각 메모리 셀의 5μs에서 350μs로 시간 경과에 따른 문턱 전압값 변동량(△Vth)을 보여준다. 도 11a에서는 프로그램 전압 인가후 5μs 경과했을 때와 350μs 경과했을 때 측정한 다수의 메모리 셀들의 문턱 전압값 분포를 보여준다.

도 11a 및 도 11b에서와 같이, 동일 측정 시간에 대해 메모리 셀들의 문턱 전압 산포는 대략 ～0.1V 범위이며, 각 메모리 셀의 문턱 전압값은 5μs에서 350μs로 시간 경과에 따라 0.528±0.01V만큼 변동되었다. 도 11b로부터, 검증시와 안정화후의 메모리 셀의 문턱 전압값 변화량은 약 0.528V 정도이고, 메모리 셀들의 문턱 전압값 변화량 차이는 0.03V 이내임을 알 수 있다.

이와 같이 검증시와 안정화 후의 문턱 전압값 차이는 0.03V 오차 범위내에서 일정값 예컨대, 0.528V 정도가 되므로, 이를 고려하여 제1검증 전압(Vref')을 정할 수 있다.

바람직하게는, 제1검증 전압(Vref')은 제2검증 전압(Vref)보다 검증 시와 안정화 후의 문턱 전압 차이만큼 작은 값으로 정할 수 있다.

즉, 제1검증전압(Vref')은 도 12에 나타낸 바와 같이, Vref' = Vref-xV(V는 volt를 의미함)로 정할 수 있다. 이때, 검증시와 안정화 후의 문턱 전압값 차이가 1V 이내이므로, x는 0 < x <1 으로 정해질 수 있다. 여기서, x는 상기 범위내에서 프로그램 전압 또는 기록 페이지에 따라 달라질 수 있다. 프로그램이 워드 라인 단위로 이루어지므로, 상기 페이지는 워드 라인에 해당한다.

도 12는 제1검증 전압을 제2검증 전압(Vref)보다 검증 시와 안정화 후의 문턱 전압 차이만큼 작은 값으로 정할 때, 프로그램 펄스 인가 문턱 전압의 증가에 의해 제1검증 전압(Vref')을 이용한 검증을 통과하고 안정화 후 제2검증 전압(Vref)을 이용한 검증을 통과하는 경우를 보여준다.

이상에서 설명한 바와 같이, 본 발명의 프로그램 방법에 따르면, 섭동 펄스를 부가함에 의해 전하의 안정화를 촉진하여 빠른 시간 내에 문턱 전압이 포화상태에 도달하도록 함으로써, 판정 오류에 기인한 오버 프로그램이 방지되어 문턱 전압 산포를 개선할 수 있다.

또한, 각 ISPP 마다 섭동 펄스 인가시에는 섭동 펄스 인가시간×인가횟수(t_{섭동 펄스} ×m) 만큼 프로그램 시간의 증가가 필요한데, 본 발명에서는 검증 전압을 두 단계로 나누어 제1검증 전압(Vref')을 이용한 검증을 통과한 이후에만 섭동 펄스를 인가하므로, 문턱 전압 산포를 줄이는 효과가 있으면서도, 섭동 펄스를 ISPP시에 매번 인가하는 것보다 프로그램 시간이 감소할 수 있어 효율적이다.

또한, 상기한 바와 같은 본 발명에 따른 프로그램 방법을 적용하면, 각 기록 상태에 해당하는 메모리 셀들의 문턱 전압 값 산포가 적으므로 멀티 레벨 셀 동작에서 각각의 기록 상태를 분리 인식하는 것이 가능하게 된다.

이상에서는 본 발명에 따른 프로그램 방법이 전하 트랩형 플래시 메모리 셀 또는 플로팅 게이트형 플래시 메모리 셀을 구비하는 플래시 메모리 소자에 적용되는 경우를 설명하였는데, 이는 예시적인 것으로 본 발명이 이에 한정되는 것은 아니다. 본 발명에 따른 프로그램 방법은 전하의 안정화 문제가 있는 모든 비휘발성 메모리 소자에 적용 가능하다.

도 1은 본 발명에 따른 프로그램 방법이 적용되어 프로그램 동작이 이루어질 수 있는 플래시 메모리 셀의 일 예를 개략적으로 보여준다.

도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 프로그램 방법을 보여주는 흐름도이다.

도 4는 도 3의 프로그램 방법에 따른 개선된 증가형 스텝 펄스 프로그램 기법(ISPP scheme)을 보여준다.

도 6은 일반적인 ISPP 방식으로 프로그램시의 선택된 워드 라인에 인가되는 전압 펄스 파형도 및 이 ISPP 전압 펄스로 전하 트랩형 플래시(charge trap flash: CTF) 메모리 셀 프로그램시의 문턱 전압 변화를 보여준다.

도 7a 및 도 7b는 종래의 프로그램 방법 적용시의 프로그램 도식(program scheme) 및 메모리 셀의 문턱 전압 산포를 보여준다.

도 8은 프로그램 전압을 인가한 이후의 메모리 셀의 문턱 전압이 변화하는 모습을 나타내는 그래프이다.

도 9는 프로그램 펄스에 이어 반대 극성의 DC 섭동 펄스(DC modulation)를 인가할 때의 전압 펄스 파형도를 보여준다.

도 10은 도 9에서와 같은 프로그램 전압을 인가하고 이어서 반대 극성의 DC 섭동 펄스(DC modulation)를 인가하였을 때의 DC 섭동 펄스 인가 시간에 따른 메모리 셀의 문턱 전압이 변화하는 모습을 나타내는 그래프이다.

도 11a는 프로그램 전압이 인가된 후의 메모리 셀들의 문턱 전압 트렌션트 현상에 의한 시간에 따른 문턱 전압 차이를 보여준다.

도 11b는 도 11a에서의 각 메모리 셀의 5μs에서 350μs로 시간 경과에 따른 문턱 전압값 변동량(△Vth)을 보여준다.

Claims

(가) 메모리 셀에 프로그램 전압을 인가하고 이어서 제1검증 전압으로 검증하는 제1프로그래밍 단계와;

(나) 상기 제1검증 전압을 이용한 검증을 통과한 메모리 셀에 전하의 안정화를 촉진하기 위한 섭동 펄스를 인가하는 단계와;

(다) 섭동 펄스 인가 후에 상기 제1검증 전압보다 큰 제2검증 전압으로 검증하는 단계;를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 프로그램 방법.
제1항에 있어서, 상기 (다) 단계에서의 상기 제2검증 전압을 이용한 검증을 통과하지 못할 때, 상기 메모리 셀에 프로그램 전압을 인가하고, 전하의 안정화를 촉진하기 위한 섭동 펄스를 인가하고 상기 제2검증 전압으로 다시 검증하는 제2프로그래밍 단계;를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 프로그램 방법.
제2항에 있어서, 상기 제2프로그래밍 단계에서는 상기 제2검증 전압을 이용한 검증을 통과할 때까지, 프로그램 전압의 크기를 단계적으로 증가시키면서 프로그램 전압 인가, 섭동 펄스 인가 및 제2검증 전압에 의한 검증 동작을 반복하는 것을 특징으로 하는 비휘발성 메모리 소자 프로그램 방법.
제3항에 있어서, 상기 제1프로그래밍 단계에서는 상기 제1검증 전압을 이용한 검증을 통과할 때까지, 프로그램 전압의 크기를 단계적으로 증가시키면서 상기 프로그램 전압 인가 및 제1검증 전압에 의한 검증 동작을 반복하는 것을 특징으로 하는 비휘발성 메모리 소자 프로그램 방법.
제1항에 있어서, 상기 제1프로그래밍 단계에서는 상기 제1검증 전압을 이용한 검증을 통과할 때까지, 프로그램 전압의 크기를 단계적으로 증가시키면서 상기 프로그램 전압 인가 및 제1검증 전압에 의한 검증 동작을 반복하는 것을 특징으로 하는 비휘발성 메모리 소자 프로그램 방법.
제1항 내지 제5항 중 어느 한 항에 있어서, 제1검증 전압을 Vref', 제2검증 전압을 Vref라 할 때, 제1검증 전압은 Vref' = Vref -xV (여기서, 0 < x < 1, V는 volt를 의미함)로 정해지는 것을 특징으로 하는 비휘발성 메모리 소자 프로그램 방법.
제1항 내지 제5항 중 어느 한 항에 있어서, 제1 및 제2검증 전압 차이는 검증 시와 안정화 후의 문턱 전압값 차이에 의해 정해지는 것을 특징으로 하는 비휘발성 메모리 소자 프로그램 방법.
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 메모리 셀은 제어 게이트와 전하 저장층을 구비하며,

상기 프로그램 전압은 상기 메모리 셀의 제어 게이트에 인가되며,

상기 섭동 펄스는 상기 메모리 셀의 제어 게이트, 상기 메모리 셀이 형성된 기판 및 상기 메모리 셀의 채널 중 어느 하나에 인가되는 것을 특징으로 하는 비휘발성 메모리 소자 프로그램 방법.
제8항에 있어서, 상기 섭동 펄스는 상기 프로그램 전압에 의한 전계와 반대의 전계를 인가하도록 된 것을 특징으로 하는 비휘발성 메모리 소자 프로그램 방법.
제8항에 있어서, 상기 메모리 셀은 플로팅 게이트형 플래시 메모리 셀 및 전하 트랩형 플래시 메모리 셀 중 어느 하나인 것을 특징으로 하는 비휘발성 메모리 소자의 프로그램 방법.
제8항에 있어서, 상기 메모리 셀은 기판 상의 공통 소오스 라인 및 복수의 비트 라인들 사이에 낸드 구조로 배치된 복수의 메모리 셀들 중 선택된 메모리 셀인 것을 특징으로 하는 비휘발성 메모리 소자의 프로그램 방법.
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 메모리 셀은 기판 상의 공통 소오스 라인 및 복수의 비트 라인들 사이에 낸드 구조로 배치된 복수의 메모리 셀들 중 선택된 메모리 셀인 것을 특징으로 하는 비휘발성 메모리 소자의 프로그램 방법.
제12항에 있어서, 상기 메모리 셀은 플로팅 게이트형 플래시 메모리 셀 및 전하 트랩형 플래시 메모리 셀 중 어느 하나인 것을 특징으로 하는 비휘발성 메모리 소자의 프로그램 방법.